【課題】半導体チップに構成されるメモリコアにおける電源系を容易に分離可能な配線構造を実現しスループットの向上が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体チップＣ１に複数のメモリコア（ＤＲＡＭコア）が構成される。各メモリコアは、第１電源によって動作しパラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、第１電源と分離された第２電源によって動作しデータバスを伝送されるパラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と含む。第１貫通電極群２３は、第１回路領域に第１電源を供給する複数の貫通電極をＹ方向に並べて配置され、第２貫通電極群２１は、第２回路領域に第２電源を供給する複数の貫通電極をＹ方向と交差するＸ方向に並べて配置される、それぞれの貫通電極群を経由して第１及び第２電源の配線群が互いに分離した配置で形成される。 （もっと読む）

【課題】セルトランジスタが形成された第１領域と周辺回路トランジスタが形成された第２領域を有する半導体装置において、周辺回路トランジスタの上部拡散層のチャネル領域への導電型ドーパントの分布を抑制し、セルトランジスタと周辺回路トランジスタにおける駆動電流の閾値電圧依存性のばらつきを低減する半導体装置の製造方法を提供する。
【解決手段】基板を第1領域と第２領域に区分し、前記第２領域の前記基板上面を前記第1領域の前記基板上面より所定の掘り下げ量だけ掘り下げる工程と、前記第１領域に第１ピラーを、前記第２領域に前記第１ピラーよりも高さが前記掘り下げ量だけ低い第２ピラーを各々形成する工程と、前記第１及び第２ピラーの下部に第１拡散層を、上部に第２拡散層を各々形成する工程と、前記第１及び第２ピラーと前記第1拡散層の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜側面にゲート電極を形成する工程とを有する。 （もっと読む）

【課題】非晶質炭素膜を用いて形成する電極のアスペクト比を増大させる。
【解決手段】半導体装置の製造方法は、半導体基板上に第１非晶質炭素膜を形成し、周辺回路領域の第１非晶質炭素膜を除去してメモリセル領域の第１非晶質炭素膜を第２非晶質炭素膜とし、第２非晶質炭素膜を覆う第１シリコン酸化膜を基板全面に形成し、第２非晶質炭素膜上の第１シリコン酸化膜を除去して周辺回路領域の第１シリコン酸化膜を第２シリコン酸化膜とし、第２非晶質炭素膜と第２シリコン酸化膜を覆う第１絶縁膜を形成し、第１絶縁膜に第１開口を形成し、第１開口を埋め込む第２絶縁膜を形成し、第２絶縁膜に第２開口を形成し、第２開口と第１開口が重なる位置に露出する第２非晶質炭素膜にホールを形成し、ホール内に下部電極を形成し、第２絶縁膜を除去して第１開口内に第２非晶質炭素膜を露出させ、露出した第２非晶質炭素膜を全て除去する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】マルチポートメモリーとして機能する場合に、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置等を提供する。
【解決手段】メモリーセルアレイ１０を有する半導体記憶装置１００は、第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、第１のワードラインによって選択されたメモリーセルに接続される一対の第１のビットライン及び第１の相補ビットラインと、前記第２のワードラインによって選択されたメモリーセルに接続される第２のビットラインとを含み、第２のワードラインは、対応する一対の第１のビットライン及び第１の相補ビットラインに対し、上面から見て第１の方向又は該第１の方向の反対方向に隣接して、第２の方向に延びるように配置される。 （もっと読む）

【課題】半導体装置を小型化することを課題の一とする。また、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【解決手段】入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図った半導体装置を提供する。 （もっと読む）

【課題】チャネル領域を従来よりも拡大することが可能な半導体装置を提供する。
【解決手段】埋め込みゲート用の溝部９，１０のうち、活性領域６に形成される第１の溝部９よりも素子分離領域５に形成される第２の溝部１０の深さを深くすることによって、第２の溝部１０の底面の間から活性領域６の一部が突き出した第１のフィン部１２ａと、埋め込みゲート用の溝部９，１０の少なくとも上面開口部よりも下部側において、第１の溝部９よりも第２の溝部１０の第１の方向における幅を大きくすることによって、第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部が突き出した一対の第２のフィン部と１２ｂとを形成する。 （もっと読む）

【課題】不揮発性半導体記憶装置の製造プロセスを大幅に変更することなく、電極間のショートを避けることができる、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供するものである。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第１の絶縁膜を有し、且つ、第１の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、半導体基板上に形成された、第１の絶縁膜と厚さが異なる第２の絶縁膜を有し、且つ、第２の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、半導体基板に埋め込まれた状態に形成された、周辺回路領域とセルアレイ領域とを分離する、上面が面一に構成された、第１の素子分離絶縁膜と、これらの上部に全体的に形成された層間絶縁膜と、を備える。 （もっと読む）

不揮発性記憶デバイスは、基板と、その基板の一部分の上方に配置された不揮発性記憶素子のモノリシック３次元メモリアレイと、その不揮発性記憶素子と通信する複数のセンスアンプと、そのセンスアンプと通信する複数の一時記憶デバイスと、その一時記憶デバイスと通信するページレジスタと、１つまたは複数の制御回路と、を含む。この１つまたは複数の制御回路は、ページレジスタ、一時記憶デバイスおよびセンスアンプと通信する。センスアンプは、モノリシック３次元メモリアレイの下方にある基板上に配置される。一時記憶デバイスは、モノリシック３次元メモリアレイの下方にある基板上に配置される。ページレジスタは、モノリシック３次元メモリアレイの下方ではない領域にある基板上に配置される。センスアンプによって不揮発性記憶素子から読み出されたデータは、一時記憶デバイスに転送され、その後１つまたは複数の制御回路に応答してページレジスタに転送される。不揮発性記憶素子にプログラムされるデータは、その１つまたは複数の制御回路に応答してページレジスタから一時記憶デバイスへと転送される。 （もっと読む）

【課題】階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板１０の第２のコンタクト領域５上に設けられ、第２のコンタクト領域５と第１のコンタクト領域４との間に段差を形成する下地層４５ｂと、下地層４５ｂを覆って基板１０上に設けられ、下地層４５ｂ上に積層された上段部８１が階段状に加工された下層側積層体９１と、下層側積層体９１における第１のコンタクト領域４上に積層された下段部８２の上に設けられ、階段状に加工された上層側積層体９２と、階段状に加工された部分を覆う層間絶縁層６２と、層間絶縁層６２を貫通し階段状に加工された部分の各々の導電層ＷＬに達して形成されたコンタクトホール内に設けられたコンタクト電極５１と、を備えた。 （もっと読む）

【課題】半導体基板の表面に形成された拡散層領域における半導体基板の膨張の発生を抑制することが可能な、半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１１１と、半導体基板１１１の表面に形成され、半導体基板１１１の表面に平行な所定方向に沿って交互に設けられ、素子分離層１２１の上面の高さが活性層１２２の上面の高さよりも低くなっている素子分離層１２１及び活性層１２２と、活性層１２２の表面に形成された拡散層１３１と、拡散層１３１の上面及び側面に形成され、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナー１３２とを備える。 （もっと読む）

【課題】最小加工寸法幅で並列され、コンタクトの抵抗抑制が可能な素子領域を有する半導体記憶装置を提供する。
【解決手段】素子領域３３ａが、曲折部３５の両端部にそれぞれ接続され、最小加工寸法幅の直線部３４を有し相異なる素子領域方向２１に延在し、素子領域３３ａと同形状の素子領域３３ｂ、ｃが、素子領域方向２１から４５度のワード線方向２３に曲折部３５があるように、それぞれ素子分離領域３１を隔てて並行し、半導体基板１１に垂直なコンタクトプラグ４１が、曲折部３５にそれぞれ接続され、素子領域３３でそれぞれ構成の選択トランジスタ４６に共通の選択ゲート線３８が、絶縁膜３９上で、コンタクトプラグ４１に近接しワード線方向２３に並列延在し、素子領域３３でそれぞれ構成のメモリセル４５に共通のワード線３７が、絶縁膜３９上で、選択ゲート線３８に対してコンタクトプラグ４１の反対側でワード線方向２３に並列延在する。 （もっと読む）

【課題】NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。
【解決手段】NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。このダミー用NANDセルの選択ゲートトランジスタの積層ゲート33、32間の絶縁膜34にはゲート間接続用溝35が存在せず、この選択ゲートトランジスタの積層ゲート間が導通しない状態に形成されている。 （もっと読む）

【課題】半導体装置の製造方法において、ポケット注入によるロールオフ現象の抑制と共に、セルキャパシタにおいて電荷を長期間保持できるようにすること。
【解決手段】チャネル領域におけるシリコン基板３０の上にゲート絶縁膜４０を形成する工程と、ゲート絶縁膜４０上に第１の方向D1に延在する第１のワード線４５ａと第１の方向D1に交差する第２の方向D2に延在する第２のワード線４５ａとを形成する工程と、第１のワード線４５ａの上面の一部を覆うレジストパターン４７を形成する工程と、レジストパターン４７をマスクに使用し、基板表面の垂直方向からビットコンタクト領域Iに傾いた方向であって、且つ、第１の方向D1と第２の方向D2の両方に対して斜めの方向から、チャンネル領域と同導電型の不純物をビットコンタクト領域I側の活性領域にイオン注入する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】従来の半導体装置では、周辺回路素子領域に配置した補償容量素子により信号遅延が生じる問題があった。
【解決手段】本発明にかかる半導体装置は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域１０と、第１の領域に形成されるセルコンデンサと、第２の領域１０に形成される補償容量素子（３６〜３８）と、を備え、補償容量素子（３６〜３８）は、セルコンデンサと同一の下部電極３６と、容量絶縁膜３７と、上部電極３８とからなり、機能回路のトランジスタのドレイン拡散層４４、４６又はゲート電極３２の上方を除いて、第２の領域１０の上層を覆うように形成される。 （もっと読む）

【課題】半導体装置の動作を安定化できる。
【解決手段】本発明の例に関わる半導体は、半導体基板１と、半導体基板１内に設けられる２つの拡散層７と、２つの拡散層７間のチャネル領域上に設けられるゲート絶縁膜２と、ゲート絶縁膜２上に設けられる複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが積層された積層体６と積層体６上に設けられるシリサイド層４Ｂとからなるゲート電極１０と、を具備し、積層体６のうち、シリサイド層４Ｂとは異なる構成の導電膜３Ａが、ゲート絶縁膜２と接触することを特徴とする半導体装置。 （もっと読む）

【課題】可変抵抗型メモリ素子を備えた半導体装置におけるデータ書き込み動作の安定性向上。
【解決手段】可変抵抗１２及びダイオード１４が直列に接続されてなるメモリセルＭＣと、メモリセルＭＣのアノード側に接続されたワード線ＷＬと、メモリセルＭＣのカソード側に接続されたデータ線ＤＬと、ワード線ＷＬ及びデータ線ＤＬの一方に接続され、メモリセルＭＣを選択する選択信号をメモリセルに対して印加する選択回路ＷＤｒと、ワード線ＷＬ及びデータ線ＤＬの他方に接続され、選択信号がメモリセルに対し印加されている間に、可変抵抗１２を高抵抗状態に変化させる第１パルス及び可変抵抗１２を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスをメモリセルＭＣに対して印加する書き込み回路ＤＤｒと、を具備することを特徴とする半導体装置 （もっと読む）

【課題】信頼性の高い不揮発性半導体メモリを提供できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルが配置されるメモリセルアレイ領域１００と、メモリセルアレイ領域１００の周囲を取り囲む周辺回路領域と、周辺回路領域とメモリセルアレイ領域１００との境界部分であるセルアレイ隣接領域１０５と、メモリセルアレイ領域１００内に層間絶縁膜を介して設けられる複数の第１導電線ＳＬと、セルアレイ隣接領域１０５内に層間絶縁膜を介して設けられる複数の第２導電線Ｍ２とを具備し、複数の第２導電線Ｍ２はその配線内にスリット５０が形成されていることを備える。 （もっと読む）

【課題】ロウデコーダ内のリーク電流を低減でき、メモリセルの誤消去の発生の防止に対して有利な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のブロックにより構成されるメモリセルアレイと、電流経路の一端が前記複数のワード線に電気的に接続された複数の転送トランジスタをそれぞれ有し、前記複数のブロックに対応して設けられ、ワード線方向に隣接して配置される第１，第２ブロック選択回路ＲＤn，ＲＤn+3を備えたロウデコーダ22とを具備し、前記転送トランジスタの電流経路の一端である拡散層Sは、前記第１，第２ブロック選択回路内でそれぞれ対向するように配置され、ワード線方向の前記第１，第２ブロック選択回路に隣接する前記拡散層間の幅W2は、ワード線方向の同一の前記第１，第２ブロック選択回路内に隣接する前記拡散層間の幅W1より大きく配置される（W2>W1）。 （もっと読む）