半導体装置の製造方法
【課題】非晶質炭素膜を用いて形成する電極のアスペクト比を増大させる。
【解決手段】半導体装置の製造方法は、半導体基板上に第１非晶質炭素膜を形成し、周辺回路領域の第１非晶質炭素膜を除去してメモリセル領域の第１非晶質炭素膜を第２非晶質炭素膜とし、第２非晶質炭素膜を覆う第１シリコン酸化膜を基板全面に形成し、第２非晶質炭素膜上の第１シリコン酸化膜を除去して周辺回路領域の第１シリコン酸化膜を第２シリコン酸化膜とし、第２非晶質炭素膜と第２シリコン酸化膜を覆う第１絶縁膜を形成し、第１絶縁膜に第１開口を形成し、第１開口を埋め込む第２絶縁膜を形成し、第２絶縁膜に第２開口を形成し、第２開口と第１開口が重なる位置に露出する第２非晶質炭素膜にホールを形成し、ホール内に下部電極を形成し、第２絶縁膜を除去して第１開口内に第２非晶質炭素膜を露出させ、露出した第２非晶質炭素膜を全て除去する。
【解決手段】半導体装置の製造方法は、半導体基板上に第１非晶質炭素膜を形成し、周辺回路領域の第１非晶質炭素膜を除去してメモリセル領域の第１非晶質炭素膜を第２非晶質炭素膜とし、第２非晶質炭素膜を覆う第１シリコン酸化膜を基板全面に形成し、第２非晶質炭素膜上の第１シリコン酸化膜を除去して周辺回路領域の第１シリコン酸化膜を第２シリコン酸化膜とし、第２非晶質炭素膜と第２シリコン酸化膜を覆う第１絶縁膜を形成し、第１絶縁膜に第１開口を形成し、第１開口を埋め込む第２絶縁膜を形成し、第２絶縁膜に第２開口を形成し、第２開口と第１開口が重なる位置に露出する第２非晶質炭素膜にホールを形成し、ホール内に下部電極を形成し、第２絶縁膜を除去して第１開口内に第２非晶質炭素膜を露出させ、露出した第２非晶質炭素膜を全て除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高アスペクト比の電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造では、半導体基板上に形成された層間絶縁膜などの被加工膜に、レジストマスクを利用したドライエッチング法によって、パターンを形成する。半導体装置の高集積化に伴いパターンの微細化され、それに応じてドライエッチング法でも高精度化がなされてきている。
【０００３】
半導体装置の高集積化に伴い、ドライエッチングによる加工面積は減少する一方、加工深さは増大する傾向にある。特にキャパシタの下部電極を形成するホールパターンの形成では、加工面積に対する加工深さの比率が大きい「高アスペクト比」のパターンの形成が求められる。
【０００４】
ところが、ドライエッチング法では、アスペクト比が大きくなるほど加工が困難となる。その原因は、層間絶縁膜材料として多用されているシリコン酸化膜（ＳｉＯ２）のドライエッチングに、エッチングガスをイオン化したスパッタ効果を利用しているためである。詳述すると、高アスペクト比のパターンであるほど、イオンがパターンの底部に達するまでにパターンの側壁に衝突して失われる運動エネルギーが多くなる。その結果、パターンの底部に達したイオンによるスパッタ効果も低減する。こうして、ドライエッチング法では、アスペクト比が大きくなるほど加工が困難となる。また、シリコン酸化膜のドライエッチングでは、フッ素（Ｆ）含有のエッチングガスからフッ素ラジカルが発生する。フッ素ラジカルは、等方性エッチを引き起こすので、ホールの側壁に局所的なサイドエッチを生じさせ、ホールの形状をボーイング形状にする。サイドエッチが進めば隣接するホールパターン同士が接触する恐れもある。これらの現象は、シリコン酸化膜のドライエッチングでは、避けることが困難である。
【０００５】
そこで、これらの現象を回避するため、シリコン酸化膜に代えて、非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］：以降、ＡＣ膜と称する。）を用いる方法が提案されている（例えば、特許文献１参照）。
【０００６】
ＡＣ膜のドライエッチングでは、酸素（Ｏ２）を主成分とするエッチングガスを用いて、ラジカル反応を主体としたエッチングが行われる。このエッチングは、イオンの運動エネルギーの減衰に関わらずに進めることができる。さらに、ラジカル反応に伴うボーイングの発生を添加ガスで抑制することによって、高アスペクト比のパターンを高精度で形成することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１３５２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＡＣ膜をＤＲＡＭ（Dynamic Random Access Memory）のキャパシタ形成に利用すると以下に述べる問題が発生する。その問題を図２５（ａ）及び（ｂ）を参照して説明する。
【０００９】
最初に、キャパシタを形成する層間絶縁膜にシリコン酸化膜を用いる従来方法について説明する。図２５（ａ）は、シリコン酸化膜を用いた場合における製造途中のＤＲＡＭの断面図、図２５（ａ）は、ＡＣ膜を用いることを想定した場合における製造途中のＤＲＡＭの断面図である。
【００１０】
まず、図２５（ａ）の状態に至るまでの製造工程について説明する。
【００１１】
半導体基板１の表面にメモリセル領域１０１及び周辺回路領域１０２を規定し、各領域に機能素子や配線を形成する。
【００１２】
次に、素子等が形成された半導体基板１の上に、カバー膜１９、（第４の）層間絶縁膜２０及びサポート膜２１を積層形成する。カバー膜１９及びサポート膜２１は、それぞれシリコン窒化膜であり、層間絶縁膜２０はシリコン酸化膜である。サポート膜２１は、後に形成される下部電極（２２）の倒壊防止用の梁として機能する。
【００１３】
次いで、サポート膜２１上にシリンダホールパターンを有するマスク膜（不図示）を形成する。そのマスク膜をマスクとしてメモリセル領域１０１にシリンダホールを形成するとともに、メモリセル領域１０１と周辺回路領域１０２の境界にメモリセル領域１０１を囲むガードリング状のダミートレンチを形成する。
【００１４】
次いで、全面に導電材料層を形成し、形成された導電材料層をエッチバックして、シリンダホール内に下部電極２２を、ダミートレンチ内にガードリング２２Ａをそれぞれ形成する。
【００１５】
次いで、マスク膜を除去してサポート膜２１の表面を露出させ、メモリセル領域１０１内の任意に位置において、露出したサポート膜２１に開口を形成する。周辺回路領域１０２のサポート膜２１には、開口を形成しない。それから、半導体基板１をフッ酸含有溶液に浸漬し、サポート膜２１に形成した開口を通じてメモリセル領域１０１内の層間絶縁膜２０を除去する。この時、サポート膜２１は、そのエッチング速度が遅いので残存する。また、サポート膜２１に覆われている周辺回路領域１０２の層間絶縁膜２０も残存する。こうして、その内外壁が露出する王冠構造の下部電極が形成され、図２５（ａ）に示す状態となる。
【００１６】
図２５（ａ）に示されるように、メモリセル領域１０１では、層間絶縁膜２０が除去されてもサポート膜２１が残存する。このサポート膜２１は、下部電極２２同士を連結するとともに、ガードリング２２Ａにも接続され、さらに周辺回路領域１０２へと広がっている。
【００１７】
周辺回路領域１０２に残存する層間絶縁膜２０は、ガードリング２２Ａの外壁２２ａに接しガードリング２２Ａを支持する。また、層間絶縁膜２０は、サポート膜２１を支持する土台ともなる。この構成で、サポート膜２１は、ガードリング２２Ａと層間絶縁膜２０とによって支持され、下部電極２２の倒壊を防ぐのに必要な機械的強度を確保することができる。ただし、前述のように、シリンダホールのアスペクト比の増大に伴って加工自体が困難となるため、この方法を微細化されたＤＲＡＭの製造に適用することは困難である。
【００１８】
次に、ＡＣ膜を用いる場合について考察する。ＡＣ膜を用いる場合も、上記と同様の工程を実施するものとする。ただし、層間絶縁膜２０に代えてＡＣ膜を用いる。また、ＡＣ膜を構成する炭素は、後の半導体製造工程において障害となるため、シリンダホールを形成した後、ＡＣ膜は完全に除去するものとする。
【００１９】
まず、素子等が形成された半導体基板１の全面にカバー膜１９を形成し、形成したカバー膜１９の全面上にＡＣ膜を形成する。さらに、ＡＣ膜の全面上に、下部電極倒壊防止用のサポート膜２１を形成する。
【００２０】
次いで、サポート膜２１上にマスク膜を形成し、形成したマスク膜をマスクとして、メモリセル領域１０１内のＡＣ膜にシリンダホールを、メモリセル領域１０１と周辺回路領域１０２の境界にダミートレンチを形成する。
【００２１】
次いで、全面に導電材料層を形成し、さらに形成された導電材料層をエッチバックして、シリンダホール内に下部電極２２を、ダミートレンチ内にガードリングを形成する。
【００２２】
次いで、マスク膜を除去しサポート膜２１の表面を露出させる。メモリセル領域１０１内において、露出させたサポート膜２１の任意の位置に開口を形成する。同時に、周辺回路領域１０２に位置するサポート膜２１も除去する。前述のように、ＡＣ膜を完全に除去するためである。
【００２３】
次いで、ＡＣ膜を等方的にエッチングすることが可能な酸素プラズマを用いてＡＣ膜を除去する。
【００２４】
以上の工程により、ＡＣ膜が全て除去された結果、梁となるサポート膜２１を支える土台が消滅する。その結果、サポート膜２１は、下部電極２２の倒壊や損壊を防止する機械的強度を確保することができず、図２５（ｂ）に示すように、下部電極２２の倒壊や損壊が生じる恐れがある。このように、ＡＣ膜を用いる方法には、下部電極の倒壊や損壊が生じるおそれがあるという問題点がある。
【課題を解決するための手段】
【００２５】
本発明の一実施の形態に係る半導体装置の製造方法は、メモリセル領域および周辺回路領域を有する半導体基板上の全面に第１の非晶質炭素膜を形成する工程と、前記周辺回路領域に形成された前記第１の非晶質炭素膜を除去し、前記メモリセル領域に形成された前記第１の非晶質炭素膜を残して第２の非晶質炭素膜とする工程と、前記第２の非晶質炭素膜を覆うように、前記半導体基板全面に第１のシリコン酸化膜を形成する工程と、前記第２の非晶質炭素膜上に形成された前記第１のシリコン酸化膜を除去し、前記周辺回路領域に形成された前記第１のシリコン酸化膜を残して第２のシリコン酸化膜とする工程と、前記第２の非晶質炭素膜上面および前記第２のシリコン酸化膜上面を覆うように第１の絶縁膜を形成する工程と、前記メモリセル領域において前記第１の絶縁膜に第１の開口を形成する工程と、前記第１の開口を埋め込むように全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、平面視において所定の位置で前記第１の開口と重なる部分を持つ第２の開口を形成する工程と、前記第２の開口および前記第１の開口が重なる位置に上面の一部が露出する前記第２の非晶質炭素膜をドライエッチングしてホールを形成する工程と、前記ホールの内面に下部電極を形成する工程と、前記第２の絶縁膜を除去し、前記第１の開口内の前記下部電極が形成された領域以外の領域に前記第２の非晶質炭素膜の上面の一部を露出させる工程と、前記上面の一部が露出した前記第２の非晶質炭素膜を全て除去する工程と、を有していることを特徴とする。
【００２６】
又、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上の第１の領域に非晶質炭素膜を形成し、前記半導体基板上の前記第１の領域に隣接する第２の領域に、前記非晶質炭素膜に接続される層間絶縁膜を形成し、前記非晶質炭素膜の上面と前記層間絶縁膜の上面とを一平面にし、前記層間絶縁膜及び前記非晶炭素膜の上面を覆うようにサポート膜を形成し、前記サポート膜に第１の開口を形成して、前記非晶質炭素膜の上面の一部を露出させ、前記第１の開口の断面積よりも小さい断面積を持ち、前記非晶質炭素膜を貫通するホールを形成し、前記ホール内に前記サポート膜に接続される第１の電極を形成し、その後、前記第１の開口を通して前記非晶質炭素膜を全て除去する、ことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、非晶質炭素膜の一部をシリコン酸化膜に置き換え、その上にサポート膜を形成するようにしたことで、その後非晶質炭素膜を全て除去しても、サポート膜はシリコン酸化膜によって支持される。これにより、非晶質炭素膜を利用して高アスペクト比の下部電極を形成した場合に、下部電極の倒壊を防止することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明が適用される半導体装置の平面構造の一例を示す概念図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置の概略構造を示す縦断面図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分を示す図、（ｂ）はメモリセル領域の中央部を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図４】図３の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図５】図４の工程に代わる他の工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図６】図４の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図７】図５の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図８】図６の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図９】図８の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１０】図９の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１１】図１０の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１２】図１１の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１３】図１２の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１４】図１３の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１６】図１５の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１７】図１６の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１８】図１７の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１９】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２０】図１９の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２１】図２０の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２２】図２１の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２３】図２２の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２４】図２３の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２５】（ａ）は、関連する製造方法により形成された下部電極がサポート膜によって支持されている状態を示す縦断面図、（ｂ）は、関連する製造方法と非晶質炭素膜との組合せを想定した場合に生じるであろう問題点を示す縦断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の好ましい実施形態による半導体装置の製造方法について、添付図面を参照しながら詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明はＤＲＡＭ以外の半導体装置にも適用可能である。
【００３０】
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置（ＤＲＡＭ）１００の平面構造を示す概念図である。
【００３１】
図１のＤＲＡＭ１００は、概略、配列形成された複数のメモリセル領域（第１の領域）１０１と、その周囲を囲むように配置された周辺回路領域（第２の領域）１０２とで構成されている。
【００３２】
各メモリセル領域１０１には、セルキャパシタとセルトランジスタとで構成される多数のメモリセルが配列形成されている。また、周辺回路領域１０２には、センスアンプ回路や、ワード線の駆動回路、及び入出力回路等が形成されている。なお、図１の配置は一例であって、メモリセル領域１０１の数や配置は、図１のレイアウトに限定されるものではない。
【００３３】
図２（ａ）及び（ｂ）は、ＤＲＡＭ１００の概略構造を示す部分断面図である。図２（ａ）は、メモリセル領域１０１（の端部）と周辺回路領域１０２との境界周辺を示している。同図において、右側がメモリセル領域１０１、左側が周辺回路領域１０２である。また、図２（ｂ）は、メモリセル領域１０１の中央部を示している。
【００３４】
ＤＲＡＭ１００は、半導体基板１を有している。半導体基板１は、例えば、単結晶シリコン基板であってよい（以下、シリコン基板１と表記する）。シリコン基板１には、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が形成されるとともに、ＳＴＩ２に囲まれた活性領域３が形成されている。ＳＴＩ２及び活性領域３は、メモリセル領域１０１及び周辺回路領域１０２のそれぞれに形成される。
【００３５】
ＤＲＡＭ１００は、また、活性領域３に形成された複数のプレーナ型ＭＯＳトランジスタを有している。各プレーナ型ＭＯＳトランジスタは、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下側周辺に設けられた拡散層８とを含む。拡散層８が、ソース又はドレインとなる。ゲート電極５は、その上面部と側面部が夫々絶縁膜６とサイドウォール絶縁膜７で覆われている。拡散層８は、ゲート絶縁膜４の真下の領域ではなく、シリコン基板１の上部であって、ゲート絶縁膜４が形成されておらず、かつ第１の層間絶縁膜９によって覆われた領域に位置している。拡散層８は、シリコン基板１の導電型とは反対の導電型を有するように設けられる。
【００３６】
なお、図２（ｂ）では、活性領域３に２個のＭＯＳトランジスタが示されているが、実際には、各活性領域３に数千〜数十万個のＭＯＳトランジスタが配置される。
【００３７】
メモリセル領域１０１において、拡散層８には第１のコンタクトプラグ１０が接続している。第１のコンタクトプラグ１０は、第１の層間絶縁膜９を貫通するように設けられて、隣接したプレーナ型ＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。
【００３８】
ここで、メモリセル領域１０１の拡散層８は、２つ（８ａ，８ｂ）に分類できる。一方の拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられた第２のコンタクトプラグ１２に接続される。他方の拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続される。
【００３９】
第２の層間絶縁膜１１上には、ビットラインとなる第１の配線１３が形成されている。第１の配線１３は、第２のコンタクトプラグ１２と接続され、また絶縁膜１４とサイドウォール絶縁膜１５で覆われている。
【００４０】
第３の層間絶縁膜１６上には、後述するシリンダ型のキャパシタ２５と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられている。コンタクトパッド１８は、その下方に位置している第３のコンタクトプラグ１７と接続されている。
【００４１】
コンタクトパッド１８上には、第３の層間絶縁膜１６を保護するカバー膜１９を貫通するように、シリンダ型のキャパシタ２５が設けられている。シリンダ型のキャパシタ２５は、下部電極２２と容量絶縁膜２３と上部電極２４を含む。下部電極２２は、コンタクトパッド１８に接続されている。
【００４２】
シリンダ型のキャパシタ２５の側面部は、シリンダ型のキャパシタ２５の倒壊を防止するために配置されたサポート膜２１に接続されている。即ち、隣接したシリンダ型のキャパシタ２５が、サポート膜２１を介して相互に支持する構造となっている。
【００４３】
シリンダ型のキャパシタ２５の上部電極２４は、第５の層間絶縁膜２６で覆われるとともに、第５の層間絶縁膜２６中に設けられた第４のコンタクトプラグ２７に接続されている。第４のコンタクトプラグ２７は、第５の層間絶縁膜２６上に位置する第２の配線２８に接続されている。
【００４４】
周辺回路領域１０２において、拡散層８は第５のコンタクトプラグ２９に接続している。第５のコンタクトプラグ２９は、第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。
【００４５】
第２の層間絶縁膜１１上には、第３の配線３０が設けられている。第３の配線３０は、第５のコンタクトプラグ２９に接続され、絶縁膜３１とサイドウォール絶縁膜３２で覆われている。
【００４６】
第３の配線３０及び絶縁膜３１は、カバー膜１９で覆われている。カバー膜１９の上には、第４の層間絶縁膜２０と第５の層間絶縁膜２６が設けられている。また、カバー膜１９、第４の層間絶縁膜２０及び第５の層間絶縁膜２６を貫通するように第６のコンタクトプラグ３３が配置されている。第６のコンタクトプラグ３３は、第２の配線２８と第３の配線３０の間を接続している。
【００４７】
以上のような構造を有するＤＲＡＭ１００の製造工程において、本発明は、特にコンタクトパッド１８上にキャパシタ２５を形成する工程に関係する。以下、図３乃至図１４を参照して、ＤＲＡＭ１００の製造工程について説明する。
【００４８】
図３乃至図１４は、ＤＲＡＭ１００の製造工程を説明するための図である。各図において、（ａ）は周辺回路領域１０２とメモリセル領域１０１（の端部）の境界付近の断面図、（ｂ）はメモリセル領域１０１の中央部の断面図、（ｃ）は（ａ）に対応する平面図、（ｄ）は（ｂ）に対応する平面図である。なお、（ａ）及び（ｂ）は、（ｃ）及び（ｄ）のＡ−Ａ線における断面をそれぞれ表している。また、（ｃ）及び（ｄ）は、各工程において表面に表れる構成要素を示しているが、表面よりも下方に位置する（見えない）主な構成要素も破線で示している。
【００４９】
まず、図３（ａ）〜（ｄ）に示す状態を得るため、シリコン基板１に素子分離領域となるＳＴＩ２を形成し、活性領域３を画定する。ＳＴＩ２として、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）を用いることができる。
【００５０】
次に、シリコン基板１上に、ゲート絶縁膜４、ゲート電極５及び絶縁膜６を順次形成する。ゲート絶縁膜４は、熱酸化法によってシリコン基板１の表面に形成されるシリコン酸化膜であってよい。ゲート電極５は、熱ＣＶＤ（Chemical Vapor Deposition）法によって形成されるポリシリコン層や、プラズマＣＶＤ法によって形成されるタングステン（Ｗ）層であってよい。絶縁膜６は、プラズマＣＶＤ法によって形成されるシリコン窒化膜であってよい。
【００５１】
次に、絶縁膜６をマスクとしたエッチングを行って、プレーナ型ＭＯＳトランジスタを形成する。そして、形成されたトランジスタの側面部をサイドウォール絶縁膜７で覆う。サイドウォール絶縁膜７は、熱ＣＶＤ法によって形成されるシリコン窒化膜であってよい。
【００５２】
次に、トランジスタ周辺のシリコン基板１に、イオン注入法によって拡散層８を形成する。さらにトランジスタを埋め込むように、第１の層間絶縁膜９を形成し、その表面を平坦化する。第１の層間絶縁膜９の形成には、塗布絶縁材料を用いたＳＯＤ（Spin On Dielectrics）法を用いることができる。また、第１の層間絶縁膜９の平坦化には、ＣＭＰ（Chemical Mechanical Polishing）法を用いることができる。
【００５３】
次に、第１の層間絶縁膜９上にフォトレジストを塗布する。そして、フォトリソグラフィーによってフォトレジストの所望の位置に所望形状の開口（ホール）を形成する。開口は、所望の拡散層８の上方に位置するように形成される。
【００５４】
次に、ホールが形成されたフォトレジストをマスクにしてドライエッチングを行い、第１の層間絶縁膜９に第１のホール（図示せず）を形成する。そして、第１のホールを埋め込むように導電膜を形成し、第１の層間絶縁膜上に形成される余剰の導電膜を除去する。導電膜として、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等を用いることができる。また、余剰の導電膜の除去にはＣＭＰ法を用いることができる。こうして、第１のホールを埋め込み、拡散層８に接続される第１のコンタクトプラグ１０が形成される。
【００５５】
次に、第１の層間絶縁膜９上に、第２の層間絶縁膜１１を成膜する。第２の層間絶縁膜１１は、プラズマＣＶＤ法によるシリコン酸化膜であってよい。それから、第１のコンタクトプラグ１０を形成した方法と同様の方法により、メモリセル領域１０１の第２の層間絶縁膜１１中に埋め込まれた第２のコンタクトプラグ１２を形成する。同時に、周辺回路領域１０２の第２の層間絶縁膜１１及び第１の層間絶縁膜９中に埋め込まれた第５のコンタクトプラグ２９を形成する。第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続しており、第５のコンタクトプラグ２９は、拡散層８と接続している。第２のコンタクトプラグ及び第５のコンタクトプラグの材料として、タングステンを用いることができる。
【００５６】
次に、第２の層間絶縁膜１１上にタングステン膜とシリコン窒化膜を順次成膜する。タングステン膜の成膜にはスパッタ法を用いることができる。シリコン窒化膜の成膜にはプラズマＣＶＤ法を用いることができる。第２の層間絶縁膜１１上のタングステン膜とシリコン窒化膜を、フォトリソグラフィとドライエッチングによりパターニングし、メモリセル領域１０１における第１の配線１３及び絶縁膜１４と、周辺回路領域１０２における第３の配線３０及び絶縁膜３１とする。第１の配線１３は、第２のコンタクトプラグ１２に接続され、第３の配線３０は第５のコンタクトプラグ２９に接続されている。
【００５７】
次に、第１の配線１３の側面部をサイドウォール絶縁膜１５で、第３の配線３０の側面部をサイドウォール絶縁膜３２で、それぞれ覆う。これらサイドウォール絶縁膜１５及び３２は、同一の工程で形成できる。サイドウォール絶縁膜１５及び３２は、例えば、熱ＣＶＤ法により形成されるシリコン窒化膜であってよい。
【００５８】
次に、ＳＯＤ法を用いて第３の層間絶縁膜１６を形成する。第１の配線１３及び第３の配線３０は、第３の層間絶縁膜１６中に埋め込まれる。それから、ＣＭＰ法により、第３の層間絶縁膜１６の表面を平坦化する。
【００５９】
次に、第３の層間絶縁膜１６上にフォトレジストを塗布する。それから、フォトリソグラフィーにより、フォトレジストの所望の位置にホールを形成する。ホールの形成位置は、所望の第１のコンタクトプラグ１０の上方とする。そして、ドライエッチングにより、第３の層間絶縁膜１６及び第２の層間絶縁膜１１に第２のホール（図示せず）を形成する。
【００６０】
次に、第２のホールを埋め込むように導電膜を形成し、第３の層間絶縁膜１６上に形成された余剰の導電膜を除去する。導電膜としては、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等を用いることできる。また、余剰導電膜の除去にはＣＭＰ法を用いることができる。こうして、第３の層間絶縁膜１６及び第２の層間絶縁膜１１中に、第１のコンタクトプラグ１０に接続される第３のコンタクトプラグ１７が形成される。
【００６１】
この後、第３の層間絶縁膜１６上に導電膜を形成する。そして、フォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド１８を形成する。導電膜としては、熱ＣＶＤ法による不純物を導入したポリシリコンやＣＶＤ法によるＷなどを用いることができる。
【００６２】
以上のようにして、図３（ａ）〜（ｄ）に示す状態が得られる。
【００６３】
次に、図４（ａ）〜（ｄ）に示す状態を得るため、第３の層間絶縁膜１６上にカバー膜１９を成膜する。カバー膜１９は、熱ＣＶＤ法によって形成されるシリコン窒化膜であってよい。カバー膜１９は、後に行われるウエットエッチングの保護膜として機能する。
【００６４】
次に、カバー膜１９上に、第１の非晶質炭素膜（３４）を成膜する。第１の非晶質炭素膜は、例えば、プラズマＣＶＤ法用いて１６００ｎｍ厚となるように成膜する。成膜条件は、例えば、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を１０００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、高周波パワーを１０００Ｗ、加熱温度を５００℃、圧力を３Ｔｏｒｒとすることができる。キャリアガスとして、ヘリウム（Ｈｅ）を用いることができる。流用は、上記条件下で、例えば５００ｓｃｃｍである。
【００６５】
次に、フォトリソグラフィとドライエッチングによって、周辺回路領域１０２の第１の非晶質炭素膜の全部又は一部を除去し、メモリセル領域１０１の周囲に溝３８を形成する。メモリセル領域１０１には、第１の非晶質炭素膜の一部が残され、第２の非晶質炭素膜３４（以下、単に非晶質炭素膜という）となる。溝３８の底部には、カバー膜１９の一部が露出する。
【００６６】
なお、溝３８を形成する前に、第１の非晶質炭素膜上に保護膜３９を形成するようにしてもよい。保護膜３９は、プラズマＣＶＤ法によって形成したシリコン窒化膜であってよい。保護膜３９の一部は、溝３８を形成するために除去され、残りは、溝３８形成後も、図５（ａ）〜（ｄ）に示すように、非晶質炭素膜３４上に残留する。
【００６７】
次に、図６（ａ）〜（ｄ）に示すように、溝３８を埋め込むとともに、メモリセル領域１０１上の非晶質炭素膜３４を覆うシリコン酸化膜（第１のシリコン酸化膜）を成膜する。この第１のシリコン酸化膜は、後に第４の層間絶縁膜２０となる。第１のシリコン酸化膜は、例えば、プラズマＣＶＤ法によって形成できる。なお、保護膜３９が設けられている場合は、図７（ａ）〜（ｄ）に示すように、保護膜３９を覆うように第１のシリコン酸化膜が形成される。
【００６８】
次に、第１のシリコン酸化膜の表面を、例えばＣＭＰにより研磨して、図８（ａ）〜（ｄ）に示すように、非晶質炭素膜３４上の第１のシリコン酸化膜を除去する。溝３８内には、第１のシリコン酸化膜の一部が残され、第２のシリコン酸化膜となる。第２のシリコン酸化膜が、第４の層間絶縁膜２０となる。第２のシリコン酸化膜（第４の層間絶縁膜２０）の高さを非晶質炭素膜３４の高さに一致させる。即ち、第２のシリコン酸化膜（第４の層間絶縁膜２０）の上面と非晶質炭素膜３４の上面とは一平面を形成する。
【００６９】
なお、保護層３９が設けられている場合、ＣＭＰによる第１のシリコン酸化膜の研磨は、その表面が保護層３９の表面に一致するように行われる。シリコン窒化膜からなる保護層３９はＣＭＰによる研磨時のストッパーとして機能させることができる。したがって、この場合、保護層３９の存在によって第１のシリコン酸化膜の過剰除去が防止されるので、第４の層間絶縁膜２０の平坦化を容易に行うことができる。保護層３９は、エッチバックにより、第１のシリコン酸化膜とともに除去される。これにより、第４の層間絶縁膜２０の表面の平坦性を保ったまま保護層３９を除去することができる。また、保護層３９を除去せずに、次工程で形成するサポート膜２１と積層し、サポート膜２１の一部として用いることもできる。
【００７０】
次に、図９（ａ）〜（ｄ）に示す状態を得るため、第４の層間絶縁膜２０と非晶質炭素膜３４を覆うようにサポート膜（第１の絶縁膜）２１を成膜する。サポート膜２１は、例えば、プラズマＣＶＤ法によって形成された５０ｎｍ厚のシリコン窒化膜であってよい。
【００７１】
次に、フォトリソグラフィとドライエッチングによって、サポート膜２１に複数の開口部（第１の開口）２１Ａを形成し、非晶質炭素膜３４の一部を露出させる。開口部２１Ａは、少なくともその一部がコンタクトパッド１８の上方に位置するように形成される。開口部２１Ａは、配列形成された複数のコンタクトパッド１８に対応するように、例えば、Ｙ方向に延在する溝状であってよい。その場合、複数の開口部２１Ａが、互いに平行に、かつＸ方向に配置される。また、開口部２１Ａの幅Ｘ１を、例えば７０ｎｍ、間隔Ｘ２を７０ｎｍとすることができる。或いは、開口部２１Ａは、コンタクトパッド１８の各々に対応する位置に設けられた円形、方形又は多角形のホールであってもよい。円形のホールの場合、その直径を、例えば７０ｎｍとすることができる。この場合、後に非晶質炭素膜３４を除去する際に、サポート膜２１に別の開口部を設ける必要がある。
【００７２】
次に、図１０（ａ）〜（ｄ）に示す状態を得るために、サポート膜２１を覆って開口部２１Ａを埋め込むようにマスク膜（第２の絶縁膜）３５を成膜する。マスク膜３５は、例えば、プラズマＣＶＤ法によって形成された１００ｎｍ厚のシリコン酸化膜であってよい。
【００７３】
次に、フォトリソグラフィとドライエッチングによって、マスク膜３５に開口部（第２の開口）３５Ａを形成する。開口部３５Ａは、平面視において（Ｚ軸方向に見て）、少なくとも開口部２１Ａの一部と重なる位置に形成される。換言すると、開口部３５Ａは、平面視において所定の位置で開口部２１Ａを重なる部分を持つように形成される。所定の位置は、コンタクトパッド１８の上方の位置である。開口部３５Ａは、例えば、直径Ｘ３が７０ｎｍのホール状とすることができる。こうして、開口部３５Ａと開口部２１Ａとが重なる部分において、開口部２１Ａ内に露出していた非晶質炭素膜３４の一部が露出する。
【００７４】
次に、図１１（ａ）〜（ｄ）に示すように、開口部３５Ａが形成されたマスク膜３５と開口部２１Ａが形成されたサポート膜２１とをマスクとして、開口部３５Ａの底部に露出している非晶質炭素膜３４をドライエッチングする。これにより、マスク膜３５からサポート膜２１を通って非晶質炭素膜３４を貫通するホール、即ちシリンダホール３６を形成する。このとき、シリンダホール３６の底部には、カバー膜１９の一部が露出する。
【００７５】
ドライエッチング条件は、例えば、アンモニア（ＮＨ３）と酸素（Ｏ２）を原料ガスとし、流量を３００ｓｃｃｍ（ＮＨ３）と３０ｓｃｃｍ（Ｏ２）、ソースパワーを８００Ｗ、バイアスパワーを５０Ｗ、ステージ温度を５０℃、圧力を２０ｍＴｏｒｒとすることができる。また、上記条件下で、キャリアガスとして、アルゴン（Ａｒ）を２００ｓｃｃｍ供給することができる。なお、バイアスパワーは、特定の値（例えば、５０Ｗ）に限定されるのではなく、所定の範囲（例えば、５０Ｗから３００Ｗ）で変更することができる。
【００７６】
非晶質炭素膜３４に対するドライエッチングは、バイアスパワーを例えば上記範囲内で調整することで、異方性エッチングとすることができる。したがって、非晶質炭素膜３４に形成されるシリンダホール３６直径Ｘ４を、開口部３５Ａの直径Ｘ３と同じ（例えば、７０ｎｍ）にすることができる。また、このドライエッチングでは、開口部３５Ａで露出した非晶質炭素膜３４だけをエッチングするように、他の膜に対して高選択比としているので、マスク膜３５とカバー膜１９は、ドライエッチング前と同じ状態で残留する。
【００７７】
次に、条件を変更したドライエッチングによって、シリンダホール３６の底面に残留しているカバー膜１９を除去して、コンタクトパッド１８の少なくとも一部を露出させる。ドライエッチング条件は、例えば、三フッ化メタン(ＣＨＦ３)と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と２０ｓｃｃｍ（Ｏ２）、高周波パワーを３０００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとすることができる。また、上記条件下で、キャリアガスとして、アルゴン（Ａｒ）を１５０ｓｃｃｍ供給することができる。このドライエッチングでは、シリンダホール３６で露出したカバー膜１９だけをエッチングするように、他の膜に対して高選択比としているので、マスク膜３５とコンタクトパッド１８は、ドライエッチング前と同じ状態で残留する。
【００７８】
以上のようにして、図１１（ａ）〜（ｄ）に示す状態を得ることができる。
【００７９】
次に、図１２（ａ）〜（ｄ）に示す状態を得るため、シリンダホール３６の内面を覆うように導電膜を形成する。この導電膜は、後に下部電極２２（及びガードリング）となる。
【００８０】
導電膜としては、例えば、窒化チタン（ＴｉＮ）や、ルテニウム（Ｒｕ）若しくは白金（Ｐｔ）などの金属膜を使用することができる。窒化チタン膜の形成には、ＣＶＤ法を用いることができる。導電膜の厚みは、例えば、１０ｎｍとすることができる。
【００８１】
導電膜は、マスク膜３５上にも形成される。マスク膜３５上の導電膜は、例えば、ＣＭＰ法により除去する。これにより、導電膜は図１２（ａ）〜（ｄ）に示す形状を持つ下部電極２２となる。その後、マスク膜３５を完全に除去する。
【００８２】
マスク膜３５の除去は、例えば、フッ酸（ＨＦ）を用いたウェットエッチングにより行うことができる。マスク膜３５を完全に除去するため、マスク膜３５の膜厚に適したエッチングに比べ、例えば１０％程度のオーバエッチングを行う。マスク膜３５の膜厚が１００ｎｍの場合、膜厚１１０ｎｍのためのエッチングを行えばよい。
【００８３】
マスク膜３５と第４の層間絶縁膜がともにシリコン酸化膜であっても、マスク膜３５のエッチングの際に、第４の層間絶縁膜２０はエッチングされず残留する。第４の層間絶縁膜２０は、その周囲をサポート膜２１と下部電極２２とで覆われているからである。
【００８４】
また、マスク膜３５が除去されるとサポート膜２１の開口部２１Ａが露出し、その底部に露出する非晶質炭素膜３４もフッ酸に曝される。しかしながら、非晶質炭素膜３４はフッ酸に溶解しないので、マスク膜３５に対するウェットエッチングの前と同じ状態で残留する。
【００８５】
次に、図１３（ａ）〜（ｄ）に示すように、非晶質炭素膜３４を全て除去する。非晶質炭素膜３４の除去は、サポート膜２１に形成されている開口部２１Ａを通して行われる。具体的には、開口部２１Ａの底部に露出している非晶質炭素膜３４に対してアッシングを行う。
【００８６】
アッシングの条件は、例えば、酸素（Ｏ２）を原料ガスとし、流量を３０００ｓｃｃｍ、ソースパワーを３０００Ｗ、バイアスパワーを０（ゼロ）Ｗ、ステージ温度を２００℃、圧力を０．３Ｔｏｒｒとすることができる。
【００８７】
圧力は、特定の値（０．３Ｔｏｒｒ）に限定されるのではなく、所定の範囲内（例えば、０．３Ｔｏｒｒから１．０Ｔｏｒｒの範囲内）で変更することができる。圧力を所定の範囲内で調整することで等方性エッチングを実現できる。その結果、開口部２１Ａの下方に位置する非晶質炭素膜３４だけでなく、サポート膜２１の下方に位置している非晶質炭素膜３４も除去することができる。
【００８８】
また、バイアスパワーを与えることにより、開口部２１Ａから非晶質炭素膜３４へ導入される原料ガスを増加させることができる。例えば、バイアスパワーは０Ｗから１００Ｗの範囲で調整することができる。開口部２１Ａから非晶質炭素膜３４へ導入される原料ガスを増加させることにより、アッシング処理時間を短縮することができる。
【００８９】
上記アッシングの条件は、非晶質炭素膜３４だけをエッチングするように他の膜に対して高選択比としてある。それゆえ、第４の層間絶縁膜２０、サポート膜２１、下部電極２２及びカバー膜１９は、アッシング前と同じ状態で残留する。したがって、第４の層間絶縁膜２０はサポート膜２１と接続したままである。
【００９０】
次に、図１４（ａ）〜（ｄ）の状態を得るために、下部電極２２の露出している表面を覆うように容量絶縁膜２３を形成する。容量絶縁膜２３としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜を使用することができる。容量絶縁膜２３の形成には、ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）法を用いることができる。
【００９１】
次に、容量絶縁膜２３の表面を覆うように、上部電極２４を形成する。上部電極２４として、例えば、窒化チタン膜を用いることができる。あるいは、上部電極２４は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２２間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜も使用することができる。こうして、下部電極２２と上部電極２４が容量絶縁膜２３を介して対向するキャパシタ構造が形成される。
【００９２】
次に、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域１０２上の不要な膜（上部電極２４、容量絶縁膜２３、サポート膜２１）を除去する。これにより、図１４（ａ）〜（ｄ）の状態が得られ、メモリセル領域１０１にキャパシタ２５が形成される。
【００９３】
周辺回路領域１０２のサポート膜２１を除去したことにより、周辺回路領域１０２において、第４の層間絶縁膜２０を貫通する深いコンタクトプラグ（第６のコンタクトプラグ３３）の形成が容易になる。
【００９４】
この後、図２（ａ）及び（ｂ）に示す状態を得るために、上部電極２４の表面を覆うように第５の層間絶縁膜２６を形成し、その表面を平坦化する。第５の層間絶縁膜２６は、例えば、シリコン酸化膜であってよい。また、平坦化には、ＣＭＰを用いることができる。
【００９５】
続いて、上部電極２４に所定の電位を与えるための第４のコンタクトプラグ２７と第２の配線２８を形成する。第４のコンタクトプラグ２７の形成と同時に第６のコンタクトプラグも形成する。
【００９６】
この後、表面保護膜等を形成すれば、半導体装置（ＤＲＡＭ）１００が完成する。
【００９７】
以上説明したように、本実施形態に係る半導体装置１００の製造方法では、第４の層間絶縁膜２０及びそれに隣接する非晶質炭素膜３４の上にサポート膜２１を積層する。そして、サポート膜２１と非晶質炭素膜３４の積層膜を貫通するようにシリンダホール３６を形成し、シリンダホール３６内を被覆するように下部電極２２を形成する。この様な製造方法によって形成された下部電極２２は、その一部がサポート膜２１に接続され、そのサポート膜２１は、さらに第４の層間絶縁膜２０に接続された状態となっている。従って、この状態で非晶質炭素膜３４を除去しても、下部電極２２は第４の層間絶縁膜２０と接続されたサポート膜２１で支えられるので、その倒壊が防止される。
【００９８】
次に、本発明の好ましい第２の実施形態に係る半導体装置２００の製造方法について、図１５から図１８を参照しながら説明する。なお、本実施の形態に係る製造方法において、シリンダホール３６の形成までは、第１の実施の形態（図３から図１１）と同様なので、ここでは割愛する。
【００９９】
シリンダホール３６を形成した後、図１５（ａ）〜（ｄ）に示す状態を得るため、シリンダホール３６の側壁を覆うように犠牲膜（第３の絶縁膜）３７を形成する。犠牲膜３７は、例えば、３ｎｍ厚のシリコン酸化膜であってよい。
【０１００】
犠牲膜３７は、例えば、ＡＬＤ法によって成膜される。ＡＬＤ法では、所定の温度に保たれた半導体基板に対して（１）原料ガスの供給、（２）半導体基板上への原料ガスの吸着、（３）真空パージによる余剰原料ガスの排出、（４）酸化ガスの供給、（５）酸化ガスによる原料ガスの酸化、（６）真空パージによる余剰酸化ガスの排出、からなる１サイクルの処理を複数回繰り返して成膜を行なう。１サイクルにおけるプロセス条件は、例えば、以下のように設定できる。
【０１０１】
原料ガスとしてビスターシャルブチルアミノシラン[BTBAS (Bis(tertiary-butylamino)silane)：ＳｉＨ２(ＮＨＣ４Ｈ９)２]を用い、流量を１２０ｓｃｃｍ、温度を４５０℃、圧力を１５０ｍＴｏｒｒとして、(１)及び(２)の処理を４５秒間行う。次に、（３）を行った後、酸化ガスとしてオゾン（Ｏ３）を用い、流量を６.５ｓｌｍ（Standard Liter per Minute）、温度を４５０℃、圧力を１５０ｍＴｏｒｒとして、(４)及び(５)の処理を１０秒間行う。このプロセス条件で、１サイクルあたり０．１ｎｍ厚の犠牲膜３７が成膜できる。例えば、３ｎｍ厚の犠牲膜３７を得るためには、３０サイクルの処理を行えばよい。
【０１０２】
なお、犠牲膜３７は、マスク膜３５とシリンダホール３６の底部も覆うので、それらの犠牲膜３７はエッチバックして除去する。これにより、図１５（ａ）〜（ｄ）に示す状態が得られる。
【０１０３】
エッチバック条件は、例えば、ヘキサフルオロ−1,3-ブタジエン（Ｃ４Ｆ６）と酸素（Ｏ２）を原料ガスとし、流量を２５ｓｃｃｍ（Ｃ４Ｆ６）と２５ｓｃｃｍ（Ｏ２）、ソースパワーを１７００Ｗ、バイアスパワーを３０００Ｗ、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとすることができる。また、キャリアガスとして、例えば、アルゴン（Ａｒ）を用いることができ、その流量を１２００ｓｃｃｍとすることができる。
【０１０４】
上記のように、シリンダホール３６の側壁に犠牲膜３７を形成したことにより、シリンダホール３６は、新たにシリンダホール３６Ａとなる。シリンダホール３６Ａの底部には、コンタクトパッド１８が露出している。
【０１０５】
なお、本実施の形態では、犠牲膜（ここではシリコン酸化膜）を形成したが、容量絶縁膜を形成するようにしてもよい。
【０１０６】
次に、図１６（ａ）〜（ｄ）に示す状態を得るため、シリンダホール３６Ａの内壁を覆うように、導電膜を形成する。この導電膜は、後に、下部電極２２となる。導電膜として、たとえば、１０ｎｍ厚の窒化チタン膜を用いることができる。窒化チタン膜は、ＣＶＤ法により形成することができる。また、導電膜として、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜を用いてもよい。導電膜はマスク膜３５の上にも形成されるので、マスク膜３５上の導電膜を、例えばＣＭＰにより除去する。その結果、下部電極２２が形成される。
【０１０７】
次に、マスク膜３５を完全に除去する。これにより、図１６（ａ）〜（ｄ）に示す状態が得られる。マスク膜３５の除去は、例えば、フッ酸（ＨＦ）を用いたウエットエッチングにより行うことができる。マスク膜３５の膜厚に適したエッチングに比べ１０％程度のオーバーエッチングを実施することにより、マスク膜３５を完全に除去することができる。
【０１０８】
マスク膜３５の除去の際、犠牲膜３７の一部も同時にエッチングされる。このエッチングにより、マスク膜３５の側面に接していた犠牲膜３７のみならず、サポート膜２１と下部電極２２との間に位置する犠牲膜３７の一部分も除去される。マスク膜３５に対してオーバエッチングが行われるからである。犠牲膜３７は、下部電極２２とサポート膜２１との間を接続する役割を果たす。したがって、下部電極２２とサポート膜２１との間に位置する犠牲膜３７が失われてはならない。しかしながら、この下部電極２２とサポート膜２１との間の犠牲膜３７のエッチングは、僅かであり問題とならない。例えば、サポート膜２１の厚み（Ｘ１＋Ｘ２）が５０ｎｍであり、犠牲膜３７の上面がサポート膜２１の上面よりも１０ｎｍ（＝Ｘ１）低いとしても、サポート膜２１と犠牲膜３７との接触部分高さ（Ｘ２）は、４０ｎｍある。この高さＺ２＝４０ｎｍは、下部電極２２とサポート膜２１との間を接続するのに十分な高さである。
【０１０９】
なお、第４の層間絶縁膜２０は、第１の実施の形態の場合と同様、マスク膜３５のエッチング後にもそのまま残留する。周囲をサポート膜２１と下部電極２２で覆われているからである。また、マスク膜３５の除去によりサポート膜２１の開口部２１Ａの底部に露出する非晶質炭素膜３４も残留する。非晶質炭素膜３４はフッ酸に溶解しないからである。
【０１１０】
次に、図１７（ａ）〜（ｄ）に示すように、非晶質炭素膜３４を全て除去する。非晶質炭素膜３４の除去は、第１の実施の形態の場合と同様に行うことができる。犠牲膜３７は、第４の層間絶縁膜２０、サポート膜２１、下部電極２２及びカバー膜１９と同様に、アッシング前と同じ状態で残留する。非晶質炭素膜３４を除去したことに伴い、犠牲膜３７の一部が露出する。
【０１１１】
次に、露出した犠牲膜３７を除去する。犠牲膜３７の除去には、例えば、ケミカルドライエッチ法（気相エッチ法）を用いることができる。ケミカルドライエッチ条件は、例えば、アンモニア（ＮＨ３）とフッ化水素（ＨＦ）を原料ガスとし、流量を１００ｓｃｃｍ（ＮＨ３）と１００ｓｃｃｍ（ＨＦ）、ステージ温度を３０℃、圧力を６０ｍＴｏｒｒ、処理時間を６０秒とすることができる。また、キャリアガスとして、窒素を用いることができる。窒素は、例えば、圧力を１Ｔｏｒｒ、温度を２００℃として、６０秒間供給することができる。
【０１１２】
このケミカルドライエッチでは、原料ガスがＮＨ３＋ＨＦ→ＮＨ４Ｆのように化学反応する。そして、生成したフッ化アンモニウム（ＮＨ４Ｆ）が、シリコン酸化膜（ＳｉＯ２）と６ＮＨ４Ｆ＋ＳｉＯ２→（ＮＨ４)２ＳｉＦ６＋４ＮＨ３＋２Ｈ２Ｏのように化学反応する。これにより、シリコン酸化膜である犠牲膜３７を除去することができる。
【０１１３】
サポート膜２１と下部電極２２との間、カバー膜１９と下部電極２２との間、第４の層間絶縁膜２０と下部電極２２との間等には、犠牲膜３７の一部が犠牲膜３７Ａ，３７Ｂとして残留する。反応経路が狭く限定されているため、フッ化アンモニウムとの反応が困難だからである。これにより、下部電極２２とサポート膜２１との間は残留した犠牲膜３７Ａにより接続されたままとなる。
【０１１４】
なお、図１５に示す工程において犠牲膜３７の代わりに容量絶縁膜を形成した場合は、その容量絶縁膜を除去する必要はない。
【０１１５】
次に、図１８に示す状態を得るため、第１の実施の形態と同様に、容量絶縁膜２３及び上部電極２４を形成し、周辺回路領域１０２上の不要な膜（上部電極２４、容量絶縁膜２３、及びサポート膜２１）を除去する。
【０１１６】
この後、第１の実施の形態と同様に、第５の層間絶縁膜２６、第４のコンタクトプラグ２７、第２の配線２８、及び表面保護膜等を形成すれば、半導体装置２００が完成する。
【０１１７】
完成した半導体装置２００に残留する犠牲膜３７Ａと３７Ｂは、図１８と図２との比較から理解されるように、下部電極２２と上部電極２４との間に位置する容量絶縁膜の存在範囲を狭めるものではない。したがって、これらの犠牲膜３７Ａと３７Ｂが、キャパシタの性能を低下させることはない。
【０１１８】
以上説明したように、本実施の形態に係る半導体装置２００の製造方法では、第４の層間絶縁膜２０及びそれに隣接する非晶質炭素膜３４にサポート膜２１を積層する。そして、サポート膜２１と非晶質炭素膜３４の積層膜を貫通するようにシリンダホール３６を形成する。さらにシリンダホール３６内を被覆するように、犠牲膜３７と下部電極２２を形成する。このような製造方法によって形成された下部電極２２は、その一部が犠牲膜３７Ａを介してサポート膜２１に接続され、そのサポート膜２１が、さらに第４の層間絶縁膜２０に接続された状態となる。従って、この状態で非晶質炭素膜３４を除去しても、下部電極２２は第４の層間絶縁膜２０と接続されたサポート膜２１で支えられているので、その倒壊が防止される。
【０１１９】
また、犠牲膜３７を形成したことにより、非晶質炭素膜３４と下部電極２２との接触を回避できるので、下部電極２２の表面で炭化物（カーバイド）が生成されるのを防止して、下部電極２２の電気抵抗増大を防ぐことができる。さらに犠牲膜３７は、非晶質炭素膜３４をアッシングで除去する際に、下部電極２２の表面で酸化物が生成されるのを防止して、下部電極２２の電気抵抗増大を防ぐことができる。
【０１２０】
次に、本発明の好ましい第３の実施形態に係る半導体装置３００の製造方法について、図１９から図２４を参照しながら説明する。なお、本実施の形態に係る製造方法において、サポート膜２１に開口部２１Ａを形成するまでは、第１の実施の形態（図３から図９）と同様なので、ここでは割愛する。
【０１２１】
開口部２１Ａを形成した後、図１９（ａ）〜（ｄ）に示す状態を得るため、サポート膜２１を覆い、開口部２１を埋め込むように、マスク膜（第２の絶縁膜）３５を成膜する。マスク膜３５として、シリコン酸化膜を用いることができる。シリコン酸化膜の形成には、ＣＶＤ法を用いることができる。マスク膜３５の膜厚は、例えば、１００ｎｍとすることができる。
【０１２２】
次に、フォトリソグラフィとドライエッチングによって、マスク膜３５に溝状の開口部（第２の開口）３５Ｂを形成する。溝状の開口部３５Ｂは、サポート膜２１に形成された開口部２１Ａと、所定の位置で重なる部分を持つように（交差するように）形成される。所定の位置は、コンタクトパッド１８の上方の位置である。コンタクトパッドがＸ方向及びＹ方向に沿って配列されている場合、開口部３５Ｂは、開口部２１Ａと直交するように配置される。図１９（ａ）〜（ｄ）では、開口部３５Ｂは、Ｘ方向へ延在させて、平面視において少なくとも開口部２１Ａの一部と重なる位置に配置されている。このようには位置することで、開口部３５Ｂ内には、開口部２１Ａによって露出されたサポート膜２１の一部と非晶質炭素膜３４の一部が露出する。溝状の開口部３５Ｂの幅Ｙ１は、例えば、７０ｎｍとすることができる。
【０１２３】
第１の実施の形態では、開口部３５Ａの形状をホール状としている。そのため、半導体装置１００を微細化しようと開口部３５Ａの直径Ｘ３を縮小すると、その形成が困難となる恐れがある。これに対し、本実施の形態では、開口部３５Ｂの形状が溝状であるので、半導体装置３００の微細化が進んだ場合でも、安定して形成することができる。
【０１２４】
次に、第１の実施の形態と同様に、開口部３５Ｂが形成されたマスク膜３５と開口部２１Ａが形成されたサポート膜２１とをマスクとして、開口部３５Ｂの底部に露出している非晶質炭素膜３４をドライエッチングする。続けて、条件を変更したドライエッチングによって、シリンダホール３６の底面に残留しているカバー膜１９を除去して、コンタクトパッド１８の少なくとも一部を露出させる。こうして、図２０（ａ）〜（ｄ）に示す状態が得られる。
【０１２５】
以降、第２の実施の形態と同様の工程を実施する。
【０１２６】
即ち、図２１（ａ）〜（ｄ）に示すように、犠牲膜３７を形成し、シリンダホール３６をシリンダホール３６Ａに変える。なお、犠牲膜３７を形成することにより、下部電極２２の電気抵抗の増大が抑制されるが、下部電極２２の電気抵抗の増大が許容されるのであれば、（第１の実施の形態と同様に）犠牲膜３７を形成する必要はない。
【０１２７】
次に、図２２（ａ）〜（ｄ）に示すように、下部電極２２を形成し、その後、マスク膜３５を除去する。
【０１２８】
次に、図２３（ａ）〜（ｄ）に示すように、非晶質炭素膜３４を全てに除去する。このとき、犠牲膜３７の一部も除去される。
【０１２９】
次に、図２３（ａ）〜（ｄ）に示すように、容量絶縁膜２３及び上部電極２４を順次形成し、周辺回路領域１０２の不要な膜（上部電極２４、容量絶縁膜２３及びサポート膜２１）を除去する。
【０１３０】
さらに、第５の層間絶縁膜２６、第４のコンタクトプラグ２７、第６のコンタクトプラグ３３、第２の配線２８、及び表面保護膜を形成する。
【０１３１】
以上のようにして、半導体装置（ＤＲＡＭ）３００が完成する。
【０１３２】
以上説明したように、本実施の形態に係る半導体装置３００の製造法では、第４の層間絶縁膜２０及びそれに隣接する非晶質炭素膜３４の上にサポート膜２１を積層する。そして、サポート膜２１と非晶質炭素膜３４の積層膜を貫通するようにシリンダホール３６を形成し、さらにシリンダホール３６内を被覆するように、犠牲膜３７と下部電極２２を形成する。このような製造方法によって形成した下部電極２２は、その一部が犠牲膜３７Ａを介してサポート膜２１に接続されて、そのサポート膜２１はさらに第４の層間絶縁膜２０に接続された状態となる。従って、この状態で非晶質炭素膜３４を除去しても、下部電極２２は第４の層間絶縁膜２０と接続されたサポート膜２１で支えられるので、その倒壊が防止される。
【０１３３】
また犠牲膜３７を形成したことにより、非晶質炭素膜３４と下部電極２２との接触を回避できるので、下部電極２２の表面で炭化物（カーバイド）が生成されるのを防止して、下部電極２２の電気抵抗増大を防ぐことができる。さらに犠牲膜３７は、非晶質炭素膜３４をアッシングで除去する際に、下部電極２２の表面で酸化物が生成されるのを防止し、下部電極２２の電気抵抗増大を防ぐことができる。
【０１３４】
さらにまた、開口部３５Ｂは溝形状であるため、半導体装置３００の微細化が進んでも、ホール形状の開口部３５Ａより安定して形成することができるので、製品歩留を向上させることができる。
【０１３５】
なお、本実施例では、メモリセル領域１０１に形成するトランジスタをプレーナ型ＭＯＳトランジスタで構成しているが、これに限るものではなく、シリコン基板表面にトレンチを形成し、そのトレンチ内部にゲート絶縁膜を介してゲート電極を埋め込む、いわゆる埋め込みゲート型のＭＯＳトランジスタで構成することもできる。この場合、ゲート電極はシリコン基板内部に埋め込まれるのでシリコン基板表面より上方に突き出ることがないので、シリコン基板表面にビットラインが配置される構成となる。
【０１３６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３７】
上述した各膜の材料、寸法、成膜条件、あるいはエッチング条件等は、単なる例示に過ぎず、他の材料や、異なる寸法或いは条件を採用することができる。
【符号の説明】
【０１３８】
１００，２００，３００ 半導体装置（ＤＲＡＭ）
１０１ メモリセル領域
１０２ 周辺回路領域
１ 半導体基板（シリコン基板）
２ ＳＴＩ
３ 活性領域
４ ゲート絶縁膜
５ ゲート電極
６ 絶縁膜
７ サイドウォール絶縁膜
８，８ａ，８ｂ 拡散層
９ 第１の層間絶縁膜
１０，１０ａ，１０ｂ 第１のコンタクトプラグ
１１ 第２の層間絶縁膜
１２ 第２のコンタクトプラグ
１３ 第１の配線
１４ 絶縁膜
１５ サイドウォール絶縁膜
１６ 第３の層間絶縁膜
１７ 第３のコンタクトプラグ
１８ コンタクトパッド
１９ カバー膜
２０ 第４の層間絶縁膜
２１ サポート膜
２１Ａ 開口部
２２ 下部電極
２２Ａ ガードリング
２２ａ 外壁
２３ 容量絶縁膜
２４ 上部電極
２５ キャパシタ
２６ 第５の層間絶縁膜
２７ 第４のコンタクトプラグ
２８ 第２の配線
２９ 第５のコンタクトプラグ
３０ 第３の配線
３１ 絶縁膜
３２ サイドウォール絶縁膜
３３ 第６のコンタクトプラグ
３４ 非晶質炭素膜
３５ マスク膜
３５Ａ，３５Ｂ 開口部
３６，３６Ａ シリンダホール
３７，３７Ａ，３７Ｂ 犠牲膜
３８ 溝
３９ 保護膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高アスペクト比の電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造では、半導体基板上に形成された層間絶縁膜などの被加工膜に、レジストマスクを利用したドライエッチング法によって、パターンを形成する。半導体装置の高集積化に伴いパターンの微細化され、それに応じてドライエッチング法でも高精度化がなされてきている。
【０００３】
半導体装置の高集積化に伴い、ドライエッチングによる加工面積は減少する一方、加工深さは増大する傾向にある。特にキャパシタの下部電極を形成するホールパターンの形成では、加工面積に対する加工深さの比率が大きい「高アスペクト比」のパターンの形成が求められる。
【０００４】
ところが、ドライエッチング法では、アスペクト比が大きくなるほど加工が困難となる。その原因は、層間絶縁膜材料として多用されているシリコン酸化膜（ＳｉＯ２）のドライエッチングに、エッチングガスをイオン化したスパッタ効果を利用しているためである。詳述すると、高アスペクト比のパターンであるほど、イオンがパターンの底部に達するまでにパターンの側壁に衝突して失われる運動エネルギーが多くなる。その結果、パターンの底部に達したイオンによるスパッタ効果も低減する。こうして、ドライエッチング法では、アスペクト比が大きくなるほど加工が困難となる。また、シリコン酸化膜のドライエッチングでは、フッ素（Ｆ）含有のエッチングガスからフッ素ラジカルが発生する。フッ素ラジカルは、等方性エッチを引き起こすので、ホールの側壁に局所的なサイドエッチを生じさせ、ホールの形状をボーイング形状にする。サイドエッチが進めば隣接するホールパターン同士が接触する恐れもある。これらの現象は、シリコン酸化膜のドライエッチングでは、避けることが困難である。
【０００５】
そこで、これらの現象を回避するため、シリコン酸化膜に代えて、非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］：以降、ＡＣ膜と称する。）を用いる方法が提案されている（例えば、特許文献１参照）。
【０００６】
ＡＣ膜のドライエッチングでは、酸素（Ｏ２）を主成分とするエッチングガスを用いて、ラジカル反応を主体としたエッチングが行われる。このエッチングは、イオンの運動エネルギーの減衰に関わらずに進めることができる。さらに、ラジカル反応に伴うボーイングの発生を添加ガスで抑制することによって、高アスペクト比のパターンを高精度で形成することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１３５２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＡＣ膜をＤＲＡＭ（Dynamic Random Access Memory）のキャパシタ形成に利用すると以下に述べる問題が発生する。その問題を図２５（ａ）及び（ｂ）を参照して説明する。
【０００９】
最初に、キャパシタを形成する層間絶縁膜にシリコン酸化膜を用いる従来方法について説明する。図２５（ａ）は、シリコン酸化膜を用いた場合における製造途中のＤＲＡＭの断面図、図２５（ａ）は、ＡＣ膜を用いることを想定した場合における製造途中のＤＲＡＭの断面図である。
【００１０】
まず、図２５（ａ）の状態に至るまでの製造工程について説明する。
【００１１】
半導体基板１の表面にメモリセル領域１０１及び周辺回路領域１０２を規定し、各領域に機能素子や配線を形成する。
【００１２】
次に、素子等が形成された半導体基板１の上に、カバー膜１９、（第４の）層間絶縁膜２０及びサポート膜２１を積層形成する。カバー膜１９及びサポート膜２１は、それぞれシリコン窒化膜であり、層間絶縁膜２０はシリコン酸化膜である。サポート膜２１は、後に形成される下部電極（２２）の倒壊防止用の梁として機能する。
【００１３】
次いで、サポート膜２１上にシリンダホールパターンを有するマスク膜（不図示）を形成する。そのマスク膜をマスクとしてメモリセル領域１０１にシリンダホールを形成するとともに、メモリセル領域１０１と周辺回路領域１０２の境界にメモリセル領域１０１を囲むガードリング状のダミートレンチを形成する。
【００１４】
次いで、全面に導電材料層を形成し、形成された導電材料層をエッチバックして、シリンダホール内に下部電極２２を、ダミートレンチ内にガードリング２２Ａをそれぞれ形成する。
【００１５】
次いで、マスク膜を除去してサポート膜２１の表面を露出させ、メモリセル領域１０１内の任意に位置において、露出したサポート膜２１に開口を形成する。周辺回路領域１０２のサポート膜２１には、開口を形成しない。それから、半導体基板１をフッ酸含有溶液に浸漬し、サポート膜２１に形成した開口を通じてメモリセル領域１０１内の層間絶縁膜２０を除去する。この時、サポート膜２１は、そのエッチング速度が遅いので残存する。また、サポート膜２１に覆われている周辺回路領域１０２の層間絶縁膜２０も残存する。こうして、その内外壁が露出する王冠構造の下部電極が形成され、図２５（ａ）に示す状態となる。
【００１６】
図２５（ａ）に示されるように、メモリセル領域１０１では、層間絶縁膜２０が除去されてもサポート膜２１が残存する。このサポート膜２１は、下部電極２２同士を連結するとともに、ガードリング２２Ａにも接続され、さらに周辺回路領域１０２へと広がっている。
【００１７】
周辺回路領域１０２に残存する層間絶縁膜２０は、ガードリング２２Ａの外壁２２ａに接しガードリング２２Ａを支持する。また、層間絶縁膜２０は、サポート膜２１を支持する土台ともなる。この構成で、サポート膜２１は、ガードリング２２Ａと層間絶縁膜２０とによって支持され、下部電極２２の倒壊を防ぐのに必要な機械的強度を確保することができる。ただし、前述のように、シリンダホールのアスペクト比の増大に伴って加工自体が困難となるため、この方法を微細化されたＤＲＡＭの製造に適用することは困難である。
【００１８】
次に、ＡＣ膜を用いる場合について考察する。ＡＣ膜を用いる場合も、上記と同様の工程を実施するものとする。ただし、層間絶縁膜２０に代えてＡＣ膜を用いる。また、ＡＣ膜を構成する炭素は、後の半導体製造工程において障害となるため、シリンダホールを形成した後、ＡＣ膜は完全に除去するものとする。
【００１９】
まず、素子等が形成された半導体基板１の全面にカバー膜１９を形成し、形成したカバー膜１９の全面上にＡＣ膜を形成する。さらに、ＡＣ膜の全面上に、下部電極倒壊防止用のサポート膜２１を形成する。
【００２０】
次いで、サポート膜２１上にマスク膜を形成し、形成したマスク膜をマスクとして、メモリセル領域１０１内のＡＣ膜にシリンダホールを、メモリセル領域１０１と周辺回路領域１０２の境界にダミートレンチを形成する。
【００２１】
次いで、全面に導電材料層を形成し、さらに形成された導電材料層をエッチバックして、シリンダホール内に下部電極２２を、ダミートレンチ内にガードリングを形成する。
【００２２】
次いで、マスク膜を除去しサポート膜２１の表面を露出させる。メモリセル領域１０１内において、露出させたサポート膜２１の任意の位置に開口を形成する。同時に、周辺回路領域１０２に位置するサポート膜２１も除去する。前述のように、ＡＣ膜を完全に除去するためである。
【００２３】
次いで、ＡＣ膜を等方的にエッチングすることが可能な酸素プラズマを用いてＡＣ膜を除去する。
【００２４】
以上の工程により、ＡＣ膜が全て除去された結果、梁となるサポート膜２１を支える土台が消滅する。その結果、サポート膜２１は、下部電極２２の倒壊や損壊を防止する機械的強度を確保することができず、図２５（ｂ）に示すように、下部電極２２の倒壊や損壊が生じる恐れがある。このように、ＡＣ膜を用いる方法には、下部電極の倒壊や損壊が生じるおそれがあるという問題点がある。
【課題を解決するための手段】
【００２５】
本発明の一実施の形態に係る半導体装置の製造方法は、メモリセル領域および周辺回路領域を有する半導体基板上の全面に第１の非晶質炭素膜を形成する工程と、前記周辺回路領域に形成された前記第１の非晶質炭素膜を除去し、前記メモリセル領域に形成された前記第１の非晶質炭素膜を残して第２の非晶質炭素膜とする工程と、前記第２の非晶質炭素膜を覆うように、前記半導体基板全面に第１のシリコン酸化膜を形成する工程と、前記第２の非晶質炭素膜上に形成された前記第１のシリコン酸化膜を除去し、前記周辺回路領域に形成された前記第１のシリコン酸化膜を残して第２のシリコン酸化膜とする工程と、前記第２の非晶質炭素膜上面および前記第２のシリコン酸化膜上面を覆うように第１の絶縁膜を形成する工程と、前記メモリセル領域において前記第１の絶縁膜に第１の開口を形成する工程と、前記第１の開口を埋め込むように全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、平面視において所定の位置で前記第１の開口と重なる部分を持つ第２の開口を形成する工程と、前記第２の開口および前記第１の開口が重なる位置に上面の一部が露出する前記第２の非晶質炭素膜をドライエッチングしてホールを形成する工程と、前記ホールの内面に下部電極を形成する工程と、前記第２の絶縁膜を除去し、前記第１の開口内の前記下部電極が形成された領域以外の領域に前記第２の非晶質炭素膜の上面の一部を露出させる工程と、前記上面の一部が露出した前記第２の非晶質炭素膜を全て除去する工程と、を有していることを特徴とする。
【００２６】
又、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上の第１の領域に非晶質炭素膜を形成し、前記半導体基板上の前記第１の領域に隣接する第２の領域に、前記非晶質炭素膜に接続される層間絶縁膜を形成し、前記非晶質炭素膜の上面と前記層間絶縁膜の上面とを一平面にし、前記層間絶縁膜及び前記非晶炭素膜の上面を覆うようにサポート膜を形成し、前記サポート膜に第１の開口を形成して、前記非晶質炭素膜の上面の一部を露出させ、前記第１の開口の断面積よりも小さい断面積を持ち、前記非晶質炭素膜を貫通するホールを形成し、前記ホール内に前記サポート膜に接続される第１の電極を形成し、その後、前記第１の開口を通して前記非晶質炭素膜を全て除去する、ことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、非晶質炭素膜の一部をシリコン酸化膜に置き換え、その上にサポート膜を形成するようにしたことで、その後非晶質炭素膜を全て除去しても、サポート膜はシリコン酸化膜によって支持される。これにより、非晶質炭素膜を利用して高アスペクト比の下部電極を形成した場合に、下部電極の倒壊を防止することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明が適用される半導体装置の平面構造の一例を示す概念図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置の概略構造を示す縦断面図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分を示す図、（ｂ）はメモリセル領域の中央部を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図４】図３の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図５】図４の工程に代わる他の工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図６】図４の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図７】図５の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図８】図６の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図９】図８の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１０】図９の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１１】図１０の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１２】図１１の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１３】図１２の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１４】図１３の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１６】図１５の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１７】図１６の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１８】図１７の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図１９】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２０】図１９の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２１】図２０の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２２】図２１の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２３】図２２の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２４】図２３の工程に続く工程を説明するための図であって、（ａ）はメモリセル領域と周辺回路領域の境界部分の縦断面図、（ｂ）はメモリセル領域の中央部の縦断面図、（ｃ）はメモリセル領域と周辺回路領域の境界部分の平面図、（ｄ）はメモリセル領域の中央部の平面図である。
【図２５】（ａ）は、関連する製造方法により形成された下部電極がサポート膜によって支持されている状態を示す縦断面図、（ｂ）は、関連する製造方法と非晶質炭素膜との組合せを想定した場合に生じるであろう問題点を示す縦断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の好ましい実施形態による半導体装置の製造方法について、添付図面を参照しながら詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明はＤＲＡＭ以外の半導体装置にも適用可能である。
【００３０】
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置（ＤＲＡＭ）１００の平面構造を示す概念図である。
【００３１】
図１のＤＲＡＭ１００は、概略、配列形成された複数のメモリセル領域（第１の領域）１０１と、その周囲を囲むように配置された周辺回路領域（第２の領域）１０２とで構成されている。
【００３２】
各メモリセル領域１０１には、セルキャパシタとセルトランジスタとで構成される多数のメモリセルが配列形成されている。また、周辺回路領域１０２には、センスアンプ回路や、ワード線の駆動回路、及び入出力回路等が形成されている。なお、図１の配置は一例であって、メモリセル領域１０１の数や配置は、図１のレイアウトに限定されるものではない。
【００３３】
図２（ａ）及び（ｂ）は、ＤＲＡＭ１００の概略構造を示す部分断面図である。図２（ａ）は、メモリセル領域１０１（の端部）と周辺回路領域１０２との境界周辺を示している。同図において、右側がメモリセル領域１０１、左側が周辺回路領域１０２である。また、図２（ｂ）は、メモリセル領域１０１の中央部を示している。
【００３４】
ＤＲＡＭ１００は、半導体基板１を有している。半導体基板１は、例えば、単結晶シリコン基板であってよい（以下、シリコン基板１と表記する）。シリコン基板１には、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が形成されるとともに、ＳＴＩ２に囲まれた活性領域３が形成されている。ＳＴＩ２及び活性領域３は、メモリセル領域１０１及び周辺回路領域１０２のそれぞれに形成される。
【００３５】
ＤＲＡＭ１００は、また、活性領域３に形成された複数のプレーナ型ＭＯＳトランジスタを有している。各プレーナ型ＭＯＳトランジスタは、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下側周辺に設けられた拡散層８とを含む。拡散層８が、ソース又はドレインとなる。ゲート電極５は、その上面部と側面部が夫々絶縁膜６とサイドウォール絶縁膜７で覆われている。拡散層８は、ゲート絶縁膜４の真下の領域ではなく、シリコン基板１の上部であって、ゲート絶縁膜４が形成されておらず、かつ第１の層間絶縁膜９によって覆われた領域に位置している。拡散層８は、シリコン基板１の導電型とは反対の導電型を有するように設けられる。
【００３６】
なお、図２（ｂ）では、活性領域３に２個のＭＯＳトランジスタが示されているが、実際には、各活性領域３に数千〜数十万個のＭＯＳトランジスタが配置される。
【００３７】
メモリセル領域１０１において、拡散層８には第１のコンタクトプラグ１０が接続している。第１のコンタクトプラグ１０は、第１の層間絶縁膜９を貫通するように設けられて、隣接したプレーナ型ＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。
【００３８】
ここで、メモリセル領域１０１の拡散層８は、２つ（８ａ，８ｂ）に分類できる。一方の拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられた第２のコンタクトプラグ１２に接続される。他方の拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続される。
【００３９】
第２の層間絶縁膜１１上には、ビットラインとなる第１の配線１３が形成されている。第１の配線１３は、第２のコンタクトプラグ１２と接続され、また絶縁膜１４とサイドウォール絶縁膜１５で覆われている。
【００４０】
第３の層間絶縁膜１６上には、後述するシリンダ型のキャパシタ２５と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられている。コンタクトパッド１８は、その下方に位置している第３のコンタクトプラグ１７と接続されている。
【００４１】
コンタクトパッド１８上には、第３の層間絶縁膜１６を保護するカバー膜１９を貫通するように、シリンダ型のキャパシタ２５が設けられている。シリンダ型のキャパシタ２５は、下部電極２２と容量絶縁膜２３と上部電極２４を含む。下部電極２２は、コンタクトパッド１８に接続されている。
【００４２】
シリンダ型のキャパシタ２５の側面部は、シリンダ型のキャパシタ２５の倒壊を防止するために配置されたサポート膜２１に接続されている。即ち、隣接したシリンダ型のキャパシタ２５が、サポート膜２１を介して相互に支持する構造となっている。
【００４３】
シリンダ型のキャパシタ２５の上部電極２４は、第５の層間絶縁膜２６で覆われるとともに、第５の層間絶縁膜２６中に設けられた第４のコンタクトプラグ２７に接続されている。第４のコンタクトプラグ２７は、第５の層間絶縁膜２６上に位置する第２の配線２８に接続されている。
【００４４】
周辺回路領域１０２において、拡散層８は第５のコンタクトプラグ２９に接続している。第５のコンタクトプラグ２９は、第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。
【００４５】
第２の層間絶縁膜１１上には、第３の配線３０が設けられている。第３の配線３０は、第５のコンタクトプラグ２９に接続され、絶縁膜３１とサイドウォール絶縁膜３２で覆われている。
【００４６】
第３の配線３０及び絶縁膜３１は、カバー膜１９で覆われている。カバー膜１９の上には、第４の層間絶縁膜２０と第５の層間絶縁膜２６が設けられている。また、カバー膜１９、第４の層間絶縁膜２０及び第５の層間絶縁膜２６を貫通するように第６のコンタクトプラグ３３が配置されている。第６のコンタクトプラグ３３は、第２の配線２８と第３の配線３０の間を接続している。
【００４７】
以上のような構造を有するＤＲＡＭ１００の製造工程において、本発明は、特にコンタクトパッド１８上にキャパシタ２５を形成する工程に関係する。以下、図３乃至図１４を参照して、ＤＲＡＭ１００の製造工程について説明する。
【００４８】
図３乃至図１４は、ＤＲＡＭ１００の製造工程を説明するための図である。各図において、（ａ）は周辺回路領域１０２とメモリセル領域１０１（の端部）の境界付近の断面図、（ｂ）はメモリセル領域１０１の中央部の断面図、（ｃ）は（ａ）に対応する平面図、（ｄ）は（ｂ）に対応する平面図である。なお、（ａ）及び（ｂ）は、（ｃ）及び（ｄ）のＡ−Ａ線における断面をそれぞれ表している。また、（ｃ）及び（ｄ）は、各工程において表面に表れる構成要素を示しているが、表面よりも下方に位置する（見えない）主な構成要素も破線で示している。
【００４９】
まず、図３（ａ）〜（ｄ）に示す状態を得るため、シリコン基板１に素子分離領域となるＳＴＩ２を形成し、活性領域３を画定する。ＳＴＩ２として、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）を用いることができる。
【００５０】
次に、シリコン基板１上に、ゲート絶縁膜４、ゲート電極５及び絶縁膜６を順次形成する。ゲート絶縁膜４は、熱酸化法によってシリコン基板１の表面に形成されるシリコン酸化膜であってよい。ゲート電極５は、熱ＣＶＤ（Chemical Vapor Deposition）法によって形成されるポリシリコン層や、プラズマＣＶＤ法によって形成されるタングステン（Ｗ）層であってよい。絶縁膜６は、プラズマＣＶＤ法によって形成されるシリコン窒化膜であってよい。
【００５１】
次に、絶縁膜６をマスクとしたエッチングを行って、プレーナ型ＭＯＳトランジスタを形成する。そして、形成されたトランジスタの側面部をサイドウォール絶縁膜７で覆う。サイドウォール絶縁膜７は、熱ＣＶＤ法によって形成されるシリコン窒化膜であってよい。
【００５２】
次に、トランジスタ周辺のシリコン基板１に、イオン注入法によって拡散層８を形成する。さらにトランジスタを埋め込むように、第１の層間絶縁膜９を形成し、その表面を平坦化する。第１の層間絶縁膜９の形成には、塗布絶縁材料を用いたＳＯＤ（Spin On Dielectrics）法を用いることができる。また、第１の層間絶縁膜９の平坦化には、ＣＭＰ（Chemical Mechanical Polishing）法を用いることができる。
【００５３】
次に、第１の層間絶縁膜９上にフォトレジストを塗布する。そして、フォトリソグラフィーによってフォトレジストの所望の位置に所望形状の開口（ホール）を形成する。開口は、所望の拡散層８の上方に位置するように形成される。
【００５４】
次に、ホールが形成されたフォトレジストをマスクにしてドライエッチングを行い、第１の層間絶縁膜９に第１のホール（図示せず）を形成する。そして、第１のホールを埋め込むように導電膜を形成し、第１の層間絶縁膜上に形成される余剰の導電膜を除去する。導電膜として、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等を用いることができる。また、余剰の導電膜の除去にはＣＭＰ法を用いることができる。こうして、第１のホールを埋め込み、拡散層８に接続される第１のコンタクトプラグ１０が形成される。
【００５５】
次に、第１の層間絶縁膜９上に、第２の層間絶縁膜１１を成膜する。第２の層間絶縁膜１１は、プラズマＣＶＤ法によるシリコン酸化膜であってよい。それから、第１のコンタクトプラグ１０を形成した方法と同様の方法により、メモリセル領域１０１の第２の層間絶縁膜１１中に埋め込まれた第２のコンタクトプラグ１２を形成する。同時に、周辺回路領域１０２の第２の層間絶縁膜１１及び第１の層間絶縁膜９中に埋め込まれた第５のコンタクトプラグ２９を形成する。第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続しており、第５のコンタクトプラグ２９は、拡散層８と接続している。第２のコンタクトプラグ及び第５のコンタクトプラグの材料として、タングステンを用いることができる。
【００５６】
次に、第２の層間絶縁膜１１上にタングステン膜とシリコン窒化膜を順次成膜する。タングステン膜の成膜にはスパッタ法を用いることができる。シリコン窒化膜の成膜にはプラズマＣＶＤ法を用いることができる。第２の層間絶縁膜１１上のタングステン膜とシリコン窒化膜を、フォトリソグラフィとドライエッチングによりパターニングし、メモリセル領域１０１における第１の配線１３及び絶縁膜１４と、周辺回路領域１０２における第３の配線３０及び絶縁膜３１とする。第１の配線１３は、第２のコンタクトプラグ１２に接続され、第３の配線３０は第５のコンタクトプラグ２９に接続されている。
【００５７】
次に、第１の配線１３の側面部をサイドウォール絶縁膜１５で、第３の配線３０の側面部をサイドウォール絶縁膜３２で、それぞれ覆う。これらサイドウォール絶縁膜１５及び３２は、同一の工程で形成できる。サイドウォール絶縁膜１５及び３２は、例えば、熱ＣＶＤ法により形成されるシリコン窒化膜であってよい。
【００５８】
次に、ＳＯＤ法を用いて第３の層間絶縁膜１６を形成する。第１の配線１３及び第３の配線３０は、第３の層間絶縁膜１６中に埋め込まれる。それから、ＣＭＰ法により、第３の層間絶縁膜１６の表面を平坦化する。
【００５９】
次に、第３の層間絶縁膜１６上にフォトレジストを塗布する。それから、フォトリソグラフィーにより、フォトレジストの所望の位置にホールを形成する。ホールの形成位置は、所望の第１のコンタクトプラグ１０の上方とする。そして、ドライエッチングにより、第３の層間絶縁膜１６及び第２の層間絶縁膜１１に第２のホール（図示せず）を形成する。
【００６０】
次に、第２のホールを埋め込むように導電膜を形成し、第３の層間絶縁膜１６上に形成された余剰の導電膜を除去する。導電膜としては、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等を用いることできる。また、余剰導電膜の除去にはＣＭＰ法を用いることができる。こうして、第３の層間絶縁膜１６及び第２の層間絶縁膜１１中に、第１のコンタクトプラグ１０に接続される第３のコンタクトプラグ１７が形成される。
【００６１】
この後、第３の層間絶縁膜１６上に導電膜を形成する。そして、フォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド１８を形成する。導電膜としては、熱ＣＶＤ法による不純物を導入したポリシリコンやＣＶＤ法によるＷなどを用いることができる。
【００６２】
以上のようにして、図３（ａ）〜（ｄ）に示す状態が得られる。
【００６３】
次に、図４（ａ）〜（ｄ）に示す状態を得るため、第３の層間絶縁膜１６上にカバー膜１９を成膜する。カバー膜１９は、熱ＣＶＤ法によって形成されるシリコン窒化膜であってよい。カバー膜１９は、後に行われるウエットエッチングの保護膜として機能する。
【００６４】
次に、カバー膜１９上に、第１の非晶質炭素膜（３４）を成膜する。第１の非晶質炭素膜は、例えば、プラズマＣＶＤ法用いて１６００ｎｍ厚となるように成膜する。成膜条件は、例えば、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を１０００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、高周波パワーを１０００Ｗ、加熱温度を５００℃、圧力を３Ｔｏｒｒとすることができる。キャリアガスとして、ヘリウム（Ｈｅ）を用いることができる。流用は、上記条件下で、例えば５００ｓｃｃｍである。
【００６５】
次に、フォトリソグラフィとドライエッチングによって、周辺回路領域１０２の第１の非晶質炭素膜の全部又は一部を除去し、メモリセル領域１０１の周囲に溝３８を形成する。メモリセル領域１０１には、第１の非晶質炭素膜の一部が残され、第２の非晶質炭素膜３４（以下、単に非晶質炭素膜という）となる。溝３８の底部には、カバー膜１９の一部が露出する。
【００６６】
なお、溝３８を形成する前に、第１の非晶質炭素膜上に保護膜３９を形成するようにしてもよい。保護膜３９は、プラズマＣＶＤ法によって形成したシリコン窒化膜であってよい。保護膜３９の一部は、溝３８を形成するために除去され、残りは、溝３８形成後も、図５（ａ）〜（ｄ）に示すように、非晶質炭素膜３４上に残留する。
【００６７】
次に、図６（ａ）〜（ｄ）に示すように、溝３８を埋め込むとともに、メモリセル領域１０１上の非晶質炭素膜３４を覆うシリコン酸化膜（第１のシリコン酸化膜）を成膜する。この第１のシリコン酸化膜は、後に第４の層間絶縁膜２０となる。第１のシリコン酸化膜は、例えば、プラズマＣＶＤ法によって形成できる。なお、保護膜３９が設けられている場合は、図７（ａ）〜（ｄ）に示すように、保護膜３９を覆うように第１のシリコン酸化膜が形成される。
【００６８】
次に、第１のシリコン酸化膜の表面を、例えばＣＭＰにより研磨して、図８（ａ）〜（ｄ）に示すように、非晶質炭素膜３４上の第１のシリコン酸化膜を除去する。溝３８内には、第１のシリコン酸化膜の一部が残され、第２のシリコン酸化膜となる。第２のシリコン酸化膜が、第４の層間絶縁膜２０となる。第２のシリコン酸化膜（第４の層間絶縁膜２０）の高さを非晶質炭素膜３４の高さに一致させる。即ち、第２のシリコン酸化膜（第４の層間絶縁膜２０）の上面と非晶質炭素膜３４の上面とは一平面を形成する。
【００６９】
なお、保護層３９が設けられている場合、ＣＭＰによる第１のシリコン酸化膜の研磨は、その表面が保護層３９の表面に一致するように行われる。シリコン窒化膜からなる保護層３９はＣＭＰによる研磨時のストッパーとして機能させることができる。したがって、この場合、保護層３９の存在によって第１のシリコン酸化膜の過剰除去が防止されるので、第４の層間絶縁膜２０の平坦化を容易に行うことができる。保護層３９は、エッチバックにより、第１のシリコン酸化膜とともに除去される。これにより、第４の層間絶縁膜２０の表面の平坦性を保ったまま保護層３９を除去することができる。また、保護層３９を除去せずに、次工程で形成するサポート膜２１と積層し、サポート膜２１の一部として用いることもできる。
【００７０】
次に、図９（ａ）〜（ｄ）に示す状態を得るため、第４の層間絶縁膜２０と非晶質炭素膜３４を覆うようにサポート膜（第１の絶縁膜）２１を成膜する。サポート膜２１は、例えば、プラズマＣＶＤ法によって形成された５０ｎｍ厚のシリコン窒化膜であってよい。
【００７１】
次に、フォトリソグラフィとドライエッチングによって、サポート膜２１に複数の開口部（第１の開口）２１Ａを形成し、非晶質炭素膜３４の一部を露出させる。開口部２１Ａは、少なくともその一部がコンタクトパッド１８の上方に位置するように形成される。開口部２１Ａは、配列形成された複数のコンタクトパッド１８に対応するように、例えば、Ｙ方向に延在する溝状であってよい。その場合、複数の開口部２１Ａが、互いに平行に、かつＸ方向に配置される。また、開口部２１Ａの幅Ｘ１を、例えば７０ｎｍ、間隔Ｘ２を７０ｎｍとすることができる。或いは、開口部２１Ａは、コンタクトパッド１８の各々に対応する位置に設けられた円形、方形又は多角形のホールであってもよい。円形のホールの場合、その直径を、例えば７０ｎｍとすることができる。この場合、後に非晶質炭素膜３４を除去する際に、サポート膜２１に別の開口部を設ける必要がある。
【００７２】
次に、図１０（ａ）〜（ｄ）に示す状態を得るために、サポート膜２１を覆って開口部２１Ａを埋め込むようにマスク膜（第２の絶縁膜）３５を成膜する。マスク膜３５は、例えば、プラズマＣＶＤ法によって形成された１００ｎｍ厚のシリコン酸化膜であってよい。
【００７３】
次に、フォトリソグラフィとドライエッチングによって、マスク膜３５に開口部（第２の開口）３５Ａを形成する。開口部３５Ａは、平面視において（Ｚ軸方向に見て）、少なくとも開口部２１Ａの一部と重なる位置に形成される。換言すると、開口部３５Ａは、平面視において所定の位置で開口部２１Ａを重なる部分を持つように形成される。所定の位置は、コンタクトパッド１８の上方の位置である。開口部３５Ａは、例えば、直径Ｘ３が７０ｎｍのホール状とすることができる。こうして、開口部３５Ａと開口部２１Ａとが重なる部分において、開口部２１Ａ内に露出していた非晶質炭素膜３４の一部が露出する。
【００７４】
次に、図１１（ａ）〜（ｄ）に示すように、開口部３５Ａが形成されたマスク膜３５と開口部２１Ａが形成されたサポート膜２１とをマスクとして、開口部３５Ａの底部に露出している非晶質炭素膜３４をドライエッチングする。これにより、マスク膜３５からサポート膜２１を通って非晶質炭素膜３４を貫通するホール、即ちシリンダホール３６を形成する。このとき、シリンダホール３６の底部には、カバー膜１９の一部が露出する。
【００７５】
ドライエッチング条件は、例えば、アンモニア（ＮＨ３）と酸素（Ｏ２）を原料ガスとし、流量を３００ｓｃｃｍ（ＮＨ３）と３０ｓｃｃｍ（Ｏ２）、ソースパワーを８００Ｗ、バイアスパワーを５０Ｗ、ステージ温度を５０℃、圧力を２０ｍＴｏｒｒとすることができる。また、上記条件下で、キャリアガスとして、アルゴン（Ａｒ）を２００ｓｃｃｍ供給することができる。なお、バイアスパワーは、特定の値（例えば、５０Ｗ）に限定されるのではなく、所定の範囲（例えば、５０Ｗから３００Ｗ）で変更することができる。
【００７６】
非晶質炭素膜３４に対するドライエッチングは、バイアスパワーを例えば上記範囲内で調整することで、異方性エッチングとすることができる。したがって、非晶質炭素膜３４に形成されるシリンダホール３６直径Ｘ４を、開口部３５Ａの直径Ｘ３と同じ（例えば、７０ｎｍ）にすることができる。また、このドライエッチングでは、開口部３５Ａで露出した非晶質炭素膜３４だけをエッチングするように、他の膜に対して高選択比としているので、マスク膜３５とカバー膜１９は、ドライエッチング前と同じ状態で残留する。
【００７７】
次に、条件を変更したドライエッチングによって、シリンダホール３６の底面に残留しているカバー膜１９を除去して、コンタクトパッド１８の少なくとも一部を露出させる。ドライエッチング条件は、例えば、三フッ化メタン(ＣＨＦ３)と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と２０ｓｃｃｍ（Ｏ２）、高周波パワーを３０００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとすることができる。また、上記条件下で、キャリアガスとして、アルゴン（Ａｒ）を１５０ｓｃｃｍ供給することができる。このドライエッチングでは、シリンダホール３６で露出したカバー膜１９だけをエッチングするように、他の膜に対して高選択比としているので、マスク膜３５とコンタクトパッド１８は、ドライエッチング前と同じ状態で残留する。
【００７８】
以上のようにして、図１１（ａ）〜（ｄ）に示す状態を得ることができる。
【００７９】
次に、図１２（ａ）〜（ｄ）に示す状態を得るため、シリンダホール３６の内面を覆うように導電膜を形成する。この導電膜は、後に下部電極２２（及びガードリング）となる。
【００８０】
導電膜としては、例えば、窒化チタン（ＴｉＮ）や、ルテニウム（Ｒｕ）若しくは白金（Ｐｔ）などの金属膜を使用することができる。窒化チタン膜の形成には、ＣＶＤ法を用いることができる。導電膜の厚みは、例えば、１０ｎｍとすることができる。
【００８１】
導電膜は、マスク膜３５上にも形成される。マスク膜３５上の導電膜は、例えば、ＣＭＰ法により除去する。これにより、導電膜は図１２（ａ）〜（ｄ）に示す形状を持つ下部電極２２となる。その後、マスク膜３５を完全に除去する。
【００８２】
マスク膜３５の除去は、例えば、フッ酸（ＨＦ）を用いたウェットエッチングにより行うことができる。マスク膜３５を完全に除去するため、マスク膜３５の膜厚に適したエッチングに比べ、例えば１０％程度のオーバエッチングを行う。マスク膜３５の膜厚が１００ｎｍの場合、膜厚１１０ｎｍのためのエッチングを行えばよい。
【００８３】
マスク膜３５と第４の層間絶縁膜がともにシリコン酸化膜であっても、マスク膜３５のエッチングの際に、第４の層間絶縁膜２０はエッチングされず残留する。第４の層間絶縁膜２０は、その周囲をサポート膜２１と下部電極２２とで覆われているからである。
【００８４】
また、マスク膜３５が除去されるとサポート膜２１の開口部２１Ａが露出し、その底部に露出する非晶質炭素膜３４もフッ酸に曝される。しかしながら、非晶質炭素膜３４はフッ酸に溶解しないので、マスク膜３５に対するウェットエッチングの前と同じ状態で残留する。
【００８５】
次に、図１３（ａ）〜（ｄ）に示すように、非晶質炭素膜３４を全て除去する。非晶質炭素膜３４の除去は、サポート膜２１に形成されている開口部２１Ａを通して行われる。具体的には、開口部２１Ａの底部に露出している非晶質炭素膜３４に対してアッシングを行う。
【００８６】
アッシングの条件は、例えば、酸素（Ｏ２）を原料ガスとし、流量を３０００ｓｃｃｍ、ソースパワーを３０００Ｗ、バイアスパワーを０（ゼロ）Ｗ、ステージ温度を２００℃、圧力を０．３Ｔｏｒｒとすることができる。
【００８７】
圧力は、特定の値（０．３Ｔｏｒｒ）に限定されるのではなく、所定の範囲内（例えば、０．３Ｔｏｒｒから１．０Ｔｏｒｒの範囲内）で変更することができる。圧力を所定の範囲内で調整することで等方性エッチングを実現できる。その結果、開口部２１Ａの下方に位置する非晶質炭素膜３４だけでなく、サポート膜２１の下方に位置している非晶質炭素膜３４も除去することができる。
【００８８】
また、バイアスパワーを与えることにより、開口部２１Ａから非晶質炭素膜３４へ導入される原料ガスを増加させることができる。例えば、バイアスパワーは０Ｗから１００Ｗの範囲で調整することができる。開口部２１Ａから非晶質炭素膜３４へ導入される原料ガスを増加させることにより、アッシング処理時間を短縮することができる。
【００８９】
上記アッシングの条件は、非晶質炭素膜３４だけをエッチングするように他の膜に対して高選択比としてある。それゆえ、第４の層間絶縁膜２０、サポート膜２１、下部電極２２及びカバー膜１９は、アッシング前と同じ状態で残留する。したがって、第４の層間絶縁膜２０はサポート膜２１と接続したままである。
【００９０】
次に、図１４（ａ）〜（ｄ）の状態を得るために、下部電極２２の露出している表面を覆うように容量絶縁膜２３を形成する。容量絶縁膜２３としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜を使用することができる。容量絶縁膜２３の形成には、ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）法を用いることができる。
【００９１】
次に、容量絶縁膜２３の表面を覆うように、上部電極２４を形成する。上部電極２４として、例えば、窒化チタン膜を用いることができる。あるいは、上部電極２４は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２２間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜も使用することができる。こうして、下部電極２２と上部電極２４が容量絶縁膜２３を介して対向するキャパシタ構造が形成される。
【００９２】
次に、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域１０２上の不要な膜（上部電極２４、容量絶縁膜２３、サポート膜２１）を除去する。これにより、図１４（ａ）〜（ｄ）の状態が得られ、メモリセル領域１０１にキャパシタ２５が形成される。
【００９３】
周辺回路領域１０２のサポート膜２１を除去したことにより、周辺回路領域１０２において、第４の層間絶縁膜２０を貫通する深いコンタクトプラグ（第６のコンタクトプラグ３３）の形成が容易になる。
【００９４】
この後、図２（ａ）及び（ｂ）に示す状態を得るために、上部電極２４の表面を覆うように第５の層間絶縁膜２６を形成し、その表面を平坦化する。第５の層間絶縁膜２６は、例えば、シリコン酸化膜であってよい。また、平坦化には、ＣＭＰを用いることができる。
【００９５】
続いて、上部電極２４に所定の電位を与えるための第４のコンタクトプラグ２７と第２の配線２８を形成する。第４のコンタクトプラグ２７の形成と同時に第６のコンタクトプラグも形成する。
【００９６】
この後、表面保護膜等を形成すれば、半導体装置（ＤＲＡＭ）１００が完成する。
【００９７】
以上説明したように、本実施形態に係る半導体装置１００の製造方法では、第４の層間絶縁膜２０及びそれに隣接する非晶質炭素膜３４の上にサポート膜２１を積層する。そして、サポート膜２１と非晶質炭素膜３４の積層膜を貫通するようにシリンダホール３６を形成し、シリンダホール３６内を被覆するように下部電極２２を形成する。この様な製造方法によって形成された下部電極２２は、その一部がサポート膜２１に接続され、そのサポート膜２１は、さらに第４の層間絶縁膜２０に接続された状態となっている。従って、この状態で非晶質炭素膜３４を除去しても、下部電極２２は第４の層間絶縁膜２０と接続されたサポート膜２１で支えられるので、その倒壊が防止される。
【００９８】
次に、本発明の好ましい第２の実施形態に係る半導体装置２００の製造方法について、図１５から図１８を参照しながら説明する。なお、本実施の形態に係る製造方法において、シリンダホール３６の形成までは、第１の実施の形態（図３から図１１）と同様なので、ここでは割愛する。
【００９９】
シリンダホール３６を形成した後、図１５（ａ）〜（ｄ）に示す状態を得るため、シリンダホール３６の側壁を覆うように犠牲膜（第３の絶縁膜）３７を形成する。犠牲膜３７は、例えば、３ｎｍ厚のシリコン酸化膜であってよい。
【０１００】
犠牲膜３７は、例えば、ＡＬＤ法によって成膜される。ＡＬＤ法では、所定の温度に保たれた半導体基板に対して（１）原料ガスの供給、（２）半導体基板上への原料ガスの吸着、（３）真空パージによる余剰原料ガスの排出、（４）酸化ガスの供給、（５）酸化ガスによる原料ガスの酸化、（６）真空パージによる余剰酸化ガスの排出、からなる１サイクルの処理を複数回繰り返して成膜を行なう。１サイクルにおけるプロセス条件は、例えば、以下のように設定できる。
【０１０１】
原料ガスとしてビスターシャルブチルアミノシラン[BTBAS (Bis(tertiary-butylamino)silane)：ＳｉＨ２(ＮＨＣ４Ｈ９)２]を用い、流量を１２０ｓｃｃｍ、温度を４５０℃、圧力を１５０ｍＴｏｒｒとして、(１)及び(２)の処理を４５秒間行う。次に、（３）を行った後、酸化ガスとしてオゾン（Ｏ３）を用い、流量を６.５ｓｌｍ（Standard Liter per Minute）、温度を４５０℃、圧力を１５０ｍＴｏｒｒとして、(４)及び(５)の処理を１０秒間行う。このプロセス条件で、１サイクルあたり０．１ｎｍ厚の犠牲膜３７が成膜できる。例えば、３ｎｍ厚の犠牲膜３７を得るためには、３０サイクルの処理を行えばよい。
【０１０２】
なお、犠牲膜３７は、マスク膜３５とシリンダホール３６の底部も覆うので、それらの犠牲膜３７はエッチバックして除去する。これにより、図１５（ａ）〜（ｄ）に示す状態が得られる。
【０１０３】
エッチバック条件は、例えば、ヘキサフルオロ−1,3-ブタジエン（Ｃ４Ｆ６）と酸素（Ｏ２）を原料ガスとし、流量を２５ｓｃｃｍ（Ｃ４Ｆ６）と２５ｓｃｃｍ（Ｏ２）、ソースパワーを１７００Ｗ、バイアスパワーを３０００Ｗ、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとすることができる。また、キャリアガスとして、例えば、アルゴン（Ａｒ）を用いることができ、その流量を１２００ｓｃｃｍとすることができる。
【０１０４】
上記のように、シリンダホール３６の側壁に犠牲膜３７を形成したことにより、シリンダホール３６は、新たにシリンダホール３６Ａとなる。シリンダホール３６Ａの底部には、コンタクトパッド１８が露出している。
【０１０５】
なお、本実施の形態では、犠牲膜（ここではシリコン酸化膜）を形成したが、容量絶縁膜を形成するようにしてもよい。
【０１０６】
次に、図１６（ａ）〜（ｄ）に示す状態を得るため、シリンダホール３６Ａの内壁を覆うように、導電膜を形成する。この導電膜は、後に、下部電極２２となる。導電膜として、たとえば、１０ｎｍ厚の窒化チタン膜を用いることができる。窒化チタン膜は、ＣＶＤ法により形成することができる。また、導電膜として、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜を用いてもよい。導電膜はマスク膜３５の上にも形成されるので、マスク膜３５上の導電膜を、例えばＣＭＰにより除去する。その結果、下部電極２２が形成される。
【０１０７】
次に、マスク膜３５を完全に除去する。これにより、図１６（ａ）〜（ｄ）に示す状態が得られる。マスク膜３５の除去は、例えば、フッ酸（ＨＦ）を用いたウエットエッチングにより行うことができる。マスク膜３５の膜厚に適したエッチングに比べ１０％程度のオーバーエッチングを実施することにより、マスク膜３５を完全に除去することができる。
【０１０８】
マスク膜３５の除去の際、犠牲膜３７の一部も同時にエッチングされる。このエッチングにより、マスク膜３５の側面に接していた犠牲膜３７のみならず、サポート膜２１と下部電極２２との間に位置する犠牲膜３７の一部分も除去される。マスク膜３５に対してオーバエッチングが行われるからである。犠牲膜３７は、下部電極２２とサポート膜２１との間を接続する役割を果たす。したがって、下部電極２２とサポート膜２１との間に位置する犠牲膜３７が失われてはならない。しかしながら、この下部電極２２とサポート膜２１との間の犠牲膜３７のエッチングは、僅かであり問題とならない。例えば、サポート膜２１の厚み（Ｘ１＋Ｘ２）が５０ｎｍであり、犠牲膜３７の上面がサポート膜２１の上面よりも１０ｎｍ（＝Ｘ１）低いとしても、サポート膜２１と犠牲膜３７との接触部分高さ（Ｘ２）は、４０ｎｍある。この高さＺ２＝４０ｎｍは、下部電極２２とサポート膜２１との間を接続するのに十分な高さである。
【０１０９】
なお、第４の層間絶縁膜２０は、第１の実施の形態の場合と同様、マスク膜３５のエッチング後にもそのまま残留する。周囲をサポート膜２１と下部電極２２で覆われているからである。また、マスク膜３５の除去によりサポート膜２１の開口部２１Ａの底部に露出する非晶質炭素膜３４も残留する。非晶質炭素膜３４はフッ酸に溶解しないからである。
【０１１０】
次に、図１７（ａ）〜（ｄ）に示すように、非晶質炭素膜３４を全て除去する。非晶質炭素膜３４の除去は、第１の実施の形態の場合と同様に行うことができる。犠牲膜３７は、第４の層間絶縁膜２０、サポート膜２１、下部電極２２及びカバー膜１９と同様に、アッシング前と同じ状態で残留する。非晶質炭素膜３４を除去したことに伴い、犠牲膜３７の一部が露出する。
【０１１１】
次に、露出した犠牲膜３７を除去する。犠牲膜３７の除去には、例えば、ケミカルドライエッチ法（気相エッチ法）を用いることができる。ケミカルドライエッチ条件は、例えば、アンモニア（ＮＨ３）とフッ化水素（ＨＦ）を原料ガスとし、流量を１００ｓｃｃｍ（ＮＨ３）と１００ｓｃｃｍ（ＨＦ）、ステージ温度を３０℃、圧力を６０ｍＴｏｒｒ、処理時間を６０秒とすることができる。また、キャリアガスとして、窒素を用いることができる。窒素は、例えば、圧力を１Ｔｏｒｒ、温度を２００℃として、６０秒間供給することができる。
【０１１２】
このケミカルドライエッチでは、原料ガスがＮＨ３＋ＨＦ→ＮＨ４Ｆのように化学反応する。そして、生成したフッ化アンモニウム（ＮＨ４Ｆ）が、シリコン酸化膜（ＳｉＯ２）と６ＮＨ４Ｆ＋ＳｉＯ２→（ＮＨ４)２ＳｉＦ６＋４ＮＨ３＋２Ｈ２Ｏのように化学反応する。これにより、シリコン酸化膜である犠牲膜３７を除去することができる。
【０１１３】
サポート膜２１と下部電極２２との間、カバー膜１９と下部電極２２との間、第４の層間絶縁膜２０と下部電極２２との間等には、犠牲膜３７の一部が犠牲膜３７Ａ，３７Ｂとして残留する。反応経路が狭く限定されているため、フッ化アンモニウムとの反応が困難だからである。これにより、下部電極２２とサポート膜２１との間は残留した犠牲膜３７Ａにより接続されたままとなる。
【０１１４】
なお、図１５に示す工程において犠牲膜３７の代わりに容量絶縁膜を形成した場合は、その容量絶縁膜を除去する必要はない。
【０１１５】
次に、図１８に示す状態を得るため、第１の実施の形態と同様に、容量絶縁膜２３及び上部電極２４を形成し、周辺回路領域１０２上の不要な膜（上部電極２４、容量絶縁膜２３、及びサポート膜２１）を除去する。
【０１１６】
この後、第１の実施の形態と同様に、第５の層間絶縁膜２６、第４のコンタクトプラグ２７、第２の配線２８、及び表面保護膜等を形成すれば、半導体装置２００が完成する。
【０１１７】
完成した半導体装置２００に残留する犠牲膜３７Ａと３７Ｂは、図１８と図２との比較から理解されるように、下部電極２２と上部電極２４との間に位置する容量絶縁膜の存在範囲を狭めるものではない。したがって、これらの犠牲膜３７Ａと３７Ｂが、キャパシタの性能を低下させることはない。
【０１１８】
以上説明したように、本実施の形態に係る半導体装置２００の製造方法では、第４の層間絶縁膜２０及びそれに隣接する非晶質炭素膜３４にサポート膜２１を積層する。そして、サポート膜２１と非晶質炭素膜３４の積層膜を貫通するようにシリンダホール３６を形成する。さらにシリンダホール３６内を被覆するように、犠牲膜３７と下部電極２２を形成する。このような製造方法によって形成された下部電極２２は、その一部が犠牲膜３７Ａを介してサポート膜２１に接続され、そのサポート膜２１が、さらに第４の層間絶縁膜２０に接続された状態となる。従って、この状態で非晶質炭素膜３４を除去しても、下部電極２２は第４の層間絶縁膜２０と接続されたサポート膜２１で支えられているので、その倒壊が防止される。
【０１１９】
また、犠牲膜３７を形成したことにより、非晶質炭素膜３４と下部電極２２との接触を回避できるので、下部電極２２の表面で炭化物（カーバイド）が生成されるのを防止して、下部電極２２の電気抵抗増大を防ぐことができる。さらに犠牲膜３７は、非晶質炭素膜３４をアッシングで除去する際に、下部電極２２の表面で酸化物が生成されるのを防止して、下部電極２２の電気抵抗増大を防ぐことができる。
【０１２０】
次に、本発明の好ましい第３の実施形態に係る半導体装置３００の製造方法について、図１９から図２４を参照しながら説明する。なお、本実施の形態に係る製造方法において、サポート膜２１に開口部２１Ａを形成するまでは、第１の実施の形態（図３から図９）と同様なので、ここでは割愛する。
【０１２１】
開口部２１Ａを形成した後、図１９（ａ）〜（ｄ）に示す状態を得るため、サポート膜２１を覆い、開口部２１を埋め込むように、マスク膜（第２の絶縁膜）３５を成膜する。マスク膜３５として、シリコン酸化膜を用いることができる。シリコン酸化膜の形成には、ＣＶＤ法を用いることができる。マスク膜３５の膜厚は、例えば、１００ｎｍとすることができる。
【０１２２】
次に、フォトリソグラフィとドライエッチングによって、マスク膜３５に溝状の開口部（第２の開口）３５Ｂを形成する。溝状の開口部３５Ｂは、サポート膜２１に形成された開口部２１Ａと、所定の位置で重なる部分を持つように（交差するように）形成される。所定の位置は、コンタクトパッド１８の上方の位置である。コンタクトパッドがＸ方向及びＹ方向に沿って配列されている場合、開口部３５Ｂは、開口部２１Ａと直交するように配置される。図１９（ａ）〜（ｄ）では、開口部３５Ｂは、Ｘ方向へ延在させて、平面視において少なくとも開口部２１Ａの一部と重なる位置に配置されている。このようには位置することで、開口部３５Ｂ内には、開口部２１Ａによって露出されたサポート膜２１の一部と非晶質炭素膜３４の一部が露出する。溝状の開口部３５Ｂの幅Ｙ１は、例えば、７０ｎｍとすることができる。
【０１２３】
第１の実施の形態では、開口部３５Ａの形状をホール状としている。そのため、半導体装置１００を微細化しようと開口部３５Ａの直径Ｘ３を縮小すると、その形成が困難となる恐れがある。これに対し、本実施の形態では、開口部３５Ｂの形状が溝状であるので、半導体装置３００の微細化が進んだ場合でも、安定して形成することができる。
【０１２４】
次に、第１の実施の形態と同様に、開口部３５Ｂが形成されたマスク膜３５と開口部２１Ａが形成されたサポート膜２１とをマスクとして、開口部３５Ｂの底部に露出している非晶質炭素膜３４をドライエッチングする。続けて、条件を変更したドライエッチングによって、シリンダホール３６の底面に残留しているカバー膜１９を除去して、コンタクトパッド１８の少なくとも一部を露出させる。こうして、図２０（ａ）〜（ｄ）に示す状態が得られる。
【０１２５】
以降、第２の実施の形態と同様の工程を実施する。
【０１２６】
即ち、図２１（ａ）〜（ｄ）に示すように、犠牲膜３７を形成し、シリンダホール３６をシリンダホール３６Ａに変える。なお、犠牲膜３７を形成することにより、下部電極２２の電気抵抗の増大が抑制されるが、下部電極２２の電気抵抗の増大が許容されるのであれば、（第１の実施の形態と同様に）犠牲膜３７を形成する必要はない。
【０１２７】
次に、図２２（ａ）〜（ｄ）に示すように、下部電極２２を形成し、その後、マスク膜３５を除去する。
【０１２８】
次に、図２３（ａ）〜（ｄ）に示すように、非晶質炭素膜３４を全てに除去する。このとき、犠牲膜３７の一部も除去される。
【０１２９】
次に、図２３（ａ）〜（ｄ）に示すように、容量絶縁膜２３及び上部電極２４を順次形成し、周辺回路領域１０２の不要な膜（上部電極２４、容量絶縁膜２３及びサポート膜２１）を除去する。
【０１３０】
さらに、第５の層間絶縁膜２６、第４のコンタクトプラグ２７、第６のコンタクトプラグ３３、第２の配線２８、及び表面保護膜を形成する。
【０１３１】
以上のようにして、半導体装置（ＤＲＡＭ）３００が完成する。
【０１３２】
以上説明したように、本実施の形態に係る半導体装置３００の製造法では、第４の層間絶縁膜２０及びそれに隣接する非晶質炭素膜３４の上にサポート膜２１を積層する。そして、サポート膜２１と非晶質炭素膜３４の積層膜を貫通するようにシリンダホール３６を形成し、さらにシリンダホール３６内を被覆するように、犠牲膜３７と下部電極２２を形成する。このような製造方法によって形成した下部電極２２は、その一部が犠牲膜３７Ａを介してサポート膜２１に接続されて、そのサポート膜２１はさらに第４の層間絶縁膜２０に接続された状態となる。従って、この状態で非晶質炭素膜３４を除去しても、下部電極２２は第４の層間絶縁膜２０と接続されたサポート膜２１で支えられるので、その倒壊が防止される。
【０１３３】
また犠牲膜３７を形成したことにより、非晶質炭素膜３４と下部電極２２との接触を回避できるので、下部電極２２の表面で炭化物（カーバイド）が生成されるのを防止して、下部電極２２の電気抵抗増大を防ぐことができる。さらに犠牲膜３７は、非晶質炭素膜３４をアッシングで除去する際に、下部電極２２の表面で酸化物が生成されるのを防止し、下部電極２２の電気抵抗増大を防ぐことができる。
【０１３４】
さらにまた、開口部３５Ｂは溝形状であるため、半導体装置３００の微細化が進んでも、ホール形状の開口部３５Ａより安定して形成することができるので、製品歩留を向上させることができる。
【０１３５】
なお、本実施例では、メモリセル領域１０１に形成するトランジスタをプレーナ型ＭＯＳトランジスタで構成しているが、これに限るものではなく、シリコン基板表面にトレンチを形成し、そのトレンチ内部にゲート絶縁膜を介してゲート電極を埋め込む、いわゆる埋め込みゲート型のＭＯＳトランジスタで構成することもできる。この場合、ゲート電極はシリコン基板内部に埋め込まれるのでシリコン基板表面より上方に突き出ることがないので、シリコン基板表面にビットラインが配置される構成となる。
【０１３６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３７】
上述した各膜の材料、寸法、成膜条件、あるいはエッチング条件等は、単なる例示に過ぎず、他の材料や、異なる寸法或いは条件を採用することができる。
【符号の説明】
【０１３８】
１００，２００，３００ 半導体装置（ＤＲＡＭ）
１０１ メモリセル領域
１０２ 周辺回路領域
１ 半導体基板（シリコン基板）
２ ＳＴＩ
３ 活性領域
４ ゲート絶縁膜
５ ゲート電極
６ 絶縁膜
７ サイドウォール絶縁膜
８，８ａ，８ｂ 拡散層
９ 第１の層間絶縁膜
１０，１０ａ，１０ｂ 第１のコンタクトプラグ
１１ 第２の層間絶縁膜
１２ 第２のコンタクトプラグ
１３ 第１の配線
１４ 絶縁膜
１５ サイドウォール絶縁膜
１６ 第３の層間絶縁膜
１７ 第３のコンタクトプラグ
１８ コンタクトパッド
１９ カバー膜
２０ 第４の層間絶縁膜
２１ サポート膜
２１Ａ 開口部
２２ 下部電極
２２Ａ ガードリング
２２ａ 外壁
２３ 容量絶縁膜
２４ 上部電極
２５ キャパシタ
２６ 第５の層間絶縁膜
２７ 第４のコンタクトプラグ
２８ 第２の配線
２９ 第５のコンタクトプラグ
３０ 第３の配線
３１ 絶縁膜
３２ サイドウォール絶縁膜
３３ 第６のコンタクトプラグ
３４ 非晶質炭素膜
３５ マスク膜
３５Ａ，３５Ｂ 開口部
３６，３６Ａ シリンダホール
３７，３７Ａ，３７Ｂ 犠牲膜
３８ 溝
３９ 保護膜
【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域を有する半導体基板上の全面に第１の非晶質炭素膜を形成する工程と、
前記周辺回路領域に形成された前記第１の非晶質炭素膜を除去し、前記メモリセル領域に形成された前記第１の非晶質炭素膜を残して第２の非晶質炭素膜とする工程と、
前記第２の非晶質炭素膜を覆うように、前記半導体基板全面に第１のシリコン酸化膜を形成する工程と、
前記第２の非晶質炭素膜上に形成された前記第１のシリコン酸化膜を除去し、前記周辺回路領域に形成された前記第１のシリコン酸化膜を残して第２のシリコン酸化膜とする工程と、
前記第２の非晶質炭素膜上面および前記第２のシリコン酸化膜上面を覆うように第１の絶縁膜を形成する工程と、
前記メモリセル領域において前記第１の絶縁膜に第１の開口を形成する工程と、
前記第１の開口を埋め込むように全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、平面視において所定の位置で前記第１の開口と重なる部分を持つ第２の開口を形成する工程と、
前記第２の開口および前記第１の開口が重なる位置に上面の一部が露出する前記第２の非晶質炭素膜をドライエッチングしてホールを形成する工程と、
前記ホールの内面に下部電極を形成する工程と、
前記第２の絶縁膜を除去し、前記第１の開口内の前記下部電極が形成された領域以外の領域に前記第２の非晶質炭素膜の上面の一部を露出させる工程と、
前記上面の一部が露出した前記第２の非晶質炭素膜を全て除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記メモリセル領域と前記周辺回路領域とは互いに隣接しており、前記第２の非晶質炭素膜と前記第２のシリコン酸化膜とは互いに接続されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の開口は、第１の方向に沿って並ぶ複数の下部電極に対応する溝パターンとして形成され、前記第２の開口は、前記複数の下部電極にそれぞれ対応する複数の円形又は多角形のホールパターンとして形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の開口は、第１の方向に沿って並ぶ複数の下部電極に対応する第１の溝パターンとして形成され、前記第２の開口は、前記第１の方向と交差する第２の方向に沿って並ぶ複数の下部電極に対応する第２の溝パターンとして形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記下部電極を形成する工程の前に、前記ホールの側壁を覆う第３の絶縁膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記周辺回路領域に形成された前記第１の非晶質炭素膜の除去は、前記メモリセル領域を取り囲む溝が形成されるように行われ、
前記第１のシリコン酸化膜の形成は、前記溝を埋め込むように行われる、
ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
半導体基板上の第１の領域に非晶質炭素膜を形成し、
前記半導体基板上の前記第１の領域に隣接する第２の領域に、前記非晶質炭素膜に接続される層間絶縁膜を形成し、
前記非晶質炭素膜の上面と前記層間絶縁膜の上面とを一平面にし、
前記層間絶縁膜及び前記非晶炭素膜の上面を覆うようにサポート膜を形成し、
前記サポート膜に第１の開口を形成して、前記非晶質炭素膜の上面の一部を露出させ、
前記第１の開口を通して、前記非晶質炭素膜を貫通するホールを形成し、
前記ホール内に前記サポート膜に接続される第１の電極を形成し、
その後、前記非晶質炭素膜を全て除去する、
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の開口の断面積を前記ホールの断面積よりも広く設定し、前記第１の電極が形成された状態で、前記第１の開口内に前記非晶質炭素膜の一部を露出させ、前記非晶質炭素膜の除去を前記第１の開口を通して行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の開口を形成した後、前記第１の開口を埋め込むように前記サポート膜上にマスク膜を形成し、
前記マスク膜に、単独で又は第１の開口とともに、前記ホールに対応する第２の開口を形成し、
前記第１の開口と前記第２の開口を通して前記ホールを形成する、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１】
メモリセル領域および周辺回路領域を有する半導体基板上の全面に第１の非晶質炭素膜を形成する工程と、
前記周辺回路領域に形成された前記第１の非晶質炭素膜を除去し、前記メモリセル領域に形成された前記第１の非晶質炭素膜を残して第２の非晶質炭素膜とする工程と、
前記第２の非晶質炭素膜を覆うように、前記半導体基板全面に第１のシリコン酸化膜を形成する工程と、
前記第２の非晶質炭素膜上に形成された前記第１のシリコン酸化膜を除去し、前記周辺回路領域に形成された前記第１のシリコン酸化膜を残して第２のシリコン酸化膜とする工程と、
前記第２の非晶質炭素膜上面および前記第２のシリコン酸化膜上面を覆うように第１の絶縁膜を形成する工程と、
前記メモリセル領域において前記第１の絶縁膜に第１の開口を形成する工程と、
前記第１の開口を埋め込むように全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、平面視において所定の位置で前記第１の開口と重なる部分を持つ第２の開口を形成する工程と、
前記第２の開口および前記第１の開口が重なる位置に上面の一部が露出する前記第２の非晶質炭素膜をドライエッチングしてホールを形成する工程と、
前記ホールの内面に下部電極を形成する工程と、
前記第２の絶縁膜を除去し、前記第１の開口内の前記下部電極が形成された領域以外の領域に前記第２の非晶質炭素膜の上面の一部を露出させる工程と、
前記上面の一部が露出した前記第２の非晶質炭素膜を全て除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記メモリセル領域と前記周辺回路領域とは互いに隣接しており、前記第２の非晶質炭素膜と前記第２のシリコン酸化膜とは互いに接続されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の開口は、第１の方向に沿って並ぶ複数の下部電極に対応する溝パターンとして形成され、前記第２の開口は、前記複数の下部電極にそれぞれ対応する複数の円形又は多角形のホールパターンとして形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の開口は、第１の方向に沿って並ぶ複数の下部電極に対応する第１の溝パターンとして形成され、前記第２の開口は、前記第１の方向と交差する第２の方向に沿って並ぶ複数の下部電極に対応する第２の溝パターンとして形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記下部電極を形成する工程の前に、前記ホールの側壁を覆う第３の絶縁膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記周辺回路領域に形成された前記第１の非晶質炭素膜の除去は、前記メモリセル領域を取り囲む溝が形成されるように行われ、
前記第１のシリコン酸化膜の形成は、前記溝を埋め込むように行われる、
ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
半導体基板上の第１の領域に非晶質炭素膜を形成し、
前記半導体基板上の前記第１の領域に隣接する第２の領域に、前記非晶質炭素膜に接続される層間絶縁膜を形成し、
前記非晶質炭素膜の上面と前記層間絶縁膜の上面とを一平面にし、
前記層間絶縁膜及び前記非晶炭素膜の上面を覆うようにサポート膜を形成し、
前記サポート膜に第１の開口を形成して、前記非晶質炭素膜の上面の一部を露出させ、
前記第１の開口を通して、前記非晶質炭素膜を貫通するホールを形成し、
前記ホール内に前記サポート膜に接続される第１の電極を形成し、
その後、前記非晶質炭素膜を全て除去する、
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の開口の断面積を前記ホールの断面積よりも広く設定し、前記第１の電極が形成された状態で、前記第１の開口内に前記非晶質炭素膜の一部を露出させ、前記非晶質炭素膜の除去を前記第１の開口を通して行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の開口を形成した後、前記第１の開口を埋め込むように前記サポート膜上にマスク膜を形成し、
前記マスク膜に、単独で又は第１の開口とともに、前記ホールに対応する第２の開口を形成し、
前記第１の開口と前記第２の開口を通して前記ホールを形成する、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１３−８７３２（Ｐ２０１３−８７３２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３８６４８（Ｐ２０１１−１３８６４８）
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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