半導体装置
【課題】半導体装置を小型化することを課題の一とする。また、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【解決手段】入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図った半導体装置を提供する。
【解決手段】入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図った半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を利用した半導体装置に関する。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
また、揮発性記憶装置の別の例としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持する。
【０００５】
さらに、不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行う。
【０００６】
半導体素子を利用したこれらの記憶装置は、複数のメモリセルを含むメモリセルアレイと、該メモリセルアレイの周辺に配置される駆動回路と、を主な構成要素とし、駆動回路の面積によって半導体装置の大きさが制限される。すなわち、メモリセルの面積だけを縮小させても、駆動回路の面積を縮小させることができなければ、半導体装置全体の小型化を達成することはできない。よって、駆動回路の面積を縮小させることは、半導体装置の小型化を図るに当たって重要である。
【０００７】
例えば、特許文献１では、隣接する配線領域に形成されたメモリセルアレイ部と周辺回路部とを接続する配線において、その各々の配線領域のレイアウトを同一とする半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３２４２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述の問題に鑑み、開示する発明の一態様では、半導体装置を小型化することを課題の一とする。
【００１０】
また、開示する発明の一態様は、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、入力端子と出力端子の位置が固定された複数の基本セル（以下、セルと標記する）を第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図るものである。より具体的には、例えば、以下の構成とすることができる。
【００１２】
本発明の一態様は、第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、ｎ本の入力信号線及びｎ本の出力信号線は、第１の方向に延在し、セルの一上に設けられる入力信号線及び出力信号線の合計の本数が（ｎ−１）本である、半導体装置である。
【００１３】
また、本発明の一態様は、第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、ｎ本の入力信号線及びｎ本の出力信号線は、第１の方向に延在し、少なくとも（ｎ−１）本の入力信号線と、少なくとも（ｎ−１）本の出力信号線と、は、屈曲した領域を有し、セルの一上に設けられる入力信号線及び出力信号線の合計の本数が（ｎ−１）本である、半導体装置である。
【００１４】
また、上記の半導体装置において、セルの一において、入力端子と出力端子とを結ぶ直線と、セル上に設けられる入力信号線または出力信号線との交点の合計数が（ｎ−１）個であってもよい。
【００１５】
また、上記の半導体装置において、メモリセルアレイを有し、メモリセルアレイの有する入力端子と、ｎ本の出力信号線と、が電気的に接続してもよい。
【００１６】
また、上記の半導体装置において、第１の方向は、メモリセルアレイの行方向であってもよい。
【００１７】
また、上記の半導体装置において、第１の方向は、メモリセルアレイの列方向であってもよい。
【００１８】
なお、本明細書等において、「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」
の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１９】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２３】
本発明の一態様を用いることによって、小型化された半導体装置を提供することができる。
【００２４】
また、本発明の一態様を用いることによって、記憶素子を有し、該記憶素子を駆動する回路の面積が縮小された半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の概略図。
【図２】半導体装置の概略図。
【図３】半導体装置の一例を示す断面図、平面図、及び回路図。
【図４】電子機器の例。
【発明を実施するための形態】
【００２６】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではなく、特に限定されない限り配置及び段階の順序を限定するものではない。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図面を参照して説明する。
【００３０】
図１は、本発明の一態様の半導体装置の構成を示す。本実施の形態に示す半導体装置２５０は、複数のメモリセルを有するメモリセルアレイ２００と、当該メモリセルアレイ２００を駆動するための第１の駆動回路部１１１１、第２の駆動回路部１１１２、第３の駆動回路部１１１３及び第４の駆動回路部１１１４を有する。なお、駆動回路部の数は、図１の構成に限られるものではない。
【００３１】
メモリセルアレイ２００には、不揮発性メモリまたは揮発性メモリの双方を適用することが可能である。例えば、メモリセルアレイ２００を、フローティングゲートを備えたトランジスタで構成することで、不揮発性メモリとすることができる。なお、不揮発性メモリとしては、ＮＯＲ型またはＮＡＮＤ型のいずれも適用することが可能である。
【００３２】
また、メモリセルアレイ２００をＤＲＡＭ、ＳＲＡＭまたは強誘電体メモリの回路構成としてもよい。
【００３３】
なお、メモリセルアレイ２００は、シリコン半導体を使ったトランジスタで構成する他に、シリコン半導体よりも禁制帯幅の広い半導体を使ったトランジスタを用いて構成することができる。禁制帯幅の広い半導体を用いることでトランジスタのオフ電流を下げることができ、新しい構成のメモリを実現することができる。シリコン半導体よりも禁制帯幅の広い半導体としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などが知られているが、これらの半導体を使ったデバイスはプロセス温度がシリコン半導体に比べて高いので生産性に難がある。これに対して、酸化物半導体（好適には金属酸化物の半導体）としては、禁制帯幅が２．５ｅＶ以上、好ましくは３ｅＶ以上の半導体をスパッタリング法や印刷法などの方法で容易に作製することができ、しかもプロセス温度が低いという利点がある。
【００３４】
また、図１に示す第１の駆動回路部１１１１乃至第４の駆動回路部１１１４の少なくとも一は、図２に示す駆動回路１００を有している。本実施の形態において、駆動回路１００は、第１の方向（図２中の矢印の方向）に配列されたｎ個（ｎは２以上の整数）のセル１０２と、セル１０２に設けられた入力端子（ＩＮ）のそれぞれと電気的に接続するｎ本の入力信号線（Ｉ）と、セル１０２に設けられた出力端子（ＯＵＴ）のそれぞれと電気的に接続するｎ本の出力信号線（Ｏ）と、を、少なくとも含む。
【００３５】
セル１０２は、論理合成時及び配置配線時において用いられる電気回路素子であり、あらかじめ決められた基本的な電気回路の機能を有する。具体的には、例えば、入力信号に対して、否定（ＮＯＴ）、論理和（ＯＲ）、論理積（ＡＮＤ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮＤ）、排他的論理和（ＸＯＲ）、または排他的否定論理和（ＸＮＯＲ）のような演算を行い、入力信号が確定すると出力信号が確定する機能を有するセル等を適用することができる。また、フリップフロップ（ＦＦ）、ラッチ（ＬＡＴ）のように、入力信号の履歴に応じた出力を得る機能を有するセルを用いてもよい。または、レベルシフタやマルチプレクサを用いることも可能である。
【００３６】
図２に示すｎ個のセル１０２において、入力端子（ＩＮ）及び出力端子（ＯＵＴ）の位置は固定されている。なお、第１の方向は、図１のメモリセルアレイ２００における列方向または行方向とするのが好ましい。
【００３７】
なお、図２では、セル１０２の入力端子（ＩＮ）と接続する入力信号線（Ｉ）を実線で示し、セル１０２の出力端子（ＯＵＴ）と接続する出力信号線（Ｏ）を一点鎖線で示している。また、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿２、＿ｎ等を付すことで区別している。
【００３８】
入力信号線（Ｉ）及び出力信号線（Ｏ）は、セル１０２が配列された第１の方向と同じ方向に延在し、且つ、絶縁層を介してセル１０２（これを構成するトランジスタ等の半導体素子を含む）と重畳して設けられている。入力信号線及び出力信号線をセル１０２上に積層して設けることで、駆動回路の面積を縮小することができるため、半導体装置を小型化することが可能となる。
【００３９】
ｎ本の入力信号線（Ｉ）のうち、１本目の入力信号線（Ｉ＿１）は、１番目のセル１０２＿１の入力端子と接続され、２本目の入力信号線（Ｉ＿２）は、２番目のセル１０２＿２の入力端子と接続されている。以下、同様に、（ｎ−１）本目の入力信号線（Ｉ＿（ｎ−１））は、（ｎ−１）番目のセル１０２＿（ｎ−１）の入力端子と接続され、ｎ本目の入力信号線（Ｉ＿ｎ）は、ｎ番目のセル１０２＿ｎの入力端子と接続されている。
【００４０】
また、出力信号線（Ｏ）も同様に、ｎ本の出力信号線のうち、１本目の出力信号線（Ｏ＿１）は、１番目のセル１０２＿１の出力端子と接続され、２本目の出力信号線（Ｏ＿２）は、２番目のセル１０２＿２の出力端子と接続されている。また、（ｎ−１）本目の出力信号線（Ｏ＿（ｎ−１））は、（ｎ−１）番目のセル１０２＿（ｎ−１）の出力端子と接続され、ｎ本目の出力信号線（Ｏ＿ｎ）は、ｎ番目のセル１０２＿ｎの出力端子と接続されている。
【００４１】
また、セル１０２の各々において、入力端子と、出力端子と、は、セル１０２に含まれるトランジスタ等の半導体素子と同じ配線層を用いて接続されている。例えば、セル１０２に含まれるトランジスタのゲート配線と、セル１０２の入力端子及び出力端子を接続する配線と、は、同じ工程で作製することができる。または、セル１０２に含まれるトランジスタのソース配線（またはドレイン配線）と、セル１０２の入力端子及び出力端子を接続する配線と、を同じ工程で作製してもよい。
【００４２】
セル１０２＿１上には、セル１０２＿２乃至セル１０２＿ｎにそれぞれ接続する（ｎ−１）本の入力信号線が配置される。また、セル１０２＿ｎ上には、セル１０２＿１乃至セル１０２＿（ｎ−１）にそれぞれ接続する（ｎ−１）本の出力信号線が配置される。また、セル１０２＿ｋ（ｋは２以上（ｎ−１）以下の整数）上には、セル１０２＿（ｋ＋１）乃至セル１０２＿ｎにそれぞれ接続する入力信号線（Ｉ）と、セル１０２＿１乃至セル１０２＿（ｋ−１）にそれぞれ接続する出力信号線（Ｏ）と、が配置される。したがって、セル１０２＿ｋ上には、｛ｎ−（ｋ＋１）＋１｝＋（ｋ−１）より、合計（ｎ−１）本の入力信号線（Ｉ）及び出力信号線（Ｏ）が配置されることとなる。
【００４３】
セル１０２における入力端子と出力端子の位置は固定されているため、１本目の入力信号線を除く（ｎ−１）本の入力信号線と、ｎ本目の出力信号線を除く（ｎ−１）本の出力信号線と、は、屈曲した領域を有している。（ｎ−１）本の入力信号線または（ｎ−１）本の出力信号線がそれぞれ屈曲した領域を有することで、各信号線を交差させることなく、セル１０２上に配置させることが可能となる。なお、１本の入力信号線または出力信号線において屈曲した領域は必ずしも１箇所でなくともよい。また、図２において、入力信号線または出力信号線は、第１の方向と垂直な方向に屈曲しているが、本発明の実施の形態はこれに限られるものではない。ただし、（ｎ−１）本の入力信号線または（ｎ−１）本の出力信号線のそれぞれが屈曲する方向は、同じ方向であるのが望ましい。また、１本目の入力信号線またはｎ本目の出力信号線においても屈曲した領域を設けることも可能である。
【００４４】
また、セル１０２の入力端子と出力端子とを結ぶ直線（当該直線と紙面垂直方向に重なる直線を含む）と、セル１０２上に設けられる入力信号線または出力信号線との交点の合計数は（ｎ−１）個である。各々のセル１０２上に配置される（ｎ−１）本の入力信号線及び出力信号線は、入力端子と出力端子の間の領域に配置されていると言い換えることもできる。前述したように、セル１０２における入力端子と出力端子の位置は固定されており、入出力信号線の配線レイアウトの自由度を向上させるためには、当該間の領域が広いことが好ましい。例えば、セルの対角線上に入力端子及び出力端子を設けるのが好ましい。
【００４５】
以上示したように、入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路を小型化することができる。また、当該駆動回路を有する半導体装置を小型化することが可能となる。
【００４６】
なお、開示する発明の半導体装置に関する回路配置などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【００４７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００４８】
（実施の形態２）
本実施の形態では、上記実施の形態１で示した半導体装置に適用可能なメモリセルの一例について、図面を参照して説明する。
【００４９】
図３は、半導体装置の構成の一例である。図３（Ａ）には、半導体装置の断面を、図３（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図３（Ａ）は、図３（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。また、図３（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図３（Ａ）および図３（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００５０】
なお、トランジスタ１６２おいて、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００５１】
また、酸化物半導体層１４４は、アルカリ金属及びアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層１４４のナトリウム濃度は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下であり、リチウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であり、カリウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度、及びカリウム濃度は、それぞれ二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
【００５２】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３）しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体膜中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を低減することが望ましい。
【００５３】
また、酸化物半導体はフェルミ準位（Ｅｆ）と真性フェルミ準位（Ｅｉ）とが等しい（Ｅｆ＝Ｅｉ）、又はフェルミ準位（Ｅｆ）より真性フェルミ準位（Ｅｉ）が大きい（Ｅｆ＜Ｅｉ）、所謂ｐ−−型であることが好ましい。例えば、酸化物半導体に、ドーパントとして錫を添加することによってｐ−−型の酸化物半導体とすることができる。なお、酸化物半導体がｉ型（真性）または実質的にｉ型であると、不純物の添加によるフェルミ準位（Ｅｆ）の制御がより容易となるため、好ましい。さらにゲート電極として仕事関数（φＭ）が大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となり、さらにトランジスタに逆バイアスを加えると効果的である。よって、８５℃においてはオフ電流値が１ｙＡ以下、室温においてはオフ電流値が０．１ｙＡ以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性（メモリリテンション）が向上された半導体装置とすることができる。
【００５４】
図３におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板３００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
【００５５】
半導体材料を含む基板３００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００５６】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板３００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図３に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【００５７】
トランジスタ１６０は公知の技術を用いて作製することができる。酸化物半導体以外の半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることで、トランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。また、トランジスタ１６０の作製工程と同じ工程で、駆動回路のセルに設けられるトランジスタを作製することが可能である。
【００５８】
トランジスタ１６０を形成した後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【００５９】
次に、絶縁層１２８上に酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する。酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００６０】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【００６１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６２】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
【００６３】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【００６４】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００６５】
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【００６６】
次に、露出したゲート電極１１０、絶縁層１２８、酸化物半導体層１４４などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
【００６７】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００６８】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００６９】
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線を用いるのが望ましい。
【００７０】
次に、ソース電極１４２ａ及びドレイン電極１４２ｂを覆い、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する。
【００７１】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極１４２ａと重畳する領域に電極１４８ｂを形成する。
【００７２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む膜として、酸化物半導体層１４４と接する状態で加熱することで、上述の脱水化（または脱水素化）処理によって同時に減少してしまう可能性のある、酸化物半導体を構成する主成分材料の一つである酸素を酸化物半導体層１４４へ供給し、該酸化物半導体層１４４の酸素欠損を補償して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００７３】
なお、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
【００７４】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【００７５】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。
【００７６】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５１および絶縁層１５２を形成する。絶縁層１５１および絶縁層１５２は、スパッタ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【００７７】
次に、ゲート絶縁層１４６、絶縁層１５１、及び絶縁層１５２に、ドレイン電極１４２ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【００７８】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する。
【００７９】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【００８０】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極などと同様である。
【００８１】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する。容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。
【００８２】
図３（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図３（Ｃ）において、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００８３】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００８４】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【００８５】
トランジスタ１６２のオフ電流は極めて小さいため、ノードＦＧに蓄積された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００８６】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ１６０は異なる状態をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ１６０のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【００８７】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【００８８】
本実施の形態で示すトランジスタ１６２は、高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【００８９】
また、本実施の形態において示す半導体装置では、トランジスタ１６０とトランジスタ１６２を重畳させることで、集積度が十分に高められた半導体装置が実現される。また、実施の形態１で示した駆動回路の構成と組み合わせることにより、半導体装置をさらに小型化することが可能となる。
【００９０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９１】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【００９２】
図４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【００９３】
図４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【００９４】
図４（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【００９５】
図４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【００９６】
図４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【００９７】
図４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【００９８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【００９９】
１００ 駆動回路
１０２ セル
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２００ メモリセルアレイ
２５０ 半導体装置
３００ 基板
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１１１ 第１の駆動回路部
１１１２ 第２の駆動回路部
１１１３ 第３の駆動回路部
１１１４ 第４の駆動回路部
【技術分野】
【０００１】
本発明は、半導体素子を利用した半導体装置に関する。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
また、揮発性記憶装置の別の例としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持する。
【０００５】
さらに、不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行う。
【０００６】
半導体素子を利用したこれらの記憶装置は、複数のメモリセルを含むメモリセルアレイと、該メモリセルアレイの周辺に配置される駆動回路と、を主な構成要素とし、駆動回路の面積によって半導体装置の大きさが制限される。すなわち、メモリセルの面積だけを縮小させても、駆動回路の面積を縮小させることができなければ、半導体装置全体の小型化を達成することはできない。よって、駆動回路の面積を縮小させることは、半導体装置の小型化を図るに当たって重要である。
【０００７】
例えば、特許文献１では、隣接する配線領域に形成されたメモリセルアレイ部と周辺回路部とを接続する配線において、その各々の配線領域のレイアウトを同一とする半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３２４２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述の問題に鑑み、開示する発明の一態様では、半導体装置を小型化することを課題の一とする。
【００１０】
また、開示する発明の一態様は、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、入力端子と出力端子の位置が固定された複数の基本セル（以下、セルと標記する）を第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図るものである。より具体的には、例えば、以下の構成とすることができる。
【００１２】
本発明の一態様は、第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、ｎ本の入力信号線及びｎ本の出力信号線は、第１の方向に延在し、セルの一上に設けられる入力信号線及び出力信号線の合計の本数が（ｎ−１）本である、半導体装置である。
【００１３】
また、本発明の一態様は、第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、ｎ本の入力信号線及びｎ本の出力信号線は、第１の方向に延在し、少なくとも（ｎ−１）本の入力信号線と、少なくとも（ｎ−１）本の出力信号線と、は、屈曲した領域を有し、セルの一上に設けられる入力信号線及び出力信号線の合計の本数が（ｎ−１）本である、半導体装置である。
【００１４】
また、上記の半導体装置において、セルの一において、入力端子と出力端子とを結ぶ直線と、セル上に設けられる入力信号線または出力信号線との交点の合計数が（ｎ−１）個であってもよい。
【００１５】
また、上記の半導体装置において、メモリセルアレイを有し、メモリセルアレイの有する入力端子と、ｎ本の出力信号線と、が電気的に接続してもよい。
【００１６】
また、上記の半導体装置において、第１の方向は、メモリセルアレイの行方向であってもよい。
【００１７】
また、上記の半導体装置において、第１の方向は、メモリセルアレイの列方向であってもよい。
【００１８】
なお、本明細書等において、「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」
の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１９】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２３】
本発明の一態様を用いることによって、小型化された半導体装置を提供することができる。
【００２４】
また、本発明の一態様を用いることによって、記憶素子を有し、該記憶素子を駆動する回路の面積が縮小された半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の概略図。
【図２】半導体装置の概略図。
【図３】半導体装置の一例を示す断面図、平面図、及び回路図。
【図４】電子機器の例。
【発明を実施するための形態】
【００２６】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではなく、特に限定されない限り配置及び段階の順序を限定するものではない。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図面を参照して説明する。
【００３０】
図１は、本発明の一態様の半導体装置の構成を示す。本実施の形態に示す半導体装置２５０は、複数のメモリセルを有するメモリセルアレイ２００と、当該メモリセルアレイ２００を駆動するための第１の駆動回路部１１１１、第２の駆動回路部１１１２、第３の駆動回路部１１１３及び第４の駆動回路部１１１４を有する。なお、駆動回路部の数は、図１の構成に限られるものではない。
【００３１】
メモリセルアレイ２００には、不揮発性メモリまたは揮発性メモリの双方を適用することが可能である。例えば、メモリセルアレイ２００を、フローティングゲートを備えたトランジスタで構成することで、不揮発性メモリとすることができる。なお、不揮発性メモリとしては、ＮＯＲ型またはＮＡＮＤ型のいずれも適用することが可能である。
【００３２】
また、メモリセルアレイ２００をＤＲＡＭ、ＳＲＡＭまたは強誘電体メモリの回路構成としてもよい。
【００３３】
なお、メモリセルアレイ２００は、シリコン半導体を使ったトランジスタで構成する他に、シリコン半導体よりも禁制帯幅の広い半導体を使ったトランジスタを用いて構成することができる。禁制帯幅の広い半導体を用いることでトランジスタのオフ電流を下げることができ、新しい構成のメモリを実現することができる。シリコン半導体よりも禁制帯幅の広い半導体としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などが知られているが、これらの半導体を使ったデバイスはプロセス温度がシリコン半導体に比べて高いので生産性に難がある。これに対して、酸化物半導体（好適には金属酸化物の半導体）としては、禁制帯幅が２．５ｅＶ以上、好ましくは３ｅＶ以上の半導体をスパッタリング法や印刷法などの方法で容易に作製することができ、しかもプロセス温度が低いという利点がある。
【００３４】
また、図１に示す第１の駆動回路部１１１１乃至第４の駆動回路部１１１４の少なくとも一は、図２に示す駆動回路１００を有している。本実施の形態において、駆動回路１００は、第１の方向（図２中の矢印の方向）に配列されたｎ個（ｎは２以上の整数）のセル１０２と、セル１０２に設けられた入力端子（ＩＮ）のそれぞれと電気的に接続するｎ本の入力信号線（Ｉ）と、セル１０２に設けられた出力端子（ＯＵＴ）のそれぞれと電気的に接続するｎ本の出力信号線（Ｏ）と、を、少なくとも含む。
【００３５】
セル１０２は、論理合成時及び配置配線時において用いられる電気回路素子であり、あらかじめ決められた基本的な電気回路の機能を有する。具体的には、例えば、入力信号に対して、否定（ＮＯＴ）、論理和（ＯＲ）、論理積（ＡＮＤ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮＤ）、排他的論理和（ＸＯＲ）、または排他的否定論理和（ＸＮＯＲ）のような演算を行い、入力信号が確定すると出力信号が確定する機能を有するセル等を適用することができる。また、フリップフロップ（ＦＦ）、ラッチ（ＬＡＴ）のように、入力信号の履歴に応じた出力を得る機能を有するセルを用いてもよい。または、レベルシフタやマルチプレクサを用いることも可能である。
【００３６】
図２に示すｎ個のセル１０２において、入力端子（ＩＮ）及び出力端子（ＯＵＴ）の位置は固定されている。なお、第１の方向は、図１のメモリセルアレイ２００における列方向または行方向とするのが好ましい。
【００３７】
なお、図２では、セル１０２の入力端子（ＩＮ）と接続する入力信号線（Ｉ）を実線で示し、セル１０２の出力端子（ＯＵＴ）と接続する出力信号線（Ｏ）を一点鎖線で示している。また、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿２、＿ｎ等を付すことで区別している。
【００３８】
入力信号線（Ｉ）及び出力信号線（Ｏ）は、セル１０２が配列された第１の方向と同じ方向に延在し、且つ、絶縁層を介してセル１０２（これを構成するトランジスタ等の半導体素子を含む）と重畳して設けられている。入力信号線及び出力信号線をセル１０２上に積層して設けることで、駆動回路の面積を縮小することができるため、半導体装置を小型化することが可能となる。
【００３９】
ｎ本の入力信号線（Ｉ）のうち、１本目の入力信号線（Ｉ＿１）は、１番目のセル１０２＿１の入力端子と接続され、２本目の入力信号線（Ｉ＿２）は、２番目のセル１０２＿２の入力端子と接続されている。以下、同様に、（ｎ−１）本目の入力信号線（Ｉ＿（ｎ−１））は、（ｎ−１）番目のセル１０２＿（ｎ−１）の入力端子と接続され、ｎ本目の入力信号線（Ｉ＿ｎ）は、ｎ番目のセル１０２＿ｎの入力端子と接続されている。
【００４０】
また、出力信号線（Ｏ）も同様に、ｎ本の出力信号線のうち、１本目の出力信号線（Ｏ＿１）は、１番目のセル１０２＿１の出力端子と接続され、２本目の出力信号線（Ｏ＿２）は、２番目のセル１０２＿２の出力端子と接続されている。また、（ｎ−１）本目の出力信号線（Ｏ＿（ｎ−１））は、（ｎ−１）番目のセル１０２＿（ｎ−１）の出力端子と接続され、ｎ本目の出力信号線（Ｏ＿ｎ）は、ｎ番目のセル１０２＿ｎの出力端子と接続されている。
【００４１】
また、セル１０２の各々において、入力端子と、出力端子と、は、セル１０２に含まれるトランジスタ等の半導体素子と同じ配線層を用いて接続されている。例えば、セル１０２に含まれるトランジスタのゲート配線と、セル１０２の入力端子及び出力端子を接続する配線と、は、同じ工程で作製することができる。または、セル１０２に含まれるトランジスタのソース配線（またはドレイン配線）と、セル１０２の入力端子及び出力端子を接続する配線と、を同じ工程で作製してもよい。
【００４２】
セル１０２＿１上には、セル１０２＿２乃至セル１０２＿ｎにそれぞれ接続する（ｎ−１）本の入力信号線が配置される。また、セル１０２＿ｎ上には、セル１０２＿１乃至セル１０２＿（ｎ−１）にそれぞれ接続する（ｎ−１）本の出力信号線が配置される。また、セル１０２＿ｋ（ｋは２以上（ｎ−１）以下の整数）上には、セル１０２＿（ｋ＋１）乃至セル１０２＿ｎにそれぞれ接続する入力信号線（Ｉ）と、セル１０２＿１乃至セル１０２＿（ｋ−１）にそれぞれ接続する出力信号線（Ｏ）と、が配置される。したがって、セル１０２＿ｋ上には、｛ｎ−（ｋ＋１）＋１｝＋（ｋ−１）より、合計（ｎ−１）本の入力信号線（Ｉ）及び出力信号線（Ｏ）が配置されることとなる。
【００４３】
セル１０２における入力端子と出力端子の位置は固定されているため、１本目の入力信号線を除く（ｎ−１）本の入力信号線と、ｎ本目の出力信号線を除く（ｎ−１）本の出力信号線と、は、屈曲した領域を有している。（ｎ−１）本の入力信号線または（ｎ−１）本の出力信号線がそれぞれ屈曲した領域を有することで、各信号線を交差させることなく、セル１０２上に配置させることが可能となる。なお、１本の入力信号線または出力信号線において屈曲した領域は必ずしも１箇所でなくともよい。また、図２において、入力信号線または出力信号線は、第１の方向と垂直な方向に屈曲しているが、本発明の実施の形態はこれに限られるものではない。ただし、（ｎ−１）本の入力信号線または（ｎ−１）本の出力信号線のそれぞれが屈曲する方向は、同じ方向であるのが望ましい。また、１本目の入力信号線またはｎ本目の出力信号線においても屈曲した領域を設けることも可能である。
【００４４】
また、セル１０２の入力端子と出力端子とを結ぶ直線（当該直線と紙面垂直方向に重なる直線を含む）と、セル１０２上に設けられる入力信号線または出力信号線との交点の合計数は（ｎ−１）個である。各々のセル１０２上に配置される（ｎ−１）本の入力信号線及び出力信号線は、入力端子と出力端子の間の領域に配置されていると言い換えることもできる。前述したように、セル１０２における入力端子と出力端子の位置は固定されており、入出力信号線の配線レイアウトの自由度を向上させるためには、当該間の領域が広いことが好ましい。例えば、セルの対角線上に入力端子及び出力端子を設けるのが好ましい。
【００４５】
以上示したように、入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路を小型化することができる。また、当該駆動回路を有する半導体装置を小型化することが可能となる。
【００４６】
なお、開示する発明の半導体装置に関する回路配置などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【００４７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００４８】
（実施の形態２）
本実施の形態では、上記実施の形態１で示した半導体装置に適用可能なメモリセルの一例について、図面を参照して説明する。
【００４９】
図３は、半導体装置の構成の一例である。図３（Ａ）には、半導体装置の断面を、図３（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図３（Ａ）は、図３（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。また、図３（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図３（Ａ）および図３（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００５０】
なお、トランジスタ１６２おいて、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００５１】
また、酸化物半導体層１４４は、アルカリ金属及びアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層１４４のナトリウム濃度は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下であり、リチウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であり、カリウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度、及びカリウム濃度は、それぞれ二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
【００５２】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３）しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体膜中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を低減することが望ましい。
【００５３】
また、酸化物半導体はフェルミ準位（Ｅｆ）と真性フェルミ準位（Ｅｉ）とが等しい（Ｅｆ＝Ｅｉ）、又はフェルミ準位（Ｅｆ）より真性フェルミ準位（Ｅｉ）が大きい（Ｅｆ＜Ｅｉ）、所謂ｐ−−型であることが好ましい。例えば、酸化物半導体に、ドーパントとして錫を添加することによってｐ−−型の酸化物半導体とすることができる。なお、酸化物半導体がｉ型（真性）または実質的にｉ型であると、不純物の添加によるフェルミ準位（Ｅｆ）の制御がより容易となるため、好ましい。さらにゲート電極として仕事関数（φＭ）が大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となり、さらにトランジスタに逆バイアスを加えると効果的である。よって、８５℃においてはオフ電流値が１ｙＡ以下、室温においてはオフ電流値が０．１ｙＡ以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性（メモリリテンション）が向上された半導体装置とすることができる。
【００５４】
図３におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板３００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
【００５５】
半導体材料を含む基板３００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００５６】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板３００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図３に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【００５７】
トランジスタ１６０は公知の技術を用いて作製することができる。酸化物半導体以外の半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることで、トランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。また、トランジスタ１６０の作製工程と同じ工程で、駆動回路のセルに設けられるトランジスタを作製することが可能である。
【００５８】
トランジスタ１６０を形成した後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【００５９】
次に、絶縁層１２８上に酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する。酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００６０】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【００６１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６２】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
【００６３】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【００６４】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００６５】
第１の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【００６６】
次に、露出したゲート電極１１０、絶縁層１２８、酸化物半導体層１４４などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
【００６７】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００６８】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００６９】
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線を用いるのが望ましい。
【００７０】
次に、ソース電極１４２ａ及びドレイン電極１４２ｂを覆い、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する。
【００７１】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極１４２ａと重畳する領域に電極１４８ｂを形成する。
【００７２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む膜として、酸化物半導体層１４４と接する状態で加熱することで、上述の脱水化（または脱水素化）処理によって同時に減少してしまう可能性のある、酸化物半導体を構成する主成分材料の一つである酸素を酸化物半導体層１４４へ供給し、該酸化物半導体層１４４の酸素欠損を補償して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００７３】
なお、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
【００７４】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【００７５】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。
【００７６】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５１および絶縁層１５２を形成する。絶縁層１５１および絶縁層１５２は、スパッタ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【００７７】
次に、ゲート絶縁層１４６、絶縁層１５１、及び絶縁層１５２に、ドレイン電極１４２ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【００７８】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する。
【００７９】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【００８０】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極などと同様である。
【００８１】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する。容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。
【００８２】
図３（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図３（Ｃ）において、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００８３】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００８４】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【００８５】
トランジスタ１６２のオフ電流は極めて小さいため、ノードＦＧに蓄積された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００８６】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ１６０は異なる状態をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ１６０のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【００８７】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【００８８】
本実施の形態で示すトランジスタ１６２は、高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【００８９】
また、本実施の形態において示す半導体装置では、トランジスタ１６０とトランジスタ１６２を重畳させることで、集積度が十分に高められた半導体装置が実現される。また、実施の形態１で示した駆動回路の構成と組み合わせることにより、半導体装置をさらに小型化することが可能となる。
【００９０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９１】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【００９２】
図４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【００９３】
図４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【００９４】
図４（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【００９５】
図４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【００９６】
図４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【００９７】
図４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【００９８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【００９９】
１００ 駆動回路
１０２ セル
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２００ メモリセルアレイ
２５０ 半導体装置
３００ 基板
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１１１ 第１の駆動回路部
１１１２ 第２の駆動回路部
１１１３ 第３の駆動回路部
１１１４ 第４の駆動回路部
【特許請求の範囲】
【請求項１】
第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、
前記セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、
前記セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、
前記ｎ本の入力信号線及び前記ｎ本の出力信号線は、前記第１の方向に延在し、
前記セルの一上に設けられる前記入力信号線及び前記出力信号線の合計の本数が（ｎ−１）本である、半導体装置。
【請求項２】
第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、
前記セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、
前記セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、
前記ｎ本の入力信号線及び前記ｎ本の出力信号線は、前記第１の方向に延在し、
少なくとも（ｎ−１）本の前記入力信号線と、少なくとも（ｎ−１）本の前記出力信号線と、は、屈曲した領域を有し、
前記セルの一上に設けられる前記入力信号線及び前記出力信号線の合計の本数が（ｎ−１）本である、半導体装置。
【請求項３】
前記セルの一において、
前記入力端子と前記出力端子とを結ぶ直線と、前記セル上に設けられる前記入力信号線または前記出力信号線との交点の合計数が（ｎ−１）個である、請求項１または２に記載の半導体装置。
【請求項４】
メモリセルアレイを有し、
前記メモリセルアレイの有する入力端子と、前記ｎ本の出力信号線と、が電気的に接続する、請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１の方向は、前記メモリセルアレイの行方向である請求項４に記載の半導体装置。
【請求項６】
前記第１の方向は、前記メモリセルアレイの列方向である請求項４に記載の半導体装置。
【請求項１】
第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、
前記セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、
前記セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、
前記ｎ本の入力信号線及び前記ｎ本の出力信号線は、前記第１の方向に延在し、
前記セルの一上に設けられる前記入力信号線及び前記出力信号線の合計の本数が（ｎ−１）本である、半導体装置。
【請求項２】
第１の方向に配列されたｎ個（ｎは２以上の整数）のセルと、
前記セルに設けられた入力端子のそれぞれと電気的に接続するｎ本の入力信号線と、
前記セルに設けられた出力端子のそれぞれと電気的に接続するｎ本の出力信号線と、を含む駆動回路を有し、
前記ｎ本の入力信号線及び前記ｎ本の出力信号線は、前記第１の方向に延在し、
少なくとも（ｎ−１）本の前記入力信号線と、少なくとも（ｎ−１）本の前記出力信号線と、は、屈曲した領域を有し、
前記セルの一上に設けられる前記入力信号線及び前記出力信号線の合計の本数が（ｎ−１）本である、半導体装置。
【請求項３】
前記セルの一において、
前記入力端子と前記出力端子とを結ぶ直線と、前記セル上に設けられる前記入力信号線または前記出力信号線との交点の合計数が（ｎ−１）個である、請求項１または２に記載の半導体装置。
【請求項４】
メモリセルアレイを有し、
前記メモリセルアレイの有する入力端子と、前記ｎ本の出力信号線と、が電気的に接続する、請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１の方向は、前記メモリセルアレイの行方向である請求項４に記載の半導体装置。
【請求項６】
前記第１の方向は、前記メモリセルアレイの列方向である請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−８４８６２（Ｐ２０１２−８４８６２Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１１−１９７８０４（Ｐ２０１１−１９７８０４）
【出願日】平成２３年９月１２日（２０１１．９．１２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２３年９月１２日（２０１１．９．１２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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