半導体装置
【課題】半導体チップに構成されるメモリコアにおける電源系を容易に分離可能な配線構造を実現しスループットの向上が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体チップＣ１に複数のメモリコア（ＤＲＡＭコア）が構成される。各メモリコアは、第１電源によって動作しパラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、第１電源と分離された第２電源によって動作しデータバスを伝送されるパラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と含む。第１貫通電極群２３は、第１回路領域に第１電源を供給する複数の貫通電極をＹ方向に並べて配置され、第２貫通電極群２１は、第２回路領域に第２電源を供給する複数の貫通電極をＹ方向と交差するＸ方向に並べて配置される、それぞれの貫通電極群を経由して第１及び第２電源の配線群が互いに分離した配置で形成される。
【解決手段】本発明の半導体装置は、半導体チップＣ１に複数のメモリコア（ＤＲＡＭコア）が構成される。各メモリコアは、第１電源によって動作しパラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、第１電源と分離された第２電源によって動作しデータバスを伝送されるパラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と含む。第１貫通電極群２３は、第１回路領域に第１電源を供給する複数の貫通電極をＹ方向に並べて配置され、第２貫通電極群２１は、第２回路領域に第２電源を供給する複数の貫通電極をＹ方向と交差するＸ方向に並べて配置される、それぞれの貫通電極群を経由して第１及び第２電源の配線群が互いに分離した配置で形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに複数のメモリコアを構成した半導体装置と、当該半導体チップと制御用チップを積層したメモリシステムに関するものである。
【背景技術】
【０００２】
近年、複数のメモリコアを有するマルチコアメモリを構成し、貫通電極（ＴＳＶ：Through Silicon Via）を用いて３次元に積層した構造を有するメモリシステムが提案されている（例えば、非特許文献１参照）。このような構造をＤＲＡＭ（Dynamic Random Access Memory）に適用したマルチコアＤＲＡＭチップを想定すると、マルチコアＤＲＡＭチップを構成する各々のＤＲＡＭコアがＴＳＶを経由してデータを高速に通信することが要求される。高速なマルチコアＤＲＡＭを実現する場合、ＤＱ端子を介してデータを送受信するデータバス回路及びＩ／Ｏ回路等の回路群を高いスループットで動作させることが重要である。また、これらの回路群による高速動作を実現する場合は、消費電流の増大や回路相互間の電源ノイズの影響などへの対策が必要となる。特に、一般的なＤＲＡＭの構成においては、機能ブロックに応じて多様な電源が用いられることから（例えば、特許文献１参照）、メモリ領域だけではなく、データバス回路やＩ／Ｏ回路等を含む周辺の回路群においても消費電流の増大や回路相互間のノイズを抑制することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−７０５９号公報
【非特許文献】
【０００４】
【非特許文献１】K. Ono, A. Kotabe, Y. Yanagawa and T. Sekiguchi, “1-Tbyte/s 1-Gbit DRAM Architecture with Micro-pipelined 16-DRAM Cores, 8-ns Cycle Array and 16-Gbit/s 3D Interconnect for High Throughput Computing,” IEEE Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 187-188 (2010).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のＤＲＡＭコアにおける出力段において、メモリセルアレイのリード動作時には、リードデータが所定ビット数のパラレルデータとしてデータバスに伝送されるとともに、Ｉ／Ｏ回路でパラレルシリアル変換されてＤＱ端子を介して外部に転送される。メモリセルアレイのライト動作時は、逆の経路を経て、ＤＱ端子からメモリセルアレイにライトデータが転送される。上記従来の構成のＤＲＡＭコアにおいてスループットの向上を図るには、データバスのビット数を増加することと、動作周波数を高くすることが有効である。しかし、データバス回路における消費電力は、データバスのビット数と動作周波数にそれぞれ比例して増大することになり、極めて大きくなることが問題である。また、データバス領域で多数のデータバスを駆動する際、そのタイミングが一致するために消費電流の時間的な変化が大きくなり、これが電源ノイズとなってＩ／Ｏ回路の動作に影響を及ぼす恐れがある。また、こうした問題に対処するため、データバス領域とＩ／Ｏ領域における電源系の配線インピーダンスを下げることは、集積化が進展したＤＲＡＭコアにおける配線構造に制約があるため、容易ではなかった。このように、ＤＲＡＭコアの高速動作を実現する上で、特にデータバス領域とＩ／Ｏ領域において電源系に起因する性能上の問題を克服することが要請されている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、半導体チップに複数のメモリコアを構成した半導体装置であって、各々の前記メモリコアは、第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、を備えて構成される。
【０００７】
本発明の半導体装置によれば、データバスを駆動する第１回路領域とパラレルシリアル変換を行う第２回路領域が異なる動作周波数で動作するため、共通の電源で動作させる際に問題となる電源ノイズの影響を回避すべく、第１回路領域に供給される第１電源用の第１貫通電極群と、第２回路領域に供給される第２電源用の第２貫通電極群との配置の相違に基づき、第１及び第２回路領域における第１及び第２電源を確実に分離可能な配線構造を実現するものである。すなわち、第１貫通電極群と第２貫通電極群は位置と方向性を異ならせることができるため、配線層に各電源用の配線群を形成する際、相互の干渉を抑制可能な程度の距離を容易に確保できるとともに、配置に自由度を高めることで配線インピーダンスを下げることが可能となる。これにより、第１回路領域と第２回路領域の間で電源ノイズの影響を抑制し、データバスのビット数が増大し、かつ動作周波数を高めたとしても、データ転送のスループットの向上を図ることができる。
【０００８】
また、上記課題を解決するために、本発明は、複数のメモリコアを構成したマルチコアメモリチップと、複数の制御コアを構成したマルチコア制御チップとを積層して構成され、前記マルチコアメモリチップと前記マルチコア制御チップとの間で複数の貫通電極を介してデータを送受信するメモリシステムにおいて、各々の前記メモリコアは、第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、を備える構成に適用することができる。このようなメモリシステムにおいて、マルチコアメモリチップとマルチコア制御チップとの間の高いスループットの通信を実現することができる。
【発明の効果】
【０００９】
本発明によれば、半導体チップに構成される各々のメモリコアにおいて、データバスを駆動する第１回路領域とパラレルシリアル変換を行う第２回路領域とに対し、それぞれの電源を供給する第１貫通電極群と第２貫通電極群とを互いに交差させるなど異なる配置としたので、比較的簡単な配線構造によって両電源を分離することができる。よって、第１及び第２回路領域の間でノイズの影響を抑制するとともに、それぞれの電源インピーダンスを十分に下げることができ、データ転送時のスループットを向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態のメモリシステムの概念を説明する図である。
【図２】本実施形態のマルチコアチップＤＲＡＭチップＣ１に含まれる１つのＤＲＡＭコアの全体ブロック図である。
【図３】図２の全体ブロックのうち電源系の分離に関連する構成要素を含む範囲の部分ブロック図である。
【図４】図３のマルチプレクサＭＵＸの回路構成例を示す図である。
【図５】図３のデマルチプレクサＤＥＭＵＸの回路構成例を示す図である。
【図６】図３の回路構成におけるリード動作の具体例を示す図である。
【図７】本実施形態のマルチコアＤＲＡＭチップの全体の配置を示す平面図である。
【図８】図７の平面図に含まれる１個のＤＲＡＭコアの平面構造を示す図である。
【図９】図８のメモリバンク領域１１内の各メモリバンクの平面構造と各メモリバンク内のサブマット４０の平面構造とを拡大して示す図である。
【図１０】図９（Ｂ）のサブマット４０の配置の変形例を示す図である。
【図１１】ＤＲＡＭコアにおける特徴的な配線構造に関し、メモリバンク領域１１の配線層Ｍ５の平面構造と配線層Ｍ４の各平面構造とを一体的に示す図である。
【図１２】図１１の各断面における断面構造図である。
【図１３】図９（Ｂ）のサブマット４０内のメモリセルアレイＭＣＡの周囲の領域における配線層Ｍ４、Ｍ５の各配線構造を示す図である。
【図１４】図１０の変形例において、図１３と同様の領域における配線層Ｍ４、Ｍ５の各配線構造を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用したメモリシステムの一実施形態について説明する。本実施形態では、貫通電極であるＴＳＶ(Through Silicon Via)を用いて積層したマルチコアＤＲＡＭチップを含むメモリシステムに対して本発明を適用する場合を説明する。
【００１２】
図１は、本実施形態のメモリシステムの概念を説明する図である。図１に示すメモリシステムは、複数のＣＰＵコアを含むマルチコアＣＰＵチップＣ０と、複数のＤＲＡＭコアを含むマルチコアＤＲＡＭチップＣ１が積層され、貫通電極である複数のＴＳＶを介して、それぞれ対応するＣＰＵコア及びＤＲＡＭコアの間が電気的に接続されている。ＣＰＵコアはマルチコアＣＰＵチップＣ０の機能単位であり、ＤＲＡＭコアはマルチコアＤＲＡＭチップＣ１の機能単位である。マルチコアＤＲＡＭチップＣ１の各ＤＲＡＭコアは、マルチコアＣＰＵチップＣ０の対応するＣＰＵコアのメインメモリ、あるいはＤＲＡＭローカルメモリ又はキャッシュとして機能し、ＴＳＶを介してＣＰＵコアとＤＲＡＭコアとの間でデータ及び制御信号を通信する。図１の構成を採用する場合、ＣＰＵコアとＤＲＡＭコアとの間で、ＴＳＶを経由して高いスループットで高速通信を行うことが求められる。本実施形態では、以下に述べるように電源配線の構造上の工夫により、メモリシステムにおける高いスループットの通信を実現するものである。
【００１３】
次に、図２〜図６を参照して、本実施形態のマルチコアＤＲＡＭチップＣ１の構成及び動作の概要について説明する。図２は、本実施形態のマルチコアチップＤＲＡＭチップＣ１に含まれる１つのＤＲＡＭコアの全体ブロック図である。図２に示すＤＲＡＭコアの全体領域は、コア制御領域１０と、メモリバンク領域１１と、電源領域１２と、データバス駆動領域１３と、Ｉ／Ｏ領域１４とに区分することができる。また、ＤＲＡＭコアに形成される複数のＴＳＶは、制御用ＴＳＶ群２０と、Ｉ／Ｏ電源用ＴＳＶ群２１と、ＤＱ用ＴＳＶ群２２と、周辺電源用ＴＳＶ群２３とに区分することができる。
【００１４】
ＤＲＡＭコアの動作を制御するコア制御領域１０は、外部から入力されるアドレス（ＡＤＤ）を取り込むアドレス入力回路３０と、アドレス入力回路３０から送出されるアドレスをラッチするアドレスラッチ回路３１と、外部から入力されるコマンド（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）を取り込むコマンド入力回路３２と、コマンド入力回路３２から送出されるコマンドをデコードするコマンドデコーダ回路３３と、コマンドデコーダ回路３３からリフレッシュコマンドが送出されたときにリフレッシュ動作を制御するリフレッシュ制御回路３４と、所定のコマンド及びアドレスに対応するＤＲＡＭコアの動作モードを選択的に設定可能なモードレジスタ３５と、外部クロック（ＣＫ、／ＣＫ）を取り込むクロック入力回路３６と、外部クロックに基づいてデータ転送のタイミングを制御するＤＬＬ３７と、外部クロックに基づいて各部のタイミングを規定する内部クロックを生成するタイミングジェネレータ３８とを備えている。上述のアドレス、コマンド、外部クロックについては、いずれも制御用ＴＳＶ群２０を経由して外部（例えば、マルチコアＣＰＵチップＣ０）から供給される。
【００１５】
メモリバンク領域１１は、ＤＲＡＭコア内に配置される複数のメモリバンク（図１では不図示）からなるメモリ領域である。また、メモリバンク領域１１の各メモリバンクは、単位領域としての複数のサブマット４０とその周辺の回路群とを含む。図２では、１つのサブマット４０と、このサブマット４０に関連する回路群として、各メモリバンクに付随する複数のメインアンプ及び複数のライトドライバを含む１つのメインアンプ／ライトドライバ部（ＭＡ／ＷＤ）４１と、各メモリバンクに付随するロウデコーダ及びカラムデコーダを含むデコーダ部４２と、データバス駆動領域１３とデータバスＤＢを介してデータのリード又はライトを行うリードライト回路（ＲＷＣ）４３とを示している。
【００１６】
電源領域１２は、外部から供給される電源群、あるいは内部で生成した電源群を、ＤＲＡＭコア内の各部に対して供給する回路群からなる。図２の例においては、周辺電源用ＴＳＶ群２３（本発明の第１貫通電極群）が電源電圧ＶＤＤ及びグランド電位ＶＳＳを伝送するＴＳＶ群を含み、これらのＴＳＶが電源領域１２に接続され、コア制御領域１０やメモリバンク領域１１で用いる各種電源電圧が生成又は直接供給される。また、周辺電源用ＴＳＶ群２３及び電源領域１２を経由して、データバス駆動領域１３で用いる各種電源電圧も生成又は直接供給される。電源領域１２には、電源電圧ＶＤＤ及びグランド電位ＶＳＳを、電圧値が異なる電源電圧に変換するコンバータを設けてもよい。各々のＤＲＡＭコアにおいて、電源電圧の用途によっては、必要に応じてＴＳＶを介して外部から供給する形態としてもよい。なお、周辺電源用ＴＳＶ群２３とは分離されたＩ／Ｏ電源用ＴＳＶ群２１（本発明の第２貫通電極群）については後述する。
【００１７】
データバス駆動領域１３（本発明の第１回路領域）は、リードライト回路４３のリードデータ／ライトデータを双方向に送受信する複数のデータバスＤＢを駆動するデータバスドライバ／レシーバ回路５０を備えている。また、Ｉ／Ｏ領域１４（本発明の第２回路領域）は、データバスドライバ／レシーバ回路５０を介して伝送されるパラレルデータと、ＤＱ端子を介して入出力されるシリアルデータを双方向に変換するマルチプレクサ／デマルチプレクサ回路５１を備えている。さらに、マルチプレクサ／デマルチプレクサ回路５１は、複数のＤＱ端子（外部端子）として機能するＤＱ用ＴＳＶ群２２と電気的に接続されている。以上の構成により、ＤＱ用ＴＳＶ群２２から受信したライトデータのメモリバンクに対するライト動作と、メモリバンクから読み出したリードデータをＤＱ用ＴＳＶ群２２経由で外部に送信するリード動作とを実行することができる。なお、本実施形態の構成においては、以下に説明するように、データバス駆動領域１３とＩ／Ｏ領域１４の境界Ｂで電源系を分離した点が特徴的である。
【００１８】
図３は、図２の全体ブロック図のうち、電源系の分離に関連する構成要素として、リードライト回路４３と、データバスＤＢと、データバス駆動領域１３内のデータバスドライバ／レシーバ回路５０と、Ｉ／Ｏ領域１４内のマルチプレクサ／デマルチプレクサ回路５１と、ＤＱ端子とを含む範囲の部分ブロック図である。図３の例では、１０２４ビットのデータをパラレル転送するデータバスＤＢを想定する。よって、リードライト回路４３はデータバスＤＢの１０２４本の各配線の一端に接続される１０２４個の双方向のバッファを含む。また、データバスドライバ／レシーバ回路５０はデータバスＤＢの１０２４本の各配線の他端に接続される１０２４個のドライバ／レシーバを含む。一方、マルチプレクサ／デマルチプレクサ回路５１は、３２個のＤＱ端子の各々に接続される３２個の単位回路を含む。これらの単位回路は、データバスドライバ／レシーバ回路５０から受信される３２ビットのパラレルデータ（ＴＤ）を１ビットのシリアルデータに変換して各ＤＱ端子に転送するマルチプレクサＭＵＸと、各ＤＱ端子から受け取った１ビットのシリアルデータを３２ビットのパラレルデータ（ＲＤ）に変換してデータバスドライバ／レシーバ回路５０に転送するデマルチプレクサＤＥＭＵＸとを含む。
【００１９】
図３に示すように、データバス駆動領域１３とＩ／Ｏ領域１４との間の境界Ｂで電源が分離されている。すなわち、データバス駆動領域１３の側（リードライト回路４３を含む）には周辺電源（本発明の第１電源）が供給されるのに対し、Ｉ／Ｏ領域１４の側にはＩ／Ｏ電源（本発明の第２電源）が供給される。周辺電源は、例えば１対の電源電圧ＶＰＥＲＩ／グランド電位ＶＳＳであり、図２の周辺電源用ＴＳＶ群２３及び電源領域１２を経由して供給される。Ｉ／Ｏ電源は、例えば１対の電源電圧ＶＤＤＱ／グランド電位ＶＳＳＱであり、図２のＩ／Ｏ電源用ＴＳＶ群２１を経由して供給される。本実施形態では、後述するような配線構造の工夫によって周辺電源とＩ／Ｏ電源とを分離することにより、データバス駆動領域１３とＩ／Ｏ領域１４の相互間の干渉を低減してノイズの影響を抑制するとともに、各電源の配線インピーダンスの低減を実現するものである。
【００２０】
ここで、図３に含まれるマルチプレクサＭＵＸ及びデマルチプレクサＤＥＭＵＸの回路構成について説明する。図４はマルチプレクサＭＵＸの回路構成例であり、１６ビットのパラレルデータを１ビットのシリアルデータに変換する２つの１６ビットマルチプレクサＭＵＸ（１６）と、２つの１６ビットマルチプレクサＭＵＸ（１６）からの２ビットのパラレルデータを１ビットのシリアルデータに変換する１つの２ビットマルチプレクサＭＵＸ（２）と、マルチプレクサＭＵＸの各部の動作タイミングを制御するＤＬＬ（Ｍ）とを含む。各々の１６ビットマルチプレクサＭＵＸ（１６）は、基準クロックＣＬＫを用いてＤＬＬ（Ｍ）で生成されるクロックＣＴＫに応じて異なるタイミングで動作する１６個の単位回路を含む。マルチプレクサＭＵＸに入力された３２ビットの送信データＴＤ＜３１：０＞は１６ビットずつに分けられ、それぞれ上述の２つのマルチプレクサＭＵＸ（１６）に入力される。それぞれの１６ビットマルチプレクサＭＵＸ（１６）は、上述の１６個の単位回路が異なるタイミングで動作することにより、相補のデータ信号ＤＭ０、ＤＭ１をそれぞれ出力する。２ビットマルチプレクサＭＵＸ（２）は、上述のデータ信号ＤＭ０、ＤＭ１を入力し、ＤＬＬ（Ｍ）から供給されるクロックＣＫＭ０、ＣＫＭ１に基づき変化する相補のデータを出力し、かかるデータがＤＱ端子としての１対のＴＳＶ（ＤＱ）を介して外部出力される。図４に示すマルチプレクサＭＵＸは電流モードロジックで動作し、動作時において概ね定常的な電流が流れるため、消費電流のピークが現れない。
【００２１】
一方、図５はデマルチプレクサＤＥＭＵＸの回路構成例であり、シリアルデータを順次入力する３２個のラッチ回路Ｌと、それぞれのラッチ回路Ｌの動作タイミングを制御するＤＬＬ（Ｄ）とを含む。各々のラッチ回路Ｌは、図５の左側に示すように、ＤＱ端子としての１対のＴＳＶ（ＤＱ）を介して入力された相補データを差動構成の回路に入力し、ＤＬＬ（Ｄ）にて基準クロックＣＬＫに基づき生成されるクロックＣＫＤに応じた所定のタイミングで活性化され、受信データＲＤを出力する。３２個のラッチ回路Ｌは、並び順に３２個のクロックＣＫＤ０〜ＣＫＤ３１が順次供給され、これらが順番に活性化されることで１６ビットのパラレルデータである受信データＲＤ０〜ＲＤ３１を取り出すことができる。このように、図５に示すデマルチプレクサＤＥＭＵＸでは、３２個のラッチＬに大きな消費電流が流れるが、それぞれ異なるタイミングで順次活性化するため、消費電流が時間的に分散してピークが現れない。以上のように、図４及び図５の回路構成から、Ｉ／Ｏ領域１４における消費電流は時間的変化が少ないことがわかる。
【００２２】
図６は、図３の回路構成におけるリード動作の具体例を示している。まず、図６の上段に示すように、リードライト回路４３から送出された１０２４ビットのデータＤ＜０＞〜Ｄ＜１０２３＞は、１０２４本のデータバスＤＢ＜０＞〜ＤＢ＜１０２３＞を経由して、データバスドライバ／レシーバ回路５０に送られる。次いで、図６の下段に示すように、データバスドライバ／レシーバ回路５０から送られる３２ビット毎のデータＤがマルチプレクサ／デマルチプレクサ回路５１の３２個のマルチプレクサＭＵＸの各々によってシリアルデータに変換され、３２個のＤＱ端子（ＤＱ＜０＞〜ＤＱ＜３１＞）の各々から外部出力される。
【００２３】
図６において、例えば、周辺電源が供給されるデータバス駆動領域１３は動作周波数が０．５ＧＨｚであるの対し、Ｉ／Ｏ電源が供給されるＩ／Ｏ領域１４は高速なパラレルシリアル変換動作が要求されるので、動作周波数が８ＧＨｚとなる。よって、電源ノイズに起因するクロックスキューが生じると、Ｉ／Ｏ領域１４の動作マージンが大幅に低下する。また、Ｉ／Ｏ領域１４は上述したように消費電流の時間的変化が小さいのに対し、データバス駆動領域１３では、多数のデータバスＤＢを充放電するために大きい消費電流が必要であり、電源インピーダンスを下げることが求められる。このように、本実施形態においては、データバス駆動領域１３とＩ／Ｏ領域１４の動作速度と回路特性の相違を考慮し、後述の配線構造を形成して両者の電源系を分離することにより、電源ノイズの抑制と電源インピーダンスの低下を実現するものである。
【００２４】
次に、図７〜図１４を参照して、本実施形態のマルチコアＤＲＡＭチップＣ１のレイアウトと配線構造について説明する。図７は、本実施形態のマルチコアＤＲＡＭチップＣ１の全体の配置を示す平面図である。図７の下部には、説明の便宜上、平面内で互いに直交するＸ方向（本発明の第２の方向）及びＹ方向（本発明の第１の方向）の各矢印を表記している。なお、これ以降の各図面に示されるＸ方向及びＹ方向も同様の意味である。図７に示すマルチコアＤＲＡＭチップＣ１には、全部で１６個（Ｘ方向に４個／Ｙ方向に４個）のＤＲＡＭコアが構成されている。各々のＤＲＡＭコアの中央には、図２に示したメモリバンク領域１１が中央に配置され、その周囲には、制御用ＴＳＶ群２０、Ｉ／Ｏ電源用ＴＳＶ群２１、ＤＱ用ＴＳＶ群２２がそれぞれＸ方向に沿って配置されるとともに、周辺電源用ＴＳＶ群２３がＹ方向に沿って配置されている。制御用ＴＳＶ群２０と周辺電源用ＴＳＶ群２３とが交差する領域には、電源領域１２（図２）が配置されている。本実施形態においては、境界Ｂ（図３）で分離された電源系にそれぞれ用いられるＩ／Ｏ電源用ＴＳＶ群２１と周辺電源用ＴＳＶ群２３が互いに直交する方向（交差する方向）に配置される点が特徴的であるが、具体的な配線構造については後述する。
【００２５】
図７の平面図に含まれる１個のＤＲＡＭコア（例えば、左上隅のＤＲＡＭコア）の平面構造について図８及び図９を用いて説明する。図８に示すように、ＤＲＡＭコア内のメモリバンク領域１１（図７）には、Ｙ方向に並ぶＮ個のメモリバンク（ＢＡＮＫ１〜ＢＡＮＫｎ）が構成されている。また、一端のメモリバンク（ＢＡＮＫ１）に隣接してデータバス駆動領域１３及びＩ／Ｏ領域１４がそれぞれ配置され、他端のメモリバンク（ＢＡＮＫｎ）に隣接してコア制御領域１０が配置されている。さらに、Ｉ／Ｏ領域１４に隣接して、Ｘ方向に沿うＤＱ用ＴＳＶ群２２とＩ／Ｏ電源用ＴＳＶ群２１とが配置され、コア制御領域１０に隣接して、Ｘ方向に沿う制御用ＴＳＶ群２０が配置されている。一方、メモリバンク領域１１の両端には、Ｙ方向に沿う周辺電源用ＴＳＶ群２３がそれぞれ配置されている。また、図８においては、データバス駆動領域１３とＩ／Ｏ領域１４との電源系を分離する位置である境界Ｂが示されている。
【００２６】
図９（Ａ）には、図８のメモリバンク領域１１内の各メモリバンクの平面構造を拡大して示している。メモリバンク領域１１内の任意のメモリバンク（ＢＡＮＫｉ）は、Ｙ方向に並ぶ複数のメモリマットＭＡＴに分割されている。複数のメモリマットＭＡＴの並びの一端には、メインアンプ／ライトドライバ部４１（図２）に含まれるメインアンプ列ＭＡＡと、リードライト回路４３（図２）が配置されている。さらに、各々のメモリマットＭＡＴは、Ｘ方向に並ぶ複数のサブマット４０（図２）に分割されている。また、メモリバンク内のＸ方向に沿っておおよそ１／４の位置及び３／４の位置の２箇所にロウデコーダ及びカラムデコーダを含むデコーダ部４２（図２）が配置されている。
【００２７】
また、図９（Ｂ）には、図９（Ａ）のサブマット４０の平面構造をさらに拡大して示している。単位領域であるサブマット４０は、情報を記憶する複数のメモリセルを含むメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡのＹ方向の両側に配置されるセンスアンプ列ＳＡＡと、メモリセルアレイＭＣＡのＸ方向の両側に配置されるサブワードドライバ列ＳＷＤＡと、センスンプ列ＳＡＡとサブワードドライバ列が交差する領域に配置される交差部ＩＳとを含む。メモリセルアレイＭＣＡには、Ｘ方向に延びる複数のワード線と、Ｙ方向に延びる複数のビット線が配線されている。センスアンプ列ＳＡＡには、それぞれがビット線の一端に接続される複数のセンスアンプがＸ方向に並んで配置されている。サブワードドライバ列ＳＷＤＡには、それぞれがワード線の一端に接続される複数のサブワードドライバがＹ方向に並んで配置されている。
【００２８】
本実施形態のマルチコアＤＲＡＭチップＣ１に５層の配線層が形成されることを前提にすると、電源供給や回路接続を担う配線群は、主に最上層の配線層Ｍ５（本発明の第１配線層）とその直下の配線層Ｍ４（本発明の第２配線層）に形成される。図９（Ｂ）に示すように、配線層Ｍ５においてＹ方向に沿って形成される配線群Ｌ（Ｍ５）は、各サブワードドライバ列ＳＷＤＡの上方の周辺電源の配線群と、各メモリセルアレイＭＣＡの上方のデータバスＤＢ及び周辺電源の配線群とを含む。また、配線層Ｍ４においてＸ方向に沿って形成される配線群Ｌ（Ｍ４）は、各センスアンプ列ＳＡＡの上方の周辺電源の配線群と、メモリセルアレイＭＣＡの上方のメモリバンク用電源の配線群とを含む。なお、周辺電源の配線群は、例えば、電源電圧ＶＰＥＲＩ／グランド電位ＶＳＳに用いられ、メモリバンク用電源の配線群は、例えば、周辺電源用の電源とは異なる降圧電源、昇圧電源、メモリセル用電源などの多様な電源に用いられる。
【００２９】
本実施形態では、図９（Ｂ）に示すサブマット４０の範囲内に、周辺電源の配線群のみが形成され、Ｉ／Ｏ電源の配線群が形成されていない。すなわち、周辺電源用ＴＳＶ群２３とＩ／Ｏ電源用ＴＳＶ群２１のそれぞれを、図８に示す位置関係で配置したため、図９（Ｂ）の範囲内に周辺電源の配線群のみ構成し、Ｉ／Ｏ電源用の配線群を確実に分離することができる。Ｉ／Ｏ電源用の配線群の配線構造については後述する。また、２層の配線層Ｍ５、Ｍ４を用いて、互いも異なる方向に延びる配線群Ｌ（Ｍ４）、Ｌ（Ｍ５）を構成しているので、配線配置の自由度が高まるとともに電源インピーダンスの低減に大きな効果がある。この場合、配線層Ｍ４、Ｍ５の間は後述するコンタクトを介して自在に接続でき、高い接続自由度を得ることができる。また、配線群Ｌ（Ｍ４）、Ｌ（Ｍ５）の空き領域に、本数が多いデータバスＤＢを配線できる効果もある。
【００３０】
ここで、図１０には、図９（Ｂ）のサブマット４０の配置の変形例を示している。図１０の変形例において、図９（Ｂ）との相違は、サブマット４０内のメモリセルアレイＭＣＡがＹ方向に並ぶサブアレイとしての複数のメモリセルアレイＭＣＡに分割され、それぞれのメモリセルアレイＭＣＡとＹ方向に隣接する複数の階層スイッチ部ＨＳＷが設けられている点である。図１０の変形例は、階層化ビット線構成を適用したものであり、ビット線が上位のグローバルビット線と下位のローカルビット線とに階層化され、階層スイッチ部ＨＳＷ内の単位のスイッチを介して各グローバルビット線が所定数のローカルビット線と選択的に接続される。図１０において、配線層Ｍ４に形成される配線群Ｌ（Ｍ４）は、図９（Ｂ）と同様の役割に加えて、複数の階層スイッチ部ＨＳＷの各々に供給される周辺電源の配線群を含む。図１０において、配線層Ｍ５に形成される配線群Ｌ（Ｍ５）の役割は図９（Ｂ）と同様である。
【００３１】
次に、図１１及び図１２を用いて、図８のＤＲＡＭコアにおける特徴的な配線構造について説明する。図１１は、メモリバンク領域１１及びデータバス駆動領域１３の近傍における配線層Ｍ５の平面構造と、データバス駆動領域１３及びＩ／Ｏ領域１４の近傍における配線層Ｍ４、Ｍ５の平面構造とを一体的に示している。また、図１２（Ａ）は、図１１のａ−ａ’断面における断面構造を示し、図１２（Ｂ）は、図１１のｂ−ｂ’断面における断面構造を示している。なお、図１２の各断面構造においては、紙面横方向が上述のＹ方向であり、紙面縦方向がマルチコアＤＲＡＭチップＣ１の積層方向（縦方向）である。
【００３２】
図１１に示すように、メモリバンク領域１１及びデータバス駆動領域１３の上方の配線層Ｍ５には、Ｙ方向に沿ってデータバスＤＢが形成されている。データバスＤＢは、データバス駆動領域１３の回路群（図１１では不図示）を経由してＩ／Ｏ領域１４に達し、マルチプレクサＭＵＸの入力端子及びデマルチプレクサＤＥＭＵＸの出力端子のそれぞれと電気的に接続される。また、マルチプレクサＭＵＸの出力端子及びデマルチプレクサＤＥＭＵＸの入力端子はそれぞれＤＱ用ＴＳＶ群２２に含まれる所定のＴＳＶ（ＤＱ）と電気的に接続される。ここで、図１２の断面構造に一例として示すように、ＤＱ用ＴＳＶ群２２の各ＴＳＶ（ＤＱ）は、その上端が配線層Ｍ２まで達し、Ｉ／Ｏ領域１４（図１２の右側）から延びる所定のノードと電気的に接続される。Ｉ／Ｏ領域１４内では、下層の配線層Ｍ１と配線層Ｍ２が積層方向に接続されている。また、ＴＳＶ（ＤＱ）の直上領域の最上部にパッドＰが形成され、パッドＰ及び下方の各配線層Ｍ１〜Ｍ５が所定の経路で電気的に接続される。なお、図１１では図面を見やすくするためにパッドＰは省略されている。
【００３３】
一方、図１１のメモリバンク領域１１及びデータバス駆動領域１３の上方の配線層Ｍ５には、電源電圧ＶＰＥＲＩ及びグランド電位ＶＳＳを交互に配列した電源配線群がそれぞれＹ方向に沿って形成されている。また、Ｉ／Ｏ領域１４、ＤＱ用ＴＳＶ群２２、Ｉ／Ｏ電源用ＴＳＶ群２１に跨る上方の配線層Ｍ５には、電源電圧ＶＤＤＱ及びグランド電位ＶＳＳＱからなる電源配線群がそれぞれＹ方向に沿って形成されている。Ｉ／Ｏ領域１４、ＤＱ用ＴＳＶ群２２、Ｉ／Ｏ電源用ＴＳＶ群２１に跨る上方の配線層Ｍ４には、電源電圧ＶＤＤＱ及びグランド電位ＶＳＳＱからなる電源配線群がそれぞれＸ方向に沿って形成されている。上下の配線層Ｍ４、Ｍ５の各電源配線群が交差する位置にコンタクトが形成され、対応する電源配線同士が電気的に接続される。このように、図１１の下側に示す範囲内の配線層Ｍ４、Ｍ５においては、電源電圧ＶＤＤＱ及びグランド電位ＶＳＳＱからなる電源配線群がメッシュ状に配置されている。これらの電源配線群は、ＤＱ用ＴＳＶ群２２に隣接するＩ／Ｏ電源用ＴＳＶ群２１に含まれる所定のＴＳＶ（ＶＤＤＱ）及びＴＳＶ（ＶＳＳＱ）と電気的に接続される。図１２の断面構造に一例として示すように、Ｉ／Ｏ電源用ＴＳＶ群２１の各ＴＳＶ（ＶＤＤＱ）又は各ＴＳＶ（ＶＳＳＱ）は、その上端が配線層Ｍ４まで達し、電源電圧ＶＤＤＱ又はグランド電位ＶＳＳＱに対応する電源配線と複数のコンタクトを介して電気的に接続される。また、各ＴＳＶ（ＶＤＤＱ）又は各ＴＳＶ（ＶＳＳＱ）の直上領域の最上部にパッドＰが形成され、パッドＰと配線層Ｍ５の所定箇所が電気的に接続される。なお、図１２（Ａ）と１２（Ｂ）の相違は、ＴＳＶ（ＶＳＳＱ）とＴＳＶ（ＶＤＤＱ）の部分のみである。
【００３４】
図１１及び図１２からわかるように、ＤＱ用ＴＳＶ群２２及びＩ／Ｏ電源用ＴＳＶ群２１の各々のＴＳＶのサイズは、電源電圧ＶＤＤＱ又はグランド電位ＶＳＳＱの各電源配線の幅に比べて大きくなっている。そして、Ｉ／Ｏ電源用ＴＳＶ群２１の上方の配線層Ｍ４、Ｍ５において、各ＴＳＶ（ＶＤＤＱ）は、その直上領域で部分的に電源電圧（ＶＤＤＱ）のメッシュ状の配線群とコンタクト群を介して接続され、各ＴＳＶ（ＶＳＳＱ）は、その直上領域で部分的に電源配線ＶＳＳＱのメッシュ状の配線群とコンタクト群を介して接続される。また、配線層Ｍ４、Ｍ５のうちＤＱ用ＴＳＶ群の各ＴＳＶ（ＤＱ）と上方のパッドＰの間は、電源配線のスペースとして用いられない。一方、上述したように、データバスＤＢが配線層Ｍ４を用いることなく形成できるので、データバスＤＢの配線負荷を軽減して高速動作に有利になるとともに、効率的な配置で配線層Ｍ４、Ｍ５の電源配線を構成することができる。また、メモリバンク領域１１からＩ／Ｏ電源用ＴＳＶ群２１にかけて、配線層Ｍ５に同一の配線ピッチで電源配線を形成でき、製造工程を簡素化することができる。一例として、各ＴＳＶ（ＶＤＤＱ、ＶＳＳＱ、ＤＱ）は、それぞれ配線層Ｍ４、Ｍ２において該当する配線に電気的に接続される例を示した。これはＤＱ端子においてはＩ／Ｏ領域１４のドライバと比較的小さなインピーダンスで電気的に接続することができるとともに、電源電圧ＶＤＤＱ／グランド電位ＶＳＳＱにおいては、配線インピーダンスを低減することができるからである。しかし、製造工程を簡素化するためには、全てのＴＳＶを同一の任意の配線層において該当する配線に電気的に接続してもよい。
【００３５】
次に図１３は、図９（Ｂ）のサブマット４０内のメモリセルアレイＭＣＡの周囲の領域における配線層Ｍ４、Ｍ５の各配線構造を示している。図１３に示す範囲は、図９（Ｂ）の平面構造の範囲に対応している。既に説明したように、配線層Ｍ５のうち両側のサブワードドライバ列ＳＷＤＡの上方の領域とそのＹ方向の延長領域に配置された配線群Ｌ（Ｍ５）は、Ｙ方向に延びる周辺電源の配線群である。また、配線層Ｍ４のうち両側のセンスアンプ列ＳＡＡの上方の領域とそのＸ方向の延長領域に配置された配線群Ｌ（Ｍ４）は、Ｘ方向に延びる周辺電源用配線群である。それぞれの配線群Ｌ（Ｍ５）、Ｌ（Ｍ４）には、例えば、電源電圧ＶＰＥＲＩとグランド電位ＶＳＳの各配線が交互に配置されており、他の制御用配線等は配置されていない。なお、図１１で説明したように、配線層Ｍ５のうちメモリセルアレイＭＣＡの上方にはデータバスＤＢが配置されている。また、配線層Ｍ４のうちメモリセルアレイＭＣＡの上方にはメモリバンク用電源の配線群が配置されている。
【００３６】
交差部ＩＳの上方のコンタクト領域ＣＲには、上層の配線群Ｌ（Ｍ５）と下層の配線群Ｌ（Ｍ４）とを電気的に接続する複数のコンタクトＣが形成される。従って、各メモリバンク内の多数の交差部ＩＳ（サブマット４０の個数×４個の交差部ＩＳ）を介して配線群Ｌ（Ｍ５）、Ｌ（Ｍ４）を相互接続することで、周辺電源の配線インピーダンスを十分に下げることができる。なお、図１３においては、１つのコンタクト領域Ｃにおいて、５本ずつの配線群Ｌ（Ｍ５）、Ｌ（Ｍ４）が交差し、１２個のコンタクトＣが形成される例を示しているが、配線の本数やコンタクトＣの個数は適宜に設定可能である。
【００３７】
また、図１４は、図１０の変形例に関して、図１３と同様の範囲における配線構造を示している。図１４において、図１３と異なる点は、図１０で説明した複数のスイッチ部ＨＳＷの上方の配線層Ｍ４の領域とその延長領域に、Ｘ方向に延びる周辺電源用の１対の配線（電源電圧ＶＰＥＲＩ及びグランド電位ＶＳＳ）が配置されていることである。そして、この１対の配線がサブワードドライバ列ＳＷＤＡの上方で、配線群Ｌ（Ｍ５）と複数のコンタクトＣを介して電気的に接続されている。このような配線構造により、周辺電源の配線インピーダンスを一層下げることができる。図１４において、その他の点については、図１３と同様であるため説明を省略する。
【００３８】
以上のように、上記各実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態の図１のメモリシステムにおいて、マルチコアＤＲＡＭチップＣ１を備えていれば、マルチコアＣＰＵチップＣ０を設けない場合や他のチップで置き換える場合であっても本発明の適用が可能である。また、積層されるマルチコアＤＲＡＭチップＣ１の個数は１つに限られず、複数のマルチコアＤＲＡＭチップＣ１を積層する場合であっても本発明の適用が可能である。さらに、マルチコアＤＲＡＭチップＣ１は、ＤＲＡＭコア以外の他のメモリコアからなるメモリチップで置き換えてもよい。
【符号の説明】
【００３９】
１０…コア制御領域
１１…メモリバンク領域
１２…電源領域
１３…データバス駆動領域
１４…Ｉ／Ｏ領域
２０…制御用ＴＳＶ群
２１…Ｉ／Ｏ電源用ＴＳＶ群
２２…ＤＱ用ＴＳＶ群
２３…周辺電源用ＴＳＶ群
３０…アドレス入力回路
３１…アドレスラッチ回路
３２…コマンド入力回路
３３…コマンドデコーダ回路
３４…リフレッシュ制御回路
３５…モードレジスタ
３６…クロック入力回路
３７…ＤＬＬ
３８…タイミングジェネレータ
４０…サブマット
４１…メインアンプ／ライトドライバ部
４２…デコーダ部
４３…リードライト回路（ＲＷＣ）
５０…データバスドライバ／レシーバ回路
５１…マルチプレクサ／デマルチプレクサ回路
Ｃ０…マルチコアＣＰＵチップ
Ｃ１…マルチコアＤＲＡＭチップ
ＤＢ…データバス
ＤＥＭＵＸ…デマルチプレクサ
ＩＳ…交差部
ＭＡＡ…メインアンプ列
ＭＡＴ…メモリマット
ＭＣＡ…メモリセルアレイ
ＭＵＸ…マルチプレクサ
ＳＡＡ…センスアンプ列
ＳＷＤＡ……サブワードドライバ列
Ｐ…パッド
【技術分野】
【０００１】
本発明は、半導体チップに複数のメモリコアを構成した半導体装置と、当該半導体チップと制御用チップを積層したメモリシステムに関するものである。
【背景技術】
【０００２】
近年、複数のメモリコアを有するマルチコアメモリを構成し、貫通電極（ＴＳＶ：Through Silicon Via）を用いて３次元に積層した構造を有するメモリシステムが提案されている（例えば、非特許文献１参照）。このような構造をＤＲＡＭ（Dynamic Random Access Memory）に適用したマルチコアＤＲＡＭチップを想定すると、マルチコアＤＲＡＭチップを構成する各々のＤＲＡＭコアがＴＳＶを経由してデータを高速に通信することが要求される。高速なマルチコアＤＲＡＭを実現する場合、ＤＱ端子を介してデータを送受信するデータバス回路及びＩ／Ｏ回路等の回路群を高いスループットで動作させることが重要である。また、これらの回路群による高速動作を実現する場合は、消費電流の増大や回路相互間の電源ノイズの影響などへの対策が必要となる。特に、一般的なＤＲＡＭの構成においては、機能ブロックに応じて多様な電源が用いられることから（例えば、特許文献１参照）、メモリ領域だけではなく、データバス回路やＩ／Ｏ回路等を含む周辺の回路群においても消費電流の増大や回路相互間のノイズを抑制することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−７０５９号公報
【非特許文献】
【０００４】
【非特許文献１】K. Ono, A. Kotabe, Y. Yanagawa and T. Sekiguchi, “1-Tbyte/s 1-Gbit DRAM Architecture with Micro-pipelined 16-DRAM Cores, 8-ns Cycle Array and 16-Gbit/s 3D Interconnect for High Throughput Computing,” IEEE Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 187-188 (2010).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のＤＲＡＭコアにおける出力段において、メモリセルアレイのリード動作時には、リードデータが所定ビット数のパラレルデータとしてデータバスに伝送されるとともに、Ｉ／Ｏ回路でパラレルシリアル変換されてＤＱ端子を介して外部に転送される。メモリセルアレイのライト動作時は、逆の経路を経て、ＤＱ端子からメモリセルアレイにライトデータが転送される。上記従来の構成のＤＲＡＭコアにおいてスループットの向上を図るには、データバスのビット数を増加することと、動作周波数を高くすることが有効である。しかし、データバス回路における消費電力は、データバスのビット数と動作周波数にそれぞれ比例して増大することになり、極めて大きくなることが問題である。また、データバス領域で多数のデータバスを駆動する際、そのタイミングが一致するために消費電流の時間的な変化が大きくなり、これが電源ノイズとなってＩ／Ｏ回路の動作に影響を及ぼす恐れがある。また、こうした問題に対処するため、データバス領域とＩ／Ｏ領域における電源系の配線インピーダンスを下げることは、集積化が進展したＤＲＡＭコアにおける配線構造に制約があるため、容易ではなかった。このように、ＤＲＡＭコアの高速動作を実現する上で、特にデータバス領域とＩ／Ｏ領域において電源系に起因する性能上の問題を克服することが要請されている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、半導体チップに複数のメモリコアを構成した半導体装置であって、各々の前記メモリコアは、第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、を備えて構成される。
【０００７】
本発明の半導体装置によれば、データバスを駆動する第１回路領域とパラレルシリアル変換を行う第２回路領域が異なる動作周波数で動作するため、共通の電源で動作させる際に問題となる電源ノイズの影響を回避すべく、第１回路領域に供給される第１電源用の第１貫通電極群と、第２回路領域に供給される第２電源用の第２貫通電極群との配置の相違に基づき、第１及び第２回路領域における第１及び第２電源を確実に分離可能な配線構造を実現するものである。すなわち、第１貫通電極群と第２貫通電極群は位置と方向性を異ならせることができるため、配線層に各電源用の配線群を形成する際、相互の干渉を抑制可能な程度の距離を容易に確保できるとともに、配置に自由度を高めることで配線インピーダンスを下げることが可能となる。これにより、第１回路領域と第２回路領域の間で電源ノイズの影響を抑制し、データバスのビット数が増大し、かつ動作周波数を高めたとしても、データ転送のスループットの向上を図ることができる。
【０００８】
また、上記課題を解決するために、本発明は、複数のメモリコアを構成したマルチコアメモリチップと、複数の制御コアを構成したマルチコア制御チップとを積層して構成され、前記マルチコアメモリチップと前記マルチコア制御チップとの間で複数の貫通電極を介してデータを送受信するメモリシステムにおいて、各々の前記メモリコアは、第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、を備える構成に適用することができる。このようなメモリシステムにおいて、マルチコアメモリチップとマルチコア制御チップとの間の高いスループットの通信を実現することができる。
【発明の効果】
【０００９】
本発明によれば、半導体チップに構成される各々のメモリコアにおいて、データバスを駆動する第１回路領域とパラレルシリアル変換を行う第２回路領域とに対し、それぞれの電源を供給する第１貫通電極群と第２貫通電極群とを互いに交差させるなど異なる配置としたので、比較的簡単な配線構造によって両電源を分離することができる。よって、第１及び第２回路領域の間でノイズの影響を抑制するとともに、それぞれの電源インピーダンスを十分に下げることができ、データ転送時のスループットを向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態のメモリシステムの概念を説明する図である。
【図２】本実施形態のマルチコアチップＤＲＡＭチップＣ１に含まれる１つのＤＲＡＭコアの全体ブロック図である。
【図３】図２の全体ブロックのうち電源系の分離に関連する構成要素を含む範囲の部分ブロック図である。
【図４】図３のマルチプレクサＭＵＸの回路構成例を示す図である。
【図５】図３のデマルチプレクサＤＥＭＵＸの回路構成例を示す図である。
【図６】図３の回路構成におけるリード動作の具体例を示す図である。
【図７】本実施形態のマルチコアＤＲＡＭチップの全体の配置を示す平面図である。
【図８】図７の平面図に含まれる１個のＤＲＡＭコアの平面構造を示す図である。
【図９】図８のメモリバンク領域１１内の各メモリバンクの平面構造と各メモリバンク内のサブマット４０の平面構造とを拡大して示す図である。
【図１０】図９（Ｂ）のサブマット４０の配置の変形例を示す図である。
【図１１】ＤＲＡＭコアにおける特徴的な配線構造に関し、メモリバンク領域１１の配線層Ｍ５の平面構造と配線層Ｍ４の各平面構造とを一体的に示す図である。
【図１２】図１１の各断面における断面構造図である。
【図１３】図９（Ｂ）のサブマット４０内のメモリセルアレイＭＣＡの周囲の領域における配線層Ｍ４、Ｍ５の各配線構造を示す図である。
【図１４】図１０の変形例において、図１３と同様の領域における配線層Ｍ４、Ｍ５の各配線構造を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用したメモリシステムの一実施形態について説明する。本実施形態では、貫通電極であるＴＳＶ(Through Silicon Via)を用いて積層したマルチコアＤＲＡＭチップを含むメモリシステムに対して本発明を適用する場合を説明する。
【００１２】
図１は、本実施形態のメモリシステムの概念を説明する図である。図１に示すメモリシステムは、複数のＣＰＵコアを含むマルチコアＣＰＵチップＣ０と、複数のＤＲＡＭコアを含むマルチコアＤＲＡＭチップＣ１が積層され、貫通電極である複数のＴＳＶを介して、それぞれ対応するＣＰＵコア及びＤＲＡＭコアの間が電気的に接続されている。ＣＰＵコアはマルチコアＣＰＵチップＣ０の機能単位であり、ＤＲＡＭコアはマルチコアＤＲＡＭチップＣ１の機能単位である。マルチコアＤＲＡＭチップＣ１の各ＤＲＡＭコアは、マルチコアＣＰＵチップＣ０の対応するＣＰＵコアのメインメモリ、あるいはＤＲＡＭローカルメモリ又はキャッシュとして機能し、ＴＳＶを介してＣＰＵコアとＤＲＡＭコアとの間でデータ及び制御信号を通信する。図１の構成を採用する場合、ＣＰＵコアとＤＲＡＭコアとの間で、ＴＳＶを経由して高いスループットで高速通信を行うことが求められる。本実施形態では、以下に述べるように電源配線の構造上の工夫により、メモリシステムにおける高いスループットの通信を実現するものである。
【００１３】
次に、図２〜図６を参照して、本実施形態のマルチコアＤＲＡＭチップＣ１の構成及び動作の概要について説明する。図２は、本実施形態のマルチコアチップＤＲＡＭチップＣ１に含まれる１つのＤＲＡＭコアの全体ブロック図である。図２に示すＤＲＡＭコアの全体領域は、コア制御領域１０と、メモリバンク領域１１と、電源領域１２と、データバス駆動領域１３と、Ｉ／Ｏ領域１４とに区分することができる。また、ＤＲＡＭコアに形成される複数のＴＳＶは、制御用ＴＳＶ群２０と、Ｉ／Ｏ電源用ＴＳＶ群２１と、ＤＱ用ＴＳＶ群２２と、周辺電源用ＴＳＶ群２３とに区分することができる。
【００１４】
ＤＲＡＭコアの動作を制御するコア制御領域１０は、外部から入力されるアドレス（ＡＤＤ）を取り込むアドレス入力回路３０と、アドレス入力回路３０から送出されるアドレスをラッチするアドレスラッチ回路３１と、外部から入力されるコマンド（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）を取り込むコマンド入力回路３２と、コマンド入力回路３２から送出されるコマンドをデコードするコマンドデコーダ回路３３と、コマンドデコーダ回路３３からリフレッシュコマンドが送出されたときにリフレッシュ動作を制御するリフレッシュ制御回路３４と、所定のコマンド及びアドレスに対応するＤＲＡＭコアの動作モードを選択的に設定可能なモードレジスタ３５と、外部クロック（ＣＫ、／ＣＫ）を取り込むクロック入力回路３６と、外部クロックに基づいてデータ転送のタイミングを制御するＤＬＬ３７と、外部クロックに基づいて各部のタイミングを規定する内部クロックを生成するタイミングジェネレータ３８とを備えている。上述のアドレス、コマンド、外部クロックについては、いずれも制御用ＴＳＶ群２０を経由して外部（例えば、マルチコアＣＰＵチップＣ０）から供給される。
【００１５】
メモリバンク領域１１は、ＤＲＡＭコア内に配置される複数のメモリバンク（図１では不図示）からなるメモリ領域である。また、メモリバンク領域１１の各メモリバンクは、単位領域としての複数のサブマット４０とその周辺の回路群とを含む。図２では、１つのサブマット４０と、このサブマット４０に関連する回路群として、各メモリバンクに付随する複数のメインアンプ及び複数のライトドライバを含む１つのメインアンプ／ライトドライバ部（ＭＡ／ＷＤ）４１と、各メモリバンクに付随するロウデコーダ及びカラムデコーダを含むデコーダ部４２と、データバス駆動領域１３とデータバスＤＢを介してデータのリード又はライトを行うリードライト回路（ＲＷＣ）４３とを示している。
【００１６】
電源領域１２は、外部から供給される電源群、あるいは内部で生成した電源群を、ＤＲＡＭコア内の各部に対して供給する回路群からなる。図２の例においては、周辺電源用ＴＳＶ群２３（本発明の第１貫通電極群）が電源電圧ＶＤＤ及びグランド電位ＶＳＳを伝送するＴＳＶ群を含み、これらのＴＳＶが電源領域１２に接続され、コア制御領域１０やメモリバンク領域１１で用いる各種電源電圧が生成又は直接供給される。また、周辺電源用ＴＳＶ群２３及び電源領域１２を経由して、データバス駆動領域１３で用いる各種電源電圧も生成又は直接供給される。電源領域１２には、電源電圧ＶＤＤ及びグランド電位ＶＳＳを、電圧値が異なる電源電圧に変換するコンバータを設けてもよい。各々のＤＲＡＭコアにおいて、電源電圧の用途によっては、必要に応じてＴＳＶを介して外部から供給する形態としてもよい。なお、周辺電源用ＴＳＶ群２３とは分離されたＩ／Ｏ電源用ＴＳＶ群２１（本発明の第２貫通電極群）については後述する。
【００１７】
データバス駆動領域１３（本発明の第１回路領域）は、リードライト回路４３のリードデータ／ライトデータを双方向に送受信する複数のデータバスＤＢを駆動するデータバスドライバ／レシーバ回路５０を備えている。また、Ｉ／Ｏ領域１４（本発明の第２回路領域）は、データバスドライバ／レシーバ回路５０を介して伝送されるパラレルデータと、ＤＱ端子を介して入出力されるシリアルデータを双方向に変換するマルチプレクサ／デマルチプレクサ回路５１を備えている。さらに、マルチプレクサ／デマルチプレクサ回路５１は、複数のＤＱ端子（外部端子）として機能するＤＱ用ＴＳＶ群２２と電気的に接続されている。以上の構成により、ＤＱ用ＴＳＶ群２２から受信したライトデータのメモリバンクに対するライト動作と、メモリバンクから読み出したリードデータをＤＱ用ＴＳＶ群２２経由で外部に送信するリード動作とを実行することができる。なお、本実施形態の構成においては、以下に説明するように、データバス駆動領域１３とＩ／Ｏ領域１４の境界Ｂで電源系を分離した点が特徴的である。
【００１８】
図３は、図２の全体ブロック図のうち、電源系の分離に関連する構成要素として、リードライト回路４３と、データバスＤＢと、データバス駆動領域１３内のデータバスドライバ／レシーバ回路５０と、Ｉ／Ｏ領域１４内のマルチプレクサ／デマルチプレクサ回路５１と、ＤＱ端子とを含む範囲の部分ブロック図である。図３の例では、１０２４ビットのデータをパラレル転送するデータバスＤＢを想定する。よって、リードライト回路４３はデータバスＤＢの１０２４本の各配線の一端に接続される１０２４個の双方向のバッファを含む。また、データバスドライバ／レシーバ回路５０はデータバスＤＢの１０２４本の各配線の他端に接続される１０２４個のドライバ／レシーバを含む。一方、マルチプレクサ／デマルチプレクサ回路５１は、３２個のＤＱ端子の各々に接続される３２個の単位回路を含む。これらの単位回路は、データバスドライバ／レシーバ回路５０から受信される３２ビットのパラレルデータ（ＴＤ）を１ビットのシリアルデータに変換して各ＤＱ端子に転送するマルチプレクサＭＵＸと、各ＤＱ端子から受け取った１ビットのシリアルデータを３２ビットのパラレルデータ（ＲＤ）に変換してデータバスドライバ／レシーバ回路５０に転送するデマルチプレクサＤＥＭＵＸとを含む。
【００１９】
図３に示すように、データバス駆動領域１３とＩ／Ｏ領域１４との間の境界Ｂで電源が分離されている。すなわち、データバス駆動領域１３の側（リードライト回路４３を含む）には周辺電源（本発明の第１電源）が供給されるのに対し、Ｉ／Ｏ領域１４の側にはＩ／Ｏ電源（本発明の第２電源）が供給される。周辺電源は、例えば１対の電源電圧ＶＰＥＲＩ／グランド電位ＶＳＳであり、図２の周辺電源用ＴＳＶ群２３及び電源領域１２を経由して供給される。Ｉ／Ｏ電源は、例えば１対の電源電圧ＶＤＤＱ／グランド電位ＶＳＳＱであり、図２のＩ／Ｏ電源用ＴＳＶ群２１を経由して供給される。本実施形態では、後述するような配線構造の工夫によって周辺電源とＩ／Ｏ電源とを分離することにより、データバス駆動領域１３とＩ／Ｏ領域１４の相互間の干渉を低減してノイズの影響を抑制するとともに、各電源の配線インピーダンスの低減を実現するものである。
【００２０】
ここで、図３に含まれるマルチプレクサＭＵＸ及びデマルチプレクサＤＥＭＵＸの回路構成について説明する。図４はマルチプレクサＭＵＸの回路構成例であり、１６ビットのパラレルデータを１ビットのシリアルデータに変換する２つの１６ビットマルチプレクサＭＵＸ（１６）と、２つの１６ビットマルチプレクサＭＵＸ（１６）からの２ビットのパラレルデータを１ビットのシリアルデータに変換する１つの２ビットマルチプレクサＭＵＸ（２）と、マルチプレクサＭＵＸの各部の動作タイミングを制御するＤＬＬ（Ｍ）とを含む。各々の１６ビットマルチプレクサＭＵＸ（１６）は、基準クロックＣＬＫを用いてＤＬＬ（Ｍ）で生成されるクロックＣＴＫに応じて異なるタイミングで動作する１６個の単位回路を含む。マルチプレクサＭＵＸに入力された３２ビットの送信データＴＤ＜３１：０＞は１６ビットずつに分けられ、それぞれ上述の２つのマルチプレクサＭＵＸ（１６）に入力される。それぞれの１６ビットマルチプレクサＭＵＸ（１６）は、上述の１６個の単位回路が異なるタイミングで動作することにより、相補のデータ信号ＤＭ０、ＤＭ１をそれぞれ出力する。２ビットマルチプレクサＭＵＸ（２）は、上述のデータ信号ＤＭ０、ＤＭ１を入力し、ＤＬＬ（Ｍ）から供給されるクロックＣＫＭ０、ＣＫＭ１に基づき変化する相補のデータを出力し、かかるデータがＤＱ端子としての１対のＴＳＶ（ＤＱ）を介して外部出力される。図４に示すマルチプレクサＭＵＸは電流モードロジックで動作し、動作時において概ね定常的な電流が流れるため、消費電流のピークが現れない。
【００２１】
一方、図５はデマルチプレクサＤＥＭＵＸの回路構成例であり、シリアルデータを順次入力する３２個のラッチ回路Ｌと、それぞれのラッチ回路Ｌの動作タイミングを制御するＤＬＬ（Ｄ）とを含む。各々のラッチ回路Ｌは、図５の左側に示すように、ＤＱ端子としての１対のＴＳＶ（ＤＱ）を介して入力された相補データを差動構成の回路に入力し、ＤＬＬ（Ｄ）にて基準クロックＣＬＫに基づき生成されるクロックＣＫＤに応じた所定のタイミングで活性化され、受信データＲＤを出力する。３２個のラッチ回路Ｌは、並び順に３２個のクロックＣＫＤ０〜ＣＫＤ３１が順次供給され、これらが順番に活性化されることで１６ビットのパラレルデータである受信データＲＤ０〜ＲＤ３１を取り出すことができる。このように、図５に示すデマルチプレクサＤＥＭＵＸでは、３２個のラッチＬに大きな消費電流が流れるが、それぞれ異なるタイミングで順次活性化するため、消費電流が時間的に分散してピークが現れない。以上のように、図４及び図５の回路構成から、Ｉ／Ｏ領域１４における消費電流は時間的変化が少ないことがわかる。
【００２２】
図６は、図３の回路構成におけるリード動作の具体例を示している。まず、図６の上段に示すように、リードライト回路４３から送出された１０２４ビットのデータＤ＜０＞〜Ｄ＜１０２３＞は、１０２４本のデータバスＤＢ＜０＞〜ＤＢ＜１０２３＞を経由して、データバスドライバ／レシーバ回路５０に送られる。次いで、図６の下段に示すように、データバスドライバ／レシーバ回路５０から送られる３２ビット毎のデータＤがマルチプレクサ／デマルチプレクサ回路５１の３２個のマルチプレクサＭＵＸの各々によってシリアルデータに変換され、３２個のＤＱ端子（ＤＱ＜０＞〜ＤＱ＜３１＞）の各々から外部出力される。
【００２３】
図６において、例えば、周辺電源が供給されるデータバス駆動領域１３は動作周波数が０．５ＧＨｚであるの対し、Ｉ／Ｏ電源が供給されるＩ／Ｏ領域１４は高速なパラレルシリアル変換動作が要求されるので、動作周波数が８ＧＨｚとなる。よって、電源ノイズに起因するクロックスキューが生じると、Ｉ／Ｏ領域１４の動作マージンが大幅に低下する。また、Ｉ／Ｏ領域１４は上述したように消費電流の時間的変化が小さいのに対し、データバス駆動領域１３では、多数のデータバスＤＢを充放電するために大きい消費電流が必要であり、電源インピーダンスを下げることが求められる。このように、本実施形態においては、データバス駆動領域１３とＩ／Ｏ領域１４の動作速度と回路特性の相違を考慮し、後述の配線構造を形成して両者の電源系を分離することにより、電源ノイズの抑制と電源インピーダンスの低下を実現するものである。
【００２４】
次に、図７〜図１４を参照して、本実施形態のマルチコアＤＲＡＭチップＣ１のレイアウトと配線構造について説明する。図７は、本実施形態のマルチコアＤＲＡＭチップＣ１の全体の配置を示す平面図である。図７の下部には、説明の便宜上、平面内で互いに直交するＸ方向（本発明の第２の方向）及びＹ方向（本発明の第１の方向）の各矢印を表記している。なお、これ以降の各図面に示されるＸ方向及びＹ方向も同様の意味である。図７に示すマルチコアＤＲＡＭチップＣ１には、全部で１６個（Ｘ方向に４個／Ｙ方向に４個）のＤＲＡＭコアが構成されている。各々のＤＲＡＭコアの中央には、図２に示したメモリバンク領域１１が中央に配置され、その周囲には、制御用ＴＳＶ群２０、Ｉ／Ｏ電源用ＴＳＶ群２１、ＤＱ用ＴＳＶ群２２がそれぞれＸ方向に沿って配置されるとともに、周辺電源用ＴＳＶ群２３がＹ方向に沿って配置されている。制御用ＴＳＶ群２０と周辺電源用ＴＳＶ群２３とが交差する領域には、電源領域１２（図２）が配置されている。本実施形態においては、境界Ｂ（図３）で分離された電源系にそれぞれ用いられるＩ／Ｏ電源用ＴＳＶ群２１と周辺電源用ＴＳＶ群２３が互いに直交する方向（交差する方向）に配置される点が特徴的であるが、具体的な配線構造については後述する。
【００２５】
図７の平面図に含まれる１個のＤＲＡＭコア（例えば、左上隅のＤＲＡＭコア）の平面構造について図８及び図９を用いて説明する。図８に示すように、ＤＲＡＭコア内のメモリバンク領域１１（図７）には、Ｙ方向に並ぶＮ個のメモリバンク（ＢＡＮＫ１〜ＢＡＮＫｎ）が構成されている。また、一端のメモリバンク（ＢＡＮＫ１）に隣接してデータバス駆動領域１３及びＩ／Ｏ領域１４がそれぞれ配置され、他端のメモリバンク（ＢＡＮＫｎ）に隣接してコア制御領域１０が配置されている。さらに、Ｉ／Ｏ領域１４に隣接して、Ｘ方向に沿うＤＱ用ＴＳＶ群２２とＩ／Ｏ電源用ＴＳＶ群２１とが配置され、コア制御領域１０に隣接して、Ｘ方向に沿う制御用ＴＳＶ群２０が配置されている。一方、メモリバンク領域１１の両端には、Ｙ方向に沿う周辺電源用ＴＳＶ群２３がそれぞれ配置されている。また、図８においては、データバス駆動領域１３とＩ／Ｏ領域１４との電源系を分離する位置である境界Ｂが示されている。
【００２６】
図９（Ａ）には、図８のメモリバンク領域１１内の各メモリバンクの平面構造を拡大して示している。メモリバンク領域１１内の任意のメモリバンク（ＢＡＮＫｉ）は、Ｙ方向に並ぶ複数のメモリマットＭＡＴに分割されている。複数のメモリマットＭＡＴの並びの一端には、メインアンプ／ライトドライバ部４１（図２）に含まれるメインアンプ列ＭＡＡと、リードライト回路４３（図２）が配置されている。さらに、各々のメモリマットＭＡＴは、Ｘ方向に並ぶ複数のサブマット４０（図２）に分割されている。また、メモリバンク内のＸ方向に沿っておおよそ１／４の位置及び３／４の位置の２箇所にロウデコーダ及びカラムデコーダを含むデコーダ部４２（図２）が配置されている。
【００２７】
また、図９（Ｂ）には、図９（Ａ）のサブマット４０の平面構造をさらに拡大して示している。単位領域であるサブマット４０は、情報を記憶する複数のメモリセルを含むメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡのＹ方向の両側に配置されるセンスアンプ列ＳＡＡと、メモリセルアレイＭＣＡのＸ方向の両側に配置されるサブワードドライバ列ＳＷＤＡと、センスンプ列ＳＡＡとサブワードドライバ列が交差する領域に配置される交差部ＩＳとを含む。メモリセルアレイＭＣＡには、Ｘ方向に延びる複数のワード線と、Ｙ方向に延びる複数のビット線が配線されている。センスアンプ列ＳＡＡには、それぞれがビット線の一端に接続される複数のセンスアンプがＸ方向に並んで配置されている。サブワードドライバ列ＳＷＤＡには、それぞれがワード線の一端に接続される複数のサブワードドライバがＹ方向に並んで配置されている。
【００２８】
本実施形態のマルチコアＤＲＡＭチップＣ１に５層の配線層が形成されることを前提にすると、電源供給や回路接続を担う配線群は、主に最上層の配線層Ｍ５（本発明の第１配線層）とその直下の配線層Ｍ４（本発明の第２配線層）に形成される。図９（Ｂ）に示すように、配線層Ｍ５においてＹ方向に沿って形成される配線群Ｌ（Ｍ５）は、各サブワードドライバ列ＳＷＤＡの上方の周辺電源の配線群と、各メモリセルアレイＭＣＡの上方のデータバスＤＢ及び周辺電源の配線群とを含む。また、配線層Ｍ４においてＸ方向に沿って形成される配線群Ｌ（Ｍ４）は、各センスアンプ列ＳＡＡの上方の周辺電源の配線群と、メモリセルアレイＭＣＡの上方のメモリバンク用電源の配線群とを含む。なお、周辺電源の配線群は、例えば、電源電圧ＶＰＥＲＩ／グランド電位ＶＳＳに用いられ、メモリバンク用電源の配線群は、例えば、周辺電源用の電源とは異なる降圧電源、昇圧電源、メモリセル用電源などの多様な電源に用いられる。
【００２９】
本実施形態では、図９（Ｂ）に示すサブマット４０の範囲内に、周辺電源の配線群のみが形成され、Ｉ／Ｏ電源の配線群が形成されていない。すなわち、周辺電源用ＴＳＶ群２３とＩ／Ｏ電源用ＴＳＶ群２１のそれぞれを、図８に示す位置関係で配置したため、図９（Ｂ）の範囲内に周辺電源の配線群のみ構成し、Ｉ／Ｏ電源用の配線群を確実に分離することができる。Ｉ／Ｏ電源用の配線群の配線構造については後述する。また、２層の配線層Ｍ５、Ｍ４を用いて、互いも異なる方向に延びる配線群Ｌ（Ｍ４）、Ｌ（Ｍ５）を構成しているので、配線配置の自由度が高まるとともに電源インピーダンスの低減に大きな効果がある。この場合、配線層Ｍ４、Ｍ５の間は後述するコンタクトを介して自在に接続でき、高い接続自由度を得ることができる。また、配線群Ｌ（Ｍ４）、Ｌ（Ｍ５）の空き領域に、本数が多いデータバスＤＢを配線できる効果もある。
【００３０】
ここで、図１０には、図９（Ｂ）のサブマット４０の配置の変形例を示している。図１０の変形例において、図９（Ｂ）との相違は、サブマット４０内のメモリセルアレイＭＣＡがＹ方向に並ぶサブアレイとしての複数のメモリセルアレイＭＣＡに分割され、それぞれのメモリセルアレイＭＣＡとＹ方向に隣接する複数の階層スイッチ部ＨＳＷが設けられている点である。図１０の変形例は、階層化ビット線構成を適用したものであり、ビット線が上位のグローバルビット線と下位のローカルビット線とに階層化され、階層スイッチ部ＨＳＷ内の単位のスイッチを介して各グローバルビット線が所定数のローカルビット線と選択的に接続される。図１０において、配線層Ｍ４に形成される配線群Ｌ（Ｍ４）は、図９（Ｂ）と同様の役割に加えて、複数の階層スイッチ部ＨＳＷの各々に供給される周辺電源の配線群を含む。図１０において、配線層Ｍ５に形成される配線群Ｌ（Ｍ５）の役割は図９（Ｂ）と同様である。
【００３１】
次に、図１１及び図１２を用いて、図８のＤＲＡＭコアにおける特徴的な配線構造について説明する。図１１は、メモリバンク領域１１及びデータバス駆動領域１３の近傍における配線層Ｍ５の平面構造と、データバス駆動領域１３及びＩ／Ｏ領域１４の近傍における配線層Ｍ４、Ｍ５の平面構造とを一体的に示している。また、図１２（Ａ）は、図１１のａ−ａ’断面における断面構造を示し、図１２（Ｂ）は、図１１のｂ−ｂ’断面における断面構造を示している。なお、図１２の各断面構造においては、紙面横方向が上述のＹ方向であり、紙面縦方向がマルチコアＤＲＡＭチップＣ１の積層方向（縦方向）である。
【００３２】
図１１に示すように、メモリバンク領域１１及びデータバス駆動領域１３の上方の配線層Ｍ５には、Ｙ方向に沿ってデータバスＤＢが形成されている。データバスＤＢは、データバス駆動領域１３の回路群（図１１では不図示）を経由してＩ／Ｏ領域１４に達し、マルチプレクサＭＵＸの入力端子及びデマルチプレクサＤＥＭＵＸの出力端子のそれぞれと電気的に接続される。また、マルチプレクサＭＵＸの出力端子及びデマルチプレクサＤＥＭＵＸの入力端子はそれぞれＤＱ用ＴＳＶ群２２に含まれる所定のＴＳＶ（ＤＱ）と電気的に接続される。ここで、図１２の断面構造に一例として示すように、ＤＱ用ＴＳＶ群２２の各ＴＳＶ（ＤＱ）は、その上端が配線層Ｍ２まで達し、Ｉ／Ｏ領域１４（図１２の右側）から延びる所定のノードと電気的に接続される。Ｉ／Ｏ領域１４内では、下層の配線層Ｍ１と配線層Ｍ２が積層方向に接続されている。また、ＴＳＶ（ＤＱ）の直上領域の最上部にパッドＰが形成され、パッドＰ及び下方の各配線層Ｍ１〜Ｍ５が所定の経路で電気的に接続される。なお、図１１では図面を見やすくするためにパッドＰは省略されている。
【００３３】
一方、図１１のメモリバンク領域１１及びデータバス駆動領域１３の上方の配線層Ｍ５には、電源電圧ＶＰＥＲＩ及びグランド電位ＶＳＳを交互に配列した電源配線群がそれぞれＹ方向に沿って形成されている。また、Ｉ／Ｏ領域１４、ＤＱ用ＴＳＶ群２２、Ｉ／Ｏ電源用ＴＳＶ群２１に跨る上方の配線層Ｍ５には、電源電圧ＶＤＤＱ及びグランド電位ＶＳＳＱからなる電源配線群がそれぞれＹ方向に沿って形成されている。Ｉ／Ｏ領域１４、ＤＱ用ＴＳＶ群２２、Ｉ／Ｏ電源用ＴＳＶ群２１に跨る上方の配線層Ｍ４には、電源電圧ＶＤＤＱ及びグランド電位ＶＳＳＱからなる電源配線群がそれぞれＸ方向に沿って形成されている。上下の配線層Ｍ４、Ｍ５の各電源配線群が交差する位置にコンタクトが形成され、対応する電源配線同士が電気的に接続される。このように、図１１の下側に示す範囲内の配線層Ｍ４、Ｍ５においては、電源電圧ＶＤＤＱ及びグランド電位ＶＳＳＱからなる電源配線群がメッシュ状に配置されている。これらの電源配線群は、ＤＱ用ＴＳＶ群２２に隣接するＩ／Ｏ電源用ＴＳＶ群２１に含まれる所定のＴＳＶ（ＶＤＤＱ）及びＴＳＶ（ＶＳＳＱ）と電気的に接続される。図１２の断面構造に一例として示すように、Ｉ／Ｏ電源用ＴＳＶ群２１の各ＴＳＶ（ＶＤＤＱ）又は各ＴＳＶ（ＶＳＳＱ）は、その上端が配線層Ｍ４まで達し、電源電圧ＶＤＤＱ又はグランド電位ＶＳＳＱに対応する電源配線と複数のコンタクトを介して電気的に接続される。また、各ＴＳＶ（ＶＤＤＱ）又は各ＴＳＶ（ＶＳＳＱ）の直上領域の最上部にパッドＰが形成され、パッドＰと配線層Ｍ５の所定箇所が電気的に接続される。なお、図１２（Ａ）と１２（Ｂ）の相違は、ＴＳＶ（ＶＳＳＱ）とＴＳＶ（ＶＤＤＱ）の部分のみである。
【００３４】
図１１及び図１２からわかるように、ＤＱ用ＴＳＶ群２２及びＩ／Ｏ電源用ＴＳＶ群２１の各々のＴＳＶのサイズは、電源電圧ＶＤＤＱ又はグランド電位ＶＳＳＱの各電源配線の幅に比べて大きくなっている。そして、Ｉ／Ｏ電源用ＴＳＶ群２１の上方の配線層Ｍ４、Ｍ５において、各ＴＳＶ（ＶＤＤＱ）は、その直上領域で部分的に電源電圧（ＶＤＤＱ）のメッシュ状の配線群とコンタクト群を介して接続され、各ＴＳＶ（ＶＳＳＱ）は、その直上領域で部分的に電源配線ＶＳＳＱのメッシュ状の配線群とコンタクト群を介して接続される。また、配線層Ｍ４、Ｍ５のうちＤＱ用ＴＳＶ群の各ＴＳＶ（ＤＱ）と上方のパッドＰの間は、電源配線のスペースとして用いられない。一方、上述したように、データバスＤＢが配線層Ｍ４を用いることなく形成できるので、データバスＤＢの配線負荷を軽減して高速動作に有利になるとともに、効率的な配置で配線層Ｍ４、Ｍ５の電源配線を構成することができる。また、メモリバンク領域１１からＩ／Ｏ電源用ＴＳＶ群２１にかけて、配線層Ｍ５に同一の配線ピッチで電源配線を形成でき、製造工程を簡素化することができる。一例として、各ＴＳＶ（ＶＤＤＱ、ＶＳＳＱ、ＤＱ）は、それぞれ配線層Ｍ４、Ｍ２において該当する配線に電気的に接続される例を示した。これはＤＱ端子においてはＩ／Ｏ領域１４のドライバと比較的小さなインピーダンスで電気的に接続することができるとともに、電源電圧ＶＤＤＱ／グランド電位ＶＳＳＱにおいては、配線インピーダンスを低減することができるからである。しかし、製造工程を簡素化するためには、全てのＴＳＶを同一の任意の配線層において該当する配線に電気的に接続してもよい。
【００３５】
次に図１３は、図９（Ｂ）のサブマット４０内のメモリセルアレイＭＣＡの周囲の領域における配線層Ｍ４、Ｍ５の各配線構造を示している。図１３に示す範囲は、図９（Ｂ）の平面構造の範囲に対応している。既に説明したように、配線層Ｍ５のうち両側のサブワードドライバ列ＳＷＤＡの上方の領域とそのＹ方向の延長領域に配置された配線群Ｌ（Ｍ５）は、Ｙ方向に延びる周辺電源の配線群である。また、配線層Ｍ４のうち両側のセンスアンプ列ＳＡＡの上方の領域とそのＸ方向の延長領域に配置された配線群Ｌ（Ｍ４）は、Ｘ方向に延びる周辺電源用配線群である。それぞれの配線群Ｌ（Ｍ５）、Ｌ（Ｍ４）には、例えば、電源電圧ＶＰＥＲＩとグランド電位ＶＳＳの各配線が交互に配置されており、他の制御用配線等は配置されていない。なお、図１１で説明したように、配線層Ｍ５のうちメモリセルアレイＭＣＡの上方にはデータバスＤＢが配置されている。また、配線層Ｍ４のうちメモリセルアレイＭＣＡの上方にはメモリバンク用電源の配線群が配置されている。
【００３６】
交差部ＩＳの上方のコンタクト領域ＣＲには、上層の配線群Ｌ（Ｍ５）と下層の配線群Ｌ（Ｍ４）とを電気的に接続する複数のコンタクトＣが形成される。従って、各メモリバンク内の多数の交差部ＩＳ（サブマット４０の個数×４個の交差部ＩＳ）を介して配線群Ｌ（Ｍ５）、Ｌ（Ｍ４）を相互接続することで、周辺電源の配線インピーダンスを十分に下げることができる。なお、図１３においては、１つのコンタクト領域Ｃにおいて、５本ずつの配線群Ｌ（Ｍ５）、Ｌ（Ｍ４）が交差し、１２個のコンタクトＣが形成される例を示しているが、配線の本数やコンタクトＣの個数は適宜に設定可能である。
【００３７】
また、図１４は、図１０の変形例に関して、図１３と同様の範囲における配線構造を示している。図１４において、図１３と異なる点は、図１０で説明した複数のスイッチ部ＨＳＷの上方の配線層Ｍ４の領域とその延長領域に、Ｘ方向に延びる周辺電源用の１対の配線（電源電圧ＶＰＥＲＩ及びグランド電位ＶＳＳ）が配置されていることである。そして、この１対の配線がサブワードドライバ列ＳＷＤＡの上方で、配線群Ｌ（Ｍ５）と複数のコンタクトＣを介して電気的に接続されている。このような配線構造により、周辺電源の配線インピーダンスを一層下げることができる。図１４において、その他の点については、図１３と同様であるため説明を省略する。
【００３８】
以上のように、上記各実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態の図１のメモリシステムにおいて、マルチコアＤＲＡＭチップＣ１を備えていれば、マルチコアＣＰＵチップＣ０を設けない場合や他のチップで置き換える場合であっても本発明の適用が可能である。また、積層されるマルチコアＤＲＡＭチップＣ１の個数は１つに限られず、複数のマルチコアＤＲＡＭチップＣ１を積層する場合であっても本発明の適用が可能である。さらに、マルチコアＤＲＡＭチップＣ１は、ＤＲＡＭコア以外の他のメモリコアからなるメモリチップで置き換えてもよい。
【符号の説明】
【００３９】
１０…コア制御領域
１１…メモリバンク領域
１２…電源領域
１３…データバス駆動領域
１４…Ｉ／Ｏ領域
２０…制御用ＴＳＶ群
２１…Ｉ／Ｏ電源用ＴＳＶ群
２２…ＤＱ用ＴＳＶ群
２３…周辺電源用ＴＳＶ群
３０…アドレス入力回路
３１…アドレスラッチ回路
３２…コマンド入力回路
３３…コマンドデコーダ回路
３４…リフレッシュ制御回路
３５…モードレジスタ
３６…クロック入力回路
３７…ＤＬＬ
３８…タイミングジェネレータ
４０…サブマット
４１…メインアンプ／ライトドライバ部
４２…デコーダ部
４３…リードライト回路（ＲＷＣ）
５０…データバスドライバ／レシーバ回路
５１…マルチプレクサ／デマルチプレクサ回路
Ｃ０…マルチコアＣＰＵチップ
Ｃ１…マルチコアＤＲＡＭチップ
ＤＢ…データバス
ＤＥＭＵＸ…デマルチプレクサ
ＩＳ…交差部
ＭＡＡ…メインアンプ列
ＭＡＴ…メモリマット
ＭＣＡ…メモリセルアレイ
ＭＵＸ…マルチプレクサ
ＳＡＡ…センスアンプ列
ＳＷＤＡ……サブワードドライバ列
Ｐ…パッド
【特許請求の範囲】
【請求項１】
半導体チップに複数のメモリコアを構成した半導体装置であって、
各々の前記メモリコアは、
第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、
前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、
前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、
前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１貫通電極群に含まれる前記複数の貫通電極は第１の方向に並べて配置され、前記第２貫通電極群に含まれる前記複数の貫通電極は前記第１の方向と交差する第２の方向に並べて配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリコアは、所定数のメモリバンクを前記第１の方向に並べたメモリバンク領域を含み、
前記第１貫通電極群は前記メモリバンク領域の前記第２の方向の両端部にそれぞれ配置され、
前記第２貫通電極群は前記メモリバンク領域の前記第１の方向の一端部に配置される、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１回路領域は、前記メモリバンク領域と前記第１の方向に隣接して配置され、
前記第２回路領域は、前記第１回路領域と前記第１の方向に隣接して配置される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１配線層には前記第１の方向に延びる配線群が形成され、
前記第１配線層の直下の第２配線層には前記第２の方向に延びる配線群が形成される、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２配線層において、前記メモリバンク領域と前記第１回路領域の上方の領域に前記第１電源の配線群が形成され、前記第２回路領域と前記第２貫通電極群の上方の領域に前記第２電源の配線群が形成され、前記第１回路領域と前記第２回路領域の間を境界として前記第１電源と前記第２電源が互いに分離されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１配線層において、前記メモリバンク領域と前記第１回路領域との上方の領域に、前記第１電源の配線群と前記データバスがそれぞれ形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２回路領域に接続される複数の前記外部端子である複数の貫通電極を前記第２の方向に並べて配置した第３貫通電極群を更に備え、
前記第３貫通電極群は、前記第２回路領域と前記第２貫通電極群との間の領域に配置されることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第２貫通電極群の上端は前記第２配線層と電気的に接続され、前記第３貫通電極群の上端は前記第２配線層の下方の所定の配線層と電気的に接続されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２配線層において、前記第２電源の配線群がメッシュ状に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２貫通電極群の各貫通電極は、複数のコンタクトを介して前記第２電源の配線群の対応する複数の配線と電気的に接続されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
複数のメモリコアを構成したマルチコアメモリチップと、
複数の制御コアを構成したマルチコア制御チップと、
を積層して構成され、前記マルチコアメモリチップと前記マルチコア制御チップとの間で複数の貫通電極を介してデータを送受信するメモリシステムにおいて、
各々の前記メモリコアは、
第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、
前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、
前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、
前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、
を備えることを特徴とするメモリシステム。
【請求項１３】
前記第１貫通電極群に含まれる前記複数の貫通電極は第１の方向に並べて配置され、前記第２貫通電極群に含まれる前記複数の貫通電極は前記第１の方向と交差する第２の方向に並べて配置されることを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記マルチコアメモリチップは、マルチコアＤＲＡＭチップであり、前記マルチコア制御チップは、マルチコアＣＰＵチップであることを特徴とする請求項１２に記載のメモリシステム。
【請求項１】
半導体チップに複数のメモリコアを構成した半導体装置であって、
各々の前記メモリコアは、
第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、
前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、
前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、
前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１貫通電極群に含まれる前記複数の貫通電極は第１の方向に並べて配置され、前記第２貫通電極群に含まれる前記複数の貫通電極は前記第１の方向と交差する第２の方向に並べて配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリコアは、所定数のメモリバンクを前記第１の方向に並べたメモリバンク領域を含み、
前記第１貫通電極群は前記メモリバンク領域の前記第２の方向の両端部にそれぞれ配置され、
前記第２貫通電極群は前記メモリバンク領域の前記第１の方向の一端部に配置される、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１回路領域は、前記メモリバンク領域と前記第１の方向に隣接して配置され、
前記第２回路領域は、前記第１回路領域と前記第１の方向に隣接して配置される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１配線層には前記第１の方向に延びる配線群が形成され、
前記第１配線層の直下の第２配線層には前記第２の方向に延びる配線群が形成される、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２配線層において、前記メモリバンク領域と前記第１回路領域の上方の領域に前記第１電源の配線群が形成され、前記第２回路領域と前記第２貫通電極群の上方の領域に前記第２電源の配線群が形成され、前記第１回路領域と前記第２回路領域の間を境界として前記第１電源と前記第２電源が互いに分離されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１配線層において、前記メモリバンク領域と前記第１回路領域との上方の領域に、前記第１電源の配線群と前記データバスがそれぞれ形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２回路領域に接続される複数の前記外部端子である複数の貫通電極を前記第２の方向に並べて配置した第３貫通電極群を更に備え、
前記第３貫通電極群は、前記第２回路領域と前記第２貫通電極群との間の領域に配置されることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第２貫通電極群の上端は前記第２配線層と電気的に接続され、前記第３貫通電極群の上端は前記第２配線層の下方の所定の配線層と電気的に接続されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２配線層において、前記第２電源の配線群がメッシュ状に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２貫通電極群の各貫通電極は、複数のコンタクトを介して前記第２電源の配線群の対応する複数の配線と電気的に接続されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
複数のメモリコアを構成したマルチコアメモリチップと、
複数の制御コアを構成したマルチコア制御チップと、
を積層して構成され、前記マルチコアメモリチップと前記マルチコア制御チップとの間で複数の貫通電極を介してデータを送受信するメモリシステムにおいて、
各々の前記メモリコアは、
第１電源によって動作し、パラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、
前記第１電源と電気的に分離された第２電源によって動作し、前記データバスを伝送される前記パラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と、
前記第１回路領域に前記第１電源を供給する複数の貫通電極を配置した第１貫通電極群と、
前記第２回路領域に前記第２電源を供給する複数の貫通電極を配置した第２貫通電極群と、
を備えることを特徴とするメモリシステム。
【請求項１３】
前記第１貫通電極群に含まれる前記複数の貫通電極は第１の方向に並べて配置され、前記第２貫通電極群に含まれる前記複数の貫通電極は前記第１の方向と交差する第２の方向に並べて配置されることを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記マルチコアメモリチップは、マルチコアＤＲＡＭチップであり、前記マルチコア制御チップは、マルチコアＣＰＵチップであることを特徴とする請求項１２に記載のメモリシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−７７３５８（Ｐ２０１３−７７３５８Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１７６５８（Ｐ２０１１−２１７６５８）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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