不揮発性半導体記憶装置
【課題】ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ｐ型の半導体基板１０１と、半導体基板１０１内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成されるｐ型の第１のＰウェル１０２と、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３と、を備える。
【解決手段】不揮発性半導体記憶装置は、ｐ型の半導体基板１０１と、半導体基板１０１内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成されるｐ型の第１のＰウェル１０２と、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、ビット線から読み出されるメモリセルのデータを検知して増幅するセンスアンプ部が設けられている。そして、ビット線に高い消去電圧が印加されるメモリセルの消去動作時に、この高い消去電圧がセンスアンプ部のトランジスタに印加されることを回避する必要がある。このために、ビット線とセンスアンプ部との間に、ビット線とセンスアンプ部の接続状態と非接続状態を制御するビット線接続トランジスタが配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５８６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＮＡＮＤ型フラッシュメモリでは、メモリチップのさらなる高密度化を実現させるためにメモリセルの微細化が進展している。ビット線接続トランジスタは、１本のビット線に１個設ける必要がある。メモリチップの高密度化のためには、ビット線の本数に応じた多数のビット線接続トランジスタが配置されるビット線接続部の微細化も望まれる。
【０００６】
本発明が解決しようとする課題は、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第１のＰウェルと、第１のＰウェルを囲み、第１のＰウェルを半導体基板から電気的に分離するｎ型の第１のＮウェルと、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の不揮発性半導体記憶装置の回路図である。
【図３】実施の形態のビット線接続部のパターンレイアウトの一例を示す図である。
【図４】実施の形態のビット線接続トランジスタのゲート長方向の模式断面図である。
【図５】実施の形態の不揮発性半導体装置の動作電圧を示す図である。
【図６】実施の形態のビット線接続トランジスタの動作時の電位関係を示す図である。
【図７】実施の形態のビット線接続トランジスタの動作時の電位関係を示す図である。
【図８】実施の形態のビット線接続部の素子間リーク電流のウェル電位依存性の評価結果を示す図である。
【図９】実施の形態のビット線接続トランジスタの消去動作時の別の電位関係を示す図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【発明を実施するための形態】
【０００９】
本実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第１のウェルと、第１のウェルを囲み、第１のウェルを半導体基板から電気的に分離するｎ型の第２のウェルと、を備える。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
本実施の形態の不揮発性半導体記憶装置は、ビット線接続トランジスタが形成されるビット線接続部のＰウェルを、Ｎウェルによりｐ型の半導体基板と電気的に分離する。これにより、ビット線接続部のＰウェルに負の電位を与えることが可能となる。
【００１１】
したがって、ビット線接続部における素子間リークが押さえられ、ビット線接続部の素子分離幅を縮小することができる。よって、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することか可能となる。
【００１２】
図１は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。
【００１３】
図１に示すように、不揮発性半導体記憶装置は、ｐ型の半導体基板（Ｐ−ｓｕｂ）１０１を用いて形成される。半導体基板１０１の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、１Ｅ１４〜１Ｅ１６ａｔｏｍｓ／ｃｍ３である。
【００１４】
そして、ビット線接続部に対応するｐ型の半導体基板（Ｐ−ｓｕｂ）１０１内に、ｐ型の第１のＰウェル（Ｐ−ｗｅｌｌ１）１０２が形成されている。第１のＰウェル１０２には、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成される。第１のＰウェル１０２の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。なお、本明細書中、ウェルの不純物濃度に分布がある場合、単に「ウェルの不純物濃度」と記述したときには、そのウェルにおけるピーク濃度を意味するものとする。
【００１５】
また、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３が形成されている。第１のＮウェル１０３は、側部領域（Ｎ−ｗｅｌｌ）１０３ａ、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０３ｂとで構成される。
【００１６】
第１のＮウェル１０３の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、側部領域（Ｎ−ｗｅｌｌ）１０３ａが、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３であり、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０３ｂが、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。
【００１７】
このように、ビット線接続部は、第１のＰウェル１０２と第１のＮウェル１０３とで構成される二重ウェルに形成されている。
【００１８】
さらに、センスアンプ部に対応する半導体基板１０１内に、第１のＰウェル１０２と離間して形成されるｐ型の第２のＰウェル（Ｐ−ｗｅｌｌ２）１０４が形成されている。第２のＰウェル１０４には、センスアンプのｎ型トランジスタＳＡｎが形成されている。第２のＰウェル１０４の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００１９】
また、センスアンプ部に対応するｐ型の半導体基板１０１内に、ｎ型の第２のＮウェル（Ｎ−ｗｅｌｌ）１０５が形成されている。第２のＮウェル１０５には、センスアンプのｐ型トランジスタＳＡｐが形成されている。第２のＮウェル１０５の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００２０】
さらに、メモリセル部に対応するｐ型の半導体基板１０１内に、ｐ型のセルＰウェル（ｃｅｌｌ−Ｐ−ｗｅｌｌ）１０６が形成されている。セルＰウェル１０６には、メモリセルトランジスタＭＴ１、ＭＴ２等が形成されている。セルＰウェル１０６の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００２１】
また、セルＰウェル１０６を囲み、セルＰウェル１０６を半導体基板１０１から電気的に分離する第３のＮウェル１０７が形成されている。第３のＮウェル１０７は、側部領域（Ｎ−ｗｅｌｌ）１０７ａ、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ２）１０７ｂとで構成される。
【００２２】
第３のＮウェル１０７の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、側部領域（Ｎ−ｗｅｌｌ）１０７ａが、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３であり、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０７ｂが、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。
【００２３】
このように、メモリセル部は、セルＰウェル１０６と第３のＮウェル１０７とで構成される二重ウェルに形成されている。
【００２４】
図２は、本実施の形態の不揮発性半導体記憶装置の回路図である。図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のＭＩＳトランジスタであるメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎでメモリセルアレイ４００が構成される。メモリセルアレイ４００においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００２５】
メモリセルアレイ４００において、例えば、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリングを構成している。
【００２６】
直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００２７】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００２８】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。
【００２９】
メモリセルトランジスタＭＴ１１、ＭＴ２１、・・・・・、ＭＴｍ１、メモリセルトランジスタＭＴ１２、ＭＴ２２、・・・・・、ＭＴｍ２、・・・・・・メモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・、ＭＴｍｎのそれぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチ部４０２のワード線スイッチトランジスタに接続される。
【００３０】
それぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチ部４０２を介して、昇圧回路等に接続される。そして、ワード線スイッチ部４０２により、ワード線ＷＬ１〜ＷＬｎのゲート電極に印加される動作電圧が制御される。
【００３１】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチ部４０４のトランジスタに接続される。選択ゲートスイッチ部４０４により、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのゲート電極に印加される動作電圧が制御される。
【００３２】
また、ワード線ＷＬ１〜ＷＬｎおよび選択ゲート線ＳＧＳと選択ゲート線ＳＧＤは、ワード線スイッチ部４０２および選択ゲートスイッチ部４０４を介してローデコーダ４０８に接続される。ローデコーダ４０８は、行アドレス信号をデコードして行アドレスデコード信号を得て、ワード線スイッチ部４０２および選択ゲートスイッチ部４０４のトランジスタのゲート電圧を制御する。
【００３３】
選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。カラムデコーダ４１０は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。
【００３４】
センスアンプ部４１２は、ローデコーダ４０８およびカラムデコーダ４１０によって選択されたメモリセルトランジスタから、ビット線ＢＬ１〜ＢＬｍを介して読み出されたデータを増幅する。
【００３５】
また、メモリセルアレイ４００とセンスアンプ部４１２との間に、ビット線接続部４１４が設けられる。ビット線接続部４１４には、ビット線ＢＬ１〜ＢＬｍとセンスアンプ部の接続状態と非接続状態を制御するビット線接続トランジスタＨＴ１〜ＨＴｍが配置されている。ビット線ＢＬ１〜ＢＬｍのそれぞれが、ビット線接続トランジスタＨＴ１〜ＨＴｍに接続されている。
【００３６】
ビット線接続部４１４は、ビット線に高い消去電圧が印加されるメモリセルの消去動作時に、この高い消去電圧がセンスアンプ部４１２のトランジスタに印加されることを回避するために設けられる。
【００３７】
図３は、ビット線接続部４１４のパターンレイアウトの一例を示す図である。図中、矩形領域がビット線接続トランジスタの素子領域ＡＡ、斜線領域がビット線接続トランジスタのゲート電極ＧＣのパターンを示している。また、素子領域ＡＡ間の領域が素子分離領域ＳＴＩを示している。
【００３８】
図２からもわかるように、ビット線接続トランジスタは１本のビット線に１個設けられる。もっとも、ビット線のピッチはきわめて小さいため、ビット線１本につき、１個のビット線接続トランジスタをワード線方向（ビット線に垂直な方向）に並べて配置するのは困難である。
【００３９】
そこで、例えば、図３に示すように、複数のビット線をグループ化し、そのグループに属するビット線に接続される複数のビット線接続トランジスタを、ビット線方向にセンスアンプ部側に向けて１列に配置する。
【００４０】
図３では、一例として、１６本のビット線を１つのグループとし、１６個のビット線接続トランジスタをビット線方向に配置する。そして、別のグルーブの１６個のビット線接続トランジスタをワード線方向に隣接するよう配置して行く。例えば、ビット線ＢＬ１〜ＢＬ１６に接続されるビット線接続トランジスタＨＴ１〜ＨＴ１６をビット線方向に配置し、ビット線ＢＬ１７〜ＢＬ３２に接続されるビット線接続トランジスタＨＴ１７〜ＨＴ３２を、ビット線接続トランジスタＨＴ１〜ＨＴ１６に対し、ワード線方向に隣接するよう配置する。このようなレイアウトにより、１本のビット線に対し、１個のビット線接続トランジスタを接続し、これらを配置することを可能にしている。
【００４１】
なお、図３中ビット線接続トランジスタＨＴｋ（ｋ＝１〜６４）は、メモリセルアレイ側コンタクトＢＣｋを介して上層配線（図示せず）でビット線ＢＬｋに接続され、センスアンプ部側コンタクトＳＣｋを介して上層配線（図示せず）でセンスアンプ部４１２と接続される。
【００４２】
上述のように、メモリチップの高密度化のためには、多数のビット線接続トランジスタが配置されるビット線接続部の微細化が望まれる。本実施の形態によれば、ビット線接続部４１４を二重ウェルの中に形成するため、ウェルの電位を独立に負側に設定することが可能となる。すなわち、第１のＰウェル１０２のウェル電位を０Ｖ未満とすることを可能とする。このため、素子間のリーク電流が押さえられ、素子間距離、いいかえれば素子分離幅を縮小することが可能となる。
【００４３】
具体的には、図３に示すレイアウトであれば、図中のｄ１またはｄ２で示す距離を短くすることが可能である。ｄ１の距離を短くすれば、例えば、ワード線方向に配置できるビット線接続トランジスタの数を増やすことができる。したがって、グループ化すべきトランジスタの個数を少なくすることが可能となる。よって、ビット線接続部４１４のビット線方向の幅を縮小できる。また、ｄ２の距離を短くすれば、グループ化すべきトランジスタの個数が変わらないとしても、ビット線接続部４１４のビット線方向の幅を縮小できる。
【００４４】
図４は、本実施の形態のビット線接続トランジスタのゲート長方向の模式断面図である。
【００４５】
ビット線接続トランジスタＨＴｋは、半導体基板１０内の第１のＰウェル１０２上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域１６と第２のソース・ドレイン領域１８とを備えている。
【００４６】
半導体基板１０は、例えばシリコンである。そして、ゲート絶縁膜１２は、例えばシリコン酸化膜である。ゲート電極１４は、例えば、メモリセルのワード線と同様の積層構造を備える。例えば多結晶シリコンの電荷蓄積膜１４ａ、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜１４ｂ、ブロック絶縁膜１４ｂに設けられる開口部を介して電荷蓄積膜１４ａと導通する、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜１４ｃで形成される。
【００４７】
半導体基板１０、ゲート絶縁膜１２、ゲート電極１４の材料は、必ずしも例示した材料に限定されるものではない。例えば、コントロールゲート電極膜１４ｃとして、多結晶シリコンとコバルトシリサイドの積層膜、多結晶シリコンとタングステンシリサイドの積層膜、多結晶シリコンとニッケルシリサイドの積層膜、タングステン膜、窒化タングステン膜等、その他の材料を適用することも可能である。
【００４８】
第１のソース・ドレイン領域１６は、第１のｎ型不純物層１６ａと、第１のｎ型不純物層１６ａよりも不純物濃度が高く深さの浅い第２のｎ型不純物層１６ｂを備えている。
【００４９】
第１のｎ型不純物層１６ａは、例えば不純物をリン（Ｐ）とするｎ−型拡散層である。第１のｎ型不純物層１６ａの不純物濃度は、例えば１Ｅ１８ａｔｏｍｓ／ｃｍ３〜１Ｅ２０ａｔｏｍｓ／ｃｍ３程度である。
【００５０】
第２のｎ型不純物層１６ｂは、第１のｎ型不純物層１６ａよりゲート電極１４から離間し、かつ、第１のｎ型不純物層１６ａに囲まれて形成される。第２のｎ型不純物層１６ｂは、例えば不純物を砒素（Ａｓ）とするｎ＋型拡散層である。第２のｎ型不純物層１６ｂの不純物濃度は、例えば１Ｅ１９ａｔｏｍｓ／ｃｍ３〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度である。
【００５１】
このように、第１のソース・ドレイン領域１６は、いわゆるＤＤＤ構造を備えている。本明細書中「ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造」とは、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース・ドレイン構造の一形態であって、ｎ＋不純物層と、そのｎ＋不純物層を囲み、ｎ＋不純物層よりも不純物濃度の低いｎ−不純物層との２つの不純物層を備える構造を意味するものとする。
【００５２】
そして、第２のソース・ドレイン領域１８は、第１のｎ型不純物層１６ａよりも不純物濃度が低く深さの浅い第３のｎ型不純物層１８ａと、第３のｎ型不純物層１８ａよりも不純物濃度が高く深さの深い第４のｎ型不純物層１８ｂを備える。加えて、第４のｎ型不純物層１８ｂよりも不純物濃度が低く、深さの深い第５のｎ型不純物層１８ｃを備えている。
【００５３】
第３のｎ型不純物層１８ａは、例えば不純物をリン（Ｐ）とするｎ−型拡散層である。第３のｎ型不純物層１８ａの不純物濃度は、例えば１Ｅ１７ａｔｏｍｓ／ｃｍ３〜１Ｅ１９ａｔｏｍｓ／ｃｍ３程度である。
【００５４】
第４のｎ型不純物層１８ｂは、第３のｎ型不純物層１８ａよりゲート電極１４から離間して形成される。第４のｎ型不純物層１８ｂは、例えば不純物を砒素（Ａｓ）とするｎ＋型拡散層である。第４のｎ型不純物層１８ｂの不純物濃度は、例えば１Ｅ１９ａｔｏｍｓ／ｃｍ３〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度である。
【００５５】
第５のｎ型不純物層１８ｃは、第３のｎ型不純物層１８ａよりゲート電極１４から離間し、かつ、第４のｎ型不純物層１８ｂを囲むように形成される。例えば不純物をリン（Ｐ）とするｎ−型拡散層である。第５のｎ型不純物層１６ａの不純物濃度は、例えば１Ｅ１８ａｔｏｍｓ／ｃｍ３〜１Ｅ２０ａｔｏｍｓ／ｃｍ３程度である。
【００５６】
このように、第２のソース・ドレイン領域１８は、いわゆるＬＤＤ構造を備えている。本明細書中「ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造」とは、ＭＩＳＦＥＴのソース・ドレイン構造の一形態であって、ｎ＋不純物層と、そのｎ＋不純物層よりもゲート電極側に位置し、ｎ＋不純物層よりも不純物濃度が低く深さの浅いｎ−不純物層との２つの不純物層を備える構造を意味するものとする。
【００５７】
ゲート電極１４および半導体基板１０上には、層間絶縁膜２０が形成される。層間絶縁膜２０は、例えば、シリコン酸化膜である。
【００５８】
層間絶縁膜２０を貫通して、第１のソース・ドレイン領域１６と第１の配線２２を接続する第１のコンタクト電極２４が形成されている。第１のコンタクト電極２４が、図３中におけるセンスアンプ側コンタクトＳＣｋである。また、第２のソース・ドレイン電極１８と第２の配線２６を接続する第２のコンタクト電極２８が設けられている。第２のコンタクト電極２８が、図３中におけるビット線側コンタクトＢＣｋである。第１の配線２２、第１のコンタクト電極２４、第２の配線２６、および第２のコンタクト電極２８は、例えば、タングステン（Ｗ）で形成される。
【００５９】
第１のソース・ドレイン領域１６は、第１のコンタクト電極２４および第１の配線２２を介して、センスアンプ部４１２に接続される。また、第２のソース・ドレイン領域１８は、第２のコンタクト電極２８および第２の配線２６を介して、ビット線ＢＬｋに接続される。
【００６０】
本実施の形態のビット線接続トランジスタＨＴｋは、ソース・ドレイン領域の一方がＤＤＤ構造を備え、他方がＬＤＤ構造を備える。一方がＤＤＤ構造を備えることで、寄生抵抗が低減される。したがって、ビット線ＢＬｋのデータを読み出す際に高い駆動力を保証することができる。また、他方がＬＤＤ構造を備えることで、メモリセルデータの消去動作時のゲート端部における表面耐圧を確保することができる。よって、高い信頼性も保証することができる。
【００６１】
次に、本実施の形態の不揮発性半導体記憶装置のメモリセルデータの動作時の電位関係について説明する。図５は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。
【００６２】
ここで、図５中、Ｖｄｄは電源電圧であり、例えば、１〜４Ｖである。Ｖｐｇｍは書き込み電圧であり、例えば、１３〜２６Ｖである。Ｖｒｅａｄは読み出し電圧であり、Ｖｄｄより高く、例えば、２〜９Ｖである。Ｖｐａｓｓは中間電圧であり、例えば、３〜１３Ｖである。Ｖｂｌはプリチャージ電圧であり、例えば、０．５〜１Ｖである。Ｖｂｂは基板（ウェル）電圧であり、例えば、０Ｖである。また、Ｖｅｒａは消去電圧であり、例えば、１３〜２６Ｖである。
【００６３】
図５に示すように、メモリセルデータの消去動作時には、メモリセル部の半導体基板１０１には、高電圧の消去電圧Ｖｅｒａが印加される。そして、この電圧がビット線ＢＬ１〜ｍに印加される。
【００６４】
図６および図７は、本実施の形態の不揮発性半導体記憶装置の動作時の電位関係を示す模式断面図である。図６は消去動作時、図７は読み出し、または、書き込み動作時の電位関係である。
【００６５】
上述のように、ビット線接続トランジスタＨＴｋの第２のソース・ドレイン領域１８は、第２のコンタクト電極２８および第２の配線２６を介して、ビット線ＢＬｋに接続される。したがって、図６に示すように、第２のソース・ドレイン領域１８は、消去動作時にＶｅｒａが印加されることになる。一方、第１のソース・ドレイン領域１６は、第１のコンタクト電極２４および第１の配線２２を介して、センスアンプ部４１２に接続される。
【００６６】
このため、ビット線接続トランジスタＨＴｋは、消去動作時には、高電圧のＶｅｒａが、センスアンプ部に印加されないよう、ゲート電極１４に、例えば、Ｖｄｄの電圧を印加して、オフ状態を維持する。
【００６７】
したがって、消去動作時には、第２のソース・ドレイン領域１８と第１のＰウェル１０２間の、特にゲート電極端には高電界が印加される。このため、第２のソース・ドレイン領域１８の接合耐圧の劣化やリーク電流増大などの信頼性不良が生じる恐れがある。したがって、第２のソース・ドレイン領域１８側では、表面耐圧を高くするとともに接合リークを抑制することが要求される。
【００６８】
一方、第１のソース・ドレイン領域１６に対し、センスアンプ部４１２から与えられる電圧は、Ｖｄｄである。したがって、消去動作時に、第１のソース・ドレイン領域１６には、第２のソース・ドレイン領域１８のような高電圧が印加されることはない。
【００６９】
読み出し、および、書き込み時には、第１のソース・ドレイン領域１６には、ビット線ＢＬｋから、０ＶまたはＶｄｄが印加される。また、第２のソース・ドレイン領域１８にもセンスアンプ部４１２から、０ＶまたはＶｄｄが印加される。ゲート電極１４に、例えば、Ｖｒｅａｄの電圧を印加して、オン状態を維持する。したがって、図７に示すように、いずれの状態においても、第１のソース・ドレイン領域１６、および、第２のソース・ドレイン領域１８に消去動作時のような高電圧が印加されることはない。
【００７０】
なお、第１のＰウェル１０２には、Ｐウェルコンタクト電極３０を介して、負のウェル電位（図６、７中Ｖｂｂ）が印加される。Ｖｂｂは、例えば、−０．５Ｖである。
【００７１】
また、ビット線接続部のすべての素子が、第１のＮウェル１０３と第１のＰウェル１０２で構成される二重ウェル内に位置することが、面積縮小化の観点から望ましい。また、図６、７に図示するＰウェルコンタクト電極３０は、同一の第１のＰウェル１０２内に複数存在する。
【００７２】
以上のような、ビット線接続トランジスタＨＴｋの動作時における特異な電位関係に着目し、本実施の形態のビット線接続トランジスタＨＴｋでは、ソース・ドレイン構造が、図４に示すように最適化されている。
【００７３】
まず、読み出し、書き込み、消去いずれの動作時にも、高い電圧が印加されない第１のソース・ドレイン領域１６にＤＤＤ構造を採用する。これにより、駆動力を高くするとともに、ソース・ドレイン領域１６の面積を縮小し、チップサイズの縮小を容易にする。
【００７４】
すなわち、ｎ−型拡散層となる第１のｎ型不純物層１６ａの不純物濃度を第３のｎ型不純物層１８ａより高くし、深さも深くする。これにより、ｎ−型拡散層の寄生抵抗を低減し、ビット線接続トランジスタＨＴｋの駆動力を向上させる。
【００７５】
そして、消去動作時に高い電圧が印加される第２のソース・ドレイン領域１８にＬＤＤ構造を採用し、第２のソース・ドレイン領域１８側の表面耐圧を向上させる。
【００７６】
すなわち、第３のｎ型不純物層１８ａを、濃度が薄く浅いｎ−型拡散層とすることによりオフ時の空乏化を促進するとともに、ｎ−型拡散層での電圧降下を大きくして表面耐圧を向上させる。
【００７７】
ビット線接続部４１４の隣接する素子領域間に最大電圧が印加されるのは、図７に示す、読み出し、または書き込み時である。すなわち、隣接するビット線接続トランジスタＨＴに接続されるビット線ＢＬの電位が逆になる場合であり、素子領域間に印加される最大電圧はＶｄｄである。図６の消去動作時には最近接の素子領域間は同電位になるため、素子間リークが厳しくなることはない。
【００７８】
したがって、第１のＰウェルの電位は、メモリセルのデータ読み出し時、または、メモリセルへのデータ書き込み時に、素子間耐圧を向上させ、素子間リークを抑制する観点から０Ｖ未満となることが望ましい。
【００７９】
図８は、ビット線接続部の素子間リーク電流のウェル電位依存性の評価結果を示す図である。図３に示すレイアウトパターンで、着目する１個のビット線接続トランジスタ、例えば、ＨＴ１８と、その周りのビット線接続トランジスタ、例えば、ＨＴ１、ＨＴ２、ＨＴ３、ＨＴ１７、ＨＴ１９、ＨＴ３３、ＨＴ３４、ＨＴ３５間の素子間リークを評価している。ＨＴ１８をオン状態にし、ＳＣ１８、ＢＣ１８の印加電圧Ｖａを０〜５Ｖまで変化させた。ＨＴ１、ＨＴ２、ＨＴ３、ＨＴ１７、ＨＴ１９、ＨＴ３３、ＨＴ３４、ＨＴ３５の素子領域は０Ｖに固定している。また、Ｐウェルの電位は、０、−０．３Ｖ、−０．５Ｖ、−１．０Ｖと変化させている。なお、素子分離幅ｄ１、ｄ２は０．３μｍとしている。
【００８０】
図８から明らかなように、例えば、Ｖａ＝２．３Ｖで見たときに、Ｐウェルの電位を０Ｖから−０．５Ｖにすると、素子間リーク電流が約１．５桁減少している。したがって、本実施の形態は、ビット線接続部４１４の素子分離幅（素子間距離）を縮小させる上で、きわめて有効であることがわかる。
【００８１】
なお、素子間リーク電流や素子分離耐圧を向上させる観点からは、ビット線接続部４１４が形成される、第１のＰウェル１０２のウェル濃度は高い方が望ましい。したがって、第１のＰウェル１０２の不純物濃度は、半導体基板１０１の不純物濃度よりも高いことが望ましい。
【００８２】
もっとも、上述のように、メモリセルの消去動作時には、ビット線接続トランジスタの、第２のソース・ドレイン領域１８には高電圧のＶｅｒａが印加される。このため、第２のソース・ドレイン領域１８側の表面耐圧を向上させる観点からは、第１のＰウェル１０２のウェル濃度は低い方が望ましい。したがって、第１のＰウェル１０２の不純物濃度は、ソース・ドレイン領域とウェルの間に高電圧の印加されない、第２のＰウェル１０４や、セルＰウェル１０６よりも低いことが望ましい。
【００８３】
また、高電圧のＶｅｒａが印加される第２のソース・ドレイン領域１８と第１のＮウェル１０３との間の縦方向のパンチスルーを抑制する観点から、第１のＰウェル１０２の深さ（図１中のＬ１）は、第２のＰウェル１０４の深さ（図１中のＬ２）や、セルＰウェル１０６の深さ（図１中のＬ３）よりも深いことが望ましい。
【００８４】
図９は、本実施の形態の不揮発性半導体記憶装置の消去動作時の別の電位関係を示す模式断面図である。
【００８５】
メモリセルの消去動作時の、表面耐圧を向上させ、接合リーク電流を低減する観点から、Ｐウェルコンタクト電極３０によって印加される第１のＰウェルの電位（図８中Ｖｂｂ）を、メモリセルのデータ消去時に、０Ｖ以上とすることが望ましく、０Ｖより高く、例えば、０．５Ｖとすることがより望ましい。これにより、消去動作時に、ビット線接続トランジスタの、第２のソース・ドレイン領域１８と第１のＰウェル１０２間に印加される電圧が緩和され、表面耐圧の向上と、接合リーク電流の低減が実現される。
【００８６】
この際、第１のＮウェル１０３の電位は、接合が順方向にならないように、例えば、第１のＰウェル１０２の電位と同電位に保たれる。また、半導体基板１０１の電位は、例えば、０Ｖに固定される。
【００８７】
例えば、第１のＰウェルの電位を制御するウェル電位制御部を別途設けることにより、メモリセルのデータ読み出し時、または、メモリセルへのデータ書き込み時に、ウェル電位を０Ｖ未満とし、メモリセルのデータ消去時にウェル電位を０Ｖ以上、または０Ｖより高く制御することが可能となる。
【００８８】
例えば、図２に示したワード線スイッチ部４０２等のロー系のコア回路でも、ビット線接続部４１４同様、微細化のために、素子間距離を縮小する要請はある。もっとも、例えば、ワード線スイッチ部４０２のトランジスタのソース・ドレイン領域には、一般に、Ｖｅｒａよりも高い電圧に設定されるＶｐｇｍが印加される。このため、ビット線接続部４１４よりもソース・ドレイン領域の表面耐圧や接合リークに対する要求が厳しくなる傾向にある。したがって、ワード線スイッチ部４０２等のロー系のコア回路と比較すれば、ビット線接続部４１４は、本実施の形態のように、ウェルに負電圧を印加したり、ウェル濃度を高くしたりする設計が容易である。
【００８９】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。図１０〜図１３は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【００９０】
まず、図１０に示すようにｐ型の半導体基板（Ｐ−ｓｕｂ）１０１上に、素子分離領域ＳＴＩおよび犠牲酸化膜１１０を形成する。次に、犠牲酸化膜１１０上にフォトレジスト膜１２０を塗布する。次に、フォトリソグラフィー法により、第１のＮウェルの１０３の側部領域（Ｎ−ｗｅｌｌ）１０３ａ、第２のＮウェル（Ｎ−ｗｅｌｌ）１０５、第３のＮウェル（Ｎ−ｗｅｌｌ）１０７の側部領域１０７ａに対応した開口部をフォトレジスト膜１２０に形成する。その後、半導体基板１０１内に、第１のＮウェルの１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７の側部領域１０７ａを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜１２０をマスクにイオン注入する。
【００９１】
このように、第１のＮウェル１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７を同時形成する。したがって、第１のＮウェル１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７の深さは同じ深さとなる。
【００９２】
次に、図１１に示すように、フォトレジスト膜１２０を剥離した後に、犠牲酸化膜１１０上にフォトレジスト膜１２１を塗布する。次に、フォトリソグラフィー法により、第２のＰウェル（Ｐ−ｗｅｌｌ２）１０４に対応した開口部をフォトレジスト膜１２１に形成する。その後、半導体基板１０１内第２のＰウェル１０４を形成するための不純物、例えば、ボロンを、フォトレジスト膜１２１をマスクにイオン注入する。
【００９３】
次に、図１２に示すように、フォトレジスト膜１２１を剥離した後に、犠牲酸化膜１１０上にフォトレジスト膜１２２を塗布する。次に、フォトリソグラフィー法により、第１のＰウェル１０２（Ｐ−ｗｅｌｌ１）に対応した開口部をフォトレジスト膜１２２に形成する。その後、半導体基板１０１内に、第１のＮウェル１０３の底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０３ｂを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜１２２をマスクにイオン注入する。続いて、半導体基板１０１内に、第１のＰウェル１０２を形成するための不純物、例えば、ボロンを、フォトレジスト膜１２２をマスクにイオン注入する。
【００９４】
このように、第１のＰウェル１０２と、第１のＮウェル１０３の底部領域１０３ｂは同一のフォトレジスト膜１２２をマスクに形成する。
【００９５】
次に、図１３に示すように、フォトレジスト膜１２２を剥離した後に、犠牲酸化膜１１０上にフォトレジスト膜１２３を塗布する。次に、フォトリソグラフィー法により、セルＰウェル１０６（ｃｅｌｌ−Ｐ−ｗｅｌｌ）に対応した開口部をフォトレジスト膜１２３に形成する。その後、半導体基板１０１内に、第３のＮウェル１０７の底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ２）１０７ｂを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜１２３をマスクにイオン注入する。続いて、半導体基板１０１内に、セルＰウェル１０６を形成するための不純物、例えば、ボロンを、フォトレジスト膜１２３をマスクにイオン注入する。
【００９６】
このように、セルＰウェル１０６と、第３のＮウェル１０７の底部領域１０７ｂは同一のフォトレジスト膜１２３をマスクに形成する。
【００９７】
その後、例えば、公知の製造方法により、ビット線接続トランジスタＨＴｋ、センスアンプのｎ型トランジスタＳＡｎ、センスアンプのｐ型トランジスタＳＡｐ、メモリセルトランジスタＭＴ１、ＭＴ２等の素子を形成する。
【００９８】
本実施の形態の半導体記憶装置の製造方法では、第１のＮウェル１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７を同時形成することにより製造工程の簡略化が実現されている。また、第１のＰウェル１０２と、第１のＮウェル１０３の底部領域１０３ｂを、同一のフォトレジスト膜１２２をマスクに形成することにより、製造工程の簡略化が実現されている。さらに、セルＰウェル１０６と、第３のＮウェル１０７の底部領域１０７ｂを、同一のフォトレジスト膜１２３をマスクに形成することにより、製造工程の簡略化が実現されている。
【００９９】
以上、本実施の形態によれば、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することが可能となる。
【０１００】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１０１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１０２】
１０１ 半導体基板
１０２ 第１のＰウェル
１０３ 第１のＮウェル
１０４ 第２のＰウェル
１０５ 第２のＮウェル
１０６ セルＰウェル
１０７ 第３のＮウェル
４１２ センスアンプ部
４１４ ビット線接続部
ＢＬ１〜ｍ ビット線
ＨＴｋ ビット線接続トランジスタ
ＳＡｎ ｎ型トランジスタ
ＳＡｐ ｐ型トランジスタ
ＭＴ１ メモリセルトランジスタ
ＭＴ２ メモリセルトランジスタ
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、ビット線から読み出されるメモリセルのデータを検知して増幅するセンスアンプ部が設けられている。そして、ビット線に高い消去電圧が印加されるメモリセルの消去動作時に、この高い消去電圧がセンスアンプ部のトランジスタに印加されることを回避する必要がある。このために、ビット線とセンスアンプ部との間に、ビット線とセンスアンプ部の接続状態と非接続状態を制御するビット線接続トランジスタが配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５８６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＮＡＮＤ型フラッシュメモリでは、メモリチップのさらなる高密度化を実現させるためにメモリセルの微細化が進展している。ビット線接続トランジスタは、１本のビット線に１個設ける必要がある。メモリチップの高密度化のためには、ビット線の本数に応じた多数のビット線接続トランジスタが配置されるビット線接続部の微細化も望まれる。
【０００６】
本発明が解決しようとする課題は、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第１のＰウェルと、第１のＰウェルを囲み、第１のＰウェルを半導体基板から電気的に分離するｎ型の第１のＮウェルと、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の不揮発性半導体記憶装置の回路図である。
【図３】実施の形態のビット線接続部のパターンレイアウトの一例を示す図である。
【図４】実施の形態のビット線接続トランジスタのゲート長方向の模式断面図である。
【図５】実施の形態の不揮発性半導体装置の動作電圧を示す図である。
【図６】実施の形態のビット線接続トランジスタの動作時の電位関係を示す図である。
【図７】実施の形態のビット線接続トランジスタの動作時の電位関係を示す図である。
【図８】実施の形態のビット線接続部の素子間リーク電流のウェル電位依存性の評価結果を示す図である。
【図９】実施の形態のビット線接続トランジスタの消去動作時の別の電位関係を示す図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【発明を実施するための形態】
【０００９】
本実施の形態の不揮発性半導体記憶装置は、ｐ型の半導体基板と、半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第１のウェルと、第１のウェルを囲み、第１のウェルを半導体基板から電気的に分離するｎ型の第２のウェルと、を備える。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
本実施の形態の不揮発性半導体記憶装置は、ビット線接続トランジスタが形成されるビット線接続部のＰウェルを、Ｎウェルによりｐ型の半導体基板と電気的に分離する。これにより、ビット線接続部のＰウェルに負の電位を与えることが可能となる。
【００１１】
したがって、ビット線接続部における素子間リークが押さえられ、ビット線接続部の素子分離幅を縮小することができる。よって、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することか可能となる。
【００１２】
図１は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。
【００１３】
図１に示すように、不揮発性半導体記憶装置は、ｐ型の半導体基板（Ｐ−ｓｕｂ）１０１を用いて形成される。半導体基板１０１の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、１Ｅ１４〜１Ｅ１６ａｔｏｍｓ／ｃｍ３である。
【００１４】
そして、ビット線接続部に対応するｐ型の半導体基板（Ｐ−ｓｕｂ）１０１内に、ｐ型の第１のＰウェル（Ｐ−ｗｅｌｌ１）１０２が形成されている。第１のＰウェル１０２には、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成される。第１のＰウェル１０２の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。なお、本明細書中、ウェルの不純物濃度に分布がある場合、単に「ウェルの不純物濃度」と記述したときには、そのウェルにおけるピーク濃度を意味するものとする。
【００１５】
また、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３が形成されている。第１のＮウェル１０３は、側部領域（Ｎ−ｗｅｌｌ）１０３ａ、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０３ｂとで構成される。
【００１６】
第１のＮウェル１０３の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、側部領域（Ｎ−ｗｅｌｌ）１０３ａが、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３であり、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０３ｂが、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。
【００１７】
このように、ビット線接続部は、第１のＰウェル１０２と第１のＮウェル１０３とで構成される二重ウェルに形成されている。
【００１８】
さらに、センスアンプ部に対応する半導体基板１０１内に、第１のＰウェル１０２と離間して形成されるｐ型の第２のＰウェル（Ｐ−ｗｅｌｌ２）１０４が形成されている。第２のＰウェル１０４には、センスアンプのｎ型トランジスタＳＡｎが形成されている。第２のＰウェル１０４の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００１９】
また、センスアンプ部に対応するｐ型の半導体基板１０１内に、ｎ型の第２のＮウェル（Ｎ−ｗｅｌｌ）１０５が形成されている。第２のＮウェル１０５には、センスアンプのｐ型トランジスタＳＡｐが形成されている。第２のＮウェル１０５の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００２０】
さらに、メモリセル部に対応するｐ型の半導体基板１０１内に、ｐ型のセルＰウェル（ｃｅｌｌ−Ｐ−ｗｅｌｌ）１０６が形成されている。セルＰウェル１０６には、メモリセルトランジスタＭＴ１、ＭＴ２等が形成されている。セルＰウェル１０６の不純物は、例えばボロン（Ｂ）であり、不純物濃度は、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である。
【００２１】
また、セルＰウェル１０６を囲み、セルＰウェル１０６を半導体基板１０１から電気的に分離する第３のＮウェル１０７が形成されている。第３のＮウェル１０７は、側部領域（Ｎ−ｗｅｌｌ）１０７ａ、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ２）１０７ｂとで構成される。
【００２２】
第３のＮウェル１０７の不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、不純物濃度は、側部領域（Ｎ−ｗｅｌｌ）１０７ａが、例えば、５Ｅ１７〜１Ｅ１８ａｔｏｍｓ／ｃｍ３であり、底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０７ｂが、例えば、５Ｅ１６〜１Ｅ１７ａｔｏｍｓ／ｃｍ３である。
【００２３】
このように、メモリセル部は、セルＰウェル１０６と第３のＮウェル１０７とで構成される二重ウェルに形成されている。
【００２４】
図２は、本実施の形態の不揮発性半導体記憶装置の回路図である。図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のＭＩＳトランジスタであるメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎでメモリセルアレイ４００が構成される。メモリセルアレイ４００においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００２５】
メモリセルアレイ４００において、例えば、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリングを構成している。
【００２６】
直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００２７】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００２８】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。
【００２９】
メモリセルトランジスタＭＴ１１、ＭＴ２１、・・・・・、ＭＴｍ１、メモリセルトランジスタＭＴ１２、ＭＴ２２、・・・・・、ＭＴｍ２、・・・・・・メモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・、ＭＴｍｎのそれぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチ部４０２のワード線スイッチトランジスタに接続される。
【００３０】
それぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチ部４０２を介して、昇圧回路等に接続される。そして、ワード線スイッチ部４０２により、ワード線ＷＬ１〜ＷＬｎのゲート電極に印加される動作電圧が制御される。
【００３１】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチ部４０４のトランジスタに接続される。選択ゲートスイッチ部４０４により、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのゲート電極に印加される動作電圧が制御される。
【００３２】
また、ワード線ＷＬ１〜ＷＬｎおよび選択ゲート線ＳＧＳと選択ゲート線ＳＧＤは、ワード線スイッチ部４０２および選択ゲートスイッチ部４０４を介してローデコーダ４０８に接続される。ローデコーダ４０８は、行アドレス信号をデコードして行アドレスデコード信号を得て、ワード線スイッチ部４０２および選択ゲートスイッチ部４０４のトランジスタのゲート電圧を制御する。
【００３３】
選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。カラムデコーダ４１０は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。
【００３４】
センスアンプ部４１２は、ローデコーダ４０８およびカラムデコーダ４１０によって選択されたメモリセルトランジスタから、ビット線ＢＬ１〜ＢＬｍを介して読み出されたデータを増幅する。
【００３５】
また、メモリセルアレイ４００とセンスアンプ部４１２との間に、ビット線接続部４１４が設けられる。ビット線接続部４１４には、ビット線ＢＬ１〜ＢＬｍとセンスアンプ部の接続状態と非接続状態を制御するビット線接続トランジスタＨＴ１〜ＨＴｍが配置されている。ビット線ＢＬ１〜ＢＬｍのそれぞれが、ビット線接続トランジスタＨＴ１〜ＨＴｍに接続されている。
【００３６】
ビット線接続部４１４は、ビット線に高い消去電圧が印加されるメモリセルの消去動作時に、この高い消去電圧がセンスアンプ部４１２のトランジスタに印加されることを回避するために設けられる。
【００３７】
図３は、ビット線接続部４１４のパターンレイアウトの一例を示す図である。図中、矩形領域がビット線接続トランジスタの素子領域ＡＡ、斜線領域がビット線接続トランジスタのゲート電極ＧＣのパターンを示している。また、素子領域ＡＡ間の領域が素子分離領域ＳＴＩを示している。
【００３８】
図２からもわかるように、ビット線接続トランジスタは１本のビット線に１個設けられる。もっとも、ビット線のピッチはきわめて小さいため、ビット線１本につき、１個のビット線接続トランジスタをワード線方向（ビット線に垂直な方向）に並べて配置するのは困難である。
【００３９】
そこで、例えば、図３に示すように、複数のビット線をグループ化し、そのグループに属するビット線に接続される複数のビット線接続トランジスタを、ビット線方向にセンスアンプ部側に向けて１列に配置する。
【００４０】
図３では、一例として、１６本のビット線を１つのグループとし、１６個のビット線接続トランジスタをビット線方向に配置する。そして、別のグルーブの１６個のビット線接続トランジスタをワード線方向に隣接するよう配置して行く。例えば、ビット線ＢＬ１〜ＢＬ１６に接続されるビット線接続トランジスタＨＴ１〜ＨＴ１６をビット線方向に配置し、ビット線ＢＬ１７〜ＢＬ３２に接続されるビット線接続トランジスタＨＴ１７〜ＨＴ３２を、ビット線接続トランジスタＨＴ１〜ＨＴ１６に対し、ワード線方向に隣接するよう配置する。このようなレイアウトにより、１本のビット線に対し、１個のビット線接続トランジスタを接続し、これらを配置することを可能にしている。
【００４１】
なお、図３中ビット線接続トランジスタＨＴｋ（ｋ＝１〜６４）は、メモリセルアレイ側コンタクトＢＣｋを介して上層配線（図示せず）でビット線ＢＬｋに接続され、センスアンプ部側コンタクトＳＣｋを介して上層配線（図示せず）でセンスアンプ部４１２と接続される。
【００４２】
上述のように、メモリチップの高密度化のためには、多数のビット線接続トランジスタが配置されるビット線接続部の微細化が望まれる。本実施の形態によれば、ビット線接続部４１４を二重ウェルの中に形成するため、ウェルの電位を独立に負側に設定することが可能となる。すなわち、第１のＰウェル１０２のウェル電位を０Ｖ未満とすることを可能とする。このため、素子間のリーク電流が押さえられ、素子間距離、いいかえれば素子分離幅を縮小することが可能となる。
【００４３】
具体的には、図３に示すレイアウトであれば、図中のｄ１またはｄ２で示す距離を短くすることが可能である。ｄ１の距離を短くすれば、例えば、ワード線方向に配置できるビット線接続トランジスタの数を増やすことができる。したがって、グループ化すべきトランジスタの個数を少なくすることが可能となる。よって、ビット線接続部４１４のビット線方向の幅を縮小できる。また、ｄ２の距離を短くすれば、グループ化すべきトランジスタの個数が変わらないとしても、ビット線接続部４１４のビット線方向の幅を縮小できる。
【００４４】
図４は、本実施の形態のビット線接続トランジスタのゲート長方向の模式断面図である。
【００４５】
ビット線接続トランジスタＨＴｋは、半導体基板１０内の第１のＰウェル１０２上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域１６と第２のソース・ドレイン領域１８とを備えている。
【００４６】
半導体基板１０は、例えばシリコンである。そして、ゲート絶縁膜１２は、例えばシリコン酸化膜である。ゲート電極１４は、例えば、メモリセルのワード線と同様の積層構造を備える。例えば多結晶シリコンの電荷蓄積膜１４ａ、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜１４ｂ、ブロック絶縁膜１４ｂに設けられる開口部を介して電荷蓄積膜１４ａと導通する、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜１４ｃで形成される。
【００４７】
半導体基板１０、ゲート絶縁膜１２、ゲート電極１４の材料は、必ずしも例示した材料に限定されるものではない。例えば、コントロールゲート電極膜１４ｃとして、多結晶シリコンとコバルトシリサイドの積層膜、多結晶シリコンとタングステンシリサイドの積層膜、多結晶シリコンとニッケルシリサイドの積層膜、タングステン膜、窒化タングステン膜等、その他の材料を適用することも可能である。
【００４８】
第１のソース・ドレイン領域１６は、第１のｎ型不純物層１６ａと、第１のｎ型不純物層１６ａよりも不純物濃度が高く深さの浅い第２のｎ型不純物層１６ｂを備えている。
【００４９】
第１のｎ型不純物層１６ａは、例えば不純物をリン（Ｐ）とするｎ−型拡散層である。第１のｎ型不純物層１６ａの不純物濃度は、例えば１Ｅ１８ａｔｏｍｓ／ｃｍ３〜１Ｅ２０ａｔｏｍｓ／ｃｍ３程度である。
【００５０】
第２のｎ型不純物層１６ｂは、第１のｎ型不純物層１６ａよりゲート電極１４から離間し、かつ、第１のｎ型不純物層１６ａに囲まれて形成される。第２のｎ型不純物層１６ｂは、例えば不純物を砒素（Ａｓ）とするｎ＋型拡散層である。第２のｎ型不純物層１６ｂの不純物濃度は、例えば１Ｅ１９ａｔｏｍｓ／ｃｍ３〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度である。
【００５１】
このように、第１のソース・ドレイン領域１６は、いわゆるＤＤＤ構造を備えている。本明細書中「ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造」とは、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース・ドレイン構造の一形態であって、ｎ＋不純物層と、そのｎ＋不純物層を囲み、ｎ＋不純物層よりも不純物濃度の低いｎ−不純物層との２つの不純物層を備える構造を意味するものとする。
【００５２】
そして、第２のソース・ドレイン領域１８は、第１のｎ型不純物層１６ａよりも不純物濃度が低く深さの浅い第３のｎ型不純物層１８ａと、第３のｎ型不純物層１８ａよりも不純物濃度が高く深さの深い第４のｎ型不純物層１８ｂを備える。加えて、第４のｎ型不純物層１８ｂよりも不純物濃度が低く、深さの深い第５のｎ型不純物層１８ｃを備えている。
【００５３】
第３のｎ型不純物層１８ａは、例えば不純物をリン（Ｐ）とするｎ−型拡散層である。第３のｎ型不純物層１８ａの不純物濃度は、例えば１Ｅ１７ａｔｏｍｓ／ｃｍ３〜１Ｅ１９ａｔｏｍｓ／ｃｍ３程度である。
【００５４】
第４のｎ型不純物層１８ｂは、第３のｎ型不純物層１８ａよりゲート電極１４から離間して形成される。第４のｎ型不純物層１８ｂは、例えば不純物を砒素（Ａｓ）とするｎ＋型拡散層である。第４のｎ型不純物層１８ｂの不純物濃度は、例えば１Ｅ１９ａｔｏｍｓ／ｃｍ３〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度である。
【００５５】
第５のｎ型不純物層１８ｃは、第３のｎ型不純物層１８ａよりゲート電極１４から離間し、かつ、第４のｎ型不純物層１８ｂを囲むように形成される。例えば不純物をリン（Ｐ）とするｎ−型拡散層である。第５のｎ型不純物層１６ａの不純物濃度は、例えば１Ｅ１８ａｔｏｍｓ／ｃｍ３〜１Ｅ２０ａｔｏｍｓ／ｃｍ３程度である。
【００５６】
このように、第２のソース・ドレイン領域１８は、いわゆるＬＤＤ構造を備えている。本明細書中「ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造」とは、ＭＩＳＦＥＴのソース・ドレイン構造の一形態であって、ｎ＋不純物層と、そのｎ＋不純物層よりもゲート電極側に位置し、ｎ＋不純物層よりも不純物濃度が低く深さの浅いｎ−不純物層との２つの不純物層を備える構造を意味するものとする。
【００５７】
ゲート電極１４および半導体基板１０上には、層間絶縁膜２０が形成される。層間絶縁膜２０は、例えば、シリコン酸化膜である。
【００５８】
層間絶縁膜２０を貫通して、第１のソース・ドレイン領域１６と第１の配線２２を接続する第１のコンタクト電極２４が形成されている。第１のコンタクト電極２４が、図３中におけるセンスアンプ側コンタクトＳＣｋである。また、第２のソース・ドレイン電極１８と第２の配線２６を接続する第２のコンタクト電極２８が設けられている。第２のコンタクト電極２８が、図３中におけるビット線側コンタクトＢＣｋである。第１の配線２２、第１のコンタクト電極２４、第２の配線２６、および第２のコンタクト電極２８は、例えば、タングステン（Ｗ）で形成される。
【００５９】
第１のソース・ドレイン領域１６は、第１のコンタクト電極２４および第１の配線２２を介して、センスアンプ部４１２に接続される。また、第２のソース・ドレイン領域１８は、第２のコンタクト電極２８および第２の配線２６を介して、ビット線ＢＬｋに接続される。
【００６０】
本実施の形態のビット線接続トランジスタＨＴｋは、ソース・ドレイン領域の一方がＤＤＤ構造を備え、他方がＬＤＤ構造を備える。一方がＤＤＤ構造を備えることで、寄生抵抗が低減される。したがって、ビット線ＢＬｋのデータを読み出す際に高い駆動力を保証することができる。また、他方がＬＤＤ構造を備えることで、メモリセルデータの消去動作時のゲート端部における表面耐圧を確保することができる。よって、高い信頼性も保証することができる。
【００６１】
次に、本実施の形態の不揮発性半導体記憶装置のメモリセルデータの動作時の電位関係について説明する。図５は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。
【００６２】
ここで、図５中、Ｖｄｄは電源電圧であり、例えば、１〜４Ｖである。Ｖｐｇｍは書き込み電圧であり、例えば、１３〜２６Ｖである。Ｖｒｅａｄは読み出し電圧であり、Ｖｄｄより高く、例えば、２〜９Ｖである。Ｖｐａｓｓは中間電圧であり、例えば、３〜１３Ｖである。Ｖｂｌはプリチャージ電圧であり、例えば、０．５〜１Ｖである。Ｖｂｂは基板（ウェル）電圧であり、例えば、０Ｖである。また、Ｖｅｒａは消去電圧であり、例えば、１３〜２６Ｖである。
【００６３】
図５に示すように、メモリセルデータの消去動作時には、メモリセル部の半導体基板１０１には、高電圧の消去電圧Ｖｅｒａが印加される。そして、この電圧がビット線ＢＬ１〜ｍに印加される。
【００６４】
図６および図７は、本実施の形態の不揮発性半導体記憶装置の動作時の電位関係を示す模式断面図である。図６は消去動作時、図７は読み出し、または、書き込み動作時の電位関係である。
【００６５】
上述のように、ビット線接続トランジスタＨＴｋの第２のソース・ドレイン領域１８は、第２のコンタクト電極２８および第２の配線２６を介して、ビット線ＢＬｋに接続される。したがって、図６に示すように、第２のソース・ドレイン領域１８は、消去動作時にＶｅｒａが印加されることになる。一方、第１のソース・ドレイン領域１６は、第１のコンタクト電極２４および第１の配線２２を介して、センスアンプ部４１２に接続される。
【００６６】
このため、ビット線接続トランジスタＨＴｋは、消去動作時には、高電圧のＶｅｒａが、センスアンプ部に印加されないよう、ゲート電極１４に、例えば、Ｖｄｄの電圧を印加して、オフ状態を維持する。
【００６７】
したがって、消去動作時には、第２のソース・ドレイン領域１８と第１のＰウェル１０２間の、特にゲート電極端には高電界が印加される。このため、第２のソース・ドレイン領域１８の接合耐圧の劣化やリーク電流増大などの信頼性不良が生じる恐れがある。したがって、第２のソース・ドレイン領域１８側では、表面耐圧を高くするとともに接合リークを抑制することが要求される。
【００６８】
一方、第１のソース・ドレイン領域１６に対し、センスアンプ部４１２から与えられる電圧は、Ｖｄｄである。したがって、消去動作時に、第１のソース・ドレイン領域１６には、第２のソース・ドレイン領域１８のような高電圧が印加されることはない。
【００６９】
読み出し、および、書き込み時には、第１のソース・ドレイン領域１６には、ビット線ＢＬｋから、０ＶまたはＶｄｄが印加される。また、第２のソース・ドレイン領域１８にもセンスアンプ部４１２から、０ＶまたはＶｄｄが印加される。ゲート電極１４に、例えば、Ｖｒｅａｄの電圧を印加して、オン状態を維持する。したがって、図７に示すように、いずれの状態においても、第１のソース・ドレイン領域１６、および、第２のソース・ドレイン領域１８に消去動作時のような高電圧が印加されることはない。
【００７０】
なお、第１のＰウェル１０２には、Ｐウェルコンタクト電極３０を介して、負のウェル電位（図６、７中Ｖｂｂ）が印加される。Ｖｂｂは、例えば、−０．５Ｖである。
【００７１】
また、ビット線接続部のすべての素子が、第１のＮウェル１０３と第１のＰウェル１０２で構成される二重ウェル内に位置することが、面積縮小化の観点から望ましい。また、図６、７に図示するＰウェルコンタクト電極３０は、同一の第１のＰウェル１０２内に複数存在する。
【００７２】
以上のような、ビット線接続トランジスタＨＴｋの動作時における特異な電位関係に着目し、本実施の形態のビット線接続トランジスタＨＴｋでは、ソース・ドレイン構造が、図４に示すように最適化されている。
【００７３】
まず、読み出し、書き込み、消去いずれの動作時にも、高い電圧が印加されない第１のソース・ドレイン領域１６にＤＤＤ構造を採用する。これにより、駆動力を高くするとともに、ソース・ドレイン領域１６の面積を縮小し、チップサイズの縮小を容易にする。
【００７４】
すなわち、ｎ−型拡散層となる第１のｎ型不純物層１６ａの不純物濃度を第３のｎ型不純物層１８ａより高くし、深さも深くする。これにより、ｎ−型拡散層の寄生抵抗を低減し、ビット線接続トランジスタＨＴｋの駆動力を向上させる。
【００７５】
そして、消去動作時に高い電圧が印加される第２のソース・ドレイン領域１８にＬＤＤ構造を採用し、第２のソース・ドレイン領域１８側の表面耐圧を向上させる。
【００７６】
すなわち、第３のｎ型不純物層１８ａを、濃度が薄く浅いｎ−型拡散層とすることによりオフ時の空乏化を促進するとともに、ｎ−型拡散層での電圧降下を大きくして表面耐圧を向上させる。
【００７７】
ビット線接続部４１４の隣接する素子領域間に最大電圧が印加されるのは、図７に示す、読み出し、または書き込み時である。すなわち、隣接するビット線接続トランジスタＨＴに接続されるビット線ＢＬの電位が逆になる場合であり、素子領域間に印加される最大電圧はＶｄｄである。図６の消去動作時には最近接の素子領域間は同電位になるため、素子間リークが厳しくなることはない。
【００７８】
したがって、第１のＰウェルの電位は、メモリセルのデータ読み出し時、または、メモリセルへのデータ書き込み時に、素子間耐圧を向上させ、素子間リークを抑制する観点から０Ｖ未満となることが望ましい。
【００７９】
図８は、ビット線接続部の素子間リーク電流のウェル電位依存性の評価結果を示す図である。図３に示すレイアウトパターンで、着目する１個のビット線接続トランジスタ、例えば、ＨＴ１８と、その周りのビット線接続トランジスタ、例えば、ＨＴ１、ＨＴ２、ＨＴ３、ＨＴ１７、ＨＴ１９、ＨＴ３３、ＨＴ３４、ＨＴ３５間の素子間リークを評価している。ＨＴ１８をオン状態にし、ＳＣ１８、ＢＣ１８の印加電圧Ｖａを０〜５Ｖまで変化させた。ＨＴ１、ＨＴ２、ＨＴ３、ＨＴ１７、ＨＴ１９、ＨＴ３３、ＨＴ３４、ＨＴ３５の素子領域は０Ｖに固定している。また、Ｐウェルの電位は、０、−０．３Ｖ、−０．５Ｖ、−１．０Ｖと変化させている。なお、素子分離幅ｄ１、ｄ２は０．３μｍとしている。
【００８０】
図８から明らかなように、例えば、Ｖａ＝２．３Ｖで見たときに、Ｐウェルの電位を０Ｖから−０．５Ｖにすると、素子間リーク電流が約１．５桁減少している。したがって、本実施の形態は、ビット線接続部４１４の素子分離幅（素子間距離）を縮小させる上で、きわめて有効であることがわかる。
【００８１】
なお、素子間リーク電流や素子分離耐圧を向上させる観点からは、ビット線接続部４１４が形成される、第１のＰウェル１０２のウェル濃度は高い方が望ましい。したがって、第１のＰウェル１０２の不純物濃度は、半導体基板１０１の不純物濃度よりも高いことが望ましい。
【００８２】
もっとも、上述のように、メモリセルの消去動作時には、ビット線接続トランジスタの、第２のソース・ドレイン領域１８には高電圧のＶｅｒａが印加される。このため、第２のソース・ドレイン領域１８側の表面耐圧を向上させる観点からは、第１のＰウェル１０２のウェル濃度は低い方が望ましい。したがって、第１のＰウェル１０２の不純物濃度は、ソース・ドレイン領域とウェルの間に高電圧の印加されない、第２のＰウェル１０４や、セルＰウェル１０６よりも低いことが望ましい。
【００８３】
また、高電圧のＶｅｒａが印加される第２のソース・ドレイン領域１８と第１のＮウェル１０３との間の縦方向のパンチスルーを抑制する観点から、第１のＰウェル１０２の深さ（図１中のＬ１）は、第２のＰウェル１０４の深さ（図１中のＬ２）や、セルＰウェル１０６の深さ（図１中のＬ３）よりも深いことが望ましい。
【００８４】
図９は、本実施の形態の不揮発性半導体記憶装置の消去動作時の別の電位関係を示す模式断面図である。
【００８５】
メモリセルの消去動作時の、表面耐圧を向上させ、接合リーク電流を低減する観点から、Ｐウェルコンタクト電極３０によって印加される第１のＰウェルの電位（図８中Ｖｂｂ）を、メモリセルのデータ消去時に、０Ｖ以上とすることが望ましく、０Ｖより高く、例えば、０．５Ｖとすることがより望ましい。これにより、消去動作時に、ビット線接続トランジスタの、第２のソース・ドレイン領域１８と第１のＰウェル１０２間に印加される電圧が緩和され、表面耐圧の向上と、接合リーク電流の低減が実現される。
【００８６】
この際、第１のＮウェル１０３の電位は、接合が順方向にならないように、例えば、第１のＰウェル１０２の電位と同電位に保たれる。また、半導体基板１０１の電位は、例えば、０Ｖに固定される。
【００８７】
例えば、第１のＰウェルの電位を制御するウェル電位制御部を別途設けることにより、メモリセルのデータ読み出し時、または、メモリセルへのデータ書き込み時に、ウェル電位を０Ｖ未満とし、メモリセルのデータ消去時にウェル電位を０Ｖ以上、または０Ｖより高く制御することが可能となる。
【００８８】
例えば、図２に示したワード線スイッチ部４０２等のロー系のコア回路でも、ビット線接続部４１４同様、微細化のために、素子間距離を縮小する要請はある。もっとも、例えば、ワード線スイッチ部４０２のトランジスタのソース・ドレイン領域には、一般に、Ｖｅｒａよりも高い電圧に設定されるＶｐｇｍが印加される。このため、ビット線接続部４１４よりもソース・ドレイン領域の表面耐圧や接合リークに対する要求が厳しくなる傾向にある。したがって、ワード線スイッチ部４０２等のロー系のコア回路と比較すれば、ビット線接続部４１４は、本実施の形態のように、ウェルに負電圧を印加したり、ウェル濃度を高くしたりする設計が容易である。
【００８９】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。図１０〜図１３は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【００９０】
まず、図１０に示すようにｐ型の半導体基板（Ｐ−ｓｕｂ）１０１上に、素子分離領域ＳＴＩおよび犠牲酸化膜１１０を形成する。次に、犠牲酸化膜１１０上にフォトレジスト膜１２０を塗布する。次に、フォトリソグラフィー法により、第１のＮウェルの１０３の側部領域（Ｎ−ｗｅｌｌ）１０３ａ、第２のＮウェル（Ｎ−ｗｅｌｌ）１０５、第３のＮウェル（Ｎ−ｗｅｌｌ）１０７の側部領域１０７ａに対応した開口部をフォトレジスト膜１２０に形成する。その後、半導体基板１０１内に、第１のＮウェルの１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７の側部領域１０７ａを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜１２０をマスクにイオン注入する。
【００９１】
このように、第１のＮウェル１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７を同時形成する。したがって、第１のＮウェル１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７の深さは同じ深さとなる。
【００９２】
次に、図１１に示すように、フォトレジスト膜１２０を剥離した後に、犠牲酸化膜１１０上にフォトレジスト膜１２１を塗布する。次に、フォトリソグラフィー法により、第２のＰウェル（Ｐ−ｗｅｌｌ２）１０４に対応した開口部をフォトレジスト膜１２１に形成する。その後、半導体基板１０１内第２のＰウェル１０４を形成するための不純物、例えば、ボロンを、フォトレジスト膜１２１をマスクにイオン注入する。
【００９３】
次に、図１２に示すように、フォトレジスト膜１２１を剥離した後に、犠牲酸化膜１１０上にフォトレジスト膜１２２を塗布する。次に、フォトリソグラフィー法により、第１のＰウェル１０２（Ｐ−ｗｅｌｌ１）に対応した開口部をフォトレジスト膜１２２に形成する。その後、半導体基板１０１内に、第１のＮウェル１０３の底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ１）１０３ｂを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜１２２をマスクにイオン注入する。続いて、半導体基板１０１内に、第１のＰウェル１０２を形成するための不純物、例えば、ボロンを、フォトレジスト膜１２２をマスクにイオン注入する。
【００９４】
このように、第１のＰウェル１０２と、第１のＮウェル１０３の底部領域１０３ｂは同一のフォトレジスト膜１２２をマスクに形成する。
【００９５】
次に、図１３に示すように、フォトレジスト膜１２２を剥離した後に、犠牲酸化膜１１０上にフォトレジスト膜１２３を塗布する。次に、フォトリソグラフィー法により、セルＰウェル１０６（ｃｅｌｌ−Ｐ−ｗｅｌｌ）に対応した開口部をフォトレジスト膜１２３に形成する。その後、半導体基板１０１内に、第３のＮウェル１０７の底部領域（ｄｅｅｐ−Ｎ−ｗｅｌｌ２）１０７ｂを形成するための不純物、例えば、リンまたはヒ素を、フォトレジスト膜１２３をマスクにイオン注入する。続いて、半導体基板１０１内に、セルＰウェル１０６を形成するための不純物、例えば、ボロンを、フォトレジスト膜１２３をマスクにイオン注入する。
【００９６】
このように、セルＰウェル１０６と、第３のＮウェル１０７の底部領域１０７ｂは同一のフォトレジスト膜１２３をマスクに形成する。
【００９７】
その後、例えば、公知の製造方法により、ビット線接続トランジスタＨＴｋ、センスアンプのｎ型トランジスタＳＡｎ、センスアンプのｐ型トランジスタＳＡｐ、メモリセルトランジスタＭＴ１、ＭＴ２等の素子を形成する。
【００９８】
本実施の形態の半導体記憶装置の製造方法では、第１のＮウェル１０３の側部領域１０３ａ、第２のＮウェル１０５、第３のＮウェル１０７を同時形成することにより製造工程の簡略化が実現されている。また、第１のＰウェル１０２と、第１のＮウェル１０３の底部領域１０３ｂを、同一のフォトレジスト膜１２２をマスクに形成することにより、製造工程の簡略化が実現されている。さらに、セルＰウェル１０６と、第３のＮウェル１０７の底部領域１０７ｂを、同一のフォトレジスト膜１２３をマスクに形成することにより、製造工程の簡略化が実現されている。
【００９９】
以上、本実施の形態によれば、ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供することが可能となる。
【０１００】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１０１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１０２】
１０１ 半導体基板
１０２ 第１のＰウェル
１０３ 第１のＮウェル
１０４ 第２のＰウェル
１０５ 第２のＮウェル
１０６ セルＰウェル
１０７ 第３のＮウェル
４１２ センスアンプ部
４１４ ビット線接続部
ＢＬ１〜ｍ ビット線
ＨＴｋ ビット線接続トランジスタ
ＳＡｎ ｎ型トランジスタ
ＳＡｐ ｐ型トランジスタ
ＭＴ１ メモリセルトランジスタ
ＭＴ２ メモリセルトランジスタ
【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第１のＰウェルと、
前記第１のＰウェルを囲み、前記第１のＰウェルを前記半導体基板から電気的に分離するｎ型の第１のＮウェルと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のＰウェルの不純物濃度が、前記半導体基板の不純物濃度よりも高いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板内に前記第１のＰウェルと離間して形成され、前記センスアンプ部のトランジスタが形成されるｐ型の第２のＰウェルをさらに有し、
前記第１のＰウェルの不純物濃度が前記第２のＰウェルの不純物濃度よりも低く、前記第１のＰウェルの深さが前記第２のＰウェルよりも深いことを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のＰウェルの電位が、前記メモリセルのデータ読み出し時、または、前記メモリセルへのデータ書き込み時に、０Ｖ未満となることを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のＰウェルの電位が、前記メモリセルのデータ消去時に、０Ｖ以上となることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置。
【請求項１】
ｐ型の半導体基板と、
前記半導体基板内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタが形成されるｐ型の第１のＰウェルと、
前記第１のＰウェルを囲み、前記第１のＰウェルを前記半導体基板から電気的に分離するｎ型の第１のＮウェルと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のＰウェルの不純物濃度が、前記半導体基板の不純物濃度よりも高いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板内に前記第１のＰウェルと離間して形成され、前記センスアンプ部のトランジスタが形成されるｐ型の第２のＰウェルをさらに有し、
前記第１のＰウェルの不純物濃度が前記第２のＰウェルの不純物濃度よりも低く、前記第１のＰウェルの深さが前記第２のＰウェルよりも深いことを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のＰウェルの電位が、前記メモリセルのデータ読み出し時、または、前記メモリセルへのデータ書き込み時に、０Ｖ未満となることを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のＰウェルの電位が、前記メモリセルのデータ消去時に、０Ｖ以上となることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図８】
【公開番号】特開２０１３−３０５２５（Ｐ２０１３−３０５２５Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６３８７５（Ｐ２０１１−１６３８７５）
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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