半導体装置
【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信など非接触手段により、交信が可能な半導体装置及びその製造方法
に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成された半導体装置及びそ
の製造方法に関する。
【背景技術】
【０００２】
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用
いた情報認識方法が広く普及し、商品データの認識などに用いられている。今後はさらに
多量の情報認識が必要とされると予想できる。その一方、バーコードによる情報認識など
ではバーコードリーダーがバーコードとの接触を必要とすることや、またバーコードに記
録できる情報量が少ないという欠点があり、非接触の情報認識および媒体の記憶容量増大
が望まれている。
【０００３】
このような要望から、近年ＩＣを用いた無線通信が可能な半導体装置（ＩＤチップ、Ｉ
Ｃチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）が開発されている。こ
のような半導体装置ではＩＣ内のメモリ回路に記憶されている情報を、非接触手段、一般
的には無線手段を用いて読み取る。このような半導体装置の実用化によって、商品流通な
どの簡素化、低コスト化、高いセキュリティの確保が可能になる。
【０００４】
上記のＩＣを用いた無線通信が可能な半導体装置を用いた個体認証システムの概要につ
いて図２、図３、図４（Ａ）〜図４（Ｂ）を用いて説明する。図２はバッグの個体情報を
非接触で認識することを目的とした個体認証システムの概要を示す図である。
【０００５】
特定の個体情報を記憶した半導体装置２２１はバッグ２２４に貼り付けられている、も
しくは埋め込まれている。この半導体装置２２１に対して質問器（リーダ／ライタともい
う）２２３に電気的に接続されたアンテナユニット２２２より信号が送信される。その信
号を受信すると半導体装置２２１はその半導体装置が持っている個体情報をアンテナユニ
ット２２２に対して送信する。アンテナユニット２２２は送信された個体情報を質問器２
２３に送り、質問器２２３は個体情報の判別をおこなう。このようにして、バッグ２２４
の個体情報を質問器２２３は認識することができる。また、このシステムを用いることに
よって物流管理、集計、偽造品の除去などが可能になる。
【０００６】
このような半導体装置としては例えば図３に示す構成を有するものがある。このような
半導体装置２００はアンテナ回路２０１、整流回路２０２、安定電源回路２０３、アンプ
２０８、復調回路２１３、論理回路２０９、メモリコントロール回路２１２、メモリ回路
２１１、論理回路２０７、アンプ２０６、変調回路２０５を有している。
【０００７】
また、例えばアンテナ回路２０１はアンテナコイル２４１、容量２４２によって構成さ
れる（図４（Ａ）参照）。また、例えば整流回路２０２はダイオード２４３及び２４４、
容量２４５によって構成される（図４（Ｂ）参照）。
【０００８】
このようなＩＣを用いた無線通信が可能な半導体装置２００の動作を以下に説明する。
アンテナ回路２０１で受信した無線信号はダイオード２４３及び２４４によって半波整流
され、容量２４５によって平滑される。この平滑された電圧は複数のリップルを含んでい
るため、安定電源回路２０３で安定化され、安定化された後の電圧を復調回路２１３、変
調回路２０５、アンプ２０６、論理回路２０７、アンプ２０８、論理回路２０９、メモリ
回路２１１、メモリコントロール回路２１２に供給する。
【０００９】
一方、アンテナ回路２０１で受信された信号はアンプ２０８を介して、クロック信号と
して、論理回路２０９に入力される。また、アンテナコイル２４１から入力された信号は
復調回路２１３で復調され、データとして論理回路２０９に入力される。
【００１０】
論理回路２０９において、入力されたデータはデコードされる。質問器２２３がデータ
をエンコードして送信するため、それを論理回路２０９はデコードする。デコードされた
データは、メモリコントロール回路２１２に送られ、それに従いメモリ回路２１１に記憶
された情報が読み出される。
【００１１】
メモリ回路２１１は電源が切れても保持できる不揮発性メモリ回路である必要があり、
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などが使用される（特許文献１参照）。
【００１２】
送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨ
ｚなどがあり、それぞれＩＳＯなどにより規格が設定されている。また、送受信の際の変
調・復調方式も規格が設定されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３５７８０５７号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のようなＩＣを用いた無線通信が可能な半導体装置を作製するには、上記のように
不揮発性メモリ回路、例えばマスクＲＯＭを形成する必要があった。
【００１５】
ところが、マスクＲＯＭ（以下、単に「ＲＯＭ」ともいう）は半導体装置の製造時以外
ではデータ書き込みをおこなうことができないので、半導体装置の製造時にマスクＲＯＭ
を作ると同時にデータも作り込まれる。
【００１６】
個々の半導体装置のＩＤ番号等の固有データは、ＲＯＭに記憶されている。ＩＤ番号等
の固有データは個々の半導体装置で全て異なる。しかしながら、一般的にＲＯＭはフォト
リソグラフィを用いて作製するので、個々の半導体装置でＩＤ番号等の固有データを異な
らせるためには、その都度フォトマスクを作らなければならない。そのため、全て異なる
ＩＤ番号等の固有データを作製するとなると、作製コスト、作成作業共に大きな負担がか
かってしまう。
【００１７】
そのためこのような半導体装置を製造する際には、フォトリソグラフィの代わりに、レ
ーザ直描装置（レーザ露光直描装置ともいう）や電子ビーム直描装置（電子露光直描装置
、電子ビーム露光装置ともいう）等を用いて、ＲＯＭ内にデータを作成する方法がある。
これら直描装置等を用いて半導体装置を作製すると、個々の半導体装置に書き込むＩＤ番
号等の固有データを異ならせることが容易になる。
【００１８】
しかしレーザ直描装置や電子ビーム直描装置等を用いて半導体装置を作製する方法は、
精度がフォトリソグラフィよりも低い。またレーザ直描装置や電子ビーム直描装置等を使
うとデザインルールがマッチングしなくなるという恐れがある。
【００１９】
そこで本発明では、異なるＩＤ番号等の固有データを有するＲＯＭが形成された、ＩＣ
を用いた無線通信が可能な半導体装置、並びに、このような半導体装置を作製する方法を
提供する。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明では、無線通信により交信が可能な半導体装置に
おいて、ＲＯＭを作製するために、フォトリソグラフィと直描装置（レーザ直描装置、電
子ビーム直描装置等）等を用いた方法で、それぞれの半導体装置に対して異なるデータを
書き込むことを特徴とする。
【００２１】
本発明において上記の半導体装置に対して異なるデータとは、それぞれの半導体装置に
対応するＩＤ番号等の固有データである。
【００２２】
本発明の無線通信により交信が可能な半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ
、ＩＤタグ、無線チップ、ＲＦＩＤともいう）には、ＲＯＭとロジック回路が形成され、
それぞれ薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を
有している。本発明では、ロジック回路部のＴＦＴのソース領域またはドレイン領域の面
積より、ＲＯＭ内のメモリセルを形成するＴＦＴのソース領域またはドレイン領域の面積
の方が大きいという特徴がある。かつ、本発明のＲＯＭのメモリセルを形成するＴＦＴで
は、ソース領域とドレイン領域とで、径の異なるコンタクトホールが形成されていること
を特徴としている。
【００２３】
このような構造のＴＦＴでＲＯＭを形成するために、フォトマスクを使った露光、例え
ばステッパ露光、とレーザ露光を組み合わせることができる。
【００２４】
また本発明のＲＯＭ内のメモリセルを形成するＴＦＴでは、ソース領域とドレイン領域
のコンタクトホールの数が異なっていることを特徴とする。
【００２５】
また本発明のＲＯＭ内のメモリセルを形成するＴＦＴでは、ソース領域のコンタクトホ
ールの底面積の合計と、ドレイン領域のコンタクトホールの底面積の合計が、同じである
ことを特徴としている。ソース領域のコンタクトホールの底面積の合計と、ドレイン領域
のコンタクトホールの底面積の合計が、同じであることにより、ソース領域を流れる電流
の電流密度とドレイン領域を流れる電流の電流密度を同じにすることができる。
【００２６】
なお、本明細書で言う「同じ」及び「等しい」は、完全に同じ及び等しいのみならず、
ほぼ（概略）同じ及び等しいことも含むものと解釈される。何故なら設計（レイアウト）
におけるコンタクトホールの径と、実際に形成したコンタクトホールの径は多少違うため
である。
【００２７】
また本発明のＲＯＭ内のメモリセルを形成するＴＦＴでは、ソース領域のコンタクトホ
ールとドレイン領域のコンタクトホールは、異なる精度の露光装置、すなわちステッパ装
置と直描装置（レーザ直描装置や電子ビーム露光装置等）等を使って容易に作り込むこと
ができることを特徴としている。
【００２８】
ところでＩＤ番号等の固有データを決定するコンタクトホールの開口位置データは、座
標データと形状データを含むレイアウトデータに、外部の乱数作成プログラムにより発生
させた乱数データを組み合わせることで決定される。決定された開口位置データは、変換
エディタにより変換され、レーザ直描装置に描画データとして収納される。この描画デー
タを基にしてレーザ露光等によりコンタクトホールが形成される（図１１参照）。
【００２９】
しかしレーザ直描装置の外部で、乱数作成プログラムにより乱数データを作成しなくて
はいけないこと、レイアウトデータと乱数データを組み合わせなくてはいけないことから
、ＩＣを用いた無線通信が可能な半導体装置作製工程に時間やコストがかかってしまって
いた。
【００３０】
そこで本発明では、半導体膜、電極又は配線、絶縁膜等の形状及び位置を決めるために
作成された座標データと形状データを含むレイアウトデータと、レーザ直描装置に格納さ
れている乱数作成プログラムを介して作製される個々の半導体装置のＩＤ番号等の固有デ
ータを決定するＩＤデータを組み合わせることにより、迅速かつ容易にＩＣを用いた無線
通信が可能な半導体装置を作製することが可能となる。
【００３１】
本発明は、基板上に、チャネル形成領域と、ソース領域またはドレイン領域を有する島
状半導体膜と、前記島状半導体膜上にゲート絶縁膜と、前記島状半導体膜上に、前記ゲー
ト絶縁膜を介してゲート電極と、を有する薄膜トランジスタと、前記薄膜トランジスタ上
に層間絶縁膜と、前記層間絶縁膜中に形成され、前記ソース領域またはドレイン領域の一
方に達する複数のコンタクトホールを含む第１のコンタクトホールと、前記層間絶縁膜中
に形成され、前記ソース領域またはドレイン領域の他方に達する第２のコンタクトホール
とを有し、前記第２のコンタクトホールの径は、前記第１のコンタクトホールに含まれる
複数のコンタクトホールのそれぞれの径より大きく、前記第１のコンタクトホールの底面
積の合計と、前記第２のコンタクトホールの底面積は等しいことを特徴とする半導体装置
に関するものである。
【００３２】
また本発明は、基板上に、島状半導体膜を形成し、前記島状半導体膜上に、ゲート絶縁
膜を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記島状半導体膜中に、一導
電性を付与する不純物を添加して、島状半導体膜中に、チャネル形成領域、ソース領域ま
たはドレイン領域を形成し、前記島状半導体膜、前記ゲート絶縁膜、前記ゲート電極を覆
って、層間絶縁膜を形成し、前記層間絶縁膜中に、前記ソース領域またはドレイン領域の
一方に達する、複数のコンタクトホールを有する第１のコンタクトホールを形成し、前記
層間絶縁膜中に、前記ソース領域またはドレイン領域の他方に達する、第２のコンタクト
ホールを形成し、前記第２のコンタクトホールの径は、前記第１のコンタクトホールに含
まれる複数のコンタクトホールのそれぞれの径より大きく、前記第１のコンタクトホール
の底面積の合計と、前記第２のコンタクトホールの底面積は等しいことを特徴とする半導
体装置の作製方法に関するものである。
【００３３】
また本発明において、前記薄膜トランジスタは、不揮発性メモリ回路に用いられるもの
である。
【００３４】
本発明において、前記第１のコンタクトホールに含まれる複数のコンタクトホールはス
テッパ装置等を用いて形成され、前記第２のコンタクトホールは、レーザ直描装置または
電子ビーム直描装置等により形成される。
【００３５】
さらに本発明は、基板上に、第１のチャネル形成領域と、第１のソース領域またはドレ
イン領域を有する第１の島状半導体膜と、前記第１の島状半導体膜上にゲート絶縁膜と、
前記第１の島状半導体膜上に、前記ゲート絶縁膜を介して第１のゲート電極とを有する第
１の薄膜トランジスタと、前記基板上に、第２のチャネル形成領域と、第２のソース領域
またはドレイン領域を有する第２の島状半導体膜と、前記第２の島状半導体膜上に前記ゲ
ート絶縁膜と、前記第２の島状半導体膜上に、前記ゲート絶縁膜を介して第２のゲート電
極とを有する第２の薄膜トランジスタと、前記第１及び第２の薄膜トランジスタ上に、層
間絶縁膜と、前記層間絶縁膜中に形成され、前記第１のソース領域またはドレイン領域の
一方に達する複数のコンタクトホールを含む第１のコンタクトホールと、前記層間絶縁膜
中に形成され、前記第２のソース領域またはドレイン領域の一方に達する複数のコンタク
トホールを含む第２のコンタクトホールと、前記層間絶縁膜中に形成され、前記第１のソ
ース領域またはドレイン領域の他方、もしくは、前記第２のソース領域またはドレイン領
域の他方いずれかに達する第３のコンタクトホールとを有し、前記第３のコンタクトホー
ルの径は、前記第１のコンタクトホールに含まれる複数のコンタクトホール並びに前記第
２のコンタクトホールに含まれる複数のコンタクトホールのそれぞれの径より大きく、前
記第１のコンタクトホールの底面積の合計と、前記第２のコンタクトホールの底面積の合
計と、前記第３のコンタクトホールの底面積は等しいことを特徴とする半導体装置に関す
るものである。
【００３６】
また本発明は、基板上に、第１の島状半導体膜及び第２の島状半導体膜を形成し、前記
第１及び第２の島状半導体膜上に、ゲート絶縁膜を形成し、第１の島状半導体膜及び前記
ゲート絶縁膜上に、第１のゲート電極を形成し、第２の島状半導体膜及び前記ゲート絶縁
膜上に、第２のゲート電極を形成し、前記島状半導体膜中に、一導電性を付与する不純物
を添加して、前記第１の島状半導体膜中に、第１のチャネル形成領域、第１のソース領域
またはドレイン領域を、前記第２の島状半導体膜中に、第２のチャネル形成領域、第２の
ソース領域またはドレイン領域を形成し、前記第１及び第２の島状半導体膜、前記ゲート
絶縁膜、前記第１及び第２のゲート電極を覆って、層間絶縁膜を形成し、前記層間絶縁膜
中に、前記第１のソース領域またはドレイン領域の一方に達する、複数のコンタクトホー
ルを有する第１のコンタクトホールを形成し、前記層間絶縁膜中に、前記第２のソース領
域またはドレイン領域の一方に達する、複数のコンタクトホールを有する第２のコンタク
トホールを形成し、前記層間絶縁膜中に、前記第１のソース領域またはドレイン領域の他
方、もしくは前記第２のソース領域またはドレイン領域の他方のいずれかに達する、第３
のコンタクトホールを形成し、前記第３のコンタクトホールの径は、前記第１のコンタク
トホールに含まれる複数のコンタクトホール並びに前記第２のコンタクトホールに含まれ
る複数のコンタクトホールのそれぞれの径より大きく、前記第１のコンタクトホールの底
面積の合計と、前記第２のコンタクトホールの底面積の合計と、前記第３のコンタクトホ
ールの底面積は等しいことを特徴とする半導体装置の作製方法に関するものである。
【００３７】
また本発明において、前記第１及び第２の薄膜トランジスタは、不揮発性メモリ回路に
用いられるものである。
【００３８】
本発明において、前記第１のコンタクトホールに含まれる複数のコンタクトホール、及
び、前記第２のコンタクトホールに含まれる複数のコンタクトホールは、ステッパ装置等
により形成され、前記第３のコンタクトホールは、レーザ直描装置または電子ビーム直描
装置等により形成される。
【００３９】
さらに本発明は、基板上に、第１のチャネル形成領域と、第１のソース領域またはドレ
イン領域を有する第１の島状半導体膜と、第１の前記島状半導体膜上に第１のゲート絶縁
膜と、前記第１の島状半導体膜上に、前記第１のゲート絶縁膜を介して第１のゲート電極
と、を有する第１の薄膜トランジスタと、前記基板上に、第２のチャネル形成領域と、第
２のソース領域またはドレイン領域を有する第２の島状半導体膜と、第２の前記島状半導
体膜上に第２のゲート絶縁膜と、前記第２の島状半導体膜上に、前記第２のゲート絶縁膜
を介して第２のゲート電極とを有する第２の薄膜トランジスタと、前記第１及び第２の薄
膜トランジスタ上に層間絶縁膜と、前記層間絶縁膜中に形成され、前記第１のソース領域
またはドレイン領域の一方に達する第１のコンタクトホールと、前記層間絶縁膜中に形成
され、前記第１のソース領域またはドレイン領域の他方に達する第２のコンタクトホール
と、前記層間絶縁膜中に形成され、前記第２のソース領域またはドレイン領域の一方に達
する複数のコンタクトホールを含む第３のコンタクトホールと、前記層間絶縁膜中に形成
され、前記第２のソース領域またはドレイン領域の他方に達する第４のコンタクトホール
とを有し、前記第１のコンタクトホールの底面積と、前記第２のコンタクトホールの底面
積は等しく、前記第４のコンタクトホールの径は、前記第３のコンタクトホールに含まれ
る複数のコンタクトホールのそれぞれの径より大きく、前記第３のコンタクトホールの底
面積の合計、及び前記第４のコンタクトホールの底面積はそれぞれ、前記第１のコンタク
トホールの底面積、並びに、前記第２のコンタクトホールの底面積よりも大きいことを特
徴とする半導体装置に関するものである。
【００４０】
また本発明は、基板上に、第１島状半導体膜及び第２の島状半導体膜を形成し、前記第
１及び第２の島状半導体膜上に、ゲート絶縁膜を形成し、第１の島状半導体膜及び前記ゲ
ート絶縁膜上に、第１のゲート電極を形成し、第２の島状半導体膜及び前記ゲート絶縁膜
上に、第２のゲート電極を形成し、前記第１の島状半導体膜中に、一導電性を付与する第
１の不純物を添加して、前記第１の島状半導体膜中に、第１のチャネル形成領域、第１の
ソース領域またはドレイン領域を形成し、前記第２の島状半導体膜中に、一導電性を付与
する第２の不純物を添加して、前記第２の島状半導体膜中に、第２のチャネル形成領域、
第２のソース領域またはドレイン領域を形成し、前記第１及び第２の島状半導体膜、前記
ゲート絶縁膜、前記第１及び第２のゲート電極を覆って、層間絶縁膜を形成し、前記層間
絶縁膜中に、前記第１のソース領域またはドレイン領域の一方に達する第１のコンタクト
ホールを形成し、前記層間絶縁膜中に、前記第１のソース領域またはドレイン領域の他方
に達する第２のコンタクトホールを形成し、前記層間絶縁膜中に、前記第２のソース領域
またはドレイン領域の一方に達する、複数のコンタクトホールを有する第３のコンタクト
ホールを形成し、前記層間絶縁膜中に、前記第２のソース領域またはドレイン領域の他方
に達する、第４のコンタクトホールを形成し、前記第１のコンタクトホールの底面積と、
前記第２のコンタクトホールの底面積は等しく、前記第４のコンタクトホールの径は、前
記第３のコンタクトホールに含まれる複数のコンタクトホールのそれぞれの径より大きく
、前記第３のコンタクトホールの底面積の合計及び前記第４のコンタクトホールの底面積
はそれぞれ、前記第１のコンタクトホールの底面積、並びに、前記第２のコンタクトホー
ルの底面積よりも大きいことを特徴とする半導体装置の作製方法に関するものである。
【００４１】
上記本発明において、前記第２の薄膜トランジスタは、不揮発性メモリ回路に用いられ
、前記第１の薄膜トランジスタは、前記不揮発性メモリ回路を制御するロジック回路に用
いられるものである。
【００４２】
本発明において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第
３のコンタクトホールに含まれる複数のコンタクトホールは、それぞれステッパ装置等に
より形成され、前記第４のコンタクトホールは、レーザ直描装置または電子ビーム直描装
置等により形成される。
【００４３】
なお本明細書において、コンタクトホールは、ステッパ装置、レーザ直描装置、電子ビ
ーム直描装置以外にも、エッチング装置、レジスト形成装置、剥離装置、成膜装置等、コ
ンタクトホール形成に必要な装置を用いることは言うまでもない。
【００４４】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【発明の効果】
【００４５】
本発明により、個々の、ＩＣを用いた無線通信が可能な半導体装置に、異なるＩＤ番号
等の固有データを付けることを容易に行うことができる。
【００４６】
またＲＯＭ内のメモリセルを形成するＴＦＴにおいて、ソース領域のコンタクト部での
電流密度と、ドレイン領域のコンタクト部での電流密度を等しくすることができる。
【００４７】
これにより、ソース領域またはドレイン領域のどちらか一方だけが発熱することを防ぐ
ことができ、ＴＦＴに悪影響を与えることを防止することが可能である。
【００４８】
以上から、本発明により信頼性が向上したＲＯＭ内のメモリセルを形成するＴＦＴを作
製することができるのは明らかである。
【図面の簡単な説明】
【００４９】
【図１】本発明のメモリセルアレイの上面図。
【図２】個体認証システムの概要を示す図。
【図３】従来の半導体装置の構成を示すブロック図。
【図４】従来の半導体装置の構成を示すブロック図。
【図５】本発明の不揮発性メモリ回路の回路図。
【図６】本発明の半導体装置の構成を示すブロック図。
【図７】本発明の半導体装置の断面図。
【図８】本発明の半導体装置の上面図。
【図９】本発明の半導体装置の断面図。
【図１０】本発明におけるレーザ直描装置によるレーザ露光の工程を示す図。
【図１１】従来のレーザ露光の工程を示す図。
【図１２】本発明の半導体装置の作製工程を示す断面図。
【図１３】本発明の半導体装置の作製工程を示す断面図。
【図１４】本発明の半導体装置の作製工程を示す断面図。
【図１５】本発明の半導体装置の断面図。
【図１６】本発明の半導体装置の上面図。
【図１７】本発明の半導体装置の断面図。
【図１８】本発明の半導体装置の作製工程を示す断面図。
【図１９】本発明の半導体装置の作製工程を示す断面図。
【図２０】本発明の半導体装置の断面図。
【図２１】本発明の半導体装置の構成を示すブロック図。
【図２２】本発明の半導体装置の上面図。
【図２３】本発明の半導体装置の断面図。
【図２４】本発明の半導体装置の上面図。
【発明を実施するための形態】
【００５０】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面に
おいて、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説
明は省略する。
【００５１】
［実施の形態１］
本実施の形態を、図１、図５、図７、図８（Ａ）及び図８（Ｂ）、図９、図１０、図１
２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｃ）、図１４（Ａ）〜図１４（Ｃ）、
図１５を用いて説明する。
【００５２】
図１はマスクＲＯＭ内のメモリセルアレイの上面図であり、図７は図１中のＡ−Ａ’の
断面図である。
【００５３】
図１、図７に示すマスクＲＯＭは、マスクＲＯＭ内に形成されるメモリセルを形成する
ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを開口するかどうかで
、記憶状態を表すものである。
【００５４】
なお、図１、図７では説明簡略化のため、４ビット分のメモリセルアレイを示している
が、本発明の不揮発性メモリ回路は、もちろん４ビットに限定されるものではない。
【００５５】
図１及び図７において、ＴＦＴ１１８〜１２１はｎチャネル型ＴＦＴであり、図１に示
すように、ＴＦＴ１１８は、活性層である島状半導体膜１３１、ゲート電極１０３を有し
ている。ＴＦＴ１１９は、活性層である島状半導体膜１３２、ゲート電極１０４を有して
いる。ＴＦＴ１２０は、活性層である島状半導体膜１３３、ゲート電極１０５を有してい
る。ＴＦＴ１２１は、活性層である島状半導体膜１３４、ゲート電極１０６を有している
。ゲート電極１０３及び１０４は、ワード線１０７と電気的に接続されており、ゲート電
極１０５及び１０６は、ワード線１０８と電気的に接続されている。
【００５６】
島状半導体膜１３１〜１３４のそれぞれにおいて、ソース領域またはドレイン領域の一
方の上方には、フォトリソグラフィ、例えばステッパ装置等による露光方法等を用いて、
径の小さなコンタクトホール１４２が複数形成される。またソース領域またはドレイン領
域の他方の上方には、必要に応じてレーザ直描装置や電子ビーム直描装置等を用いた露光
方法等で、径の大きなコンタクトホール１４１を１つだけ形成する。なお本明細書の場合
、コンタクトホールの「径」は、コンタクトホールの「直径」指している。
【００５７】
またソース領域またはドレイン領域の一方に達する、径の小さな複数のコンタクトホー
ルの底面積の合計と、ソース領域またはドレイン領域の他方に達する、径の大きなコンタ
クトホール１つの底面積は、同じとなるようにコンタクトホールは形成されている。これ
により、ソース領域またはドレイン領域の一方を流れる電流の電流密度と、ソース領域ま
たはドレイン領域の他方を流れる電流の電流密度を同じにすることができる。
【００５８】
なお、径の小さな複数のコンタクトホールの底面積の合計と、径の大きなコンタクトホ
ール１つの底面積は、実際に同じであることが好ましいのはもちろんである。しかし、作
製工程中において、レーザ直描装置もしくは電子ビーム直描装置等、例えばレーザ直描装
置によりレーザ露光で、径の大きなコンタクトホールを形成する場合、レーザビームが振
動することによるビームスポットの位置のずれによる影響を受ける可能性がある。また、
例えばステッパ装置等を用いて径の小さなコンタクトホールを形成する場合は、露光後の
現像の状態による影響、現像後のエッチングの状態の影響を受ける可能性がある。
【００５９】
そのため、本明細書では、複数のコンタクトホールの底面積の合計と１つのコンタクト
ホールの底面積が同じ（等しい）、あるいは、２つのコンタクトホールの底面積が同じ、
さらにあるいは、複数のコンタクトホールの底面積の合計と別の複数のコンタクトホール
の底面積の合計が同じ（等しい）という場合は、少なくとも設計（レイアウト）の段階で
は、等しくなる必要がある面積を等しくなるように設計したものとする。またさらに、完
成した半導体装置において求められる機能が満たされていれば、例えば電流密度が同じに
なっていれば、面積も同じ（等しい）であるとみなすものとする。
【００６０】
ＴＦＴ１１８のソース領域またはドレイン領域の一方、及び、ＴＦＴ１２０のソース領
域またはドレイン領域の一方は、コンタクトホール１４２を介して、ビット線１０９に電
気的に接続されている。またＴＦＴ１１９のソース領域またはドレイン領域の一方、及び
、ＴＦＴ１２１のソース領域またはドレイン領域の一方は、コンタクトホール１４２を介
して、ビット線１１０に電気的に接続されている。
【００６１】
ＴＦＴ１１８〜１２１それぞれの、ソース領域またはドレイン領域の他方は、必要に応
じて、コンタクトホール１４１を介して、電源線１１３に接続される。コンタクトホール
１４１が形成するか否かで、マスクＲＯＭの記憶状態が決定される。
【００６２】
また図７に示すように、ＴＦＴ１１８は、基板１５１上に形成された、下地膜１５３上
に形成される。ＴＦＴ１１８は、島状半導体膜１３１、ゲート絶縁膜１５４、下層ゲート
電極１０３ａ及び上層ゲート電極１０３ｂからなるゲート電極１０３、サイドウォール１
７１ａ及び１７１ｂを有している。島状半導体膜１３１には、ソース領域またはドレイン
領域の一方である領域１６３、ソース領域またはドレイン領域の他方である領域１６４、
低濃度不純物領域１６２ａ及び１６２ｂ、チャネル形成領域１６１が含まれている。
【００６３】
ＴＦＴ１１９は、基板１５１上に形成された、下地膜１５３上に形成される。ＴＦＴ１
１９は、島状半導体膜１３２、ゲート絶縁膜１５４、下層ゲート電極１０４ａ及び上層ゲ
ート電極１０４ｂからなるゲート電極１０４、サイドウォール１９１ａ及び１９１ｂを有
している。島状半導体膜１３２には、ソース領域またはドレイン領域の一方である領域１
８４、ソース領域またはドレイン領域の他方である領域１８３、低濃度不純物領域１８２
ａ及び１８２ｂ、チャネル形成領域１８１が含まれている。
【００６４】
ＴＦＴ１１８及び１１９上には、第１層間絶縁膜１５５が形成され、さらに第２層間絶
縁膜１５６が形成されている。ゲート絶縁膜１５４、第１層間絶縁膜１５５、第２層間絶
縁膜１５６中に、コンタクトホール１４１及び１４２が形成される。
【００６５】
なお、ＴＦＴ１２０及び１２１については、ＴＦＴ１１８もしくはＴＦＴ１１９のいず
れかと同様の断面構造を有している。コンタクトホール１４１は、必要に応じて形成され
ている。
【００６６】
コンタクトホール１４２は、ステッパ装置等を用いて形成され、径がコンタクトホール
１４１よりも小さい。コンタクトホール１４１は、レーザ直描装置や電子ビーム直描装置
等により形成されるので、コンタクトホール１４２よりも径が大きく、１つだけ形成され
る。また、コンタクトホール１４１の大きさに合わせて、島状半導体膜１３１〜１３４は
、後述するロジック回路のＴＦＴに含まれる島状半導体膜より面積が大きくなるように形
成されている。コンタクトホール１４２は、底面積の合計がコンタクトホール１４１と同
じになるように、複数個形成される。
【００６７】
第２層間絶縁膜１５６上に、ビット線１０９及び１１０、電源線１１３が形成されてい
る。
【００６８】
本実施の形態では、コンタクトホール１４２の径は、例えば１μｍ、コンタクトホール
１４１の径は、例えば３μｍと設計する。
【００６９】
図８（Ａ）にマスクＲＯＭを制御するロジック回路（論理回路ともいう）のＴＦＴの上
面図、図８（Ｂ）にその回路図、図９に図８（Ａ）中Ｂ−Ｂ’の断面図を示す。ロジック
回路の基本構成は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが相補的に接続されたＣＭ
ＯＳ回路である。後述の列デコーダ及び行デコーダは、このようなＣＭＯＳ回路を用いて
形成されている。図８（Ａ）〜図８（Ｂ）、図９ではＣＭＯＳ回路を用いたインバータを
示している。
【００７０】
ロジック回路のｎチャネル型ＴＦＴ４１１は、活性層である島状半導体膜４１２上にゲ
ート絶縁膜４５４を介してゲート配線４０１が形成されている。島状半導体膜４１２はソ
ース領域またはドレイン領域を有しており、ソース領域またはドレイン領域上には、コン
タクトホール４１５が形成される。ＴＦＴ４１１のソース領域またはドレイン領域の一方
は、コンタクトホール４１５を介して電源線である配線４０４に接続されており、ソース
領域またはドレイン領域の他方は、コンタクトホール４１５を介して配線４０７に接続さ
れている。
【００７１】
ロジック回路のｐチャネル型ＴＦＴ４２１は、活性層である島状半導体膜４２２上にゲ
ート絶縁膜４５４を介してゲート配線４０１が形成されている。島状半導体膜４２２はソ
ース領域またはドレイン領域を有しており、ソース領域またはドレイン領域上には、コン
タクトホール４２５が形成される。ＴＦＴ４２１のソース領域またはドレイン領域の一方
は、コンタクトホール４２５を介して電源線である配線４０５に接続されており、ソース
領域またはドレイン領域の他方は、コンタクトホール４２５を介して配線４０７に接続さ
れている。
【００７２】
配線４０７は、ｎチャネル型ＴＦＴ４１１のソース領域またはドレイン領域の他方と、
ｐチャネル型ＴＦＴ４２１のソース領域またはドレイン領域の他方を電気的に接続してい
る。また配線４０７は配線４０２を介して配線４０３に接続されており、配線４０３はイ
ンバータの出力端子となっている。
【００７３】
またゲート配線４０１は配線４０６に接続されており、配線４０６はインバータの入力
端子となっている。
【００７４】
なお本実施の形態では、ｐチャネル型ＴＦＴ４２１は、低濃度不純物領域を形成してい
ないが、必要であれば低濃度不純物領域を形成してもよい。
【００７５】
図８（Ａ）〜図８（Ｂ）及び図９において、ゲート配線４０１、配線４０２は同じ材料
、同じ工程で形成される。また配線４０３、配線４０４、配線４０５、配線４０６は、同
じ材料、同じ工程で形成される。ただし、もちろん必要に応じて違う工程や違う材料で形
成してもよいのは言うまでもない。
【００７６】
また図９に示すように、ｎチャネル型ＴＦＴ４１１は、基板４５１上に形成された下地
膜４５３上に形成される。ＴＦＴ４１１は、島状半導体膜４１２、ゲート絶縁膜４５４、
下層ゲート電極４４３ａ及び上層ゲート電極４４３ｂからなるゲート電極４４３、サイド
ウォール４７１ａ及び４７１ｂを有している。
【００７７】
島状半導体膜４１２には、チャネル形成領域４６１、低濃度不純物領域４６２ａ及び４
６２ｂ、ソース領域またはドレイン領域の一方である領域４６３、ソース領域またはドレ
イン領域の他方である領域４６４が形成されている。
【００７８】
ｐチャネル型ＴＦＴ４２１は、基板４５１上に形成された下地膜４５３上に形成される
。ＴＦＴ４２１は、島状半導体膜４２２、ゲート絶縁膜４５４、下層ゲート電極４４４ａ
及び上層ゲート電極４４４ｂからなるゲート電極４４４、サイドウォール４９１ａ及び４
９１ｂを有している。
【００７９】
島状半導体膜４２２には、チャネル形成領域４８１、ソース領域またはドレイン領域の
一方である領域４８４、ソース領域またはドレイン領域の他方である領域４８３が形成さ
れている。
【００８０】
ＴＦＴ４１１及び４２１上には、第１の層間絶縁膜４５５及び第２の層間絶縁膜４５６
が形成されている。ゲート絶縁膜４５４、第１の層間絶縁膜４５５及び第２の層間絶縁膜
４５６中にコンタクトホール４１５及び４２５が形成される。コンタクトホール４１５と
４２５は、どちらもステッパ装置等で形成され、それぞれの底面積の合計は同じである。
図８（Ａ）及び図９においては、コンタクトホール４１５及び４２５はそれぞれ、複数の
コンタクトホールから構成されているが、必要に応じて複数ではなく単数のコンタクトホ
ールでもよい。
【００８１】
第２の層間絶縁膜４５６上に電源線である配線４０４、電源線である配線４０５、配線
４０６、配線４０７が形成され、電源線である配線４０４はコンタクトホール４１５を介
して領域４６３に電気的に接続される。また電源線である配線４０５は、コンタクトホー
ル４２５を介して領域４８４に電気的に接続される。配線４０７は、コンタクトホール４
１５を介して領域４６４、及びコンタクトホール４２５を介して領域４８３に電気的に接
続される。
【００８２】
コンタクトホール４１５及び４２５はステッパ装置等により形成される。ステッパ装置
では、レーザ直描装置や電子ビーム直描装置よりも径の小さなコンタクトホールを形成す
ることができる。コンタクトホール４１５の底面積の合計及びコンタクトホール４２５の
底面積の合計は、それぞれコンタクトホール１４２の底面積の合計、コンタクトホール１
４１の底面積よりも小さい。そのため島状半導体膜４１２及び４２２に含まれるソース領
域またはドレイン領域は、マスクＲＯＭのＴＦＴ中の島状半導体膜１３１及び１３２に含
まれるソース領域またはドレイン領域より面積を小さくすることができる。
【００８３】
なお、本実施の形態ではマスクＲＯＭのＴＦＴトップゲート型ＴＦＴを形成したが、ボ
トムゲート型ＴＦＴを形成してもよい。
【００８４】
以上の工程により作成された本発明を有するマスクＲＯＭの動作について、図５を用い
て説明する。なお、メモリセルに記憶されたまたは書き込まれたＩＤ番号等の固有データ
を読み出すことができる回路であれば、以下の回路構成および動作の説明に限定されるも
のではない。また、図５においては、説明の簡略化のため、４ビットのマスクＲＯＭを例
に、２ビット分のメモリセルの動作説明を行うが、マスクＲＯＭのビット数、動作はこの
説明に限定されるものではなく、よりビット数の多い場合でも有効であり、全てのビット
のメモリセルのデータを読み出すものとする。
【００８５】
図５に示すように、本発明を有するマスクＲＯＭは、列デコーダ１５、行デコーダ１６
、ｎチャネル型ＴＦＴ１８〜２１を含むメモリセルアレイ１１、ビット線（データ線）２
４および２５、ワード線Ｗ１及びＷ２、高電圧電源（ＶＤＤ）２２、低電圧電源（ＶＳＳ
またはＧＮＤ）２３、列スイッチＳＷ１〜ＳＷ４、列デコーダ１５により制御されるアド
レス線Ｓ１およびＳ２、出力線１４および制御線１７から構成されている。
【００８６】
はじめに、１ビットのメモリセルに記憶または書き込まれているＩＤ番号等の固有デー
タを読み出すにあたり、読み出し時間の１／４を使用して、低電圧電源（ＶＳＳまたはＧ
ＮＤ）の電位をプリチャージする動作について説明する。
【００８７】
制御線１７に読み出し時間の１／４だけ、ＳＷ３およびＳＷ４が選択された状態になり
、ビット線（データ線）２４および２５が低電圧電源（ＶＳＳまたはＧＮＤ）２３に電気
的に接続される信号を送る。そうすることで、ビット線（データ線）２４および２５は低
電圧電源（ＶＳＳまたはＧＮＤ）になる。
【００８８】
このとき、ワード線Ｗ１及びＷ２はｎチャネル型ＴＦＴ１８〜２１を選択された状態に
していない。ここで、選択された状態とは、ｎチャネル型ＴＦＴ１８〜２１のソース端子
とドレイン端子が電気的に接続されることである。
【００８９】
また、列デコーダ１５により制御されるアドレス線Ｓ１およびＳ２も列スイッチＳＷ１
およびＳＷ２を選択された状態にしていない。ここで、選択された状態とは、ビット線（
データ線）２４および２５と出力線１４が電気的に接続されることである。
【００９０】
なお、プリチャージする電圧であるが、回路構成、方式、論理の違い等により、本発明
のように低電圧電源（ＶＳＳまたはＧＮＤ）にプリチャージする場合、高電圧電源（ＶＤ
Ｄ）にプリチャージする場合、および、それ以外の生成電圧にプリチャージする場合と様
々であり、限定されるものではない。場合によって最適な電圧を選択すればよい。
【００９１】
次に、読み出し時間の残りの３／４を使用して、本発明を有するマスクＲＯＭからＩＤ
番号等の固有データを読み出す動作について説明する。ここでは、読み出されたＩＤ番号
等の固有データとして、高電圧電源（ＶＤＤ）と同じ電圧が出力された場合をハイ、低電
圧電源（ＶＳＳまたはＧＮＤ）と同じ電圧が出力された場合をローとする。なお、読み出
されたＩＤ番号等の固有データがハイなのかローなのかは、回路構成、方式、論理の違い
等により異なるので、本説明に限定されない。
【００９２】
行デコーダ１６によってワード線Ｗ１が選択され、列デコーダ１５によってアドレス線
Ｓ１が選択された場合、ｎチャネル型ＴＦＴ１８が選択される。そして、ｎチャネル型Ｔ
ＦＴ１８のソース端子とドレイン端子が電気的に接続される。つまり、ｎチャネル型ＴＦ
Ｔ１８のソース端子とドレイン端子にあたる、ビット線（データ線）２４と高電圧電源（
ＶＤＤ）２２が電気的に接続される。ビット線は高電圧電源（ＶＤＤ）２２よりもｎチャ
ネル型ＴＦＴ１８の閾値分低い電圧まで充電される。さらに、列デコーダ１５によってア
ドレス線Ｓ１が選択されているので、ビット線（データ線）２４と出力線１４が電気的に
接続される。ここで、ビット線は高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１
８の閾値分低い電圧まで充電されているので、出力線１４も同じ電位になっていることに
なる。つまり、出力線１４には、高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１
８の閾値分低い電圧が出力されたことになる。
【００９３】
図示していないが、高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１８の閾値分
低い電圧を増幅器に通すことで、高電圧電源（ＶＤＤ）と同じ電位を出力させる。ここで
増幅器とは、電圧または電流を増大させることができる回路であり、インバータを２段接
続した構成でもよいし、比較器等を用いた構成でもよい。
【００９４】
このようにして、ｎチャネル型ＴＦＴ１８に記憶または書き込まれていたＩＤ番号等の
固有データであるハイが出力線１４に出力される。
【００９５】
同様にして、行デコーダ１６によってワード線Ｗ１が選択され、列デコーダ１５によっ
てアドレス線Ｓ２が選択された場合、ｎチャネル型ＴＦＴ１９が選択される。ｎチャネル
型ＴＦＴ１９の一方の端子はどこにも接続されていないが、前記のプリチャージする動作
によって、他方の端子であるビット線（データ線）２５が低電圧電源（ＶＳＳまたはＧＮ
Ｄ）２３の電位になっている。つまり、ｎチャネル型ＴＦＴ１９の一方の端子と他方の端
子は低電圧電源（ＶＳＳまたはＧＮＤ）２３とほぼ同じ電位になっている。さらに、列デ
コーダ１５によってアドレス線Ｓ２が選択されているので、ビット線（データ線）２５と
出力線１４が電気的に接続される。つまり、出力線１４には、低電圧電源（ＶＳＳまたは
ＧＮＤ）２３とほぼ同じ電位が出力されたことになる。
【００９６】
このようにして、ｎチャネル型ＴＦＴ１９に記憶または書き込まれていたＩＤ番号等の
固有データであるローが出力線１４に出力される。
【００９７】
以上により、本発明を有するマスクＲＯＭに記憶されたまたは書き込まれたＩＤ番号等
の固有データを読み出すことができる。
【００９８】
以下にメモリセルアレイのＴＦＴ及びロジック回路のＴＦＴを同一基板に作製する工程
について、図１０、図１２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｃ）、図１４
（Ａ）〜図１４（Ｃ）、図１５を用いて説明する。
【００９９】
まず図１２（Ａ）に示すように、基板６０１上に下地膜６０２を成膜する。基板６０１
には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板
、石英基板、ステンレス基板、あるいは、絶縁表面に単結晶半導体層を形成したいわゆる
ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。ま
た、ＰＥＴ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ））、ＰＥＳ（
ｐｏｌｙ（ｅｔｈｅｒ ｓｕｌｆｏｎｅ））、ＰＥＮ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ Ｎ
ａｐｈｔｈａｌａｔｅ））に代表されるプラスチックや、アクリル等の可撓性を有する合
成樹脂からなる基板を用いることも可能である。以下、基板６０１として、ガラス基板を
用いた場合について説明する。
【０１００】
下地膜６０２は基板６０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が
、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よっ
てアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、
窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ
法を用いて酸化珪素膜を１０〜１００ｎｍ（好ましくは２０〜７０ｎｍ、さらに好ましく
は５０ｎｍ）、並びに、窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０
ｎｍ〜３００ｎｍ、さらに好ましくは１００ｎｍ）の膜厚になるように積層して成膜する
。
【０１０１】
なお下地膜６０２は窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜
単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの
絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラ
スチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基
板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが
、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない
。
【０１０２】
次に下地膜６０２上に半導体膜６０４を形成する。半導体膜６０４の膜厚は２５ｎｍ〜
１００ｎｍ（好ましくは３０ｎｍ〜８０ｎｍ、）とする。なお半導体膜６０４は、非晶質
半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン（Ｓｉ）
だけではなくシリコンゲルマニウム（ＳｉＧｅ）も用いることができる。シリコンゲルマ
ニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度である
ことが好ましい。本実施の形態では、半導体膜６０４として非晶質珪素膜を６６ｎｍの厚
さで成膜する。
【０１０３】
次に図１２（Ｂ）に示すように、半導体膜６０４にレーザ照射装置から線状ビーム６０
３を照射し、結晶化を行なう。
【０１０４】
レーザ結晶化を行なう場合、レーザ結晶化の前に、レーザに対する半導体膜６０４の耐
性を高めるために、５００℃、１時間の加熱処理を半導体膜６０４に加えてもよい。
【０１０５】
レーザ結晶化は、連続発振のレーザ、または擬似ＣＷレーザとして、発振周波数が１０
ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。
【０１０６】
具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡ
Ｇレーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ
、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、アレキサンドライトレーザ、
Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ、多結晶（セラミック）のＹＡＧ、
Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔ
ｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレ
ーザなどが挙げられる。
【０１０７】
また擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上
のパルス発振させることができるのであれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ
、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、フォルステライト（
Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、アレキ
サンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結
晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパント
としてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加さ
れているものを媒質とするレーザのようなパルス発振レーザを用いることができる。
【０１０８】
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レ
ーザと同等の効果を示すものである。
【０１０９】
例えば連続発振が可能な固体レーザを用いる場合、第２高調波〜第４高調波のレーザ光
を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本
波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが
望ましい。例えば、連続発振のＹＡＧレーザから射出されたレーザ光を非線形光学素子に
より高調波に変換して、半導体膜６０４に照射する。エネルギー密度は０．０１〜１００
ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）とすれば良い。そして走査速
度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【０１１０】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３
、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ
３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａ
のうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレー
ザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能なものであり、Ｑス
イッチ動作やモード同期などを行うことによってパルス発振をさせることも可能である。
１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって
溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周
波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に
移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることが
できる。
【０１１１】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質
を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの
円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作るこ
とが可能である。
【０１１２】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結
晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上には
ある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさ
を著しく大きくすることができるため大幅に出力が向上がする。
【０１１３】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成する
ことが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進
行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で
発振させることが可能になる。また、このような形状の媒質から射出されるレーザビーム
は射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整
形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形する
ことによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得
ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長
辺方向にエネルギー分布の均一なものとなる。
【０１１４】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニ
ールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その
両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【０１１５】
上述した半導体膜６０４へのレーザ光の照射により、結晶性がより高められた結晶性半
導体膜６０５が形成される。
【０１１６】
次に、図１２（Ｃ）に示すように結晶性半導体膜６０５を用いて島状半導体膜６１１〜
６１４を形成する。この島状半導体膜６１１〜６１４は、以降の工程で形成されるＴＦＴ
の活性層となる。
【０１１７】
なお本実施の形態では、基板６０１としてガラス基板を用いた場合について説明してい
るが、基板６０１としてＳＯＩ基板を用いた場合は、単結晶半導体層を島状に成形して、
ＴＦＴの活性層とすればよい。
【０１１８】
次に島状半導体膜６１１〜６１４にしきい値制御のための不純物を導入する。本実施の
形態においてはジボラン（Ｂ２Ｈ６）をドープすることによってホウ素（Ｂ）を島状半導
体膜６１１〜６１４中に導入する。
【０１１９】
次に島状半導体膜６１１〜６１４上にゲート絶縁膜６１５を成膜する。ゲート絶縁膜６
１５には、例えば膜厚１０〜１１０ｎｍの酸化珪素、窒化珪素または窒素を含んだ酸化珪
素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用い
ることができる。本実施の形態では、プラズマＣＶＤ法で、膜厚２０ｎｍで成膜した窒素
を含む酸化珪素膜を用いてゲート絶縁膜６１５を形成する。
【０１２０】
次に、ゲート絶縁膜６１５上に導電膜を成膜した後、導電膜を用いて、ゲート電極６２
１〜６２４を形成する。
【０１２１】
ゲート電極６２１〜６２４は、導電膜を単層または２層以上積層させた構造を用いて形
成する。導電膜を２層以上積層させている場合は、タンタル（Ｔａ）、タングステン（Ｗ
）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、ま
たは前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極６２
１〜６２４を形成してもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶
シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。本実施の形態で
は、下層ゲート電極６２１ａ〜６２４ａとして窒化タンタル膜を１０〜５０ｎｍ、例えば
３０ｎｍの膜厚で成膜したものと、上層ゲート電極６２１ｂ〜６２４ｂとしてタングステ
ン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で成膜した積層膜を用いて、
ゲート電極６２１〜６２４を形成する。
【０１２２】
ゲート電極６２１〜６２４は、ゲート配線の一部として形成してもよいし、別にゲート
配線を形成して、そのゲート配線にゲート電極６２１〜６２４を接続してもよい。
【０１２３】
次いで島状半導体膜６１１〜６１３に、一導電性を付与する不純物を添加する。なおこ
の添加工程の際に、島状半導体膜６１４及びゲート電極６２４、すなわちｐチャネル型Ｔ
ＦＴ６９４となる領域は、レジスト６１８によって覆われており、一導電性を付与する不
純物は島状半導体膜６１４中には添加されない。
【０１２４】
一導電性を付与する不純物として、ｎ型を付与する不純物であれば、リン（Ｐ）やヒ素
（Ａｓ）を用いればよい。またｐ型を付与する不純物であれば、ホウ素（Ｂ）を用いれば
よい。
【０１２５】
本実施の形態では、まず、第１の添加工程として、ｎ型を付与する不純物を島状半導体
膜６１１〜６１３に添加する（図１２（Ｄ）参照）。具体的には、フォスフィン（ＰＨ３
）を用いて、リン（Ｐ）を、印加電圧を４０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜
１×１０１５ｃｍ−２として島状半導体膜６１１〜６１３中に導入する。本実施の形態で
は、フォスフィンを用いて、印加電圧６０ｋｅＶ、ドーズ量２．６×１０−１３ｃｍ−２
でリンを島状半導体膜６１１〜６１３中に添加する。この不純物導入の際にチャネル形成
領域６３１、６４１、６５１となる領域が決定される。
【０１２６】
その後図１３（Ａ）に示すように、ゲート電極６２１から６２４の側面を覆うように、
絶縁膜、いわゆるサイドウォール６２６〜６２９を形成する。すなわちゲート電極６２１
の側面にサイドウォール６２６（６２６ａ及び６２６ｂ）、ゲート電極６２２の側面にサ
イドウォール６２７（６２７ａ及び６２７ｂ）、ゲート電極６２３の側面にサイドウォー
ル６２８（６２８ａ及び６２８ｂ）、ゲート電極６２４の側面にサイドウォール６２９（
６２９ａ及び６２９ｂ）を形成する。
【０１２７】
サイドウォール６２６〜６２９は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を
用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、プラズマ
ＣＶＤ法により酸化珪素膜を膜厚５０〜２００ｎｍ、好ましくは１００ｎｍで成膜し、次
いで酸化珪素膜をエッチングすることにより、テーパー状のサイドウォール６２６〜６２
９を形成する。またサイドウォール６２６〜６２９は窒素を含む酸化珪素膜を用いて形成
してもよい。
【０１２８】
またサイドウォール６２６〜６２９の端部はテーパー形状を有さなくともよく、矩形状
であってもよい。
【０１２９】
次に図１３（Ｂ）に示すように、島状半導体膜６１４、ゲート電極６２４、サイドウォ
ール６２９、すなわち後にｐチャネル型ＴＦＴ６９４となる領域を覆って、レジスト６１
６を形成する。
【０１３０】
次いで第２の添加工程として、島状半導体膜６１１〜６１３中に、フォスフィン（ＰＨ
３）を用いて、印加電圧１０〜５０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量５．０×１０１
４〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入
する。
【０１３１】
この第２の添加工程において、ゲート電極６２１、サイドウォール６２６をマスクとし
て、島状半導体膜６１１にリンが導入され、島状半導体膜６１１中にソース領域またはド
レイン領域の一方の領域６３３、ソース領域またはドレイン領域の他方の領域６３４、さ
らには低濃度不純物領域６３２ａ及び６３２ｂが形成される。同様に、ゲート電極６２２
、サイドウォール６２７をマスクとして、島状半導体膜６１２にリンが導入され、島状半
導体膜６１２中にソース領域またはドレイン領域の一方の領域６４３、ソース領域または
ドレイン領域の他方の領域６４４、さらには低濃度不純物領域６４２ａ及び６４２ｂが形
成される。さらにゲート電極６２３、サイドウォール６２８をマスクとして、島状半導体
膜６１３にリンが導入され、島状半導体膜６１３中にソース領域またはドレイン領域の一
方の領域６５３、ソース領域またはドレイン領域の他方の領域６５４、さらには低濃度不
純物領域６５２ａ及び６５２ｂが形成される。
【０１３２】
本実施の形態においては、ｎチャネル型ＴＦＴ６９１のソース領域及びドレイン領域で
ある領域６３３及び領域６３４、ｎチャネル型ＴＦＴ６９２のソース領域及びドレイン領
域である領域６４３及び領域６４４、ｎチャネル型ＴＦＴ６９３のソース領域及びドレイ
ン領域である領域６５３及び領域６５４それぞれには、１×１０１９〜５×１０２１ｃｍ
−３の濃度でリン（Ｐ）が含まれることとなる。
【０１３３】
またｎチャネル型ＴＦＴ６９１の低濃度不純物領域６３２ａ及び６３２ｂ、ｎチャネル
型ＴＦＴ６９２の低濃度不純物領域６４２ａ及び６４２ｂ、ｎチャネル型ＴＦＴ６９３の
低濃度不純物領域６５２ａ及び６５２ｂのそれぞれには、１×１０１８〜５×１０１９ｃ
ｍ−３の濃度でリン（Ｐ）が含まれる。
【０１３４】
次いでさらにレジスト６１６を除去し、島状半導体膜６１１〜６１３、ゲート電極６２
１〜６２３、サイドウォール６２６〜６２８、すなわちｎチャネル型ＴＦＴ６９１〜６９
３となる領域を覆ってレジスト６１７を形成する。
【０１３５】
ｐチャネル型ＴＦＴ６９４を作製するために、上記一導電型を付与する不純物と逆の導
電型を付与する不純物、すなわちｐ型を付与する不純物を島状半導体膜６１４に添加する
。具体的には、ジボラン（Ｂ２Ｈ６）を用いて印加電圧６０〜１００ｋｅＶ、例えば８０
ｋｅＶ、ドーズ量１×１０１３〜５×１０１５ｃｍ−２、例えば３×１０１５ｃｍ−２の
条件で、島状半導体膜６１４中にホウ素（Ｂ）を導入する。これによりｐチャネル型ＴＦ
Ｔのソース領域及びドレイン領域である領域６６３及び領域６６４、またこの不純物導入
の際にチャネル形成領域６６１が形成される（図１３（Ｃ）参照）。
【０１３６】
なおｐチャネル型ＴＦＴ６９４について、ホウ素の導入に際しては、印加電圧が高いた
めに、サイドウォール６２９及びゲート絶縁膜６１５を通しても、領域６６３及び領域６
６４を形成するために十分なホウ素が島状半導体膜６１４中に添加される。
【０１３７】
ｐチャネル型ＴＦＴ６９４のソース領域及びドレイン領域である領域６６３及び６６４
には、それぞれ１×１０１９〜５×１０２１ｃｍ−３の濃度でボロン（Ｂ）が含まれる。
【０１３８】
次いでレジスト６１７を除去し、島状半導体膜６１１〜６１４、ゲート絶縁膜６１５、
ゲート電極６２１〜６２４、サイドウォール６２６〜６２９を覆って、第１層間絶縁膜６
７１を形成する。
【０１３９】
第１層間絶縁膜６７１としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコ
ンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積
層膜で形成する。もちろん、第１層間絶縁膜６７１は窒素を含む酸化珪素膜や窒化珪素膜
、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。
【０１４０】
本実施の形態では、窒素を含む酸化珪素膜をプラズマＣＶＤ法により５０ｎｍ形成し、
レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰
囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【０１４１】
次にプラズマＣＶＤ法により窒化珪素膜を１００ｎｍ形成し、更に酸化珪素膜を６００
ｎｍ形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び酸化珪素膜の積層膜が第１
層間絶縁膜６７１である。
【０１４２】
次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素
化を行う。
【０１４３】
次に第１層間絶縁膜６７１を覆って、第２層間絶縁膜６７２を形成する（図１４（Ａ）
参照）。
【０１４４】
第２層間絶縁膜６７２としては、ＣＶＤ法、スパッタリング法、ＳＯＧ（Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）法等により、珪素の酸化物や珪素の窒化物等の無機材料を用いることが
できる。本実施の形態では、第２層間絶縁膜６７２として酸化珪素膜を成膜する。
【０１４５】
また第２層間絶縁膜６７２として、シロキサンを用いた絶縁膜を形成してもよい。シロ
キサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成されるものであり
、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素（ア
リール基））が用いられる。置換基として、フルオロ基を用いてもよい。または置換基と
して、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４６】
なお、第２層間絶縁膜６７２上に第３層間絶縁膜を形成してもよい。第３の層間絶縁膜
としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的に
は、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化
珪素膜または窒素を含む酸化珪素膜、炭素を主成分とする薄膜（例えばダイヤモンドライ
クカーボン膜（ＤＬＣ膜）、窒化炭素膜（ＣＮ膜））などを用いることができる。
【０１４７】
次いでステッパ装置等を用いて、層間絶縁膜６７１及び６７２中に、島状半導体膜６１
１、６１２、６１３、６１４それぞれとの電気的接続を行うためのコンタクトホールを形
成する。
【０１４８】
層間絶縁膜６７１及び６７２に、島状半導体膜６１１の領域６３３に到達するコンタク
トホール６７３、島状半導体膜６１２の領域６４４に到達するコンタクトホール６７４、
島状半導体膜６１３の領域６５３に到達するコンタクトホール６７６、島状半導体膜６１
３の領域６５４に到達するコンタクトホール６７７、島状半導体膜６１４の領域６６３に
到達するコンタクトホール６７８、島状半導体膜６１４の領域６６４に到達するコンタク
トホール６７９を形成する（図１４（Ｂ）参照）。なお、コンタクトホール６７３は領域
６３４、コンタクトホール６７４は領域６４３に到達するように形成してもよい。
【０１４９】
メモリセルのＴＦＴ６９１及び６９２においては、ソース領域及びドレイン領域の片方
のみにステッパ装置等を用いてコンタクトホールを形成する。ロジック回路のＴＦＴ６９
３及び６９４においては、ソース領域及びドレイン領域の両方にステッパ装置等を用いて
コンタクトホールを形成する。
【０１５０】
またコンタクトホール６７３は、複数のコンタクトホール６７３ａ、６７３ｂ、６７３
ｃにより構成されている。同様に、コンタクトホール６７４は、複数のコンタクトホール
６７４ａ、６７４ｂ、６７４ｃに、コンタクトホール６７６は、複数のコンタクトホール
６７６ａ及び６７６ｂに、コンタクトホール６７７は、複数のコンタクトホール６７７ａ
及び６７７ｂに、コンタクトホール６７８は、複数のコンタクトホール６７８ａ及び６７
８ｂに、コンタクトホール６７９は、複数のコンタクトホール６７９ａ及び６７９ｂによ
って構成されている。なお、コンタクトホール６７６〜６７９は、複数のコンタクトホー
ルでなく、１つのコンタクトホールでもよい。
【０１５１】
コンタクトホール６７３ａ、６７３ｂ、６７３ｃ、６７４ａ、６７４ｂ、６７４ｃ、６
７６ａ、６７６ｂ、６７７ａ、６７７ｂ、６７８ａ、６７８ｂ、６７９ａ、６７９ｂはそ
れぞれ同じ大きさである。
【０１５２】
また、コンタクトホール６７３及び６７４のそれぞれは、コンタクトホール６７６〜６
７９のそれぞれよりも大きな底面積になるように形成してもよい。
【０１５３】
次いで、レーザ直描装置もしくは電子ビーム直描装置等で、層間絶縁膜６７１及び６７
２に島状半導体膜６１１の領域６３４に到達するコンタクトホール６８０を形成する（図
１４（Ｃ）参照）。必要に応じて、島状半導体膜６１２の領域６４３に到達するようなコ
ンタクトホールを形成してもよい。
【０１５４】
このときコンタクトホール６８０の底面積が、コンタクトホール６７４の底面積の合計
と同じになるようにコンタクトホール６８０を形成する。
【０１５５】
図１０に、レーザ直描装置によるレーザ露光の工程を示す。本実施の形態のレーザ直描
装置は、内部に乱数作成プログラムを備えており、乱数作成を外部でなく装置内部により
行うことを特徴の一つとしている。これにより、コンタクトホール６８０形成のためのレ
ーザ露光の工程が短縮できるようになる。
【０１５６】
座標データと形状データを含むレイアウトデータを、レーザ直描装置に送ると、レーザ
直描装置により作成された乱数データと組み合わされ、座標データが形成される。
【０１５７】
この座標データを基にして、どのメモリセルのＴＦＴにコンタクトホール６８０を形成
するかが決定される。例えば、ＴＦＴ６９１にはコンタクトホール６８０が形成されるが
、ＴＦＴ６９２にはコンタクトホールは形成されない。
【０１５８】
次いで第２層間絶縁膜６７２上に導電膜を成膜し、それを用いて、ソース電極またはド
レイン電極６８１、６８２、６８３、６８４、６８５、６８６を形成する（図１５参照）
。
【０１５９】
ＴＦＴ６９１のソース電極またはドレイン電極の一方である電極６８１は領域６３３に
、ソース電極またはドレイン電極の他方である電極６８２は、領域６３４に電気的に接続
される。ＴＦＴ６９２のソース電極またはドレイン電極の一方である電極６８３は領域６
４４に電気的に接続される。また電極６８３は領域６４４でなく領域６４３に電気的に接
続されていてもよい。
【０１６０】
ＴＦＴ６９３のソース電極またはドレイン電極の一方である電極６８４は領域６５３に
、電気的に接続されている。ＴＦＴ６９３のソース電極またはドレイン電極の他方であり
、ＴＦＴ６９４のソース電極またはドレイン電極の一方である電極６８５は、領域６５４
及び領域６６３に電気的に接続される。ＴＦＴ６９４のソース電極またはドレイン電極の
他方である電極６８６は、領域６６４に電気的に接続される。これによりＴＦＴ６９３及
び６９４はＣＭＯＳ回路６９５を構成している。
【０１６１】
本実施の形態では、電極６８１〜６８６として、ＣＶＤ法やスパッタリング法等により
、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モ
リブデン（Ｍｏ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（
Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料
若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料
とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主
成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。電極６
８１〜６８６は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜
の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア
膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブ
デン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシ
リコンは抵抗値が低く、安価であるため、電極６８１〜６８６を形成する材料として最適
である。またアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相
互拡散が防止できる。また、上層と下層のバリア層を設けると、アルミニウムやアルミニ
ウムシリコンのヒロックの発生を防止することができる。
【０１６２】
本実施の形態では、チタン膜（Ｔｉ）、窒化チタン膜、アルミニウム膜（Ａｌ）、チタ
ン膜（Ｔｉ）をそれぞれ６０ｎｍ、５０ｎｍ、５００ｎｍ、１００ｎｍに積層したものを
用いて、電極６８１〜６８６を形成する。
【０１６３】
また電極６８１〜６８６はそれぞれ、電極と配線を同じ材料で同一工程で形成してもよ
いし、電極と配線を別々に形成してそれらを接続させてもよい。
【０１６４】
なお、図１５のＴＦＴ６９１と図７のＴＦＴ１１８、図１５のＴＦＴ６９２と図７のＴ
ＦＴ１１９、図１５のＴＦＴ６９３と図９のＴＦＴ４１１、図１５のＴＦＴ６９４と図９
のＴＦＴ４２１は同じものである。図７に示すメモリセルアレイのＴＦＴ１１８及び１１
９、並びに図９に示すロジック回路のＴＦＴ４１１及び４２１を同一基板上に作成する場
合は、図１０、図１２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｃ）、図１４（Ａ
）〜図１４（Ｃ）、図１５に示す作製工程によりそれぞれのＴＦＴを形成すればよい。ま
たメモリセルアレイのＴＦＴとロジック回路のＴＦＴを別々の基板上に作製し、配線を用
いて電気的に接続させてもよい。なお、図７、図９、図１２（Ａ）〜図１２（Ｄ）、図１
３（Ａ）〜図１３（Ｃ）、図１４（Ａ）〜図１４（Ｃ）、図１５では下地膜は１層である
が、２層以上の複数の層の積層にしてもよい。下地膜の層数は必要に応じて決めればよい
。
【０１６５】
本実施の形態により、レーザ直描装置等によりレーザ露光等を行いコンタクトホールを
形成するかしないかにより、ＩＤ番号等の固有データが決定される。そのため容易に個々
のＩＣを用いた無線通信が可能な半導体装置に、ＩＤ番号等の固有データを形成すること
ができるようになる。
【０１６６】
さらにレーザ直描装置内部に乱数作成プログラムがあり、レーザ直描装置内で乱数デー
タを作成することができるため、ＩＣを用いた無線通信が可能な半導体装置の作製工程を
短縮することが可能となる。
【０１６７】
［実施の形態２］
本実施の形態では、実施の形態１とは異なる構造を有するマスクＲＯＭを有する、ＩＣ
を用いた無線通信が可能な半導体装置について、図１６、図１７を用いて説明する。なお
、本実施の形態の詳細な作製工程は実施の形態１を援用するものとする。
【０１６８】
図１６に本実施の形態の上面図、図１７に図１６におけるＣ−Ｃ’の断面図及びＤ−Ｄ
’の断面図を示す。
【０１６９】
実施の形態１では、レーザ直描装置等により形成されたコンタクトホール１４１及び６
８０の有無によりＩＤ番号等の固有データを決定している。しかし本実施の形態では、レ
ーザ直描装置等により形成されたコンタクトホールは、メモリセルアレイのＴＦＴ全てに
形成される。そしてレーザ直描装置等により形成されたコンタクトホールを介して、ＴＦ
Ｔのソース領域またはドレイン領域の一方が、２つの電源線のどちらに電気的に接続され
ているかにより、そのメモリセルアレイを含む半導体装置のＩＤ番号等の固有データが形
成される。
【０１７０】
図１６及び図１７に示すＩＣを用いた無線通信が可能な半導体装置には、基板７３１上
に下地膜７３２が形成され、さらにＴＦＴ７８１及び７８２が形成されている。ＴＦＴ７
８１は、チャネル形成領域７４１、低濃度不純物領域７４２ａ及び７４２ｂ、ソース領域
またはドレイン領域の一方である領域７４３、並びにソース領域またはドレイン領域の他
方である領域７４４を有する島状半導体膜７０１、ゲート絶縁膜７３３、下層ゲート電極
７６１ａ及び上層ゲート電極７６１ｂから構成されるゲート電極７６１を含んでいる。ま
たＴＦＴ７８２は、チャネル形成領域７５１、低濃度不純物領域７５２ａ及び７５２ｂ、
ソース領域またはドレイン領域の一方である領域７５３、ソース領域またはドレイン領域
の他方である領域７５４を有する島状半導体膜７０２、ゲート絶縁膜７３３、下層ゲート
電極７６２ａ及び上層ゲート電極７６２ｂから構成されるゲート電極７６２を有している
。なおゲート電極７６１及び７６２は同じワード線に電気的に接続されている。ゲート電
極とワード線は、同じ材料及び同じ工程で形成してもよいし、違う材料及び違う工程で形
成して、電気的に接続させてもよい。
【０１７１】
ゲート電極７６１の側面にはサイドウォール７７１ａ及び７７１ｂが形成されており、
ゲート電極７６２の側面にはサイドウォール７７２ａ及び７７２ｂが形成されている。
【０１７２】
ＴＦＴ７８１及び７８２上には、第１層間絶縁膜７３４及び第２層間絶縁膜７３５が形
成されている。
【０１７３】
第１層間絶縁膜７３４及び第２層間絶縁膜７３５中の、ＴＦＴ７８１の領域７４３上に
、複数のコンタクトホール７２１ａ、７２１ｂ、等を有するコンタクトホール７２１、並
びにＴＦＴ７８２の領域７５３上に、複数のコンタクトホール７２３ａ、７２３ｂ、等を
有するコンタクトホール７２３が形成されている。コンタクトホール７２１及び７２３は
、ステッパ装置等により形成される。
【０１７４】
ビット線７１８はコンタクトホール７２１を介して、ＴＦＴ７８１の領域７４３に電気
的に接続されている。またビット線７１９はコンタクトホール７２３を介して、ＴＦＴ７
８２の領域７５３に電気的に接続されている。
【０１７５】
第１層間絶縁膜７３４及び第２層間絶縁膜７３５中に、レーザ直描装置等によりコンタ
クトホール７２２及び７２４が形成されている。ＴＦＴ７８１においては、電源線７１７
がコンタクトホール７２２を介して、領域７４４に電気的に接続される。電源線７１６も
第２層間絶縁膜７３４上に形成されているが、第１層間絶縁膜７３４及び第２層間絶縁膜
７３５中の電源線７１６が形成される領域にはコンタクトホールが開口されないので、領
域７４４には接続されない。
【０１７６】
ＴＦＴ７８２においては、逆に領域７５４には電源線７１６が接続されるように、第１
層間絶縁膜７３４及び第２層間絶縁膜７３５中にコンタクトホール７２４が形成される。
第１層間絶縁膜７３４及び第２層間絶縁膜７３５中の、電源線７１７が形成される領域に
はコンタクトホールが形成されないので、電源線７１７は領域７５４には接続されない。
【０１７７】
コンタクトホール７２１の底面積の合計と、コンタクトホール７２２の底面積は同じで
ある。またコンタクトホール７２３の底面積の合計と、コンタクトホール７２４の底面積
は同じである。これにより、それぞれのＴＦＴの、ソース領域を流れる電流の電流密度と
ドレイン領域を流れる電流の電流密度を同じにすることができる。
【０１７８】
電源線７１６及び７１７はそれぞれ異なる値の電圧が印加される。どのＴＦＴが電源線
７１６または７１７に接続されるかにより、半導体装置のＩＤ番号等の固有データが形成
される。
【０１７９】
なお図１６には、島状半導体膜７０３、ゲート電極７１３を有するＴＦＴ、及び、島状
半導体膜７０４、ゲート電極７１４を有するＴＦＴも示されており、これらのＴＦＴはＴ
ＦＴ７８１と７８２と同様の構造を有している。
【０１８０】
コンタクトホール７２５（７２５ａ、７２５ｂ、等）及びコンタクトホール７２７（７
２７ａ、７２７ｂ、等）は、層間絶縁膜７３４及び７３５中に、ステッパ装置等を用いて
形成される。コンタクトホール７２６及び７２８は、層間絶縁膜７３４及び７３５中に、
レーザ直描装置等によりレーザ露光等を行い形成される。
【０１８１】
またコンタクトホール７２５の底面積の合計と、コンタクトホール７２６の底面積は同
じである。さらにコンタクトホール７２７の底面積の合計と、コンタクトホール７２８の
底面積は同じである。
【０１８２】
なお本実施の形態では、ＴＦＴはトップゲート型ＴＦＴを用いてたが、ボトムゲート型
ＴＦＴを形成してもよい。
【０１８３】
なお本実施の形態は、必要であれば他の実施の形態及び実施例のいかなる記載とも組み
合わせることが可能である。
【０１８４】
［実施の形態３］
本実施の形態では、実施の形態１及び実施の形態２と異なるＩＣを用いた無線通信が可
能な半導体装置の作製方法について、図１８（Ａ）〜図１８（Ｂ）、図１９（Ａ）〜図１
９（Ｂ）、図２０を用いて説明する。なお本実施の形態において、実施の形態１と同じも
のは同じ符号を用いるものとする。
【０１８５】
まず実施の形態１の記載に基づいて、図１５に示す半導体装置を作製する（図１８（Ａ
））。ただし、下地膜６０２に代えて、剥離層８０２、第１の下地膜８０３、第２の下地
膜８０４を形成する。なお、図１８（Ａ）ではＴＦＴはトップゲート型ＴＦＴを形成した
が、ボトムゲートＴＦＴを形成してもよい。
【０１８６】
剥離層８０２は、非晶質半導体膜、多結晶半導体膜、セミアモルファス半導体膜を用い
て形成する。例えば、非晶質シリコン、多結晶シリコン、単結晶シリコン、セミアモルフ
ァスシリコン等、シリコンを主成分とする層を用いることができる。剥離層８０２は、ス
パッタ法、プラズマＣＶＤ法等を用いて形成することができる。本実施の形態では、膜厚
５００ｎｍ程度の非晶質シリコンをスパッタ法で形成し、剥離層８０２として用いる。
【０１８７】
なおセミアモルファス半導体膜（以下ＳＡＳ膜ともいう）とは、非晶質半導体膜と結晶
構造を有する半導体（単結晶、多結晶を含む）膜の中間的な構造の半導体を含む膜である
。このセミアモルファス半導体膜は、自由エネルギー的に安定な第３の状態を有する半導
体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．
５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。セ
ミアモルファス半導体膜は、そのラマンスペクトルのピークが５２０ｃｍ−１よりも低波
数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、
（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端化
させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。本
明細書では便宜上、このような半導体膜をセミアモルファス半導体（ＳＡＳ）膜と呼ぶ。
さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪み
をさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。な
お微結晶半導体膜（マイクロクリスタル半導体膜）もセミアモルファス半導体膜に含まれ
る。
【０１８８】
またＳＡＳ膜はシリコンを含む気体をグロー放電分解することにより得ることができる
。代表的なシリコンを含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、Ｓｉ
Ｈ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素
や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希
ガス元素を加えたガスで、このシリコンを含む気体を希釈して用いることで、ＳＡＳ膜の
形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲でシリコンを含
む気体を希釈することが好ましい。またさらに、シリコンを含む気体中に、ＣＨ４、Ｃ２
Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入
させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節
しても良い。
【０１８９】
また下地膜８０３及び８０４は、酸化珪素膜、窒化珪素膜または酸素を含む窒化珪素膜
、窒素を含む酸化珪素膜などの絶縁膜により形成する。本実施の形態では、第１の下地膜
８０３として酸素を含む窒化珪素膜を１０〜２００ｎｍ、第２の下地膜８０４として窒素
を含む酸化珪素膜を５０〜２００ｎｍの厚さに順に積層形成する。
【０１９０】
実施の形態１の記載に基づいて、電極６８１〜６８６まで形成したら、第２の層間絶縁
膜６７２上に第３の層間絶縁膜８０６を形成し、アンテナとして機能する電極８１１〜８
１６を形成する。アンテナとして機能する電極８１１〜８１６は、ＣＶＤ法、スパッタリ
ング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッ
キ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チ
タン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、
パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又は
これらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形
成する。
【０１９１】
そしてアンテナとして機能する電極８１１〜８１６を覆うように、第３の層間絶縁膜８
０６上に保護層８０７を形成する。保護層８０７は、後に剥離層８０２をエッチングによ
り除去する際に、アンテナとして機能する電極８１１〜８１６を保護することができる材
料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリ
コン系の樹脂を全面に塗布することで保護層８０７を形成することができる（図１８（Ｂ
）参照）。
【０１９２】
次に、剥離層８０２を分離するための溝８０８を形成する（図１９（Ａ）参照）。溝８
０８は、剥離層８０２が露出する程度であれば良い。溝８０８の形成は、エッチング、ダ
イシング、スクライビング、あるいはレーザ照射法などを用いることができる。
【０１９３】
次に、剥離層８０２をエッチングにより除去する（図１９（Ｂ）参照）。本実施の形態
では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝８０８から導入する。本
実施の形態では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３０
０ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行う。また、ＣｌＦ３ガスに窒素を
混ぜたガスを用いても良い。ＣｌＦ３等のフッ化ハロゲンを用いることで、剥離層８０２
が選択的にエッチングされ、基板６０１を剥離することができる。なおフッ化ハロゲンは
、気体であっても液体であってもどちらでも良い。
【０１９４】
次に、剥離されたＴＦＴ６９１及び６９２を含むメモリセルアレイ、並びに、ＴＦＴ６
９３及び６９４を含むロジック回路を、接着剤８２２を用いて支持体８２１に貼り合わせ
る（図２０参照）。接着剤８２２は、支持体８２１と下地膜８０３とを貼り合わせること
ができる材料を用いる。接着剤８２２は、例えば反応硬化型接着剤、熱硬化型接着剤、紫
外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いるこ
とができる。
【０１９５】
支持体８２１として、フレキシブルな紙またはプラスチックなどの有機材料を用いるこ
とができる。または支持体８２１として、フレキシブル無機材料を用いていても良い。支
持体８２１は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の
高い熱伝導率を有するのが望ましい。
【０１９６】
なおメモリセルアレイおよびロジック回路の集積回路を基板６０１から剥離する方法は
、本実施の形態で示したようにシリコンを主成分とする層のエッチングを用いる方法に限
定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路
の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離するこ
とができる。また例えば、剥離層をレーザー光の照射により破壊し、集積回路を基板から
剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶
液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる
。
【０１９７】
また対象物の表面が曲面を有しており、それにより該曲面に貼り合わされた、メモリセ
ルアレイ及びロジック回路を有する半導体装置の支持体が、錐面、柱面など母線の移動に
よって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴのキャリ
アが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても
、それによってＴＦＴの特性に影響が出るのを抑えることができる。また、島状半導体膜
が集積回路内において占める面積の割合を、１〜３０％とすることで、支持体が曲がって
も、それによってＴＦＴの特性に影響が出るのをより抑えることができる。
【０１９８】
以上の作製工程により、本発明のＩＣを用いた無線通信が可能な半導体装置が作製され
る。
【０１９９】
なお、本実施の形態では、半導体装置が形成されている基板と同一基板上に、アンテナ
を形成したが、半導体装置を形成した後に、半導体装置が形成されている基板上に印刷法
によりアンテナを形成してもよい。またアンテナを半導体装置が形成される基板とは別に
形成し、半導体装置が形成された基板とアンテナが形成された基板を貼り合わせ、半導体
装置とアンテナを電気的に接続させてもよい。
【０２００】
アンテナを半導体装置が形成される基板とは別に形成し、半導体装置が形成された基板
とアンテナが形成された基板を貼り合わせ、半導体装置とアンテナを電気的に接続させた
例を図２３及び図２１を用いて説明する。
【０２０１】
メモリセルアレイ及びロジック回路を含む半導体装置１６０２が設けられた基板１６０
１上に、端子電極等を含む端子部１６０５を設ける。
【０２０２】
そして、端子部１６０５に、基板１６０１とは別の基板１６１１上に設けられたアンテ
ナ１６１２を電気的に接続する。端子部１６０５に接続するように、基板１６０１と、ア
ンテナ１６１２が設けられた基板１６１１とを貼り合わせている。基板１６０１と基板１
６１１の間には、導電性粒子１６０３と樹脂１６０４が設けられている。導電性粒子１６
０３によって、アンテナ１６１２と端子部１６０５とは電気的に接続されている。なお図
２３に示すアンテナ１６１２は、図２１に示すアンテナ９１７と同等なものであり、アン
テナ１６１２及びアンテナ９１７は、接地電位（ＧＮＤ）、並びに、電源回路９１５、高
周波回路９１４等の回路に電気的に接続されている。
【０２０３】
本実施の形態は、上記の実施の形態や他の実施例と組み合わせて用いることが可能であ
る。
【実施例１】
【０２０４】
本実施例では、図２、図６および図２１を用いて、本発明を用いて作成されたＩＣを用
いた無線通信が可能な半導体装置の構成と動作について説明する。
【０２０５】
始めに構成について説明する。図２１に示すように、本発明を用いて作成された半導体
装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）
９３１は、アンテナ９１７、高周波回路９１４、電源回路９１５、リセット回路９１１、
整流回路９０６、復調回路９０７、アナログアンプ９０８、クロック発生回路９０３、変
調回路９０９、信号出力制御回路９０１、ＣＲＣ回路９０２およびマスクＲＯＭ９００の
回路ブロックを有する。また、電源回路９１５は、整流回路９１３および保持容量９１２
の回路ブロックを有する。さらに、図６に示すように、マスクＲＯＭ９００は、メモリセ
ルアレイ９２０、列デコーダ９２１および行デコーダ９２２を有する。
【０２０６】
ここで、アンテナ９１７は、ダイポールアンテナ、パッチアンテナ、ループアンテナ、
及び八木アンテナのいずれのアンテナも用いることができる。
【０２０７】
また、アンテナ９１７において無線信号を送受信する方式は、電磁結合方式、電磁誘導
方式、及び電波方式のいずれであってもよい。
【０２０８】
なお、本発明を用いて作成された半導体装置９３１は図２の半導体装置２２１に適用さ
れる。
【０２０９】
次に、本発明を用いて作成された半導体装置９３１の動作について説明する。質問器（
リーダ／ライタともいう）２２３に電気的に接続されたアンテナユニット２２２から無線
信号が送信される。無線信号には質問器（リーダ／ライタともいう）２２３から半導体装
置９３１への命令が含まれている。
【０２１０】
アンテナ９１７により受信された無線信号は高周波回路９１４を介して各回路ブロック
に送られる。高周波回路９１４を介して電源回路９１５に送られた信号が整流回路９１３
に入力される。
【０２１１】
ここで、整流回路９１３は無線信号の極性を整える作用を持っている。当該信号は整流
され、さらに保持容量９１２により平滑化される。そして、高電源電位（ＶＤＤ）が生成
される。
【０２１２】
また、アンテナ９１７により受信された無線信号は高周波回路９１４を介して整流回路
９０６にも送られる。当該信号は整流され、復調回路９０７により復調される。復調され
た信号は、アナログアンプ９０８により増幅される。
【０２１３】
さらに、アンテナ９１７により受信された無線信号は高周波回路９１４を介してクロッ
ク発生回路９０３にも送られる。クロック発生回路９０３に送られた信号は分周されて基
本クロック信号となる。ここで、基本クロック信号は各回路ブロックに送られ、信号のラ
ッチ、信号の選択等で用いられる。
【０２１４】
前記アナログアンプ９０８により増幅された信号および前記基本クロック信号は、コー
ド抽出回路９０４に送られる。コード抽出回路９０４では、前記アナログアンプ９０８に
より増幅された信号から、前記質問器（リーダ／ライタともいう）２２３から半導体装置
９３１へ送られた命令を抽出する。また、コード判定回路９０５を制御する信号も作成し
ている。
【０２１５】
前記コード抽出回路９０４により抽出された命令は、コード判定回路９０５に送られる
。コード判定回路９０５では、前記質問器（リーダ／ライタともいう）２２３からどのよ
うな命令が送られてきたのかを判別する。また、ＣＲＣ回路９０２、マスクＲＯＭ９００
、信号出力制御回路９０１を制御する役割も有している。
【０２１６】
こうして、前記質問器（リーダ／ライタともいう）２２３からどのような命令が送られ
てきたのかを判別し、判別された命令により、ＣＲＣ回路９０２、マスクＲＯＭ９００、
信号出力制御回路９０１を動作させる。そして、マスクＲＯＭ９００に記憶または書き込
まれたＩＤ番号等の固有データを含んだ信号を出力する。
【０２１７】
ここで、マスクＲＯＭ９００はメモリセルアレイ９２０、列デコーダ９２１および行デ
コーダ９２２を有している。
【０２１８】
また、信号出力制御回路９０１は、マスクＲＯＭ９００に記憶または書き込まれたＩＤ
番号等の固有データを含んだ信号を、ＩＳＯ等の規格に則った符号化方式で符号化した信
号に変える役割ももっている。
【０２１９】
最後に、前記符号化された信号にしたがって、変調回路９０９により、アンテナ９１７
に送られてきている信号に変調をかける。
【０２２０】
変調をかけられた信号は、質問器（リーダ／ライタともいう）２２３に電気的に接続さ
れたアンテナユニット２２２で受信される。そして、受信された信号は質問器（リーダ／
ライタともいう）２２３で解析され、本発明を用いて作成された半導体装置９３１のＩＤ
番号等の固有データを認識することができる。
【０２２１】
本発明を用いて作成されたＩＣを用いた無線通信が可能な半導体装置９３１を用いた無
線通信システムでは、半導体装置９３１と公知の構成の質問器（リーダ／ライタともいう
）、質問器（リーダ／ライタともいう）に電気的に接続されたアンテナ、及び質問器（リ
ーダ／ライタともいう）を制御する制御用端末を用いることができる。半導体装置９３１
と質問器（リーダ／ライタともいう）に電気的に接続されたアンテナとの通信方式は、単
方向通信または双方向通信であって、空間分割多重化方式、偏波面分割多重化方式、周波
数分割多重化方式、時分割多重化方式、符号分割多重化方式、直交周波数分割多重化方式
のいずれも用いることができる。
【０２２２】
前記無線信号は、搬送波を変調した信号である。搬送波の変調は、アナログ変調または
デジタル変調であって、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいず
れであってもよい。
【０２２３】
また、搬送波の周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３
０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３０
０ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３
０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、
及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれの周波数も用いることができる。
【０２２４】
なお本実施例は、必要であれば実施の形態や他の実施例のいかなる記載と組み合わせて
用いることが可能である。
【実施例２】
【０２２５】
本実施例では本発明を用いて形成された半導体装置に外付けのアンテナをつけた例につ
いて図２２（Ａ）〜図２２（Ｅ）を用いて説明する。
【０２２６】
図２２（Ａ）は半導体装置の周りを一面のアンテナで覆ったものである。基板１０００
上にアンテナ１００１を形成し、本発明を用いて形成された半導体装置１００２を電気的
に接続する。図２２（Ａ）では半導体装置１００２の周りをアンテナ１００１で覆う構成
になっているが、基板全面をアンテナ１００１で覆い、その上に電極を構成した半導体装
置１００２を貼り付けるような構造を取っても良い。
【０２２７】
図２２（Ｂ）では、アンテナが半導体装置の周りを回るように配置されたコイルアンテ
ナの例を示す。基板１００３上にアンテナ１００４を形成し、本発明を用いて形成された
半導体装置１００５を電気的に接続する。なお、アンテナの配置は一例であってこれに限
定するものではない。
【０２２８】
図２２（Ｃ）は高周波用のアンテナである。基板１００６上にアンテナ１００７を形成
し、本発明を用いて形成された半導体装置１００８を電気的に接続する。
【０２２９】
図２２（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナであ
る。基板１００９上にアンテナ１０１０を形成し、本発明を用いて形成された半導体装置
１０１１を電気的に接続する。
【０２３０】
図２２（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１
３を形成し、本発明を用いて形成された半導体装置１０１４を電気的に接続する。
【０２３１】
また図２４（Ａ）は、コイルアンテナの別の例である。基板１０１５上に、アンテナ１
０１６を形成し、本発明を用いて形成した半導体装置１０１７を電気的に接続する。なお
アンテナ１０１６の一方の端部は、半導体装置１０１７に接続されており、アンテナ１０
１６の他方の端部は、アンテナ１０１６とは別工程で形成された配線１０１８と接続され
ており、配線１０１８を介して半導体装置１０１７と電気的に接続されている。なお図２
４（Ａ）では配線１０１８はアンテナ１０１６の上方に形成されているが、下方に形成さ
れていても構わない。
【０２３２】
また図２４（Ｂ）は、コイルアンテナの別の例である。基板１０２５上に、アンテナ１
０２６を形成し、本発明を用いて形成した半導体装置１０２７を電気的に接続する。なお
アンテナ１０２６の一方の端部は、半導体装置１０２７に接続されており、アンテナ１０
２６の他方の端部は、アンテナ１０２６とは別工程で形成された配線１０２８と接続され
ており、配線１０２８を介して半導体装置１０２７と電気的に接続されている。なお図２
４（Ｂ）では配線１０２８はアンテナ１０２６の上方に形成されているが、下方に形成さ
れていても構わない。
【０２３３】
本発明を用いて形成された半導体装置とこれらのアンテナへの接続は公知の方法で行う
ことができる。例えばアンテナと半導体装置をワイヤボンディング接続やバンプ接続を用
いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるとい
う方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔ
ｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いて貼り付けることができる。
【０２３４】
アンテナに必要な長さは受信に用いる周波数によって異なる。例えば、周波数が２．４
５ＧＨｚの場合は、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、
モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とにすれば良い。
【０２３５】
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない
。あらゆる形状のアンテナについて本発明は実施することが可能である。本実施例は実施
の形態および他の実施例のどのような組み合わせからなる構成を用いても実現することが
できる。
【産業上の利用可能性】
【０２３６】
本発明により、ＩＤ番号等の固有データを形成することが容易な、無線通信を用いて交
信が可能な半導体装置を作製することができる。
【０２３７】
また半導体装置中のＲＯＭのＴＦＴにおいて、ソース領域のコンタクト部での電流密度
と、ドレイン領域のコンタクト部での電流密度を等しくすることができるので、ソース領
域またはドレイン領域のどちらか一方だけが発熱することを防ぐことができる。これより
信頼性が向上したＲＯＭのＴＦＴを有する、無線通信を用いて交信が可能な半導体装置を
作製することができる。
【符号の説明】
【０２３８】
１１ メモリセルアレイ
１４ 出力線
１５ 列デコーダ
１６ 行デコーダ
１６ 行デコーダ
１７ 制御線
１８ ｎチャネル型ＴＦＴ
１９ ｎチャネル型ＴＦＴ
２０ ｎチャネル型ＴＦＴ
２１ ｎチャネル型ＴＦＴ
２２ 高電圧電源（ＶＤＤ）
２３ 低電圧電源（ＶＳＳまたはＧＮＤ）
２４ ビット線（データ線）
２５ ビット線（データ線）
１０３ ゲート電極
１０３ａ 下層ゲート電極
１０３ｂ 上層ゲート電極
１０４ ゲート電極
１０４ａ 下層ゲート電極
１０４ｂ 上層ゲート電極
１０５ ゲート電極
１０６ ゲート電極
１０７ ワード線
１０８ ワード線
１０９ ビット線
１１０ ビット線
１１３ 電源線
１１８ ＴＦＴ
１１９ ＴＦＴ
１２０ ＴＦＴ
１２１ ＴＦＴ
１３１ 島状半導体膜
１３２ 島状半導体膜
１３３ 島状半導体膜
１３４ 島状半導体膜
１４１ コンタクトホール
１４２ コンタクトホール
１５１ 基板
１５３ 下地膜
１５４ ゲート絶縁膜
１５５ 層間絶縁膜
１５６ 層間絶縁膜
１６１ チャネル形成領域
１６２ａ 低濃度不純物領域
１６３ 領域
１６４ 領域
１７１ａ サイドウォール
１７１ｂ サイドウォール
１８１ チャネル形成領域
１８２ａ 低濃度不純物領域
１８３ 領域
１８４ 領域
１９１ａ サイドウォール
１９１ｂ サイドウォール
２００ 半導体装置
２０１ アンテナ回路
２０２ 整流回路
２０３ 安定電源回路
２０５ 変調回路
２０６ アンプ
２０７ 論理回路
２０８ アンプ
２０９ 論理回路
２０９ 論理回路
２１１ メモリ回路
２１２ メモリコントロール回路
２１３ 復調回路
２２１ 半導体装置
２２２ アンテナユニット
２２３ 質問器
２２４ バッグ
２４１ アンテナコイル
２４２ 容量
２４３ ダイオード
２４５ 容量
４０１ ゲート配線
４０２ 配線
４０３ 配線
４０４ 配線
４０５ 配線
４０６ 配線
４０７ 配線
４１１ ＴＦＴ
４１２ 島状半導体膜
４１２ 島状半導体膜
４１５ コンタクトホール
４１５ コンタクトホール
４２１ ＴＦＴ
４２２ 島状半導体膜
４２５ コンタクトホール
４４３ ゲート電極
４４３ａ 下層ゲート電極
４４３ｂ 上層ゲート電極
４４４ ゲート電極
４４４ａ 下層ゲート電極
４４４ｂ 上層ゲート電極
４５１ 基板
４５２ 下地膜
４５３ 下地膜
４５４ ゲート絶縁膜
４５５ 層間絶縁膜
４５６ 層間絶縁膜
４６１ チャネル形成領域
４６２ａ 低濃度不純物領域
４６２ｂ 低濃度不純物領域
４６３ 領域
４６４ 領域
４７１ａ サイドウォール
４７１ｂ サイドウォール
４８１ チャネル形成領域
４８３ 領域
４８４ 領域
４９１ａ サイドウォール
４９１ｂ サイドウォール
６０１ 基板
６０２ 下地膜
６０３ 線状ビーム
６０４ 半導体膜
６０５ 結晶性半導体膜
６１１ 島状半導体膜
６１２ 島状半導体膜
６１３ 島状半導体膜
６１４ 島状半導体膜
６１５ ゲート絶縁膜
６１６ レジスト
６１７ レジスト
６１８ レジスト
６２１ ゲート電極
６２１ａ 下層ゲート電極
６２１ｂ 上層ゲート電極
６２２ ゲート電極
６２２ａ 下層ゲート電極
６２２ｂ 上層ゲート電極
６２３ ゲート電極
６２３ａ 下層ゲート電極
６２３ｂ 上層ゲート電極
６２４ ゲート電極
６２４ａ 下層ゲート電極
６２４ｂ 上層ゲート電極
６２６ サイドウォール
６２６ａ サイドウォール
６２６ｂ サイドウォール
６２７ サイドウォール
６２７ａ サイドウォール
６２７ｂ サイドウォール
６２８ サイドウォール
６２８ａ サイドウォール
６２８ｂ サイドウォール
６２９ サイドウォール
６２９ａ サイドウォール
６２９ｂ サイドウォール
６３１ チャネル形成領域
６３２ａ 低濃度不純物領域
６３２ｂ 低濃度不純物領域
６３３ 領域
６３４ 領域
６４１ チャネル形成領域
６４２ａ 低濃度不純物領域
６４２ｂ 低濃度不純物領域
６４３ 領域
６４４ 領域
６５１ チャネル形成領域
６５２ａ 低濃度不純物領域
６５２ｂ 低濃度不純物領域
６５３ 領域
６５４ 領域
６６１ チャネル形成領域
６６３ 領域
６６４ 領域
６７１ 層間絶縁膜
６７２ 層間絶縁膜
６７３ コンタクトホール
６７３ａ コンタクトホール
６７４ コンタクトホール
６７４ａ コンタクトホール
６７６ コンタクトホール
６７６ａ コンタクトホール
６７７ コンタクトホール
６７７ａ コンタクトホール
６７８ コンタクトホール
６７８ａ コンタクトホール
６７９ コンタクトホール
６７９ａ コンタクトホール
６８０ コンタクトホール
６８１ 電極
６８２ 電極
６８３ 電極
６８４ 電極
６８５ 電極
６８６ 電極
６９１ ＴＦＴ
６９２ ＴＦＴ
６９３ ＴＦＴ
６９４ ＴＦＴ
６９５ ＣＭＯＳ回路
７０１ 島状半導体膜
７０２ 島状半導体膜
７０３ 島状半導体膜
７０４ 島状半導体膜
７１３ ゲート電極
７１４ ゲート電極
７１６ 電源線
７１７ 電源線
７１８ ビット線
７１９ ビット線
７２１ コンタクトホール
７２１ａ コンタクトホール
７２１ｂ コンタクトホール
７２２ コンタクトホール
７２３ コンタクトホール
７２３ａ コンタクトホール
７２３ｂ コンタクトホール
７２４ コンタクトホール
７２５ コンタクトホール
７２５ａ コンタクトホール
７２５ｂ コンタクトホール
７２６ コンタクトホール
７２６ａ コンタクトホール
７２６ｂ コンタクトホール
７２７ コンタクトホール
７２８ コンタクトホール
７３１ 基板
７３２ 下地膜
７３３ ゲート絶縁膜
７３４ 層間絶縁膜
７３５ 層間絶縁膜
７４１ チャネル形成領域
７４２ａ 低濃度不純物領域
７４２ｂ 低濃度不純物領域
７４３ 領域
７４４ 領域
７５１ チャネル形成領域
７５２ａ 低濃度不純物領域
７５３ 領域
７５４ 領域
７６１ ゲート電極
７６１ａ 下層ゲート電極
７６１ｂ 上層ゲート電極
７６２ ゲート電極
７６２ａ 下層ゲート電極
７６２ｂ 上層ゲート電極
７７１ａ サイドウォール
７７１ｂ サイドウォール
７７２ａ サイドウォール
７７２ｂ サイドウォール
７８１ ＴＦＴ
７８２ ＴＦＴ
８０２ 剥離層
８０３ 下地膜
８０４ 下地膜
８０６ 層間絶縁膜
８０７ 保護層
８０８ 溝
８１１ 電極
８１２ 電極
８１３ 電極
８１４ 電極
８１５ 電極
８１６ 電極
８２１ 支持体
８２２ 接着剤
９００ マスクＲＯＭ
９０１ 信号出力制御回路
９０２ ＣＲＣ回路
９０３ クロック発生回路
９０４ コード抽出回路
９０５ コード判定回路
９０６ 整流回路
９０７ 復調回路
９０８ アナログアンプ
９０９ 変調回路
９１１ リセット回路
９１２ 保持容量
９１３ 整流回路
９１４ 高周波回路
９１５ 電源回路
９１７ アンテナ
９２０ メモリセルアレイ
９２１ 列デコーダ
９２２ 行デコーダ
９３１ 半導体装置
１０００ 基板
１００１ アンテナ
１００２ 半導体装置
１００３ 基板
１００４ アンテナ
１００５ 半導体装置
１００６ 基板
１００７ アンテナ
１００８ 半導体装置
１００９ 基板
１０１０ アンテナ
１０１１ 半導体装置
１０１２ 基板
１０１３ アンテナ
１０１４ 半導体装置
１０１５ 基板
１０１６ アンテナ
１０１７ 半導体装置
１０１８ 配線
１０２５ 基板
１０２６ アンテナ
１０２７ 半導体装置
１０２８ 配線
１６０１ 基板
１６０２ 半導体装置
１６０３ 導電性粒子
１６０４ 樹脂
１６０５ 端子部
１６１１ 基板
１６１２ アンテナ
【技術分野】
【０００１】
本発明は、無線通信など非接触手段により、交信が可能な半導体装置及びその製造方法
に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成された半導体装置及びそ
の製造方法に関する。
【背景技術】
【０００２】
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用
いた情報認識方法が広く普及し、商品データの認識などに用いられている。今後はさらに
多量の情報認識が必要とされると予想できる。その一方、バーコードによる情報認識など
ではバーコードリーダーがバーコードとの接触を必要とすることや、またバーコードに記
録できる情報量が少ないという欠点があり、非接触の情報認識および媒体の記憶容量増大
が望まれている。
【０００３】
このような要望から、近年ＩＣを用いた無線通信が可能な半導体装置（ＩＤチップ、Ｉ
Ｃチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）が開発されている。こ
のような半導体装置ではＩＣ内のメモリ回路に記憶されている情報を、非接触手段、一般
的には無線手段を用いて読み取る。このような半導体装置の実用化によって、商品流通な
どの簡素化、低コスト化、高いセキュリティの確保が可能になる。
【０００４】
上記のＩＣを用いた無線通信が可能な半導体装置を用いた個体認証システムの概要につ
いて図２、図３、図４（Ａ）〜図４（Ｂ）を用いて説明する。図２はバッグの個体情報を
非接触で認識することを目的とした個体認証システムの概要を示す図である。
【０００５】
特定の個体情報を記憶した半導体装置２２１はバッグ２２４に貼り付けられている、も
しくは埋め込まれている。この半導体装置２２１に対して質問器（リーダ／ライタともい
う）２２３に電気的に接続されたアンテナユニット２２２より信号が送信される。その信
号を受信すると半導体装置２２１はその半導体装置が持っている個体情報をアンテナユニ
ット２２２に対して送信する。アンテナユニット２２２は送信された個体情報を質問器２
２３に送り、質問器２２３は個体情報の判別をおこなう。このようにして、バッグ２２４
の個体情報を質問器２２３は認識することができる。また、このシステムを用いることに
よって物流管理、集計、偽造品の除去などが可能になる。
【０００６】
このような半導体装置としては例えば図３に示す構成を有するものがある。このような
半導体装置２００はアンテナ回路２０１、整流回路２０２、安定電源回路２０３、アンプ
２０８、復調回路２１３、論理回路２０９、メモリコントロール回路２１２、メモリ回路
２１１、論理回路２０７、アンプ２０６、変調回路２０５を有している。
【０００７】
また、例えばアンテナ回路２０１はアンテナコイル２４１、容量２４２によって構成さ
れる（図４（Ａ）参照）。また、例えば整流回路２０２はダイオード２４３及び２４４、
容量２４５によって構成される（図４（Ｂ）参照）。
【０００８】
このようなＩＣを用いた無線通信が可能な半導体装置２００の動作を以下に説明する。
アンテナ回路２０１で受信した無線信号はダイオード２４３及び２４４によって半波整流
され、容量２４５によって平滑される。この平滑された電圧は複数のリップルを含んでい
るため、安定電源回路２０３で安定化され、安定化された後の電圧を復調回路２１３、変
調回路２０５、アンプ２０６、論理回路２０７、アンプ２０８、論理回路２０９、メモリ
回路２１１、メモリコントロール回路２１２に供給する。
【０００９】
一方、アンテナ回路２０１で受信された信号はアンプ２０８を介して、クロック信号と
して、論理回路２０９に入力される。また、アンテナコイル２４１から入力された信号は
復調回路２１３で復調され、データとして論理回路２０９に入力される。
【００１０】
論理回路２０９において、入力されたデータはデコードされる。質問器２２３がデータ
をエンコードして送信するため、それを論理回路２０９はデコードする。デコードされた
データは、メモリコントロール回路２１２に送られ、それに従いメモリ回路２１１に記憶
された情報が読み出される。
【００１１】
メモリ回路２１１は電源が切れても保持できる不揮発性メモリ回路である必要があり、
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などが使用される（特許文献１参照）。
【００１２】
送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨ
ｚなどがあり、それぞれＩＳＯなどにより規格が設定されている。また、送受信の際の変
調・復調方式も規格が設定されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３５７８０５７号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のようなＩＣを用いた無線通信が可能な半導体装置を作製するには、上記のように
不揮発性メモリ回路、例えばマスクＲＯＭを形成する必要があった。
【００１５】
ところが、マスクＲＯＭ（以下、単に「ＲＯＭ」ともいう）は半導体装置の製造時以外
ではデータ書き込みをおこなうことができないので、半導体装置の製造時にマスクＲＯＭ
を作ると同時にデータも作り込まれる。
【００１６】
個々の半導体装置のＩＤ番号等の固有データは、ＲＯＭに記憶されている。ＩＤ番号等
の固有データは個々の半導体装置で全て異なる。しかしながら、一般的にＲＯＭはフォト
リソグラフィを用いて作製するので、個々の半導体装置でＩＤ番号等の固有データを異な
らせるためには、その都度フォトマスクを作らなければならない。そのため、全て異なる
ＩＤ番号等の固有データを作製するとなると、作製コスト、作成作業共に大きな負担がか
かってしまう。
【００１７】
そのためこのような半導体装置を製造する際には、フォトリソグラフィの代わりに、レ
ーザ直描装置（レーザ露光直描装置ともいう）や電子ビーム直描装置（電子露光直描装置
、電子ビーム露光装置ともいう）等を用いて、ＲＯＭ内にデータを作成する方法がある。
これら直描装置等を用いて半導体装置を作製すると、個々の半導体装置に書き込むＩＤ番
号等の固有データを異ならせることが容易になる。
【００１８】
しかしレーザ直描装置や電子ビーム直描装置等を用いて半導体装置を作製する方法は、
精度がフォトリソグラフィよりも低い。またレーザ直描装置や電子ビーム直描装置等を使
うとデザインルールがマッチングしなくなるという恐れがある。
【００１９】
そこで本発明では、異なるＩＤ番号等の固有データを有するＲＯＭが形成された、ＩＣ
を用いた無線通信が可能な半導体装置、並びに、このような半導体装置を作製する方法を
提供する。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明では、無線通信により交信が可能な半導体装置に
おいて、ＲＯＭを作製するために、フォトリソグラフィと直描装置（レーザ直描装置、電
子ビーム直描装置等）等を用いた方法で、それぞれの半導体装置に対して異なるデータを
書き込むことを特徴とする。
【００２１】
本発明において上記の半導体装置に対して異なるデータとは、それぞれの半導体装置に
対応するＩＤ番号等の固有データである。
【００２２】
本発明の無線通信により交信が可能な半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ
、ＩＤタグ、無線チップ、ＲＦＩＤともいう）には、ＲＯＭとロジック回路が形成され、
それぞれ薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を
有している。本発明では、ロジック回路部のＴＦＴのソース領域またはドレイン領域の面
積より、ＲＯＭ内のメモリセルを形成するＴＦＴのソース領域またはドレイン領域の面積
の方が大きいという特徴がある。かつ、本発明のＲＯＭのメモリセルを形成するＴＦＴで
は、ソース領域とドレイン領域とで、径の異なるコンタクトホールが形成されていること
を特徴としている。
【００２３】
このような構造のＴＦＴでＲＯＭを形成するために、フォトマスクを使った露光、例え
ばステッパ露光、とレーザ露光を組み合わせることができる。
【００２４】
また本発明のＲＯＭ内のメモリセルを形成するＴＦＴでは、ソース領域とドレイン領域
のコンタクトホールの数が異なっていることを特徴とする。
【００２５】
また本発明のＲＯＭ内のメモリセルを形成するＴＦＴでは、ソース領域のコンタクトホ
ールの底面積の合計と、ドレイン領域のコンタクトホールの底面積の合計が、同じである
ことを特徴としている。ソース領域のコンタクトホールの底面積の合計と、ドレイン領域
のコンタクトホールの底面積の合計が、同じであることにより、ソース領域を流れる電流
の電流密度とドレイン領域を流れる電流の電流密度を同じにすることができる。
【００２６】
なお、本明細書で言う「同じ」及び「等しい」は、完全に同じ及び等しいのみならず、
ほぼ（概略）同じ及び等しいことも含むものと解釈される。何故なら設計（レイアウト）
におけるコンタクトホールの径と、実際に形成したコンタクトホールの径は多少違うため
である。
【００２７】
また本発明のＲＯＭ内のメモリセルを形成するＴＦＴでは、ソース領域のコンタクトホ
ールとドレイン領域のコンタクトホールは、異なる精度の露光装置、すなわちステッパ装
置と直描装置（レーザ直描装置や電子ビーム露光装置等）等を使って容易に作り込むこと
ができることを特徴としている。
【００２８】
ところでＩＤ番号等の固有データを決定するコンタクトホールの開口位置データは、座
標データと形状データを含むレイアウトデータに、外部の乱数作成プログラムにより発生
させた乱数データを組み合わせることで決定される。決定された開口位置データは、変換
エディタにより変換され、レーザ直描装置に描画データとして収納される。この描画デー
タを基にしてレーザ露光等によりコンタクトホールが形成される（図１１参照）。
【００２９】
しかしレーザ直描装置の外部で、乱数作成プログラムにより乱数データを作成しなくて
はいけないこと、レイアウトデータと乱数データを組み合わせなくてはいけないことから
、ＩＣを用いた無線通信が可能な半導体装置作製工程に時間やコストがかかってしまって
いた。
【００３０】
そこで本発明では、半導体膜、電極又は配線、絶縁膜等の形状及び位置を決めるために
作成された座標データと形状データを含むレイアウトデータと、レーザ直描装置に格納さ
れている乱数作成プログラムを介して作製される個々の半導体装置のＩＤ番号等の固有デ
ータを決定するＩＤデータを組み合わせることにより、迅速かつ容易にＩＣを用いた無線
通信が可能な半導体装置を作製することが可能となる。
【００３１】
本発明は、基板上に、チャネル形成領域と、ソース領域またはドレイン領域を有する島
状半導体膜と、前記島状半導体膜上にゲート絶縁膜と、前記島状半導体膜上に、前記ゲー
ト絶縁膜を介してゲート電極と、を有する薄膜トランジスタと、前記薄膜トランジスタ上
に層間絶縁膜と、前記層間絶縁膜中に形成され、前記ソース領域またはドレイン領域の一
方に達する複数のコンタクトホールを含む第１のコンタクトホールと、前記層間絶縁膜中
に形成され、前記ソース領域またはドレイン領域の他方に達する第２のコンタクトホール
とを有し、前記第２のコンタクトホールの径は、前記第１のコンタクトホールに含まれる
複数のコンタクトホールのそれぞれの径より大きく、前記第１のコンタクトホールの底面
積の合計と、前記第２のコンタクトホールの底面積は等しいことを特徴とする半導体装置
に関するものである。
【００３２】
また本発明は、基板上に、島状半導体膜を形成し、前記島状半導体膜上に、ゲート絶縁
膜を形成し、前記ゲート絶縁膜上に、ゲート電極を形成し、前記島状半導体膜中に、一導
電性を付与する不純物を添加して、島状半導体膜中に、チャネル形成領域、ソース領域ま
たはドレイン領域を形成し、前記島状半導体膜、前記ゲート絶縁膜、前記ゲート電極を覆
って、層間絶縁膜を形成し、前記層間絶縁膜中に、前記ソース領域またはドレイン領域の
一方に達する、複数のコンタクトホールを有する第１のコンタクトホールを形成し、前記
層間絶縁膜中に、前記ソース領域またはドレイン領域の他方に達する、第２のコンタクト
ホールを形成し、前記第２のコンタクトホールの径は、前記第１のコンタクトホールに含
まれる複数のコンタクトホールのそれぞれの径より大きく、前記第１のコンタクトホール
の底面積の合計と、前記第２のコンタクトホールの底面積は等しいことを特徴とする半導
体装置の作製方法に関するものである。
【００３３】
また本発明において、前記薄膜トランジスタは、不揮発性メモリ回路に用いられるもの
である。
【００３４】
本発明において、前記第１のコンタクトホールに含まれる複数のコンタクトホールはス
テッパ装置等を用いて形成され、前記第２のコンタクトホールは、レーザ直描装置または
電子ビーム直描装置等により形成される。
【００３５】
さらに本発明は、基板上に、第１のチャネル形成領域と、第１のソース領域またはドレ
イン領域を有する第１の島状半導体膜と、前記第１の島状半導体膜上にゲート絶縁膜と、
前記第１の島状半導体膜上に、前記ゲート絶縁膜を介して第１のゲート電極とを有する第
１の薄膜トランジスタと、前記基板上に、第２のチャネル形成領域と、第２のソース領域
またはドレイン領域を有する第２の島状半導体膜と、前記第２の島状半導体膜上に前記ゲ
ート絶縁膜と、前記第２の島状半導体膜上に、前記ゲート絶縁膜を介して第２のゲート電
極とを有する第２の薄膜トランジスタと、前記第１及び第２の薄膜トランジスタ上に、層
間絶縁膜と、前記層間絶縁膜中に形成され、前記第１のソース領域またはドレイン領域の
一方に達する複数のコンタクトホールを含む第１のコンタクトホールと、前記層間絶縁膜
中に形成され、前記第２のソース領域またはドレイン領域の一方に達する複数のコンタク
トホールを含む第２のコンタクトホールと、前記層間絶縁膜中に形成され、前記第１のソ
ース領域またはドレイン領域の他方、もしくは、前記第２のソース領域またはドレイン領
域の他方いずれかに達する第３のコンタクトホールとを有し、前記第３のコンタクトホー
ルの径は、前記第１のコンタクトホールに含まれる複数のコンタクトホール並びに前記第
２のコンタクトホールに含まれる複数のコンタクトホールのそれぞれの径より大きく、前
記第１のコンタクトホールの底面積の合計と、前記第２のコンタクトホールの底面積の合
計と、前記第３のコンタクトホールの底面積は等しいことを特徴とする半導体装置に関す
るものである。
【００３６】
また本発明は、基板上に、第１の島状半導体膜及び第２の島状半導体膜を形成し、前記
第１及び第２の島状半導体膜上に、ゲート絶縁膜を形成し、第１の島状半導体膜及び前記
ゲート絶縁膜上に、第１のゲート電極を形成し、第２の島状半導体膜及び前記ゲート絶縁
膜上に、第２のゲート電極を形成し、前記島状半導体膜中に、一導電性を付与する不純物
を添加して、前記第１の島状半導体膜中に、第１のチャネル形成領域、第１のソース領域
またはドレイン領域を、前記第２の島状半導体膜中に、第２のチャネル形成領域、第２の
ソース領域またはドレイン領域を形成し、前記第１及び第２の島状半導体膜、前記ゲート
絶縁膜、前記第１及び第２のゲート電極を覆って、層間絶縁膜を形成し、前記層間絶縁膜
中に、前記第１のソース領域またはドレイン領域の一方に達する、複数のコンタクトホー
ルを有する第１のコンタクトホールを形成し、前記層間絶縁膜中に、前記第２のソース領
域またはドレイン領域の一方に達する、複数のコンタクトホールを有する第２のコンタク
トホールを形成し、前記層間絶縁膜中に、前記第１のソース領域またはドレイン領域の他
方、もしくは前記第２のソース領域またはドレイン領域の他方のいずれかに達する、第３
のコンタクトホールを形成し、前記第３のコンタクトホールの径は、前記第１のコンタク
トホールに含まれる複数のコンタクトホール並びに前記第２のコンタクトホールに含まれ
る複数のコンタクトホールのそれぞれの径より大きく、前記第１のコンタクトホールの底
面積の合計と、前記第２のコンタクトホールの底面積の合計と、前記第３のコンタクトホ
ールの底面積は等しいことを特徴とする半導体装置の作製方法に関するものである。
【００３７】
また本発明において、前記第１及び第２の薄膜トランジスタは、不揮発性メモリ回路に
用いられるものである。
【００３８】
本発明において、前記第１のコンタクトホールに含まれる複数のコンタクトホール、及
び、前記第２のコンタクトホールに含まれる複数のコンタクトホールは、ステッパ装置等
により形成され、前記第３のコンタクトホールは、レーザ直描装置または電子ビーム直描
装置等により形成される。
【００３９】
さらに本発明は、基板上に、第１のチャネル形成領域と、第１のソース領域またはドレ
イン領域を有する第１の島状半導体膜と、第１の前記島状半導体膜上に第１のゲート絶縁
膜と、前記第１の島状半導体膜上に、前記第１のゲート絶縁膜を介して第１のゲート電極
と、を有する第１の薄膜トランジスタと、前記基板上に、第２のチャネル形成領域と、第
２のソース領域またはドレイン領域を有する第２の島状半導体膜と、第２の前記島状半導
体膜上に第２のゲート絶縁膜と、前記第２の島状半導体膜上に、前記第２のゲート絶縁膜
を介して第２のゲート電極とを有する第２の薄膜トランジスタと、前記第１及び第２の薄
膜トランジスタ上に層間絶縁膜と、前記層間絶縁膜中に形成され、前記第１のソース領域
またはドレイン領域の一方に達する第１のコンタクトホールと、前記層間絶縁膜中に形成
され、前記第１のソース領域またはドレイン領域の他方に達する第２のコンタクトホール
と、前記層間絶縁膜中に形成され、前記第２のソース領域またはドレイン領域の一方に達
する複数のコンタクトホールを含む第３のコンタクトホールと、前記層間絶縁膜中に形成
され、前記第２のソース領域またはドレイン領域の他方に達する第４のコンタクトホール
とを有し、前記第１のコンタクトホールの底面積と、前記第２のコンタクトホールの底面
積は等しく、前記第４のコンタクトホールの径は、前記第３のコンタクトホールに含まれ
る複数のコンタクトホールのそれぞれの径より大きく、前記第３のコンタクトホールの底
面積の合計、及び前記第４のコンタクトホールの底面積はそれぞれ、前記第１のコンタク
トホールの底面積、並びに、前記第２のコンタクトホールの底面積よりも大きいことを特
徴とする半導体装置に関するものである。
【００４０】
また本発明は、基板上に、第１島状半導体膜及び第２の島状半導体膜を形成し、前記第
１及び第２の島状半導体膜上に、ゲート絶縁膜を形成し、第１の島状半導体膜及び前記ゲ
ート絶縁膜上に、第１のゲート電極を形成し、第２の島状半導体膜及び前記ゲート絶縁膜
上に、第２のゲート電極を形成し、前記第１の島状半導体膜中に、一導電性を付与する第
１の不純物を添加して、前記第１の島状半導体膜中に、第１のチャネル形成領域、第１の
ソース領域またはドレイン領域を形成し、前記第２の島状半導体膜中に、一導電性を付与
する第２の不純物を添加して、前記第２の島状半導体膜中に、第２のチャネル形成領域、
第２のソース領域またはドレイン領域を形成し、前記第１及び第２の島状半導体膜、前記
ゲート絶縁膜、前記第１及び第２のゲート電極を覆って、層間絶縁膜を形成し、前記層間
絶縁膜中に、前記第１のソース領域またはドレイン領域の一方に達する第１のコンタクト
ホールを形成し、前記層間絶縁膜中に、前記第１のソース領域またはドレイン領域の他方
に達する第２のコンタクトホールを形成し、前記層間絶縁膜中に、前記第２のソース領域
またはドレイン領域の一方に達する、複数のコンタクトホールを有する第３のコンタクト
ホールを形成し、前記層間絶縁膜中に、前記第２のソース領域またはドレイン領域の他方
に達する、第４のコンタクトホールを形成し、前記第１のコンタクトホールの底面積と、
前記第２のコンタクトホールの底面積は等しく、前記第４のコンタクトホールの径は、前
記第３のコンタクトホールに含まれる複数のコンタクトホールのそれぞれの径より大きく
、前記第３のコンタクトホールの底面積の合計及び前記第４のコンタクトホールの底面積
はそれぞれ、前記第１のコンタクトホールの底面積、並びに、前記第２のコンタクトホー
ルの底面積よりも大きいことを特徴とする半導体装置の作製方法に関するものである。
【００４１】
上記本発明において、前記第２の薄膜トランジスタは、不揮発性メモリ回路に用いられ
、前記第１の薄膜トランジスタは、前記不揮発性メモリ回路を制御するロジック回路に用
いられるものである。
【００４２】
本発明において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第
３のコンタクトホールに含まれる複数のコンタクトホールは、それぞれステッパ装置等に
より形成され、前記第４のコンタクトホールは、レーザ直描装置または電子ビーム直描装
置等により形成される。
【００４３】
なお本明細書において、コンタクトホールは、ステッパ装置、レーザ直描装置、電子ビ
ーム直描装置以外にも、エッチング装置、レジスト形成装置、剥離装置、成膜装置等、コ
ンタクトホール形成に必要な装置を用いることは言うまでもない。
【００４４】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【発明の効果】
【００４５】
本発明により、個々の、ＩＣを用いた無線通信が可能な半導体装置に、異なるＩＤ番号
等の固有データを付けることを容易に行うことができる。
【００４６】
またＲＯＭ内のメモリセルを形成するＴＦＴにおいて、ソース領域のコンタクト部での
電流密度と、ドレイン領域のコンタクト部での電流密度を等しくすることができる。
【００４７】
これにより、ソース領域またはドレイン領域のどちらか一方だけが発熱することを防ぐ
ことができ、ＴＦＴに悪影響を与えることを防止することが可能である。
【００４８】
以上から、本発明により信頼性が向上したＲＯＭ内のメモリセルを形成するＴＦＴを作
製することができるのは明らかである。
【図面の簡単な説明】
【００４９】
【図１】本発明のメモリセルアレイの上面図。
【図２】個体認証システムの概要を示す図。
【図３】従来の半導体装置の構成を示すブロック図。
【図４】従来の半導体装置の構成を示すブロック図。
【図５】本発明の不揮発性メモリ回路の回路図。
【図６】本発明の半導体装置の構成を示すブロック図。
【図７】本発明の半導体装置の断面図。
【図８】本発明の半導体装置の上面図。
【図９】本発明の半導体装置の断面図。
【図１０】本発明におけるレーザ直描装置によるレーザ露光の工程を示す図。
【図１１】従来のレーザ露光の工程を示す図。
【図１２】本発明の半導体装置の作製工程を示す断面図。
【図１３】本発明の半導体装置の作製工程を示す断面図。
【図１４】本発明の半導体装置の作製工程を示す断面図。
【図１５】本発明の半導体装置の断面図。
【図１６】本発明の半導体装置の上面図。
【図１７】本発明の半導体装置の断面図。
【図１８】本発明の半導体装置の作製工程を示す断面図。
【図１９】本発明の半導体装置の作製工程を示す断面図。
【図２０】本発明の半導体装置の断面図。
【図２１】本発明の半導体装置の構成を示すブロック図。
【図２２】本発明の半導体装置の上面図。
【図２３】本発明の半導体装置の断面図。
【図２４】本発明の半導体装置の上面図。
【発明を実施するための形態】
【００５０】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面に
おいて、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説
明は省略する。
【００５１】
［実施の形態１］
本実施の形態を、図１、図５、図７、図８（Ａ）及び図８（Ｂ）、図９、図１０、図１
２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｃ）、図１４（Ａ）〜図１４（Ｃ）、
図１５を用いて説明する。
【００５２】
図１はマスクＲＯＭ内のメモリセルアレイの上面図であり、図７は図１中のＡ−Ａ’の
断面図である。
【００５３】
図１、図７に示すマスクＲＯＭは、マスクＲＯＭ内に形成されるメモリセルを形成する
ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを開口するかどうかで
、記憶状態を表すものである。
【００５４】
なお、図１、図７では説明簡略化のため、４ビット分のメモリセルアレイを示している
が、本発明の不揮発性メモリ回路は、もちろん４ビットに限定されるものではない。
【００５５】
図１及び図７において、ＴＦＴ１１８〜１２１はｎチャネル型ＴＦＴであり、図１に示
すように、ＴＦＴ１１８は、活性層である島状半導体膜１３１、ゲート電極１０３を有し
ている。ＴＦＴ１１９は、活性層である島状半導体膜１３２、ゲート電極１０４を有して
いる。ＴＦＴ１２０は、活性層である島状半導体膜１３３、ゲート電極１０５を有してい
る。ＴＦＴ１２１は、活性層である島状半導体膜１３４、ゲート電極１０６を有している
。ゲート電極１０３及び１０４は、ワード線１０７と電気的に接続されており、ゲート電
極１０５及び１０６は、ワード線１０８と電気的に接続されている。
【００５６】
島状半導体膜１３１〜１３４のそれぞれにおいて、ソース領域またはドレイン領域の一
方の上方には、フォトリソグラフィ、例えばステッパ装置等による露光方法等を用いて、
径の小さなコンタクトホール１４２が複数形成される。またソース領域またはドレイン領
域の他方の上方には、必要に応じてレーザ直描装置や電子ビーム直描装置等を用いた露光
方法等で、径の大きなコンタクトホール１４１を１つだけ形成する。なお本明細書の場合
、コンタクトホールの「径」は、コンタクトホールの「直径」指している。
【００５７】
またソース領域またはドレイン領域の一方に達する、径の小さな複数のコンタクトホー
ルの底面積の合計と、ソース領域またはドレイン領域の他方に達する、径の大きなコンタ
クトホール１つの底面積は、同じとなるようにコンタクトホールは形成されている。これ
により、ソース領域またはドレイン領域の一方を流れる電流の電流密度と、ソース領域ま
たはドレイン領域の他方を流れる電流の電流密度を同じにすることができる。
【００５８】
なお、径の小さな複数のコンタクトホールの底面積の合計と、径の大きなコンタクトホ
ール１つの底面積は、実際に同じであることが好ましいのはもちろんである。しかし、作
製工程中において、レーザ直描装置もしくは電子ビーム直描装置等、例えばレーザ直描装
置によりレーザ露光で、径の大きなコンタクトホールを形成する場合、レーザビームが振
動することによるビームスポットの位置のずれによる影響を受ける可能性がある。また、
例えばステッパ装置等を用いて径の小さなコンタクトホールを形成する場合は、露光後の
現像の状態による影響、現像後のエッチングの状態の影響を受ける可能性がある。
【００５９】
そのため、本明細書では、複数のコンタクトホールの底面積の合計と１つのコンタクト
ホールの底面積が同じ（等しい）、あるいは、２つのコンタクトホールの底面積が同じ、
さらにあるいは、複数のコンタクトホールの底面積の合計と別の複数のコンタクトホール
の底面積の合計が同じ（等しい）という場合は、少なくとも設計（レイアウト）の段階で
は、等しくなる必要がある面積を等しくなるように設計したものとする。またさらに、完
成した半導体装置において求められる機能が満たされていれば、例えば電流密度が同じに
なっていれば、面積も同じ（等しい）であるとみなすものとする。
【００６０】
ＴＦＴ１１８のソース領域またはドレイン領域の一方、及び、ＴＦＴ１２０のソース領
域またはドレイン領域の一方は、コンタクトホール１４２を介して、ビット線１０９に電
気的に接続されている。またＴＦＴ１１９のソース領域またはドレイン領域の一方、及び
、ＴＦＴ１２１のソース領域またはドレイン領域の一方は、コンタクトホール１４２を介
して、ビット線１１０に電気的に接続されている。
【００６１】
ＴＦＴ１１８〜１２１それぞれの、ソース領域またはドレイン領域の他方は、必要に応
じて、コンタクトホール１４１を介して、電源線１１３に接続される。コンタクトホール
１４１が形成するか否かで、マスクＲＯＭの記憶状態が決定される。
【００６２】
また図７に示すように、ＴＦＴ１１８は、基板１５１上に形成された、下地膜１５３上
に形成される。ＴＦＴ１１８は、島状半導体膜１３１、ゲート絶縁膜１５４、下層ゲート
電極１０３ａ及び上層ゲート電極１０３ｂからなるゲート電極１０３、サイドウォール１
７１ａ及び１７１ｂを有している。島状半導体膜１３１には、ソース領域またはドレイン
領域の一方である領域１６３、ソース領域またはドレイン領域の他方である領域１６４、
低濃度不純物領域１６２ａ及び１６２ｂ、チャネル形成領域１６１が含まれている。
【００６３】
ＴＦＴ１１９は、基板１５１上に形成された、下地膜１５３上に形成される。ＴＦＴ１
１９は、島状半導体膜１３２、ゲート絶縁膜１５４、下層ゲート電極１０４ａ及び上層ゲ
ート電極１０４ｂからなるゲート電極１０４、サイドウォール１９１ａ及び１９１ｂを有
している。島状半導体膜１３２には、ソース領域またはドレイン領域の一方である領域１
８４、ソース領域またはドレイン領域の他方である領域１８３、低濃度不純物領域１８２
ａ及び１８２ｂ、チャネル形成領域１８１が含まれている。
【００６４】
ＴＦＴ１１８及び１１９上には、第１層間絶縁膜１５５が形成され、さらに第２層間絶
縁膜１５６が形成されている。ゲート絶縁膜１５４、第１層間絶縁膜１５５、第２層間絶
縁膜１５６中に、コンタクトホール１４１及び１４２が形成される。
【００６５】
なお、ＴＦＴ１２０及び１２１については、ＴＦＴ１１８もしくはＴＦＴ１１９のいず
れかと同様の断面構造を有している。コンタクトホール１４１は、必要に応じて形成され
ている。
【００６６】
コンタクトホール１４２は、ステッパ装置等を用いて形成され、径がコンタクトホール
１４１よりも小さい。コンタクトホール１４１は、レーザ直描装置や電子ビーム直描装置
等により形成されるので、コンタクトホール１４２よりも径が大きく、１つだけ形成され
る。また、コンタクトホール１４１の大きさに合わせて、島状半導体膜１３１〜１３４は
、後述するロジック回路のＴＦＴに含まれる島状半導体膜より面積が大きくなるように形
成されている。コンタクトホール１４２は、底面積の合計がコンタクトホール１４１と同
じになるように、複数個形成される。
【００６７】
第２層間絶縁膜１５６上に、ビット線１０９及び１１０、電源線１１３が形成されてい
る。
【００６８】
本実施の形態では、コンタクトホール１４２の径は、例えば１μｍ、コンタクトホール
１４１の径は、例えば３μｍと設計する。
【００６９】
図８（Ａ）にマスクＲＯＭを制御するロジック回路（論理回路ともいう）のＴＦＴの上
面図、図８（Ｂ）にその回路図、図９に図８（Ａ）中Ｂ−Ｂ’の断面図を示す。ロジック
回路の基本構成は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが相補的に接続されたＣＭ
ＯＳ回路である。後述の列デコーダ及び行デコーダは、このようなＣＭＯＳ回路を用いて
形成されている。図８（Ａ）〜図８（Ｂ）、図９ではＣＭＯＳ回路を用いたインバータを
示している。
【００７０】
ロジック回路のｎチャネル型ＴＦＴ４１１は、活性層である島状半導体膜４１２上にゲ
ート絶縁膜４５４を介してゲート配線４０１が形成されている。島状半導体膜４１２はソ
ース領域またはドレイン領域を有しており、ソース領域またはドレイン領域上には、コン
タクトホール４１５が形成される。ＴＦＴ４１１のソース領域またはドレイン領域の一方
は、コンタクトホール４１５を介して電源線である配線４０４に接続されており、ソース
領域またはドレイン領域の他方は、コンタクトホール４１５を介して配線４０７に接続さ
れている。
【００７１】
ロジック回路のｐチャネル型ＴＦＴ４２１は、活性層である島状半導体膜４２２上にゲ
ート絶縁膜４５４を介してゲート配線４０１が形成されている。島状半導体膜４２２はソ
ース領域またはドレイン領域を有しており、ソース領域またはドレイン領域上には、コン
タクトホール４２５が形成される。ＴＦＴ４２１のソース領域またはドレイン領域の一方
は、コンタクトホール４２５を介して電源線である配線４０５に接続されており、ソース
領域またはドレイン領域の他方は、コンタクトホール４２５を介して配線４０７に接続さ
れている。
【００７２】
配線４０７は、ｎチャネル型ＴＦＴ４１１のソース領域またはドレイン領域の他方と、
ｐチャネル型ＴＦＴ４２１のソース領域またはドレイン領域の他方を電気的に接続してい
る。また配線４０７は配線４０２を介して配線４０３に接続されており、配線４０３はイ
ンバータの出力端子となっている。
【００７３】
またゲート配線４０１は配線４０６に接続されており、配線４０６はインバータの入力
端子となっている。
【００７４】
なお本実施の形態では、ｐチャネル型ＴＦＴ４２１は、低濃度不純物領域を形成してい
ないが、必要であれば低濃度不純物領域を形成してもよい。
【００７５】
図８（Ａ）〜図８（Ｂ）及び図９において、ゲート配線４０１、配線４０２は同じ材料
、同じ工程で形成される。また配線４０３、配線４０４、配線４０５、配線４０６は、同
じ材料、同じ工程で形成される。ただし、もちろん必要に応じて違う工程や違う材料で形
成してもよいのは言うまでもない。
【００７６】
また図９に示すように、ｎチャネル型ＴＦＴ４１１は、基板４５１上に形成された下地
膜４５３上に形成される。ＴＦＴ４１１は、島状半導体膜４１２、ゲート絶縁膜４５４、
下層ゲート電極４４３ａ及び上層ゲート電極４４３ｂからなるゲート電極４４３、サイド
ウォール４７１ａ及び４７１ｂを有している。
【００７７】
島状半導体膜４１２には、チャネル形成領域４６１、低濃度不純物領域４６２ａ及び４
６２ｂ、ソース領域またはドレイン領域の一方である領域４６３、ソース領域またはドレ
イン領域の他方である領域４６４が形成されている。
【００７８】
ｐチャネル型ＴＦＴ４２１は、基板４５１上に形成された下地膜４５３上に形成される
。ＴＦＴ４２１は、島状半導体膜４２２、ゲート絶縁膜４５４、下層ゲート電極４４４ａ
及び上層ゲート電極４４４ｂからなるゲート電極４４４、サイドウォール４９１ａ及び４
９１ｂを有している。
【００７９】
島状半導体膜４２２には、チャネル形成領域４８１、ソース領域またはドレイン領域の
一方である領域４８４、ソース領域またはドレイン領域の他方である領域４８３が形成さ
れている。
【００８０】
ＴＦＴ４１１及び４２１上には、第１の層間絶縁膜４５５及び第２の層間絶縁膜４５６
が形成されている。ゲート絶縁膜４５４、第１の層間絶縁膜４５５及び第２の層間絶縁膜
４５６中にコンタクトホール４１５及び４２５が形成される。コンタクトホール４１５と
４２５は、どちらもステッパ装置等で形成され、それぞれの底面積の合計は同じである。
図８（Ａ）及び図９においては、コンタクトホール４１５及び４２５はそれぞれ、複数の
コンタクトホールから構成されているが、必要に応じて複数ではなく単数のコンタクトホ
ールでもよい。
【００８１】
第２の層間絶縁膜４５６上に電源線である配線４０４、電源線である配線４０５、配線
４０６、配線４０７が形成され、電源線である配線４０４はコンタクトホール４１５を介
して領域４６３に電気的に接続される。また電源線である配線４０５は、コンタクトホー
ル４２５を介して領域４８４に電気的に接続される。配線４０７は、コンタクトホール４
１５を介して領域４６４、及びコンタクトホール４２５を介して領域４８３に電気的に接
続される。
【００８２】
コンタクトホール４１５及び４２５はステッパ装置等により形成される。ステッパ装置
では、レーザ直描装置や電子ビーム直描装置よりも径の小さなコンタクトホールを形成す
ることができる。コンタクトホール４１５の底面積の合計及びコンタクトホール４２５の
底面積の合計は、それぞれコンタクトホール１４２の底面積の合計、コンタクトホール１
４１の底面積よりも小さい。そのため島状半導体膜４１２及び４２２に含まれるソース領
域またはドレイン領域は、マスクＲＯＭのＴＦＴ中の島状半導体膜１３１及び１３２に含
まれるソース領域またはドレイン領域より面積を小さくすることができる。
【００８３】
なお、本実施の形態ではマスクＲＯＭのＴＦＴトップゲート型ＴＦＴを形成したが、ボ
トムゲート型ＴＦＴを形成してもよい。
【００８４】
以上の工程により作成された本発明を有するマスクＲＯＭの動作について、図５を用い
て説明する。なお、メモリセルに記憶されたまたは書き込まれたＩＤ番号等の固有データ
を読み出すことができる回路であれば、以下の回路構成および動作の説明に限定されるも
のではない。また、図５においては、説明の簡略化のため、４ビットのマスクＲＯＭを例
に、２ビット分のメモリセルの動作説明を行うが、マスクＲＯＭのビット数、動作はこの
説明に限定されるものではなく、よりビット数の多い場合でも有効であり、全てのビット
のメモリセルのデータを読み出すものとする。
【００８５】
図５に示すように、本発明を有するマスクＲＯＭは、列デコーダ１５、行デコーダ１６
、ｎチャネル型ＴＦＴ１８〜２１を含むメモリセルアレイ１１、ビット線（データ線）２
４および２５、ワード線Ｗ１及びＷ２、高電圧電源（ＶＤＤ）２２、低電圧電源（ＶＳＳ
またはＧＮＤ）２３、列スイッチＳＷ１〜ＳＷ４、列デコーダ１５により制御されるアド
レス線Ｓ１およびＳ２、出力線１４および制御線１７から構成されている。
【００８６】
はじめに、１ビットのメモリセルに記憶または書き込まれているＩＤ番号等の固有デー
タを読み出すにあたり、読み出し時間の１／４を使用して、低電圧電源（ＶＳＳまたはＧ
ＮＤ）の電位をプリチャージする動作について説明する。
【００８７】
制御線１７に読み出し時間の１／４だけ、ＳＷ３およびＳＷ４が選択された状態になり
、ビット線（データ線）２４および２５が低電圧電源（ＶＳＳまたはＧＮＤ）２３に電気
的に接続される信号を送る。そうすることで、ビット線（データ線）２４および２５は低
電圧電源（ＶＳＳまたはＧＮＤ）になる。
【００８８】
このとき、ワード線Ｗ１及びＷ２はｎチャネル型ＴＦＴ１８〜２１を選択された状態に
していない。ここで、選択された状態とは、ｎチャネル型ＴＦＴ１８〜２１のソース端子
とドレイン端子が電気的に接続されることである。
【００８９】
また、列デコーダ１５により制御されるアドレス線Ｓ１およびＳ２も列スイッチＳＷ１
およびＳＷ２を選択された状態にしていない。ここで、選択された状態とは、ビット線（
データ線）２４および２５と出力線１４が電気的に接続されることである。
【００９０】
なお、プリチャージする電圧であるが、回路構成、方式、論理の違い等により、本発明
のように低電圧電源（ＶＳＳまたはＧＮＤ）にプリチャージする場合、高電圧電源（ＶＤ
Ｄ）にプリチャージする場合、および、それ以外の生成電圧にプリチャージする場合と様
々であり、限定されるものではない。場合によって最適な電圧を選択すればよい。
【００９１】
次に、読み出し時間の残りの３／４を使用して、本発明を有するマスクＲＯＭからＩＤ
番号等の固有データを読み出す動作について説明する。ここでは、読み出されたＩＤ番号
等の固有データとして、高電圧電源（ＶＤＤ）と同じ電圧が出力された場合をハイ、低電
圧電源（ＶＳＳまたはＧＮＤ）と同じ電圧が出力された場合をローとする。なお、読み出
されたＩＤ番号等の固有データがハイなのかローなのかは、回路構成、方式、論理の違い
等により異なるので、本説明に限定されない。
【００９２】
行デコーダ１６によってワード線Ｗ１が選択され、列デコーダ１５によってアドレス線
Ｓ１が選択された場合、ｎチャネル型ＴＦＴ１８が選択される。そして、ｎチャネル型Ｔ
ＦＴ１８のソース端子とドレイン端子が電気的に接続される。つまり、ｎチャネル型ＴＦ
Ｔ１８のソース端子とドレイン端子にあたる、ビット線（データ線）２４と高電圧電源（
ＶＤＤ）２２が電気的に接続される。ビット線は高電圧電源（ＶＤＤ）２２よりもｎチャ
ネル型ＴＦＴ１８の閾値分低い電圧まで充電される。さらに、列デコーダ１５によってア
ドレス線Ｓ１が選択されているので、ビット線（データ線）２４と出力線１４が電気的に
接続される。ここで、ビット線は高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１
８の閾値分低い電圧まで充電されているので、出力線１４も同じ電位になっていることに
なる。つまり、出力線１４には、高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１
８の閾値分低い電圧が出力されたことになる。
【００９３】
図示していないが、高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１８の閾値分
低い電圧を増幅器に通すことで、高電圧電源（ＶＤＤ）と同じ電位を出力させる。ここで
増幅器とは、電圧または電流を増大させることができる回路であり、インバータを２段接
続した構成でもよいし、比較器等を用いた構成でもよい。
【００９４】
このようにして、ｎチャネル型ＴＦＴ１８に記憶または書き込まれていたＩＤ番号等の
固有データであるハイが出力線１４に出力される。
【００９５】
同様にして、行デコーダ１６によってワード線Ｗ１が選択され、列デコーダ１５によっ
てアドレス線Ｓ２が選択された場合、ｎチャネル型ＴＦＴ１９が選択される。ｎチャネル
型ＴＦＴ１９の一方の端子はどこにも接続されていないが、前記のプリチャージする動作
によって、他方の端子であるビット線（データ線）２５が低電圧電源（ＶＳＳまたはＧＮ
Ｄ）２３の電位になっている。つまり、ｎチャネル型ＴＦＴ１９の一方の端子と他方の端
子は低電圧電源（ＶＳＳまたはＧＮＤ）２３とほぼ同じ電位になっている。さらに、列デ
コーダ１５によってアドレス線Ｓ２が選択されているので、ビット線（データ線）２５と
出力線１４が電気的に接続される。つまり、出力線１４には、低電圧電源（ＶＳＳまたは
ＧＮＤ）２３とほぼ同じ電位が出力されたことになる。
【００９６】
このようにして、ｎチャネル型ＴＦＴ１９に記憶または書き込まれていたＩＤ番号等の
固有データであるローが出力線１４に出力される。
【００９７】
以上により、本発明を有するマスクＲＯＭに記憶されたまたは書き込まれたＩＤ番号等
の固有データを読み出すことができる。
【００９８】
以下にメモリセルアレイのＴＦＴ及びロジック回路のＴＦＴを同一基板に作製する工程
について、図１０、図１２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｃ）、図１４
（Ａ）〜図１４（Ｃ）、図１５を用いて説明する。
【００９９】
まず図１２（Ａ）に示すように、基板６０１上に下地膜６０２を成膜する。基板６０１
には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板
、石英基板、ステンレス基板、あるいは、絶縁表面に単結晶半導体層を形成したいわゆる
ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。ま
た、ＰＥＴ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ））、ＰＥＳ（
ｐｏｌｙ（ｅｔｈｅｒ ｓｕｌｆｏｎｅ））、ＰＥＮ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ Ｎ
ａｐｈｔｈａｌａｔｅ））に代表されるプラスチックや、アクリル等の可撓性を有する合
成樹脂からなる基板を用いることも可能である。以下、基板６０１として、ガラス基板を
用いた場合について説明する。
【０１００】
下地膜６０２は基板６０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が
、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よっ
てアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、
窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ
法を用いて酸化珪素膜を１０〜１００ｎｍ（好ましくは２０〜７０ｎｍ、さらに好ましく
は５０ｎｍ）、並びに、窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０
ｎｍ〜３００ｎｍ、さらに好ましくは１００ｎｍ）の膜厚になるように積層して成膜する
。
【０１０１】
なお下地膜６０２は窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜
単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの
絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラ
スチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基
板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが
、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない
。
【０１０２】
次に下地膜６０２上に半導体膜６０４を形成する。半導体膜６０４の膜厚は２５ｎｍ〜
１００ｎｍ（好ましくは３０ｎｍ〜８０ｎｍ、）とする。なお半導体膜６０４は、非晶質
半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン（Ｓｉ）
だけではなくシリコンゲルマニウム（ＳｉＧｅ）も用いることができる。シリコンゲルマ
ニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度である
ことが好ましい。本実施の形態では、半導体膜６０４として非晶質珪素膜を６６ｎｍの厚
さで成膜する。
【０１０３】
次に図１２（Ｂ）に示すように、半導体膜６０４にレーザ照射装置から線状ビーム６０
３を照射し、結晶化を行なう。
【０１０４】
レーザ結晶化を行なう場合、レーザ結晶化の前に、レーザに対する半導体膜６０４の耐
性を高めるために、５００℃、１時間の加熱処理を半導体膜６０４に加えてもよい。
【０１０５】
レーザ結晶化は、連続発振のレーザ、または擬似ＣＷレーザとして、発振周波数が１０
ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。
【０１０６】
具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡ
Ｇレーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ
、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、アレキサンドライトレーザ、
Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ、多結晶（セラミック）のＹＡＧ、
Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔ
ｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレ
ーザなどが挙げられる。
【０１０７】
また擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上
のパルス発振させることができるのであれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ
、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、フォルステライト（
Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、アレキ
サンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結
晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパント
としてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加さ
れているものを媒質とするレーザのようなパルス発振レーザを用いることができる。
【０１０８】
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レ
ーザと同等の効果を示すものである。
【０１０９】
例えば連続発振が可能な固体レーザを用いる場合、第２高調波〜第４高調波のレーザ光
を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本
波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが
望ましい。例えば、連続発振のＹＡＧレーザから射出されたレーザ光を非線形光学素子に
より高調波に変換して、半導体膜６０４に照射する。エネルギー密度は０．０１〜１００
ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）とすれば良い。そして走査速
度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【０１１０】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３
、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ
３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａ
のうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレー
ザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能なものであり、Ｑス
イッチ動作やモード同期などを行うことによってパルス発振をさせることも可能である。
１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって
溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周
波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に
移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることが
できる。
【０１１１】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質
を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの
円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作るこ
とが可能である。
【０１１２】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結
晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上には
ある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさ
を著しく大きくすることができるため大幅に出力が向上がする。
【０１１３】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成する
ことが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進
行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で
発振させることが可能になる。また、このような形状の媒質から射出されるレーザビーム
は射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整
形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形する
ことによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得
ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長
辺方向にエネルギー分布の均一なものとなる。
【０１１４】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニ
ールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その
両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【０１１５】
上述した半導体膜６０４へのレーザ光の照射により、結晶性がより高められた結晶性半
導体膜６０５が形成される。
【０１１６】
次に、図１２（Ｃ）に示すように結晶性半導体膜６０５を用いて島状半導体膜６１１〜
６１４を形成する。この島状半導体膜６１１〜６１４は、以降の工程で形成されるＴＦＴ
の活性層となる。
【０１１７】
なお本実施の形態では、基板６０１としてガラス基板を用いた場合について説明してい
るが、基板６０１としてＳＯＩ基板を用いた場合は、単結晶半導体層を島状に成形して、
ＴＦＴの活性層とすればよい。
【０１１８】
次に島状半導体膜６１１〜６１４にしきい値制御のための不純物を導入する。本実施の
形態においてはジボラン（Ｂ２Ｈ６）をドープすることによってホウ素（Ｂ）を島状半導
体膜６１１〜６１４中に導入する。
【０１１９】
次に島状半導体膜６１１〜６１４上にゲート絶縁膜６１５を成膜する。ゲート絶縁膜６
１５には、例えば膜厚１０〜１１０ｎｍの酸化珪素、窒化珪素または窒素を含んだ酸化珪
素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用い
ることができる。本実施の形態では、プラズマＣＶＤ法で、膜厚２０ｎｍで成膜した窒素
を含む酸化珪素膜を用いてゲート絶縁膜６１５を形成する。
【０１２０】
次に、ゲート絶縁膜６１５上に導電膜を成膜した後、導電膜を用いて、ゲート電極６２
１〜６２４を形成する。
【０１２１】
ゲート電極６２１〜６２４は、導電膜を単層または２層以上積層させた構造を用いて形
成する。導電膜を２層以上積層させている場合は、タンタル（Ｔａ）、タングステン（Ｗ
）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、ま
たは前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極６２
１〜６２４を形成してもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶
シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。本実施の形態で
は、下層ゲート電極６２１ａ〜６２４ａとして窒化タンタル膜を１０〜５０ｎｍ、例えば
３０ｎｍの膜厚で成膜したものと、上層ゲート電極６２１ｂ〜６２４ｂとしてタングステ
ン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で成膜した積層膜を用いて、
ゲート電極６２１〜６２４を形成する。
【０１２２】
ゲート電極６２１〜６２４は、ゲート配線の一部として形成してもよいし、別にゲート
配線を形成して、そのゲート配線にゲート電極６２１〜６２４を接続してもよい。
【０１２３】
次いで島状半導体膜６１１〜６１３に、一導電性を付与する不純物を添加する。なおこ
の添加工程の際に、島状半導体膜６１４及びゲート電極６２４、すなわちｐチャネル型Ｔ
ＦＴ６９４となる領域は、レジスト６１８によって覆われており、一導電性を付与する不
純物は島状半導体膜６１４中には添加されない。
【０１２４】
一導電性を付与する不純物として、ｎ型を付与する不純物であれば、リン（Ｐ）やヒ素
（Ａｓ）を用いればよい。またｐ型を付与する不純物であれば、ホウ素（Ｂ）を用いれば
よい。
【０１２５】
本実施の形態では、まず、第１の添加工程として、ｎ型を付与する不純物を島状半導体
膜６１１〜６１３に添加する（図１２（Ｄ）参照）。具体的には、フォスフィン（ＰＨ３
）を用いて、リン（Ｐ）を、印加電圧を４０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜
１×１０１５ｃｍ−２として島状半導体膜６１１〜６１３中に導入する。本実施の形態で
は、フォスフィンを用いて、印加電圧６０ｋｅＶ、ドーズ量２．６×１０−１３ｃｍ−２
でリンを島状半導体膜６１１〜６１３中に添加する。この不純物導入の際にチャネル形成
領域６３１、６４１、６５１となる領域が決定される。
【０１２６】
その後図１３（Ａ）に示すように、ゲート電極６２１から６２４の側面を覆うように、
絶縁膜、いわゆるサイドウォール６２６〜６２９を形成する。すなわちゲート電極６２１
の側面にサイドウォール６２６（６２６ａ及び６２６ｂ）、ゲート電極６２２の側面にサ
イドウォール６２７（６２７ａ及び６２７ｂ）、ゲート電極６２３の側面にサイドウォー
ル６２８（６２８ａ及び６２８ｂ）、ゲート電極６２４の側面にサイドウォール６２９（
６２９ａ及び６２９ｂ）を形成する。
【０１２７】
サイドウォール６２６〜６２９は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を
用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、プラズマ
ＣＶＤ法により酸化珪素膜を膜厚５０〜２００ｎｍ、好ましくは１００ｎｍで成膜し、次
いで酸化珪素膜をエッチングすることにより、テーパー状のサイドウォール６２６〜６２
９を形成する。またサイドウォール６２６〜６２９は窒素を含む酸化珪素膜を用いて形成
してもよい。
【０１２８】
またサイドウォール６２６〜６２９の端部はテーパー形状を有さなくともよく、矩形状
であってもよい。
【０１２９】
次に図１３（Ｂ）に示すように、島状半導体膜６１４、ゲート電極６２４、サイドウォ
ール６２９、すなわち後にｐチャネル型ＴＦＴ６９４となる領域を覆って、レジスト６１
６を形成する。
【０１３０】
次いで第２の添加工程として、島状半導体膜６１１〜６１３中に、フォスフィン（ＰＨ
３）を用いて、印加電圧１０〜５０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量５．０×１０１
４〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入
する。
【０１３１】
この第２の添加工程において、ゲート電極６２１、サイドウォール６２６をマスクとし
て、島状半導体膜６１１にリンが導入され、島状半導体膜６１１中にソース領域またはド
レイン領域の一方の領域６３３、ソース領域またはドレイン領域の他方の領域６３４、さ
らには低濃度不純物領域６３２ａ及び６３２ｂが形成される。同様に、ゲート電極６２２
、サイドウォール６２７をマスクとして、島状半導体膜６１２にリンが導入され、島状半
導体膜６１２中にソース領域またはドレイン領域の一方の領域６４３、ソース領域または
ドレイン領域の他方の領域６４４、さらには低濃度不純物領域６４２ａ及び６４２ｂが形
成される。さらにゲート電極６２３、サイドウォール６２８をマスクとして、島状半導体
膜６１３にリンが導入され、島状半導体膜６１３中にソース領域またはドレイン領域の一
方の領域６５３、ソース領域またはドレイン領域の他方の領域６５４、さらには低濃度不
純物領域６５２ａ及び６５２ｂが形成される。
【０１３２】
本実施の形態においては、ｎチャネル型ＴＦＴ６９１のソース領域及びドレイン領域で
ある領域６３３及び領域６３４、ｎチャネル型ＴＦＴ６９２のソース領域及びドレイン領
域である領域６４３及び領域６４４、ｎチャネル型ＴＦＴ６９３のソース領域及びドレイ
ン領域である領域６５３及び領域６５４それぞれには、１×１０１９〜５×１０２１ｃｍ
−３の濃度でリン（Ｐ）が含まれることとなる。
【０１３３】
またｎチャネル型ＴＦＴ６９１の低濃度不純物領域６３２ａ及び６３２ｂ、ｎチャネル
型ＴＦＴ６９２の低濃度不純物領域６４２ａ及び６４２ｂ、ｎチャネル型ＴＦＴ６９３の
低濃度不純物領域６５２ａ及び６５２ｂのそれぞれには、１×１０１８〜５×１０１９ｃ
ｍ−３の濃度でリン（Ｐ）が含まれる。
【０１３４】
次いでさらにレジスト６１６を除去し、島状半導体膜６１１〜６１３、ゲート電極６２
１〜６２３、サイドウォール６２６〜６２８、すなわちｎチャネル型ＴＦＴ６９１〜６９
３となる領域を覆ってレジスト６１７を形成する。
【０１３５】
ｐチャネル型ＴＦＴ６９４を作製するために、上記一導電型を付与する不純物と逆の導
電型を付与する不純物、すなわちｐ型を付与する不純物を島状半導体膜６１４に添加する
。具体的には、ジボラン（Ｂ２Ｈ６）を用いて印加電圧６０〜１００ｋｅＶ、例えば８０
ｋｅＶ、ドーズ量１×１０１３〜５×１０１５ｃｍ−２、例えば３×１０１５ｃｍ−２の
条件で、島状半導体膜６１４中にホウ素（Ｂ）を導入する。これによりｐチャネル型ＴＦ
Ｔのソース領域及びドレイン領域である領域６６３及び領域６６４、またこの不純物導入
の際にチャネル形成領域６６１が形成される（図１３（Ｃ）参照）。
【０１３６】
なおｐチャネル型ＴＦＴ６９４について、ホウ素の導入に際しては、印加電圧が高いた
めに、サイドウォール６２９及びゲート絶縁膜６１５を通しても、領域６６３及び領域６
６４を形成するために十分なホウ素が島状半導体膜６１４中に添加される。
【０１３７】
ｐチャネル型ＴＦＴ６９４のソース領域及びドレイン領域である領域６６３及び６６４
には、それぞれ１×１０１９〜５×１０２１ｃｍ−３の濃度でボロン（Ｂ）が含まれる。
【０１３８】
次いでレジスト６１７を除去し、島状半導体膜６１１〜６１４、ゲート絶縁膜６１５、
ゲート電極６２１〜６２４、サイドウォール６２６〜６２９を覆って、第１層間絶縁膜６
７１を形成する。
【０１３９】
第１層間絶縁膜６７１としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコ
ンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積
層膜で形成する。もちろん、第１層間絶縁膜６７１は窒素を含む酸化珪素膜や窒化珪素膜
、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。
【０１４０】
本実施の形態では、窒素を含む酸化珪素膜をプラズマＣＶＤ法により５０ｎｍ形成し、
レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰
囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【０１４１】
次にプラズマＣＶＤ法により窒化珪素膜を１００ｎｍ形成し、更に酸化珪素膜を６００
ｎｍ形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び酸化珪素膜の積層膜が第１
層間絶縁膜６７１である。
【０１４２】
次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素
化を行う。
【０１４３】
次に第１層間絶縁膜６７１を覆って、第２層間絶縁膜６７２を形成する（図１４（Ａ）
参照）。
【０１４４】
第２層間絶縁膜６７２としては、ＣＶＤ法、スパッタリング法、ＳＯＧ（Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）法等により、珪素の酸化物や珪素の窒化物等の無機材料を用いることが
できる。本実施の形態では、第２層間絶縁膜６７２として酸化珪素膜を成膜する。
【０１４５】
また第２層間絶縁膜６７２として、シロキサンを用いた絶縁膜を形成してもよい。シロ
キサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成されるものであり
、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素（ア
リール基））が用いられる。置換基として、フルオロ基を用いてもよい。または置換基と
して、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４６】
なお、第２層間絶縁膜６７２上に第３層間絶縁膜を形成してもよい。第３の層間絶縁膜
としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的に
は、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化
珪素膜または窒素を含む酸化珪素膜、炭素を主成分とする薄膜（例えばダイヤモンドライ
クカーボン膜（ＤＬＣ膜）、窒化炭素膜（ＣＮ膜））などを用いることができる。
【０１４７】
次いでステッパ装置等を用いて、層間絶縁膜６７１及び６７２中に、島状半導体膜６１
１、６１２、６１３、６１４それぞれとの電気的接続を行うためのコンタクトホールを形
成する。
【０１４８】
層間絶縁膜６７１及び６７２に、島状半導体膜６１１の領域６３３に到達するコンタク
トホール６７３、島状半導体膜６１２の領域６４４に到達するコンタクトホール６７４、
島状半導体膜６１３の領域６５３に到達するコンタクトホール６７６、島状半導体膜６１
３の領域６５４に到達するコンタクトホール６７７、島状半導体膜６１４の領域６６３に
到達するコンタクトホール６７８、島状半導体膜６１４の領域６６４に到達するコンタク
トホール６７９を形成する（図１４（Ｂ）参照）。なお、コンタクトホール６７３は領域
６３４、コンタクトホール６７４は領域６４３に到達するように形成してもよい。
【０１４９】
メモリセルのＴＦＴ６９１及び６９２においては、ソース領域及びドレイン領域の片方
のみにステッパ装置等を用いてコンタクトホールを形成する。ロジック回路のＴＦＴ６９
３及び６９４においては、ソース領域及びドレイン領域の両方にステッパ装置等を用いて
コンタクトホールを形成する。
【０１５０】
またコンタクトホール６７３は、複数のコンタクトホール６７３ａ、６７３ｂ、６７３
ｃにより構成されている。同様に、コンタクトホール６７４は、複数のコンタクトホール
６７４ａ、６７４ｂ、６７４ｃに、コンタクトホール６７６は、複数のコンタクトホール
６７６ａ及び６７６ｂに、コンタクトホール６７７は、複数のコンタクトホール６７７ａ
及び６７７ｂに、コンタクトホール６７８は、複数のコンタクトホール６７８ａ及び６７
８ｂに、コンタクトホール６７９は、複数のコンタクトホール６７９ａ及び６７９ｂによ
って構成されている。なお、コンタクトホール６７６〜６７９は、複数のコンタクトホー
ルでなく、１つのコンタクトホールでもよい。
【０１５１】
コンタクトホール６７３ａ、６７３ｂ、６７３ｃ、６７４ａ、６７４ｂ、６７４ｃ、６
７６ａ、６７６ｂ、６７７ａ、６７７ｂ、６７８ａ、６７８ｂ、６７９ａ、６７９ｂはそ
れぞれ同じ大きさである。
【０１５２】
また、コンタクトホール６７３及び６７４のそれぞれは、コンタクトホール６７６〜６
７９のそれぞれよりも大きな底面積になるように形成してもよい。
【０１５３】
次いで、レーザ直描装置もしくは電子ビーム直描装置等で、層間絶縁膜６７１及び６７
２に島状半導体膜６１１の領域６３４に到達するコンタクトホール６８０を形成する（図
１４（Ｃ）参照）。必要に応じて、島状半導体膜６１２の領域６４３に到達するようなコ
ンタクトホールを形成してもよい。
【０１５４】
このときコンタクトホール６８０の底面積が、コンタクトホール６７４の底面積の合計
と同じになるようにコンタクトホール６８０を形成する。
【０１５５】
図１０に、レーザ直描装置によるレーザ露光の工程を示す。本実施の形態のレーザ直描
装置は、内部に乱数作成プログラムを備えており、乱数作成を外部でなく装置内部により
行うことを特徴の一つとしている。これにより、コンタクトホール６８０形成のためのレ
ーザ露光の工程が短縮できるようになる。
【０１５６】
座標データと形状データを含むレイアウトデータを、レーザ直描装置に送ると、レーザ
直描装置により作成された乱数データと組み合わされ、座標データが形成される。
【０１５７】
この座標データを基にして、どのメモリセルのＴＦＴにコンタクトホール６８０を形成
するかが決定される。例えば、ＴＦＴ６９１にはコンタクトホール６８０が形成されるが
、ＴＦＴ６９２にはコンタクトホールは形成されない。
【０１５８】
次いで第２層間絶縁膜６７２上に導電膜を成膜し、それを用いて、ソース電極またはド
レイン電極６８１、６８２、６８３、６８４、６８５、６８６を形成する（図１５参照）
。
【０１５９】
ＴＦＴ６９１のソース電極またはドレイン電極の一方である電極６８１は領域６３３に
、ソース電極またはドレイン電極の他方である電極６８２は、領域６３４に電気的に接続
される。ＴＦＴ６９２のソース電極またはドレイン電極の一方である電極６８３は領域６
４４に電気的に接続される。また電極６８３は領域６４４でなく領域６４３に電気的に接
続されていてもよい。
【０１６０】
ＴＦＴ６９３のソース電極またはドレイン電極の一方である電極６８４は領域６５３に
、電気的に接続されている。ＴＦＴ６９３のソース電極またはドレイン電極の他方であり
、ＴＦＴ６９４のソース電極またはドレイン電極の一方である電極６８５は、領域６５４
及び領域６６３に電気的に接続される。ＴＦＴ６９４のソース電極またはドレイン電極の
他方である電極６８６は、領域６６４に電気的に接続される。これによりＴＦＴ６９３及
び６９４はＣＭＯＳ回路６９５を構成している。
【０１６１】
本実施の形態では、電極６８１〜６８６として、ＣＶＤ法やスパッタリング法等により
、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モ
リブデン（Ｍｏ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（
Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料
若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料
とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主
成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。電極６
８１〜６８６は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜
の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア
膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブ
デン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシ
リコンは抵抗値が低く、安価であるため、電極６８１〜６８６を形成する材料として最適
である。またアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相
互拡散が防止できる。また、上層と下層のバリア層を設けると、アルミニウムやアルミニ
ウムシリコンのヒロックの発生を防止することができる。
【０１６２】
本実施の形態では、チタン膜（Ｔｉ）、窒化チタン膜、アルミニウム膜（Ａｌ）、チタ
ン膜（Ｔｉ）をそれぞれ６０ｎｍ、５０ｎｍ、５００ｎｍ、１００ｎｍに積層したものを
用いて、電極６８１〜６８６を形成する。
【０１６３】
また電極６８１〜６８６はそれぞれ、電極と配線を同じ材料で同一工程で形成してもよ
いし、電極と配線を別々に形成してそれらを接続させてもよい。
【０１６４】
なお、図１５のＴＦＴ６９１と図７のＴＦＴ１１８、図１５のＴＦＴ６９２と図７のＴ
ＦＴ１１９、図１５のＴＦＴ６９３と図９のＴＦＴ４１１、図１５のＴＦＴ６９４と図９
のＴＦＴ４２１は同じものである。図７に示すメモリセルアレイのＴＦＴ１１８及び１１
９、並びに図９に示すロジック回路のＴＦＴ４１１及び４２１を同一基板上に作成する場
合は、図１０、図１２（Ａ）〜図１２（Ｄ）、図１３（Ａ）〜図１３（Ｃ）、図１４（Ａ
）〜図１４（Ｃ）、図１５に示す作製工程によりそれぞれのＴＦＴを形成すればよい。ま
たメモリセルアレイのＴＦＴとロジック回路のＴＦＴを別々の基板上に作製し、配線を用
いて電気的に接続させてもよい。なお、図７、図９、図１２（Ａ）〜図１２（Ｄ）、図１
３（Ａ）〜図１３（Ｃ）、図１４（Ａ）〜図１４（Ｃ）、図１５では下地膜は１層である
が、２層以上の複数の層の積層にしてもよい。下地膜の層数は必要に応じて決めればよい
。
【０１６５】
本実施の形態により、レーザ直描装置等によりレーザ露光等を行いコンタクトホールを
形成するかしないかにより、ＩＤ番号等の固有データが決定される。そのため容易に個々
のＩＣを用いた無線通信が可能な半導体装置に、ＩＤ番号等の固有データを形成すること
ができるようになる。
【０１６６】
さらにレーザ直描装置内部に乱数作成プログラムがあり、レーザ直描装置内で乱数デー
タを作成することができるため、ＩＣを用いた無線通信が可能な半導体装置の作製工程を
短縮することが可能となる。
【０１６７】
［実施の形態２］
本実施の形態では、実施の形態１とは異なる構造を有するマスクＲＯＭを有する、ＩＣ
を用いた無線通信が可能な半導体装置について、図１６、図１７を用いて説明する。なお
、本実施の形態の詳細な作製工程は実施の形態１を援用するものとする。
【０１６８】
図１６に本実施の形態の上面図、図１７に図１６におけるＣ−Ｃ’の断面図及びＤ−Ｄ
’の断面図を示す。
【０１６９】
実施の形態１では、レーザ直描装置等により形成されたコンタクトホール１４１及び６
８０の有無によりＩＤ番号等の固有データを決定している。しかし本実施の形態では、レ
ーザ直描装置等により形成されたコンタクトホールは、メモリセルアレイのＴＦＴ全てに
形成される。そしてレーザ直描装置等により形成されたコンタクトホールを介して、ＴＦ
Ｔのソース領域またはドレイン領域の一方が、２つの電源線のどちらに電気的に接続され
ているかにより、そのメモリセルアレイを含む半導体装置のＩＤ番号等の固有データが形
成される。
【０１７０】
図１６及び図１７に示すＩＣを用いた無線通信が可能な半導体装置には、基板７３１上
に下地膜７３２が形成され、さらにＴＦＴ７８１及び７８２が形成されている。ＴＦＴ７
８１は、チャネル形成領域７４１、低濃度不純物領域７４２ａ及び７４２ｂ、ソース領域
またはドレイン領域の一方である領域７４３、並びにソース領域またはドレイン領域の他
方である領域７４４を有する島状半導体膜７０１、ゲート絶縁膜７３３、下層ゲート電極
７６１ａ及び上層ゲート電極７６１ｂから構成されるゲート電極７６１を含んでいる。ま
たＴＦＴ７８２は、チャネル形成領域７５１、低濃度不純物領域７５２ａ及び７５２ｂ、
ソース領域またはドレイン領域の一方である領域７５３、ソース領域またはドレイン領域
の他方である領域７５４を有する島状半導体膜７０２、ゲート絶縁膜７３３、下層ゲート
電極７６２ａ及び上層ゲート電極７６２ｂから構成されるゲート電極７６２を有している
。なおゲート電極７６１及び７６２は同じワード線に電気的に接続されている。ゲート電
極とワード線は、同じ材料及び同じ工程で形成してもよいし、違う材料及び違う工程で形
成して、電気的に接続させてもよい。
【０１７１】
ゲート電極７６１の側面にはサイドウォール７７１ａ及び７７１ｂが形成されており、
ゲート電極７６２の側面にはサイドウォール７７２ａ及び７７２ｂが形成されている。
【０１７２】
ＴＦＴ７８１及び７８２上には、第１層間絶縁膜７３４及び第２層間絶縁膜７３５が形
成されている。
【０１７３】
第１層間絶縁膜７３４及び第２層間絶縁膜７３５中の、ＴＦＴ７８１の領域７４３上に
、複数のコンタクトホール７２１ａ、７２１ｂ、等を有するコンタクトホール７２１、並
びにＴＦＴ７８２の領域７５３上に、複数のコンタクトホール７２３ａ、７２３ｂ、等を
有するコンタクトホール７２３が形成されている。コンタクトホール７２１及び７２３は
、ステッパ装置等により形成される。
【０１７４】
ビット線７１８はコンタクトホール７２１を介して、ＴＦＴ７８１の領域７４３に電気
的に接続されている。またビット線７１９はコンタクトホール７２３を介して、ＴＦＴ７
８２の領域７５３に電気的に接続されている。
【０１７５】
第１層間絶縁膜７３４及び第２層間絶縁膜７３５中に、レーザ直描装置等によりコンタ
クトホール７２２及び７２４が形成されている。ＴＦＴ７８１においては、電源線７１７
がコンタクトホール７２２を介して、領域７４４に電気的に接続される。電源線７１６も
第２層間絶縁膜７３４上に形成されているが、第１層間絶縁膜７３４及び第２層間絶縁膜
７３５中の電源線７１６が形成される領域にはコンタクトホールが開口されないので、領
域７４４には接続されない。
【０１７６】
ＴＦＴ７８２においては、逆に領域７５４には電源線７１６が接続されるように、第１
層間絶縁膜７３４及び第２層間絶縁膜７３５中にコンタクトホール７２４が形成される。
第１層間絶縁膜７３４及び第２層間絶縁膜７３５中の、電源線７１７が形成される領域に
はコンタクトホールが形成されないので、電源線７１７は領域７５４には接続されない。
【０１７７】
コンタクトホール７２１の底面積の合計と、コンタクトホール７２２の底面積は同じで
ある。またコンタクトホール７２３の底面積の合計と、コンタクトホール７２４の底面積
は同じである。これにより、それぞれのＴＦＴの、ソース領域を流れる電流の電流密度と
ドレイン領域を流れる電流の電流密度を同じにすることができる。
【０１７８】
電源線７１６及び７１７はそれぞれ異なる値の電圧が印加される。どのＴＦＴが電源線
７１６または７１７に接続されるかにより、半導体装置のＩＤ番号等の固有データが形成
される。
【０１７９】
なお図１６には、島状半導体膜７０３、ゲート電極７１３を有するＴＦＴ、及び、島状
半導体膜７０４、ゲート電極７１４を有するＴＦＴも示されており、これらのＴＦＴはＴ
ＦＴ７８１と７８２と同様の構造を有している。
【０１８０】
コンタクトホール７２５（７２５ａ、７２５ｂ、等）及びコンタクトホール７２７（７
２７ａ、７２７ｂ、等）は、層間絶縁膜７３４及び７３５中に、ステッパ装置等を用いて
形成される。コンタクトホール７２６及び７２８は、層間絶縁膜７３４及び７３５中に、
レーザ直描装置等によりレーザ露光等を行い形成される。
【０１８１】
またコンタクトホール７２５の底面積の合計と、コンタクトホール７２６の底面積は同
じである。さらにコンタクトホール７２７の底面積の合計と、コンタクトホール７２８の
底面積は同じである。
【０１８２】
なお本実施の形態では、ＴＦＴはトップゲート型ＴＦＴを用いてたが、ボトムゲート型
ＴＦＴを形成してもよい。
【０１８３】
なお本実施の形態は、必要であれば他の実施の形態及び実施例のいかなる記載とも組み
合わせることが可能である。
【０１８４】
［実施の形態３］
本実施の形態では、実施の形態１及び実施の形態２と異なるＩＣを用いた無線通信が可
能な半導体装置の作製方法について、図１８（Ａ）〜図１８（Ｂ）、図１９（Ａ）〜図１
９（Ｂ）、図２０を用いて説明する。なお本実施の形態において、実施の形態１と同じも
のは同じ符号を用いるものとする。
【０１８５】
まず実施の形態１の記載に基づいて、図１５に示す半導体装置を作製する（図１８（Ａ
））。ただし、下地膜６０２に代えて、剥離層８０２、第１の下地膜８０３、第２の下地
膜８０４を形成する。なお、図１８（Ａ）ではＴＦＴはトップゲート型ＴＦＴを形成した
が、ボトムゲートＴＦＴを形成してもよい。
【０１８６】
剥離層８０２は、非晶質半導体膜、多結晶半導体膜、セミアモルファス半導体膜を用い
て形成する。例えば、非晶質シリコン、多結晶シリコン、単結晶シリコン、セミアモルフ
ァスシリコン等、シリコンを主成分とする層を用いることができる。剥離層８０２は、ス
パッタ法、プラズマＣＶＤ法等を用いて形成することができる。本実施の形態では、膜厚
５００ｎｍ程度の非晶質シリコンをスパッタ法で形成し、剥離層８０２として用いる。
【０１８７】
なおセミアモルファス半導体膜（以下ＳＡＳ膜ともいう）とは、非晶質半導体膜と結晶
構造を有する半導体（単結晶、多結晶を含む）膜の中間的な構造の半導体を含む膜である
。このセミアモルファス半導体膜は、自由エネルギー的に安定な第３の状態を有する半導
体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．
５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。セ
ミアモルファス半導体膜は、そのラマンスペクトルのピークが５２０ｃｍ−１よりも低波
数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、
（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端化
させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。本
明細書では便宜上、このような半導体膜をセミアモルファス半導体（ＳＡＳ）膜と呼ぶ。
さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪み
をさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。な
お微結晶半導体膜（マイクロクリスタル半導体膜）もセミアモルファス半導体膜に含まれ
る。
【０１８８】
またＳＡＳ膜はシリコンを含む気体をグロー放電分解することにより得ることができる
。代表的なシリコンを含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、Ｓｉ
Ｈ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素
や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希
ガス元素を加えたガスで、このシリコンを含む気体を希釈して用いることで、ＳＡＳ膜の
形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲でシリコンを含
む気体を希釈することが好ましい。またさらに、シリコンを含む気体中に、ＣＨ４、Ｃ２
Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入
させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節
しても良い。
【０１８９】
また下地膜８０３及び８０４は、酸化珪素膜、窒化珪素膜または酸素を含む窒化珪素膜
、窒素を含む酸化珪素膜などの絶縁膜により形成する。本実施の形態では、第１の下地膜
８０３として酸素を含む窒化珪素膜を１０〜２００ｎｍ、第２の下地膜８０４として窒素
を含む酸化珪素膜を５０〜２００ｎｍの厚さに順に積層形成する。
【０１９０】
実施の形態１の記載に基づいて、電極６８１〜６８６まで形成したら、第２の層間絶縁
膜６７２上に第３の層間絶縁膜８０６を形成し、アンテナとして機能する電極８１１〜８
１６を形成する。アンテナとして機能する電極８１１〜８１６は、ＣＶＤ法、スパッタリ
ング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッ
キ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チ
タン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、
パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又は
これらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形
成する。
【０１９１】
そしてアンテナとして機能する電極８１１〜８１６を覆うように、第３の層間絶縁膜８
０６上に保護層８０７を形成する。保護層８０７は、後に剥離層８０２をエッチングによ
り除去する際に、アンテナとして機能する電極８１１〜８１６を保護することができる材
料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリ
コン系の樹脂を全面に塗布することで保護層８０７を形成することができる（図１８（Ｂ
）参照）。
【０１９２】
次に、剥離層８０２を分離するための溝８０８を形成する（図１９（Ａ）参照）。溝８
０８は、剥離層８０２が露出する程度であれば良い。溝８０８の形成は、エッチング、ダ
イシング、スクライビング、あるいはレーザ照射法などを用いることができる。
【０１９３】
次に、剥離層８０２をエッチングにより除去する（図１９（Ｂ）参照）。本実施の形態
では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝８０８から導入する。本
実施の形態では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３０
０ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行う。また、ＣｌＦ３ガスに窒素を
混ぜたガスを用いても良い。ＣｌＦ３等のフッ化ハロゲンを用いることで、剥離層８０２
が選択的にエッチングされ、基板６０１を剥離することができる。なおフッ化ハロゲンは
、気体であっても液体であってもどちらでも良い。
【０１９４】
次に、剥離されたＴＦＴ６９１及び６９２を含むメモリセルアレイ、並びに、ＴＦＴ６
９３及び６９４を含むロジック回路を、接着剤８２２を用いて支持体８２１に貼り合わせ
る（図２０参照）。接着剤８２２は、支持体８２１と下地膜８０３とを貼り合わせること
ができる材料を用いる。接着剤８２２は、例えば反応硬化型接着剤、熱硬化型接着剤、紫
外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いるこ
とができる。
【０１９５】
支持体８２１として、フレキシブルな紙またはプラスチックなどの有機材料を用いるこ
とができる。または支持体８２１として、フレキシブル無機材料を用いていても良い。支
持体８２１は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の
高い熱伝導率を有するのが望ましい。
【０１９６】
なおメモリセルアレイおよびロジック回路の集積回路を基板６０１から剥離する方法は
、本実施の形態で示したようにシリコンを主成分とする層のエッチングを用いる方法に限
定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路
の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離するこ
とができる。また例えば、剥離層をレーザー光の照射により破壊し、集積回路を基板から
剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶
液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる
。
【０１９７】
また対象物の表面が曲面を有しており、それにより該曲面に貼り合わされた、メモリセ
ルアレイ及びロジック回路を有する半導体装置の支持体が、錐面、柱面など母線の移動に
よって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴのキャリ
アが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても
、それによってＴＦＴの特性に影響が出るのを抑えることができる。また、島状半導体膜
が集積回路内において占める面積の割合を、１〜３０％とすることで、支持体が曲がって
も、それによってＴＦＴの特性に影響が出るのをより抑えることができる。
【０１９８】
以上の作製工程により、本発明のＩＣを用いた無線通信が可能な半導体装置が作製され
る。
【０１９９】
なお、本実施の形態では、半導体装置が形成されている基板と同一基板上に、アンテナ
を形成したが、半導体装置を形成した後に、半導体装置が形成されている基板上に印刷法
によりアンテナを形成してもよい。またアンテナを半導体装置が形成される基板とは別に
形成し、半導体装置が形成された基板とアンテナが形成された基板を貼り合わせ、半導体
装置とアンテナを電気的に接続させてもよい。
【０２００】
アンテナを半導体装置が形成される基板とは別に形成し、半導体装置が形成された基板
とアンテナが形成された基板を貼り合わせ、半導体装置とアンテナを電気的に接続させた
例を図２３及び図２１を用いて説明する。
【０２０１】
メモリセルアレイ及びロジック回路を含む半導体装置１６０２が設けられた基板１６０
１上に、端子電極等を含む端子部１６０５を設ける。
【０２０２】
そして、端子部１６０５に、基板１６０１とは別の基板１６１１上に設けられたアンテ
ナ１６１２を電気的に接続する。端子部１６０５に接続するように、基板１６０１と、ア
ンテナ１６１２が設けられた基板１６１１とを貼り合わせている。基板１６０１と基板１
６１１の間には、導電性粒子１６０３と樹脂１６０４が設けられている。導電性粒子１６
０３によって、アンテナ１６１２と端子部１６０５とは電気的に接続されている。なお図
２３に示すアンテナ１６１２は、図２１に示すアンテナ９１７と同等なものであり、アン
テナ１６１２及びアンテナ９１７は、接地電位（ＧＮＤ）、並びに、電源回路９１５、高
周波回路９１４等の回路に電気的に接続されている。
【０２０３】
本実施の形態は、上記の実施の形態や他の実施例と組み合わせて用いることが可能であ
る。
【実施例１】
【０２０４】
本実施例では、図２、図６および図２１を用いて、本発明を用いて作成されたＩＣを用
いた無線通信が可能な半導体装置の構成と動作について説明する。
【０２０５】
始めに構成について説明する。図２１に示すように、本発明を用いて作成された半導体
装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）
９３１は、アンテナ９１７、高周波回路９１４、電源回路９１５、リセット回路９１１、
整流回路９０６、復調回路９０７、アナログアンプ９０８、クロック発生回路９０３、変
調回路９０９、信号出力制御回路９０１、ＣＲＣ回路９０２およびマスクＲＯＭ９００の
回路ブロックを有する。また、電源回路９１５は、整流回路９１３および保持容量９１２
の回路ブロックを有する。さらに、図６に示すように、マスクＲＯＭ９００は、メモリセ
ルアレイ９２０、列デコーダ９２１および行デコーダ９２２を有する。
【０２０６】
ここで、アンテナ９１７は、ダイポールアンテナ、パッチアンテナ、ループアンテナ、
及び八木アンテナのいずれのアンテナも用いることができる。
【０２０７】
また、アンテナ９１７において無線信号を送受信する方式は、電磁結合方式、電磁誘導
方式、及び電波方式のいずれであってもよい。
【０２０８】
なお、本発明を用いて作成された半導体装置９３１は図２の半導体装置２２１に適用さ
れる。
【０２０９】
次に、本発明を用いて作成された半導体装置９３１の動作について説明する。質問器（
リーダ／ライタともいう）２２３に電気的に接続されたアンテナユニット２２２から無線
信号が送信される。無線信号には質問器（リーダ／ライタともいう）２２３から半導体装
置９３１への命令が含まれている。
【０２１０】
アンテナ９１７により受信された無線信号は高周波回路９１４を介して各回路ブロック
に送られる。高周波回路９１４を介して電源回路９１５に送られた信号が整流回路９１３
に入力される。
【０２１１】
ここで、整流回路９１３は無線信号の極性を整える作用を持っている。当該信号は整流
され、さらに保持容量９１２により平滑化される。そして、高電源電位（ＶＤＤ）が生成
される。
【０２１２】
また、アンテナ９１７により受信された無線信号は高周波回路９１４を介して整流回路
９０６にも送られる。当該信号は整流され、復調回路９０７により復調される。復調され
た信号は、アナログアンプ９０８により増幅される。
【０２１３】
さらに、アンテナ９１７により受信された無線信号は高周波回路９１４を介してクロッ
ク発生回路９０３にも送られる。クロック発生回路９０３に送られた信号は分周されて基
本クロック信号となる。ここで、基本クロック信号は各回路ブロックに送られ、信号のラ
ッチ、信号の選択等で用いられる。
【０２１４】
前記アナログアンプ９０８により増幅された信号および前記基本クロック信号は、コー
ド抽出回路９０４に送られる。コード抽出回路９０４では、前記アナログアンプ９０８に
より増幅された信号から、前記質問器（リーダ／ライタともいう）２２３から半導体装置
９３１へ送られた命令を抽出する。また、コード判定回路９０５を制御する信号も作成し
ている。
【０２１５】
前記コード抽出回路９０４により抽出された命令は、コード判定回路９０５に送られる
。コード判定回路９０５では、前記質問器（リーダ／ライタともいう）２２３からどのよ
うな命令が送られてきたのかを判別する。また、ＣＲＣ回路９０２、マスクＲＯＭ９００
、信号出力制御回路９０１を制御する役割も有している。
【０２１６】
こうして、前記質問器（リーダ／ライタともいう）２２３からどのような命令が送られ
てきたのかを判別し、判別された命令により、ＣＲＣ回路９０２、マスクＲＯＭ９００、
信号出力制御回路９０１を動作させる。そして、マスクＲＯＭ９００に記憶または書き込
まれたＩＤ番号等の固有データを含んだ信号を出力する。
【０２１７】
ここで、マスクＲＯＭ９００はメモリセルアレイ９２０、列デコーダ９２１および行デ
コーダ９２２を有している。
【０２１８】
また、信号出力制御回路９０１は、マスクＲＯＭ９００に記憶または書き込まれたＩＤ
番号等の固有データを含んだ信号を、ＩＳＯ等の規格に則った符号化方式で符号化した信
号に変える役割ももっている。
【０２１９】
最後に、前記符号化された信号にしたがって、変調回路９０９により、アンテナ９１７
に送られてきている信号に変調をかける。
【０２２０】
変調をかけられた信号は、質問器（リーダ／ライタともいう）２２３に電気的に接続さ
れたアンテナユニット２２２で受信される。そして、受信された信号は質問器（リーダ／
ライタともいう）２２３で解析され、本発明を用いて作成された半導体装置９３１のＩＤ
番号等の固有データを認識することができる。
【０２２１】
本発明を用いて作成されたＩＣを用いた無線通信が可能な半導体装置９３１を用いた無
線通信システムでは、半導体装置９３１と公知の構成の質問器（リーダ／ライタともいう
）、質問器（リーダ／ライタともいう）に電気的に接続されたアンテナ、及び質問器（リ
ーダ／ライタともいう）を制御する制御用端末を用いることができる。半導体装置９３１
と質問器（リーダ／ライタともいう）に電気的に接続されたアンテナとの通信方式は、単
方向通信または双方向通信であって、空間分割多重化方式、偏波面分割多重化方式、周波
数分割多重化方式、時分割多重化方式、符号分割多重化方式、直交周波数分割多重化方式
のいずれも用いることができる。
【０２２２】
前記無線信号は、搬送波を変調した信号である。搬送波の変調は、アナログ変調または
デジタル変調であって、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいず
れであってもよい。
【０２２３】
また、搬送波の周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３
０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３０
０ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３
０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、
及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれの周波数も用いることができる。
【０２２４】
なお本実施例は、必要であれば実施の形態や他の実施例のいかなる記載と組み合わせて
用いることが可能である。
【実施例２】
【０２２５】
本実施例では本発明を用いて形成された半導体装置に外付けのアンテナをつけた例につ
いて図２２（Ａ）〜図２２（Ｅ）を用いて説明する。
【０２２６】
図２２（Ａ）は半導体装置の周りを一面のアンテナで覆ったものである。基板１０００
上にアンテナ１００１を形成し、本発明を用いて形成された半導体装置１００２を電気的
に接続する。図２２（Ａ）では半導体装置１００２の周りをアンテナ１００１で覆う構成
になっているが、基板全面をアンテナ１００１で覆い、その上に電極を構成した半導体装
置１００２を貼り付けるような構造を取っても良い。
【０２２７】
図２２（Ｂ）では、アンテナが半導体装置の周りを回るように配置されたコイルアンテ
ナの例を示す。基板１００３上にアンテナ１００４を形成し、本発明を用いて形成された
半導体装置１００５を電気的に接続する。なお、アンテナの配置は一例であってこれに限
定するものではない。
【０２２８】
図２２（Ｃ）は高周波用のアンテナである。基板１００６上にアンテナ１００７を形成
し、本発明を用いて形成された半導体装置１００８を電気的に接続する。
【０２２９】
図２２（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナであ
る。基板１００９上にアンテナ１０１０を形成し、本発明を用いて形成された半導体装置
１０１１を電気的に接続する。
【０２３０】
図２２（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１
３を形成し、本発明を用いて形成された半導体装置１０１４を電気的に接続する。
【０２３１】
また図２４（Ａ）は、コイルアンテナの別の例である。基板１０１５上に、アンテナ１
０１６を形成し、本発明を用いて形成した半導体装置１０１７を電気的に接続する。なお
アンテナ１０１６の一方の端部は、半導体装置１０１７に接続されており、アンテナ１０
１６の他方の端部は、アンテナ１０１６とは別工程で形成された配線１０１８と接続され
ており、配線１０１８を介して半導体装置１０１７と電気的に接続されている。なお図２
４（Ａ）では配線１０１８はアンテナ１０１６の上方に形成されているが、下方に形成さ
れていても構わない。
【０２３２】
また図２４（Ｂ）は、コイルアンテナの別の例である。基板１０２５上に、アンテナ１
０２６を形成し、本発明を用いて形成した半導体装置１０２７を電気的に接続する。なお
アンテナ１０２６の一方の端部は、半導体装置１０２７に接続されており、アンテナ１０
２６の他方の端部は、アンテナ１０２６とは別工程で形成された配線１０２８と接続され
ており、配線１０２８を介して半導体装置１０２７と電気的に接続されている。なお図２
４（Ｂ）では配線１０２８はアンテナ１０２６の上方に形成されているが、下方に形成さ
れていても構わない。
【０２３３】
本発明を用いて形成された半導体装置とこれらのアンテナへの接続は公知の方法で行う
ことができる。例えばアンテナと半導体装置をワイヤボンディング接続やバンプ接続を用
いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるとい
う方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔ
ｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いて貼り付けることができる。
【０２３４】
アンテナに必要な長さは受信に用いる周波数によって異なる。例えば、周波数が２．４
５ＧＨｚの場合は、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、
モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とにすれば良い。
【０２３５】
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない
。あらゆる形状のアンテナについて本発明は実施することが可能である。本実施例は実施
の形態および他の実施例のどのような組み合わせからなる構成を用いても実現することが
できる。
【産業上の利用可能性】
【０２３６】
本発明により、ＩＤ番号等の固有データを形成することが容易な、無線通信を用いて交
信が可能な半導体装置を作製することができる。
【０２３７】
また半導体装置中のＲＯＭのＴＦＴにおいて、ソース領域のコンタクト部での電流密度
と、ドレイン領域のコンタクト部での電流密度を等しくすることができるので、ソース領
域またはドレイン領域のどちらか一方だけが発熱することを防ぐことができる。これより
信頼性が向上したＲＯＭのＴＦＴを有する、無線通信を用いて交信が可能な半導体装置を
作製することができる。
【符号の説明】
【０２３８】
１１ メモリセルアレイ
１４ 出力線
１５ 列デコーダ
１６ 行デコーダ
１６ 行デコーダ
１７ 制御線
１８ ｎチャネル型ＴＦＴ
１９ ｎチャネル型ＴＦＴ
２０ ｎチャネル型ＴＦＴ
２１ ｎチャネル型ＴＦＴ
２２ 高電圧電源（ＶＤＤ）
２３ 低電圧電源（ＶＳＳまたはＧＮＤ）
２４ ビット線（データ線）
２５ ビット線（データ線）
１０３ ゲート電極
１０３ａ 下層ゲート電極
１０３ｂ 上層ゲート電極
１０４ ゲート電極
１０４ａ 下層ゲート電極
１０４ｂ 上層ゲート電極
１０５ ゲート電極
１０６ ゲート電極
１０７ ワード線
１０８ ワード線
１０９ ビット線
１１０ ビット線
１１３ 電源線
１１８ ＴＦＴ
１１９ ＴＦＴ
１２０ ＴＦＴ
１２１ ＴＦＴ
１３１ 島状半導体膜
１３２ 島状半導体膜
１３３ 島状半導体膜
１３４ 島状半導体膜
１４１ コンタクトホール
１４２ コンタクトホール
１５１ 基板
１５３ 下地膜
１５４ ゲート絶縁膜
１５５ 層間絶縁膜
１５６ 層間絶縁膜
１６１ チャネル形成領域
１６２ａ 低濃度不純物領域
１６３ 領域
１６４ 領域
１７１ａ サイドウォール
１７１ｂ サイドウォール
１８１ チャネル形成領域
１８２ａ 低濃度不純物領域
１８３ 領域
１８４ 領域
１９１ａ サイドウォール
１９１ｂ サイドウォール
２００ 半導体装置
２０１ アンテナ回路
２０２ 整流回路
２０３ 安定電源回路
２０５ 変調回路
２０６ アンプ
２０７ 論理回路
２０８ アンプ
２０９ 論理回路
２０９ 論理回路
２１１ メモリ回路
２１２ メモリコントロール回路
２１３ 復調回路
２２１ 半導体装置
２２２ アンテナユニット
２２３ 質問器
２２４ バッグ
２４１ アンテナコイル
２４２ 容量
２４３ ダイオード
２４５ 容量
４０１ ゲート配線
４０２ 配線
４０３ 配線
４０４ 配線
４０５ 配線
４０６ 配線
４０７ 配線
４１１ ＴＦＴ
４１２ 島状半導体膜
４１２ 島状半導体膜
４１５ コンタクトホール
４１５ コンタクトホール
４２１ ＴＦＴ
４２２ 島状半導体膜
４２５ コンタクトホール
４４３ ゲート電極
４４３ａ 下層ゲート電極
４４３ｂ 上層ゲート電極
４４４ ゲート電極
４４４ａ 下層ゲート電極
４４４ｂ 上層ゲート電極
４５１ 基板
４５２ 下地膜
４５３ 下地膜
４５４ ゲート絶縁膜
４５５ 層間絶縁膜
４５６ 層間絶縁膜
４６１ チャネル形成領域
４６２ａ 低濃度不純物領域
４６２ｂ 低濃度不純物領域
４６３ 領域
４６４ 領域
４７１ａ サイドウォール
４７１ｂ サイドウォール
４８１ チャネル形成領域
４８３ 領域
４８４ 領域
４９１ａ サイドウォール
４９１ｂ サイドウォール
６０１ 基板
６０２ 下地膜
６０３ 線状ビーム
６０４ 半導体膜
６０５ 結晶性半導体膜
６１１ 島状半導体膜
６１２ 島状半導体膜
６１３ 島状半導体膜
６１４ 島状半導体膜
６１５ ゲート絶縁膜
６１６ レジスト
６１７ レジスト
６１８ レジスト
６２１ ゲート電極
６２１ａ 下層ゲート電極
６２１ｂ 上層ゲート電極
６２２ ゲート電極
６２２ａ 下層ゲート電極
６２２ｂ 上層ゲート電極
６２３ ゲート電極
６２３ａ 下層ゲート電極
６２３ｂ 上層ゲート電極
６２４ ゲート電極
６２４ａ 下層ゲート電極
６２４ｂ 上層ゲート電極
６２６ サイドウォール
６２６ａ サイドウォール
６２６ｂ サイドウォール
６２７ サイドウォール
６２７ａ サイドウォール
６２７ｂ サイドウォール
６２８ サイドウォール
６２８ａ サイドウォール
６２８ｂ サイドウォール
６２９ サイドウォール
６２９ａ サイドウォール
６２９ｂ サイドウォール
６３１ チャネル形成領域
６３２ａ 低濃度不純物領域
６３２ｂ 低濃度不純物領域
６３３ 領域
６３４ 領域
６４１ チャネル形成領域
６４２ａ 低濃度不純物領域
６４２ｂ 低濃度不純物領域
６４３ 領域
６４４ 領域
６５１ チャネル形成領域
６５２ａ 低濃度不純物領域
６５２ｂ 低濃度不純物領域
６５３ 領域
６５４ 領域
６６１ チャネル形成領域
６６３ 領域
６６４ 領域
６７１ 層間絶縁膜
６７２ 層間絶縁膜
６７３ コンタクトホール
６７３ａ コンタクトホール
６７４ コンタクトホール
６７４ａ コンタクトホール
６７６ コンタクトホール
６７６ａ コンタクトホール
６７７ コンタクトホール
６７７ａ コンタクトホール
６７８ コンタクトホール
６７８ａ コンタクトホール
６７９ コンタクトホール
６７９ａ コンタクトホール
６８０ コンタクトホール
６８１ 電極
６８２ 電極
６８３ 電極
６８４ 電極
６８５ 電極
６８６ 電極
６９１ ＴＦＴ
６９２ ＴＦＴ
６９３ ＴＦＴ
６９４ ＴＦＴ
６９５ ＣＭＯＳ回路
７０１ 島状半導体膜
７０２ 島状半導体膜
７０３ 島状半導体膜
７０４ 島状半導体膜
７１３ ゲート電極
７１４ ゲート電極
７１６ 電源線
７１７ 電源線
７１８ ビット線
７１９ ビット線
７２１ コンタクトホール
７２１ａ コンタクトホール
７２１ｂ コンタクトホール
７２２ コンタクトホール
７２３ コンタクトホール
７２３ａ コンタクトホール
７２３ｂ コンタクトホール
７２４ コンタクトホール
７２５ コンタクトホール
７２５ａ コンタクトホール
７２５ｂ コンタクトホール
７２６ コンタクトホール
７２６ａ コンタクトホール
７２６ｂ コンタクトホール
７２７ コンタクトホール
７２８ コンタクトホール
７３１ 基板
７３２ 下地膜
７３３ ゲート絶縁膜
７３４ 層間絶縁膜
７３５ 層間絶縁膜
７４１ チャネル形成領域
７４２ａ 低濃度不純物領域
７４２ｂ 低濃度不純物領域
７４３ 領域
７４４ 領域
７５１ チャネル形成領域
７５２ａ 低濃度不純物領域
７５３ 領域
７５４ 領域
７６１ ゲート電極
７６１ａ 下層ゲート電極
７６１ｂ 上層ゲート電極
７６２ ゲート電極
７６２ａ 下層ゲート電極
７６２ｂ 上層ゲート電極
７７１ａ サイドウォール
７７１ｂ サイドウォール
７７２ａ サイドウォール
７７２ｂ サイドウォール
７８１ ＴＦＴ
７８２ ＴＦＴ
８０２ 剥離層
８０３ 下地膜
８０４ 下地膜
８０６ 層間絶縁膜
８０７ 保護層
８０８ 溝
８１１ 電極
８１２ 電極
８１３ 電極
８１４ 電極
８１５ 電極
８１６ 電極
８２１ 支持体
８２２ 接着剤
９００ マスクＲＯＭ
９０１ 信号出力制御回路
９０２ ＣＲＣ回路
９０３ クロック発生回路
９０４ コード抽出回路
９０５ コード判定回路
９０６ 整流回路
９０７ 復調回路
９０８ アナログアンプ
９０９ 変調回路
９１１ リセット回路
９１２ 保持容量
９１３ 整流回路
９１４ 高周波回路
９１５ 電源回路
９１７ アンテナ
９２０ メモリセルアレイ
９２１ 列デコーダ
９２２ 行デコーダ
９３１ 半導体装置
１０００ 基板
１００１ アンテナ
１００２ 半導体装置
１００３ 基板
１００４ アンテナ
１００５ 半導体装置
１００６ 基板
１００７ アンテナ
１００８ 半導体装置
１００９ 基板
１０１０ アンテナ
１０１１ 半導体装置
１０１２ 基板
１０１３ アンテナ
１０１４ 半導体装置
１０１５ 基板
１０１６ アンテナ
１０１７ 半導体装置
１０１８ 配線
１０２５ 基板
１０２６ アンテナ
１０２７ 半導体装置
１０２８ 配線
１６０１ 基板
１６０２ 半導体装置
１６０３ 導電性粒子
１６０４ 樹脂
１６０５ 端子部
１６１１ 基板
１６１２ アンテナ
【特許請求の範囲】
【請求項１】
基板上に、
チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜と、
前記島状半導体膜上にゲート絶縁膜と、
前記島状半導体膜上に、前記ゲート絶縁膜を介してゲート電極と、
を有する薄膜トランジスタと、
前記薄膜トランジスタ上に層間絶縁膜と、
前記層間絶縁膜中に形成され、前記ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホールと、
前記層間絶縁膜中に形成され、前記ソース領域またはドレイン領域の他方に達する第２のコンタクトホールと、
を有し、
前記第２のコンタクトホールの径は、前記第１のコンタクトホールに含まれる複数のコンタクトホールのそれぞれの径より大きく、
前記第１のコンタクトホールの底面積の合計と、前記第２のコンタクトホールの底面積は等しいことを特徴とする半導体装置。
【請求項１】
基板上に、
チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜と、
前記島状半導体膜上にゲート絶縁膜と、
前記島状半導体膜上に、前記ゲート絶縁膜を介してゲート電極と、
を有する薄膜トランジスタと、
前記薄膜トランジスタ上に層間絶縁膜と、
前記層間絶縁膜中に形成され、前記ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホールと、
前記層間絶縁膜中に形成され、前記ソース領域またはドレイン領域の他方に達する第２のコンタクトホールと、
を有し、
前記第２のコンタクトホールの径は、前記第１のコンタクトホールに含まれる複数のコンタクトホールのそれぞれの径より大きく、
前記第１のコンタクトホールの底面積の合計と、前記第２のコンタクトホールの底面積は等しいことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１３−８０９４１（Ｐ２０１３−８０９４１Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−２６１４６５（Ｐ２０１２−２６１４６５）
【出願日】平成２４年１１月２９日（２０１２．１１．２９）
【分割の表示】特願２００７−１６０９１１（Ｐ２００７−１６０９１１）の分割
【原出願日】平成１９年６月１９日（２００７．６．１９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２４年１１月２９日（２０１２．１１．２９）
【分割の表示】特願２００７−１６０９１１（Ｐ２００７−１６０９１１）の分割
【原出願日】平成１９年６月１９日（２００７．６．１９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]