【課題】基板を貫通するバイアホールを与える。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】異なる深さに位置する導電層を露出させた接続孔を有する半導体装置において、浅い導電層の過剰なエッチングを防止し、半導体装置の歩留まりの向上を図る。
【解決手段】第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。 （もっと読む）

【課題】半導体装置の特性を損なうことがない半導体装置およびその作製方法を提供する。
【解決手段】酸化物半導体層を含むトランジスタ（半導体装置）において、電極層を酸化物半導体層の下部に接して形成し、不純物を添加する処理により酸化物半導体層に自己整合的にチャネル形成領域と、チャネル形成領域を挟むように一対の低抵抗領域を形成する。また、電極層および低抵抗領域と電気的に接続する配線層を絶縁層の開口を介して設ける。 （もっと読む）

【課題】携帯電話などに使用されるハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０^２０ａｔｏｍ/ｃｍ^３以上である。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

【課題】被処理体に形成された自然酸化膜を除去することができる被処理体の処理方法、処理装置及びプログラムを提供する。
【解決手段】 熱処理装置１の制御部１００は、自然酸化膜が形成された半導体ウエハＷを収容した反応管２内を４００℃に加熱する。反応管２内が４００℃に加熱されると、制御部１００は、処理ガス導入管１７から、塩素を含む処理ガスを供給することにより処理ガスに含まれる塩素を活性化させる。この活性化された塩素が半導体ウエハＷに供給されることにより、半導体ウエハＷに形成された自然酸化膜が除去される。 （もっと読む）

【課題】 相互接続構造の信頼性及び拡張性を改善する相互接続構造のための冗長金属拡散バリア層を提供する。
【解決手段】 冗長金属拡散バリア層は、誘電体材料内に設けられた開口内に配置され、且つ開口内に存在する拡散バリア層及び導電性材料の間に配置される。冗長拡散バリア層は、Ｒｕ並びに純粋なＣｏ若しくはＮ，Ｂ及びＰのうちの少なくとも１つを含むＣｏ合金からなる単層若しくは多層構造である。 （もっと読む）

【課題】熱処理温度４７０℃〜５３０℃を測定する温度測定用基板及び熱処理温度測定方法を提供すること。
【解決手段】温度測定用基板は、リンが注入されたｐ型シリコン基板を備える。熱処理温度は、ｐ型シリコン基板の層抵抗値から測定される。リンのドーズ量は、５×１０^１４ａｔｏｍ／ｃｍ^２〜１×１０^１５ａｔｏｍ／ｃｍ^２である。 （もっと読む）

【課題】配線層間の正常な電気的導通が取れている半導体装置を提供することを課題とする。
【解決手段】基板上又は基板の表面層に少なくとも２層の配線層を備え、前記２層の配線層の内、下層配線層がシリコンからなる際に、前記下層配線層と上層配線層間に炭化珪素層を備えたことを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】リバースエンジニアリングに対して集積回路構造を偽装するための技術及び構造を提供する。
【解決手段】集積回路構造は、制御された外形を有する材料の複数の層により構成される。シリサイド金属層は、基板の活性領域において備えられ、活性領域に隣接して接続しているチャネル接続においてギャップを有する。そのチャネルはチャネルブロック構造を有し、チャネルブロック構造は、導電性又は絶縁性のどちらかであるように、リバースエンジニアリングにおいて識別可能であるようにみえる。 （もっと読む）

【課題】酸化処理や酸化剤への耐性を向上させ、かつビット線の低抵抗化を可能とする半導体装置及びその製造方法を提供する。
【解決手段】酸化処理により、第１ポリシリコン層１４の側壁及び露出した基板１０の底面に第３酸化膜１７を形成する。次いで、ビット線１６を、溝１５の底面に形成し、溝１５の側壁に第１窒化膜１９を形成する。次いで、ビット線１６上にのみ所望の厚さのタングステン層１８を形成する。次いで、溝１５を埋めるように第２窒化膜２０を形成する。これにより、タングステン層１８が第１窒化膜１９及び第２窒化膜２０で覆われることになり、この後に行われる熱処理や薬液処理からタングステン層１８を保護することができる。 （もっと読む）

【課題】小型で配線抵抗が小さい半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２９の領域ＨＲの上層部分に横型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱを形成すると共に、領域ＬＲに縦型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱを形成する。次に、ハイサイド・トランジスタＨＱのソース領域（ｎ^＋型領域２６）を貫通し、ローサイド・トランジスタＬＱのドレイン領域（ｎ^＋型基板２１）に相当する深さまで到達する接続部材４２を形成し、半導体基板２９の下面を研削して接続部材４２を露出させ、半導体基板２９の下面上に、接続部材４２及びローサイド・トランジスタＬＱのドレイン領域（ｎ^＋型基板２１）の双方に接続された裏面電極４０を形成する。これにより、半導体チップ２０が作製される。この半導体チップ２０は、ＤＣ−ＤＣコンバータの出力回路を構成する。 （もっと読む）

【課題】ＤＳＬを用いたＣＭＯＳトランジスタについて、ストレス膜の除膜時におけるシリサイド層へのダメージの無い製造方法を得る事を目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、ｐＭＯＳトランジスタ領域４１に選択的にシリサイド層３０を形成する工程、前記工程の後ｐＭＯＳトランジスタ領域４１の表面に選択的にストレス膜２３を形成する工程、ｎＭＯＳトランジスタ領域４０に選択的にシリサイド層３１を形成する工程、前記工程の後ｎＭＯＳトランジスタ領域４０の表面に選択的にストレス膜２７を形成する工程を備えて構成される。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】メモリセルアレイのメモリセルを選択する配線の抵抗率を低減することにより、配線中の電圧降下を低減し、消費電力を低減する半導体ラインの構造を提供する。
【解決手段】集積回路は、各メモリセルのアレイと半導体基板内に形成されたドープされた各半導体ライン２０２とを含む。上記ドープされた各半導体ライン２０２は、各メモリセルのロウに結合されている。上記集積回路は、上記ドープされた各半導体ライン２０２に接触している導電性クラッディング部２０３を含む。 （もっと読む）

【課題】微細コンタクトホールを有する半導体素子の製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。前記素子分離膜を有する半導体基板上に層間絶縁膜を形成する。前記層間絶縁膜上に第１モールディングパターンを形成する。前記第１モールディングパターン間に位置して前記第１モールディングパターンと離隔された第２モールディングパターンを形成する。前記第１及び第２モールディングパターンの側壁を囲むマスクパターンを形成する。前記マスクパターン内に開口部を形成するために前記第１及び第２モールディングパターンを除去する。前記マスクパターンをエッチングマスクとして用いて前記層間絶縁膜をエッチングしてコンタクトホールを形成する。 （もっと読む）

【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。 （もっと読む）