半導体装置およびその製造方法
【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関するもので、特に埋込型ビットライン（Ｂｕｒｉｄｅ Ｂｉｔｌｉｎｅ）を備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
最近、集積度向上のために４０ｎｍ以下級のＤＲＡＭ装置が開発されているが、８Ｆ２（Ｆ：ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）または６Ｆ２セルアーキテクチャ（ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）形態で使用するプレーナ（Ｐｌａｎａｒ）またはリセスドゲートトランジスタ（Ｒｅｃｅｓｓｅｄ Ｇａｔｅ Ｔａｒａｎｓｉｓｔｏｒ）の場合には４０ｎｍ以下でスケーリング（ｓｃａｌｉｎｇ）するのがかなり難しいという問題がある。したがって同一スケーリングにおいて、集積度を１．５〜２倍向上させることができる４Ｆ２セルアーキテクチャを有するＤＲＡＭ装置が要求されており、それにともない垂直チャネルトランジスタ（Ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）が提案された。
【０００３】
垂直チャネルトランジスタは、半導体基板上で、垂直に延長された活性ピラー（Ａｃｔｉｖｅ ｐｉｌｌａｒ）の周囲を囲む環状ゲート電極（ａｎｎｕｌａｒ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）を形成し、ゲート電極を中心にして、ピラーの上部と下部に各々ソース領域とドレイン領域を形成することによってチャネルが垂直に形成されるトランジスタである。そのため、トランジスタの面積を減少させてもチャネル長に束縛を受けない。
【０００４】
図１Ａおよび図１Ｂは従来技術による埋込型ビットラインを備える半導体装置を図示した図面で、図１Ａは断面図、図１Ｂは平面図である。
【０００５】
図１Ａおよび図１Ｂを参照すれば、基板１１上にボディピラー１２、ヘッドピラー１３、バッファ膜パターン１４、ハードマスク膜パターン１５およびキャッピング膜１６を備える複数のピラー構造物２００が形成される。
【０００６】
そして、ボディピラー１２の外壁をゲート絶縁膜１７とゲート電極１８が取り囲んでおり、基板１１内には不純物のイオン注入によって、ソース領域またはドレイン領域として作用すると同時に埋込型ビットライン１９として作用する不純物領域が形成されている。隣接する埋込型ビットライン１９を分離させるトレンチ１９Ａ内部には層間絶縁膜２０が埋込まれている。
【０００７】
そして、ワードライン２１はゲート電極１８に連結されつつ、埋込型ビットライン１９と交差する方向で形成されている。
【０００８】
しかし、従来技術は、埋込型ビットライン１９を基板１１、例えば、シリコン基板に不純物をイオン注入して形成するため、埋込型ビットライン１９は金属膜でないシリコン配線形態で形成される。したがって、金属膜に比べてシリコン配線の比抵抗値が相対的に大きいため、埋込型ビットライン１９の抵抗値が大きくなるという短所が発生する。
【０００９】
より詳細に、埋込型ビットライン１９に金属膜でない不純物がドープされたシリコンを利用するため、埋込型ビットライン１９の抵抗値が大きくなり、これによって埋込型ビットライン１９の抵抗値が高くなり、半導体装置の動作速度が低下するという問題が発生する。
【００１０】
これを解決するために図１Ｂのように、埋込型ビットライン１９の電流経路（Ｃｕｒｒｅｎｔ ｐａｔｈ、図面符号「Ｉ」）を大きくしなければならないため、埋込型ビットライン１９のピッチ（ｐｉｔｃｈ）値を増加させなければならない。しかし、このような場合、単位セル面積（２Ｆ×２Ｆ＝４Ｆ２以上）が増加するという問題が発生する。
【００１１】
なお、関連する技術としては、例えば、韓国登録特許第１０−０７３４３１３号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国登録特許第１０−０７３４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は前記した従来技術の問題を解決するために提案されたもので、その目的は、高速動作を具現できる埋込型ビットラインを備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するための一側面による本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインを備える。
【００１５】
前記目的を達成するための一側面による本発明の半導体装置の製造方法は、基板内に金属シリサイド膜を形成するステップと、前記基板を選択的にエッチングし、第１トレンチを形成するものの、前記金属シリサイド膜が前記第１トレンチ側壁に接するように形成するステップと、前記第１トレンチ側壁に前記金属シリサイド膜と接する金属性膜を形成し、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップとを含む。
【００１６】
前記目的を達成するための他の一側面による本発明の半導体装置の製造方法は、前記基板を選択的にエッチングし、第１トレンチを形成するステップと、前記第１トレンチ側壁に金属性膜を形成するステップと、熱処理を行い前記金属性膜と接する前記基板内に金属シリサイド膜を形成して、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップとを含む。
【発明の効果】
【００１７】
上述した課題解決手段に基づく本発明は、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。
【００１８】
これによって、本発明は、半導体装置の高速動作を具現することができ、さらに埋込型ビットラインのピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができるという効果がある。
【００１９】
また、金属性膜を用いて金属シリサイド膜を形成することによって、埋込型ビットラインの製造工程を単純化させ、半導体装置の生産性を向上させることができるという効果がある。
【図面の簡単な説明】
【００２０】
【図１Ａ】従来技術による埋込型ビットラインを備える半導体装置を図示した図である。
【図１Ｂ】従来技術による埋込型ビットラインを備える半導体装置を図示した図である。
【図２Ａ】本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図である。
【図２Ｂ】本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図である。
【図２Ｃ】本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図である。
【図３Ａ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｂ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｃ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｄ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｅ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｆ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｇ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｈ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ａ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｂ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｃ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｄ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｅ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｆ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００２２】
後述する本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置およびその製造方法を提供する。このために本発明は、埋込型ビットラインが金属シリサイド膜と金属性膜からなることを特徴とする。
【００２３】
図２Ａないし図２Ｃは、本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図で、図２Ａは斜視図、図２Ｂは平面図、図２Ｃは図２Ｂに図示されたＸ−Ｘ’切取線およびＹ−Ｙ’切取線に沿って図示した断面図である。
【００２４】
図２Ａないし図２Ｃに図示したように、基板１００（例えば、シリコン基板）上にマトリックス形態で所定間隔離隔され、基板１００に垂直方向に延長された複数のピラー構造物２０１が形成される。図２Ｃに図示されたように、各ピラー構造物２０１は、活性ピラー（Ａｃｔｉｖｅ Ｐｉｌｌａｒ）１０２、バッファ膜パターン１０３、ハードマスク膜パターン１０４、およびキャッピング膜１０５を備えることができる。活性ピラー１０２は、ヘッドピラー（Ｈｅａｄ Ｐｉｌｌａｒ）１０２Ａとボディピラー（Ｂｏｄｙ Ｐｉｌｌａｒ）１０２Ｂからなるジャータイプ（ｊａｒ ｔｙｐｅ）またはロッドタイプ（ｒｏｄ ｔｙｐｅ）であり得る。この時、ジャータイプの活性ピラー１０２は、埋込型ビットライン１１１製造工程の側面で工程マージン確保が容易だという長所がある。それ以外のバッファ膜パターン１０３、ハードマスク膜パターン１０４、及びキャッピング膜１０５は、本発明の半導体装置の製造方法で詳しく説明することにする。
【００２５】
活性ピラー１０２の表面において、ゲート絶縁膜１０６およびゲート絶縁膜１０６上で活性ピラー１０２の外壁を囲むゲート電極１０７が形成される。そして、Ｙ−Ｙ’方向、すなわち、埋込型ビットライン１１１と交差する方向でゲート電極１０７間を連結するワードライン１１５が配置される。ゲート絶縁膜１０６は、酸化膜、例えば、シリコン酸化膜（ＳｉＯ２）で形成することができる。ゲート電極１０７は、ポリシリコン膜または金属性膜を備えることができ、ワードライン１１５は、金属性膜を備えることができる。ここで、ワードライン１１５は、タングステンシリサイド膜（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）、タングステン膜（Ｗ）、アルミニウム膜（Ａｌ）、銅膜（Ｃｕ）、金膜（Ａｕ）およびルテニウム膜（Ｒｕ）からなるグループから選択された何れかの１つを備えることができる。そして、ゲート電極１０７とワードライン１１５との間に形成された障壁金属膜（図示せず）をさらに備えることができる。障壁金属膜は、チタニウム窒化膜（ＴｉＮ）、タンタル炭素窒化膜（ＴａＣＮ）、タンタル炭素膜（ＴａＣ）、タングステン窒化膜（ＷＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タンタル窒化膜（ＴａＮ）、チタニウム（Ｔｉ）およびタングステンシリサイド膜（ＷＳｉ）からなるグループから選択された少なくとも何れか１つを備えることができる。
【００２６】
活性ピラー１０２間の基板１００内には不純物領域１０８が形成される。
不純物領域１０８は、基板１００に不純物をイオン注入して形成することができ、垂直チャネルトランジスタのソース領域・ドレイン領域として作用する。この時、不純物領域１０８は、ソース領域・ドレイン領域として作用すると同時に、埋込型ビットライン１１１の一部として作用する。
【００２７】
埋込型ビットライン１１１は、基板１００に形成されたトレンチ１１２を有しており、トレンチ１１２の側壁に接する金属シリサイド膜１０９と、トレンチ１１２の側壁に形成された金属シリサイド膜１０９と接する金属性膜１１０とを備える。この時、金属性膜１１０は、金属シリサイド膜１０９にのみ接してもよく、または金属シリサイド膜１０９と不純物領域１０８の両方に接することもできる。
【００２８】
埋込型ビットライン１１１の金属シリサイド膜および金属性膜１０９，１１０は、従来のシリコン配線形態で形成された時より埋込型ビットライン１１１の抵抗値を減少させるために基板１００または不純物領域１０８より比抵抗が低い物質で形成することが望ましい。
【００２９】
埋込型ビットライン１１１の金属シリサイド膜１０９としては、チタニウムシルリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、コバルトシリサイド膜（ＣｏＳｉ）、ニッケルシリサイド膜（ＮｉＳｉ）およびタングステンシリサイド膜（ＷＳｉ）からなるグループから選択された何れかの１つを使用することができる。この時、埋込型ビットライン１１１の一部として金属シリサイド膜１０９を使用する理由は、不純物領域１０８、すなわち、不純物がドープされたシリコンより金属シリサイド膜の抵抗値が小さく、シリコン（すなわち、不純物領域１０８）と金属シリサイド膜からなる金属シリサイド膜１０９との間にオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成して、これらの間のコンタクト抵抗を減少させることができるためである。
【００３０】
埋込型ビットライン１１１の金属性膜１１０は、金属膜または金属窒化膜からなる単一膜や、金属膜と金属窒化膜が積層された積層膜で形成することができる。この時、金属性膜１１０を単一膜（金属膜または金属窒化膜）で形成するのに比べて、積層膜（金属膜／金属窒化膜）で形成するのが好ましい。これは、金属性膜１１０を積層膜で形成する場合には、金属シリサイド膜１０９形成工程を単純化させることができ、金属膜が不純物領域１０８と金属窒化膜との間の電位障壁を段階的に減少させる役割を果たし、これらの間のコンタクト抵抗をより効果的に減少させることができるためである。
【００３１】
埋込型ビットライン１１１の金属性膜１１０を構成する金属膜および金属窒化膜は、各々、チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つの金属元素を含むことができる。ここで、金属性膜１１０を上述した金属元素を含むように形成する理由は、金属シリサイド膜１０９と不純物領域１０８との間でオーミックコンタクトを形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００３２】
埋込型ビットライン１１１と基板１００との間のショートを防止するために、金属シリサイド膜１０９（または、金属シリサイド膜１０９と不純物領域１０８）が金属性膜１１０と接する領域を除いたトレンチ１１２表面と、金属性膜１１０との間に、分離膜１２０が介在する。分離膜１２０は、絶縁膜で形成することができ、基板１００と金属性膜１１０との間を電気的に分離させる役割を果たす。通常、基板１００、例えば、シリコン基板と金属性膜１１０との間にはショットキー接合（ｓｃｈｏｔｔｋｙ ｊｕｎｃｔｉｏｎ）が形成されるため、分離膜１２０を形成しない場合、金属性膜１１０から基板１００への電流の流れが容易で、半導体装置の動作特性を劣化させる問題を誘発する。
【００３３】
基板１００内に形成されたトレンチ１１２が、隣接した埋込型ビットライン１１１間を分離させる役割を果たすため、金属シリサイド膜１０９は、トレンチ１１２の一側の側面にのみ接する構造であってもよく、または図２Ｃに図示したように金属シリサイド膜１０９がトレンチ１１２の両側壁に接する構造でなすこともできる。
【００３４】
金属シリサイド膜１０９がトレンチ１１２の両側壁に接する構造の場合に、隣接した不純物領域１０８および埋込型ビットライン１１１を分離するトレンチ１１２は、不純物領域１０８、および埋込型ビットライン１１１の金属シリサイド膜１０９を貫通する第１トレンチ１１２Ａと、第１トレンチ１１２Ａの下で第１トレンチ１１２Ａより小さい線幅を有し、埋込型ビットライン１１１の金属性膜１１０を分離する第２トレンチ１１２Ｂと、を備えることができる。この時、埋込型ビットライン１１１の金属性膜１１０間を効果的に分離するために埋込型ビットライン１１１の金属性膜１１０は、第１トレンチ１１２Ａの両側壁に位置するのが好ましい。
【００３５】
このように、本発明は、不純物領域１０８に加えて金属シリサイド膜および金属性膜１０９、１１０からなる埋込型ビットライン１１１を備えることによって、埋込型ビットライン１１１の抵抗値を顕著に減少させることができ、これによって半導体装置の高速動作を具現することができる。さらに、埋込型ビットライン１１１のピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができる。
【００３６】
また、埋込型ビットライン１１１の金属性膜１１０を分離する第２トレンチ１１２Ｂを備えることによって、隣接した埋込型ビットライン１１１間の絶縁特性をより効果的に向上させることができる。
【００３７】
図３Ａないし図３Ｈは、本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を、図２Ｂに図示されたＸ−Ｘ’切取線およびＹ−Ｙ’切取線に沿って図示した工程断面図である。
【００３８】
図３Ａに図示したように、基板３１、例えば、シリコン基板３１上にマトリックス形態で所定間隔離隔されて基板３１の垂直方向に延長された活性ピラー３５を備えるピラー構造物２０２を複数個形成する。活性ピラー３５は、図に示されたように、ヘッドピラー３５Ａ（Ｈｅａｄ Ｐｉｌｌａｒ）とボディピラー３５Ｂ（Ｂｏｄｙ ｐｉｌｌａｒ）からなるジャータイプ（ｊａｒ ｔｙｐｅ）で形成したり、またはロッドタイプ（ｒｏｄ ｔｙｐｅ）で形成することができる。この時、後続の埋込型ビットライン（Ｂｕｒｉｅｄ Ｂｉｔｌｉｎｅ）形成工程時に工程マージン確保の側面で活性ピラー３５をロッドタイプよりジャータイプで形成することがより有利である。
【００３９】
以下、ヘッドピラー３５Ａとボディピラー３５Ｂからなる活性ピラー３５の形成工程に対して具体的に説明する。
【００４０】
基板３１上にバッファ膜パターン３２とハードマスク膜パターン３３を順次に形成する。バッファ膜パターン３２はシリコン酸化膜（ＳｉＯ２）であって、熱酸化方式で形成することができ、５０〜１５０Åの厚さで形成することができる。ハードマスク膜パターン３３は、シリコン窒化膜（Ｓｉ３Ｎ４）または炭化シリコン膜（ＳｉＣ）で形成することができ、その厚さは２０００Åにすることができる。バッファ膜パターン３２とハードマスク膜パターン３３は、感光膜パターン（図示せず）を用いたエッチングによって形成することができる。
【００４１】
次に、ハードマスク膜パターン３３をエッチング障壁（ｅｔｃｈ ｂａｒｒｉｅｒ）として基板３１を一定深さ（１１００Å）エッチングする１次エッチング（以下「１次ピラーエッチング」という）を行う。このような１次ピラーエッチングによって活性領域として機能するヘッドピラー３５Ａが形成される。好ましくは、ヘッドピラー３５Ａ形成のための基板３１のエッチングは、異方性（Ａｎｉｓｏｔｒｏｐｉｃ）ドライエッチングであり、Ｃｌ２またはＨＢｒガスを単独で使用し、またはＣｌ２とＨＢｒガスの混合ガスを利用してエッチングする。
【００４２】
次に、全面にキャッピング膜３４（Ｃａｐｐｉｎｇ ｌａｙｅｒ）を形成する。この時、キャッピング膜３４は、窒化膜を単独で蒸着し、または酸化膜と窒化膜を順次蒸着することで形成できる。酸化膜は、シリコン酸化膜（ＳｉＯ２）でなすことができ、窒化膜は、シリコン窒化膜（Ｓｉ３Ｎ４）でなすことができる。続いて、直進性の（方向性、指向性）エッチング工程、例えばエッチバック（Ｅｔｃｈｂａｃｋ）を行い、ヘッドピラー３５Ａの側壁にキャッピング膜３４を残留させ、ヘッドピラー３５Ａ間の基板３１表面を露出させる。ここで、直進性のエッチング工程によって、キャッピング膜３４は、ハードマスク膜パターン３３とバッファ膜パターン３２の側壁にも残留する。上述したキャッピング膜３４は、ヘッドピラー３５Ａの側壁を後続の工程から保護する役割を果たすが、厚さは５０〜１００Åにすることができる。
【００４３】
次に、１次ピラーエッチング後に、キャッピング膜３４およびハードマスク膜パターン３３をエッチング障壁として基板３１を一定深さ（２０００Å）で、追加エッチングする２次ピラーエッチングを行う。この時、２次ピラーエッチングは、直進性エッチングを用い、これによってヘッドピラー３５Ａの下にボディピラー（Ｂｏｄｙ ｐｉｌｌａｒ）３５Ｂが形成される。ボディピラー３５Ｂは、１次ピラーエッチング時のヘッドピラー３５Ａよりその高さがさらに高くてもよい。好ましくは、ボディピラー３５Ｂ形成のための２次ピラーエッチングは、異方性ドライエッチングであり、Ｃｌ２またはＨＢｒガスを単独で使用し、またはＣｌ２とＨＢｒガスの混合ガスを利用してエッチングする。
【００４４】
次に、ボディピラー３５Ｂの側壁を等方性エッチングする３次ピラーエッチングを行う。この時、等方性エッチングを適用する３次ピラーエッチングは、湿式エッチング（Ｗｅｔ ｅｔｃｈ）または化学的ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈ：ＣＤＥ）方式を利用する。このような等方性エッチング工程をピラートリミング（Ｐｈｉｌｌａｒ Ｔｒｉｍｍｉｎｇ）工程といい、等方性エッチングが行われる部分は、ボディピラー３５Ｂの露出した側壁のみで１５０Å程度行われ、キャッピング膜３４によってカバーリング（Ｃｏｖｅｒｉｎｇ）されているヘッドピラー３５Ａは、エッチングされない。
【００４５】
したがって、等方性エッチングまで行ったボディピラー３５Ｂとボディピラー３５Ｂ上部のヘッドピラー３５ＡはＴ型ピラー構造になり、ボディピラー３５Ｂは後続のゲート電極が取り囲む部分であり、キャッピング膜３４によってカバーリングされたヘッドピラー３５Ａは後続のストレージノードが垂直に連結する部分である。
【００４６】
上述したような一連のエッチング工程によって、基板３１上にヘッドピラー３５Ａとボディピラー３５Ｂからなる活性ピラー３５、キャッピング膜３４、バッファ膜パターン３２およびハードマスク膜パターン３３を備える複数のピラー構造物２０２を形成することができる。
【００４７】
図３Ｂに図示したように、基板３１とボディピラー３５Ｂの露出した表面上にゲート絶縁膜３６を形成する。ゲート絶縁膜３６は、酸化膜、例えば、シリコン酸化膜で形成することができる。ゲート絶縁膜３６は、蒸着工程または酸化工程によって５０Å厚さで形成することができる。
【００４８】
次に、ゲート絶縁膜３６が形成されたボディピラー３５Ｂ側壁を囲むゲート電極３７を形成する。ゲート電極３７は全面に導電層を蒸着した後、活性ピラー３５間の基板３１上部のゲート絶縁膜３６が露出するまでエッチバック（Ｅｔｃｈｂａｃｋ）して得られる。ゲート電極３７では、Ｎ型不純物がドープされたポリシリコン膜またはＰ型不純物がドープされたポリシリコン膜を用いることができる。また、ゲート電極３７は、シリコンゲルマニウム膜（ＳｉＧｅ）またはタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）等の金属含有膜が使用され得る。
【００４９】
次に、活性ピラー３５間の基板３１に不純物をイオン注入し、基板３１内に不純物領域３８を形成する。この時、不純物領域３８はソース領域・ドレイン領域として作用する。また、不純物領域３８はソース領域・ドレイン領域として作用すると同時に埋込型ビットラインの一部としても作用する。ここで、不純物としては、リン（Ｐ）またはヒ素（Ａｓ）のようなＮ型不純物またはホウ素（Ｂ）のようなＰ型不純物を使用することができる。
【００５０】
図３Ｃに図示したように、ピラー構造物２０２の側壁に保護膜３９を形成する。この時、保護膜３９は、後続の埋込型ビットラインの金属シリサイド膜形成工程時、既に形成されたピラー構造物２０２が損傷するのを防止する役割を果たす。
【００５１】
保護膜３９は、酸化膜、窒化膜、酸化窒化膜（ｏｘｙｎｉｔｒｉｄｅ）および炭素含有膜からなるグループから選択された何れかの１つ、またはこれらが積層された積層膜で形成することができる。この時、保護膜３９は、既に形成された構造物についてエッチング選択比を有し、後続の除去工程が容易な炭素含有膜で形成するのが好ましい。炭素含有膜としては、非晶質炭素膜（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ、ＡＣＬ）、炭化シリコン膜（ＳｉＣ）、ポリマー膜（ｐｏｌｙｍｅｒ）等を使用することができる。
【００５２】
図３Ｂに図示したように、ピラー構造物２０２および保護膜３９をエッチング障壁として活性ピラー３５間の基板３１上に残留するゲート絶縁膜３６をエッチングする。つまり、ゲート絶縁膜３６を選択的にエッチングし活性ピラー３５間の基板３１表面、すなわち、不純物領域３８の表面を露出させる。
【００５３】
次に、保護膜３９を含む構造物全面に金属膜４０を形成する。この時、金属膜４０は、埋込型ビットラインの金属シリサイド膜を形成するためのもので、チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つで形成することができる。
【００５４】
次に、熱処理を行い、基板３１、例えば、シリコン基板３１と金属膜４０を反応させて、埋込型ビットラインの金属シリサイド膜４１を形成する。埋込型ビットラインの金属シリサイド膜４１は、チタニウムシリサイド（ＴｉＳｉ）、タンタルシリサイド（ＴａＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）およびタングステンシリサイド（ＷＳｉ）からなるグループから選択された何れかの１つを含むことができる。この時、埋込型ビットラインの金属シリサイド膜１０９を形成する理由は、不純物領域３８すなわち、不純物がドープされたシリコンより金属シリサイド膜１０９の抵抗値が小さく、基板３１（具体的に、不純物領域３８）と金属シリサイド膜からなる金属シリサイド膜４１との間にオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００５５】
熱処理は、工程間既形成された構造物に加えられる熱的負担を最小化するために急速熱処理法を使用して行うのが好ましい。
【００５６】
上述した工程過程によって形成された基板３１内部に不純物領域３８と接する埋込型ビットラインの金属シリサイド膜４１を形成することができる。
【００５７】
図３Ｄに図示したように、埋込型ビットラインの金属シリサイド膜４１を形成するための熱処理時、反応せずに残留した未反応金属膜４０を除去する。この時、未反応金属膜４０は、硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）が混合されたＳＰＭ（ｓｕｌｆｕｒｉｃ ｐｅｒｏｘｉｄｅ ｍｉｘｔｕｒｅ）溶液、または塩酸（ＨＣｌ）と硝酸（ＨＮＯ３）が混合された王水（ａｑｕａ ｒｅｇｉａ）を用いて除去することができる。
【００５８】
次に、保護膜３９を除去する。例えば、保護膜３９を炭素含有膜で形成した場合には酸素プラズマ処理（Ｏ２ ｐｌａｓｍａ ｔｒｅａｔｍｅｎｔ）を用いて保護膜３９を除去することができる。
【００５９】
次に、ピラー構造物２０２間をギャップフィル（Ｇａｐｆｉｌｌ）（埋め込み）するように全面に第１絶縁膜４２を形成する。この時、第１絶縁膜４２は、酸化膜、窒化膜および酸化窒化膜からなるグループから選択された何れかの１つで形成することができる。好ましくは、第１絶縁膜４２としてギャップフィル特性が優秀なＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を使用するのが良い。
【００６０】
一方、第１絶縁膜４２形成後には表面段差除去のためにハードマスク膜パターン３３の表面があらわれるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を行うことができる。
【００６１】
次に、Ｙ−Ｙ’方向で配列されたピラー構造物２０２間の第１絶縁膜４２表面を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第１感光膜パターン４３を形成する。この時、第１感光膜パターン４３によってＸ−Ｘ’方向で配列されたピラー構造物２０２の上部は覆われることになる。
【００６２】
次に、第１感光膜パターン４３をエッチング障壁として第１絶縁膜４２、埋込型ビットラインの金属シリサイド膜４１、不純物領域３８を順次エッチングし、連続して、基板３１の一部をエッチングし、第１トレンチ４４を形成する。すなわち、埋込型ビットラインの金属シリサイド膜４１および不純物領域３８を貫通する第１トレンチ４４を形成する。以下、第１トレンチ４４によって分離された埋込型ビットラインの金属シリサイド膜４１の図面符号を「４１Ａ」として、不純物領域３８の図面符号を「３８Ａ」と変更して表記する。
【００６３】
次に、残留する第１感光膜パターン４３を除去する。
【００６４】
次に、第１トレンチ４４の表面一部を覆う分離膜９０を形成する。具体的に、金属シリサイド膜４１Ａと接する第１トレンチ４４の側壁を除外した残り、または金属シリサイド膜４１Ａおよび不純物領域３８Ａと接する第１トレンチ４４の側壁を除外した残りの第１トレンチ４４表面を覆うように分離膜９０を形成する。分離膜９０は、後続の工程によって形成される埋込型ビットラインの金属性膜と基板３１との間を電気的に分離させる役割を果たすことで絶縁膜として形成することができる。
【００６５】
分離膜９０は、第１トレンチ４４を含む構造物表面に沿って分離膜用絶縁膜（図示せず）を蒸着し、第１トレンチ４４を一部埋込む犠牲膜（図示せず）を蒸着した後、犠牲膜によって露出した分離膜用絶縁膜を除去した後に犠牲膜を除去する一連の工程過程によって形成することができる。
【００６６】
図３Ｅに図示したように、第１トレンチ４４を含む構造物全面に埋込型ビットラインの金属性膜を形成するための導電膜４５を形成する。導電膜４５は、金属膜または金属窒化膜からなる単一膜で形成したり、または金属膜と金属窒化膜が積層された積層膜（金属／金属窒化膜）で形成することができる。金属膜としてはチタニウム膜（Ｔｉ）、タンタル膜（Ｔａ）、コバルト膜（Ｃｏ）、ニッケル膜（Ｎｉ）およびタングステン膜（Ｗ）からなるグループから選択された何れかの１つを使用することができ、金属窒化膜としては、チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、コバルト窒化膜（ＣｏＮ）、ニッケル窒化膜（ＮｉＮ）およびタングステン窒化膜（ＷＮ）からなるグループから選択された何れかの１つを使用することができる。
【００６７】
ここで、導電膜４５を構成する金属膜および金属窒化膜は、各々チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つの金属元素を含んでいる。これは上述した金属元素を含む導電膜が埋込型ビットラインの金属シリサイド膜４１および不純物領域３８の間でオーミックコンタクトを形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００６８】
次に、第１全面エッチング工程を行い、第１トレンチ４４の両側壁およびピラー構造物２０２の側面の第１絶縁膜４２上にだけ導電膜４５を残留させる。この時、第１全面エッチング工程は、エッチバック工程を使用して行うことができる。以下、エッチングされた導電膜４５の図面符号を「４５Ａ」に変更して表記する。
【００６９】
ここで、第１全面エッチング工程は、隣接したセル（ｃｅｌｌ）間で埋込型ビットラインの金属性膜のための導電膜４５Ａを分離させるためである。
【００７０】
図３Ｆに図示したように、第２全面エッチング工程を行い、第１トレンチ４４の下の分離膜９０および基板３１を一部エッチングして、第２トレンチ４６を形成する。この時、第２トレンチ４６は、隣接した埋込型ビットラインの金属性膜間をより効果的に分離させるためで、残留する導電膜４５Ａがエッチング障壁として作用するため、第２トレンチ４６は、第１トレンチ４４の線幅より小さい線幅を有することができる。
【００７１】
第２トレンチ４６を形成するための第２全面エッチング工程は、第１全面エッチング工程と同一の方法、すなわち、エッチバック工程を使用して実施することができる。第２全面エッチング工程は、第１全面エッチング工程と同一のチャンバーにおいてインサイチュ（ｉｎ ｓｉｔｕ）で行うことができる。
【００７２】
図３Ｇに図示したように、第１および第２トレンチ４４、４６を埋込む第２絶縁膜４７を形成する。第２絶縁膜４７は、酸化膜、窒化膜、および酸化窒化膜からなるグループから選択された何れかの１つで形成することができる。
【００７３】
ここで、第２絶縁膜４７は、第１および第２トレンチ４４、４６を埋込み、ピラー構造物２０２間のギャップを一部埋込むように形成することもできるが、後続の工程によって形成される埋込型ビットラインの金属性膜とゲート電極３７の間の寄生キャパシタンスを考慮して、第２絶縁膜４７は、第１および第２トレンチ４４、４６だけを埋込むように形成することが好ましい。すなわち、第２絶縁膜４７の上部面が埋込型基板３１の上部面と同一平面上に位置することが好ましい。
【００７４】
次に、第２絶縁膜４７によって露出したピラー構造物２０２の側面に残留する導電膜４５Ａを除去する。この時、第１トレンチ４４の両側壁に形成された導電膜４５Ａは第２絶縁膜４７によって除去されず残留することになる。ここで、第２絶縁膜４７によって第１トレンチ４４両側壁に残留する導電膜４５Ａが、埋込型ビットラインの金属性膜４５Ｂとして作用する（図３Ｈ参照）。
【００７５】
上述した工程過程によって、第１および第２金属性膜４１Ａ、４５Ｂを含む埋込型ビットライン１１１を形成することができる。
【００７６】
図３Ｈに図示したように、ピラー構造物２０２間をギャップフィルする第３絶縁膜４８を形成した後、Ｙ−Ｙ’方向の第１絶縁膜４２および第３絶縁膜４８を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第２感光膜パターン５０を形成する。この時、第２感光膜パターン５０によってＸ−Ｘ’方向ではピラー構造物２０２の表面だけ露出し、Ｙ−Ｙ’方向ではすべての構造が露出する。
【００７７】
次に、第２感光膜パターン５０およびピラー構造物２０２をエッチング障壁として露出しているＹ−Ｙ’方向に対してドライエッチングを行う。この時、Ｙ−Ｙ’方向ではピラー構造物２０２間の第１絶縁膜４２および第３絶縁膜４８がエッチングされ、エッチング深さはゲート電極３７の最上部表面より低く制御する。したがって、Ｘ−Ｘ’方向では第１絶縁膜４２がピラー構造物２０２間に存在し、Ｙ−Ｙ’方向では第１絶縁膜４２と第３絶縁膜４８がピラー構造物２０２のゲート電極３７の一側の側壁を露出させて残留する。
【００７８】
上述した工程過程により、Ｙ−Ｙ’方向ではゲート電極３７の外壁上部の部分が露出するワードライン用ダマシンパターン５１が形成され、ダマシンパターン（ｄａｍａｓｃｅｎｅ ｐａｔｔｅｒｎｓ）５１はゲート電極３７の２／３程度を露出させる。
【００７９】
次に、第２感光膜パターン５０を除去した後、ダマシンパターン５１の一部に埋込まれ、ゲート電極３７と電気的に接続されるワードライン４９を形成する。この時、ワードライン４９は、金属性膜蒸着後リセスエッチング（例えば、エッチバック）して形成し、ワードライン４９の高さは、ゲート電極３７を露出させない高さになるように調節する。
【００８０】
ワードライン４９は、タングステンシリサイド膜（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）、タングステン膜（Ｗ）、アルミニウム膜（Ａｌ）、銅膜（Ｃｕ）、金（Ａｕ）およびルテニウム（Ｒｕ）からなるグループから選択された少なくとも何れか１つを含むように形成することが好ましい。そして、ゲート電極３７とワードライン４９との間に形成された障壁金属膜（図示せず）をさらに備えることができる。障壁金属膜は、ＴｉＮ、ＴａＣＮ、ＴａＣ、ＷＮ、ＷＳｉＮ、ＴａＮ、ＴｉおよびＷＳｉからなるグループから選択された少なくとも何れか１つを含むことができる。
【００８１】
ワードライン４９および障壁金属膜の蒸着方法は、原子層蒸着法（ＡＬＤ）、物理気相蒸着法（ＰＶＤ）または化学気相蒸着法（ＣＶＤ）を用いることができる。
【００８２】
このように、本発明は、不純物領域３８に加えて金属シリサイド膜および金属性膜４１Ａ、４５Ｂからなる埋込型ビットライン１１１を形成することによって、埋込型ビットライン１１１の抵抗値を顕著に減少させることができ、これによって半導体装置の高速動作を具現することができる。さらに、埋込型ビットライン１１１のピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができる。
【００８３】
また、埋込型ビットライン１１１の金属性膜４５Ｂを分離する第２トレンチ４６を形成することによって、隣接した埋込型ビットライン１１１間の絶縁特性をより効果的に向上させることができる。
【００８４】
以下、後述する本発明の他の一実施形態による半導体装置の製造方法は、本発明の一実施形態による半導体装置の製造方法より埋込型ビットラインを形成するための工程ステップを簡素化させることができる製造方法を提供する。具体的に、本発明の他の一実施形態による埋込型ビットラインは、金属性膜と金属シリサイド膜を同時に形成することができる半導体装置の製造方法を提供する。
【００８５】
図４Ａないし図４Ｆは、本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を、図２Ｂに図示されたＸ−Ｘ’切取線およびＹ−Ｙ’切取線に沿って図示した工程断面図である。ここでは、説明の便宜のために本発明の一実施形態による半導体装置の製造方法と類似の工程過程に対しては詳しい説明を省略した。
【００８６】
図４Ａに図示したように、基板６１、例えば、シリコン基板６１上にマトリックス形態で所定間隔離隔されて基板６１の垂直方向に延長されたピラー構造物２０３を複数個形成する。ピラー構造物２０３は、ヘッドピラー６５Ａとボディピラー６５Ｂからなる活性ピラー６５、キャッピング膜６４、バッファ膜パターン６２およびハードマスク膜パターン６３を含むことができる。この時、活性ピラー６５は、図４Ａに図示したように、ヘッドピラー６５Ａ（Ｈｅａｄ Ｐｉｌｌａｒ）とボディピラー６５Ｂ（Ｂｏｄｙ ｐｉｌｌａｒ）からなるジャータイプ（ｊａｒ ｔｙｐｅ）で形成したり、またはロッドタイプ（ｒｏｄ ｔｙｐｅ）で形成することができる。この時、後続の埋込型ビットライン（Ｂｕｒｉｅｄ Ｂｉｔｌｉｎｅ）形成工程時、工程マージン確保の側面から活性ピラー６５をロッドタイプよりジャータイプで形成することがより有利である。
【００８７】
次に、基板６１とボディピラー６５Ｂの露出した表面上にゲート絶縁膜６６を形成する。ゲート絶縁膜６７は、酸化膜、例えば、シリコン酸化膜で形成することができる。ゲート絶縁膜６６は、蒸着工程または酸化工程によって、５０Åの厚さで形成されることができる。
【００８８】
次に、ゲート絶縁膜６６が形成されたボディピラー６５Ｂ側壁を囲むゲート電極６７を形成する。ゲート電極６７は、全面に導電層を蒸着した後、活性ピラー６５間の基板６１上部のゲート絶縁膜６６が露出するまでエッチバック（Ｅｔｃｈｂａｃｋ）して得られる。ゲート電極６７としては、Ｎ型不純物がドープされたポリシリコン膜またはＰ型不純物がドープされたポリシリコン膜を用いることができる。また、ゲート電極６７は、シリコンゲルマニウム膜（ＳｉＧｅ）またはタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）等の金属含有膜を使用することもできる。
【００８９】
次に、活性ピラー６５間の基板６１に不純物をイオン注入し、基板６１内に不純物領域６９を形成する。この時、不純物領域６９は、ソース領域・ドレイン領域として作用する。また、不純物領域６９は、ソース領域・ドレイン領域として作用すると同時に実質的に埋込型ビットラインの一部として作用する。ここで、不純物としては、リン（Ｐ）またはヒ素（Ａｓ）のようなＮ型不純物またはホウ素（Ｂ）のようなＰ型不純物を使用することができる。
【００９０】
図４Ｂに図示したように、ピラー構造物２０３間をギャップフィル（Ｇａｐｆｉｌｌ）するように全面に第１絶縁膜６９を形成する。この時、第１絶縁膜６９は、酸化膜、窒化膜および酸化窒化膜からなるグループから選択された何れか１つで形成することができる。好ましくは、第１絶縁膜６９でギャップフィル特性が優秀なＢＰＳＧ膜を使用するのが良い。
【００９１】
一方、第１絶縁膜６９形成後には、表面段差除去のためにハードマスク膜パターン６３の表面があらわれるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を行うことができる。
【００９２】
次に、Ｙ−Ｙ’方向に配列されたピラー構造物２０３間の第１絶縁膜６９表面を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第１感光膜パターン８０を形成する。この時、第１感光膜パターン８０によってＸ−Ｘ’方向に配列されたピラー構造物２０３の上部は覆われることになる。
【００９３】
次に、第１感光膜パターン８０をエッチング障壁として第１絶縁膜６９、ゲート絶縁膜６６、不純物領域６８を順次エッチングし、連続して基板６１の一部をエッチングし、第１トレンチ７０を形成する。すなわち、不純物領域６８を貫通する第１トレンチ７０を形成する。以下、第１トレンチ７０によって分離した不純物領域６８の図面符号を「６８Ａ」に変更して表記する。
【００９４】
次に、残留する第１感光膜パターン８０を除去する。
【００９５】
次に、第１トレンチ７０の表面の一部を覆う分離膜９０を形成する。具体的に、第１トレンチ７０側壁と接する不純物領域６８Ａの全部または一部を除外した残りの第１トレンチ７０表面を覆うように分離膜９０を形成する。分離膜９０は、後続工程によって形成される埋込型ビットラインの金属性膜と基板６１との間を電気的に分離させる役割を果たすことで絶縁膜として形成することができる。
【００９６】
分離膜９０は、第１トレンチ７０を含む構造物表面に沿って分離膜用絶縁膜（図示せず）を蒸着し、第１トレンチ７０を一部埋込む犠牲膜（図示せず）を蒸着した次に、犠牲膜により露出した分離膜用絶縁膜を除去した後に犠牲膜を除去する一連の工程過程によって形成することができる。
【００９７】
図４Ｃに図示したように、第１トレンチ７０を含む構造物の全面に埋込型ビットラインを形成するための導電膜７１を形成する。導電膜７１は、金属膜または金属窒化膜からなる単一膜で形成したり、または金属膜と金属窒化膜が積層された積層膜（金属／金属窒化膜）で形成することができる。この時、金属シリサイド膜および金属性膜からなる埋込型ビットラインを同時に形成することにおいて、その工程効率を向上させるために、導電膜７１は、金属膜と金属窒化膜が積層された積層膜で形成するのが好ましい。
【００９８】
ここで、導電膜７１を構成する金属膜および金属窒化膜は、各々チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つの金属元素を含むことができる。これは、上述した金属元素を含む導電膜７１は、不純物領域６９とオーミックコンタクトを形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００９９】
次に、第１全面エッチング工程を行い、第１トレンチ７０の両側壁およびピラー構造物２０３の側面の第１絶縁膜６９上にのみ導電膜７１を残留させる。この時、第１全面エッチング工程は、エッチバック工程を使用して行うことができる。以下、エッチングされた導電膜７１の図面符号を「７１Ａ」に変更して表記する。
【０１００】
ここで、第１全面エッチング工程は隣接したセル（ｃｅｌｌ）の間で埋込型ビットラインのための導電膜７１Ａを分離させるためである。
【０１０１】
図４Ｄに図示したように、第２全面エッチング工程を行い、第１トレンチ７０の下の分離膜９０および基板６１を一部エッチングして、第２トレンチ７２を形成する。この時、第２トレンチ７２は、隣接した導電膜７１Ａ間をより効果的に分離させるためのもので、残留する導電膜７１Ａがエッチング障壁として作用するため、第２トレンチ７２は、第１トレンチ７０の線幅より小さい線幅を有することができる。
【０１０２】
第２トレンチ７２を形成するための第２全面エッチング工程は、第１全面エッチング工程と同一の方法、すなわち、エッチバック工程を使用して行うことができ、第１全面エッチング工程と同一チャンバーにおいてインサイチュで行うことができる。
【０１０３】
図４Ｅに図示したように、第１および第２トレンチ７０、７２を埋込む第２絶縁膜７３を形成する。第２絶縁膜７３は、酸化膜、窒化膜および酸化窒化膜からなるグループから選択された何れか１つで形成することができる。
【０１０４】
ここで、第２絶縁膜７３は、第１および第２トレンチ７０、７２を埋込み、ピラー構造物２０３間のギャップを一部埋込むように形成することもできるが、後続の工程によって形成される埋込型ビットラインとゲート電極６７との間の寄生キャパシタンスを考慮して、第２絶縁膜７３は、第１および第２トレンチ７０、７２のみを埋込むように形成することが好ましい。すなわち、第２絶縁膜７３の上部面が基板６１の上部面と同一平面上に位置するのが好ましい。
【０１０５】
次に、第２絶縁膜７３によって露出したピラー構造物２０３の側面に残留する導電膜７１Ａを除去する。この時、第１トレンチ７０の両側壁に形成された導電膜７１Ａは、第２絶縁膜７３によって除去されず残留することになる。
【０１０６】
ここで、第１トレンチ７０両側壁に残留する導電膜７１Ａが埋込型ビットラインの金属性膜７１Ｂとして作用する。
【０１０７】
次に、熱処理を行い、金属シリサイド膜および金属性膜７４、７１Ｂからなる埋込型ビットライン１１１を形成する。具体的に、熱処理時、加えられる熱エネルギーによって金属性膜７１Ｂに含有された金属成分、すなわち金属膜／金属窒化膜積層構造で金属膜の金属成分が第１トレンチ７０側壁基板６１内部に拡散し、広がった金属成分が基板６１、例えば、シリコン基板６１のシリコン成分と反応して金属シリサイド膜７４を形成する。この時、金属シリサイド膜７４は、埋込型ビットライン１１１として作用し、基板６１内部に形成された金属シリサイド膜７４は不純物領域（６８Ａ）と接する。
【０１０８】
熱処理工程は、既形成された構造物に加えられる熱的負担を最小化するために金属熱処理法を使用して行うのが好ましい。
【０１０９】
このように、本発明は、埋込型ビットライン１１１の金属性膜７１Ｂを用いて、金属シリサイド膜７４を形成することによって、埋込型ビットライン１１１の形成工程を単純化させ、これを備える半導体装置の生産性を向上させることができる。
【０１１０】
図４Ｆに図示したように、ピラー構造物２０３間をギャップフィルする第３絶縁膜７６を形成した後、Ｙ−Ｙ’方向の第１絶縁膜６９および第３絶縁膜７６を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第２感光膜パターン８１を形成する。この時、第２感光膜パターン８１によってＸ−Ｘ’方向ではピラー構造物２０３の表面のみ露出し、Ｙ−Ｙ’方向ではすべての構造が露出する。
【０１１１】
次に、第２感光膜パターン８１およびピラー構造物２０３をエッチング障壁として露出しているＹ−Ｙ’方向に対してドライエッチングを行う。この時、Ｙ−Ｙ’方向ではピラー構造物２０３間の第１絶縁膜６９および第３絶縁膜７６がエッチングされ、エッチング深さはゲート電極６７の最上部表面より低く制御する。したがって、Ｘ−Ｘ’方向では第１絶縁膜６９がピラー構造物２０３間に存在し、Ｙ−Ｙ’方向では第１絶縁膜６９と第３絶縁膜７６がピラー構造物２０３のゲート電極６７の一側側壁を露出させつつ残留する。
【０１１２】
上述した工程過程により、Ｙ−Ｙ’方向ではゲート電極６７の外壁上部の部分が露出するワードライン用ダマシンパターン７５が形成され、ダマシンパターン７５は、ゲート電極６７の２／３程度を露出させる。
【０１１３】
次に、第２感光膜パターン８１を除去した後、ダマシンパターン７５の一部に埋込まれゲート電極６７と電気的に接続されるワードライン７７を形成する。この時、ワードライン７７は、金属性膜蒸着後、リセスエッチング（例えば、エッチバック）して形成し、ワードライン７７の高さはゲート電極６７を露出させない高さになるように調節する。
【０１１４】
ワードライン７７は、タングステンシリサイド膜（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）、タングステン膜（Ｗ）、アルミニウム膜（Ａｌ）、銅膜（Ｃｕ）、金（Ａｕ）およびルテニウム（Ｒｕ）からなるグループから選択された少なくとも何れか１つを含むように形成するのが好ましい。そして、ゲート電極６７とワードライン７７との間に形成された障壁金属膜（図示せず）をさらに備えることができる。障壁金属膜は、ＴｉＮ、ＴａＣＮ、ＴａＣ、ＷＮ、ＷＳｉＮ、ＴａＮ、ＴｉおよびＷＳｉからなるグループから選択された少なくとも何れか１つを含むことができる。
【０１１５】
ワードライン７７および障壁金属膜の蒸着方法は原子層蒸着法（ＡＬＤ）、物理気相蒸着法（ＰＶＤ）または化学気相蒸着法（ＣＶＤ）を用いることができる。
【０１１６】
このように、本発明は、不純物領域６８Ａに加えて金属成分を含む金属シリサイト膜および金属性膜７４、７１Ｂからなる埋込型ビットライン１１１を形成することによって、埋込型ビットライン１１１の抵抗値を顕著に減少させることができ、これで半導体装置の高速動作を具現することができる。さらに、埋込型ビットライン１１１のピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができる。
【０１１７】
また、埋込型ビットライン１１１の金属性膜７１Ｂを分離する第２トレンチ７２を形成することによって、隣接した埋込型ビットライン１１１間の絶縁特性をより効果的に向上させることができる。
【０１１８】
また、金属性膜７１Ｂを用いて、金属シリサイド膜７４を形成することによって、埋込型ビットラインの製造工程を単純化させ、半導体装置の生産性を向上させることができる。
【０１１９】
本発明の技術思想は、前記好ましい実施形態により具体的に記述されたが、前記実施形態はその説明のためのものであり、その制限のためであることではないことを注意しなければならない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内の多様な実施形態が可能であることを理解できるであろう。
【符号の説明】
【０１２０】
１００ 基板
１０２ 活性ピラー
１０６ ゲート絶縁膜
１０７ ゲート電極
１０８ 不純物領域
１０９ 金属シリサイド膜
１１０ 金属性膜
１１１ 埋込型ビットライン
１１２Ａ 第１トレンチ
１１２Ｂ 第２トレンチ
１１５ ワードライン
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関するもので、特に埋込型ビットライン（Ｂｕｒｉｄｅ Ｂｉｔｌｉｎｅ）を備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
最近、集積度向上のために４０ｎｍ以下級のＤＲＡＭ装置が開発されているが、８Ｆ２（Ｆ：ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）または６Ｆ２セルアーキテクチャ（ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）形態で使用するプレーナ（Ｐｌａｎａｒ）またはリセスドゲートトランジスタ（Ｒｅｃｅｓｓｅｄ Ｇａｔｅ Ｔａｒａｎｓｉｓｔｏｒ）の場合には４０ｎｍ以下でスケーリング（ｓｃａｌｉｎｇ）するのがかなり難しいという問題がある。したがって同一スケーリングにおいて、集積度を１．５〜２倍向上させることができる４Ｆ２セルアーキテクチャを有するＤＲＡＭ装置が要求されており、それにともない垂直チャネルトランジスタ（Ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）が提案された。
【０００３】
垂直チャネルトランジスタは、半導体基板上で、垂直に延長された活性ピラー（Ａｃｔｉｖｅ ｐｉｌｌａｒ）の周囲を囲む環状ゲート電極（ａｎｎｕｌａｒ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）を形成し、ゲート電極を中心にして、ピラーの上部と下部に各々ソース領域とドレイン領域を形成することによってチャネルが垂直に形成されるトランジスタである。そのため、トランジスタの面積を減少させてもチャネル長に束縛を受けない。
【０００４】
図１Ａおよび図１Ｂは従来技術による埋込型ビットラインを備える半導体装置を図示した図面で、図１Ａは断面図、図１Ｂは平面図である。
【０００５】
図１Ａおよび図１Ｂを参照すれば、基板１１上にボディピラー１２、ヘッドピラー１３、バッファ膜パターン１４、ハードマスク膜パターン１５およびキャッピング膜１６を備える複数のピラー構造物２００が形成される。
【０００６】
そして、ボディピラー１２の外壁をゲート絶縁膜１７とゲート電極１８が取り囲んでおり、基板１１内には不純物のイオン注入によって、ソース領域またはドレイン領域として作用すると同時に埋込型ビットライン１９として作用する不純物領域が形成されている。隣接する埋込型ビットライン１９を分離させるトレンチ１９Ａ内部には層間絶縁膜２０が埋込まれている。
【０００７】
そして、ワードライン２１はゲート電極１８に連結されつつ、埋込型ビットライン１９と交差する方向で形成されている。
【０００８】
しかし、従来技術は、埋込型ビットライン１９を基板１１、例えば、シリコン基板に不純物をイオン注入して形成するため、埋込型ビットライン１９は金属膜でないシリコン配線形態で形成される。したがって、金属膜に比べてシリコン配線の比抵抗値が相対的に大きいため、埋込型ビットライン１９の抵抗値が大きくなるという短所が発生する。
【０００９】
より詳細に、埋込型ビットライン１９に金属膜でない不純物がドープされたシリコンを利用するため、埋込型ビットライン１９の抵抗値が大きくなり、これによって埋込型ビットライン１９の抵抗値が高くなり、半導体装置の動作速度が低下するという問題が発生する。
【００１０】
これを解決するために図１Ｂのように、埋込型ビットライン１９の電流経路（Ｃｕｒｒｅｎｔ ｐａｔｈ、図面符号「Ｉ」）を大きくしなければならないため、埋込型ビットライン１９のピッチ（ｐｉｔｃｈ）値を増加させなければならない。しかし、このような場合、単位セル面積（２Ｆ×２Ｆ＝４Ｆ２以上）が増加するという問題が発生する。
【００１１】
なお、関連する技術としては、例えば、韓国登録特許第１０−０７３４３１３号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国登録特許第１０−０７３４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は前記した従来技術の問題を解決するために提案されたもので、その目的は、高速動作を具現できる埋込型ビットラインを備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するための一側面による本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインを備える。
【００１５】
前記目的を達成するための一側面による本発明の半導体装置の製造方法は、基板内に金属シリサイド膜を形成するステップと、前記基板を選択的にエッチングし、第１トレンチを形成するものの、前記金属シリサイド膜が前記第１トレンチ側壁に接するように形成するステップと、前記第１トレンチ側壁に前記金属シリサイド膜と接する金属性膜を形成し、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップとを含む。
【００１６】
前記目的を達成するための他の一側面による本発明の半導体装置の製造方法は、前記基板を選択的にエッチングし、第１トレンチを形成するステップと、前記第１トレンチ側壁に金属性膜を形成するステップと、熱処理を行い前記金属性膜と接する前記基板内に金属シリサイド膜を形成して、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップとを含む。
【発明の効果】
【００１７】
上述した課題解決手段に基づく本発明は、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。
【００１８】
これによって、本発明は、半導体装置の高速動作を具現することができ、さらに埋込型ビットラインのピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができるという効果がある。
【００１９】
また、金属性膜を用いて金属シリサイド膜を形成することによって、埋込型ビットラインの製造工程を単純化させ、半導体装置の生産性を向上させることができるという効果がある。
【図面の簡単な説明】
【００２０】
【図１Ａ】従来技術による埋込型ビットラインを備える半導体装置を図示した図である。
【図１Ｂ】従来技術による埋込型ビットラインを備える半導体装置を図示した図である。
【図２Ａ】本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図である。
【図２Ｂ】本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図である。
【図２Ｃ】本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図である。
【図３Ａ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｂ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｃ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｄ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｅ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｆ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｇ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図３Ｈ】本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ａ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｂ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｃ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｄ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｅ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【図４Ｆ】本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を図示した工程断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００２２】
後述する本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置およびその製造方法を提供する。このために本発明は、埋込型ビットラインが金属シリサイド膜と金属性膜からなることを特徴とする。
【００２３】
図２Ａないし図２Ｃは、本発明の一実施形態による埋込型ビットラインを備える半導体装置を図示した図で、図２Ａは斜視図、図２Ｂは平面図、図２Ｃは図２Ｂに図示されたＸ−Ｘ’切取線およびＹ−Ｙ’切取線に沿って図示した断面図である。
【００２４】
図２Ａないし図２Ｃに図示したように、基板１００（例えば、シリコン基板）上にマトリックス形態で所定間隔離隔され、基板１００に垂直方向に延長された複数のピラー構造物２０１が形成される。図２Ｃに図示されたように、各ピラー構造物２０１は、活性ピラー（Ａｃｔｉｖｅ Ｐｉｌｌａｒ）１０２、バッファ膜パターン１０３、ハードマスク膜パターン１０４、およびキャッピング膜１０５を備えることができる。活性ピラー１０２は、ヘッドピラー（Ｈｅａｄ Ｐｉｌｌａｒ）１０２Ａとボディピラー（Ｂｏｄｙ Ｐｉｌｌａｒ）１０２Ｂからなるジャータイプ（ｊａｒ ｔｙｐｅ）またはロッドタイプ（ｒｏｄ ｔｙｐｅ）であり得る。この時、ジャータイプの活性ピラー１０２は、埋込型ビットライン１１１製造工程の側面で工程マージン確保が容易だという長所がある。それ以外のバッファ膜パターン１０３、ハードマスク膜パターン１０４、及びキャッピング膜１０５は、本発明の半導体装置の製造方法で詳しく説明することにする。
【００２５】
活性ピラー１０２の表面において、ゲート絶縁膜１０６およびゲート絶縁膜１０６上で活性ピラー１０２の外壁を囲むゲート電極１０７が形成される。そして、Ｙ−Ｙ’方向、すなわち、埋込型ビットライン１１１と交差する方向でゲート電極１０７間を連結するワードライン１１５が配置される。ゲート絶縁膜１０６は、酸化膜、例えば、シリコン酸化膜（ＳｉＯ２）で形成することができる。ゲート電極１０７は、ポリシリコン膜または金属性膜を備えることができ、ワードライン１１５は、金属性膜を備えることができる。ここで、ワードライン１１５は、タングステンシリサイド膜（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）、タングステン膜（Ｗ）、アルミニウム膜（Ａｌ）、銅膜（Ｃｕ）、金膜（Ａｕ）およびルテニウム膜（Ｒｕ）からなるグループから選択された何れかの１つを備えることができる。そして、ゲート電極１０７とワードライン１１５との間に形成された障壁金属膜（図示せず）をさらに備えることができる。障壁金属膜は、チタニウム窒化膜（ＴｉＮ）、タンタル炭素窒化膜（ＴａＣＮ）、タンタル炭素膜（ＴａＣ）、タングステン窒化膜（ＷＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タンタル窒化膜（ＴａＮ）、チタニウム（Ｔｉ）およびタングステンシリサイド膜（ＷＳｉ）からなるグループから選択された少なくとも何れか１つを備えることができる。
【００２６】
活性ピラー１０２間の基板１００内には不純物領域１０８が形成される。
不純物領域１０８は、基板１００に不純物をイオン注入して形成することができ、垂直チャネルトランジスタのソース領域・ドレイン領域として作用する。この時、不純物領域１０８は、ソース領域・ドレイン領域として作用すると同時に、埋込型ビットライン１１１の一部として作用する。
【００２７】
埋込型ビットライン１１１は、基板１００に形成されたトレンチ１１２を有しており、トレンチ１１２の側壁に接する金属シリサイド膜１０９と、トレンチ１１２の側壁に形成された金属シリサイド膜１０９と接する金属性膜１１０とを備える。この時、金属性膜１１０は、金属シリサイド膜１０９にのみ接してもよく、または金属シリサイド膜１０９と不純物領域１０８の両方に接することもできる。
【００２８】
埋込型ビットライン１１１の金属シリサイド膜および金属性膜１０９，１１０は、従来のシリコン配線形態で形成された時より埋込型ビットライン１１１の抵抗値を減少させるために基板１００または不純物領域１０８より比抵抗が低い物質で形成することが望ましい。
【００２９】
埋込型ビットライン１１１の金属シリサイド膜１０９としては、チタニウムシルリサイド膜（ＴｉＳｉ）、タンタルシリサイド膜（ＴａＳｉ）、コバルトシリサイド膜（ＣｏＳｉ）、ニッケルシリサイド膜（ＮｉＳｉ）およびタングステンシリサイド膜（ＷＳｉ）からなるグループから選択された何れかの１つを使用することができる。この時、埋込型ビットライン１１１の一部として金属シリサイド膜１０９を使用する理由は、不純物領域１０８、すなわち、不純物がドープされたシリコンより金属シリサイド膜の抵抗値が小さく、シリコン（すなわち、不純物領域１０８）と金属シリサイド膜からなる金属シリサイド膜１０９との間にオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成して、これらの間のコンタクト抵抗を減少させることができるためである。
【００３０】
埋込型ビットライン１１１の金属性膜１１０は、金属膜または金属窒化膜からなる単一膜や、金属膜と金属窒化膜が積層された積層膜で形成することができる。この時、金属性膜１１０を単一膜（金属膜または金属窒化膜）で形成するのに比べて、積層膜（金属膜／金属窒化膜）で形成するのが好ましい。これは、金属性膜１１０を積層膜で形成する場合には、金属シリサイド膜１０９形成工程を単純化させることができ、金属膜が不純物領域１０８と金属窒化膜との間の電位障壁を段階的に減少させる役割を果たし、これらの間のコンタクト抵抗をより効果的に減少させることができるためである。
【００３１】
埋込型ビットライン１１１の金属性膜１１０を構成する金属膜および金属窒化膜は、各々、チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つの金属元素を含むことができる。ここで、金属性膜１１０を上述した金属元素を含むように形成する理由は、金属シリサイド膜１０９と不純物領域１０８との間でオーミックコンタクトを形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００３２】
埋込型ビットライン１１１と基板１００との間のショートを防止するために、金属シリサイド膜１０９（または、金属シリサイド膜１０９と不純物領域１０８）が金属性膜１１０と接する領域を除いたトレンチ１１２表面と、金属性膜１１０との間に、分離膜１２０が介在する。分離膜１２０は、絶縁膜で形成することができ、基板１００と金属性膜１１０との間を電気的に分離させる役割を果たす。通常、基板１００、例えば、シリコン基板と金属性膜１１０との間にはショットキー接合（ｓｃｈｏｔｔｋｙ ｊｕｎｃｔｉｏｎ）が形成されるため、分離膜１２０を形成しない場合、金属性膜１１０から基板１００への電流の流れが容易で、半導体装置の動作特性を劣化させる問題を誘発する。
【００３３】
基板１００内に形成されたトレンチ１１２が、隣接した埋込型ビットライン１１１間を分離させる役割を果たすため、金属シリサイド膜１０９は、トレンチ１１２の一側の側面にのみ接する構造であってもよく、または図２Ｃに図示したように金属シリサイド膜１０９がトレンチ１１２の両側壁に接する構造でなすこともできる。
【００３４】
金属シリサイド膜１０９がトレンチ１１２の両側壁に接する構造の場合に、隣接した不純物領域１０８および埋込型ビットライン１１１を分離するトレンチ１１２は、不純物領域１０８、および埋込型ビットライン１１１の金属シリサイド膜１０９を貫通する第１トレンチ１１２Ａと、第１トレンチ１１２Ａの下で第１トレンチ１１２Ａより小さい線幅を有し、埋込型ビットライン１１１の金属性膜１１０を分離する第２トレンチ１１２Ｂと、を備えることができる。この時、埋込型ビットライン１１１の金属性膜１１０間を効果的に分離するために埋込型ビットライン１１１の金属性膜１１０は、第１トレンチ１１２Ａの両側壁に位置するのが好ましい。
【００３５】
このように、本発明は、不純物領域１０８に加えて金属シリサイド膜および金属性膜１０９、１１０からなる埋込型ビットライン１１１を備えることによって、埋込型ビットライン１１１の抵抗値を顕著に減少させることができ、これによって半導体装置の高速動作を具現することができる。さらに、埋込型ビットライン１１１のピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができる。
【００３６】
また、埋込型ビットライン１１１の金属性膜１１０を分離する第２トレンチ１１２Ｂを備えることによって、隣接した埋込型ビットライン１１１間の絶縁特性をより効果的に向上させることができる。
【００３７】
図３Ａないし図３Ｈは、本発明の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を、図２Ｂに図示されたＸ−Ｘ’切取線およびＹ−Ｙ’切取線に沿って図示した工程断面図である。
【００３８】
図３Ａに図示したように、基板３１、例えば、シリコン基板３１上にマトリックス形態で所定間隔離隔されて基板３１の垂直方向に延長された活性ピラー３５を備えるピラー構造物２０２を複数個形成する。活性ピラー３５は、図に示されたように、ヘッドピラー３５Ａ（Ｈｅａｄ Ｐｉｌｌａｒ）とボディピラー３５Ｂ（Ｂｏｄｙ ｐｉｌｌａｒ）からなるジャータイプ（ｊａｒ ｔｙｐｅ）で形成したり、またはロッドタイプ（ｒｏｄ ｔｙｐｅ）で形成することができる。この時、後続の埋込型ビットライン（Ｂｕｒｉｅｄ Ｂｉｔｌｉｎｅ）形成工程時に工程マージン確保の側面で活性ピラー３５をロッドタイプよりジャータイプで形成することがより有利である。
【００３９】
以下、ヘッドピラー３５Ａとボディピラー３５Ｂからなる活性ピラー３５の形成工程に対して具体的に説明する。
【００４０】
基板３１上にバッファ膜パターン３２とハードマスク膜パターン３３を順次に形成する。バッファ膜パターン３２はシリコン酸化膜（ＳｉＯ２）であって、熱酸化方式で形成することができ、５０〜１５０Åの厚さで形成することができる。ハードマスク膜パターン３３は、シリコン窒化膜（Ｓｉ３Ｎ４）または炭化シリコン膜（ＳｉＣ）で形成することができ、その厚さは２０００Åにすることができる。バッファ膜パターン３２とハードマスク膜パターン３３は、感光膜パターン（図示せず）を用いたエッチングによって形成することができる。
【００４１】
次に、ハードマスク膜パターン３３をエッチング障壁（ｅｔｃｈ ｂａｒｒｉｅｒ）として基板３１を一定深さ（１１００Å）エッチングする１次エッチング（以下「１次ピラーエッチング」という）を行う。このような１次ピラーエッチングによって活性領域として機能するヘッドピラー３５Ａが形成される。好ましくは、ヘッドピラー３５Ａ形成のための基板３１のエッチングは、異方性（Ａｎｉｓｏｔｒｏｐｉｃ）ドライエッチングであり、Ｃｌ２またはＨＢｒガスを単独で使用し、またはＣｌ２とＨＢｒガスの混合ガスを利用してエッチングする。
【００４２】
次に、全面にキャッピング膜３４（Ｃａｐｐｉｎｇ ｌａｙｅｒ）を形成する。この時、キャッピング膜３４は、窒化膜を単独で蒸着し、または酸化膜と窒化膜を順次蒸着することで形成できる。酸化膜は、シリコン酸化膜（ＳｉＯ２）でなすことができ、窒化膜は、シリコン窒化膜（Ｓｉ３Ｎ４）でなすことができる。続いて、直進性の（方向性、指向性）エッチング工程、例えばエッチバック（Ｅｔｃｈｂａｃｋ）を行い、ヘッドピラー３５Ａの側壁にキャッピング膜３４を残留させ、ヘッドピラー３５Ａ間の基板３１表面を露出させる。ここで、直進性のエッチング工程によって、キャッピング膜３４は、ハードマスク膜パターン３３とバッファ膜パターン３２の側壁にも残留する。上述したキャッピング膜３４は、ヘッドピラー３５Ａの側壁を後続の工程から保護する役割を果たすが、厚さは５０〜１００Åにすることができる。
【００４３】
次に、１次ピラーエッチング後に、キャッピング膜３４およびハードマスク膜パターン３３をエッチング障壁として基板３１を一定深さ（２０００Å）で、追加エッチングする２次ピラーエッチングを行う。この時、２次ピラーエッチングは、直進性エッチングを用い、これによってヘッドピラー３５Ａの下にボディピラー（Ｂｏｄｙ ｐｉｌｌａｒ）３５Ｂが形成される。ボディピラー３５Ｂは、１次ピラーエッチング時のヘッドピラー３５Ａよりその高さがさらに高くてもよい。好ましくは、ボディピラー３５Ｂ形成のための２次ピラーエッチングは、異方性ドライエッチングであり、Ｃｌ２またはＨＢｒガスを単独で使用し、またはＣｌ２とＨＢｒガスの混合ガスを利用してエッチングする。
【００４４】
次に、ボディピラー３５Ｂの側壁を等方性エッチングする３次ピラーエッチングを行う。この時、等方性エッチングを適用する３次ピラーエッチングは、湿式エッチング（Ｗｅｔ ｅｔｃｈ）または化学的ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈ：ＣＤＥ）方式を利用する。このような等方性エッチング工程をピラートリミング（Ｐｈｉｌｌａｒ Ｔｒｉｍｍｉｎｇ）工程といい、等方性エッチングが行われる部分は、ボディピラー３５Ｂの露出した側壁のみで１５０Å程度行われ、キャッピング膜３４によってカバーリング（Ｃｏｖｅｒｉｎｇ）されているヘッドピラー３５Ａは、エッチングされない。
【００４５】
したがって、等方性エッチングまで行ったボディピラー３５Ｂとボディピラー３５Ｂ上部のヘッドピラー３５ＡはＴ型ピラー構造になり、ボディピラー３５Ｂは後続のゲート電極が取り囲む部分であり、キャッピング膜３４によってカバーリングされたヘッドピラー３５Ａは後続のストレージノードが垂直に連結する部分である。
【００４６】
上述したような一連のエッチング工程によって、基板３１上にヘッドピラー３５Ａとボディピラー３５Ｂからなる活性ピラー３５、キャッピング膜３４、バッファ膜パターン３２およびハードマスク膜パターン３３を備える複数のピラー構造物２０２を形成することができる。
【００４７】
図３Ｂに図示したように、基板３１とボディピラー３５Ｂの露出した表面上にゲート絶縁膜３６を形成する。ゲート絶縁膜３６は、酸化膜、例えば、シリコン酸化膜で形成することができる。ゲート絶縁膜３６は、蒸着工程または酸化工程によって５０Å厚さで形成することができる。
【００４８】
次に、ゲート絶縁膜３６が形成されたボディピラー３５Ｂ側壁を囲むゲート電極３７を形成する。ゲート電極３７は全面に導電層を蒸着した後、活性ピラー３５間の基板３１上部のゲート絶縁膜３６が露出するまでエッチバック（Ｅｔｃｈｂａｃｋ）して得られる。ゲート電極３７では、Ｎ型不純物がドープされたポリシリコン膜またはＰ型不純物がドープされたポリシリコン膜を用いることができる。また、ゲート電極３７は、シリコンゲルマニウム膜（ＳｉＧｅ）またはタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）等の金属含有膜が使用され得る。
【００４９】
次に、活性ピラー３５間の基板３１に不純物をイオン注入し、基板３１内に不純物領域３８を形成する。この時、不純物領域３８はソース領域・ドレイン領域として作用する。また、不純物領域３８はソース領域・ドレイン領域として作用すると同時に埋込型ビットラインの一部としても作用する。ここで、不純物としては、リン（Ｐ）またはヒ素（Ａｓ）のようなＮ型不純物またはホウ素（Ｂ）のようなＰ型不純物を使用することができる。
【００５０】
図３Ｃに図示したように、ピラー構造物２０２の側壁に保護膜３９を形成する。この時、保護膜３９は、後続の埋込型ビットラインの金属シリサイド膜形成工程時、既に形成されたピラー構造物２０２が損傷するのを防止する役割を果たす。
【００５１】
保護膜３９は、酸化膜、窒化膜、酸化窒化膜（ｏｘｙｎｉｔｒｉｄｅ）および炭素含有膜からなるグループから選択された何れかの１つ、またはこれらが積層された積層膜で形成することができる。この時、保護膜３９は、既に形成された構造物についてエッチング選択比を有し、後続の除去工程が容易な炭素含有膜で形成するのが好ましい。炭素含有膜としては、非晶質炭素膜（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ、ＡＣＬ）、炭化シリコン膜（ＳｉＣ）、ポリマー膜（ｐｏｌｙｍｅｒ）等を使用することができる。
【００５２】
図３Ｂに図示したように、ピラー構造物２０２および保護膜３９をエッチング障壁として活性ピラー３５間の基板３１上に残留するゲート絶縁膜３６をエッチングする。つまり、ゲート絶縁膜３６を選択的にエッチングし活性ピラー３５間の基板３１表面、すなわち、不純物領域３８の表面を露出させる。
【００５３】
次に、保護膜３９を含む構造物全面に金属膜４０を形成する。この時、金属膜４０は、埋込型ビットラインの金属シリサイド膜を形成するためのもので、チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つで形成することができる。
【００５４】
次に、熱処理を行い、基板３１、例えば、シリコン基板３１と金属膜４０を反応させて、埋込型ビットラインの金属シリサイド膜４１を形成する。埋込型ビットラインの金属シリサイド膜４１は、チタニウムシリサイド（ＴｉＳｉ）、タンタルシリサイド（ＴａＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）およびタングステンシリサイド（ＷＳｉ）からなるグループから選択された何れかの１つを含むことができる。この時、埋込型ビットラインの金属シリサイド膜１０９を形成する理由は、不純物領域３８すなわち、不純物がドープされたシリコンより金属シリサイド膜１０９の抵抗値が小さく、基板３１（具体的に、不純物領域３８）と金属シリサイド膜からなる金属シリサイド膜４１との間にオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００５５】
熱処理は、工程間既形成された構造物に加えられる熱的負担を最小化するために急速熱処理法を使用して行うのが好ましい。
【００５６】
上述した工程過程によって形成された基板３１内部に不純物領域３８と接する埋込型ビットラインの金属シリサイド膜４１を形成することができる。
【００５７】
図３Ｄに図示したように、埋込型ビットラインの金属シリサイド膜４１を形成するための熱処理時、反応せずに残留した未反応金属膜４０を除去する。この時、未反応金属膜４０は、硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）が混合されたＳＰＭ（ｓｕｌｆｕｒｉｃ ｐｅｒｏｘｉｄｅ ｍｉｘｔｕｒｅ）溶液、または塩酸（ＨＣｌ）と硝酸（ＨＮＯ３）が混合された王水（ａｑｕａ ｒｅｇｉａ）を用いて除去することができる。
【００５８】
次に、保護膜３９を除去する。例えば、保護膜３９を炭素含有膜で形成した場合には酸素プラズマ処理（Ｏ２ ｐｌａｓｍａ ｔｒｅａｔｍｅｎｔ）を用いて保護膜３９を除去することができる。
【００５９】
次に、ピラー構造物２０２間をギャップフィル（Ｇａｐｆｉｌｌ）（埋め込み）するように全面に第１絶縁膜４２を形成する。この時、第１絶縁膜４２は、酸化膜、窒化膜および酸化窒化膜からなるグループから選択された何れかの１つで形成することができる。好ましくは、第１絶縁膜４２としてギャップフィル特性が優秀なＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を使用するのが良い。
【００６０】
一方、第１絶縁膜４２形成後には表面段差除去のためにハードマスク膜パターン３３の表面があらわれるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を行うことができる。
【００６１】
次に、Ｙ−Ｙ’方向で配列されたピラー構造物２０２間の第１絶縁膜４２表面を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第１感光膜パターン４３を形成する。この時、第１感光膜パターン４３によってＸ−Ｘ’方向で配列されたピラー構造物２０２の上部は覆われることになる。
【００６２】
次に、第１感光膜パターン４３をエッチング障壁として第１絶縁膜４２、埋込型ビットラインの金属シリサイド膜４１、不純物領域３８を順次エッチングし、連続して、基板３１の一部をエッチングし、第１トレンチ４４を形成する。すなわち、埋込型ビットラインの金属シリサイド膜４１および不純物領域３８を貫通する第１トレンチ４４を形成する。以下、第１トレンチ４４によって分離された埋込型ビットラインの金属シリサイド膜４１の図面符号を「４１Ａ」として、不純物領域３８の図面符号を「３８Ａ」と変更して表記する。
【００６３】
次に、残留する第１感光膜パターン４３を除去する。
【００６４】
次に、第１トレンチ４４の表面一部を覆う分離膜９０を形成する。具体的に、金属シリサイド膜４１Ａと接する第１トレンチ４４の側壁を除外した残り、または金属シリサイド膜４１Ａおよび不純物領域３８Ａと接する第１トレンチ４４の側壁を除外した残りの第１トレンチ４４表面を覆うように分離膜９０を形成する。分離膜９０は、後続の工程によって形成される埋込型ビットラインの金属性膜と基板３１との間を電気的に分離させる役割を果たすことで絶縁膜として形成することができる。
【００６５】
分離膜９０は、第１トレンチ４４を含む構造物表面に沿って分離膜用絶縁膜（図示せず）を蒸着し、第１トレンチ４４を一部埋込む犠牲膜（図示せず）を蒸着した後、犠牲膜によって露出した分離膜用絶縁膜を除去した後に犠牲膜を除去する一連の工程過程によって形成することができる。
【００６６】
図３Ｅに図示したように、第１トレンチ４４を含む構造物全面に埋込型ビットラインの金属性膜を形成するための導電膜４５を形成する。導電膜４５は、金属膜または金属窒化膜からなる単一膜で形成したり、または金属膜と金属窒化膜が積層された積層膜（金属／金属窒化膜）で形成することができる。金属膜としてはチタニウム膜（Ｔｉ）、タンタル膜（Ｔａ）、コバルト膜（Ｃｏ）、ニッケル膜（Ｎｉ）およびタングステン膜（Ｗ）からなるグループから選択された何れかの１つを使用することができ、金属窒化膜としては、チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、コバルト窒化膜（ＣｏＮ）、ニッケル窒化膜（ＮｉＮ）およびタングステン窒化膜（ＷＮ）からなるグループから選択された何れかの１つを使用することができる。
【００６７】
ここで、導電膜４５を構成する金属膜および金属窒化膜は、各々チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つの金属元素を含んでいる。これは上述した金属元素を含む導電膜が埋込型ビットラインの金属シリサイド膜４１および不純物領域３８の間でオーミックコンタクトを形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００６８】
次に、第１全面エッチング工程を行い、第１トレンチ４４の両側壁およびピラー構造物２０２の側面の第１絶縁膜４２上にだけ導電膜４５を残留させる。この時、第１全面エッチング工程は、エッチバック工程を使用して行うことができる。以下、エッチングされた導電膜４５の図面符号を「４５Ａ」に変更して表記する。
【００６９】
ここで、第１全面エッチング工程は、隣接したセル（ｃｅｌｌ）間で埋込型ビットラインの金属性膜のための導電膜４５Ａを分離させるためである。
【００７０】
図３Ｆに図示したように、第２全面エッチング工程を行い、第１トレンチ４４の下の分離膜９０および基板３１を一部エッチングして、第２トレンチ４６を形成する。この時、第２トレンチ４６は、隣接した埋込型ビットラインの金属性膜間をより効果的に分離させるためで、残留する導電膜４５Ａがエッチング障壁として作用するため、第２トレンチ４６は、第１トレンチ４４の線幅より小さい線幅を有することができる。
【００７１】
第２トレンチ４６を形成するための第２全面エッチング工程は、第１全面エッチング工程と同一の方法、すなわち、エッチバック工程を使用して実施することができる。第２全面エッチング工程は、第１全面エッチング工程と同一のチャンバーにおいてインサイチュ（ｉｎ ｓｉｔｕ）で行うことができる。
【００７２】
図３Ｇに図示したように、第１および第２トレンチ４４、４６を埋込む第２絶縁膜４７を形成する。第２絶縁膜４７は、酸化膜、窒化膜、および酸化窒化膜からなるグループから選択された何れかの１つで形成することができる。
【００７３】
ここで、第２絶縁膜４７は、第１および第２トレンチ４４、４６を埋込み、ピラー構造物２０２間のギャップを一部埋込むように形成することもできるが、後続の工程によって形成される埋込型ビットラインの金属性膜とゲート電極３７の間の寄生キャパシタンスを考慮して、第２絶縁膜４７は、第１および第２トレンチ４４、４６だけを埋込むように形成することが好ましい。すなわち、第２絶縁膜４７の上部面が埋込型基板３１の上部面と同一平面上に位置することが好ましい。
【００７４】
次に、第２絶縁膜４７によって露出したピラー構造物２０２の側面に残留する導電膜４５Ａを除去する。この時、第１トレンチ４４の両側壁に形成された導電膜４５Ａは第２絶縁膜４７によって除去されず残留することになる。ここで、第２絶縁膜４７によって第１トレンチ４４両側壁に残留する導電膜４５Ａが、埋込型ビットラインの金属性膜４５Ｂとして作用する（図３Ｈ参照）。
【００７５】
上述した工程過程によって、第１および第２金属性膜４１Ａ、４５Ｂを含む埋込型ビットライン１１１を形成することができる。
【００７６】
図３Ｈに図示したように、ピラー構造物２０２間をギャップフィルする第３絶縁膜４８を形成した後、Ｙ−Ｙ’方向の第１絶縁膜４２および第３絶縁膜４８を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第２感光膜パターン５０を形成する。この時、第２感光膜パターン５０によってＸ−Ｘ’方向ではピラー構造物２０２の表面だけ露出し、Ｙ−Ｙ’方向ではすべての構造が露出する。
【００７７】
次に、第２感光膜パターン５０およびピラー構造物２０２をエッチング障壁として露出しているＹ−Ｙ’方向に対してドライエッチングを行う。この時、Ｙ−Ｙ’方向ではピラー構造物２０２間の第１絶縁膜４２および第３絶縁膜４８がエッチングされ、エッチング深さはゲート電極３７の最上部表面より低く制御する。したがって、Ｘ−Ｘ’方向では第１絶縁膜４２がピラー構造物２０２間に存在し、Ｙ−Ｙ’方向では第１絶縁膜４２と第３絶縁膜４８がピラー構造物２０２のゲート電極３７の一側の側壁を露出させて残留する。
【００７８】
上述した工程過程により、Ｙ−Ｙ’方向ではゲート電極３７の外壁上部の部分が露出するワードライン用ダマシンパターン５１が形成され、ダマシンパターン（ｄａｍａｓｃｅｎｅ ｐａｔｔｅｒｎｓ）５１はゲート電極３７の２／３程度を露出させる。
【００７９】
次に、第２感光膜パターン５０を除去した後、ダマシンパターン５１の一部に埋込まれ、ゲート電極３７と電気的に接続されるワードライン４９を形成する。この時、ワードライン４９は、金属性膜蒸着後リセスエッチング（例えば、エッチバック）して形成し、ワードライン４９の高さは、ゲート電極３７を露出させない高さになるように調節する。
【００８０】
ワードライン４９は、タングステンシリサイド膜（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）、タングステン膜（Ｗ）、アルミニウム膜（Ａｌ）、銅膜（Ｃｕ）、金（Ａｕ）およびルテニウム（Ｒｕ）からなるグループから選択された少なくとも何れか１つを含むように形成することが好ましい。そして、ゲート電極３７とワードライン４９との間に形成された障壁金属膜（図示せず）をさらに備えることができる。障壁金属膜は、ＴｉＮ、ＴａＣＮ、ＴａＣ、ＷＮ、ＷＳｉＮ、ＴａＮ、ＴｉおよびＷＳｉからなるグループから選択された少なくとも何れか１つを含むことができる。
【００８１】
ワードライン４９および障壁金属膜の蒸着方法は、原子層蒸着法（ＡＬＤ）、物理気相蒸着法（ＰＶＤ）または化学気相蒸着法（ＣＶＤ）を用いることができる。
【００８２】
このように、本発明は、不純物領域３８に加えて金属シリサイド膜および金属性膜４１Ａ、４５Ｂからなる埋込型ビットライン１１１を形成することによって、埋込型ビットライン１１１の抵抗値を顕著に減少させることができ、これによって半導体装置の高速動作を具現することができる。さらに、埋込型ビットライン１１１のピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができる。
【００８３】
また、埋込型ビットライン１１１の金属性膜４５Ｂを分離する第２トレンチ４６を形成することによって、隣接した埋込型ビットライン１１１間の絶縁特性をより効果的に向上させることができる。
【００８４】
以下、後述する本発明の他の一実施形態による半導体装置の製造方法は、本発明の一実施形態による半導体装置の製造方法より埋込型ビットラインを形成するための工程ステップを簡素化させることができる製造方法を提供する。具体的に、本発明の他の一実施形態による埋込型ビットラインは、金属性膜と金属シリサイド膜を同時に形成することができる半導体装置の製造方法を提供する。
【００８５】
図４Ａないし図４Ｆは、本発明の他の一実施形態による埋込型ビットラインを備える半導体装置の製造方法を、図２Ｂに図示されたＸ−Ｘ’切取線およびＹ−Ｙ’切取線に沿って図示した工程断面図である。ここでは、説明の便宜のために本発明の一実施形態による半導体装置の製造方法と類似の工程過程に対しては詳しい説明を省略した。
【００８６】
図４Ａに図示したように、基板６１、例えば、シリコン基板６１上にマトリックス形態で所定間隔離隔されて基板６１の垂直方向に延長されたピラー構造物２０３を複数個形成する。ピラー構造物２０３は、ヘッドピラー６５Ａとボディピラー６５Ｂからなる活性ピラー６５、キャッピング膜６４、バッファ膜パターン６２およびハードマスク膜パターン６３を含むことができる。この時、活性ピラー６５は、図４Ａに図示したように、ヘッドピラー６５Ａ（Ｈｅａｄ Ｐｉｌｌａｒ）とボディピラー６５Ｂ（Ｂｏｄｙ ｐｉｌｌａｒ）からなるジャータイプ（ｊａｒ ｔｙｐｅ）で形成したり、またはロッドタイプ（ｒｏｄ ｔｙｐｅ）で形成することができる。この時、後続の埋込型ビットライン（Ｂｕｒｉｅｄ Ｂｉｔｌｉｎｅ）形成工程時、工程マージン確保の側面から活性ピラー６５をロッドタイプよりジャータイプで形成することがより有利である。
【００８７】
次に、基板６１とボディピラー６５Ｂの露出した表面上にゲート絶縁膜６６を形成する。ゲート絶縁膜６７は、酸化膜、例えば、シリコン酸化膜で形成することができる。ゲート絶縁膜６６は、蒸着工程または酸化工程によって、５０Åの厚さで形成されることができる。
【００８８】
次に、ゲート絶縁膜６６が形成されたボディピラー６５Ｂ側壁を囲むゲート電極６７を形成する。ゲート電極６７は、全面に導電層を蒸着した後、活性ピラー６５間の基板６１上部のゲート絶縁膜６６が露出するまでエッチバック（Ｅｔｃｈｂａｃｋ）して得られる。ゲート電極６７としては、Ｎ型不純物がドープされたポリシリコン膜またはＰ型不純物がドープされたポリシリコン膜を用いることができる。また、ゲート電極６７は、シリコンゲルマニウム膜（ＳｉＧｅ）またはタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）等の金属含有膜を使用することもできる。
【００８９】
次に、活性ピラー６５間の基板６１に不純物をイオン注入し、基板６１内に不純物領域６９を形成する。この時、不純物領域６９は、ソース領域・ドレイン領域として作用する。また、不純物領域６９は、ソース領域・ドレイン領域として作用すると同時に実質的に埋込型ビットラインの一部として作用する。ここで、不純物としては、リン（Ｐ）またはヒ素（Ａｓ）のようなＮ型不純物またはホウ素（Ｂ）のようなＰ型不純物を使用することができる。
【００９０】
図４Ｂに図示したように、ピラー構造物２０３間をギャップフィル（Ｇａｐｆｉｌｌ）するように全面に第１絶縁膜６９を形成する。この時、第１絶縁膜６９は、酸化膜、窒化膜および酸化窒化膜からなるグループから選択された何れか１つで形成することができる。好ましくは、第１絶縁膜６９でギャップフィル特性が優秀なＢＰＳＧ膜を使用するのが良い。
【００９１】
一方、第１絶縁膜６９形成後には、表面段差除去のためにハードマスク膜パターン６３の表面があらわれるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を行うことができる。
【００９２】
次に、Ｙ−Ｙ’方向に配列されたピラー構造物２０３間の第１絶縁膜６９表面を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第１感光膜パターン８０を形成する。この時、第１感光膜パターン８０によってＸ−Ｘ’方向に配列されたピラー構造物２０３の上部は覆われることになる。
【００９３】
次に、第１感光膜パターン８０をエッチング障壁として第１絶縁膜６９、ゲート絶縁膜６６、不純物領域６８を順次エッチングし、連続して基板６１の一部をエッチングし、第１トレンチ７０を形成する。すなわち、不純物領域６８を貫通する第１トレンチ７０を形成する。以下、第１トレンチ７０によって分離した不純物領域６８の図面符号を「６８Ａ」に変更して表記する。
【００９４】
次に、残留する第１感光膜パターン８０を除去する。
【００９５】
次に、第１トレンチ７０の表面の一部を覆う分離膜９０を形成する。具体的に、第１トレンチ７０側壁と接する不純物領域６８Ａの全部または一部を除外した残りの第１トレンチ７０表面を覆うように分離膜９０を形成する。分離膜９０は、後続工程によって形成される埋込型ビットラインの金属性膜と基板６１との間を電気的に分離させる役割を果たすことで絶縁膜として形成することができる。
【００９６】
分離膜９０は、第１トレンチ７０を含む構造物表面に沿って分離膜用絶縁膜（図示せず）を蒸着し、第１トレンチ７０を一部埋込む犠牲膜（図示せず）を蒸着した次に、犠牲膜により露出した分離膜用絶縁膜を除去した後に犠牲膜を除去する一連の工程過程によって形成することができる。
【００９７】
図４Ｃに図示したように、第１トレンチ７０を含む構造物の全面に埋込型ビットラインを形成するための導電膜７１を形成する。導電膜７１は、金属膜または金属窒化膜からなる単一膜で形成したり、または金属膜と金属窒化膜が積層された積層膜（金属／金属窒化膜）で形成することができる。この時、金属シリサイド膜および金属性膜からなる埋込型ビットラインを同時に形成することにおいて、その工程効率を向上させるために、導電膜７１は、金属膜と金属窒化膜が積層された積層膜で形成するのが好ましい。
【００９８】
ここで、導電膜７１を構成する金属膜および金属窒化膜は、各々チタニウム（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）およびタングステン（Ｗ）からなるグループから選択された何れかの１つの金属元素を含むことができる。これは、上述した金属元素を含む導電膜７１は、不純物領域６９とオーミックコンタクトを形成し、これらの間のコンタクト抵抗を減少させることができるためである。
【００９９】
次に、第１全面エッチング工程を行い、第１トレンチ７０の両側壁およびピラー構造物２０３の側面の第１絶縁膜６９上にのみ導電膜７１を残留させる。この時、第１全面エッチング工程は、エッチバック工程を使用して行うことができる。以下、エッチングされた導電膜７１の図面符号を「７１Ａ」に変更して表記する。
【０１００】
ここで、第１全面エッチング工程は隣接したセル（ｃｅｌｌ）の間で埋込型ビットラインのための導電膜７１Ａを分離させるためである。
【０１０１】
図４Ｄに図示したように、第２全面エッチング工程を行い、第１トレンチ７０の下の分離膜９０および基板６１を一部エッチングして、第２トレンチ７２を形成する。この時、第２トレンチ７２は、隣接した導電膜７１Ａ間をより効果的に分離させるためのもので、残留する導電膜７１Ａがエッチング障壁として作用するため、第２トレンチ７２は、第１トレンチ７０の線幅より小さい線幅を有することができる。
【０１０２】
第２トレンチ７２を形成するための第２全面エッチング工程は、第１全面エッチング工程と同一の方法、すなわち、エッチバック工程を使用して行うことができ、第１全面エッチング工程と同一チャンバーにおいてインサイチュで行うことができる。
【０１０３】
図４Ｅに図示したように、第１および第２トレンチ７０、７２を埋込む第２絶縁膜７３を形成する。第２絶縁膜７３は、酸化膜、窒化膜および酸化窒化膜からなるグループから選択された何れか１つで形成することができる。
【０１０４】
ここで、第２絶縁膜７３は、第１および第２トレンチ７０、７２を埋込み、ピラー構造物２０３間のギャップを一部埋込むように形成することもできるが、後続の工程によって形成される埋込型ビットラインとゲート電極６７との間の寄生キャパシタンスを考慮して、第２絶縁膜７３は、第１および第２トレンチ７０、７２のみを埋込むように形成することが好ましい。すなわち、第２絶縁膜７３の上部面が基板６１の上部面と同一平面上に位置するのが好ましい。
【０１０５】
次に、第２絶縁膜７３によって露出したピラー構造物２０３の側面に残留する導電膜７１Ａを除去する。この時、第１トレンチ７０の両側壁に形成された導電膜７１Ａは、第２絶縁膜７３によって除去されず残留することになる。
【０１０６】
ここで、第１トレンチ７０両側壁に残留する導電膜７１Ａが埋込型ビットラインの金属性膜７１Ｂとして作用する。
【０１０７】
次に、熱処理を行い、金属シリサイド膜および金属性膜７４、７１Ｂからなる埋込型ビットライン１１１を形成する。具体的に、熱処理時、加えられる熱エネルギーによって金属性膜７１Ｂに含有された金属成分、すなわち金属膜／金属窒化膜積層構造で金属膜の金属成分が第１トレンチ７０側壁基板６１内部に拡散し、広がった金属成分が基板６１、例えば、シリコン基板６１のシリコン成分と反応して金属シリサイド膜７４を形成する。この時、金属シリサイド膜７４は、埋込型ビットライン１１１として作用し、基板６１内部に形成された金属シリサイド膜７４は不純物領域（６８Ａ）と接する。
【０１０８】
熱処理工程は、既形成された構造物に加えられる熱的負担を最小化するために金属熱処理法を使用して行うのが好ましい。
【０１０９】
このように、本発明は、埋込型ビットライン１１１の金属性膜７１Ｂを用いて、金属シリサイド膜７４を形成することによって、埋込型ビットライン１１１の形成工程を単純化させ、これを備える半導体装置の生産性を向上させることができる。
【０１１０】
図４Ｆに図示したように、ピラー構造物２０３間をギャップフィルする第３絶縁膜７６を形成した後、Ｙ−Ｙ’方向の第１絶縁膜６９および第３絶縁膜７６を露出させるライン−スペース（ｌｉｎｅ−ｓｐａｃｅ）形態の第２感光膜パターン８１を形成する。この時、第２感光膜パターン８１によってＸ−Ｘ’方向ではピラー構造物２０３の表面のみ露出し、Ｙ−Ｙ’方向ではすべての構造が露出する。
【０１１１】
次に、第２感光膜パターン８１およびピラー構造物２０３をエッチング障壁として露出しているＹ−Ｙ’方向に対してドライエッチングを行う。この時、Ｙ−Ｙ’方向ではピラー構造物２０３間の第１絶縁膜６９および第３絶縁膜７６がエッチングされ、エッチング深さはゲート電極６７の最上部表面より低く制御する。したがって、Ｘ−Ｘ’方向では第１絶縁膜６９がピラー構造物２０３間に存在し、Ｙ−Ｙ’方向では第１絶縁膜６９と第３絶縁膜７６がピラー構造物２０３のゲート電極６７の一側側壁を露出させつつ残留する。
【０１１２】
上述した工程過程により、Ｙ−Ｙ’方向ではゲート電極６７の外壁上部の部分が露出するワードライン用ダマシンパターン７５が形成され、ダマシンパターン７５は、ゲート電極６７の２／３程度を露出させる。
【０１１３】
次に、第２感光膜パターン８１を除去した後、ダマシンパターン７５の一部に埋込まれゲート電極６７と電気的に接続されるワードライン７７を形成する。この時、ワードライン７７は、金属性膜蒸着後、リセスエッチング（例えば、エッチバック）して形成し、ワードライン７７の高さはゲート電極６７を露出させない高さになるように調節する。
【０１１４】
ワードライン７７は、タングステンシリサイド膜（ＷＳｉ）、チタニウム窒化膜（ＴｉＮ）、タングステン膜（Ｗ）、アルミニウム膜（Ａｌ）、銅膜（Ｃｕ）、金（Ａｕ）およびルテニウム（Ｒｕ）からなるグループから選択された少なくとも何れか１つを含むように形成するのが好ましい。そして、ゲート電極６７とワードライン７７との間に形成された障壁金属膜（図示せず）をさらに備えることができる。障壁金属膜は、ＴｉＮ、ＴａＣＮ、ＴａＣ、ＷＮ、ＷＳｉＮ、ＴａＮ、ＴｉおよびＷＳｉからなるグループから選択された少なくとも何れか１つを含むことができる。
【０１１５】
ワードライン７７および障壁金属膜の蒸着方法は原子層蒸着法（ＡＬＤ）、物理気相蒸着法（ＰＶＤ）または化学気相蒸着法（ＣＶＤ）を用いることができる。
【０１１６】
このように、本発明は、不純物領域６８Ａに加えて金属成分を含む金属シリサイト膜および金属性膜７４、７１Ｂからなる埋込型ビットライン１１１を形成することによって、埋込型ビットライン１１１の抵抗値を顕著に減少させることができ、これで半導体装置の高速動作を具現することができる。さらに、埋込型ビットライン１１１のピッチを増加させなくても良いため、単位セル面積を維持しつつ、高速装置の特性を満足させることができる。
【０１１７】
また、埋込型ビットライン１１１の金属性膜７１Ｂを分離する第２トレンチ７２を形成することによって、隣接した埋込型ビットライン１１１間の絶縁特性をより効果的に向上させることができる。
【０１１８】
また、金属性膜７１Ｂを用いて、金属シリサイド膜７４を形成することによって、埋込型ビットラインの製造工程を単純化させ、半導体装置の生産性を向上させることができる。
【０１１９】
本発明の技術思想は、前記好ましい実施形態により具体的に記述されたが、前記実施形態はその説明のためのものであり、その制限のためであることではないことを注意しなければならない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内の多様な実施形態が可能であることを理解できるであろう。
【符号の説明】
【０１２０】
１００ 基板
１０２ 活性ピラー
１０６ ゲート絶縁膜
１０７ ゲート電極
１０８ 不純物領域
１０９ 金属シリサイド膜
１１０ 金属性膜
１１１ 埋込型ビットライン
１１２Ａ 第１トレンチ
１１２Ｂ 第２トレンチ
１１５ ワードライン
【特許請求の範囲】
【請求項１】
トレンチを備える基板と、
前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインと、
を備えることを特徴とする半導体装置。
【請求項２】
前記基板内に形成され前記金属シリサイド膜と接する不純物領域と、
前記金属シリサイド膜と前記金属性膜が接する領域を除外した前記トレンチ表面と前記金属性膜との間に介在した分離膜と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋込型ビットラインは、
前記不純物領域より比抵抗が低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記トレンチは、
側壁が前記金属シリサイド膜と接する第１トレンチと、
前記第１トレンチの下で前記第１トレンチより小さい線幅を有する第２トレンチと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記金属性膜は、
前記第１トレンチ側壁に位置することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記金属シリサイド膜は、
チタニウムシリサイド膜、タンタルシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜およびタングステンシリサイド膜からなるグループから選択された何れか１つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記金属性膜は、
金属膜または金属窒化膜からなる単一膜、あるいは、金属膜と金属窒化膜が積層された積層膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記金属膜および前記金属窒化膜は、
各々、チタニウム、タンタル、コバルト、ニッケルおよびタングステンからなるグループから選択された何れか１つの金属元素を含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記基板上に形成された複数の活性ピラーと、
前記活性ピラーの各々の外壁を囲むゲート電極と、
前記トレンチを埋込む絶縁膜と、
前記埋込型ビットラインと交差する方向で前記ゲート電極間を連結するワードラインと、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
基板内に金属シリサイド膜を形成するステップと、
前記基板を選択的にエッチングし、第１トレンチを、前記金属シリサイド膜が前記第１トレンチ側壁に接するように形成するステップと、
前記第１トレンチ側壁に前記金属シリサイド膜と接する金属性膜を形成し、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記金属シリサイド膜を形成する前に、前記基板に不純物をイオン注入し、不純物領域を形成するステップをさらに含み、
前記不純物領域は、前記金属シリサイド膜と接するように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記埋込型ビットラインは、
前記不純物領域より比抵抗が低いことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記金属性膜を形成する前に、前記金属シリサイド膜と接する前記第１トレンチ側壁を除外した残りの前記第１トレンチ表面を覆う分離膜を形成するステップと、
前記金属性膜を形成した後に、前記金属性膜により露出した前記分離膜および前記基板をエッチングし、第２トレンチを形成するステップと、
をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記金属シリサイド膜は、
前記第１トレンチの一側側壁に接する構造、または、前記第１トレンチの両側壁に接する構造を有するように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記金属シリサイド膜は、
チタニウムシリサイド膜、タンタルシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、およびタングステンシリサイド膜からなるグループから選択された何れか１つで形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１６】
前記金属性膜は、
金属膜または金属窒化膜からなる単一膜、あるいは、金属膜と金属窒化膜が積層された積層膜で形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１７】
前記金属膜および前記金属窒化膜は、
各々チタニウム、タンタル、コバルト、ニッケルおよびタングステンからなるグループから選択された何れか１つの金属元素を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記埋込型ビットラインを形成する前に、
前記基板上に複数の活性ピラーを形成するステップと、
前記活性ピラーの各々の外壁を囲むゲート電極を形成するステップと、
前記埋込型ビットラインを形成した後に、前記第１トレンチを埋込む絶縁膜を形成するステップと、
前記埋込型ビットラインと交差する方向で前記ゲート電極間を連結するワードラインを形成するステップと、
をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１９】
前記基板を選択的にエッチングし、第１トレンチを形成するステップと、
前記第１トレンチ側壁に金属性膜を形成するステップと、
熱処理を行い、前記金属性膜と接する前記基板内に金属シリサイド膜を形成して、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記第１トレンチを形成する前に、
前記基板に不純物をイオン注入し、不純物領域を形成するステップをさらに含み、
前記不純物領域は、前記金属シリサイド膜と接するように形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記埋込型ビットラインは、
前記不純物領域より比抵抗が低いことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記金属性膜を形成する前に、
前記トレンチの側壁の一部を除外した残りの前記トレンチ表面を覆う分離膜を形成するステップと、
前記金属性膜を形成した後に、前記分離膜および前記分離膜の下部の基板をエッチングし、第２トレンチを形成するステップと、
をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記金属シリサイド膜は、
前記第１トレンチの一側側壁に接する構造、または、前記第１トレンチ両側壁に接する構造を有するように形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２４】
前記金属シリサイド膜は、
チタニウムシリサイド膜、タンタルシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜およびタングステンシリサイド膜からなるグループから選択された何れか１つで形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２５】
前記金属性膜は、
金属膜と金属窒化膜が積層された積層膜で形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２６】
前記金属膜および前記金属窒化膜は、
各々、チタニウム、タンタル、コバルト、ニッケルおよびタングステンからなるグループから選択された何れか１つの金属元素を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記埋込型ビットラインを形成する前に、
前記基板上に複数の活性ピラーを形成するステップと、
前記活性ピラーの各々の外壁を囲むゲート電極を形成するステップと、
前記埋込型ビットラインを形成した後に、前記第１トレンチを埋込む絶縁膜を形成するステップと、
前記埋込型ビットラインと交差する方向で前記ゲート電極間を連結するワードラインを形成するステップと、
をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項１】
トレンチを備える基板と、
前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインと、
を備えることを特徴とする半導体装置。
【請求項２】
前記基板内に形成され前記金属シリサイド膜と接する不純物領域と、
前記金属シリサイド膜と前記金属性膜が接する領域を除外した前記トレンチ表面と前記金属性膜との間に介在した分離膜と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋込型ビットラインは、
前記不純物領域より比抵抗が低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記トレンチは、
側壁が前記金属シリサイド膜と接する第１トレンチと、
前記第１トレンチの下で前記第１トレンチより小さい線幅を有する第２トレンチと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記金属性膜は、
前記第１トレンチ側壁に位置することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記金属シリサイド膜は、
チタニウムシリサイド膜、タンタルシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜およびタングステンシリサイド膜からなるグループから選択された何れか１つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記金属性膜は、
金属膜または金属窒化膜からなる単一膜、あるいは、金属膜と金属窒化膜が積層された積層膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記金属膜および前記金属窒化膜は、
各々、チタニウム、タンタル、コバルト、ニッケルおよびタングステンからなるグループから選択された何れか１つの金属元素を含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記基板上に形成された複数の活性ピラーと、
前記活性ピラーの各々の外壁を囲むゲート電極と、
前記トレンチを埋込む絶縁膜と、
前記埋込型ビットラインと交差する方向で前記ゲート電極間を連結するワードラインと、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
基板内に金属シリサイド膜を形成するステップと、
前記基板を選択的にエッチングし、第１トレンチを、前記金属シリサイド膜が前記第１トレンチ側壁に接するように形成するステップと、
前記第１トレンチ側壁に前記金属シリサイド膜と接する金属性膜を形成し、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記金属シリサイド膜を形成する前に、前記基板に不純物をイオン注入し、不純物領域を形成するステップをさらに含み、
前記不純物領域は、前記金属シリサイド膜と接するように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記埋込型ビットラインは、
前記不純物領域より比抵抗が低いことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記金属性膜を形成する前に、前記金属シリサイド膜と接する前記第１トレンチ側壁を除外した残りの前記第１トレンチ表面を覆う分離膜を形成するステップと、
前記金属性膜を形成した後に、前記金属性膜により露出した前記分離膜および前記基板をエッチングし、第２トレンチを形成するステップと、
をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記金属シリサイド膜は、
前記第１トレンチの一側側壁に接する構造、または、前記第１トレンチの両側壁に接する構造を有するように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記金属シリサイド膜は、
チタニウムシリサイド膜、タンタルシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、およびタングステンシリサイド膜からなるグループから選択された何れか１つで形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１６】
前記金属性膜は、
金属膜または金属窒化膜からなる単一膜、あるいは、金属膜と金属窒化膜が積層された積層膜で形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１７】
前記金属膜および前記金属窒化膜は、
各々チタニウム、タンタル、コバルト、ニッケルおよびタングステンからなるグループから選択された何れか１つの金属元素を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記埋込型ビットラインを形成する前に、
前記基板上に複数の活性ピラーを形成するステップと、
前記活性ピラーの各々の外壁を囲むゲート電極を形成するステップと、
前記埋込型ビットラインを形成した後に、前記第１トレンチを埋込む絶縁膜を形成するステップと、
前記埋込型ビットラインと交差する方向で前記ゲート電極間を連結するワードラインを形成するステップと、
をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１９】
前記基板を選択的にエッチングし、第１トレンチを形成するステップと、
前記第１トレンチ側壁に金属性膜を形成するステップと、
熱処理を行い、前記金属性膜と接する前記基板内に金属シリサイド膜を形成して、前記金属シリサイド膜と前記金属性膜からなる埋込型ビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記第１トレンチを形成する前に、
前記基板に不純物をイオン注入し、不純物領域を形成するステップをさらに含み、
前記不純物領域は、前記金属シリサイド膜と接するように形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記埋込型ビットラインは、
前記不純物領域より比抵抗が低いことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記金属性膜を形成する前に、
前記トレンチの側壁の一部を除外した残りの前記トレンチ表面を覆う分離膜を形成するステップと、
前記金属性膜を形成した後に、前記分離膜および前記分離膜の下部の基板をエッチングし、第２トレンチを形成するステップと、
をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記金属シリサイド膜は、
前記第１トレンチの一側側壁に接する構造、または、前記第１トレンチ両側壁に接する構造を有するように形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２４】
前記金属シリサイド膜は、
チタニウムシリサイド膜、タンタルシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜およびタングステンシリサイド膜からなるグループから選択された何れか１つで形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２５】
前記金属性膜は、
金属膜と金属窒化膜が積層された積層膜で形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２６】
前記金属膜および前記金属窒化膜は、
各々、チタニウム、タンタル、コバルト、ニッケルおよびタングステンからなるグループから選択された何れか１つの金属元素を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記埋込型ビットラインを形成する前に、
前記基板上に複数の活性ピラーを形成するステップと、
前記活性ピラーの各々の外壁を囲むゲート電極を形成するステップと、
前記埋込型ビットラインを形成した後に、前記第１トレンチを埋込む絶縁膜を形成するステップと、
前記埋込型ビットラインと交差する方向で前記ゲート電極間を連結するワードラインを形成するステップと、
をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【公開番号】特開２０１１−９７００１（Ｐ２０１１−９７００１Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２０１０−３８９８７（Ｐ２０１０−３８９８７）
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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