【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ別のマスクを用いた別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、ソース電極層またはドレイン電極層は、開口を埋め込むように絶縁層上に導電膜を形成し、絶縁層上の導電膜を化学的機械研磨処理によって除去することで形成される。 （もっと読む）

【課題】本発明は、第１の不純物拡散領域と第２の不純物拡散領域との間に位置するピラーを流れるドレイン電流が、隣接するピラーにリーク電流として流れることを防止可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３に立設されたピラー２８と、Ｙ方向に延在するように半導体基板１３に設けられ、Ｙ方向と交差するＸ方向において対向するピラー２８の第２の側壁を露出する第１の溝１６と、ピラー２８の第２の側壁の下部に設けられた第１の不純物拡散領域と、ピラー２８の上端に設けられた第２の不純物拡散領域と、半導体基板１３に内設され、第１の溝１６の底１６Ａに配置された絶縁層１４と、を有する。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。
【解決手段】酸化物半導体層、第１の導電層及び第２の導電層の積層によって構成されるソース電極層又はドレイン電極層、ゲート絶縁層、及びゲート電極層が順に積層されたコプレナー型のトランジスタにおいて、該ゲート電極層は、該第１の導電層と該ゲート絶縁層を介して重畳し、該第２の導電層と前記ゲート絶縁層を介して非重畳とする。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行うトランジスタを提供する。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）

【課題】コンタクトホールに埋め込まれたコンタクトプラグが埋め込み配線と非導通になることを防止した半導体装置及びその製造方法を提供する。
【解決手段】ゲート絶縁膜を介してピラー部９の側面と対向する位置において幅広となる形状を有する第１の溝部８を形成し、この第１の溝部８の幅広となる部分８ｂに埋め込まれた状態で第１の埋め込み配線１５を形成し、複数のピラー部９が並ぶ領域よりも外側の領域において、第１の溝部８の間に位置すると共に、第１の溝部８の幅広となる部分８ｂに埋め込まれた第１の埋め込み配線１５に至る深さで第１のコンタクトホール２５を形成する。 （もっと読む）

【課題】チャネル領域となる領域の直下だけに熱拡散によってビット線となる拡散層を形成することができる半導体デバイスの製造方法を提供する。
【解決手段】半導体基板の法線方向に複数の半導体ピラーを形成する工程、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程、前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程、前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程、前記不純物層上に第２のポリシリコン膜を形成する工程、前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程を経た後、前記不純物を前記溝の底部において前記半導体ピラー内に熱拡散させてビット線となる拡散層を形成する。 （もっと読む）

【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させる半導体メモリ素子及びその製造方法を提供する。
【解決手段】第１の方向に延長するように形成された下部ピラーと、下部ピラー上に第１の方向と垂直な第２の方向に突出するように形成された上部ピラー２９０と、下部ピラーの一側壁に配置された埋め込みビットライン接合領域２６５と、トレンチを一部埋め込む埋め込みビットライン２８０と、エッチング停止膜２８５ａ上に形成された少なくとも上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜２９０と、第１の層間絶縁膜上に形成された第２の層間絶縁膜２９５と、側面の一部が露出した上部ピラーの外周側面を覆いつつ、埋め込みビットラインと相互交差するゲート３２０ａとを備えるように形成される。 （もっと読む）

【課題】埋め込みビットラインの抵抗を減少させることができる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板２０１に活性領域２０３を分離するトレンチ２０２をエッチングにより形成するステップと、活性領域２０３の何れか１つの側壁の一部を露出させた開口部２０７を有する絶縁膜２０５を形成するステップと、絶縁膜２０５上にトレンチ２０２を部分的に埋め込み、開口部２０７を埋め込むようにシリコン膜パターン２０８Ａを形成するステップと、シリコン膜パターン２０８Ａ上に金属膜２０９を形成するステップと、金属膜２０９及びシリコン膜パターン２０８Ａを反応させて、埋め込みビットラインとなる金属シリサイド膜２１１を形成するステップとを含む。 （もっと読む）

【課題】本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板に設けられ、Ｙ方向に延在する第１の溝１５と、半導体基板に設けられ、第１の溝１５と交差するＸの方向に延在する第２の溝２５と、第１及び第２の溝１５，２５に囲まれ、第２の溝２５に露出された対向する第１及び第２の側面２６ａ，２６ｂを有するピラー２６と、ゲート絶縁膜２８を介して、ピラー２６の第２の側面２６ｂに接触するように、第２の溝２５の下部に設けられた１つのゲート電極２９と、ゲート電極２９の側面とピラーの第１の側面２６ａとの間に配置された空隙と、を有する。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】更なる微細化に対応した高集積度のＤＲＡＭを得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２の表層に、第１の方向Ｙに延在する第１の溝部３と、第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる第２の溝部５と、第１の溝部３と第２の溝部５との交差部分において第２の溝部５よりも深くなる第３の溝部７と、第１の溝部３と第２の溝部５との間から突出されたピラー部８と、ピラー部８に形成された下部拡散層９、チャネル領域１０及び上部拡散層１１と、第２の溝部５の内側において第２の方向Ｘに延在するビット配線層と、第１の溝部３の内側においてピラー部８の側面を覆うゲート絶縁膜と、第１の溝部３の内側においてゲート絶縁膜を介してピラー部８の側面を横切るように第１の方向Ｙに延在するワード配線層とを備える。 （もっと読む）

【課題】高速動作が可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に平行に延在する第１素子分離溝部とそれに交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、素子分離領域間に第１素子形成部と第２素子形成部とが交互に連なってなる素子形成領域を複数備え、各第１素子形成部は所定数の第１半導体ピラーを備え、各第２素子形成部は第２半導体ピラーを備え、各素子形成領域はピラーの下部に不純物拡散層からなる第１のビット線を備え、ピラーの上部に上部不純物拡散層を備え、各素子形成領域の第２半導体ピラーの上部不純物拡散層に電気的に接続する第1のビット線より低抵抗の第２のビット線を備え、ピラーの下部側壁に第２絶縁膜を介して第２の方向に延在するワード線を備えることを特徴とする。 （もっと読む）

【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）

【課題】シリサイド層の成長に起因するゲート電極と半導体基板との間のショートの発生を抑制した上で、シリサイド層を厚く形成可能な半導体装置の製造方法を提供する。
【解決手段】ピラー２６の側面にゲート絶縁膜２７を介して、ゲート電極５１、５２を形成し、ピラー２６の上端に上部不純物拡散領域３６を形成し、上部不純物拡散領域３６上に形成された層間絶縁膜３９、６８を貫通し、かつ上部不純物拡散領域３６の上面を露出するシリンダ孔７１を形成し、シリンダ孔７１の底部に、上部不純物拡散領域３６の上面を覆うと共に、シリンダ孔７１の一部を埋め込むシリコン膜４２を形成し、シリコン膜４２の上面、シリコン膜４２よりも上方に位置するシリンダ孔７１の内面を覆うように下部電極５７を形成すると共に、下部電極５７を形成する際の熱により、シリコン膜４２に含まれるＳｉと下部電極５７に含まれる金属とを反応させてシリサイド層４３を形成する。 （もっと読む）