半導体デバイスの製造方法
【課題】チャネル領域となる領域の直下だけに熱拡散によってビット線となる拡散層を形成することができる半導体デバイスの製造方法を提供する。
【解決手段】半導体基板の法線方向に複数の半導体ピラーを形成する工程、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程、前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程、前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程、前記不純物層上に第２のポリシリコン膜を形成する工程、前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程を経た後、前記不純物を前記溝の底部において前記半導体ピラー内に熱拡散させてビット線となる拡散層を形成する。
【解決手段】半導体基板の法線方向に複数の半導体ピラーを形成する工程、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程、前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程、前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程、前記不純物層上に第２のポリシリコン膜を形成する工程、前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程を経た後、前記不純物を前記溝の底部において前記半導体ピラー内に熱拡散させてビット線となる拡散層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)では、高密度化とともに、その構成要素であるゲート、ソース、ドレインを平面上にレイアウトすることが困難となりつつあり、最小配線ピッチが90nm以下のＤＲＡＭ（Dynamic Random Access Memory）では、立体的なレイアウトが必要となってきている。ここで、立体的なレイアウトとは、半導体基板の主面に対して垂直方向とした半導体の柱（以降、半導体ピラーと称するが、半導体がシリコンである場合はシリコンピラーと表記する）の上端部と下端部にソース／ドレイン（Ｓ／Ｄ）を設け、さらに中間部の表面には、ゲート絶縁膜並びにゲート電極（ワード線）を配置して、各構成要素を半導体基板の主面に対して積み重ねた構造（以降、縦型トランジスタと称する）としたものである。縦型トランジスタの一例が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、ＤＲＡＭのメモリセルを構成する縦型トランジスタの概要を投影図で示したものである。以降では、Ｘ、Ｙ、Ｚの３方向を用いて説明を行なうために、必要に応じ、図面にはＸ、Ｙ、Ｚの各方向を示す。シリコンからなる半導体基板１００（以降、シリコン基板１００と称する）には、Ｙ方向に延在するトレンチ１４３ａ、１４３ｂ、１４３ｃ、１４３ｄ（以降、４つのトレンチをまとめてトレンチ１４３と称することがある）が設けられている。トレンチ１４３ａと１４３ｂ及びトレンチ１４３ｂと１４３ｃの間の領域には、トランジスタのチャネルとなるシリコンピラー１０１ａ、１０１ｂ、１０２ａ、１０２ｂがシリコン基板１００の法線となるＺ方向に設けられている。同様に、シリコンピラー１０１ｃも、一方のトレンチ１４３ｃと他方の図示していないトレンチの間に位置している。以降、シリコンピラー１０１ａ、１０１ｂ、１０１ｃをまとめてシリコンピラー１０１と称し、シリコンピラー１０２ａ、１０２ｂをまとめてシリコンピラー１０２と称することがある。シリコンピラー１０１ａの両側壁にはＸ方向に延在する一対の埋め込みゲート電極１０８ａ、１０８ｂが設けられ、隣接するシリコンピラー１０２ａの両側壁にもＸ方向に延在する一対の埋め込みゲート電極１０８ｃ、１０８ｄが設けられている。以降、４つのゲート電極をまとめてゲート電極１０８と称することがある。これらのゲート電極１０８は、ワード線として機能する。
【０００５】
前記シリコンピラーの内部には、拡散層１４６ａ、１４６ｂ、１４６ｃ、１４６ｄ、１４６ｅ、１４６ｆ、１４６ｇ（以降、ダミーである拡散層１４６ａを除いた６つの拡散層をまとめて拡散層１４６と称することがある）が設けられている。これらの拡散層１４６は、ビット線として機能する。トレンチ１４３ａ、１４３ｂ、１４３ｃ、１４３ｄには、夫々絶縁膜１４４ａ、１４４ｂ、１４４ｃ、１４４ｄ（以降、４つの絶縁膜をまとめて絶縁膜１４４と称することがある）を埋め込んで、トレンチを介して対峙している拡散層１４６ａ乃至１４６ｇを夫々絶縁している。特に、シリコンピラーを取り囲んでいるトレンチ１４３ｄを埋め込んだ絶縁膜１４４ｄは、ＳＴＩ（Shallow Trench Isolation）１４５となって、トレンチ１４３ａと１４３ｂと１４３ｃの端部を終端させて絶縁している。
【０００６】
平面視において、ビット線として機能する拡散層１４６の延在方向（Ｙ方向）は、ワード線の延在方向（Ｘ方向）に直角な方向となっている。シリコン基板１００に設けられた拡散層１４６は、トランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層となっており、各々のシリコンピラー１０１と１０２の上部にはトランジスタの他方のソース／ドレイン（Ｓ／Ｄ）を構成する拡散層（図示せず）が設けられている。各々のシリコンピラー１０１と１０２の上には、キャパシタ１１３が設けられている。シリコンピラー１０１ａに注目すると、シリコンピラー１０１ａの内部に設けられて、一方のソース／ドレイン（Ｓ／Ｄ）となる拡散層１４６ｂ、１４６ｃと、シリコンピラー１０１ａの両側壁に設けられる一対のゲート電極１０８ａ、１０８ｂと、シリコンピラー１０１ａの上部に設けられた他方のソース／ドレイン（Ｓ／Ｄ）となる拡散層とで、一つの縦型トランジスタが構成されている。
【０００７】
このような縦型トランジスタとすることによって、単位メモリセルあたりの占有面積を縮小することができるので、ＭＯＳＦＥＴの高密度化が可能となる。縦型トランジスタでは、ビット線をゲート電極よりも下方に配置した階層構造とするために、ビット線とする拡散層を半導体ピラーの底面に近い内部に設けている。また、ＭＯＳＦＥＴの占有面積を小さくするには、絶縁膜を埋め込むトレンチの開口径を小さくしなければならないので、トレンチのアスペクト比（深さ／開口径）が増加する傾向にある。そのため、ビット線となる拡散層を形成する手段としては、トレンチの上方からのイオン注入法を採用することができない。これは、拡散層を設けるシリコンピラーがチャネルとなるシリコンピラーの直下に位置しており、イオン注入法では、トレンチの形状ばらつきによって、チャネルとなるシリコンピラーにも不要なイオンを注入してしまうためである。このような不要なイオン注入は、以後のトランジスタの誤動作を誘発するために、イオン注入法を採用する際の大きな課題となっていた。
【０００８】
本発明はこのような課題を解決しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板の法線方向に複数の半導体ピラーを形成する工程と、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程と、前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物層上に第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程と、前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて拡散層を形成する工程と、を含む半導体デバイスの製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体ピラーを露出させている溝の側面を絶縁膜で覆ってから、溝の内部全体に不純物を含んだポリシリコン膜を形成して、溝の底部において半導体ピラー内へ不純物を熱拡散することで、チャネル領域となる領域の直下だけにビット線となる拡散層を形成することができる。これにより、不要なイオン注入に起因したこれまでのトランジスタの誤動作を無くすことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用され得るＤＲＡＭのメモリセルを構成する縦型トランジスタ（複数）の一例の概要を投影図で示したものである。
【図２】図１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３】本発明の第１の実施形態による半導体デバイスの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図４に続く製造段階を示す断面図である。
【図６】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図５に続く製造段階を示す断面図である。
【図７】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図６に続く製造段階を示す断面図である。
【図８】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図７に続く製造段階を示す断面図である。
【図９】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図８に続く製造段階を示す断面図である。
【図１０】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図９に示される製造段階に代えて実行される製造段階を示す断面図である。
【図１１】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図９に続く製造段階を示す断面図である。
【図１２】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１０に続く製造段階を示す断面図である。
【図１３】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１１に続く製造段階を示す断面図である。
【図１４】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１２に続く製造段階を示す断面図である。
【図１５】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１３に続く製造段階を示す断面図である。
【図１６】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１４に続く製造段階を示す断面図である。
【図１７】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１５または図１６に続く製造段階を示す断面図である。
【図１８】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１７に続く製造段階を示す断面図である。
【図１９】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１８に続く製造段階を示す断面図である。
【図２０】図１９の平面図である。
【図２１】本発明の第１の実施形態による半導体デバイスの製造方法のうち、埋め込みワード線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図２２Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２１に続く製造段階を示す、図２１のＡ−Ａ線断面図である。
【図２２Ｂ】図２２Ａの製造段階を別角度で示す、図２１のＢ−Ｂ線断面図である。
【図２３Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２２Ａに続く製造段階を示す断面図である。
【図２３Ｂ】図２３Ａの製造段階を図２２Ｂと同様、別角度で示す断面図である。
【図２４Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２３Ａに続く製造段階を示す断面図である。
【図２４Ｂ】図２４Ａの製造段階を図２３Ｂと同様、別角度で示す断面図である。
【図２５Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２４Ａに続く製造段階を示す断面図である。
【図２５Ｂ】図２５Ａの製造段階を図２４Ｂと同様、別角度で示す断面図である。
【図２６Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２５Ａに続く製造段階を示す断面図である。
【図２６Ｂ】図２６Ａの製造段階を図２５Ｂと同様、別角度で示す断面図である。
【図２７Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２６Ａに続く製造段階を示す断面図である。
【図２７Ｂ】図２７Ａの製造段階を図２６Ｂと同様、別角度で示す断面図である。
【図２８Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２７Ａに続く製造段階を示す断面図である。
【図２８Ｂ】図２８Ａの製造段階を図２７Ｂと同様、別角度で示す断面図である。
【図２９Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２８Ａに続く製造段階を示す断面図である。
【図２９Ｂ】図２９Ａの製造段階を図２８Ｂと同様、別角度で示す断面図である。
【図３０】図２９Ａ又は図２９Ｂの平面図である。
【図３１】本発明が適用され得るＤＲＡＭのメモリセルを構成する縦型トランジスタ（複数）の他の概要を投影図で示したものである。
【図３２】図３１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図３４】図３３のＡ−Ａ線断面図である。
【図３５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３４に続く製造段階を示す断面図である。
【図３６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３５に続く製造段階を示す断面図である。
【図３７】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３６に続く製造段階を示す断面図である。
【図３８】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３７に続く製造段階を示す断面図である。
【図３９】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３８に続く製造段階を示す断面図である。
【図４０】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３９に続く製造段階を示す断面図である。
【図４１】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４０に続く製造段階を示す断面図である。
【図４２】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４１に続く製造段階を示す断面図である。
【図４３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４２に続く製造段階を示す断面図である。
【図４４】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４３に続く製造段階を示す断面図である。
【図４５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４４に続く製造段階を示す断面図である。
【図４６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４５に続く製造段階を示す断面図である。
【図４７】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４６に続く製造段階を示す断面図である。
【図４８】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４７に続く製造段階を示す断面図である。
【図４９】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４８に続く製造段階を示す断面図である。
【図５０】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４９に続く製造段階を示す断面図である。
【図５１】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５０に続く製造段階を示す断面図である。
【図５２】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５１に続く製造段階を示す断面図である。
【図５３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５２に続く製造段階を示す断面図である。
【図５４】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５３に続く製造段階を示す断面図である。
【図５５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５４に続く製造段階を示す断面図である。
【図５６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５５に続く製造段階を示す断面図である。
【図５７】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５６に続く製造段階を示す断面図である。
【図５８】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５７に続く製造段階を示す断面図である。
【図５９】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５８に続く製造段階を示す断面図である。
【図６０】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５９に続く製造段階を示す断面図である。
【図６１】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６０に続く製造段階を示す断面図である。
【図６２】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６１に続く製造段階を示す断面図である。
【図６３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６２に続く製造段階を示す断面図である。
【図６４】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６３に続く製造段階を示す断面図である。
【図６５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６４に続く製造段階を示す断面図である。
【図６６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６５に続く製造段階を示す断面図である。
【図６７】図６６の部分を含む平面図である。
【発明を実施するための形態】
【００１２】
前述した図１、図２に加えて、図３〜図３０をも参照して、本発明の実施形態による半導体デバイスの埋め込みビット線、埋め込みワード線の製造方法について説明する。図３〜図３０のうち、図３〜図２０は本発明の実施形態による半導体デバイスの埋め込みビット線の製造方法を示しており、図２１〜図３０は、本発明の実施形態による半導体デバイスの埋め込みワード線の製造方法を示している。
【００１３】
最初に、図１および図２を用いて、本発明が適用される半導体デバイスの概要についてＤＲＡＭを例として説明する。
【００１４】
まず、図１を参照する。前述したように、キャパシタ１１３は、シリコン基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ（以降、まとめてシリコンピラー１０１と称する）、１０２ａ、１０２ｂ（以降、まとめてシリコンピラー１０２と称する）上に形成されており、トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ（以降、まとめてワード線１０８と称する）は、夫々に対応するシリコンピラー１０１と１０２を挟み込むように形成されている。また、ビット線となる拡散層１４６ｂ、１４６ｃ、１４６ｄ、１４６ｅ、１４６ｆ、１４６ｇ（以降、まとめて拡散層１４６と称する）は、ワード線１０８と各々異なる高さで且つ直角となる方向に延在して、夫々に対応するシリコンピラー１０１と１０２の内部に形成されている。すなわち、各々のワード線１０８は、拡散層１４６よりも高い位置でＸ方向に延在しており、各々の拡散層１４６はシリコンピラーの側面部に形成されＸ方向と直角なＹ方向に延在している。単位セルを構成するトランジスタは、２本のビット線と２本のワード線で構成されている。
【００１５】
例えば、シリコンピラー１０１ａは、ビット線となる拡散層１４６ｂ、１４６ｃとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａは拡散層１４６ｂ、１４６ｃと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。ワード線１０８ｂと１０８ｃの間は絶縁膜で分離しているので、２本のワード線が１つのシリコンピラーに接続されたダブルゲート構造となっており、ビット線となる拡散層は、シリコンピラーの対峙した２つの側面に形成されている。従って、各々のシリコンピラーに形成されたビット線１４６は、隣接するシリコンピラー間に埋め込まれた絶縁膜１４３によって絶縁されている。
【００１６】
次に、図２を参照する。本発明が適用されるメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ（以降、まとめてシリコンピラー１０１と称する）、１０２ａ、１０２ｂ、１０２ｃ（以降、まとめてシリコンピラー１０２と称する）、１０３ａ、１０３ｂ、１０３ｃ（以降、まとめてシリコンピラー１０３と称する）がＸ方向およびＸ方向に直角なＹ方向に規則的に配置されている。図２では、説明の便宜上９個のシリコンピラーを示しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置されているものである。したがって、ビット線およびワード線も数百〜数千オーダーの本数となっている。Ｘ方向に配置された各シリコンピラー１０１と１０２と１０３の内部には、Ｙ方向に延在するビット線となる拡散層１４６ｂ、１４６ｃ、１４６ｄ、１４６ｅ、１４６ｆ、１４６ｇが形成されている。各拡散層１４６は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、拡散層１４６ｂは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００１７】
次に、図１および図２に示した半導体デバイスのうち、埋め込みビット線の製造方法について、図３〜図２０を参照しながら説明する。このうち、図３は平面図であり、図２０は図１９の平面図である。また、図４〜図１９は図３におけるＡ−Ａ線断面を示したものである。
【００１８】
図４に示すように、シリコン基板（半導体基板）１００上に、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ（Chemical Vapor Deposition）法により成膜した。次にフォトリソグラフィとドライエッチングにより、Ｙ方向に延在するビット線開口１０５ｃをマスク膜１０４に形成した。ビット線開口１０５ｃの底部にはシリコン基板１００が露出している。本実施形態では、ビット線開口１０５ｃの幅Ｗ１は４５ｎｍとした。
【００１９】
次に、図５に示すように、マスク膜１０４をマスクに用いてシリコン基板１００を異方性ドライエッチングして、深さＨ１が２００ｎｍの新たなトレンチ１０６を形成した。なおこのトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂが形成される。
【００２０】
次に、図６に示すように、トレンチ１０６の内側壁を覆うように、ラジカル酸化法による膜厚が２．５ｎｍのシリコン酸化膜と、熱ＣＶＤ法による膜厚が５ｎｍのシリコン窒化膜を順次積層後にエッチバックして、トレンチ１０６の内側壁に絶縁膜１４７を形成した。この段階で新たなトレンチ１４８が形成される。
【００２１】
次に、図７に示すように、ＣＶＤ法によってトレンチ１４８の内壁を覆うように、第１のポリシリコン膜となる被覆膜１４９を５ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また、この段階で新たなトレンチ１５０が形成される。
【００２２】
次に、図８に示すように、露出している被覆膜１４９上へ砒素（Ａｓ）による不純物をその濃度が１．０×１０１５ atoms/cm２となるように吸着させて、不純物層１５１を形成した。この吸着条件は、アルシン（ＡｓＨ３）を原料ガスとし、流量を４００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。この温度範囲では、アルシンが分解して砒素が生じるので、被覆膜１４９へ容易に砒素を吸着させることができる。また、ここではトレンチ１５０が残留している。
【００２３】
次に、図９に示すように、ＣＶＤ法によってトレンチ１５０の内壁を覆うように、不純物層１５１上へ第２のポリシリコン膜となる被覆膜１５２を８ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また、この段階で新たなトレンチ１５３が形成される。なお、被覆膜１５２の製造過程である図９に代えて、図１０に示すように、トレンチ１５０を埋め込んで不純物層１５１からの厚さＴ１を３０ｎｍとした被覆膜１５２Ａを、不純物層１５１上へ成膜しても良い。
【００２４】
次に、図１１に示すように、熱酸化法によってトレンチ１５３を埋め込むように、シリコン酸化膜であって第１の拡散防止膜となる絶縁膜１５４を厚さＴ２が３ｎｍとなるように成膜した。この時の成膜条件は、酸素（Ｏ２）を原料ガスとし、流量を３ＳＬＭ（Standard Liter per Minute）、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また膜厚も、３ｎｍに限定されることはなく、２〜３ｎｍの範囲であれば良い。さらに、ＣＶＤ法によって絶縁膜１５４上に第３のポリシリコン膜となる被覆膜１５５を３５ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。
【００２５】
引き続いて、熱酸化法によって被覆膜１５５上に第２の拡散防止膜となるシリコン酸化膜である絶縁膜１５４ａを３ｎｍ厚となるように成膜した。図１１において、１５４、１５４ａで示す領域は空間ではなく絶縁膜である。この時の成膜条件は、絶縁膜１５４と同じとした。さらにＣＶＤ法によって、絶縁膜１５４ａ上に第４のポリシリコン膜となる被覆膜１５５ａを３５ｎｍ厚となるように成膜した。この時の成膜条件は、被覆膜１５５と同じとした。なお、図１０に示した被覆膜１５２Ａ上に絶縁膜１５４を成膜した場合には、絶縁膜１５４は、図１２に示すように、平坦な絶縁膜１５４Ａとなって被覆膜１５２Ａを覆っている。被覆膜１５５、絶縁膜１５４ａ、被覆膜１５５ａの成膜条件は、図１１において説明した夫々の条件と同じにした。
【００２６】
次に、図１３に示すように、ランプアニール法によって不純物層１５１（図１１）中の不純物を被覆膜１４９（図１１）と被覆膜１５２（図１１）へ熱拡散させた。この時のアニール条件は、窒素（Ｎ２）雰囲気において、加熱温度を１０００℃とした。なお加熱温度は、１０００℃に限定されることはなく、８００〜１２００℃の範囲であればよい。このアニールによって、被覆膜１４９と１５２には、不純物層１５１中の不純物が一様の濃度勾配を生じて存在しており、夫々の膜はドープ層１５６として一体化する。しかし、被覆膜１４９と１５２の膜厚が異なるので、拡散長の相違によって不純物層１５１と接していた面の反対側の面における不純物濃度も異なっている。さらに詳細に言えば、シリコンピラー１００ｂとの接触面における砒素濃度が、２．０×１０１９ atoms/cm３となっているのに対して、絶縁膜１５４との接触面における砒素濃度は、２．４×１０１８ atoms/cm３となっている。
【００２７】
なお、図１２に示した不純物層１５１をランプアニール法によって同様に熱拡散させると、図１４に示すように、ドープ層１５６Ａが形成されて、不純物層１５１（図１２）中の不純物が一様の濃度勾配を生じて存在している。ここでは、被覆膜１５２Ａ（図１２）が被覆膜１４９（図１２）よりも厚く形成されているため、絶縁膜１５４Ａとの接触面における砒素濃度は、５．２×１０１７atoms/cm３となって、図１３の状態よりも低減されている。
【００２８】
次に、図１３に続く図１５に示すように、６５０℃の熱処理によって、トレンチの底部においてドープ層１５６から不純物をシリコン基板１００に熱拡散させて、トレンチの底部に対応する領域に拡散層１５７を形成した。シリコン基板１００へ熱拡散した不純物は、Ｚ方向だけでなくＸ方向にも拡散するので、拡散層１５７の一部はシリコンピラー１００ｂの側面にも形成されている。なお、図１５と同様の熱処理による製造過程により、図１４におけるドープ層１５６Ａからも、図１６に示すように、トレンチの底部に対応する領域に同様の拡散層１５７が形成される。
【００２９】
次に、図１７に示すように、被覆膜１５５（１５５ａも含む）と絶縁膜１５４（１５４ａも含む）とドープ層１５６を異方性ドライエッチングにより除去した。これにより、新たなトレンチ１５８が形成され、トレンチ１５８の底部には拡散層１５７の一部が露出する。なお、図１６に示した構造でも、被覆膜１５５（１５５ａも含む）と絶縁膜１５４Ａ（１５４ａも含む）とドープ層１５６Ａを除去すると、図１７に示した構造となる。
【００３０】
次に、図１８に示すように、マスク膜１０４をマスクに用いて、シリコン基板１００を異方性ドライエッチングして、深さＨ２が５０ｎｍのトレンチ１５９ａを含む新たなトレンチ１５９を形成した。なおこのトレンチ１５９ａによって、拡散層１５７はＸ方向で２分割されて、新たな拡散層１５７ａ、１５７ｂ、１５７ｃ、１５７ｄが、シリコンピラー１００ｂの内部に形成される。
【００３１】
次に、図１９に示すように、５ｎｍ厚のシリコン窒化膜である絶縁膜１２７をＣＶＤ法によって、トレンチ１５９を含む全面に形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ１５９を埋め込んでから、エッチバックすることで１２０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。従って、絶縁膜１２８上には、浅くなったトレンチ１５９が残留している。この後、ＣＶＤ法によって、浅くなったトレンチ１５９を埋め込むようにシリコン酸化膜である絶縁膜１２９を形成した。この時、平面視すると図２０に示すようになっており、図３と同様に、トレンチ１５８（図１７）を埋め込んだ複数の絶縁膜１２９が、夫々平行状態となってＹ方向に延在している。
【００３２】
以上の製造過程を経て埋め込みビット線となる拡散層１５７ａ、１５７ｂ、１５７ｃ、１５７ｄが完成した。
【００３３】
次に、図２０に続く埋め込みワード線の製造方法について、図２１〜図３０を参照しながら説明する。このうち図２１と図３０は平面図であり、図２２Ａ〜図２９Ａは図２１のＡ-Ａ線断面、図２２Ｂ〜図２９Ｂは図２１のＢ-Ｂ線断面を示したものである。ここで図２２Ａ〜図２９Ａは、前述の埋め込みビット線の製造方法で示した断面図と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図２２Ｂ〜図２９Ｂはビット線と垂直な方向で隣接したワード線の位置関係を示すものである。
【００３４】
図２１の平面図に示したように、フォトリソグラフィとドライエッチングにより、Ｘ方向に延在するワード線開口１３０ａをマスク膜１０４とシリコンピラー１００ｃ（半導体ピラー１００ｃ）となるシリコン基板１００に形成した。図２２Ａと図２２Ｂに示したように、ワード線開口１３０ａ（図２１）を有するトレンチ１３０の底部には、シリコン基板１００と絶縁膜１２８が露出している。本実施形態では、トレンチ１３０の幅Ｗ２は６３ｎｍとした。
【００３５】
次に、図２３Ａ、図２３Ｂに示すように、熱酸化法により、シリコン基板１００のトレンチ１３０に１０ｎｍ厚のシリコン酸化膜である絶縁膜１３１を形成した。この時、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面部ならびにシリコン基板１００の上面部（トレンチ１３０の底面部）は、ゲート絶縁膜となる絶縁膜１３１で覆われる。
【００３６】
次に、図２４Ａ、図２４Ｂに示すように、トレンチ１３０を含む全面に、ＣＶＤ法により厚さ４ｎｍの窒化チタンであるバリア膜１３２を形成した。さらにトレンチ１３０を埋め込むように、タングステンである導電膜１３３をＣＶＤ法により形成した。この後、ＣＭＰ（Chemical Mechanical Polishing）にて絶縁膜１２９上に残留している導電膜１３３を除去した。この時、図２４Ｂに示すように、シリコンピラー１００ｃ（半導体ピラー１００ｃ）は、ゲート絶縁膜となる絶縁膜１３１とバリア膜１３２と導電膜１３３で覆われる。
【００３７】
次に、図２５Ａ、図２５Ｂに示すように、導電膜１３３をエッチバックして厚さ５０ｎｍの導電膜１３３ａとすると、新たなトレンチ１３４が形成される。このエッチバック条件は、バリア膜１３２も導電膜１３３と等速で除去できるので、図２５Ｂに示すように、トレンチ１３４の側面には、バリア膜１３２は残留していない。このため、バリア膜１３２は、トレンチ１３４の底面において導電膜１３３ａの底面と側面部を覆うバリア膜１３２ａとして存在している。
【００３８】
次に、図２６Ａ、図２６Ｂに示すように、トレンチ１３４を覆うようにＣＶＤ法による１８ｎｍ厚のシリコン酸化膜である絶縁膜１３５を成膜した。この絶縁膜１３５は、均一な厚さで成膜されるので、図２６Ｂに示すように、幅Ｗ3が２７ｎｍである新たなトレンチ１３４ａが形成される。なお図２６Ａは、トレンチ１３４ａの側面部に成膜された絶縁膜１３５の断面を示しているので、絶縁膜１３５は絶縁膜１２９の上面まで覆っている。
【００３９】
次に、図２７Ａ、図２７Ｂに示すように、エッチバックにより、トレンチ１３４ａを境にして絶縁膜１３５を分割した。同様にして、導電膜１３３ａとバリア膜１３２ａ（図２６Ｂ）を分割すると、夫々導電膜１３６ａ、１３６ｂ、１３６ｃ、１３６ｄと、バリア膜１３７ａ、１３７ｂ、１３７ｃ、１３７ｄが形成される。ここで、導電膜１３６ａとバリア膜１３７ａは、ゲート絶縁膜となる絶縁膜１３１上でワード線１３８ａとなる。ワード線１３８ｂ、ワード線１３８ｃ、ワード線１３８ｄも同様である。ここでワード線１３８ｂとワード線１３８ｃは、一体化してシリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面を覆って、ダブルゲートとして機能する。その他のワード線１３８ａと１３８ｄも対となるワード線を図示していないが、同様にダブルゲートとなっている。なおエッチバックによって新たなトレンチ１３９が形成されるが、隣接するワード線１３８ａ〜１３８ｄが短絡するのを防止するため、トレンチ１３９の底面はバリア膜１３７ａ〜１３７ｄの底面よりも深い位置にまで形成した。
【００４０】
次に、図２８Ａ、図２８Ｂに示すように、ウエットエッチングによって、トレンチ１３９に残留しているシリコン酸化膜である絶縁膜１３５を除去して、新たなトレンチ１４０を形成した。この時、タングステンと窒化チタンであるワード線１３８とシリコン窒化膜であるマスク膜１０４と絶縁膜１２７は、除去されずに残留する。
【００４１】
次に、図２９Ａ、図２９Ｂに示したように、ＣＶＤ法によってトレンチ１４０を覆うように８ｎｍ厚のシリコン窒化膜である絶縁膜１４１を成膜した。さらに、回転塗布法によってトレンチ１４０を埋め込むようにシリコン酸化膜である絶縁膜１４２を形成した。この後、ＣＭＰによって、絶縁膜１４１上の絶縁膜１４２を除去して平坦化した。この時、図２９Ａ又は図２９Ｂを平面視すると図３０に示すようになっており、図２１と同様に、ワード線１３８を埋め込んだトレンチ１４０が、夫々平行状態となってＸ方向に延在している。なおトレンチの右端が分離されていないのは、前述したダブルゲート構造とした２本のワード線をその端部で一体化することで、電気的な制御を一括して行なうためである。また図２９Ａに示すように、ビット線１２０ｂは、絶縁膜１２８によってワード線１３８と絶縁されている。
【００４２】
この後、マスク膜１０４を除去してシリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線層を形成する工程などを経て、図１に示したＤＲＡＭとなる半導体デバイスが完成する。
【００４３】
従来技術では、図６で示したように、トレンチ１４８の側面部となっているシリコンピラー１００ｂを絶縁膜１４７で覆ってから、トレンチ１４８の底部で露出していたシリコン基板１００へ不純物をイオン注入することで、図１５に示される拡散層１５７のような拡散層を形成していた。このとき、イオン注入角度が制御限界以上となるのに伴って、トランジスタのチャネル領域を覆っている絶縁膜１４７にも不純物が注入されてしまうので、発明が解決しようとする課題において説明したように、絶縁膜１４７を貫通した不純物の一部がシリコンピラー１００ｂのチャネル領域に到達して、トランジスタが誤動作してしまう問題があった。
【００４４】
しかしながら、上述した本実施形態によれば、トレンチ１４８の底部で露出していたシリコン基板１００へ不純物を熱拡散させることで、拡散層１５７（図１５）を形成している。このときシリコン基板１００へ熱拡散した不純物は、シリコンピラー１００ｂまで容易に拡散することができるので、チャネル領域の直下にソース／ドレイン（Ｓ／Ｄ）の一方となる拡散層１５７ａ〜１５７ｄ（図１８）を容易に形成することができる。
【００４５】
図３１〜図６７を参照して、本発明の第２の実施形態による半導体デバイスの埋め込みビット線までの製造過程を説明する。図３１及び図３２は、本発明が適用される半導体デバイスの概要を示した投影図及び平面図である。また図３３〜図６７は、本発明による半導体デバイスの埋め込みビット線の製造過程を示している。
【００４６】
図３１および図３２を用いて、本発明が適用される半導体デバイスの概要についてＤＲＡＭを例として説明する。図３１は、ＤＲＡＭのメモリセル部の一部を斜視した模式図である。図３２は図３１に対応する平面図である。
【００４７】
まず、図３１を参照する。キャパシタ１１３は、シリコンからなる半導体基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ上に形成されており、トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、ビット線１０５ａ、１０５ｂは、夫々に対応するシリコンピラー１０１と１０２を取り囲むように、各々異なる高さで且つ垂直方向に延在して形成されている。すなわち、各々のワード線１０８は、ビット線１０５より高い位置でＸ方向に延在しており、各々のビット線１０５はトレンチの最深部に形成されＸ方向と直角なＹ方向に延在している。単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１０５ａとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａはビット線１０５ａと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。
【００４８】
ワード線１０８ｂと１０８ｃの間は絶縁膜で分離しているので、２本のワード線が１つのシリコンピラーに接続されたダブルゲート構造となっているが、ビット線は、片側のシリコンピラーだけに接続されている。従ってビット線は、接続する反対側のシリコンピラーとはシリコンビラー側面に形成された絶縁膜（シリコン酸化膜）によって、未接続状態になっており、接続するシリコンピラー側の絶縁膜だけを開口してシリコンピラー内に形成された拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。以上のように、基本構成は、発明が解決しようとする課題の説明で用いた図１と同じである。
【００４９】
次に、図３２を参照する。本実施形態におけるメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃがＸ方向およびＸ方向に直角なＹ方向に規則的に配置されている。図３２では、説明の便宜上９個のシリコンピラーを記載しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置されるものである。したがって、ビット線およびワード線も数百〜数千オーダーの本数となっている。Ｘ方向に配置された各シリコンピラー１０１と１０２と１０３の間にはＹ方向に延在するビット線１０５ａ、１０５ｂが形成される。各ビット線１０５は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００５０】
次に、図３１および図３２に示した半導体デバイスのうち、埋め込みビット線の製造方法について、図３３〜図６７を参照しながら説明する。このうち、図３３と図６７は平面図であり、図３４〜図６６は図３３のＡ−Ａ線断面を示したものである。
【００５１】
図３４に示すように、シリコン基板（半導体基板）１００上に、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ法により成膜した。
【００５２】
次に、フォトリソグラフィとドライエッチングにより、Ｙ方向に延在するビット線開口１０５ｃをマスク膜１０４に形成した。なお、図３３の平面図に示したように、各ビット線開口１０５ｃの端部は、コンタクトを形成する領域であってやや幅広に形成されているが、ビット線の形成に悪影響は生じない。ビット線開口１０５ｃの底部にはシリコン基板（半導体基板）１００が露出している。本実施形態では、開口１０５ｃの幅Ｗ４は４５ｎｍとした。
【００５３】
次に、図３５に示すように、マスク膜１０４をマスクに用いてシリコン基板（半導体基板）１００を異方性ドライエッチングして、深さＨ３が２５０ｎｍのトレンチ１０６を形成した。このトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂ（半導体ピラー１００ｂ）が形成される。
【００５４】
次に、図３６に示すように、トレンチ１０６の内壁およびマスク膜１０４の上面に、トレンチ１０６の底面における膜厚Ｔ３が１０ｎｍとなるように、ラジカル酸化法により、シリコン酸化膜である絶縁膜１０７を形成した。
【００５５】
次に、図３７に示すように、減圧ＣＶＤ法により、隣接したシリコンピラー（半導体ピラー）１００ｂによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜１０９を形成した。
【００５６】
次に、図３８に示すように、埋め込み膜１０９および絶縁膜１０７を等速でエッチングする異方性ドライエッチングにより、トレンチ１０６の底面から夫々の膜の上面までの高さＨ４が５０ｎｍとなるように、エッチバックした。この結果、トレンチ１０６の底部を覆う絶縁膜１０７ａと絶縁膜１０７ａの内部に埋め込まれた埋め込み膜１０９ａが形成される。この結果、絶縁膜１０７ａと埋め込み膜１０９ａの上面には新たなトレンチ１０６ａが形成される。この段階では、埋め込み膜１０９ａはビット線として機能するものではない。
【００５７】
次に、図３９に示すように、熱酸化法により、トレンチ１０６ａの側面（内壁）に膜厚Ｔ４が３ｎｍのシリコン酸化膜である絶縁膜１１０を形成した。この結果、残存するトレンチ１０６ａの開口幅Ｗ５は３９ｎｍ確保される。
【００５８】
次に、図４０に示すように、アンモニア水（ＮＨ3）によるウエットエッチングにより、埋め込み膜１０９ａを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされない。したがって、シリコン酸化膜である絶縁膜１０７ａは、底面の膜厚（Ｔ３）を１０ｎｍに維持したまま残存する。また、シリコン酸化膜である絶縁膜１１０も、膜厚Ｔ５を３ｎｍに維持したまま残存する。ここで、埋め込み膜１０９ａを除去したことにより、トレンチ１０６ａの底部に新たなトレンチ１０６ｂが形成される。
【００５９】
次に、図４１に示すように、トレンチ１０６ａおよび１０６ｂを埋め込むように、全面にシリコン膜である埋め込み膜１１１を形成した。
【００６０】
次に、図４２に示すように、異方性ドライエッチングにより埋め込み膜１１１をエッチバックし、トレンチ１０６ａに対応する部分だけを露出させた。これにより、絶縁膜１０７ａの上面と同じ位置の上面を有し、埋め込み膜１１１からなる新たな埋め込み膜１１１ａを形成した。また、この段階で新たなトレンチ１１２が形成される。トレンチ１１２の開口幅は３９ｎｍが確保される。
【００６１】
次に、図４３に示すように、トレンチ１１２の内面を含む全面に厚さ５ｎｍのシリコン窒化膜をＣＶＤ法により形成した後、異方性ドライエッチングによりエッチバックし、シリコン窒化膜からなるサイドウォール絶縁膜１１４を形成した。図４３において、１１４で示す領域は空間ではなく絶縁膜である。これにより、マスク膜１０４上に形成されたサイドウォール絶縁膜１１４および埋め込み膜１１１ａ上に形成されたサイドウォール絶縁膜１１４は除去される。サイドウォール絶縁膜１１４は、後のウエットエッチング工程において、絶縁膜１１０がエッチングされるのを防止する役割を有する。この段階ではトレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅Ｗ６は２９ｎｍとなっている。
【００６２】
次に、図４４に示すように、表面が露出している埋め込み膜１１１ａをエッチバックし、さらに３０ｎｍ掘り下げる。これにより、図４２において形成した段階では垂直方向の厚さが４０ｎｍであった埋め込み膜１１１ａは、厚さ１０ｎｍの埋め込み膜１１１ｂとなる。また、掘り下げられた領域は、新たなトレンチ１１２ｂを形成し、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃを形成する。
【００６３】
次に、図４５に示すように、エッチング犠牲層となる厚さ７ｎｍの窒化チタン膜をＣＶＤ法により全面に形成した後、異方性ドライエッチングによりエッチバックし、トレンチ１１２ｃの側面にサイドウォール１１５を形成した。これにより、トレンチ１１２ｂの側面に露出していた絶縁膜１０７ａもサイドウォール１１５で被覆される。サイドウォール１１５の形成に当たっては、埋め込み膜１１１ｂの上面上の窒化チタン膜を除去する（図４５中黒丸で示した部分）と同時に、マスク膜１０４の上面より２５ｎｍ下がった位置にサイドウォール１１５の上面が位置するように制御する。
【００６４】
次に、図４６に示すように、トレンチ１１２ｃ（図４５）内に残存する空間を埋め込むように、シリコン酸化膜である絶縁膜１１６を形成する。絶縁膜１１６は、ＣＶＤ法、ＡＬＤ法（Atomic Layer Deposition）あるいは回転塗布法を用いることができる。
【００６５】
次に、図４７に示すように、絶縁膜１１６をエッチバックして、サイドウォール１１５をカバーするような絶縁膜１１６ａを形成すると同時に、その上方にトレンチ１１７を形成した。絶縁膜１１６ａの形成に当たっては、その上面がマスク膜１０４の上面から１５ｎｍ下に位置するように形成すると共に、窒化チタンからなるサイドウォール１１５の上面が露出しないように制御する。本実施形態では、窒化チタンからなるサイドウォール１１５の上面と埋め込み絶縁膜１１６ａの上面との垂直方向の間隔を１０ｎｍとしているが、５〜１５ｎｍの範囲であれば良い。トレンチ１１７の開口幅Ｗ７は、図４３の段階と同じで２９ｎｍとなっている。
【００６６】
次に、図４８に示すように、トレンチ１１７内面を含む全面に厚さ５ｎｍのシリコン膜である保護膜１１８をＣＶＤ法により形成した。保護膜１１８は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜（ポリシリコン）とすることが好ましい。保護膜１１８を形成した後、トレンチ１１７内の両側の側面に形成された保護膜１１８ｂ、１１８ｃの内、片側の保護膜１１８にのみ不純物を導入するために、斜めイオン注入法によりフッ化ボロン（ＢＦ2）を注入した。ここでは一例として、保護膜１１８ｂに注入する斜めイオン注入法を示している。不純物の導入は、後の工程で説明するビット線コンタクトを形成するべきピラーと反対側の側壁に形成された保護膜１１８に対して実施する。
【００６７】
これにより、マスク膜１０４上に形成された保護膜１１８ａと、トレンチ１１７の側面に形成された垂直面となる保護膜１１８ｂと、埋め込み絶縁膜１１６ａ上に形成された水平面となる保護膜１１８の一部（左側半分）に不純物が注入される。ここでは、水平面と垂直面の両方にイオン注入する必要があるため、それぞれの注入部位に最適なイオン注入となるように、角度の異なる２段階注入を用いることもできる。本実施形態では、注入角度２７°〜４５°の条件を用いた。ここで、注入角度とは、半導体基板表面に対する垂線からの傾斜角を意味している。また、本実施形態で上記の２段注入を行なう場合は、２７°と４５°の注入角度を組み合わせる。ただし、注入角度は、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して変更することができる。
【００６８】
次に、図４９に示すように、アンモニア水（ＮＨ3）によるウエットエッチングにより、不純物が注入されていない保護膜１１８ｃと絶縁膜１１６ａ上の右側半分に形成された保護膜１１８を除去して、シリコン窒化膜からなるサイドウォール絶縁膜１１４と、絶縁膜１１６ａの右側半分を露出させた。
【００６９】
次に、図５０に示すように、保護膜１１８をマスクとして、露出している絶縁膜１１６ａの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール１１５の上面を露出させた。この時、左側のサイドウォール１１５は、絶縁膜１１６ａおよび保護膜１１８でカバーされており露出しない。逆に言えば、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図４８における保護膜１１８に対するイオン注入の不純物導入領域を制御する必要があるので、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して注入角度を決定する。
【００７０】
次に、図５１に示すように、上面が露出している窒化チタンからなる右側のサイドウォール１１５をウエットエッチングにより選択的に除去した。エッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。これにより、シリコン窒化膜からなるサイドウォール絶縁膜１１４、トレンチ１０６に形成されていた絶縁膜１０７ａの一部、および埋め込み膜１１１ｂの上面の一部が露出する。
【００７１】
次に、図５２に示すように、イオン注入され、基板表面に残存している保護膜１１８（図５０）を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜１０４と絶縁膜１１６ａの上面が露出する。
【００７２】
次に、図５３に示すように、フッ化水素酸（ＨＦ）含有溶液により側面の一部が露出している絶縁膜１０７ａをエッチングし、シリコンピラー（半導体ピラー）１００ｂの一部を露出させる側面開口１００ａを形成した。側面開口１００ａは、サイドウォール絶縁膜１１４の底面と埋め込み膜１１１ｂの上面との間に形成される。この時、絶縁膜１１６ａも同時に除去される。しかし、絶縁膜１１０は、シリコン窒化膜からなるサイドウォール絶縁膜１１４で保護されているため、エッチングされずに残存する。
【００７３】
次に、図５４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５（図５０）をウエットエッチングにより選択的に除去した。これにより、図４４で形成したトレンチ１１２ｃが露出した状態となる。
【００７４】
次に、図５５に示すように、ＣＶＤ法によってトレンチ１１２ｃの内部を覆うように、第１のポリシリコン膜となる被覆膜１１９を１０ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また、この段階で新たなトレンチ１１２ｄが形成される。
【００７５】
次に、図５６に示すように、露出している被覆膜１１９上へ砒素（Ａｓ）である不純物をその濃度が１．０×１０１５ atoms/cm２となるように吸着させて、不純物層１２０を形成した。この吸着条件は、アルシン（ＡｓＨ３）を原料ガスとし、流量を４００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。この温度範囲では、アルシンが分解して砒素が十分に生ずるので、被覆膜１１９へ容易に砒素を吸着させることができる。また、ここではトレンチ１１２ｄが残留している。
【００７６】
次に、図５７に示すように、ＣＶＤ法によってトレンチ１１２ｄを埋め込むように、不純物層１２０上へ第２のポリシリコン膜となる埋め込み膜１２１を被覆膜１１９からの厚さＴ６が１３０ｎｍとなるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。ここで、図５７の破線部を拡大させた図５８に示すように、絶縁膜１０７と絶縁膜１１０及びサイドウォール絶縁膜１１４で囲まれた側面開口１００ａの内側は、被覆膜１１９で一様に埋め込まれている。
【００７７】
次に、図５９に示すように、熱酸化法によって埋め込み膜１２１上に第１の拡散防止膜となるシリコン酸化膜である絶縁膜１２２を３ｎｍ厚となるように成膜した。この時の成膜条件は、酸素（Ｏ２）を原料ガスとし、流量を３ＳＬＭ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また膜厚も、３ｎｍに限定されることはなく、２〜３ｎｍの範囲であれば良い。さらに、ＣＶＤ法によって絶縁膜１２２上に第３のポリシリコン膜となる被覆膜１２３を３５ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。引き続いて、熱酸化法によって被覆膜１２３上に第２の拡散防止膜となるシリコン酸化膜である絶縁膜１２２ａを３ｎｍ厚となるように成膜した。この時の成膜条件は、絶縁膜１２２と同じとした。図５９において、１２２、１２２ａで示す領域は空間ではなく絶縁膜である。さらにＣＶＤ法によって、絶縁膜１２２ａ上に第４のポリシリコン膜となる被覆膜１２３ａを３５ｎｍ厚となるように成膜した。この時の成膜条件は、被覆膜１２３と同じとした。
【００７８】
このように、拡散防止膜となるシリコン酸化膜である絶縁膜とポリシリコン膜である被覆膜を交互に成膜した積層膜にすることによって、積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散の防止効果が向上するので、積層膜の薄膜化が可能となって、成膜工程のスループットを向上させることができる。なお、積層膜の積層回数は２回に限定されることはなく、外方拡散の許容量に応じて設計されるものであり、積層膜の最上層におけるポリシリコン膜である被覆膜の有無も同様である。
【００７９】
図５５〜図５９に示した製造方法では、夫々個別の製造装置を用いても良いが、１つの製造装置において加工レシピを変更しながら夫々の加工を行うのが好ましい。１つの製造装置を用いることによって、シリコン基板１００（シリコンウェハ）を別の製造装置へ搬送する手間を省けるので、スループットを向上させることができる。
【００８０】
次に、図６０に示すように、ランプアニール法によって不純物層１２０（図５９）中の不純物を被覆膜１１９（図５９）と埋め込み膜１２１（図５９）へ熱拡散させた。この時のアニール条件は、窒素（Ｎ２）雰囲気において、加熱温度を１０００℃とした。なお加熱温度は、１０００℃に限定されることはなく、８００〜１２００℃の範囲であればよい。このアニールによって、被覆膜１１９と埋め込み膜１２１には、不純物層１２０中の不純物が一様の濃度勾配を生じて存在しており、夫々の膜はドープ層１２４として一体化する。しかし、被覆膜１１９と埋め込み膜１２１の膜厚が大きく異なるので、拡散長の相違によって不純物層１２０と接していた面の反対側の面における不純物濃度も異なっている。さらに詳細に言えば、シリコンピラー１００ｂとの接触面における砒素濃度が、１．０×１０１８ atoms/cm３となっているのに対して、絶縁膜１２２との接触面における砒素濃度は、１．０×１０１０ atoms/cm３となっている。
【００８１】
次に、図６１に示すように、被覆膜１２３と絶縁膜１２２とドープ層１２４と埋め込み膜１１１ｂを異方性ドライエッチングにより、エッチバックした。これにより、側面開口１００ａにおいては、サイドウォール絶縁膜１１４がマスクとなってドープ層１２４が残存し、シリコンピラー（半導体ピラー）１００ｂへのコンタクト１２４ａが形成される。
【００８２】
次に、図６２に示すように、シリコン窒化膜からなるサイドウォール絶縁膜１１４（図６１）を選択的にウエットエッチングで除去し、絶縁膜１１０を露出させた。これにより側面開口１００ａは、図４０で形成したトレンチ１０６ｂの一部分が、絶縁膜１０７ａからコンタクト１２４ａに置き換わった状態となっている。また、この段階で第１の溝となる新たなトレンチ１０６ｃが形成される。
【００８３】
次に、図６３に示すように、第１の溝となるトレンチ１０６ｃ内を含む全面に、厚さ４ｎｍの窒化チタンであるバリア膜１２５をＣＶＤ法により形成した。なお、バリア膜１２５の形成に先立ち、ＣＶＤの同じ反応室において、シリコン基板１００の表面に厚さ１ｎｍのチタンを形成している。このチタンは、ヒ素をドープしたシリコン膜からなるコンタクト１２４ａの表面に堆積すると同時に、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。シリコン基板１００以外の絶縁膜上に形成されたチタンは、窒化チタン形成時に窒化されて、窒化チタンに変換される。また、このバリア膜１２５を形成する６５０℃の熱処理によって、コンタクト１２４ａからヒ素がシリコン基板（半導体基板）１００に拡散し、シリコンピラー（半導体ピラー）１００ｂの一方の側面部に拡散層１２０ａが形成される。拡散層１２０ａの形成は、図６０のドープ層１２４を形成した後に連続して行なっても良い。
【００８４】
次に、図６４に示すように、第１の溝となるトレンチ１０６ｃを埋め込むように、バリア膜１２５の全面にタングステンである導電膜１２６をＣＶＤ法により形成した。
【００８５】
次に、図６５に示すように、異方性ドライエッチングにより導電膜１２６とバリア膜１２５を絶縁膜１０７ａの上面の位置までエッチバックした。これにより、シリコンピラー（半導体ピラー）１００ｂで構成された第１の溝であるトレンチ１０６ｃに、絶縁膜１０７ａで囲まれたバリア膜１２５ａと導電膜１２６ａからなるビット線１２６ｂが形成される。ビット線１２６ｂは、その側面部において図示しないチタンシリサイドとコンタクト１２４ａを介して、拡散層１２０ａと接続される。またエッチバックによって、ビット線１２６ｂ上に新たなトレンチ１０６ｄが形成される。次に、ウエットエッチングにより絶縁膜１１０（図６４）を除去して、シリコンピラー（半導体ピラー）１００ｂの側面部の一部を露出させる。
【００８６】
次に、図６６に示すように、１０ｎｍ厚のシリコン窒化膜である絶縁膜１２７をＣＶＤ法によって、トレンチ１０６ｄを含む全面に形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ１０６ｄを埋め込んでから、エッチバックすることで７０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。従って、絶縁膜１２８上には、浅くなったトレンチが残留する。この後、ＣＶＤ法によって、浅くなったトレンチを埋め込むようにシリコン酸化膜である絶縁膜１２９を形成した。この時、平面視すると図６７に示すようになっており、図３３と同様に、ビット線１２６ｂ（図６６）を埋め込んだ複数のトレンチ１０６ｃが、夫々平行状態となってＹ方向に延在している。
【００８７】
以上の状態で埋め込みビット線が完成したため、次に埋め込みワード線の製造に移行するが、埋め込みワード線の製造方法は図２１〜図３０を参照して説明した製造方法と同じであるので、説明は省略する。
【００８８】
第２の実施形態においても、シリコンピラー１００ｂの一部を露出させた側面開口１００ａから不純物を熱拡散させることで、シリコンピラー１００ｂへ拡散層１２０ａを形成している。このとき側面開口１００ａはチャネル領域の直下に形成しているので、一方のソース／ドレイン（Ｓ／Ｄ）となる拡散層１２０ａも、チャネル領域の直下へ容易に形成することができる。
【００８９】
なお本発明では、イオン注入に代えて、拡散層を設ける半導体ピラーの近傍に不純物をドープしたポリシリコンを形成し、その不純物を熱拡散法で半導体ピラー内に拡散させている。縦型トランジスタにおける半導体ピラーには、一方の側面に、拡散層が形成されており、対峙したもう一方の側面に他の拡散層やビット線が設けられている。そのため、一方の側面に形成する拡散層は、熱拡散によって対峙する側面に到達することなく、半導体ピラーを構成する一方の側面部だけに設ける必要がある。このような構造上の規制から、不純物は拡散係数の小さい砒素（As）が用いられている。砒素は、毒性の非常に強い物質であるので、半導体基板（ウェハ）から大気中への外方拡散をできる限り少なくして、人体に対する悪影響を回避しなければならない。特に縦型トランジスタでは、砒素をシリコンピラー内へ熱拡散させる必然性から、砒素を高濃度としなければならないので、熱拡散に伴う外方拡散を防止する必要がある。
【００９０】
本発明では、不純物を含んだポリシリコン膜上に拡散防止膜を形成しており、さらに拡散防止膜となるシリコン酸化膜である絶縁膜とポリシリコン膜である被覆膜を交互に成膜した積層膜にすることによって、積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散の防止を向上させる効果も奏する。この結果、漏洩した砒素によって、製造従事者の健康を損なうことなく、安全な製造環境を確保することができる。
【００９１】
さらに、防止効果が一定である場合、積層膜では単層のポリシリコン膜よりも薄膜化が可能となるので、成膜工程のスループットも向上させることができる。なお、積層膜の積層回数は２回に限定されることはなく、外方拡散の許容量に応じて設計されるものであり、積層膜の最上層におけるポリシリコン膜である被覆膜の有無も同様である。図７乃至図１２並びに図５５乃至図５９に示した製造方法では、夫々個別の製造装置を用いても良いが、１つの製造装置において加工レシピを変更しながら夫々の加工を行うのが好ましい。１つの製造装置を用いることによって、シリコン基板１００（シリコンウェハ）を別の製造装置へ搬送する手間を省けるので、スループットを向上させることができる。
【００９２】
以上、本発明をいくつかの実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９３】
１００ 半導体基板（シリコン基板）
１０１、１０２、１０３ シリコンピラー（半導体ピラー）
１０４ マスク膜
１０８ ゲート電極
１１３ キャパシタ
１４４ 絶縁膜
１４６ 拡散層
１４７ 絶縁膜
１４９ 被覆膜（第１のポリシリコン膜）
１５１ 不純物層
１５２、１５２Ａ 被覆膜（第２のポリシリコン膜）
１５４、１５４Ａ 絶縁膜（第１の拡散防止膜）
１５４ａ 絶縁膜（第２の拡散防止膜）
１５５ 被覆膜（第３のポリシリコン膜）
１５５ａ 被覆膜（第４のポリシリコン膜）
１５６、１５６Ａ ドープ層
１５７、１５７ａ〜１５７ｄ 拡散層
【技術分野】
【０００１】
本発明は半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)では、高密度化とともに、その構成要素であるゲート、ソース、ドレインを平面上にレイアウトすることが困難となりつつあり、最小配線ピッチが90nm以下のＤＲＡＭ（Dynamic Random Access Memory）では、立体的なレイアウトが必要となってきている。ここで、立体的なレイアウトとは、半導体基板の主面に対して垂直方向とした半導体の柱（以降、半導体ピラーと称するが、半導体がシリコンである場合はシリコンピラーと表記する）の上端部と下端部にソース／ドレイン（Ｓ／Ｄ）を設け、さらに中間部の表面には、ゲート絶縁膜並びにゲート電極（ワード線）を配置して、各構成要素を半導体基板の主面に対して積み重ねた構造（以降、縦型トランジスタと称する）としたものである。縦型トランジスタの一例が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、ＤＲＡＭのメモリセルを構成する縦型トランジスタの概要を投影図で示したものである。以降では、Ｘ、Ｙ、Ｚの３方向を用いて説明を行なうために、必要に応じ、図面にはＸ、Ｙ、Ｚの各方向を示す。シリコンからなる半導体基板１００（以降、シリコン基板１００と称する）には、Ｙ方向に延在するトレンチ１４３ａ、１４３ｂ、１４３ｃ、１４３ｄ（以降、４つのトレンチをまとめてトレンチ１４３と称することがある）が設けられている。トレンチ１４３ａと１４３ｂ及びトレンチ１４３ｂと１４３ｃの間の領域には、トランジスタのチャネルとなるシリコンピラー１０１ａ、１０１ｂ、１０２ａ、１０２ｂがシリコン基板１００の法線となるＺ方向に設けられている。同様に、シリコンピラー１０１ｃも、一方のトレンチ１４３ｃと他方の図示していないトレンチの間に位置している。以降、シリコンピラー１０１ａ、１０１ｂ、１０１ｃをまとめてシリコンピラー１０１と称し、シリコンピラー１０２ａ、１０２ｂをまとめてシリコンピラー１０２と称することがある。シリコンピラー１０１ａの両側壁にはＸ方向に延在する一対の埋め込みゲート電極１０８ａ、１０８ｂが設けられ、隣接するシリコンピラー１０２ａの両側壁にもＸ方向に延在する一対の埋め込みゲート電極１０８ｃ、１０８ｄが設けられている。以降、４つのゲート電極をまとめてゲート電極１０８と称することがある。これらのゲート電極１０８は、ワード線として機能する。
【０００５】
前記シリコンピラーの内部には、拡散層１４６ａ、１４６ｂ、１４６ｃ、１４６ｄ、１４６ｅ、１４６ｆ、１４６ｇ（以降、ダミーである拡散層１４６ａを除いた６つの拡散層をまとめて拡散層１４６と称することがある）が設けられている。これらの拡散層１４６は、ビット線として機能する。トレンチ１４３ａ、１４３ｂ、１４３ｃ、１４３ｄには、夫々絶縁膜１４４ａ、１４４ｂ、１４４ｃ、１４４ｄ（以降、４つの絶縁膜をまとめて絶縁膜１４４と称することがある）を埋め込んで、トレンチを介して対峙している拡散層１４６ａ乃至１４６ｇを夫々絶縁している。特に、シリコンピラーを取り囲んでいるトレンチ１４３ｄを埋め込んだ絶縁膜１４４ｄは、ＳＴＩ（Shallow Trench Isolation）１４５となって、トレンチ１４３ａと１４３ｂと１４３ｃの端部を終端させて絶縁している。
【０００６】
平面視において、ビット線として機能する拡散層１４６の延在方向（Ｙ方向）は、ワード線の延在方向（Ｘ方向）に直角な方向となっている。シリコン基板１００に設けられた拡散層１４６は、トランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層となっており、各々のシリコンピラー１０１と１０２の上部にはトランジスタの他方のソース／ドレイン（Ｓ／Ｄ）を構成する拡散層（図示せず）が設けられている。各々のシリコンピラー１０１と１０２の上には、キャパシタ１１３が設けられている。シリコンピラー１０１ａに注目すると、シリコンピラー１０１ａの内部に設けられて、一方のソース／ドレイン（Ｓ／Ｄ）となる拡散層１４６ｂ、１４６ｃと、シリコンピラー１０１ａの両側壁に設けられる一対のゲート電極１０８ａ、１０８ｂと、シリコンピラー１０１ａの上部に設けられた他方のソース／ドレイン（Ｓ／Ｄ）となる拡散層とで、一つの縦型トランジスタが構成されている。
【０００７】
このような縦型トランジスタとすることによって、単位メモリセルあたりの占有面積を縮小することができるので、ＭＯＳＦＥＴの高密度化が可能となる。縦型トランジスタでは、ビット線をゲート電極よりも下方に配置した階層構造とするために、ビット線とする拡散層を半導体ピラーの底面に近い内部に設けている。また、ＭＯＳＦＥＴの占有面積を小さくするには、絶縁膜を埋め込むトレンチの開口径を小さくしなければならないので、トレンチのアスペクト比（深さ／開口径）が増加する傾向にある。そのため、ビット線となる拡散層を形成する手段としては、トレンチの上方からのイオン注入法を採用することができない。これは、拡散層を設けるシリコンピラーがチャネルとなるシリコンピラーの直下に位置しており、イオン注入法では、トレンチの形状ばらつきによって、チャネルとなるシリコンピラーにも不要なイオンを注入してしまうためである。このような不要なイオン注入は、以後のトランジスタの誤動作を誘発するために、イオン注入法を採用する際の大きな課題となっていた。
【０００８】
本発明はこのような課題を解決しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板の法線方向に複数の半導体ピラーを形成する工程と、前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程と、前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物層上に第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程と、前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて拡散層を形成する工程と、を含む半導体デバイスの製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体ピラーを露出させている溝の側面を絶縁膜で覆ってから、溝の内部全体に不純物を含んだポリシリコン膜を形成して、溝の底部において半導体ピラー内へ不純物を熱拡散することで、チャネル領域となる領域の直下だけにビット線となる拡散層を形成することができる。これにより、不要なイオン注入に起因したこれまでのトランジスタの誤動作を無くすことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用され得るＤＲＡＭのメモリセルを構成する縦型トランジスタ（複数）の一例の概要を投影図で示したものである。
【図２】図１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３】本発明の第１の実施形態による半導体デバイスの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図４に続く製造段階を示す断面図である。
【図６】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図５に続く製造段階を示す断面図である。
【図７】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図６に続く製造段階を示す断面図である。
【図８】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図７に続く製造段階を示す断面図である。
【図９】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図８に続く製造段階を示す断面図である。
【図１０】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図９に示される製造段階に代えて実行される製造段階を示す断面図である。
【図１１】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図９に続く製造段階を示す断面図である。
【図１２】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１０に続く製造段階を示す断面図である。
【図１３】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１１に続く製造段階を示す断面図である。
【図１４】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１２に続く製造段階を示す断面図である。
【図１５】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１３に続く製造段階を示す断面図である。
【図１６】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１４に続く製造段階を示す断面図である。
【図１７】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１５または図１６に続く製造段階を示す断面図である。
【図１８】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１７に続く製造段階を示す断面図である。
【図１９】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図１８に続く製造段階を示す断面図である。
【図２０】図１９の平面図である。
【図２１】本発明の第１の実施形態による半導体デバイスの製造方法のうち、埋め込みワード線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図２２Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２１に続く製造段階を示す、図２１のＡ−Ａ線断面図である。
【図２２Ｂ】図２２Ａの製造段階を別角度で示す、図２１のＢ−Ｂ線断面図である。
【図２３Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２２Ａに続く製造段階を示す断面図である。
【図２３Ｂ】図２３Ａの製造段階を図２２Ｂと同様、別角度で示す断面図である。
【図２４Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２３Ａに続く製造段階を示す断面図である。
【図２４Ｂ】図２４Ａの製造段階を図２３Ｂと同様、別角度で示す断面図である。
【図２５Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２４Ａに続く製造段階を示す断面図である。
【図２５Ｂ】図２５Ａの製造段階を図２４Ｂと同様、別角度で示す断面図である。
【図２６Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２５Ａに続く製造段階を示す断面図である。
【図２６Ｂ】図２６Ａの製造段階を図２５Ｂと同様、別角度で示す断面図である。
【図２７Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２６Ａに続く製造段階を示す断面図である。
【図２７Ｂ】図２７Ａの製造段階を図２６Ｂと同様、別角度で示す断面図である。
【図２８Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２７Ａに続く製造段階を示す断面図である。
【図２８Ｂ】図２８Ａの製造段階を図２７Ｂと同様、別角度で示す断面図である。
【図２９Ａ】本発明の第１の実施形態による半導体デバイスの製造方法のうち、図２８Ａに続く製造段階を示す断面図である。
【図２９Ｂ】図２９Ａの製造段階を図２８Ｂと同様、別角度で示す断面図である。
【図３０】図２９Ａ又は図２９Ｂの平面図である。
【図３１】本発明が適用され得るＤＲＡＭのメモリセルを構成する縦型トランジスタ（複数）の他の概要を投影図で示したものである。
【図３２】図３１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図３４】図３３のＡ−Ａ線断面図である。
【図３５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３４に続く製造段階を示す断面図である。
【図３６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３５に続く製造段階を示す断面図である。
【図３７】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３６に続く製造段階を示す断面図である。
【図３８】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３７に続く製造段階を示す断面図である。
【図３９】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３８に続く製造段階を示す断面図である。
【図４０】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図３９に続く製造段階を示す断面図である。
【図４１】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４０に続く製造段階を示す断面図である。
【図４２】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４１に続く製造段階を示す断面図である。
【図４３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４２に続く製造段階を示す断面図である。
【図４４】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４３に続く製造段階を示す断面図である。
【図４５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４４に続く製造段階を示す断面図である。
【図４６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４５に続く製造段階を示す断面図である。
【図４７】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４６に続く製造段階を示す断面図である。
【図４８】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４７に続く製造段階を示す断面図である。
【図４９】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４８に続く製造段階を示す断面図である。
【図５０】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図４９に続く製造段階を示す断面図である。
【図５１】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５０に続く製造段階を示す断面図である。
【図５２】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５１に続く製造段階を示す断面図である。
【図５３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５２に続く製造段階を示す断面図である。
【図５４】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５３に続く製造段階を示す断面図である。
【図５５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５４に続く製造段階を示す断面図である。
【図５６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５５に続く製造段階を示す断面図である。
【図５７】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５６に続く製造段階を示す断面図である。
【図５８】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５７に続く製造段階を示す断面図である。
【図５９】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５８に続く製造段階を示す断面図である。
【図６０】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図５９に続く製造段階を示す断面図である。
【図６１】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６０に続く製造段階を示す断面図である。
【図６２】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６１に続く製造段階を示す断面図である。
【図６３】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６２に続く製造段階を示す断面図である。
【図６４】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６３に続く製造段階を示す断面図である。
【図６５】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６４に続く製造段階を示す断面図である。
【図６６】本発明の第２の実施形態による半導体デバイスの製造方法のうち、図６５に続く製造段階を示す断面図である。
【図６７】図６６の部分を含む平面図である。
【発明を実施するための形態】
【００１２】
前述した図１、図２に加えて、図３〜図３０をも参照して、本発明の実施形態による半導体デバイスの埋め込みビット線、埋め込みワード線の製造方法について説明する。図３〜図３０のうち、図３〜図２０は本発明の実施形態による半導体デバイスの埋め込みビット線の製造方法を示しており、図２１〜図３０は、本発明の実施形態による半導体デバイスの埋め込みワード線の製造方法を示している。
【００１３】
最初に、図１および図２を用いて、本発明が適用される半導体デバイスの概要についてＤＲＡＭを例として説明する。
【００１４】
まず、図１を参照する。前述したように、キャパシタ１１３は、シリコン基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ（以降、まとめてシリコンピラー１０１と称する）、１０２ａ、１０２ｂ（以降、まとめてシリコンピラー１０２と称する）上に形成されており、トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ（以降、まとめてワード線１０８と称する）は、夫々に対応するシリコンピラー１０１と１０２を挟み込むように形成されている。また、ビット線となる拡散層１４６ｂ、１４６ｃ、１４６ｄ、１４６ｅ、１４６ｆ、１４６ｇ（以降、まとめて拡散層１４６と称する）は、ワード線１０８と各々異なる高さで且つ直角となる方向に延在して、夫々に対応するシリコンピラー１０１と１０２の内部に形成されている。すなわち、各々のワード線１０８は、拡散層１４６よりも高い位置でＸ方向に延在しており、各々の拡散層１４６はシリコンピラーの側面部に形成されＸ方向と直角なＹ方向に延在している。単位セルを構成するトランジスタは、２本のビット線と２本のワード線で構成されている。
【００１５】
例えば、シリコンピラー１０１ａは、ビット線となる拡散層１４６ｂ、１４６ｃとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａは拡散層１４６ｂ、１４６ｃと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。ワード線１０８ｂと１０８ｃの間は絶縁膜で分離しているので、２本のワード線が１つのシリコンピラーに接続されたダブルゲート構造となっており、ビット線となる拡散層は、シリコンピラーの対峙した２つの側面に形成されている。従って、各々のシリコンピラーに形成されたビット線１４６は、隣接するシリコンピラー間に埋め込まれた絶縁膜１４３によって絶縁されている。
【００１６】
次に、図２を参照する。本発明が適用されるメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ（以降、まとめてシリコンピラー１０１と称する）、１０２ａ、１０２ｂ、１０２ｃ（以降、まとめてシリコンピラー１０２と称する）、１０３ａ、１０３ｂ、１０３ｃ（以降、まとめてシリコンピラー１０３と称する）がＸ方向およびＸ方向に直角なＹ方向に規則的に配置されている。図２では、説明の便宜上９個のシリコンピラーを示しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置されているものである。したがって、ビット線およびワード線も数百〜数千オーダーの本数となっている。Ｘ方向に配置された各シリコンピラー１０１と１０２と１０３の内部には、Ｙ方向に延在するビット線となる拡散層１４６ｂ、１４６ｃ、１４６ｄ、１４６ｅ、１４６ｆ、１４６ｇが形成されている。各拡散層１４６は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、拡散層１４６ｂは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００１７】
次に、図１および図２に示した半導体デバイスのうち、埋め込みビット線の製造方法について、図３〜図２０を参照しながら説明する。このうち、図３は平面図であり、図２０は図１９の平面図である。また、図４〜図１９は図３におけるＡ−Ａ線断面を示したものである。
【００１８】
図４に示すように、シリコン基板（半導体基板）１００上に、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ（Chemical Vapor Deposition）法により成膜した。次にフォトリソグラフィとドライエッチングにより、Ｙ方向に延在するビット線開口１０５ｃをマスク膜１０４に形成した。ビット線開口１０５ｃの底部にはシリコン基板１００が露出している。本実施形態では、ビット線開口１０５ｃの幅Ｗ１は４５ｎｍとした。
【００１９】
次に、図５に示すように、マスク膜１０４をマスクに用いてシリコン基板１００を異方性ドライエッチングして、深さＨ１が２００ｎｍの新たなトレンチ１０６を形成した。なおこのトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂが形成される。
【００２０】
次に、図６に示すように、トレンチ１０６の内側壁を覆うように、ラジカル酸化法による膜厚が２．５ｎｍのシリコン酸化膜と、熱ＣＶＤ法による膜厚が５ｎｍのシリコン窒化膜を順次積層後にエッチバックして、トレンチ１０６の内側壁に絶縁膜１４７を形成した。この段階で新たなトレンチ１４８が形成される。
【００２１】
次に、図７に示すように、ＣＶＤ法によってトレンチ１４８の内壁を覆うように、第１のポリシリコン膜となる被覆膜１４９を５ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また、この段階で新たなトレンチ１５０が形成される。
【００２２】
次に、図８に示すように、露出している被覆膜１４９上へ砒素（Ａｓ）による不純物をその濃度が１．０×１０１５ atoms/cm２となるように吸着させて、不純物層１５１を形成した。この吸着条件は、アルシン（ＡｓＨ３）を原料ガスとし、流量を４００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。この温度範囲では、アルシンが分解して砒素が生じるので、被覆膜１４９へ容易に砒素を吸着させることができる。また、ここではトレンチ１５０が残留している。
【００２３】
次に、図９に示すように、ＣＶＤ法によってトレンチ１５０の内壁を覆うように、不純物層１５１上へ第２のポリシリコン膜となる被覆膜１５２を８ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また、この段階で新たなトレンチ１５３が形成される。なお、被覆膜１５２の製造過程である図９に代えて、図１０に示すように、トレンチ１５０を埋め込んで不純物層１５１からの厚さＴ１を３０ｎｍとした被覆膜１５２Ａを、不純物層１５１上へ成膜しても良い。
【００２４】
次に、図１１に示すように、熱酸化法によってトレンチ１５３を埋め込むように、シリコン酸化膜であって第１の拡散防止膜となる絶縁膜１５４を厚さＴ２が３ｎｍとなるように成膜した。この時の成膜条件は、酸素（Ｏ２）を原料ガスとし、流量を３ＳＬＭ（Standard Liter per Minute）、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また膜厚も、３ｎｍに限定されることはなく、２〜３ｎｍの範囲であれば良い。さらに、ＣＶＤ法によって絶縁膜１５４上に第３のポリシリコン膜となる被覆膜１５５を３５ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。
【００２５】
引き続いて、熱酸化法によって被覆膜１５５上に第２の拡散防止膜となるシリコン酸化膜である絶縁膜１５４ａを３ｎｍ厚となるように成膜した。図１１において、１５４、１５４ａで示す領域は空間ではなく絶縁膜である。この時の成膜条件は、絶縁膜１５４と同じとした。さらにＣＶＤ法によって、絶縁膜１５４ａ上に第４のポリシリコン膜となる被覆膜１５５ａを３５ｎｍ厚となるように成膜した。この時の成膜条件は、被覆膜１５５と同じとした。なお、図１０に示した被覆膜１５２Ａ上に絶縁膜１５４を成膜した場合には、絶縁膜１５４は、図１２に示すように、平坦な絶縁膜１５４Ａとなって被覆膜１５２Ａを覆っている。被覆膜１５５、絶縁膜１５４ａ、被覆膜１５５ａの成膜条件は、図１１において説明した夫々の条件と同じにした。
【００２６】
次に、図１３に示すように、ランプアニール法によって不純物層１５１（図１１）中の不純物を被覆膜１４９（図１１）と被覆膜１５２（図１１）へ熱拡散させた。この時のアニール条件は、窒素（Ｎ２）雰囲気において、加熱温度を１０００℃とした。なお加熱温度は、１０００℃に限定されることはなく、８００〜１２００℃の範囲であればよい。このアニールによって、被覆膜１４９と１５２には、不純物層１５１中の不純物が一様の濃度勾配を生じて存在しており、夫々の膜はドープ層１５６として一体化する。しかし、被覆膜１４９と１５２の膜厚が異なるので、拡散長の相違によって不純物層１５１と接していた面の反対側の面における不純物濃度も異なっている。さらに詳細に言えば、シリコンピラー１００ｂとの接触面における砒素濃度が、２．０×１０１９ atoms/cm３となっているのに対して、絶縁膜１５４との接触面における砒素濃度は、２．４×１０１８ atoms/cm３となっている。
【００２７】
なお、図１２に示した不純物層１５１をランプアニール法によって同様に熱拡散させると、図１４に示すように、ドープ層１５６Ａが形成されて、不純物層１５１（図１２）中の不純物が一様の濃度勾配を生じて存在している。ここでは、被覆膜１５２Ａ（図１２）が被覆膜１４９（図１２）よりも厚く形成されているため、絶縁膜１５４Ａとの接触面における砒素濃度は、５．２×１０１７atoms/cm３となって、図１３の状態よりも低減されている。
【００２８】
次に、図１３に続く図１５に示すように、６５０℃の熱処理によって、トレンチの底部においてドープ層１５６から不純物をシリコン基板１００に熱拡散させて、トレンチの底部に対応する領域に拡散層１５７を形成した。シリコン基板１００へ熱拡散した不純物は、Ｚ方向だけでなくＸ方向にも拡散するので、拡散層１５７の一部はシリコンピラー１００ｂの側面にも形成されている。なお、図１５と同様の熱処理による製造過程により、図１４におけるドープ層１５６Ａからも、図１６に示すように、トレンチの底部に対応する領域に同様の拡散層１５７が形成される。
【００２９】
次に、図１７に示すように、被覆膜１５５（１５５ａも含む）と絶縁膜１５４（１５４ａも含む）とドープ層１５６を異方性ドライエッチングにより除去した。これにより、新たなトレンチ１５８が形成され、トレンチ１５８の底部には拡散層１５７の一部が露出する。なお、図１６に示した構造でも、被覆膜１５５（１５５ａも含む）と絶縁膜１５４Ａ（１５４ａも含む）とドープ層１５６Ａを除去すると、図１７に示した構造となる。
【００３０】
次に、図１８に示すように、マスク膜１０４をマスクに用いて、シリコン基板１００を異方性ドライエッチングして、深さＨ２が５０ｎｍのトレンチ１５９ａを含む新たなトレンチ１５９を形成した。なおこのトレンチ１５９ａによって、拡散層１５７はＸ方向で２分割されて、新たな拡散層１５７ａ、１５７ｂ、１５７ｃ、１５７ｄが、シリコンピラー１００ｂの内部に形成される。
【００３１】
次に、図１９に示すように、５ｎｍ厚のシリコン窒化膜である絶縁膜１２７をＣＶＤ法によって、トレンチ１５９を含む全面に形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ１５９を埋め込んでから、エッチバックすることで１２０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。従って、絶縁膜１２８上には、浅くなったトレンチ１５９が残留している。この後、ＣＶＤ法によって、浅くなったトレンチ１５９を埋め込むようにシリコン酸化膜である絶縁膜１２９を形成した。この時、平面視すると図２０に示すようになっており、図３と同様に、トレンチ１５８（図１７）を埋め込んだ複数の絶縁膜１２９が、夫々平行状態となってＹ方向に延在している。
【００３２】
以上の製造過程を経て埋め込みビット線となる拡散層１５７ａ、１５７ｂ、１５７ｃ、１５７ｄが完成した。
【００３３】
次に、図２０に続く埋め込みワード線の製造方法について、図２１〜図３０を参照しながら説明する。このうち図２１と図３０は平面図であり、図２２Ａ〜図２９Ａは図２１のＡ-Ａ線断面、図２２Ｂ〜図２９Ｂは図２１のＢ-Ｂ線断面を示したものである。ここで図２２Ａ〜図２９Ａは、前述の埋め込みビット線の製造方法で示した断面図と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図２２Ｂ〜図２９Ｂはビット線と垂直な方向で隣接したワード線の位置関係を示すものである。
【００３４】
図２１の平面図に示したように、フォトリソグラフィとドライエッチングにより、Ｘ方向に延在するワード線開口１３０ａをマスク膜１０４とシリコンピラー１００ｃ（半導体ピラー１００ｃ）となるシリコン基板１００に形成した。図２２Ａと図２２Ｂに示したように、ワード線開口１３０ａ（図２１）を有するトレンチ１３０の底部には、シリコン基板１００と絶縁膜１２８が露出している。本実施形態では、トレンチ１３０の幅Ｗ２は６３ｎｍとした。
【００３５】
次に、図２３Ａ、図２３Ｂに示すように、熱酸化法により、シリコン基板１００のトレンチ１３０に１０ｎｍ厚のシリコン酸化膜である絶縁膜１３１を形成した。この時、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面部ならびにシリコン基板１００の上面部（トレンチ１３０の底面部）は、ゲート絶縁膜となる絶縁膜１３１で覆われる。
【００３６】
次に、図２４Ａ、図２４Ｂに示すように、トレンチ１３０を含む全面に、ＣＶＤ法により厚さ４ｎｍの窒化チタンであるバリア膜１３２を形成した。さらにトレンチ１３０を埋め込むように、タングステンである導電膜１３３をＣＶＤ法により形成した。この後、ＣＭＰ（Chemical Mechanical Polishing）にて絶縁膜１２９上に残留している導電膜１３３を除去した。この時、図２４Ｂに示すように、シリコンピラー１００ｃ（半導体ピラー１００ｃ）は、ゲート絶縁膜となる絶縁膜１３１とバリア膜１３２と導電膜１３３で覆われる。
【００３７】
次に、図２５Ａ、図２５Ｂに示すように、導電膜１３３をエッチバックして厚さ５０ｎｍの導電膜１３３ａとすると、新たなトレンチ１３４が形成される。このエッチバック条件は、バリア膜１３２も導電膜１３３と等速で除去できるので、図２５Ｂに示すように、トレンチ１３４の側面には、バリア膜１３２は残留していない。このため、バリア膜１３２は、トレンチ１３４の底面において導電膜１３３ａの底面と側面部を覆うバリア膜１３２ａとして存在している。
【００３８】
次に、図２６Ａ、図２６Ｂに示すように、トレンチ１３４を覆うようにＣＶＤ法による１８ｎｍ厚のシリコン酸化膜である絶縁膜１３５を成膜した。この絶縁膜１３５は、均一な厚さで成膜されるので、図２６Ｂに示すように、幅Ｗ3が２７ｎｍである新たなトレンチ１３４ａが形成される。なお図２６Ａは、トレンチ１３４ａの側面部に成膜された絶縁膜１３５の断面を示しているので、絶縁膜１３５は絶縁膜１２９の上面まで覆っている。
【００３９】
次に、図２７Ａ、図２７Ｂに示すように、エッチバックにより、トレンチ１３４ａを境にして絶縁膜１３５を分割した。同様にして、導電膜１３３ａとバリア膜１３２ａ（図２６Ｂ）を分割すると、夫々導電膜１３６ａ、１３６ｂ、１３６ｃ、１３６ｄと、バリア膜１３７ａ、１３７ｂ、１３７ｃ、１３７ｄが形成される。ここで、導電膜１３６ａとバリア膜１３７ａは、ゲート絶縁膜となる絶縁膜１３１上でワード線１３８ａとなる。ワード線１３８ｂ、ワード線１３８ｃ、ワード線１３８ｄも同様である。ここでワード線１３８ｂとワード線１３８ｃは、一体化してシリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面を覆って、ダブルゲートとして機能する。その他のワード線１３８ａと１３８ｄも対となるワード線を図示していないが、同様にダブルゲートとなっている。なおエッチバックによって新たなトレンチ１３９が形成されるが、隣接するワード線１３８ａ〜１３８ｄが短絡するのを防止するため、トレンチ１３９の底面はバリア膜１３７ａ〜１３７ｄの底面よりも深い位置にまで形成した。
【００４０】
次に、図２８Ａ、図２８Ｂに示すように、ウエットエッチングによって、トレンチ１３９に残留しているシリコン酸化膜である絶縁膜１３５を除去して、新たなトレンチ１４０を形成した。この時、タングステンと窒化チタンであるワード線１３８とシリコン窒化膜であるマスク膜１０４と絶縁膜１２７は、除去されずに残留する。
【００４１】
次に、図２９Ａ、図２９Ｂに示したように、ＣＶＤ法によってトレンチ１４０を覆うように８ｎｍ厚のシリコン窒化膜である絶縁膜１４１を成膜した。さらに、回転塗布法によってトレンチ１４０を埋め込むようにシリコン酸化膜である絶縁膜１４２を形成した。この後、ＣＭＰによって、絶縁膜１４１上の絶縁膜１４２を除去して平坦化した。この時、図２９Ａ又は図２９Ｂを平面視すると図３０に示すようになっており、図２１と同様に、ワード線１３８を埋め込んだトレンチ１４０が、夫々平行状態となってＸ方向に延在している。なおトレンチの右端が分離されていないのは、前述したダブルゲート構造とした２本のワード線をその端部で一体化することで、電気的な制御を一括して行なうためである。また図２９Ａに示すように、ビット線１２０ｂは、絶縁膜１２８によってワード線１３８と絶縁されている。
【００４２】
この後、マスク膜１０４を除去してシリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線層を形成する工程などを経て、図１に示したＤＲＡＭとなる半導体デバイスが完成する。
【００４３】
従来技術では、図６で示したように、トレンチ１４８の側面部となっているシリコンピラー１００ｂを絶縁膜１４７で覆ってから、トレンチ１４８の底部で露出していたシリコン基板１００へ不純物をイオン注入することで、図１５に示される拡散層１５７のような拡散層を形成していた。このとき、イオン注入角度が制御限界以上となるのに伴って、トランジスタのチャネル領域を覆っている絶縁膜１４７にも不純物が注入されてしまうので、発明が解決しようとする課題において説明したように、絶縁膜１４７を貫通した不純物の一部がシリコンピラー１００ｂのチャネル領域に到達して、トランジスタが誤動作してしまう問題があった。
【００４４】
しかしながら、上述した本実施形態によれば、トレンチ１４８の底部で露出していたシリコン基板１００へ不純物を熱拡散させることで、拡散層１５７（図１５）を形成している。このときシリコン基板１００へ熱拡散した不純物は、シリコンピラー１００ｂまで容易に拡散することができるので、チャネル領域の直下にソース／ドレイン（Ｓ／Ｄ）の一方となる拡散層１５７ａ〜１５７ｄ（図１８）を容易に形成することができる。
【００４５】
図３１〜図６７を参照して、本発明の第２の実施形態による半導体デバイスの埋め込みビット線までの製造過程を説明する。図３１及び図３２は、本発明が適用される半導体デバイスの概要を示した投影図及び平面図である。また図３３〜図６７は、本発明による半導体デバイスの埋め込みビット線の製造過程を示している。
【００４６】
図３１および図３２を用いて、本発明が適用される半導体デバイスの概要についてＤＲＡＭを例として説明する。図３１は、ＤＲＡＭのメモリセル部の一部を斜視した模式図である。図３２は図３１に対応する平面図である。
【００４７】
まず、図３１を参照する。キャパシタ１１３は、シリコンからなる半導体基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ上に形成されており、トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、ビット線１０５ａ、１０５ｂは、夫々に対応するシリコンピラー１０１と１０２を取り囲むように、各々異なる高さで且つ垂直方向に延在して形成されている。すなわち、各々のワード線１０８は、ビット線１０５より高い位置でＸ方向に延在しており、各々のビット線１０５はトレンチの最深部に形成されＸ方向と直角なＹ方向に延在している。単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１０５ａとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａはビット線１０５ａと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。
【００４８】
ワード線１０８ｂと１０８ｃの間は絶縁膜で分離しているので、２本のワード線が１つのシリコンピラーに接続されたダブルゲート構造となっているが、ビット線は、片側のシリコンピラーだけに接続されている。従ってビット線は、接続する反対側のシリコンピラーとはシリコンビラー側面に形成された絶縁膜（シリコン酸化膜）によって、未接続状態になっており、接続するシリコンピラー側の絶縁膜だけを開口してシリコンピラー内に形成された拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。以上のように、基本構成は、発明が解決しようとする課題の説明で用いた図１と同じである。
【００４９】
次に、図３２を参照する。本実施形態におけるメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃがＸ方向およびＸ方向に直角なＹ方向に規則的に配置されている。図３２では、説明の便宜上９個のシリコンピラーを記載しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置されるものである。したがって、ビット線およびワード線も数百〜数千オーダーの本数となっている。Ｘ方向に配置された各シリコンピラー１０１と１０２と１０３の間にはＹ方向に延在するビット線１０５ａ、１０５ｂが形成される。各ビット線１０５は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００５０】
次に、図３１および図３２に示した半導体デバイスのうち、埋め込みビット線の製造方法について、図３３〜図６７を参照しながら説明する。このうち、図３３と図６７は平面図であり、図３４〜図６６は図３３のＡ−Ａ線断面を示したものである。
【００５１】
図３４に示すように、シリコン基板（半導体基板）１００上に、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ法により成膜した。
【００５２】
次に、フォトリソグラフィとドライエッチングにより、Ｙ方向に延在するビット線開口１０５ｃをマスク膜１０４に形成した。なお、図３３の平面図に示したように、各ビット線開口１０５ｃの端部は、コンタクトを形成する領域であってやや幅広に形成されているが、ビット線の形成に悪影響は生じない。ビット線開口１０５ｃの底部にはシリコン基板（半導体基板）１００が露出している。本実施形態では、開口１０５ｃの幅Ｗ４は４５ｎｍとした。
【００５３】
次に、図３５に示すように、マスク膜１０４をマスクに用いてシリコン基板（半導体基板）１００を異方性ドライエッチングして、深さＨ３が２５０ｎｍのトレンチ１０６を形成した。このトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂ（半導体ピラー１００ｂ）が形成される。
【００５４】
次に、図３６に示すように、トレンチ１０６の内壁およびマスク膜１０４の上面に、トレンチ１０６の底面における膜厚Ｔ３が１０ｎｍとなるように、ラジカル酸化法により、シリコン酸化膜である絶縁膜１０７を形成した。
【００５５】
次に、図３７に示すように、減圧ＣＶＤ法により、隣接したシリコンピラー（半導体ピラー）１００ｂによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜１０９を形成した。
【００５６】
次に、図３８に示すように、埋め込み膜１０９および絶縁膜１０７を等速でエッチングする異方性ドライエッチングにより、トレンチ１０６の底面から夫々の膜の上面までの高さＨ４が５０ｎｍとなるように、エッチバックした。この結果、トレンチ１０６の底部を覆う絶縁膜１０７ａと絶縁膜１０７ａの内部に埋め込まれた埋め込み膜１０９ａが形成される。この結果、絶縁膜１０７ａと埋め込み膜１０９ａの上面には新たなトレンチ１０６ａが形成される。この段階では、埋め込み膜１０９ａはビット線として機能するものではない。
【００５７】
次に、図３９に示すように、熱酸化法により、トレンチ１０６ａの側面（内壁）に膜厚Ｔ４が３ｎｍのシリコン酸化膜である絶縁膜１１０を形成した。この結果、残存するトレンチ１０６ａの開口幅Ｗ５は３９ｎｍ確保される。
【００５８】
次に、図４０に示すように、アンモニア水（ＮＨ3）によるウエットエッチングにより、埋め込み膜１０９ａを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされない。したがって、シリコン酸化膜である絶縁膜１０７ａは、底面の膜厚（Ｔ３）を１０ｎｍに維持したまま残存する。また、シリコン酸化膜である絶縁膜１１０も、膜厚Ｔ５を３ｎｍに維持したまま残存する。ここで、埋め込み膜１０９ａを除去したことにより、トレンチ１０６ａの底部に新たなトレンチ１０６ｂが形成される。
【００５９】
次に、図４１に示すように、トレンチ１０６ａおよび１０６ｂを埋め込むように、全面にシリコン膜である埋め込み膜１１１を形成した。
【００６０】
次に、図４２に示すように、異方性ドライエッチングにより埋め込み膜１１１をエッチバックし、トレンチ１０６ａに対応する部分だけを露出させた。これにより、絶縁膜１０７ａの上面と同じ位置の上面を有し、埋め込み膜１１１からなる新たな埋め込み膜１１１ａを形成した。また、この段階で新たなトレンチ１１２が形成される。トレンチ１１２の開口幅は３９ｎｍが確保される。
【００６１】
次に、図４３に示すように、トレンチ１１２の内面を含む全面に厚さ５ｎｍのシリコン窒化膜をＣＶＤ法により形成した後、異方性ドライエッチングによりエッチバックし、シリコン窒化膜からなるサイドウォール絶縁膜１１４を形成した。図４３において、１１４で示す領域は空間ではなく絶縁膜である。これにより、マスク膜１０４上に形成されたサイドウォール絶縁膜１１４および埋め込み膜１１１ａ上に形成されたサイドウォール絶縁膜１１４は除去される。サイドウォール絶縁膜１１４は、後のウエットエッチング工程において、絶縁膜１１０がエッチングされるのを防止する役割を有する。この段階ではトレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅Ｗ６は２９ｎｍとなっている。
【００６２】
次に、図４４に示すように、表面が露出している埋め込み膜１１１ａをエッチバックし、さらに３０ｎｍ掘り下げる。これにより、図４２において形成した段階では垂直方向の厚さが４０ｎｍであった埋め込み膜１１１ａは、厚さ１０ｎｍの埋め込み膜１１１ｂとなる。また、掘り下げられた領域は、新たなトレンチ１１２ｂを形成し、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃを形成する。
【００６３】
次に、図４５に示すように、エッチング犠牲層となる厚さ７ｎｍの窒化チタン膜をＣＶＤ法により全面に形成した後、異方性ドライエッチングによりエッチバックし、トレンチ１１２ｃの側面にサイドウォール１１５を形成した。これにより、トレンチ１１２ｂの側面に露出していた絶縁膜１０７ａもサイドウォール１１５で被覆される。サイドウォール１１５の形成に当たっては、埋め込み膜１１１ｂの上面上の窒化チタン膜を除去する（図４５中黒丸で示した部分）と同時に、マスク膜１０４の上面より２５ｎｍ下がった位置にサイドウォール１１５の上面が位置するように制御する。
【００６４】
次に、図４６に示すように、トレンチ１１２ｃ（図４５）内に残存する空間を埋め込むように、シリコン酸化膜である絶縁膜１１６を形成する。絶縁膜１１６は、ＣＶＤ法、ＡＬＤ法（Atomic Layer Deposition）あるいは回転塗布法を用いることができる。
【００６５】
次に、図４７に示すように、絶縁膜１１６をエッチバックして、サイドウォール１１５をカバーするような絶縁膜１１６ａを形成すると同時に、その上方にトレンチ１１７を形成した。絶縁膜１１６ａの形成に当たっては、その上面がマスク膜１０４の上面から１５ｎｍ下に位置するように形成すると共に、窒化チタンからなるサイドウォール１１５の上面が露出しないように制御する。本実施形態では、窒化チタンからなるサイドウォール１１５の上面と埋め込み絶縁膜１１６ａの上面との垂直方向の間隔を１０ｎｍとしているが、５〜１５ｎｍの範囲であれば良い。トレンチ１１７の開口幅Ｗ７は、図４３の段階と同じで２９ｎｍとなっている。
【００６６】
次に、図４８に示すように、トレンチ１１７内面を含む全面に厚さ５ｎｍのシリコン膜である保護膜１１８をＣＶＤ法により形成した。保護膜１１８は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜（ポリシリコン）とすることが好ましい。保護膜１１８を形成した後、トレンチ１１７内の両側の側面に形成された保護膜１１８ｂ、１１８ｃの内、片側の保護膜１１８にのみ不純物を導入するために、斜めイオン注入法によりフッ化ボロン（ＢＦ2）を注入した。ここでは一例として、保護膜１１８ｂに注入する斜めイオン注入法を示している。不純物の導入は、後の工程で説明するビット線コンタクトを形成するべきピラーと反対側の側壁に形成された保護膜１１８に対して実施する。
【００６７】
これにより、マスク膜１０４上に形成された保護膜１１８ａと、トレンチ１１７の側面に形成された垂直面となる保護膜１１８ｂと、埋め込み絶縁膜１１６ａ上に形成された水平面となる保護膜１１８の一部（左側半分）に不純物が注入される。ここでは、水平面と垂直面の両方にイオン注入する必要があるため、それぞれの注入部位に最適なイオン注入となるように、角度の異なる２段階注入を用いることもできる。本実施形態では、注入角度２７°〜４５°の条件を用いた。ここで、注入角度とは、半導体基板表面に対する垂線からの傾斜角を意味している。また、本実施形態で上記の２段注入を行なう場合は、２７°と４５°の注入角度を組み合わせる。ただし、注入角度は、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して変更することができる。
【００６８】
次に、図４９に示すように、アンモニア水（ＮＨ3）によるウエットエッチングにより、不純物が注入されていない保護膜１１８ｃと絶縁膜１１６ａ上の右側半分に形成された保護膜１１８を除去して、シリコン窒化膜からなるサイドウォール絶縁膜１１４と、絶縁膜１１６ａの右側半分を露出させた。
【００６９】
次に、図５０に示すように、保護膜１１８をマスクとして、露出している絶縁膜１１６ａの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール１１５の上面を露出させた。この時、左側のサイドウォール１１５は、絶縁膜１１６ａおよび保護膜１１８でカバーされており露出しない。逆に言えば、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図４８における保護膜１１８に対するイオン注入の不純物導入領域を制御する必要があるので、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して注入角度を決定する。
【００７０】
次に、図５１に示すように、上面が露出している窒化チタンからなる右側のサイドウォール１１５をウエットエッチングにより選択的に除去した。エッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。これにより、シリコン窒化膜からなるサイドウォール絶縁膜１１４、トレンチ１０６に形成されていた絶縁膜１０７ａの一部、および埋め込み膜１１１ｂの上面の一部が露出する。
【００７１】
次に、図５２に示すように、イオン注入され、基板表面に残存している保護膜１１８（図５０）を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜１０４と絶縁膜１１６ａの上面が露出する。
【００７２】
次に、図５３に示すように、フッ化水素酸（ＨＦ）含有溶液により側面の一部が露出している絶縁膜１０７ａをエッチングし、シリコンピラー（半導体ピラー）１００ｂの一部を露出させる側面開口１００ａを形成した。側面開口１００ａは、サイドウォール絶縁膜１１４の底面と埋め込み膜１１１ｂの上面との間に形成される。この時、絶縁膜１１６ａも同時に除去される。しかし、絶縁膜１１０は、シリコン窒化膜からなるサイドウォール絶縁膜１１４で保護されているため、エッチングされずに残存する。
【００７３】
次に、図５４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５（図５０）をウエットエッチングにより選択的に除去した。これにより、図４４で形成したトレンチ１１２ｃが露出した状態となる。
【００７４】
次に、図５５に示すように、ＣＶＤ法によってトレンチ１１２ｃの内部を覆うように、第１のポリシリコン膜となる被覆膜１１９を１０ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また、この段階で新たなトレンチ１１２ｄが形成される。
【００７５】
次に、図５６に示すように、露出している被覆膜１１９上へ砒素（Ａｓ）である不純物をその濃度が１．０×１０１５ atoms/cm２となるように吸着させて、不純物層１２０を形成した。この吸着条件は、アルシン（ＡｓＨ３）を原料ガスとし、流量を４００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。この温度範囲では、アルシンが分解して砒素が十分に生ずるので、被覆膜１１９へ容易に砒素を吸着させることができる。また、ここではトレンチ１１２ｄが残留している。
【００７６】
次に、図５７に示すように、ＣＶＤ法によってトレンチ１１２ｄを埋め込むように、不純物層１２０上へ第２のポリシリコン膜となる埋め込み膜１２１を被覆膜１１９からの厚さＴ６が１３０ｎｍとなるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。ここで、図５７の破線部を拡大させた図５８に示すように、絶縁膜１０７と絶縁膜１１０及びサイドウォール絶縁膜１１４で囲まれた側面開口１００ａの内側は、被覆膜１１９で一様に埋め込まれている。
【００７７】
次に、図５９に示すように、熱酸化法によって埋め込み膜１２１上に第１の拡散防止膜となるシリコン酸化膜である絶縁膜１２２を３ｎｍ厚となるように成膜した。この時の成膜条件は、酸素（Ｏ２）を原料ガスとし、流量を３ＳＬＭ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。また膜厚も、３ｎｍに限定されることはなく、２〜３ｎｍの範囲であれば良い。さらに、ＣＶＤ法によって絶縁膜１２２上に第３のポリシリコン膜となる被覆膜１２３を３５ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とした。なお加熱温度は、５５０℃に限定されることはなく、５００〜６００℃の範囲であればよい。引き続いて、熱酸化法によって被覆膜１２３上に第２の拡散防止膜となるシリコン酸化膜である絶縁膜１２２ａを３ｎｍ厚となるように成膜した。この時の成膜条件は、絶縁膜１２２と同じとした。図５９において、１２２、１２２ａで示す領域は空間ではなく絶縁膜である。さらにＣＶＤ法によって、絶縁膜１２２ａ上に第４のポリシリコン膜となる被覆膜１２３ａを３５ｎｍ厚となるように成膜した。この時の成膜条件は、被覆膜１２３と同じとした。
【００７８】
このように、拡散防止膜となるシリコン酸化膜である絶縁膜とポリシリコン膜である被覆膜を交互に成膜した積層膜にすることによって、積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散の防止効果が向上するので、積層膜の薄膜化が可能となって、成膜工程のスループットを向上させることができる。なお、積層膜の積層回数は２回に限定されることはなく、外方拡散の許容量に応じて設計されるものであり、積層膜の最上層におけるポリシリコン膜である被覆膜の有無も同様である。
【００７９】
図５５〜図５９に示した製造方法では、夫々個別の製造装置を用いても良いが、１つの製造装置において加工レシピを変更しながら夫々の加工を行うのが好ましい。１つの製造装置を用いることによって、シリコン基板１００（シリコンウェハ）を別の製造装置へ搬送する手間を省けるので、スループットを向上させることができる。
【００８０】
次に、図６０に示すように、ランプアニール法によって不純物層１２０（図５９）中の不純物を被覆膜１１９（図５９）と埋め込み膜１２１（図５９）へ熱拡散させた。この時のアニール条件は、窒素（Ｎ２）雰囲気において、加熱温度を１０００℃とした。なお加熱温度は、１０００℃に限定されることはなく、８００〜１２００℃の範囲であればよい。このアニールによって、被覆膜１１９と埋め込み膜１２１には、不純物層１２０中の不純物が一様の濃度勾配を生じて存在しており、夫々の膜はドープ層１２４として一体化する。しかし、被覆膜１１９と埋め込み膜１２１の膜厚が大きく異なるので、拡散長の相違によって不純物層１２０と接していた面の反対側の面における不純物濃度も異なっている。さらに詳細に言えば、シリコンピラー１００ｂとの接触面における砒素濃度が、１．０×１０１８ atoms/cm３となっているのに対して、絶縁膜１２２との接触面における砒素濃度は、１．０×１０１０ atoms/cm３となっている。
【００８１】
次に、図６１に示すように、被覆膜１２３と絶縁膜１２２とドープ層１２４と埋め込み膜１１１ｂを異方性ドライエッチングにより、エッチバックした。これにより、側面開口１００ａにおいては、サイドウォール絶縁膜１１４がマスクとなってドープ層１２４が残存し、シリコンピラー（半導体ピラー）１００ｂへのコンタクト１２４ａが形成される。
【００８２】
次に、図６２に示すように、シリコン窒化膜からなるサイドウォール絶縁膜１１４（図６１）を選択的にウエットエッチングで除去し、絶縁膜１１０を露出させた。これにより側面開口１００ａは、図４０で形成したトレンチ１０６ｂの一部分が、絶縁膜１０７ａからコンタクト１２４ａに置き換わった状態となっている。また、この段階で第１の溝となる新たなトレンチ１０６ｃが形成される。
【００８３】
次に、図６３に示すように、第１の溝となるトレンチ１０６ｃ内を含む全面に、厚さ４ｎｍの窒化チタンであるバリア膜１２５をＣＶＤ法により形成した。なお、バリア膜１２５の形成に先立ち、ＣＶＤの同じ反応室において、シリコン基板１００の表面に厚さ１ｎｍのチタンを形成している。このチタンは、ヒ素をドープしたシリコン膜からなるコンタクト１２４ａの表面に堆積すると同時に、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。シリコン基板１００以外の絶縁膜上に形成されたチタンは、窒化チタン形成時に窒化されて、窒化チタンに変換される。また、このバリア膜１２５を形成する６５０℃の熱処理によって、コンタクト１２４ａからヒ素がシリコン基板（半導体基板）１００に拡散し、シリコンピラー（半導体ピラー）１００ｂの一方の側面部に拡散層１２０ａが形成される。拡散層１２０ａの形成は、図６０のドープ層１２４を形成した後に連続して行なっても良い。
【００８４】
次に、図６４に示すように、第１の溝となるトレンチ１０６ｃを埋め込むように、バリア膜１２５の全面にタングステンである導電膜１２６をＣＶＤ法により形成した。
【００８５】
次に、図６５に示すように、異方性ドライエッチングにより導電膜１２６とバリア膜１２５を絶縁膜１０７ａの上面の位置までエッチバックした。これにより、シリコンピラー（半導体ピラー）１００ｂで構成された第１の溝であるトレンチ１０６ｃに、絶縁膜１０７ａで囲まれたバリア膜１２５ａと導電膜１２６ａからなるビット線１２６ｂが形成される。ビット線１２６ｂは、その側面部において図示しないチタンシリサイドとコンタクト１２４ａを介して、拡散層１２０ａと接続される。またエッチバックによって、ビット線１２６ｂ上に新たなトレンチ１０６ｄが形成される。次に、ウエットエッチングにより絶縁膜１１０（図６４）を除去して、シリコンピラー（半導体ピラー）１００ｂの側面部の一部を露出させる。
【００８６】
次に、図６６に示すように、１０ｎｍ厚のシリコン窒化膜である絶縁膜１２７をＣＶＤ法によって、トレンチ１０６ｄを含む全面に形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ１０６ｄを埋め込んでから、エッチバックすることで７０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。従って、絶縁膜１２８上には、浅くなったトレンチが残留する。この後、ＣＶＤ法によって、浅くなったトレンチを埋め込むようにシリコン酸化膜である絶縁膜１２９を形成した。この時、平面視すると図６７に示すようになっており、図３３と同様に、ビット線１２６ｂ（図６６）を埋め込んだ複数のトレンチ１０６ｃが、夫々平行状態となってＹ方向に延在している。
【００８７】
以上の状態で埋め込みビット線が完成したため、次に埋め込みワード線の製造に移行するが、埋め込みワード線の製造方法は図２１〜図３０を参照して説明した製造方法と同じであるので、説明は省略する。
【００８８】
第２の実施形態においても、シリコンピラー１００ｂの一部を露出させた側面開口１００ａから不純物を熱拡散させることで、シリコンピラー１００ｂへ拡散層１２０ａを形成している。このとき側面開口１００ａはチャネル領域の直下に形成しているので、一方のソース／ドレイン（Ｓ／Ｄ）となる拡散層１２０ａも、チャネル領域の直下へ容易に形成することができる。
【００８９】
なお本発明では、イオン注入に代えて、拡散層を設ける半導体ピラーの近傍に不純物をドープしたポリシリコンを形成し、その不純物を熱拡散法で半導体ピラー内に拡散させている。縦型トランジスタにおける半導体ピラーには、一方の側面に、拡散層が形成されており、対峙したもう一方の側面に他の拡散層やビット線が設けられている。そのため、一方の側面に形成する拡散層は、熱拡散によって対峙する側面に到達することなく、半導体ピラーを構成する一方の側面部だけに設ける必要がある。このような構造上の規制から、不純物は拡散係数の小さい砒素（As）が用いられている。砒素は、毒性の非常に強い物質であるので、半導体基板（ウェハ）から大気中への外方拡散をできる限り少なくして、人体に対する悪影響を回避しなければならない。特に縦型トランジスタでは、砒素をシリコンピラー内へ熱拡散させる必然性から、砒素を高濃度としなければならないので、熱拡散に伴う外方拡散を防止する必要がある。
【００９０】
本発明では、不純物を含んだポリシリコン膜上に拡散防止膜を形成しており、さらに拡散防止膜となるシリコン酸化膜である絶縁膜とポリシリコン膜である被覆膜を交互に成膜した積層膜にすることによって、積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散の防止を向上させる効果も奏する。この結果、漏洩した砒素によって、製造従事者の健康を損なうことなく、安全な製造環境を確保することができる。
【００９１】
さらに、防止効果が一定である場合、積層膜では単層のポリシリコン膜よりも薄膜化が可能となるので、成膜工程のスループットも向上させることができる。なお、積層膜の積層回数は２回に限定されることはなく、外方拡散の許容量に応じて設計されるものであり、積層膜の最上層におけるポリシリコン膜である被覆膜の有無も同様である。図７乃至図１２並びに図５５乃至図５９に示した製造方法では、夫々個別の製造装置を用いても良いが、１つの製造装置において加工レシピを変更しながら夫々の加工を行うのが好ましい。１つの製造装置を用いることによって、シリコン基板１００（シリコンウェハ）を別の製造装置へ搬送する手間を省けるので、スループットを向上させることができる。
【００９２】
以上、本発明をいくつかの実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９３】
１００ 半導体基板（シリコン基板）
１０１、１０２、１０３ シリコンピラー（半導体ピラー）
１０４ マスク膜
１０８ ゲート電極
１１３ キャパシタ
１４４ 絶縁膜
１４６ 拡散層
１４７ 絶縁膜
１４９ 被覆膜（第１のポリシリコン膜）
１５１ 不純物層
１５２、１５２Ａ 被覆膜（第２のポリシリコン膜）
１５４、１５４Ａ 絶縁膜（第１の拡散防止膜）
１５４ａ 絶縁膜（第２の拡散防止膜）
１５５ 被覆膜（第３のポリシリコン膜）
１５５ａ 被覆膜（第４のポリシリコン膜）
１５６、１５６Ａ ドープ層
１５７、１５７ａ〜１５７ｄ 拡散層
【特許請求の範囲】
【請求項１】
半導体基板の法線方向に複数の半導体ピラーを形成する工程と、
前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、
前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程と、
前記不純物層上に第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程と、
前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて拡散層を形成する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記拡散層はチャネル領域となる領域の直下に、前記溝の延在方向に沿って埋め込みビット線となるように形成されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記第１の拡散防止膜の形成後、前記不純物を前記第１のポリシリコン膜及び前記第２のポリシリコン膜に熱拡散させてドープ層を形成する工程を含み、
前記拡散層を形成する工程において前記ドープ層の前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて前記拡散層を形成することを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記溝を埋め込むように前記第１のポリシリコン膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記溝を埋め込むように前記第１の拡散防止膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記第１のポリシリコン膜よりも厚くなるように前記第２のポリシリコン膜を形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記第１の拡散防止膜上に第３のポリシリコン膜を形成する工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記第３のポリシリコン膜上に第２の拡散防止膜を形成する工程を有することを特徴とする請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記第２の拡散防止膜上に第４のポリシリコン膜を形成する工程を有することを特徴とする請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
前記不純物層を形成する工程において、
前記不純物層が前記第１のポリシリコン膜の表面に不純物を吸着させることによって形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１１】
前記不純物が砒素であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１】
半導体基板の法線方向に複数の半導体ピラーを形成する工程と、
前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、
前記溝の内部全体を覆うように第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に前記半導体基板内へ拡散させる不純物で構成された不純物層を形成する工程と、
前記不純物層上に第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜上に前記不純物の外方拡散を防止する第１の拡散防止膜を形成する工程と、
前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて拡散層を形成する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記拡散層はチャネル領域となる領域の直下に、前記溝の延在方向に沿って埋め込みビット線となるように形成されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記第１の拡散防止膜の形成後、前記不純物を前記第１のポリシリコン膜及び前記第２のポリシリコン膜に熱拡散させてドープ層を形成する工程を含み、
前記拡散層を形成する工程において前記ドープ層の前記不純物を前記溝の底部に対応する領域において前記半導体ピラー内に熱拡散させて前記拡散層を形成することを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記溝を埋め込むように前記第１のポリシリコン膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記溝を埋め込むように前記第１の拡散防止膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記第１のポリシリコン膜よりも厚くなるように前記第２のポリシリコン膜を形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記第１の拡散防止膜上に第３のポリシリコン膜を形成する工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記第３のポリシリコン膜上に第２の拡散防止膜を形成する工程を有することを特徴とする請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記第２の拡散防止膜上に第４のポリシリコン膜を形成する工程を有することを特徴とする請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
前記不純物層を形成する工程において、
前記不純物層が前記第１のポリシリコン膜の表面に不純物を吸着させることによって形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１１】
前記不純物が砒素であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２５Ａ】
【図２５Ｂ】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２８Ａ】
【図２８Ｂ】
【図２９Ａ】
【図２９Ｂ】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２５Ａ】
【図２５Ｂ】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２８Ａ】
【図２８Ｂ】
【図２９Ａ】
【図２９Ｂ】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
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【図４４】
【図４５】
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【図５４】
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【図５７】
【図５８】
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【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【公開番号】特開２０１２−２４８６６５（Ｐ２０１２−２４８６６５Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１８９７６（Ｐ２０１１−１１８９７６）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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