半導体装置及びその製造方法
【課題】コンタクトホールに埋め込まれたコンタクトプラグが埋め込み配線と非導通になることを防止した半導体装置及びその製造方法を提供する。
【解決手段】ゲート絶縁膜を介してピラー部９の側面と対向する位置において幅広となる形状を有する第１の溝部８を形成し、この第１の溝部８の幅広となる部分８ｂに埋め込まれた状態で第１の埋め込み配線１５を形成し、複数のピラー部９が並ぶ領域よりも外側の領域において、第１の溝部８の間に位置すると共に、第１の溝部８の幅広となる部分８ｂに埋め込まれた第１の埋め込み配線１５に至る深さで第１のコンタクトホール２５を形成する。
【解決手段】ゲート絶縁膜を介してピラー部９の側面と対向する位置において幅広となる形状を有する第１の溝部８を形成し、この第１の溝部８の幅広となる部分８ｂに埋め込まれた状態で第１の埋め込み配線１５を形成し、複数のピラー部９が並ぶ領域よりも外側の領域において、第１の溝部８の間に位置すると共に、第１の溝部８の幅広となる部分８ｂに埋め込まれた第１の埋め込み配線１５に至る深さで第１のコンタクトホール２５を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、主にトランジスタの微細化によって集積度の向上を達成してきた。しかしながら、トランジスタの微細化はもはや限界に近づいてきており、これ以上トランジスタのサイズを縮小すると、短チャネル効果などによって正しく動作しなくなる虞れがある。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、トランジスタを３次元的に形成する方法が提案されている（例えば、特許文献１を参照。）。具体的には、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いる縦型トランジスタが提案されている。この縦型トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点があり、いわゆる４Ｆ２（Ｆは最小加工寸法）の最密レイアウトも実現可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、従来の縦型トランジスタを備えた半導体装置の平面レイアウトを図２５（ａ）に示し、図２５（ａ）中に示す線分Ａ−Ａ’による半導体装置の断面を図２５（ｂ）に示し、図２５（ａ）中に示す線分Ｂ−Ｂ’による半導体装置の断面を図２５（ｃ）に示す。
【０００６】
この半導体装置は、図２５（ａ）〜（ｃ）に示すように、半導体基板１００の表層に素子分離用の溝部１０１と、この素子分離用の溝部１０１に素子分離絶縁膜１０２を埋め込むことによって形成された素子分離領域１０３と、この素子分離領域１０３によって区画形成された素子形成領域１０４とを備えている。
【０００７】
また、半導体基板１００の表層には、Ｙ方向に延在するビット線形成用の溝部１０５と、Ｘ方向に延在するワード線形成用の溝部１０６とが、互いに交差（直交）する方向に複数並んで形成されている。これにより、ビット線形成用の溝部１０５とワード線形成用の溝部１０６との間の各領域からは、複数のピラー部１０７が柱状に突出形成されており、この柱状部分が縦型トランジスタを構成することになる。
【０００８】
各ビット線形成用の溝部１０５には、埋め込みビット線１０８が埋め込み形成されている。また、各ピラー部１０７の一側面には、縦型トランジスタのソース／ドレインとなる下部不純物拡散層１０９が形成されている。そして、埋め込みビット線１０８は、このＹ方向に沿って並ぶ各ピラー部１０７の下部不純物拡散層１０９と電気的に接続されている。
【０００９】
ワード線形成用の溝部１０６の両側面には、ゲート絶縁膜（図示せず。）を介して埋め込みワード線１１０が形成されている。また、縦型トランジスタは、各ピラー部１０７の両側面において、ゲート絶縁膜を介して埋め込みワード線１１０の一部（ゲート電極となる部分）が対向する、いわゆるダブルゲート構造を有している。さらに、各ピラー部１０７の上面には、縦型トランジスタのドレイン／ソースとなる上部不純物拡散層１１１が形成されている。
【００１０】
ところで、上述した従来の半導体装置では、複数のピラー部１０７が並ぶ素子形成領域１０４よりも外側にある素子分離領域１０３において、上記埋め込みビット線１０８と電気的に接続されるコンタクトプラグ（図示せず。）が埋め込まれるビット用コンタクトホール１１２と、上記埋め込みワード線１１１と電気的に接続されるコンタクトプラグ（図示せず。）が埋め込まれるワード用コンタクトホール１１３とが形成されている。
【００１１】
このうち、ワード用コンタクトホール１１３については、上述した隣接する埋め込みワード線１１０の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。この場合、ワード用コンタクトホール１１３の側面から一対の埋め込みワード線１１０を露出させることが困難となる。その結果、ワード用コンタクトホール１１３に埋め込まれたコンタクトプラグが埋め込みワード線１１０と非導通になるといった問題があった。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、半導体基板の表層において第１の方向に延在し、且つ、この第１の方向と直交する方向に並んで形成された複数の第１の溝部と、複数の第１の溝部内にそれぞれ形成された複数の第１の埋め込み配線と、第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並んで形成された複数の第２の溝部と、複数の第２の溝部内にそれぞれ形成された複数の第２の埋め込み配線と、第１及び第２の溝部によって区画された各領域から突出された複数のピラー部と、ピラー部の側面に不純物を拡散させることによって形成されると共に、第１の埋め込み配線と電気的に接続される第１の不純物拡散層と、ピラー部の上面に不純物を拡散させることによって形成された第２の不純物拡散層と、ピラー部の側面と第１の埋め込み配線との間に介在されるゲート絶縁膜と、第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールと、第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールとを備え、第１の溝部は、その一部が幅広となる形状を有し、第１の埋め込み配線は、第１の溝部の幅広となる部分に埋め込まれた状態で配置され、第１のコンタクトホールは、第１の溝部の間に位置すると共に、第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで形成されていることを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、半導体基板の表層において第１の方向に延在し、且つ、この第１の方向と直交する方向に並ぶ複数の第１の溝部を形成する工程と、複数の第１の溝部内にそれぞれ第１の埋め込み配線を埋め込み形成する工程と、第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並ぶ複数の第２の溝部を形成する工程と、複数の第２の溝部内にそれぞれ第２の埋め込み配線を埋め込み形成する工程と、第１及び第２の溝部によって区画された各領域から突出されたピラー部の側面に不純物を拡散させることによって、第１の埋め込み配線と電気的に接続される第１の不純物拡散層を形成する工程と、ピラー部の上面に不純物を拡散させることによって第２の不純物拡散層を形成する工程と、ピラー部の側面と第２の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールを形成する工程と、第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールを形成する工程とを含み、第１の溝部を形成する工程では、その一部が幅広となる形状を有する第１の溝部を形成し、第１の埋め込み配線を形成する工程では、第１の溝部の幅広となる部分に埋め込まれた状態で第１の埋め込み配線を形成し、第１のコンタクトホールを形成する工程では、第１の溝部の間に位置すると共に、第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで第１のコンタクトホールを形成することを特徴とする。
【発明の効果】
【００１４】
以上のように、本発明では、その一部が幅広となる形状を有する第１の溝部が形成され、この第１の溝部の幅広となる部分に埋め込まれた状態で第１の埋め込み配線が形成される。これにより、第１のコンタクトホールを形成した際に、径のバラツキによって第１のコンタクトホールの径が小さくなった場合でも、この第１のコンタクトホールの側面から第１の埋め込み配線を確実に露出させることができる。したがって、第１のコンタクトホールに埋め込まれたコンタクトプラグが第１の埋め込み配線と非導通となることを防ぐことが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用した半導体装置の外観を示す要部斜視図である。
【図２】図１に示す半導体装置の平面レイアウトを示す要部平面図である。
【図３】図１に示す半導体装置の構造を示す要部断面図である。
【図４】（ａ）は、図２中に示す線分Ａ−Ａ’による半導体装置の断面図であり、（ａ）は、図２中に示す線分Ｂ−Ｂ’による半導体装置の断面図である。
【図５】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図６】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図７】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図８】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図９】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１０】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１１】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１２】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１３】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１４】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１５】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１６】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１７】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１８】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１９】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２０】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２１】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２２】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２３】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２４】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２５】（ａ）は、従来の半導体装置の平面レイアウトを示す要部平面図であり、（ｂ）は、線分Ａ−Ａ’による半導体装置の断面図であり、（ｃ）は、’による半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１７】
（半導体装置）
先ず、図１、図２及び図３に示す本発明を適用した半導体装置１の構造について説明する。なお、図１は、この半導体装置１の外観を示す要部斜視図であり、図２は、この半導体装置１の平面レイアウトを示す要部平面図であり、図３は、この半導体装置１の構造を示す要部断面図である。
【００１８】
但し、図１及び図２においては、この半導体装置１の特徴部分を見易くするために、一部の構成を省略して示している。また、図１Ｃにおいては、Ｃ−Ｃ’線よりも下層については図２中の線分Ｂ−Ｂ’による半導体装置１の断面を、Ｃ−Ｃ’線よりも上層については図２中の線分Ａ−Ａ’による半導体装置１の断面を示している。
【００１９】
本発明を適用した半導体装置１は、図１〜図３に示すように、最終的にＤＲＡＭとして機能させるものであり、半導体基板２の表層に形成された素子分離用の溝部３と、この素子分離用の溝部３に素子分離絶縁膜４を埋め込むことによって形成された素子分離領域５と、この素子分離領域５によって区画形成された素子形成領域６とを備えている。
【００２０】
半導体基板２は、例えば所定濃度の不純物を含有するシリコン基板などからなり、この半導体基板２の面内のうち、素子分離領域５は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる領域であり、素子形成領域６は、素子分離絶縁膜４によって絶縁分離された活性領域である。
【００２１】
また、半導体基板２の表層には、その面内においてＹ方向（第１の方向）に延在するストライブ状のビット線形成用の溝部（第１の溝部）７と、Ｘ方向（第２の方向）に延在するストライブ状のワード線形成用の溝部（第２の溝部）８とが、互いに交差（直交）する方向に複数並んで形成されている。これにより、ビット線形成用の溝部７とワード線形成用の溝部８との間の各領域からは、複数のピラー部９が柱状に突出形成されており、この柱状部分が縦型トランジスタＴｒを構成することになる。
【００２２】
ビット線形成用の溝部７は、ワード線形成用の溝部８よりも深い位置にある。そして、このビット線形成用の溝部７の底部には、絶縁膜１０を介して埋め込みビット線（第２の埋め込み配線）１１が埋め込み形成されている。また、Ｙ方向に沿って並ぶ各ピラー部９の一側面には、不純物を拡散させることによって、縦型トランジスタＴｒのソース／ドレインとなる下部不純物拡散層（第１の不純物拡散層）１２が形成されている。そして、埋め込みビット線１１は、このＹ方向に沿って並ぶ各ピラー部９の下部不純物拡散層１２と電気的に接続されている。
【００２３】
さらに、各ピラー部９の上面には、上記下部不純物拡散層１２に拡散させる不純物とは逆の導電型を有する不純物を拡散させることによって、縦型トランジスタＴｒのドレイン／ソースとなる上部不純物拡散層（第２の不純物拡散層）１３が形成されている。
【００２４】
ワード線形成用の溝部８は、上記埋め込みビット線１１の上面よりも上方且つピラー部９の上面（半導体基板２の表面）よりも下方に位置している。そして、このワード線形成用の溝部８の両側面には、ゲート絶縁膜１４を介して埋め込みワード線（第１の埋め込み配線）１５が形成されている。また、この埋め込みワード線１５の上面は、上記埋め込みビット線１１の下面よりも下方に位置している。さらに、ワード線形成用の溝部８には、絶縁膜１６が埋め込まれている。
【００２５】
縦型トランジスタＴｒは、各ピラー部９の両側面において、ゲート絶縁膜１４を介して埋め込みワード線１５の一部（ゲート電極となる部分）が対向する、いわゆるダブルゲート構造を有している。また、Ｘ方向に沿って並ぶ各ピラー部９を挟んで対向する一対の埋め込みワード線１５は、その両端が連結された構造を有している。すなわち、これら一対の埋め込みワード線１５は、全体としてループ状を為して、Ｘの方向に沿って並ぶ各ピラー部９の周囲を囲むように形成されている。
【００２６】
半導体装置１は、各ピラー部９の上部不純物拡散層１３とコンタクトプラグ１７を介して接続される複数のキャパシタ１８を備えている。キャパシタ１８は、下部電極膜１９と容量絶縁膜２０と上部電極膜２１とが順に積層されて構成されている。このうち、下部電極膜１９は、円柱形状を有してコンタクトプラグ１７と接続されている。容量絶縁膜２０は、下部電極膜１９を覆うように形成されている。上部電極膜２１は、下部電極膜１９の外側に埋め込まれた状態で容量絶縁膜２０の面上を覆うように形成されている。なお、キャパシタ１８については、このような構造以外にも、シリンダー型やクラウン型などであってもよく、その構造について特に限定されるものではない。
【００２７】
この半導体装置１では、上述した縦型トランジスタＴｒとキャパシタ１８とから１つのメモリーセルが構成されている。そして、このようなメモリーセルが素子形成領域６内のＸ及びＹ方向に亘ってマトリックス状に複数並んで配置されることによって、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能となっている。
【００２８】
なお、実際の素子形成領域６には、上述したメモリーセルが多数配置されているものの、これらのメモリーセルを全て図示することは困難なことから、便宜上、メモリーセルの数を減らした状態で図示している。また、実際のメモリーセルの数については、特に限定されないものの、数千〜数十万個程度である。
【００２９】
ところで、上述した複数のピラー部９が並ぶ素子形成領域６よりも外側にある素子分離領域５には、図１、図２及び図４（ａ），（ｂ）に示すように、上記埋め込みビット線１１と電気的に接続されるコンタクトプラグ２２が埋め込まれるビット用コンタクトホール（第２のコンタクトホール）２３と、上記埋め込みワード線１５と電気的に接続されるコンタクトプラグ２４が埋め込まれるワード用コンタクトホール（第１のコンタクトホール）２５とが設けられている。
【００３０】
このうち、ビット用コンタクトホール２３は、Ｘ方向において隣接する埋め込みビット線１１の一端と他端とに互い違いに配置されたコンタクト形成領域２６上に、それぞれ形成されている。一方、ワード用コンタクトホール２５は、上記素子分離絶縁膜４に形成された孔部であって、Ｘ方向に沿って並ぶ各ピラー部９を挟んで対向する一対の埋め込みワード線１５の間に位置すると共に、これら一対の埋め込みワード線１５に至る深さで形成されている。
【００３１】
ここで、ワード用コンタクトホール２５については、上記一対の埋め込みワード線１５の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。
【００３２】
これに対して、本発明では、ワード線形成用の溝部８の一部が幅広となる形状を有している。具体的に、このワード線形成用の溝部８は、その上端開口部から深さ方向に一定の幅で形成された上部溝８ａと、この上部溝８ａの下方に連続して上部溝部８ａよりも幅方向に膨らんで形成された下部溝８ｂとを有することによって、その下部側が上部側よりも幅広となる断面形状を有している。
【００３３】
そして、上記一対の埋め込みワード線１５は、このワード線形成用の溝部８の幅広となる部分、すなわち下溝部８ｂの両側面に埋め込まれた状態で配置されている。これにより、一対の埋め込みワード線１５は、ワード線形成用の溝部８の幅広となる部分において、互いに近接した状態でその幅方向の厚みが厚くなっている。
【００３４】
したがって、本発明を適用した半導体装置１では、開口径のバラツキによってワード用コンタクトホール２５の開口径が小さくなる場合でも、このワード用コンタクトホール２５の側面から一対の埋め込みワード線１５を確実に露出させることが可能である。そして、このワード用コンタクトホール２５に埋め込まれたコンタクトプラグ２４が一対の埋め込みワード線１５と非導通となることを防止することが可能である。
【００３５】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法について図５〜図２４を参照して説明する。
なお、図５〜図２４の各図において、（ａ）は、各工程中における要部平面図を示し、ｂ）は、各工程中における線分Ａ−Ａ’による断面図を示し、（ｃ）は、各工程中における線分Ｂ−Ｂ’による断面図を示すものとする。また、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００３６】
本発明を適用した半導体装置の製造方法では、先ず、図５に示すように、加工前の半導体基板２を用意し、この半導体基板２の全面を覆うシリコン窒化膜からなるマスク層３１を形成した後、この上にフォトリソグラフィ技術を用いて上記素子分離用の溝部３を形成する位置に開口部３２ａを有するレジストパターン３２を形成する。
【００３７】
その後、このレジストパターン３２を用いた異方性ドライエッチングによりマスク層３１をパターニングする。これにより、マスク層３１には、上記素子形成用の溝部３に対応した開口部３１ａが形成される。
【００３８】
次に、図６に示すように、このパターニングされたマスク層３１を用いた異方性ドライエッチングにより、開口部３１ａから露出した部分をパターニングする。これにより、半導体基板２の表層に上記素子形成用の溝部３を形成することができる。
【００３９】
次に、図７に示すように、半導体基板２の全面に亘ってシリコン酸化膜を上記素子形成用の溝部３に埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながらマスク層３１が露出するまで平坦化する。これにより、上記素子形成用の溝部３に埋め込まれた素子分離絶縁膜４を形成することができる。
【００４０】
次に、図８に示すように、この上に全面に亘ってレジスト層３３を形成した後、図９に示すように、フォトリソグラフィ技術を用いて、上記ビット線形成用の溝部７及びコンタクト形成領域２６を形成する位置に開口部３３ａを有するレジストパターンを形成する。その後、図１０に示すように、このレジストパターンを用いた異方性ドライエッチングにより開口部３３ａから露出した部分をパターニングする。これにより、上記ビット線形成用の溝部７及びコンタクト形成領域２６を形成することができる。その後、図１１に示すように、レジスト層３３をマスク層３１上から除去する。
【００４１】
次に、図１２に示すように、上記下部不純物拡散層１２を形成する。この下部不純物拡散層１２は、例えば、イオン注入法を用いて、Ｙ方向に沿って並ぶ各ピラー部９の一側面に不純物を拡散させることによって形成することができる。
【００４２】
次に、図１２に示すように、上記埋め込みビット線１１を形成する。この埋め込みビット線１１は、例えば、熱酸化法により上記ビット線形成用の溝部７の内側にライナー膜となるシリコン酸化膜３４を形成した後、ＣＶＤ法によりチタン膜及び窒化チタン膜を溝部７の内側に完全に埋め込まれない厚みで形成し、その上に溝部７の内側に埋め込まれた状態で半導体基板２の表面を覆うタングステン膜を形成した後、これらチタン膜、窒化チタン膜及びタングステン膜をエッチバックすることによって、溝部７の内側に埋め込み形成することができる。
【００４３】
次に、図１２に示すように、半導体基板２の全面に亘って、ライナー膜となるシリコン酸窒化膜３５を形成した後、上記ビット線形成用の溝部７の内側に埋め込まれた上記絶縁膜１６を形成する。この絶縁膜１６は、例えば、溝部７内に回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜を形成する。そして、このシリコン酸化膜を異方性ドライエッチングによりエッチバックすることによって、溝部７の内側に埋め込み形成することができる。
【００４４】
次に、図１３に示すように、この上に、フォトリソグラフィ技術を用いて上記ワード線形成用の溝部８を形成する位置に開口部３６ａを有するレジストパターン３６を形成する。
【００４５】
次に、図１４に示すように、開口部３６ａから露出した部分を異方性ドライエッチングでパターニングすることによって、上記ワード線形成用の溝部８を構成する上部溝８ａを形成する。
【００４６】
次に、図１５に示すように、レジストパターン３６をシリコン窒化膜３５上から除去する。
【００４７】
次に、図１６に示すように、上部溝部８ａの両側面を覆う一対のサイドウォール膜３７を形成する。このサイドウォール膜３７を形成する際は、半導体基板２の表面を覆うシリコン窒化膜を形成する。このシリコン窒化膜は、上部溝８ａの内側に完全に埋め込まれない厚みとする。そして、異方性のドライエッチングによりシリコン窒化膜をエッチバックし、上部溝８ａの側面のみにシリコン窒化膜を残す。これにより、上部溝８ａの両側面を覆うサイドウォール膜３７を形成することができる。
【００４８】
次に、図１７に示すように、上部溝８ａの底面に位置する素子分離絶縁膜（シリコン酸化膜）４を等速エッチングにより除去する。具体的には、フッ酸(ＨＦ)含有溶液を用いたウェットエッチングにより、シリコン窒化膜（サイドウォール膜３７）に対してシリコン酸化膜（素子分離絶縁膜４）を選択的に除去する。また、このウェットエッチングは等方性エッチングのため、上部溝８ａの底面に位置するシリコン酸化膜（素子分離絶縁膜４）が深さ方向と幅方向にエッチングされることによって、上部溝８ａの下には、この上部溝８ａよりも幅広となる下部溝８ｂが形成される。
【００４９】
これにより、上記ワード線形成用の溝部８は、その上端開口部から深さ方向に一定の幅で形成された上部溝８ａと、この上部溝８ａの下方に連続して上部溝部８ａよりも幅方向に膨らんで形成された下部溝８ｂとを有することによって、その下部側が上部側よりも幅広となる断面形状を有して形成される。
【００５０】
次に、図示を省略するものの、サイドウォール膜３７を除去した後に、ワード線形成用の溝部８の内面のうち、半導体基板（シリコン基板）２が露出した部分を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜１４（図１８において図示せず。）を形成する。
【００５１】
次に、図１８に示すように、ワード線形成用の溝部８に埋め込まれた状態で半導体基板２の面上を覆う導電膜３８を形成した後、この導電膜３８が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜３５の表面が露出するまで平坦化を行う。その後、溝部８内に埋め込まれた導電膜３８をエッチバックし、この導電膜３８が下部溝８ａに埋め込まれた状態とする。
【００５２】
次に、図１９に示すように、ＣＶＤ法によりワード線形成用の溝部８（上部溝８ａ）の内側に完全に埋め込まれない厚みでシリコン酸化膜３９を形成した後、このシリコン酸化膜３９を異方性のドライエッチングによりエッチバックし、上部溝８ａの側面のみにシリコン酸化膜３９を残す。
【００５３】
次に、図２０に示すように、シリコン酸化膜３９をマスクにして、導電膜３８をエッチングにより掘り下げながら、この導電膜３８を分断する。これにより、ワード線形成用の溝部８（下部溝８ｂ）の両側面に上記埋め込みワード線１５が形成される。その後、シリコン酸化膜３９を除去する。
【００５４】
次に、図２１に示すように、半導体基板２の全面に亘ってライナー膜となるシリコン窒化膜４０を形成する。さらに、回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜４１をワード線形成用の溝部８に埋め込むのに十分な厚みで形成する。そして、このシリコン酸化膜４１が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜４０の表面が露出するまで平坦化を行う。
【００５５】
次に、図２２に示すように、ＣＶＤ法を用いて半導体基板２の全面を覆う非晶質カーボン膜やシリコン膜等を順次積層したハードマスク層４２を形成する。
【００５６】
次に、図２３に示すように、この上にフォトリソグラフィ技術を用いて上記ビット用コンタクトホール２３及びワード用コンタクトホール２５を形成する位置に開口部４３ａを有するレジストパターン４３を形成する。
【００５７】
次に、図２４に示すように、このレジストパターン４３を用いた異方性ドライエッチングによりハードマスク層４２をパターニングする。このとき、レジストパターン４３は、エッチングの進行に伴って、ハードマスク層４２の上から除去されるが、このレジストパターン４３の形状がハードマスク層４２にそのまま転写される。これにより、ハードマスク層４２には、上記ビット用コンタクトホール２３及びワード用コンタクトホール２５を形成する位置に開口部４２ａが形成される。そして、このパターニングされたハードマスク層４２を用いた異方性ドライエッチングにより開口部４２ａから露出した部分をパターニングすることで、上記ビット用コンタクトホール２３及びワード用コンタクトホール２５を形成する。
【００５８】
ここで、上記ワード用コンタクトホール２５については、上記埋め込みワード線１５の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。
【００５９】
これに対して、本発明では、上記ワード線形成用の溝部８の幅広となる部分、すなわち下溝部８ｂの両側面に、上記埋め込みワード線１５が埋め込み形成されている。これにより、上記埋め込みワード線１５は、ワード線形成用の溝部８の幅広となる部分において、互いに近接した状態でその幅方向の厚みが厚くなっている。
【００６０】
したがって、本発明では、開口径のバラツキによってワード用コンタクトホール２５の開口径が小さくなる場合でも、このワード用コンタクトホール２５の側面から埋め込みワード線１５を確実に露出させることが可能である。
【００６１】
そして、上記ビット用及びワード用コンタクトホール２３，２５を形成した後は、図示を省略するものの、ハードマスク層４２を除去した後、半導体基板２の全面に亘って、ＣＶＤ法によりバリア膜となる窒化チタン膜を形成した後、タングステン等の導電膜を上記ビット用及びワード用コンタクトホール２３，２５に埋め込むのに十分な厚さで形成する。そして、この導電膜が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜の表面が露出するまで平坦化を行う。これにより、上記ビット用及びワード用コンタクトホール２３，２５に埋め込まれたコンタクトプラグ２２，２４（図示せず。）が形成される。
【００６２】
本発明では、上述したようにワード用コンタクトホール２５の側面から埋め込みワード線１５を確実に露出させることができるため、このワード用コンタクトホール２５に埋め込まれたコンタクトプラグ２４が埋め込みワード線１５と非導通となることを防止することが可能である。
【符号の説明】
【００６３】
１…半導体装置 ２…半導体基板 ３…素子分離用の溝部 ４…素子分離絶縁膜 ５…素子分離領域 ６…素子形成領域 ７…ビット線形成用の溝部（第１の溝部） ８…ワード線形成用の溝部（第２の溝部） ９…ピラー部 １０…絶縁膜 １１…埋め込みビット線（第２の埋め込み配線） １２…下部不純物拡散層（第１の不純物拡散層） １３…上部不純物拡散層（第２の不純物拡散層） １４…ゲート絶縁膜 １５…埋め込みワード線（第１の埋め込み配線） １６…絶縁膜 １７…コンタクトプラグ １８…キャパシタ １９…下部電極膜 ２０…容量絶縁膜 ２１…上部 ２２…コンタクトプラグ ２３…ビット用コンタクトホール（第２のコンタクトホール） ２４…コンタクトプラグ ２５…ワード用コンタクトホール（第１のコンタクトホール） ２６…コンタクト形成領域 ３１…マスク層 ３２…レジストパターン ３３…レジスト層 ３４…シリコン酸化膜 ３５…シリコン酸窒化膜 ３６…レジストパターン ３７…サイドウォール膜 ３８…導電膜 ３９…シリコン酸化膜 ４０…シリコン酸窒化膜 ４１…シリコン酸化膜 ４２…ハードマスク層 ４３…レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、主にトランジスタの微細化によって集積度の向上を達成してきた。しかしながら、トランジスタの微細化はもはや限界に近づいてきており、これ以上トランジスタのサイズを縮小すると、短チャネル効果などによって正しく動作しなくなる虞れがある。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、トランジスタを３次元的に形成する方法が提案されている（例えば、特許文献１を参照。）。具体的には、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いる縦型トランジスタが提案されている。この縦型トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点があり、いわゆる４Ｆ２（Ｆは最小加工寸法）の最密レイアウトも実現可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、従来の縦型トランジスタを備えた半導体装置の平面レイアウトを図２５（ａ）に示し、図２５（ａ）中に示す線分Ａ−Ａ’による半導体装置の断面を図２５（ｂ）に示し、図２５（ａ）中に示す線分Ｂ−Ｂ’による半導体装置の断面を図２５（ｃ）に示す。
【０００６】
この半導体装置は、図２５（ａ）〜（ｃ）に示すように、半導体基板１００の表層に素子分離用の溝部１０１と、この素子分離用の溝部１０１に素子分離絶縁膜１０２を埋め込むことによって形成された素子分離領域１０３と、この素子分離領域１０３によって区画形成された素子形成領域１０４とを備えている。
【０００７】
また、半導体基板１００の表層には、Ｙ方向に延在するビット線形成用の溝部１０５と、Ｘ方向に延在するワード線形成用の溝部１０６とが、互いに交差（直交）する方向に複数並んで形成されている。これにより、ビット線形成用の溝部１０５とワード線形成用の溝部１０６との間の各領域からは、複数のピラー部１０７が柱状に突出形成されており、この柱状部分が縦型トランジスタを構成することになる。
【０００８】
各ビット線形成用の溝部１０５には、埋め込みビット線１０８が埋め込み形成されている。また、各ピラー部１０７の一側面には、縦型トランジスタのソース／ドレインとなる下部不純物拡散層１０９が形成されている。そして、埋め込みビット線１０８は、このＹ方向に沿って並ぶ各ピラー部１０７の下部不純物拡散層１０９と電気的に接続されている。
【０００９】
ワード線形成用の溝部１０６の両側面には、ゲート絶縁膜（図示せず。）を介して埋め込みワード線１１０が形成されている。また、縦型トランジスタは、各ピラー部１０７の両側面において、ゲート絶縁膜を介して埋め込みワード線１１０の一部（ゲート電極となる部分）が対向する、いわゆるダブルゲート構造を有している。さらに、各ピラー部１０７の上面には、縦型トランジスタのドレイン／ソースとなる上部不純物拡散層１１１が形成されている。
【００１０】
ところで、上述した従来の半導体装置では、複数のピラー部１０７が並ぶ素子形成領域１０４よりも外側にある素子分離領域１０３において、上記埋め込みビット線１０８と電気的に接続されるコンタクトプラグ（図示せず。）が埋め込まれるビット用コンタクトホール１１２と、上記埋め込みワード線１１１と電気的に接続されるコンタクトプラグ（図示せず。）が埋め込まれるワード用コンタクトホール１１３とが形成されている。
【００１１】
このうち、ワード用コンタクトホール１１３については、上述した隣接する埋め込みワード線１１０の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。この場合、ワード用コンタクトホール１１３の側面から一対の埋め込みワード線１１０を露出させることが困難となる。その結果、ワード用コンタクトホール１１３に埋め込まれたコンタクトプラグが埋め込みワード線１１０と非導通になるといった問題があった。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、半導体基板の表層において第１の方向に延在し、且つ、この第１の方向と直交する方向に並んで形成された複数の第１の溝部と、複数の第１の溝部内にそれぞれ形成された複数の第１の埋め込み配線と、第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並んで形成された複数の第２の溝部と、複数の第２の溝部内にそれぞれ形成された複数の第２の埋め込み配線と、第１及び第２の溝部によって区画された各領域から突出された複数のピラー部と、ピラー部の側面に不純物を拡散させることによって形成されると共に、第１の埋め込み配線と電気的に接続される第１の不純物拡散層と、ピラー部の上面に不純物を拡散させることによって形成された第２の不純物拡散層と、ピラー部の側面と第１の埋め込み配線との間に介在されるゲート絶縁膜と、第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールと、第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールとを備え、第１の溝部は、その一部が幅広となる形状を有し、第１の埋め込み配線は、第１の溝部の幅広となる部分に埋め込まれた状態で配置され、第１のコンタクトホールは、第１の溝部の間に位置すると共に、第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで形成されていることを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、半導体基板の表層において第１の方向に延在し、且つ、この第１の方向と直交する方向に並ぶ複数の第１の溝部を形成する工程と、複数の第１の溝部内にそれぞれ第１の埋め込み配線を埋め込み形成する工程と、第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並ぶ複数の第２の溝部を形成する工程と、複数の第２の溝部内にそれぞれ第２の埋め込み配線を埋め込み形成する工程と、第１及び第２の溝部によって区画された各領域から突出されたピラー部の側面に不純物を拡散させることによって、第１の埋め込み配線と電気的に接続される第１の不純物拡散層を形成する工程と、ピラー部の上面に不純物を拡散させることによって第２の不純物拡散層を形成する工程と、ピラー部の側面と第２の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールを形成する工程と、第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールを形成する工程とを含み、第１の溝部を形成する工程では、その一部が幅広となる形状を有する第１の溝部を形成し、第１の埋め込み配線を形成する工程では、第１の溝部の幅広となる部分に埋め込まれた状態で第１の埋め込み配線を形成し、第１のコンタクトホールを形成する工程では、第１の溝部の間に位置すると共に、第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで第１のコンタクトホールを形成することを特徴とする。
【発明の効果】
【００１４】
以上のように、本発明では、その一部が幅広となる形状を有する第１の溝部が形成され、この第１の溝部の幅広となる部分に埋め込まれた状態で第１の埋め込み配線が形成される。これにより、第１のコンタクトホールを形成した際に、径のバラツキによって第１のコンタクトホールの径が小さくなった場合でも、この第１のコンタクトホールの側面から第１の埋め込み配線を確実に露出させることができる。したがって、第１のコンタクトホールに埋め込まれたコンタクトプラグが第１の埋め込み配線と非導通となることを防ぐことが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用した半導体装置の外観を示す要部斜視図である。
【図２】図１に示す半導体装置の平面レイアウトを示す要部平面図である。
【図３】図１に示す半導体装置の構造を示す要部断面図である。
【図４】（ａ）は、図２中に示す線分Ａ−Ａ’による半導体装置の断面図であり、（ａ）は、図２中に示す線分Ｂ−Ｂ’による半導体装置の断面図である。
【図５】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図６】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図７】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図８】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図９】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１０】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１１】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１２】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１３】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１４】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１５】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１６】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１７】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１８】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図１９】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２０】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２１】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２２】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２３】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２４】本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における要部平面図であり、（ｂ）は、本工程における線分Ａ−Ａ’による断面図であり、（ｃ）は、本工程における線分Ｂ−Ｂ’による断面図である。
【図２５】（ａ）は、従来の半導体装置の平面レイアウトを示す要部平面図であり、（ｂ）は、線分Ａ−Ａ’による半導体装置の断面図であり、（ｃ）は、’による半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１７】
（半導体装置）
先ず、図１、図２及び図３に示す本発明を適用した半導体装置１の構造について説明する。なお、図１は、この半導体装置１の外観を示す要部斜視図であり、図２は、この半導体装置１の平面レイアウトを示す要部平面図であり、図３は、この半導体装置１の構造を示す要部断面図である。
【００１８】
但し、図１及び図２においては、この半導体装置１の特徴部分を見易くするために、一部の構成を省略して示している。また、図１Ｃにおいては、Ｃ−Ｃ’線よりも下層については図２中の線分Ｂ−Ｂ’による半導体装置１の断面を、Ｃ−Ｃ’線よりも上層については図２中の線分Ａ−Ａ’による半導体装置１の断面を示している。
【００１９】
本発明を適用した半導体装置１は、図１〜図３に示すように、最終的にＤＲＡＭとして機能させるものであり、半導体基板２の表層に形成された素子分離用の溝部３と、この素子分離用の溝部３に素子分離絶縁膜４を埋め込むことによって形成された素子分離領域５と、この素子分離領域５によって区画形成された素子形成領域６とを備えている。
【００２０】
半導体基板２は、例えば所定濃度の不純物を含有するシリコン基板などからなり、この半導体基板２の面内のうち、素子分離領域５は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる領域であり、素子形成領域６は、素子分離絶縁膜４によって絶縁分離された活性領域である。
【００２１】
また、半導体基板２の表層には、その面内においてＹ方向（第１の方向）に延在するストライブ状のビット線形成用の溝部（第１の溝部）７と、Ｘ方向（第２の方向）に延在するストライブ状のワード線形成用の溝部（第２の溝部）８とが、互いに交差（直交）する方向に複数並んで形成されている。これにより、ビット線形成用の溝部７とワード線形成用の溝部８との間の各領域からは、複数のピラー部９が柱状に突出形成されており、この柱状部分が縦型トランジスタＴｒを構成することになる。
【００２２】
ビット線形成用の溝部７は、ワード線形成用の溝部８よりも深い位置にある。そして、このビット線形成用の溝部７の底部には、絶縁膜１０を介して埋め込みビット線（第２の埋め込み配線）１１が埋め込み形成されている。また、Ｙ方向に沿って並ぶ各ピラー部９の一側面には、不純物を拡散させることによって、縦型トランジスタＴｒのソース／ドレインとなる下部不純物拡散層（第１の不純物拡散層）１２が形成されている。そして、埋め込みビット線１１は、このＹ方向に沿って並ぶ各ピラー部９の下部不純物拡散層１２と電気的に接続されている。
【００２３】
さらに、各ピラー部９の上面には、上記下部不純物拡散層１２に拡散させる不純物とは逆の導電型を有する不純物を拡散させることによって、縦型トランジスタＴｒのドレイン／ソースとなる上部不純物拡散層（第２の不純物拡散層）１３が形成されている。
【００２４】
ワード線形成用の溝部８は、上記埋め込みビット線１１の上面よりも上方且つピラー部９の上面（半導体基板２の表面）よりも下方に位置している。そして、このワード線形成用の溝部８の両側面には、ゲート絶縁膜１４を介して埋め込みワード線（第１の埋め込み配線）１５が形成されている。また、この埋め込みワード線１５の上面は、上記埋め込みビット線１１の下面よりも下方に位置している。さらに、ワード線形成用の溝部８には、絶縁膜１６が埋め込まれている。
【００２５】
縦型トランジスタＴｒは、各ピラー部９の両側面において、ゲート絶縁膜１４を介して埋め込みワード線１５の一部（ゲート電極となる部分）が対向する、いわゆるダブルゲート構造を有している。また、Ｘ方向に沿って並ぶ各ピラー部９を挟んで対向する一対の埋め込みワード線１５は、その両端が連結された構造を有している。すなわち、これら一対の埋め込みワード線１５は、全体としてループ状を為して、Ｘの方向に沿って並ぶ各ピラー部９の周囲を囲むように形成されている。
【００２６】
半導体装置１は、各ピラー部９の上部不純物拡散層１３とコンタクトプラグ１７を介して接続される複数のキャパシタ１８を備えている。キャパシタ１８は、下部電極膜１９と容量絶縁膜２０と上部電極膜２１とが順に積層されて構成されている。このうち、下部電極膜１９は、円柱形状を有してコンタクトプラグ１７と接続されている。容量絶縁膜２０は、下部電極膜１９を覆うように形成されている。上部電極膜２１は、下部電極膜１９の外側に埋め込まれた状態で容量絶縁膜２０の面上を覆うように形成されている。なお、キャパシタ１８については、このような構造以外にも、シリンダー型やクラウン型などであってもよく、その構造について特に限定されるものではない。
【００２７】
この半導体装置１では、上述した縦型トランジスタＴｒとキャパシタ１８とから１つのメモリーセルが構成されている。そして、このようなメモリーセルが素子形成領域６内のＸ及びＹ方向に亘ってマトリックス状に複数並んで配置されることによって、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能となっている。
【００２８】
なお、実際の素子形成領域６には、上述したメモリーセルが多数配置されているものの、これらのメモリーセルを全て図示することは困難なことから、便宜上、メモリーセルの数を減らした状態で図示している。また、実際のメモリーセルの数については、特に限定されないものの、数千〜数十万個程度である。
【００２９】
ところで、上述した複数のピラー部９が並ぶ素子形成領域６よりも外側にある素子分離領域５には、図１、図２及び図４（ａ），（ｂ）に示すように、上記埋め込みビット線１１と電気的に接続されるコンタクトプラグ２２が埋め込まれるビット用コンタクトホール（第２のコンタクトホール）２３と、上記埋め込みワード線１５と電気的に接続されるコンタクトプラグ２４が埋め込まれるワード用コンタクトホール（第１のコンタクトホール）２５とが設けられている。
【００３０】
このうち、ビット用コンタクトホール２３は、Ｘ方向において隣接する埋め込みビット線１１の一端と他端とに互い違いに配置されたコンタクト形成領域２６上に、それぞれ形成されている。一方、ワード用コンタクトホール２５は、上記素子分離絶縁膜４に形成された孔部であって、Ｘ方向に沿って並ぶ各ピラー部９を挟んで対向する一対の埋め込みワード線１５の間に位置すると共に、これら一対の埋め込みワード線１５に至る深さで形成されている。
【００３１】
ここで、ワード用コンタクトホール２５については、上記一対の埋め込みワード線１５の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。
【００３２】
これに対して、本発明では、ワード線形成用の溝部８の一部が幅広となる形状を有している。具体的に、このワード線形成用の溝部８は、その上端開口部から深さ方向に一定の幅で形成された上部溝８ａと、この上部溝８ａの下方に連続して上部溝部８ａよりも幅方向に膨らんで形成された下部溝８ｂとを有することによって、その下部側が上部側よりも幅広となる断面形状を有している。
【００３３】
そして、上記一対の埋め込みワード線１５は、このワード線形成用の溝部８の幅広となる部分、すなわち下溝部８ｂの両側面に埋め込まれた状態で配置されている。これにより、一対の埋め込みワード線１５は、ワード線形成用の溝部８の幅広となる部分において、互いに近接した状態でその幅方向の厚みが厚くなっている。
【００３４】
したがって、本発明を適用した半導体装置１では、開口径のバラツキによってワード用コンタクトホール２５の開口径が小さくなる場合でも、このワード用コンタクトホール２５の側面から一対の埋め込みワード線１５を確実に露出させることが可能である。そして、このワード用コンタクトホール２５に埋め込まれたコンタクトプラグ２４が一対の埋め込みワード線１５と非導通となることを防止することが可能である。
【００３５】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法について図５〜図２４を参照して説明する。
なお、図５〜図２４の各図において、（ａ）は、各工程中における要部平面図を示し、ｂ）は、各工程中における線分Ａ−Ａ’による断面図を示し、（ｃ）は、各工程中における線分Ｂ−Ｂ’による断面図を示すものとする。また、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００３６】
本発明を適用した半導体装置の製造方法では、先ず、図５に示すように、加工前の半導体基板２を用意し、この半導体基板２の全面を覆うシリコン窒化膜からなるマスク層３１を形成した後、この上にフォトリソグラフィ技術を用いて上記素子分離用の溝部３を形成する位置に開口部３２ａを有するレジストパターン３２を形成する。
【００３７】
その後、このレジストパターン３２を用いた異方性ドライエッチングによりマスク層３１をパターニングする。これにより、マスク層３１には、上記素子形成用の溝部３に対応した開口部３１ａが形成される。
【００３８】
次に、図６に示すように、このパターニングされたマスク層３１を用いた異方性ドライエッチングにより、開口部３１ａから露出した部分をパターニングする。これにより、半導体基板２の表層に上記素子形成用の溝部３を形成することができる。
【００３９】
次に、図７に示すように、半導体基板２の全面に亘ってシリコン酸化膜を上記素子形成用の溝部３に埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながらマスク層３１が露出するまで平坦化する。これにより、上記素子形成用の溝部３に埋め込まれた素子分離絶縁膜４を形成することができる。
【００４０】
次に、図８に示すように、この上に全面に亘ってレジスト層３３を形成した後、図９に示すように、フォトリソグラフィ技術を用いて、上記ビット線形成用の溝部７及びコンタクト形成領域２６を形成する位置に開口部３３ａを有するレジストパターンを形成する。その後、図１０に示すように、このレジストパターンを用いた異方性ドライエッチングにより開口部３３ａから露出した部分をパターニングする。これにより、上記ビット線形成用の溝部７及びコンタクト形成領域２６を形成することができる。その後、図１１に示すように、レジスト層３３をマスク層３１上から除去する。
【００４１】
次に、図１２に示すように、上記下部不純物拡散層１２を形成する。この下部不純物拡散層１２は、例えば、イオン注入法を用いて、Ｙ方向に沿って並ぶ各ピラー部９の一側面に不純物を拡散させることによって形成することができる。
【００４２】
次に、図１２に示すように、上記埋め込みビット線１１を形成する。この埋め込みビット線１１は、例えば、熱酸化法により上記ビット線形成用の溝部７の内側にライナー膜となるシリコン酸化膜３４を形成した後、ＣＶＤ法によりチタン膜及び窒化チタン膜を溝部７の内側に完全に埋め込まれない厚みで形成し、その上に溝部７の内側に埋め込まれた状態で半導体基板２の表面を覆うタングステン膜を形成した後、これらチタン膜、窒化チタン膜及びタングステン膜をエッチバックすることによって、溝部７の内側に埋め込み形成することができる。
【００４３】
次に、図１２に示すように、半導体基板２の全面に亘って、ライナー膜となるシリコン酸窒化膜３５を形成した後、上記ビット線形成用の溝部７の内側に埋め込まれた上記絶縁膜１６を形成する。この絶縁膜１６は、例えば、溝部７内に回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜を形成する。そして、このシリコン酸化膜を異方性ドライエッチングによりエッチバックすることによって、溝部７の内側に埋め込み形成することができる。
【００４４】
次に、図１３に示すように、この上に、フォトリソグラフィ技術を用いて上記ワード線形成用の溝部８を形成する位置に開口部３６ａを有するレジストパターン３６を形成する。
【００４５】
次に、図１４に示すように、開口部３６ａから露出した部分を異方性ドライエッチングでパターニングすることによって、上記ワード線形成用の溝部８を構成する上部溝８ａを形成する。
【００４６】
次に、図１５に示すように、レジストパターン３６をシリコン窒化膜３５上から除去する。
【００４７】
次に、図１６に示すように、上部溝部８ａの両側面を覆う一対のサイドウォール膜３７を形成する。このサイドウォール膜３７を形成する際は、半導体基板２の表面を覆うシリコン窒化膜を形成する。このシリコン窒化膜は、上部溝８ａの内側に完全に埋め込まれない厚みとする。そして、異方性のドライエッチングによりシリコン窒化膜をエッチバックし、上部溝８ａの側面のみにシリコン窒化膜を残す。これにより、上部溝８ａの両側面を覆うサイドウォール膜３７を形成することができる。
【００４８】
次に、図１７に示すように、上部溝８ａの底面に位置する素子分離絶縁膜（シリコン酸化膜）４を等速エッチングにより除去する。具体的には、フッ酸(ＨＦ)含有溶液を用いたウェットエッチングにより、シリコン窒化膜（サイドウォール膜３７）に対してシリコン酸化膜（素子分離絶縁膜４）を選択的に除去する。また、このウェットエッチングは等方性エッチングのため、上部溝８ａの底面に位置するシリコン酸化膜（素子分離絶縁膜４）が深さ方向と幅方向にエッチングされることによって、上部溝８ａの下には、この上部溝８ａよりも幅広となる下部溝８ｂが形成される。
【００４９】
これにより、上記ワード線形成用の溝部８は、その上端開口部から深さ方向に一定の幅で形成された上部溝８ａと、この上部溝８ａの下方に連続して上部溝部８ａよりも幅方向に膨らんで形成された下部溝８ｂとを有することによって、その下部側が上部側よりも幅広となる断面形状を有して形成される。
【００５０】
次に、図示を省略するものの、サイドウォール膜３７を除去した後に、ワード線形成用の溝部８の内面のうち、半導体基板（シリコン基板）２が露出した部分を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜１４（図１８において図示せず。）を形成する。
【００５１】
次に、図１８に示すように、ワード線形成用の溝部８に埋め込まれた状態で半導体基板２の面上を覆う導電膜３８を形成した後、この導電膜３８が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜３５の表面が露出するまで平坦化を行う。その後、溝部８内に埋め込まれた導電膜３８をエッチバックし、この導電膜３８が下部溝８ａに埋め込まれた状態とする。
【００５２】
次に、図１９に示すように、ＣＶＤ法によりワード線形成用の溝部８（上部溝８ａ）の内側に完全に埋め込まれない厚みでシリコン酸化膜３９を形成した後、このシリコン酸化膜３９を異方性のドライエッチングによりエッチバックし、上部溝８ａの側面のみにシリコン酸化膜３９を残す。
【００５３】
次に、図２０に示すように、シリコン酸化膜３９をマスクにして、導電膜３８をエッチングにより掘り下げながら、この導電膜３８を分断する。これにより、ワード線形成用の溝部８（下部溝８ｂ）の両側面に上記埋め込みワード線１５が形成される。その後、シリコン酸化膜３９を除去する。
【００５４】
次に、図２１に示すように、半導体基板２の全面に亘ってライナー膜となるシリコン窒化膜４０を形成する。さらに、回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜４１をワード線形成用の溝部８に埋め込むのに十分な厚みで形成する。そして、このシリコン酸化膜４１が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜４０の表面が露出するまで平坦化を行う。
【００５５】
次に、図２２に示すように、ＣＶＤ法を用いて半導体基板２の全面を覆う非晶質カーボン膜やシリコン膜等を順次積層したハードマスク層４２を形成する。
【００５６】
次に、図２３に示すように、この上にフォトリソグラフィ技術を用いて上記ビット用コンタクトホール２３及びワード用コンタクトホール２５を形成する位置に開口部４３ａを有するレジストパターン４３を形成する。
【００５７】
次に、図２４に示すように、このレジストパターン４３を用いた異方性ドライエッチングによりハードマスク層４２をパターニングする。このとき、レジストパターン４３は、エッチングの進行に伴って、ハードマスク層４２の上から除去されるが、このレジストパターン４３の形状がハードマスク層４２にそのまま転写される。これにより、ハードマスク層４２には、上記ビット用コンタクトホール２３及びワード用コンタクトホール２５を形成する位置に開口部４２ａが形成される。そして、このパターニングされたハードマスク層４２を用いた異方性ドライエッチングにより開口部４２ａから露出した部分をパターニングすることで、上記ビット用コンタクトホール２３及びワード用コンタクトホール２５を形成する。
【００５８】
ここで、上記ワード用コンタクトホール２５については、上記埋め込みワード線１５の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。
【００５９】
これに対して、本発明では、上記ワード線形成用の溝部８の幅広となる部分、すなわち下溝部８ｂの両側面に、上記埋め込みワード線１５が埋め込み形成されている。これにより、上記埋め込みワード線１５は、ワード線形成用の溝部８の幅広となる部分において、互いに近接した状態でその幅方向の厚みが厚くなっている。
【００６０】
したがって、本発明では、開口径のバラツキによってワード用コンタクトホール２５の開口径が小さくなる場合でも、このワード用コンタクトホール２５の側面から埋め込みワード線１５を確実に露出させることが可能である。
【００６１】
そして、上記ビット用及びワード用コンタクトホール２３，２５を形成した後は、図示を省略するものの、ハードマスク層４２を除去した後、半導体基板２の全面に亘って、ＣＶＤ法によりバリア膜となる窒化チタン膜を形成した後、タングステン等の導電膜を上記ビット用及びワード用コンタクトホール２３，２５に埋め込むのに十分な厚さで形成する。そして、この導電膜が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜の表面が露出するまで平坦化を行う。これにより、上記ビット用及びワード用コンタクトホール２３，２５に埋め込まれたコンタクトプラグ２２，２４（図示せず。）が形成される。
【００６２】
本発明では、上述したようにワード用コンタクトホール２５の側面から埋め込みワード線１５を確実に露出させることができるため、このワード用コンタクトホール２５に埋め込まれたコンタクトプラグ２４が埋め込みワード線１５と非導通となることを防止することが可能である。
【符号の説明】
【００６３】
１…半導体装置 ２…半導体基板 ３…素子分離用の溝部 ４…素子分離絶縁膜 ５…素子分離領域 ６…素子形成領域 ７…ビット線形成用の溝部（第１の溝部） ８…ワード線形成用の溝部（第２の溝部） ９…ピラー部 １０…絶縁膜 １１…埋め込みビット線（第２の埋め込み配線） １２…下部不純物拡散層（第１の不純物拡散層） １３…上部不純物拡散層（第２の不純物拡散層） １４…ゲート絶縁膜 １５…埋め込みワード線（第１の埋め込み配線） １６…絶縁膜 １７…コンタクトプラグ １８…キャパシタ １９…下部電極膜 ２０…容量絶縁膜 ２１…上部 ２２…コンタクトプラグ ２３…ビット用コンタクトホール（第２のコンタクトホール） ２４…コンタクトプラグ ２５…ワード用コンタクトホール（第１のコンタクトホール） ２６…コンタクト形成領域 ３１…マスク層 ３２…レジストパターン ３３…レジスト層 ３４…シリコン酸化膜 ３５…シリコン酸窒化膜 ３６…レジストパターン ３７…サイドウォール膜 ３８…導電膜 ３９…シリコン酸化膜 ４０…シリコン酸窒化膜 ４１…シリコン酸化膜 ４２…ハードマスク層 ４３…レジストパターン
【特許請求の範囲】
【請求項１】
半導体基板の表層において第１の方向に延在し、且つ、この第１の方向と直交する方向に並んで形成された複数の第１の溝部と、
前記複数の第１の溝部内にそれぞれ形成された複数の第１の埋め込み配線と、
前記第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並んで形成された複数の第２の溝部と、
前記複数の第２の溝部内にそれぞれ形成された複数の第２の埋め込み配線と、
前記第１及び第２の溝部によって区画された各領域から突出された複数のピラー部と、
前記ピラー部の側面に不純物を拡散させることによって形成されると共に、前記第１の埋め込み配線と電気的に接続される第１の不純物拡散層と、
前記ピラー部の上面に不純物を拡散させることによって形成された第２の不純物拡散層と、
前記ピラー部の側面と前記第１の埋め込み配線との間に介在されるゲート絶縁膜と、
前記第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールと、
前記第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールとを備え、
前記第１の溝部は、その一部が幅広となる形状を有し、
前記第１の埋め込み配線は、前記第１の溝部の幅広となる部分に埋め込まれた状態で配置され、
前記第１のコンタクトホールは、前記第１の溝部の間に位置すると共に、前記第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、この素子分離領域によって区画形成された素子形成領域とを備え、
前記複数のピラー部が並ぶ素子形成領域よりも外側の素子分離領域において、前記素子分離絶縁膜に形成された第１の溝部の下部側が上部側よりも幅広となる形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の埋め込み配線の上面が前記第１の埋め込み配線の下面よりも下方に位置するように、前記第２の溝部が前記第１の溝部よりも深い位置にあることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ピラー部の両側面において、前記ゲート絶縁膜を介して前記第１の埋め込み配線の一部が対向するダブルゲート構造を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記第２の不純物拡散層とコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
半導体基板の表層に第１の方向に延在し、且つ、この第１の方向と直交する方向に並ぶ複数の第１の溝部を形成する工程と、
前記複数の第１の溝部内にそれぞれ第１の埋め込み配線を埋め込み形成する工程と、
前記第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並ぶ複数の第２の溝部を形成する工程と、
前記複数の第２の溝部内にそれぞれ第２の埋め込み配線を埋め込み形成する工程と、
前記第１及び第２の溝部によって区画された各領域から突出されたピラー部の側面に不純物を拡散させることによって、前記第１の埋め込み配線と電気的に接続される第１の不純物拡散層を形成する工程と、
前記ピラー部の上面に不純物を拡散させることによって第２の不純物拡散層を形成する工程と、
前記ピラー部の側面と前記第２の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、
前記第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールを形成する工程と、
前記第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールを形成する工程とを含み、
前記第１の溝部を形成する工程では、その一部が幅広となる形状を有する第１の溝部を形成し、
前記第１の埋め込み配線を形成する工程では、前記第１の溝部の幅広となる部分に埋め込まれた状態で第１の埋め込み配線を形成し、
前記第１のコンタクトホールを形成する工程では、前記第１の溝部の間に位置すると共に、前記第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで第１のコンタクトホールを形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域と、この素子分離領域によって区画された素子形成領域とを形成する工程とを含み、
前記複数のピラー部が並ぶ素子形成領域よりも外側の素子分離領域において、前記素子分離絶縁膜に、その下部側が上部側よりも幅広となる形状を有する第１の溝部を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の埋め込み配線の上面が前記第１の埋め込み配線の下面よりも下方に位置するように、前記第２の溝部を前記第１の溝部よりも深く形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ピラー部の両側面において、前記ゲート絶縁膜を介して前記第１の埋め込み配線の一部が対向するダブルゲート構造を形成することを特徴とする請求項６〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記上部不純物拡散層とコンタクトプラグを介して接続されるキャパシタを形成する工程を含むことを特徴とする請求項６〜９の何れか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の表層において第１の方向に延在し、且つ、この第１の方向と直交する方向に並んで形成された複数の第１の溝部と、
前記複数の第１の溝部内にそれぞれ形成された複数の第１の埋め込み配線と、
前記第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並んで形成された複数の第２の溝部と、
前記複数の第２の溝部内にそれぞれ形成された複数の第２の埋め込み配線と、
前記第１及び第２の溝部によって区画された各領域から突出された複数のピラー部と、
前記ピラー部の側面に不純物を拡散させることによって形成されると共に、前記第１の埋め込み配線と電気的に接続される第１の不純物拡散層と、
前記ピラー部の上面に不純物を拡散させることによって形成された第２の不純物拡散層と、
前記ピラー部の側面と前記第１の埋め込み配線との間に介在されるゲート絶縁膜と、
前記第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールと、
前記第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールとを備え、
前記第１の溝部は、その一部が幅広となる形状を有し、
前記第１の埋め込み配線は、前記第１の溝部の幅広となる部分に埋め込まれた状態で配置され、
前記第１のコンタクトホールは、前記第１の溝部の間に位置すると共に、前記第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、この素子分離領域によって区画形成された素子形成領域とを備え、
前記複数のピラー部が並ぶ素子形成領域よりも外側の素子分離領域において、前記素子分離絶縁膜に形成された第１の溝部の下部側が上部側よりも幅広となる形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の埋め込み配線の上面が前記第１の埋め込み配線の下面よりも下方に位置するように、前記第２の溝部が前記第１の溝部よりも深い位置にあることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ピラー部の両側面において、前記ゲート絶縁膜を介して前記第１の埋め込み配線の一部が対向するダブルゲート構造を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記第２の不純物拡散層とコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
半導体基板の表層に第１の方向に延在し、且つ、この第１の方向と直交する方向に並ぶ複数の第１の溝部を形成する工程と、
前記複数の第１の溝部内にそれぞれ第１の埋め込み配線を埋め込み形成する工程と、
前記第１の方向と交差する第２の方向に延在し、且つ、この第２の方向と直交する方向に並ぶ複数の第２の溝部を形成する工程と、
前記複数の第２の溝部内にそれぞれ第２の埋め込み配線を埋め込み形成する工程と、
前記第１及び第２の溝部によって区画された各領域から突出されたピラー部の側面に不純物を拡散させることによって、前記第１の埋め込み配線と電気的に接続される第１の不純物拡散層を形成する工程と、
前記ピラー部の上面に不純物を拡散させることによって第２の不純物拡散層を形成する工程と、
前記ピラー部の側面と前記第２の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、
前記第１の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第１のコンタクトホールを形成する工程と、
前記第２の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第２のコンタクトホールを形成する工程とを含み、
前記第１の溝部を形成する工程では、その一部が幅広となる形状を有する第１の溝部を形成し、
前記第１の埋め込み配線を形成する工程では、前記第１の溝部の幅広となる部分に埋め込まれた状態で第１の埋め込み配線を形成し、
前記第１のコンタクトホールを形成する工程では、前記第１の溝部の間に位置すると共に、前記第１の溝部の幅広となる部分に埋め込まれた第１の埋め込み配線に至る深さで第１のコンタクトホールを形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域と、この素子分離領域によって区画された素子形成領域とを形成する工程とを含み、
前記複数のピラー部が並ぶ素子形成領域よりも外側の素子分離領域において、前記素子分離絶縁膜に、その下部側が上部側よりも幅広となる形状を有する第１の溝部を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の埋め込み配線の上面が前記第１の埋め込み配線の下面よりも下方に位置するように、前記第２の溝部を前記第１の溝部よりも深く形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ピラー部の両側面において、前記ゲート絶縁膜を介して前記第１の埋め込み配線の一部が対向するダブルゲート構造を形成することを特徴とする請求項６〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記上部不純物拡散層とコンタクトプラグを介して接続されるキャパシタを形成する工程を含むことを特徴とする請求項６〜９の何れか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−２５３２２０（Ｐ２０１２−２５３２２０Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２５１９３（Ｐ２０１１−１２５１９３）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]