半導体装置及びその製造方法、並びにデータ処理システム
【課題】本発明は、第１の不純物拡散領域と第２の不純物拡散領域との間に位置するピラーを流れるドレイン電流が、隣接するピラーにリーク電流として流れることを防止可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３に立設されたピラー２８と、Ｙ方向に延在するように半導体基板１３に設けられ、Ｙ方向と交差するＸ方向において対向するピラー２８の第２の側壁を露出する第１の溝１６と、ピラー２８の第２の側壁の下部に設けられた第１の不純物拡散領域と、ピラー２８の上端に設けられた第２の不純物拡散領域と、半導体基板１３に内設され、第１の溝１６の底１６Ａに配置された絶縁層１４と、を有する。
【解決手段】半導体基板１３に立設されたピラー２８と、Ｙ方向に延在するように半導体基板１３に設けられ、Ｙ方向と交差するＸ方向において対向するピラー２８の第２の側壁を露出する第１の溝１６と、ピラー２８の第２の側壁の下部に設けられた第１の不純物拡散領域と、ピラー２８の上端に設けられた第２の不純物拡散領域と、半導体基板１３に内設され、第１の溝１６の底１６Ａに配置された絶縁層１４と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化は、もはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果等によって正しく動作しない虞が生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。
特に、半導体基板の表面に対して垂直方向に延びるピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である（例えば、特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０３６６号公報
【特許文献２】特開２０１１−７７１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図４５は、３次元トランジスタを適用した従来の半導体装置の課題を説明するための断面図である。図４５では、半導体装置の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の切断面を図示する。
【０００６】
図４５に示すように、従来の半導体装置２００では、半導体基板２０１に形成された第１の溝２０２（ビット線２０４が形成される溝）が露出するピラー２０３の側壁２０３Ａの下部に、ビット線２０４と接続された第１の不純物拡散領域２０６が設けられており、ピラー２０３の上端に第２の不純物拡散領域２０７が設けられている。
【０００７】
また、従来の半導体装置２００では、第１の溝２０２の底２０２Ａ及びピラー２０３の底２０３Ｂは半導体基板２０１で構成されている。
つまり、従来の半導体装置２００は、隣接するピラー２０３間に、ピラー２０３間を絶縁分離する絶縁分離層がない。
【０００８】
このため、従来の半導体装置２００では、同一のピラー２０３に設けられた第１及び第２の不純物拡散領域２０６，２０７間に流れるドレイン電流が、第１の溝２０２の底２０２Ａを介して、隣接する他のピラー２０３にリーク電流として流れやすいという問題があった。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体基板に立設されたピラーと、第１の方向に延在するように前記半導体基板に設けられ、前記第１の方向と交差する第２の方向において対向する前記ピラーの２つの側壁を露出する第１の溝と、前記ピラーの２つの側壁のうち、一方の側壁の下部に設けられた第１の不純物拡散領域と、前記ピラーの上端に設けられた第２の不純物拡散領域と、前記半導体基板に内設され、少なくとも前記第１の溝の底に配置された絶縁層と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、第１の方向に延在するように半導体基板に設けられ、第１の方向と交差する第２の方向において対向するピラーの２つの側壁を露出する第１の溝と、ピラーの２つの側壁のうち、一方の側壁の下部に設けられた第１の不純物拡散領域と、ピラーの上端に設けられた第２の不純物拡散領域と、半導体基板に内設され、少なくとも第１の溝の底に配置された絶縁層と、を有することにより、絶縁層により、隣接するピラー間を絶縁分離することが可能となる。
【００１１】
これにより、同一のピラーに設けられた第１及び第２の不純物拡散領域間に流れるドレイン電流が、第１の溝の底を介して、隣接する他のピラーにリーク電流として流れることを防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの一部を切り欠いた斜視図である。
【図２】図１に示すメモリセルアレイの平面図である。
【図３】図２に示すメモリセルアレイのＡ−Ａ線断面を示す断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１）であり、製造途中のメモリセルアレイを示す平面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１）であり、図４Ａに示す構造体のＢ−Ｂ線断面を示す断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その４）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その５）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その６）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その７）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その８）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その９）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１０）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１１）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１２）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１３）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１７】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１４）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１８】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１５）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１９】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１６）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２０】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１７）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２１】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１８）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２２】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１９）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２３】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２０）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２４】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２１）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２５】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２２）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２６】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２３）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２７】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２４）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２８】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２５）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２９】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２６）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図３０】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２７）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図３１Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２８）であり、製造途中のメモリセルアレイを示す平面図である。
【図３１Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２８）であり、図３１Ａに示す構造体のＢ−Ｂ線断面を示す断面図である。
【図３２Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２９）であり、製造途中のメモリセルアレイを示す平面図である。
【図３２Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２９）であり、図３２Ａに示す構造体のＣ−Ｃ線断面を示す断面図である。
【図３２Ｃ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２９）であり、図３２Ａに示す構造体のＤ−Ｄ線断面を示す断面図である。
【図３３Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３０）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３３Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３０）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３４Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３１）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３４Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３１）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３５Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３２）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３５Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３２）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３６Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３３）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３６Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３３）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３７Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３４）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３７Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３４）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３８Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３５）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３８Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３５）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３９Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３６）であり、製造途中のメモリセルアレイを示す平面図である。
【図３９Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３６）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３９Ｃ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３６）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図４０】本発明の第１の実施の形態に係る半導体装置を含むデータ処理システムの概略構成を示すブロック図である。
【図４１】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの断面図であり、切断面が図３に示すメモリセルアレイの切断面に対応する図である。
【図４２】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１）であり、図４１に示す半導体装置の切断面に対応する断面図である。
【図４３】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２）であり、図４１に示す半導体装置の切断面に対応する断面図である。
【図４４】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３）であり、図４１に示す半導体装置の切断面に対応する断面図である。
【図４５】３次元トランジスタを適用した従来の半導体装置の課題を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、半導体装置の寸法関係とは異なる場合がある。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの一部を切り欠いた斜視図であり、図２は、図１に示すメモリセルアレイの平面図である。図３は、図２に示すメモリセルアレイのＡ−Ａ線断面を示す断面図である。
図１〜図３では、第１の実施の形態の半導体装置１０としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を一例に挙げて図示している。
【００１５】
図１〜図３において、Ｙ方向（第１の方向）は、第１の溝１６の延在方向を示しており、Ｘ方向（第２の方向）は、第１の溝１６と交差（第１の実施の形態の場合、直交）する方向を示している。
【００１６】
また、図１では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１３、絶縁層１４、第１の溝１６、第１の絶縁膜１８、ビット線２３、第１の埋め込み絶縁膜２４、ピラー２８、ゲート電極５５，５６、接続部５７、及びキャパシタ４２のみ図示する。
【００１７】
また、図２では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、第１の溝１６、第２の溝２７、ピラー２８、ゲート絶縁膜３１、及びワード線３２のみ図示する。
【００１８】
さらに、図２では、数多くのピラー２８を図示することが困難なため、９個のピラー２８のみを図示するが、ピラー２８の数は、これに限定されない。メモリセルアレイ１１には、数千〜数十万個のピラー２８が配置される。よって、ＤＲＡＭでは、ビット線２１及びワード線３２も数百〜数千オーダーの本数となる。
【００１９】
第１の実施の形態の半導体装置１０は、図１〜図３に示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域（周辺回路が形成される領域）と、を有する。
【００２０】
図１〜図３を参照するに、第１の実施の形態の半導体装置１０を構成するメモリセルアレイ１１は、半導体基板１３と、絶縁層１４と、第１の溝１６と、第１の絶縁膜１８と、第２の絶縁膜１９と、ビットコンタクト２０と、第１の不純物拡散領域２１、ビット線２３と、第１の埋め込み絶縁膜２４と、第３の絶縁膜２５と、第２の溝２７と、ピラー２８と、ゲート絶縁膜３１と、ワード線３２と、第２の埋め込み絶縁膜３４と、第２の不純物拡散領域３６と、層間絶縁膜３８と、容量コンタクトプラグ３９と、記憶素子であるキャパシタ４２と、を有する。
【００２１】
図１及び図３を参照するに、半導体基板１３は、板状とされた基板である。半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。以下の説明では、半導体基板１３としてｐ型の単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００２２】
図１及び図３を参照するに、絶縁層１４は、半導体基板１３に内設されている。絶縁層１４は、半導体基板１３の表面１３ａから所定の深さＤ１において、半導体基板１３の表面１３ａに対して平行な面方向に延在している。
上記所定の深さＤ１（半導体基板１３の表面１３ａから絶縁層１４の上面ａまでの深さ）は、例えば、２５０μｍ以上とすることができる。なお、第１の実施の形態では、所定の深さＤ１が２５０μｍの場合を例に挙げて以下の説明を行う。
【００２３】
また、絶縁層１４は、複数の第１の溝１６の底１６Ａ、及び複数のピラー２８の底２８Ａを連続して覆うように配置されている。これにより、第１の溝１６の底面１６ａは、第１の溝１６により露出された絶縁層１４で構成されると共に、絶縁層１４によりＸ方向及びＹ方向で隣接している個々のピラー２８が絶縁される。
【００２４】
絶縁層１４としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。この場合、絶縁層１４が内設された半導体基板１３（絶縁層１４及び半導体基板１３が予め一体化した基板）としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
また、絶縁層１４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、絶縁層１４は、単結晶シリコン基板に酸素イオンを注入し、その後、加熱により、注入された酸素と単結晶シリコン基板を構成するシリコンとを反応させることで形成する。
【００２５】
図１及び図２を参照するに、第１の溝１６は、Ｙ方向（第１の方向）に延在するように半導体基板１３に内設されている。図２及び図３を参照するに、第１の溝１６は、Ｘ方向（第２の方向）において対向するピラー２８の第１及び第２の側壁２８ａ，２８ｂ（２つの側壁）を露出している。
【００２６】
また、図１及び図３を参照するに、第１の溝１６は、底１６Ａが絶縁層１４に到達する深さとされている。これにより、第１の溝１６の底面１６ａは、第１の溝１６が露出する絶縁層１４の面により構成されている。上記構成とされた第１の溝１６は、Ｘ方向に対して所定の間隔で複数配置されている。
【００２７】
図３を参照するに、第１の絶縁膜１８は、第１の溝１６の下部１６Ｂ（第１の実施の形態の場合、第１の溝１６のうち、第１の絶縁膜１８、ビット線２３、及びビットコンタクト２０が形成される部分）に露出されたピラー２８の第１及び第２の側壁２８ａ，２８ｂ、及び第１の溝１６の底面１６ａを覆うように設けられている。第１の絶縁膜１８は、第１の溝１６の下部１６Ｂを埋め込まない厚さとされている。
第１の絶縁膜１８は、ピラー２８の第２の側壁２８ｂに形成されたビットコンタクト２０を露出する開口部１８Ａを有する。第１の絶縁膜１８としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２８】
第２の絶縁膜１９は、第１の溝１６の下部１６Ｂよりも上方に位置するピラー２８の第１及び第２の側壁２８ａ，２８ｂに設けられている。第２の絶縁膜１９の下端は、第１の絶縁膜１８と接触している。第２の絶縁膜１９は、第１の絶縁膜１８よりも薄い厚さとされている。第２の絶縁膜１９としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２９】
図３を参照するに、ビットコンタクト２０は、第１の絶縁膜１８に形成された開口部１８Ａを埋め込むように配置されている。これにより、ビットコンタクト２０は、ビット線２３と第１の不純物拡散領域２１との間に位置する第１の溝１６に配置されると共に、ビット線２３と第１の不純物拡散領域２１とを電気的に接続している。
上記ビットコンタクト２０としては、ヒ素がドープされたシリコン膜を用いることができる。
【００３０】
第１の不純物拡散領域２１は、ピラー２８の第２の側壁２８ｂの下部うち、ビットコンタクト２０が接触する部分に形成されている。第１の不純物拡散領域２１は、ソース／ドレイン領域として機能する領域である。
半導体基板１３がｐ型単結晶シリコン基板の場合、第１の不純物拡散領域２１は、ピラー２８の第２の側壁２８ｂの下部（半導体基板１３の一部）に、ｎ型の不純物をイオン注入することで形成する。
【００３１】
ビット線２３は、第１及び第２の導電膜５１，５２が積層された構造とされており、第１の溝１６の下部１６Ｂを埋め込むように配置されている。
第１の導電膜５１（バリア膜）は、ビットコンタクト２０の側壁、及び第１の絶縁膜１８の内面を覆うように、第１の溝１６の下部１６Ｂに設けられている。第１の導電膜５１は、第１の溝１６の下部１６Ｂを埋め込まない厚さとされている。
【００３２】
第１の導電膜５１としては、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）をＣＶＤ法により順次に形成した積層膜を用いる。ＣＶＤ法により形成するチタン膜は、シリコン上に形成される場合、成膜と同時にチタンシリサイドに変換される。
これにより、ビットコンタクト２０と第１の導電膜５１との間に、抵抗値の低いチタンシリサイド（図示せず）を形成することが可能となるので、ビット線２３とビットコンタクト２０との間のコンタクト抵抗を小さくすることができる。
【００３３】
第２の導電膜５２は、第１の絶縁膜１８及び第１の導電膜５１を介して、第１の溝１６の下部１６Ｂを埋め込むように配置されている。第２の導電膜５２としては、第１の導電膜５１よりも抵抗値の低い膜を用いる。具体的には、第２の導電膜５２としては、例えば、タングステン膜（Ｗ膜）を用いることができる。
【００３４】
第１の埋め込み絶縁膜２４は、ビット線２３の上面２３ａを覆うように、第１の溝１６内に配置されている。第１の埋め込み絶縁膜２４は、第１の溝１６の一部を埋め込んでいる。第１の埋め込み絶縁膜２４の上面２４ａは、平坦な面とされている。第１の埋め込み絶縁膜２４としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００３５】
第３の絶縁膜２５は、第１の埋め込み絶縁膜２４の上面２４ａ、及び第１の埋め込み絶縁膜２４の上面２４ａよりも上方に配置された第２の絶縁膜１９の内壁面１９ａを覆うように設けられている。第３の絶縁膜２５は、第２の絶縁膜１９が形成された第１の溝１６を埋め込まない厚さとされている。第３の絶縁膜２５としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００３６】
図２を参照するに、第２の溝２７は、半導体基板１１に設けられたＸ方向に延在する溝である。第２の溝２７は、第１の溝１６に対して交差（第１の実施の形態の場合、直交）している。
第２の溝２７の深さは、第１の溝１６よりも深さが浅くなるように構成されている。第２の溝２７は、第１の溝１６と共にピラー２８を区画している。第２の溝２７は、Ｙ方向において対向するピラー２８の第３及び第４の側壁２８ｃ，２８ｄを露出している。
上記構成とされた第２の溝２７は、Ｙ方向に対して所定の間隔で複数配置されている。
【００３７】
図２及び図３を参照するに、ピラー２８は、第１及び第２の溝１６，２７により区画されており、半導体基板１３に立設されている。ピラー２８の形状は、四角柱とされており、第１ないし第４の側壁２８ａ，２８ｂ，２８ｃ，２８ｄを有する。ピラー２８は、縦型トランジスタのチャネルとして機能する。
【００３８】
図２を参照するに、ゲート絶縁膜３１は、第２の溝２７によって露出されるピラー２８の第３及び第４の側壁２８ｃ，２８ｄと、Ｙ方向に隣接するピラー２８間の第２の溝２７の底面に露出するシリコン基板表面に設けられている
【００３９】
なお、図３にもゲート絶縁膜３１と、後述するゲート電極５５、５６が記載されているが、これらは単にビット線２３に対する深さ方向の位置関係をイメージするために記載したものであって、実際には図３に示したゲート絶縁膜３１およびゲート電極５５，５６に該当する断面構造は存在しない。図２に示したように、ワード線３２となるゲート電極５５，５６はビット線２３が延在するＹ方向に対して直交するＸ方向に延在するものである。
【００４０】
ゲート絶縁膜３１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００４１】
図２を参照するに、ワード線３２は、Ｘ方向に延在する電極であり、一対のゲート電極５５，５６と、接続部５７と、を有する。
ゲート電極５５は、ゲート絶縁膜３１を介して、Ｘ方向に配列された複数のピラー２８の第３の側壁２８ｃに設けられている。
ゲート電極５６は、ゲート絶縁膜３１を介して、Ｘ方向に配列された複数のピラー２８の第４の側壁２８ｄに設けられている。ゲート電極５５，５６は、Ｘ方向に延在している。
【００４２】
ゲート電極５５，５６は、第２の溝２７に設けられており、ビット線２３（図３参照）よりも上方に配置されている。ゲート電極５５，５６は、ビット線２３と交差（第１の実施の形態の場合、直交）している。
単位セルを構成する縦型トランジスタは、１本のビット線２３と、２本のゲート電極５５，５６を備えるダブルゲート構成となっている。
【００４３】
接続部５７は、Ｘ方向に延在するゲート電極５５，５６の両端に設けられている。接続部５７は、ゲート電極５５とゲート電極５６とを電気的に接続している。接続部５７は、ゲート電極５５，５６と一体に構成されている。接続部５７は、ビット線２３よりも上方に配置されている。
【００４４】
上記構成とされたワード線３２を構成する導電膜としては、例えば、不純物を含有するポリシリコン膜、窒化チタン膜（ＴｉＮ膜）、タングステン膜（Ｗ膜）などの単層膜や、それらの積層膜を用いることができる。
【００４５】
図３を参照するに、第２の埋め込み絶縁膜３４は、Ｘ方向に隣接するピラー２８の間に位置する空間を埋め込むように設けられている。
第２の埋め込み絶縁膜３４の上面３４ａは、半導体基板１３の表面１３ａ（第２の不純物拡散領域３６の上面３６ａ）に対して面一とされている。
第２の埋め込み絶縁膜３４としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４６】
第２の不純物拡散領域３６は、ピラー２８の上端に設けられている。第２の不純物拡散領域３６は、ソース／ドレイン領域として機能する領域である。半導体基板１３がｐ型単結晶シリコン基板の場合、第２の不純物拡散領域３６は、ピラー２８の上端に、ｎ型の不純物をイオン注入することで形成する。したがって、第２の不純物拡散領域３６の上面３６ａは、半導体基板１３の上面１３ａと一致する。
【００４７】
層間絶縁膜３８は、第２の埋め込み絶縁膜３４の上面３４ａ、及び第２の不純物拡散領域３６の上面３６ａに設けられている。層間絶縁膜３８としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４８】
容量コンタクトプラグ３９は、第２の不純物拡散領域３６上に位置する層間絶縁膜３８を貫通するように設けられている。容量コンタクトプラグ３９の下端は、第２の不純物拡散領域３６の上面３６ａと接触している。これにより、容量コンタクトプラグ３９は、第２の不純物拡散領域３６と電気的に接続されている。
容量コンタクトプラグ３９の上端面３９ａは、層間絶縁膜３８の上面３８ａから露出されている。容量コンタクトプラグ３９の上端面３９ａは、層間絶縁膜３８の上面３８ａに対して面一とされている。
【００４９】
キャパシタ４２は、下部電極６１と、容量絶縁膜６２と、上部電極６３と、を有する。下部電極６１は、容量コンタクトプラグ３９の上端面３９ａに配置されている。これにより、下部電極６１は、容量コンタクトプラグ３９を介して、第２の不純物拡散領域３６と電気的に接続されている。下部電極６１は、第２の不純物拡散領域３６のそれぞれに対して１つ配置されている。下部電極６１は、円柱形状とされている。
【００５０】
容量絶縁膜６２は、下部電極６１の表面６１ａ、及び層間絶縁膜３８の上面３８ａを覆うように配置されている。
上部電極６３は、容量絶縁膜６２の表面６２ａを覆うと共に、複数の下部電極６１間に形成される空間を埋め込むように設けられている。また、上部電極６３の上面６３ａは、平坦な面とされている。
【００５１】
各々のピラー２８と容量コンタクトプラグ３９は、第２の埋め込み絶縁膜３４及び層間絶縁膜３８によって絶縁分離されている。１つの縦型トランジスタは、第１の不純物拡散領域２１、第２の不純物拡散領域３６、ゲート絶縁膜３１、及び一対のゲート電極５５，５６により構成されている。
【００５２】
なお、図３には、図示していないが、半導体装置１０は、上部電極６３の上面６３ａに、例えば、上部電極６３の上面６３ａを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を有する。
【００５３】
第１の実施の形態の半導体装置によれば、第１の溝１６が露出するピラー２８の第２の側壁２８ｂの下部に設けられた第１の不純物拡散領域２１と、ピラー２８の上端に設けられた第２の不純物拡散領域３６と、半導体基板１３に内設され、かつ半導体基板１３の表面１３ａに平行な方向に延在する絶縁層１４と、少なくとも第１の溝１６の底面１６Ａに接して配置された絶縁層１４と、を有することにより、絶縁層１４により、隣接するピラー２８間を絶縁分離することが可能となる。
【００５４】
これにより、ピラー２８のうち、第１の不純物拡散領域２１と第２の不純物拡散領域３６との間に位置する部分を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接するピラー２８にリーク電流として流れることを防止できる。
【００５５】
なお、第１の実施の形態の半導体装置１０では、半導体基板１３に内設され、かつ半導体基板１３の表面１３ａに平行な方向に延在する層状の絶縁層１４を設けた場合を例に挙げて説明したが、絶縁層１４は、少なくとも第１の溝１６の底１６Ａに配置されておればよく、必ずしもピラー２８の底２８Ａに配置する必要はない。
【００５６】
図４Ａ、図４Ｂ、図５〜図３０、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３２Ｃ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、及び図３９Ｃは、本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図である。
【００５７】
また、図４Ａ、図３１Ａ、図３２Ａ、及び図３９Ａは、第１の実施の形態に係る半導体装置の製造途中のメモリセルアレイを示す平面図である。
また、図４Ｂは、図４Ａに示す構造体のＢ−Ｂ線断面（図２に示すＡ−Ａ線断面に対応する断面）を示す断面図である。
また、図５〜図３０は、図４Ａに示す構造体のＢ−Ｂ線断面（図２に示すＡ−Ａ線断面に対応する断面）に対応する断面図である。
【００５８】
図３１Ｂは、図３１Ａに示す構造体Ｂ−Ｂ線断面を示す断面図であり、図３２Ｂは、図３２Ａに示す構造体のＣ−Ｃ線断面を示す断面図であり、図３２Ｃは、図３２Ａに示す構造体のＤ−Ｄ線断面を示す断面図である。
また、図３３Ａ、図３４Ａ、図３５Ａ、図３６Ａ、図３７Ａ、図３８Ａ、及び図３９Ｂは、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
また、図３３Ｂ、図３４Ｂ、図３５Ｂ、図３６Ｂ、図３７Ｂ、図３８Ｂ、及び図３９Ｃは、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【００５９】
図４Ａ、図４Ｂ、図５〜図３３、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３２Ｃ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、及び図３９Ｃにおいて、図１〜図３に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
【００６０】
次に、図４Ａ、図４Ｂ、図５〜図３３、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３２Ｃ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、及び図３９Ｃを参照して、第１の実施の形態の半導体装置１０の製造方法（具体的には、半導体装置１０を構成するメモリセルアレイ１１の製造方法）について説明する。
【００６１】
始めに、図４Ａ及び図４Ｂに示す工程では、絶縁層１４が内設された半導体基板１３を準備する。
具体的には、絶縁層１４が内設された半導体基板１３としてＳＯＩ基板を準備する。或いは、ＳＯＩ基板を準備する替わりに、半導体基板１３としてシリコン含有基板（シリコンを含有し、かつ絶縁層１４が形成されていない基板）である単結晶シリコン基板を準備し、次いで、該単結晶シリコン基板の内部に酸素イオンを注入し、その後、酸素イオンが注入された単結晶シリコン基板を加熱することで、酸素と単結晶シリコン基板を構成するシリコンとを反応させて、半導体基板１３に内設される絶縁層１４としてシリコン酸化膜を形成する。
【００６２】
半導体基板１３の表面１３ａから絶縁層１４の上面１４ａまでの所定の深さＤ１は、例えば、２５０ｎｍ以上の深さであればよい。なお、以下の説明では、一例として所定の深さＤ１が２５０ｎｍの場合を例に挙げる。
また、絶縁層１４の厚さＭ１は、例えば、１μｍとすることができる。なお、絶縁層１４の厚さＭ１は、１μｍに限定されるものではなく、半導体基板１３と電気的な絶縁がなされる厚さであればよい。
【００６３】
次いで、半導体基板１３の表面１３ａに、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ４０ｎｍ程度のシリコン窒化膜７１（ＳｉＮ膜）を成膜する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜７１に、Ｙ方向に延在し、かつ半導体基板１３の表面１３ａを露出する第１の開口溝７２Ａを所定の間隔で複数形成する。これにより、シリコン窒化膜７１よりなり、かつ複数の第１の開口溝７２Ａを有したエッチング用マスク７２が形成される。
【００６４】
なお、図４Ａを参照するに、各第１の開口溝７２Ａの端部が広く形成されているが、この端部は、コンタクトを形成する領域であって、ビット線２３の形成に悪影響は及ぼさない。
【００６５】
次いで、図５に示す工程では、エッチング用マスク７２を介した異方性ドライエッチングにより、第１の開口溝７２Ａの下方に位置する半導体基板１３をエッチングする。
これにより、Ｙ方向に延在し、Ｘ方向において対向するピラー２８の第１及び第２の側壁２８ａ，２８ｂ（２つの側壁）となる部分を露出し、底面１６ａ（底１６Ａ）が絶縁層１４を露出する第１の溝１６を形成する。
なお、この段階では、図２に示すＸ方向及びＹ方向に対して、所定の間隔で配置された四角柱状のピラー２８は形成されていない。
【００６６】
第１の実施の形態の場合、Ｙ方向に延在し、深さＨ１が２５０ｎｍとされた第１の溝１６が、Ｘ方向に対して複数形成される。
上記第１の溝１６を形成する際に使用する異方性ドライエッチングとしては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いる。
【００６７】
上記反応性イオンエッチングでは、例えば、ソースパワーが１０００Ｗ、高周波パワーが５０〜２００Ｗ、エッチングガスとして９０ｓｃｃｍの六フッ化硫黄（ＳＦ６）及び１００ｓｃｃｍの塩素（Ｃｌ２）、チャンバー内の圧力が５〜２０ｍＴｏｒｒ、ステージの温度が２０〜４０℃のエッチング条件を用いることができる。
【００６８】
このように、反応性イオンエッチングのエッチングガスとして六フッ化硫黄（ＳＦ６）及び塩素（Ｃｌ２）を用いることにより、シリコン酸化膜（ＳｉＯ２膜）である絶縁層１４がエッチングストッパーとして機能する。よって、オーバーエッチング条件を用いて、複数の第１の溝１６を形成することで、複数の第１の溝１６の底面１６ａを絶縁層１４の面で構成することができる。
【００６９】
次いで、少なくとも第１の溝１６の下部１６Ｂの内面（第１及び第２の側壁２８ａ，２８ｂ、及び底面１６ａ）を覆う第１の絶縁膜１８を形成する。
具体的には、例えば、原料ガスにモノシラン（ＳｉＨ4）と一酸二窒素（Ｎ2Ｏ）を用い、温度８００℃、圧力０．５Ｔｏｒｒを条件とするＣＶＤ法により、第１の溝１６の底面１６ａ、及び第１の溝１６が露出する第１及び第２の側壁２８ａ，２８ｂを覆うように、第１の絶縁膜１８としてシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００７０】
このとき、第１の溝１６の下部１６Ｂよりも上方に位置する第１及び第２の側壁２８ａ，２８ｂ、第１の開口溝７２Ａに露出されたエッチング用マスク７２の側壁７２ｂ、及びエッチング用マスク７２の上面７２ａにも第１の絶縁膜１８が形成される。
【００７１】
次いで、図６に示す工程では、第１の絶縁膜１８の表面１８ａに、第１の絶縁膜１８を介して、複数の第１の溝１６及び第１の開口溝７２Ａを埋め込む厚さとされた埋め込み膜７４を形成する。
具体的には、成膜ガスとしてモノシラン（ＳｉＨ４）を用いた減圧ＣＶＤ法により、埋め込み膜７４として多結晶シリコン膜を成膜する。
【００７２】
次いで、図７に示す工程では、埋め込み膜７４のエッチング速度と第１の絶縁膜１８のエッチング速度とが等しくなるエッチング条件を用いた異方性ドライエッチングにより、埋め込み膜７４及び第１の絶縁膜１８をエッチバックすることで、複数の第１の溝１６の下部１６Ｂに埋め込み膜７４及び第１の絶縁膜１８を残存させる。
【００７３】
このエッチバックにより、第１の絶縁膜１８の上面１８ｂは、埋め込み膜７４の上面７４ａに対して面一となる。上記エッチバック後の第１の溝１６の底面１６ａを基準としたときの第１の絶縁膜１８及び埋め込み膜７４の高さＨ２は、例えば、９０ｎｍとすることができる。
【００７４】
次いで、図８に示す工程では、第１の溝１６の下部１６Ｂよりも上方に位置する第１及び第２の側壁２８ａ，２８ｂを覆う第２の絶縁膜１９を形成する。
具体的には、ＣＶＤ法により、第２の絶縁膜１９となるシリコン酸化膜（ＳｉＯ２膜）を形成する。このとき、第１の開口溝７２Ａに露出されたエッチング用マスク７２の側壁７２ｂ、及びエッチング用マスク７２の上面７２ａにも第２の絶縁膜１９が形成される。
【００７５】
次に、ドライエッチング法により全面エッチバックして、第１の絶縁膜１８の上面１８ｂ及び埋め込み膜７４の上面７４ａに形成された第２の絶縁膜１９を除去し、埋め込み膜７４の上面７４ａを露出させる。この時、エッチング用マスク７２の上面７２ａ上に形成されている第２の絶縁膜１９も除去される。
【００７６】
次いで、図９に示す工程では、エッチング液としてアンモニア水（ＮＨ３）を用いたウエットエッチングにより、図８に示す多結晶シリコン膜（ポリシリコン膜）よりなる埋め込み膜７４を選択的に除去する。
【００７７】
上記アンモニア水（ＮＨ３）は、シリコン酸化膜（ＳｉＯ２膜）をエッチングしないため、ウエットエッチング後には、第１の溝１６内に第１及び第２の絶縁膜１８，１９がそのまま残存する。
また、第１の溝１６の下部１６Ｂに配置された埋め込み膜７４が除去されることで、第１の溝１６の下部１６Ｂに第１の絶縁膜１８で囲まれたビット線形成用溝７６が形成される。
【００７８】
次いで、図１０に示す工程では、ビット線形成用溝７６と、ビット線形成用溝７６の上方に位置し、かつ第２の絶縁膜１９が形成された第１の溝１６と、第２の絶縁膜１９が形成された第１の開口溝７２Ａと、を埋め込むように、埋め込み膜７８を形成する。
具体的には、埋め込み膜７８として、ヒ素がドープされたドープドポリシリコン膜を形成する。
【００７９】
次いで、図１１に示す工程では、異方性ドライエッチングを用いたエッチバックにより、ビット線形成用溝７６内のみに埋め込み膜７８を残存させる。
このとき、シリコン酸化膜（ＳｉＯ２膜）よりなる第１及び第２の絶縁膜１８，１９がほとんどエッチングされなくて、かつヒ素がドープされた多結晶シリコン膜よりなる埋め込み膜７８が選択的にエッチングされる条件を用いる。
【００８０】
これにより、第１の溝１６内に第１及び第２の絶縁膜１８，１９を残存させることができる。また、第１の開口溝７２Ａの側壁７２ｂにも第２の絶縁膜１９が残存する。
したがって、エッチバック後の第１の絶縁膜１８の上面１８ｂの位置は、先に説明した図７に示す第１の絶縁膜１８の上面１８ｂの位置と等しい。
【００８１】
また、上記エッチバックでは、第１の絶縁膜１８の上面１８ｂに対してエッチバック後の埋め込み膜７８の上面７８ａが面一となるようにエッチバック時間を調整する。この段階での埋め込み膜７８の高さＨ３は、例えば、８０ｎｍとすることができる。
【００８２】
次いで、図１２に示す工程では、第１の溝１６及び第１の開口溝７２Ａに形成された第２の絶縁膜１９に、対向する一対の第１のサイドウォール８１を形成する。
具体的には、以下の方法により第１のサイドウォール８１を形成する。始めに、ＣＶＤ法により、第１のサイドウォール８１の母材となる厚さ５ｎｍのシリコン窒化膜（ＳｉＮ膜）を成膜する。
【００８３】
次いで、シリコン窒化膜（ＳｉＮ膜）が選択的にエッチングされる条件を用いたエッチバック（異方性ドライエッチング）により、エッチング用マスク７２の上面７２ａ及び埋め込み膜７８の上面７８ａに形成されたシリコン窒化膜（ＳｉＮ膜）を除去する。これにより、対向配置され、かつシリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１が形成される。
また、対向配置された第１のサイドウォール８１間には、第１の溝１６よりも幅が狭く、かつ深さの浅い溝８２が形成される。
【００８４】
上記第１のサイドウォール８１は、後述する図２２に示す工程において、ウエットエッチングにより、第１の溝１６の下部１６Ｂに位置する第１の絶縁膜１８を除去する際、第２の絶縁膜１９がエッチングされることを防止する保護膜としての機能を有する。
【００８５】
次いで、図１３に示す工程では、埋め込み膜７８であるヒ素がドープされた多結晶シリコン膜を選択的にエッチングする条件を用いた異方性ドライエッチングにより、埋め込み膜７８をエッチバックすることで、ビット線形成用溝７６に形成された埋め込み膜７８の上部を除去する。
このときのエッチバック量Ｅ１は、例えば、３０ｎｍとすることができる。この場合、ビット線形成用溝７６に残存する埋め込み膜７８の高さＨ４は、例えば、５０ｎｍとすることができる。
【００８６】
次いで、図１４に示す工程では、一対の第１のサイドウォール８１の側壁８１ａ（言い換えれば、一対の第１のサイドウォール８１の対向する面）、及び埋め込み膜７８から露出されたビット線形成用溝７６の内面（埋め込み膜７８の上面７８ａを含む）第１の絶縁膜１８の内壁を連続して覆うと共に、対向配置された第２のサイドウォール８４を形成する。
【００８７】
具体的には、第２のサイドウォール８４は、以下の方法により形成する。始めに、ＣＶＤ法により、一対の第１のサイドウォール８１の側壁８１ａ、及び埋め込み膜７８から露出されたビット線形成用溝７６の内面を覆うように、エッチング犠牲層となる窒化チタン膜８３（ＴｉＮ膜）を成膜する。
このとき、エッチング用マスク７２の上面７２ａにも窒化チタン膜８３が成膜される。また、窒化チタン膜８３の厚さは、溝８２を埋め込まない厚さとする。
【００８８】
次いで、異方性ドライエッチングにより、窒化チタン膜８３をエッチバックして、一対の第１のサイドウォール８１の側壁８１ａ、及び埋め込み膜７８から露出されたビット線形成用溝７６の内壁に窒化チタン膜８３を残存させることで、埋め込み絶縁膜７８の上面７８ａの一部を露出し、かつ対向配置された第２のサイドウォール８４を形成する。
【００８９】
また、窒化チタン膜８３のエッチバックは、エッチング用マスク７２の上面７２ａからエッチバック後の第２のサイドウォール８４の上端面８４ａまでの深さＤ２が、例えば、２５ｎｍとなるように行う。
【００９０】
次いで、図１５に示す工程では、第２のサイドウォール８４が形成された溝８２と、埋め込み膜７８及び第２のサイドウォール８４が形成されたビット線形成用溝７６と、を埋め込む第４の絶縁膜８６を形成する。
【００９１】
具体的には、ＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、或いは回転塗布法のいずれかの方法を用いて、第４の絶縁膜８６となるシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００９２】
次いで、図１６に示す工程では、シリコン酸化膜（ＳｉＯ２膜）よりなる第４の絶縁膜８６を選択的にエッチングする条件を用いた異方性エッチングにより、第４の絶縁膜８６をエッチバックすることで、エッチバック後の第４の絶縁膜８６の上面８６ａを第２のサイドウォール８４の上端面８４ａよりも上方に配置すると共に、溝８２の上端側の一部を露出する。
【００９３】
このとき、エッチング用マスク７２の上面７２ａからエッチバック後の第４の絶縁膜８６の上面８６ａまでの深さＤ３は、例えば、１５ｎｍとすることができる。また、エッチバック後の第４の絶縁膜８６の上面８６ａから第２のサイドウォール８４の上端面８４ａまでの深さＤ４は、例えば、１０ｎｍとすることができる。
なお、エッチバック後の第４の絶縁膜８６の上面８６ａから第２のサイドウォール８４の上端面８４ａまでの深さＤ４は、５〜１５ｎｍの範囲内であればよい。
【００９４】
次いで、図１７に示す工程では、第４の絶縁膜８６から露出された溝８２の内面（言い換えれば、第４の絶縁膜８６の上面８６ａよりも上方に位置する第１のサイドウォール８１の側壁８１ａ、及び第４の絶縁膜８６の上面８６ａ）及び、エッチング用マスク７２の上面７２ａを覆う保護膜８８を形成する。
【００９５】
具体的には、保護膜８８は、ＣＶＤ法により、厚さ５ｎｍのシリコン膜を成膜することで形成する。
保護膜８８は、エッチング段階で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。このような非晶質シリコン膜は、５４０℃以下の成膜温度を用いて成膜することで得ることができる。
【００９６】
次いで、図１７に示す溝８２の左側の側壁に形成された保護膜８８に不純物を導入する。
具体的には、斜めイオン注入法により、図１７に示す溝８２の左側の側壁に形成された保護膜８８に不純物としてフッ化ボロン（ＢＦ２）を注入する。
【００９７】
上記不純物の導入は、第１の側壁２８ａ（後述する図２７で説明するビットコンタクト２０を形成するべき第２の側壁２８ｂの反対側に位置する側壁）に配置された第１のサイドウォール８１の側壁８１ａ（垂直面）に形成された保護膜８８に対して実施する。
これにより、第１の側壁２８ａに配置された第１のサイドウォール８１の垂直面に形成された保護膜８８と、エッチング用マスク７２の上面７２ａに形成された保護膜８８と、第３の絶縁膜の上面８６ａ（水平面）に形成された保護膜８８のうち、図１７の左半分に位置する部分と、に不純物が注入される。
【００９８】
具体的には、例えば、加速エネルギー５ｋｅＶ、注入ドーズ量２Ｅ１４ｃｍ−２、注入角度θ１が２７°〜４５°の条件を用いた斜めイオン注入法により、保護膜８８にフッ化ボロン（ＢＦ２）を注入する。
ここでの注入角度θ１とは、半導体基板１３の表面１３ａに対する垂線８９（法線）からの傾斜角を意味している。
【００９９】
上記説明したように、図１７に示す工程で行うイオン注入では、水平面と垂直面との両方に形成された保護膜８８に対してイオン注入する必要がある。そこで、それぞれの注入部位に最適なイオン注入となるように、注入角度の異なる２段階注入を用いてもよい。
【０１００】
この場合、例えば、注入角度２７°でのフッ化ボロン（ＢＦ２）の注入と、注入角度４５°での注入角度と、を行うことで、第１の側壁２８ａに配置された第１のサイドウォール８１の垂直面に形成された保護膜８８と、エッチング用マスク７２の上面７２ａに形成された保護膜８８と、第３の絶縁膜の上面８６ａ（水平面）に形成された保護膜８８のうち、図１７の左半分に位置する部分と、にフッ化ボロン（ＢＦ2）を注入する。
【０１０１】
なお、１つの注入角度θ１で斜めイオン注入を行う場合、及び２つの注入角度で２段階の斜めイオン注入を行う場合のいずれの場合も、第４の絶縁膜８６の上面８６ａ及び一対の第１のサイドウォール８１の側壁８１ａで囲まれた溝の深さや幅、保護膜８８の膜厚等を考慮して設定することができ、第１の実施の形態の数値に限定されない。
【０１０２】
次いで、図１８に示す工程では、アンモニア水（ＮＨ３）を用いたウエットエッチングにより、保護膜８８のうち、フッ化ボロン（ＢＦ２）が注入されていない部分（具体的には、第２の側壁２８ｂ側に配置された第１のサイドウォール８１の側壁８１ａに形成された保護膜８８、及び図１７に示す第４の絶縁膜８６の上面８６ａの右半分に形成された保護膜８８）を除去する。
【０１０３】
これにより、第２の側壁２８ｂ側に配置され、かつ第４の絶縁膜８６の上面８６ａよりも上方に位置する第１のサイドウォール８１の側壁８１ａ、及び第４の絶縁膜８６の上面８６ａの右半分を露出し、保護膜８８よりなるエッチング用マスク９１が形成される。
【０１０４】
次いで、図１９に示す工程では、エッチング用マスク９１を介した異方性ドライエッチングにより、エッチング用マスク９１から露出された第４の絶縁膜８６をエッチングすることで、第２の側壁２８ｂ側に形成された一方の第２のサイドウォール８４の上端面８４ａを露出させる。
【０１０５】
このとき、第１の側壁２８ａ側に形成された他方の第２のサイドウォール８４は、エッチング用マスク９１で保護されているため、上記異方性ドライエッチングにより第２のサイドウォール８４が露出することはない。
逆に言えば、第１の側壁２８ａ側に形成された他方の第２のサイドウォール８４が、図１９に示す工程で行う異方性ドライエッチングで露出されないように、先に説明した図１７において、保護膜８８に対するイオン注入の不純物導入領域を制御する必要がある。
【０１０６】
次いで、図２０に示す工程では、窒化チタン膜（ＴｉＮ膜）を選択的にエッチングするエッチング液を用いたウエットエッチングにより、図１９に示す上端面８４ａが露出され、かつ窒化チタン膜（ＴｉＮ膜）よりなる一方の第２のサイドウォール８４を除去する。
【０１０７】
これにより、第２の側壁２８ｂ側に形成された一方の第１のサイドウォール８１の側壁８１ａ全体と、一方の第１のサイドウォール８１の下方に位置するビット線形成用溝７６の側壁と、埋め込み膜７８の上面７８ａの一部と、が露出される。
また、エッチング液としては、例えば、アンモニア水（ＮＨ３）と過酸化水素水（Ｈ２Ｏ２）との混合液を用いることができる。
【０１０８】
次いで、図２１に示す工程では、等方性ドライエッチングにより、図２０に示すエッチング用マスク９１を選択的に除去する。
これにより、第４の絶縁膜８６の上面８６ａ、第４の絶縁膜８６の上面８６ａよりも上方に配置された他方の第１のサイドウォール８１の側壁８１ａ、及びエッチング用マスク７２の上面７２ａが露出される。
【０１０９】
次いで、図２２に示す工程では、シリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１、窒化チタン膜（ＴｉＮ膜）よりなる第２のサイドウォール８４、及び埋め込み膜７８をマスクとする緩衝溶液を用いたウエットエッチングにより、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜１８のうち、第２の側壁２８ｂに形成された部分をエッチングすることで、第２の側壁２８ｂを露出する開口部１８Ａを形成する。
上記開口部１８Ａは、第１のサイドウォール８１の下端面と埋め込み膜７８の上面７８ａとの間に形成される。また、開口部１８Ａの高さＨ５は、例えば、６０ｎｍとすることができる。
【０１１０】
具体的には、２０℃のフッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）とを混合させた緩衝溶液を用いて、第２の側壁２８ｂに形成された第１の絶縁膜１８を１５秒間エッチングすることで、開口部１８Ａを形成する。
このとき、シリコン酸化膜（ＳｉＯ２膜）よりなる第４の絶縁膜８６も除去されるが、第１及び第２の側壁２８ａ，２８ｂに形成され、かつシリコン酸化膜（ＳｉＯ２膜）よりなる第２の絶縁膜１９は、第１のサイドウォール８１で保護されているため、エッチングされずに残存する。
【０１１１】
次いで、図２３に示す工程では、ウエットエッチングにより、図２２に示す窒化チタン膜（ＴｉＮ膜）よりなる第２のサイドウォール８４を選択的に除去する。これにより、第１のサイドウォール８１の側壁８１ａに囲まれた溝８２が露出される。
【０１１２】
次いで、図２４に示す工程では、ＣＶＤ法により、埋め込み膜７８と同じ種類の膜よりなる埋め込み膜９２を成膜することで、溝８２、埋め込み膜７８の上面７８ａよりも上方に位置するビット線形成用溝７６、及び開口部１８Ａを埋め込み膜９２で埋め込む。
【０１１３】
具体的には、埋め込み膜９２として、全面にヒ素がドープされたドープドポリシリコン膜を形成する。このとき、埋め込み膜９２は、エッチング用マスク７２の上面７２ａ、第１のサイドウォール８１の上端面、及び第２の絶縁膜１９の上端面にも成膜される。
埋め込み膜７８，９２は、ヒ素がドープされたドープドポリシリコン膜であるので、溝８２、ビット線形成用溝７６、及び開口部１８Ａは、同一種類の膜で埋め込まれたことになる。
【０１１４】
次いで、図２５に示す工程では、図２４に示す埋め込み膜７８，９２を選択的に除去可能な条件を用いた異方性ドライエッチングにより、埋め込み膜７８，９２をエッチバックすることで、溝８２及びビット線形成用溝７６に存在する埋め込み膜７８，９２を除去すると共に、第２の側壁２８ｂ側に形成された第１のサイドウォール８１をマスクとして開口部１８Ａに埋め込み膜９２を残存させる。
【０１１５】
これにより、開口部１８Ａを充填する埋め込み膜９２よりなり、かつ第２の側壁２８ｂ（図３に示すピラー２８の母材となる半導体基板１３）と接触するビットコンタクト２０が形成される。また、溝８２及びビット線形成用溝７６に存在する埋め込み膜７８，９２を除去することで、溝８２及びビット線形成用溝７６が露出される。
また、上記エッチバックにより、エッチング用マスク７２の上面７２ａ、第１のサイドウォール８１の上端面、及び第２の絶縁膜１９の上端面に成膜された埋め込み膜９２も除去される。
【０１１６】
次いで、図２６に示す工程では、ウエットエッチングにより、図２５に示すシリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１を選択的に除去する。これにより、第１の溝１６の対向する２つの側面に形成された第２の絶縁膜１９の内壁面１９ａが露出される。
【０１１７】
次いで、図２７に示す工程では、第１の溝１６及び第１の開口溝７２Ａに形成された第２の絶縁膜１９の内壁面１９ａと、ビット線形成用溝７６の内面（言い換えれば、ビット線形成用溝７６が露出する第１の絶縁膜１８の面）と、を連続して覆う第１の導電膜５１（バリア膜）を形成する。第１の導電膜５１は、後述する図２９に示す工程で形成されるビット線２３の母材となる膜である。
【０１１８】
具体的には、以下の方法により、第１の導電膜５１を形成する。
始めに、四塩化チタン（ＴｉＣｌ４）を原料ガスとし、温度６００℃の条件を用いるＣＶＤ法により、チタン膜（Ｔｉ膜）を成膜する。シリコン上に成膜されたチタン膜は成膜と同時にチタンシリサイドに変換される。これにより、該チタン膜（Ｔｉ膜）とヒ素がドープされたドープドポリシリコン膜よりなるビットコンタクト２０との接触領域に、抵抗値の低いチタンシリサイド（図示せず）が形成される。
このように、ビット線２３とビットコンタクト２０との間にチタンシリサイドを介在させることで、ビット線２３とビットコンタクト２０との間のコンタクト抵抗を低減することができる。
【０１１９】
また、他の部位に成膜されたチタン膜（Ｔｉ膜）は、第１の導電膜５１となる窒化チタン膜（ＴｉＮ膜）を形成する際に使用する窒素により窒化されて、窒化チタン膜（ＴｉＮ膜）に変換され、第１の導電膜５１の一部となる。
次に、同一装置内で連続的に窒化チタン膜（第１の導電膜５１の一部）をチタンシリサイド上に形成する。前述の四塩化チタンに加えてアンモニアを同時に供給するＣＶＤ法を用いる。温度は６００℃が継続される。
このとき、第１の導電膜５１は、ビット線形成用溝７６を完全に埋め込まないような厚さで形成する。また、第１の導電膜５１は、エッチング用マスク７２の上面７２ａ及び第２の絶縁膜１９の上端面にも形成される。
【０１２０】
また、図２７に示す工程では、第１の導電膜５１の形成時の熱処理により、ビットコンタクト２０に含まれるヒ素が第２の側壁２８ｂ（ピラー２８の一方の側壁）へ熱拡散するため、第１の導電膜５１の形成と共に、ｎ型不純物（この場合、ヒ素）を含む第１の不純物拡散領域２１が形成されると共に、ビット線形成用溝７６上に、両側面が第１の導電膜５１で囲まれた溝９４が形成される
【０１２１】
第２の側壁２８ｂは、先に説明した図３に示すピラー２８の構成要素のうちの１つである。図２７に示す工程において、第１の不純物拡散領域２１は、ピラー２８の第２の側壁２８ｂの下部に形成される。
なお、第１の不純物拡散領域２１を形成する工程は、先に説明した図２４に示す埋め込み膜９２を形成した後に行ってもよい。
【０１２２】
次に、図２８に示す工程では、第１の導電膜５１の表面５１ａに、第１の導電膜５１が形成されたビット線形成用溝７６、及び溝９４を埋め込む厚さ（言い換えれば、第１及び第２の絶縁膜１８，２０、ビットコンタクト２０、及び第１の導電膜５１が形成された第１の溝１６を埋め込む厚さ）とされた第２の導電膜５２を成膜することで、ビット線形成用溝７６及び溝９４を第２の導電膜５２で埋め込む。
【０１２３】
具体的には、例えば、ＣＶＤ法により、第２の導電膜５２として、第１の導電膜５１である窒化チタン膜（ＴｉＮ膜）よりも抵抗値の低いタングステン膜を成膜することで、第２の導電膜５２を形成する。また、タングステン膜は六フッ化タングステン（ＷＦ6）を原料ガスとし、水素もしくはモノシランを還元ガスとする、温度４５０℃のＣＶＤ法により形成する。
【０１２４】
次いで、図２９に示す工程では、第１の導電膜５１のエッチング速度と第２の導電膜５２のエッチング速度とが等しいエッチング条件を用いた異方性ドライエッチングにより、第１及び第２の導電膜５１，５２をエッチバックする。
このとき、エッチバック後の第１及び第２の導電膜５１，５２の上面５１ｂ，５２ａが第１の絶縁膜１８の上面１８ｂに対して面一となるように、第１及び第２の導電膜５１，５２をエッチバックする。
【０１２５】
これにより、第１の溝１６の下部１６Ｂに形成されたビット線形成用溝７６を埋め込むと共に、上面５１ｂ，５２ａよりなる上面２３ａが第１の絶縁膜１８の上面１８ｂに対して面一とされたビット線２３が形成される。
また、ビット線２３は、ビット線形成用溝７６を埋め込むことで、チタンシリサイド（図示せず）及びビットコンタクト２０を介して、第１の不純物拡散領域２１と電気的に接続される。
【０１２６】
次いで、図３０に示す工程では、ビット線２３及び第２の絶縁膜１９が形成された第１の溝１６、及び第２の絶縁膜１９が形成された第１の開口溝７２Ａを埋め込むように、シリコン窒化膜９６（ＳｉＮ膜）を成膜する。
その後、シリコン窒化膜９６をエッチバックして、ビット線２３の上面２３ａに厚さＭ２のシリコン窒化膜９６を残存させることで、シリコン窒化膜９６よりなる第１の埋め込み絶縁膜２４を形成する。シリコン窒化膜９６の厚さＭ２は、例えば、５０ｎｍとすることができる。
【０１２７】
次いで、図３１Ａ及び図３１Ｂに示す工程では、第１の埋め込み絶縁膜２４の上面２４ａ、及び第１の埋め込み絶縁膜２４の上面２４ａよりも上方に位置する第２の絶縁膜１９の内壁面１９ａを覆う第３の絶縁膜２５を形成する。
このとき、第３の絶縁膜２５は、第１の埋め込み絶縁膜２４の上面２４ａよりも上方に位置する第１の溝１６を埋め込まない厚さで形成する。これにより、第１の溝１６内に、第３の絶縁膜２５で囲まれ、かつ第１の溝１６よりも幅の狭い溝２９が形成される。
【０１２８】
具体的には、ＣＶＤ法により、シリコン窒化膜を成膜することで第３の絶縁膜２５を形成する。このとき、第２の絶縁膜１９の上端面、及びエッチング用マスク７２の上面７２ａにも第３の絶縁膜２５が形成される。
【０１２９】
次いで、溝２９を埋め込むように、第２の埋め込み絶縁膜３４を形成する。このとき、エッチング用マスク７２の上面７２ａ上にも第２の埋め込み絶縁膜３４が形成される。
具体的には、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、第２の埋め込み絶縁膜３４を形成する。
【０１３０】
次いで、図３２Ａ、図３２Ｂ、及び図３２Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、エッチング用マスク７２、第２の絶縁膜１９、第３の絶縁膜２５、第２の埋め込み絶縁膜３４、及び半導体基板１３を部分的にエッチングすることで、Ｘ方向に延在して第１の溝１６と交差（本実施の形態の場合、直交）し、かつ第１の溝１６よりも深さＤ５の浅い第２の溝２７と、複数の第２の溝２７の両端と一体化され、複数の第２の溝２７を囲む枠形状とされた第３の溝９９と、を形成する。
【０１３１】
これにより、第１及び第２の溝１６，２７により区画されたピラー２８（図２或いは図３参照）が複数形成される。また、第２の溝２７を形成することで、ピラー２８の第３及び第４の側壁２８ｃ，２８ｄが露出されると共に、ピラー２８の第１及び第２の側壁２８ａ，２８ｂが決定される。
【０１３２】
また、図３２Ｂに示すように、半導体基板１３、第１の埋め込み絶縁膜２４の上面２４ａ、及び第２の絶縁膜１９の上端面１９ｂが第２の溝２７の底から露出されている。
第２の溝２７のうち、半導体基板１３の表面１３ａから第２の溝２７の底までの深さＤ５は、例えば、１１０ｎｍとすることができる。また、第２の溝２７のＹ方向の幅Ｗ１は、例えば、６３ｎｍとすることができる。
【０１３３】
次いで、図３３Ａ及び図３３Ｂに示す工程では、第２の溝２７が露出する半導体基板１３の面を覆うゲート絶縁膜３１を形成する。具体的には、熱酸化法により、厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成することで、ゲート絶縁膜３１を形成する。
【０１３４】
次いで、図３４Ａ及び図３４Ｂに示す工程では、ゲート絶縁膜３１が形成された第２の溝２７の内面を覆う第３の導電膜１０２（バリア膜）を形成する。このとき、第３の導電膜１０２は、ゲート絶縁膜３１が形成された第２の溝２７を埋め込まない厚さで形成する。
これにより、ゲート絶縁膜３１の表面３１ａと、第１の埋め込み絶縁膜２４の上面２４ａと、第２の絶縁膜１９の上端面１９ｂと、積層されたエッチング用マスク７２の側壁、第３の絶縁膜２５、及び第２の埋め込み絶縁膜３４の側壁と、が第３の導電膜１０２で覆われる。
【０１３５】
具体的には、ＣＶＤ法により、厚さ４ｎｍの窒化チタン（ＴｉＮ膜）を成膜することで、第３の導電膜１０２を形成する。
なお、図３４Ａ及び図３４Ｂでは図示してはいないが、この段階では、第２の埋め込み絶縁膜３４の上面３４ａにも第３の導電膜１０２が形成される。
【０１３６】
次いで、第３の導電膜１０２の表面１０２ａに、第２の溝２７を埋め込む厚さとされ、かつ第３の導電膜１０２よりも抵抗値の低い第４の導電膜１０３を形成する。
具体的には、ＣＶＤ法により、タングステン膜（Ｗ膜）を成膜することで、第４の導電膜１０３を形成する。
【０１３７】
次いで、ＣＭＰ法により、第２の埋め込み絶縁膜３４の上面３４ａに形成された第３及び第４の導電膜１０２，１０３（図３４Ａ及び図３４Ｂに図示せず）を除去する。これにより、第２の埋め込み絶縁膜３４の上面３４ａが露出されると共に、第３の導電膜１０２の上端面１０２ｂ及び第４の導電膜１０３の上面１０３ａが第２の埋め込み絶縁膜３４の上面３４ａに対して面一となる。
【０１３８】
次いで、図３５Ａ及び図３５Ｂに示す工程では、第３の導電膜１０２と第４の導電膜１０３とが等しい速度でエッチングされるエッチング条件を用いた異方性エッチングにより、第３及び第４の導電膜１０２，１０３エッチバックすることで、第２の溝２７の底部に厚さＭ４（例えば、５０ｎｍ）の第４の導電膜１０３を残存させる。
これにより、エッチバック後の第４の導電膜１０３の上面１０３ａの位置は、半導体基板１３の表面１３ａよりも下方に配置される。
【０１３９】
また、第３の導電膜１０２と第４の導電膜１０３とのエッチング速度が等しいエッチング条件を用いることで、エッチバック後の第３の導電膜１０２の上端面１０２ｂは、第４の導電膜１０３の上面１０３ａに対して面一となる。
これにより、第４の導電膜１０３の上面１０３ａと半導体基板１３の表面１０３ａとの間に形成されたゲート絶縁膜３１が第３の導電膜１０２から露出される。
【０１４０】
次いで、図３６Ａ及び図３６Ｂに示す工程では、図３５Ａ及び図３５Ｂに示す構造体の表面を覆う第５の絶縁膜１０５を形成する。これにより、第３の導電膜１０２の上端面１０２ｂ、第４の導電膜１０３の上面１０３ａ、及び第３の導電膜１０２から露出されたゲート絶縁膜３１が、第５の絶縁膜１０５に覆われる。このとき、第５の絶縁膜１０５は、第２の溝２７を埋め込まない厚さで形成する。
また、第５の絶縁膜１０５は、先に説明した図３１Ｂに示す構造体を構成する第２の埋め込み絶縁膜３４上にも形成される。
【０１４１】
具体的には、第５の絶縁膜１０５は、ＣＶＤ法により、厚さ１８ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。
このように、ＣＶＤ法を用いて第５の絶縁膜１０５を形成することで、第５の絶縁膜１０５の厚さが均一になるため、第２の溝２７内に、Ｘ方向に延在すると共に、第２の溝２７よりも溝幅の狭い溝１０６が形成される。第５の絶縁膜１０５を厚さ１８ｎｍで成膜した場合、溝１０６の幅Ｗ２は、２７ｎｍとなる。
【０１４２】
なお、図３６Ａの切断位置は、第２の溝２７の側壁近傍であり、第２の溝２７を通過するが、溝１０６を通過しない。よって、図３６Ａに示す構造体において、第５の絶縁膜１０５は、第２の埋め込み絶縁膜３４の上面３４ａを覆い、かつ第２の溝２７を埋め込むように図示されている。
【０１４３】
次いで、図３７Ａ及び図３７Ｂに示す工程では、異方性エッチングにより、図３６Ａ及び図３６Ｂに示す第５の絶縁膜１０５をエッチバックすることで、第２の溝２７内に形成された第５の絶縁膜１０５を２つに分割する。これにより、図３６Ｂに示す溝１０６の下方に位置する第４の導電膜１０３の上面１０３ａが露出される。
【０１４４】
シリコン酸化膜（ＳｉＯ２膜）よりなる第５の絶縁膜１０５をエッチバックする際には、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする条件を用いる。
これにより、図３６Ａ及び図３６Ｂに示すシリコン酸化膜（ＳｉＯ２膜）よりなる第２の埋め込み絶縁膜３４は除去され、シリコン窒化膜（ＳｉＮ膜）よりなる第３の絶縁膜２５が露出される。
【０１４５】
次いで、２つに分割された第５の絶縁膜１０５をマスクとして、異方性ドライエッチングにより、２つに分割された第５の絶縁膜１０５間に位置する第３及び第４の導電膜１０２，１０３を除去する。
【０１４６】
これにより、ゲート絶縁膜３１を介して、ピラー２８の第３の側壁２８ｃに、第３及び第４の導電膜１０２，１０３よりなるゲート電極５５が形成されると共に、ゲート絶縁膜３１を介して、ピラー２８の第４の側壁２８ｄに、第３及び第４の導電膜１０２，１０３よりなるゲート電極５６が形成される。また、図３７Ａ及び図３７Ｂに示す工程では、図２に示す接続部５７が形成される。
【０１４７】
つまり、図３７Ａ及び図３７Ｂに示す工程において、接続部５７及びゲート電極５５，５６を有し、Ｘ方向に配置された複数のピラー２８の第３及び第４の側壁２８ｃ，２８ｄにゲート絶縁膜３１を介して接するワード線３２が形成される（図２参照）。
図２に示すように、Ｘ方向に延在するゲート電極５５，５６は、ダブルゲートとして機能する。
【０１４８】
なお、先に説明した図２に示すように、接続部５７により、ダブルゲート構造とされた２本のゲート電極５５，５６の端部を一体化することで、２本のゲート電極５５，５６の電気的な制御を一括して行なうことができる。
また、ゲート電極５５，５６の下方に形成されたビット線２３とゲート電極５５，５６との間は、第１の埋め込み絶縁膜２４により絶縁されている。
【０１４９】
また、図３７Ａ及び図３７Ｂに示す工程において、第３及び第４の導電膜１０２，１０３を異方性エッチングする際、隣接するゲート電極５５，５６が短絡することを防止する観点から、２つに分割された第５の絶縁膜１０５間に位置する第３及び第４の導電膜１０２，１０３を確実に除去する必要がある。
そのため、成膜や異方性エッチングの半導体基板１３面内のばらつきを考慮して、ある程度のオーバーエッチングを行う。これにより、ゲート電極５５，５６間に位置する半導体基板１３の一部がエッチングされて、半導体基板１３に溝が形成される。
【０１５０】
次いで、図３８Ａ及び図３８Ｂに示す工程では、図３７Ａ及び図３７Ｂに示す第５の絶縁膜１０５を選択的に除去するエッチング液を用いたウエットエッチングにより、図３７Ａ及び図３７Ｂに示す第５の絶縁膜１０５を除去する。
【０１５１】
具体的には、エッチング液としてフッ化水素酸含有溶液を用いて、図３７Ａ及び図３７Ｂに示す第５の絶縁膜１０５を選択的に除去する。
これにより、ゲート電極５５，５６の上面５５ａ，５６ａ、ゲート電極５５，５６の上面５５ａ，５６ａよりも上方に形成されたゲート絶縁膜３１、及び第２の溝２７に露出されたエッチング用マスク７２の側壁が露出される。
【０１５２】
次いで、図３９Ａ、図３９Ｂ、及び図３９Ｃに示す工程では、ゲート絶縁膜３１及びゲート電極５５，５６が形成された第２の溝２７、第３の溝９９、及び第３の絶縁膜２５の上面２５ａを覆う第６の絶縁膜１０７を形成する。
具体的には、ＣＶＤ法により、第２及び第３の溝２７，９９を埋め込まない厚さ（例えば、厚さ８ｎｍ）とされたシリコン窒化膜（ＳｉＮ膜）を成膜することで、第６の絶縁膜１０７を形成する。これにより、ゲート電極５５，５６、及びゲート電極５５，５６から露出されたゲート絶縁膜３１は、第６の絶縁膜１０７により覆われる。
【０１５３】
次いで、第６の絶縁膜１０７の表面１０７ａに、ゲート絶縁膜３１及びゲート電極５５，５６が形成された第２の溝２７を埋め込む厚さとされた第４の埋め込み絶縁膜１０８を形成する。
具体的には、回転塗布法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ２膜）よりなる第４の埋め込み絶縁膜１０８を形成する。
【０１５４】
次いで、ＣＭＰ法により、第３の絶縁膜２５に積層された第６の絶縁膜１０７の上面１０７ｂに形成された不要な第４の埋め込み絶縁膜１０８を除去する。これにより、研磨後の第４の埋め込み絶縁膜１０８の上面１０８ａは、第６の絶縁膜１０７の上面１０７ｂに対して面一となる。
この段階の構造体を平面視すると、図３２Ａと同様に、ゲート絶縁膜３１、ゲート電極５５，５６、及び第４の埋め込み絶縁膜１０８が形成された第２の溝２７が、夫々平行状態となってＸ方向に延在している。
【０１５５】
次いで、図３９Ａ、図３９Ｂ、及び図３９Ｃに示す工程の処理後に、図３９Ｃに示すピラー２８の上面２８ｅに形成された第６の絶縁膜１０７、第３の絶縁膜２５、及びエッチング用マスク７２を除去して、ピラー２８の上面２８ｅを露出させる。
【０１５６】
次いで、ピラー２８の上面２８ｅに、ｎ型不純物（例えば、リン（Ｐ）やヒ素（Ａｓ））をイオン注入することで、ピラー２８の上端に、図３に示す第２の不純物拡散領域３６を形成する。これにより、第２の不純物拡散領域３６の上面３６ａは、半導体基板１３の表面１３ａと一致する。
【０１５７】
次いで、ＣＭＰ法により、図３９Ｃに示す半導体基板１３の表面１３ａよりも上方に形成された第４の埋め込み絶縁膜１０８と、図３１Ｂに示す半導体基板１３の表面１３ａよりも上方に形成された第１の溝１６の上部に形成された第２の絶縁膜１９、第３の絶縁膜２５、及び第２の埋め込み絶縁膜３４と、を除去する。
このとき、ＣＭＰ処理後の第４の埋め込み絶縁膜１０８の上面を第２の不純物拡散領域３６の上面３６ａに対して面一にすることで、ＣＭＰ処理後の構造体（図示せず）の上面が平坦な面となる。
【０１５８】
以下、図３を参照して、第１の実施の形態の半導体装置１０に設けられたメモリセルアレイ１１の製造方法の続きを説明する。
【０１５９】
次いで、図３に示す第２の埋め込み絶縁膜３４の上面２４ａ、第２の絶縁膜１９の上端面、第３の絶縁膜２５の上端面、第２の不純物拡散領域３６の上面３６ａ、及びＣＭＰ処理後の第４の埋め込み絶縁膜１０８の上面（図３に図示せず）を覆う層間絶縁膜３８を形成する。
具体的には、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することで層間絶縁膜３８を形成する。
【０１６０】
次いで、周知の手法により、第２の不純物拡散領域３６の上面３６ａに形成された層間絶縁膜３８を貫通し、下端が第２の不純物拡散領域３６の上面３６ａと接触する容量コンタクトプラグ３９を形成する。
このとき容量コンタクトプラグ３９は、その上面３９ａが層間絶縁膜３８の上面３８ａに対して面一となるように形成する。また、容量コンタクトプラグ３９は、複数の第２の不純物拡散領域３６に対してそれぞれ１つ形成する。
【０１６１】
次いで、周知の手法により、容量コンタクトプラグ３９の上面３９ａに、円柱形状とされた下部電極６１を形成する。これにより、下部電極６１は、容量コンタクトプラグ３９を介して、第２の不純物拡散領域３６と電気的に接続される。また、下部電極６１は、複数の容量コンタクトプラグ３９に対してそれぞれ１つ形成する。
【０１６２】
次いで、周知の手法により、下部電極６１間に位置する層間絶縁膜３８の上面３８ａ、及び複数の下部電極６１を連続して覆う容量絶縁膜６２を形成する。このとき、容量絶縁膜６２は、下部電極６１間に形成された空間を埋め込まない厚さで形成する。
【０１６３】
次いで、周知の手法により、容量絶縁膜６２の表面６２ａに、容量絶縁膜６２を介して、複数の下部電極６１間に形成された空間を埋め込む上部電極６３を形成する。このとき、上部電極６３は、上部電極６３の上面６３ａが平坦な面となるように形成する。
これにより、図３に示す第１の実施の形態の半導体装置１０が製造される。
【０１６４】
なお、図３には、図示していないが、半導体装置１０では、上部電極６３の上面６３ａに、例えば、上部電極６３の上面６３ａを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を形成する。
【０１６５】
第１の実施の形態の半導体装置の製造方法によれば、絶縁層１４が内設された半導体基板１３を準備する工程と、半導体基板１３をエッチングすることで、Ｙ方向に延在し、半導体基板１３のうち、Ｙ方向と交差するＸ方向において対向するビラー２８の第１及び第２の側壁２８ａ，２８ｂとなる部分を露出し、かつ少なくとも底面１６ａが絶縁層１４を露出する第１の溝１６を形成する工程と、半導体基板１３をエッチングして、第１の溝１６と交差するようにＸ方向に延在し、かつ第１の溝１６よりも深さの浅い第２の溝２７を形成することで、第１及び第２の溝１６，２７に区画されたピラー２８を形成する工程と、ピラー２８の第２の側壁２８ｂの下部に第１の不純物拡散領域２１を形成する工程と、ピラー２８の上端に第２の不純物拡散領域３６を形成する工程と、を含むことにより、絶縁層１４により、隣接するピラー２８間を絶縁分離することが可能となる。
【０１６６】
これにより、第１の不純物拡散領域２１と第２の不純物拡散領域３６との間に位置するピラー２８を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接する他のピラー２８にリーク電流として流れることを防止できる。
【０１６７】
図４０は、本発明の第１の実施の形態に係る半導体装置を含むデータ処理システムの概略構成を示すブロック図である。
【０１６８】
次に、図４０を参照して、第１の実施の形態に係る半導体装置１０（この場合、ＤＲＡＭ）を含むデータ処理システム１２０について説明する。
データ処理システム１２０は、例えば、コンピュータシステムを含むが、これに限定されない。データ処理システム１２０は、データプロセッサ１２２及び半導体装置１０を含む。
【０１６９】
データプロセッサ１２２は、例えば、マイクロプロセッサ（ＭＰＵ）やデジタルシグナルプロセッサ（ＤＰＳ）等を含むが、これらに限定されない。
また、図４０では、システムバス１２１を介して、データプロセッサ１２２と半導体装置１０とを接続した場合を図示しているが、システムバス１２１を介さずにローカルなバスにより、データプロセッサ１２２と半導体装置１０とを接続してもよい。
【０１７０】
また、図４０では、図の簡略化のため、１本のシステムバス１２１のみを図示しているが、実際には、必要に応じてコネクタ等を介して、シリアルないしパラレルに接続される。
データ処理システム１２０では、必要に応じて、ストレージデバイス１２３、Ｉ／Ｏデバイス１２４、及びＲＯＭ１２５がシステムバス１２１に接続されるが、必ずしも必須の構成要素ではない。
【０１７１】
なお、Ｉ／Ｏデバイス１２４には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、データ処理システム１２０を構成する各構成要素の個数は、図４０では簡略化のため１つにとどめているが、これに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
【０１７２】
第１の実施の形態に係る半導体装置１０（この場合、ＤＲＡＭ）は、縦型トランジスタを用いたセル構成となっていることから従来のＤＲＡＭと比較して大容量化が可能であり、また、ビット線２３の下に位置する半導体基板を介したリーク電流の発生を防止できるので、低消費電力化が可能となる。
これにより、上記データ処理システム１２０は、記憶容量が大きく、低消費電力が要求される携帯用電子機器への搭載に寄与できる。
【０１７３】
なお、第１の実施の形態の半導体装置１０、及びデータ処理システム１２０は、半導体装置１０を備えたデバイス及びシステムの一例であり、本発明の半導体装置１０は、半導体記憶装置以外のデバイス、及びデータ処理システム１２０以外のシステムに広く適用可能である。
【０１７４】
（第２の実施の形態）
図４１は、本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの断面図である。図４１では、第２の実施の形態の半導体装置１３０としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を一例に挙げて図示している。図４１に示すメモリセルアレイ１３１の切断面は、第１の実施の形態で説明したメモリセルアレイ１１の切断面に対応している。
さらに、図４１において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【０１７５】
図４１を参照するに、第２の実施の形態の半導体装置１３０を構成するメモリセルアレイ１３１は、第１の溝１６の下部１６Ｂを絶縁層１４内に配置することで、第１の溝１６の底面１６ａ及び下部１６Ｂを構成する側面を絶縁層１４で構成し、絶縁層１４に開口部１８Ａの替わりとなる開口部１３３を設け、開口部１３３を埋め込むようにビットコンタクト２０を配置し、ビットコンタクト２０と接触する半導体基板１３に第１の不純物拡散領域２１を設けた以外は、第１の実施の形態の半導体装置１０を構成するメモリセルアレイ１１と同様に構成される。
【０１７６】
複数のピラー２８の下部（ピラー２８のうち、第１の溝１６の下部１６Ｂと対向する部分）の内面は、第１の溝１６の下部１６Ｂを絶縁層１４内に配置することで、絶縁層１４により構成されている。
このように、複数のピラー２８の下部を絶縁層１４で構成することで、絶縁層１４により、ＸＹ方向で隣接している個々のピラー２８間が絶縁される。また、複数のピラー２８の底２８Ａは、絶縁層１４内に配置されている。
【０１７７】
つまり、第２の実施の形態の半導体装置１３０では、複数のピラー２８の下部、複数のピラー２８の底２８Ａ、複数の第１の溝１６の底部１６Ｂは、所定の深さＤ６（半導体基板１３の表面１３ａから絶縁層１４の上面１４ａまでの深さ）に配置された１つの絶縁層１４により連続して覆われている。
【０１７８】
上記所定の深さＤ６は、例えば、１６０ｎｍとすることができる。また、第１の溝１６のち、下部１６Ｂに対応する部分の深さが９０ｎｍの場合、絶縁層１４の厚さＭ５は、例えば、１μｍとすることができる。
【０１７９】
開口部１３３は、ピラー２８の第２の側壁２８ｂに形成された第１の絶縁膜１８の一部、及び該第１の絶縁膜１８と接触する絶縁層１４に設けられている。開口部１３３は、ピラー２８の第２の側壁２８ｂ側に位置するビット線２３の側壁、及び第１の不純物拡散領域２１を露出している。
開口部１３３は、ピラー２８の第２の側壁２８ｂに形成された第１の絶縁膜１８の一部、及び該第１の絶縁膜１８と接触する絶縁層１４をエッチングすることで形成する。
【０１８０】
ビットコンタクト２０は、開口部１３３を埋め込むように配置されている。ビットコンタクト２０は、ビット線２３及び第１の不純物拡散領域２１と接触している。これにより、ビットコンタクト２０は、ビット線２３と第１の不純物拡散領域２１とを電気的に接続している。ビットコンタクト２０の上面２０ａは、絶縁層１４の上面１４ａに対して面一とされている。
【０１８１】
ビット線２３の上面２３ａは、絶縁層１４の上面１４ａ（具体的には、上面１４ａを拡大させた仮想面）に対して面一となるように配置されている。また、ビット線２３の側面及び底面（下面）は、第１の絶縁膜１８を介して、絶縁層１４と対向している。
【０１８２】
なお、図４１では、ビット線２３の上面２３ａと絶縁層１４の上面１４ａとが一致する場合を例に挙げて図示したが、第１の溝１６の底面１６ａ、及び第１の溝１６の側面（言い換えれば、第１の溝１６の下部１６Ｂに配置されたピラー２８の第１及び第２の側壁２８ａ，２８ｂ）の一部が絶縁層１４に覆われるように、ビット線２３の上面２３ａよりも下方の位置に絶縁層１４の上面１４ａを配置してもよい。
【０１８３】
第２の実施の形態の半導体装置によれば、個々の第１の溝１６の底１６Ａが絶縁層１４と接しているため、隣接するピラー２８間が電気的に絶縁されている。
これにより、同一ピラー２８に形成された第１及び第２の不純物拡散領域２１，３６間を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接する他のピラー２８内へ漏洩することを防止できる。
【０１８４】
さらに、ピラー２８の下部を絶縁層１４で構成することにより、ピラー１４間に配置されるビット線２３は、少なくともビット線２３の一部が絶縁層１４で覆われる。
また、シリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層１４は、シリコン（Ｓｉ）と比較して誘電率が低い。このため、隣接したビット線２３間の寄生容量は、ビット線２３側面の下部から上部に向かって絶縁層１４で取り囲まれる面積が増加するにしたがって低下して、縦型トランジスタの動作を安定させることができる。
【０１８５】
なお、図４１には、図示していないが、半導体装置１３０は、上部電極６３の上面６３ａ上には、例えば、上部電極６３の上面６３ａを覆う第２の層間絶縁膜、第２の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、第２の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を有する。
【０１８６】
図４２〜図４４は、本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図であり、図４１に示す半導体装置の切断面に対応する断面図である。
【０１８７】
次に、主に、図４２〜図４４を参照して、第２の実施の形態の半導体装置１３０の製造方法について説明する。
始めに、図４２に示す工程では、絶縁層１４が内設された半導体基板１３を準備する。
具体的には、絶縁層１４が内設された半導体基板１３としてＳＯＩ基板を準備する。或いは、ＳＯＩ基板を準備する替わりに、半導体基板１３としてシリコン含有基板（シリコンを含有し、かつ絶縁層１４が形成されていない基板）である単結晶シリコン基板を準備し、次いで、該単結晶シリコン基板の内部に酸素イオンを注入し、その後、酸素イオンが注入された単結晶シリコン基板を加熱することで、酸素と単結晶シリコン基板を構成するシリコンとを反応させて、半導体基板１３に内設される絶縁層１４としてシリコン酸化膜を形成する。
【０１８８】
半導体基板１３の表面１３ａから絶縁層１４の上面１４ａまでの所定の深さＤ４は、例えば、１６０ｎｍとすることができる。
また、絶縁層１４の厚さＭ５は、例えば、１μｍとすることができる。なお、絶縁層１４の厚さＭ５は、１μｍに限定されるものではなく、半導体基板１３と電気的な絶縁がなされる厚さであればよい。
【０１８９】
次いで、第１の実施の形態で説明した図４Ａ及び図４Ｂに示す工程と同様な処理を行うことで、半導体基板１３の表面１３ａに、第１の開口溝７２Ａを有し、かつシリコン窒化膜（ＳｉＮ膜）よりなるエッチング用マスク７２を形成する。
【０１９０】
次いで、エッチング用マスク７２を介した異方性ドライエッチングにより、第１の開口溝７２Ａの下方に位置する半導体基板１３及び絶縁層１４をエッチングすることで、第１の溝１６を形成する。
このとき、第１の溝１６の底面１６ａ、及び第１の溝１６の下部１６Ｂの側面の一部が絶縁層１４を露出するように、第１の溝１６を形成する。図４２では、第１の溝１６の下部１６Ｂを絶縁層１４内に配置する場合を例に挙げて図示している。
このように、ビット線２３が形成される第１の溝１６の下部１６Ｂを、絶縁層１４内に配置することで、絶縁層１４に対してビット線２３の側面及び底面を対向配置することができる。
【０１９１】
上記異方性ドライエッチングとしては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いることができる。
【０１９２】
上記異方性ドライエッチングは、エッチング条件を異ならせて２段階で行う。具体的には、絶縁層１４の上面１４ａが露出するまで半導体基板１３（単結晶シリコン基板）を選択的にエッチングする第１段階（第１の実施の形態の図５で説明したエッチング条件での処理）と、絶縁層１４の上面１４ａが露出した後に、シリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層１４を選択的にエッチングし、第１の溝１６の底面１６ａを絶縁層１４内に配置する第２段階と、を用いて第１の溝１６を形成する。
これにより、半導体基板１３をエッチングする第１段階において、絶縁層１４をストッパー膜として利用することが可能となるので、第１の溝１６の深さばらつきを低減することができる。
【０１９３】
次いで、第１の実施の形態の図５で説明した手法により、第１の溝１６の底面１６ａ、及び第１の溝１６が露出する第１及び第２の側壁２８ａ，２８ｂを覆う第１の絶縁膜１８としてシリコン酸化膜（ＳｉＯ２膜）を形成する。
【０１９４】
次いで、図４３に示す工程では、第１の実施の形態で説明した図６〜図２１に示す工程と同様な処理を行うことで、図４３に示す構造体を形成する。
これにより、第２の側壁２８ｂ側に形成されたシリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜１８のうち、シリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１とヒ素がドープされたドープドポリシリコン膜よりなる埋め込み膜７８との間に位置する部分が露出される。
【０１９５】
次いで、図４４に示す工程では、第１のサイドウォール８１及び埋め込み膜７８をマスクとする緩衝溶液（シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする液）を用いて、第１のサイドウォール８１と埋め込み膜７８との間に配置され、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜１８及び絶縁層１４をウエットエッチングすることで、第１の絶縁膜１８、及び絶縁層１４よりなる第２の側壁２８ｂに開口部１３３を形成する。
開口部１３３は、半導体基板１３のうち、ピラー２８の第２の側壁２８ｂとなる部分（言い換えれば、第１の不純物拡散領域２１が形成される領域）を露出するように形成する。開口部１３３の高さＨ６は、例えば、６０ｎｍとすることができる。
【０１９６】
具体的には、２０℃のフッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）とを混合させた緩衝溶液を用いて、開口部１３３が所望の形状となるような時間エッチングを行うことで、開口部１３３を形成する。
このとき、図４３に示すシリコン酸化膜（ＳｉＯ２膜）よりなる第４の絶縁膜８６も除去されるが、第１及び第２の側壁２８ａ，２８ｂに形成され、かつシリコン酸化膜（ＳｉＯ２膜）よりなる第２の絶縁膜１９は、第１のサイドウォール８１で保護されているため、エッチングされずに残存する。
【０１９７】
その後、第１の実施の形態で説明した図２３に示す工程〜図３９Ａ、図３９Ｂ、及び図３９Ｃに示す工程と同様な処理を行うことで、図４１に示す半導体装置１３０が製造される。
【０１９８】
なお、図４１には、図示していないが、半導体装置１３０では、図４１に示す上部電極６３を形成後、上部電極６３の上面６３ａに、例えば、上部電極６３の上面６３ａを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等が形成される。
【０１９９】
第２の実施の形態の半導体装置の製造方法によれば、個々の第１の溝１６の下部１６Ｂが絶縁層１４内に形成されているため、隣接するピラー２８間が電気的に絶縁されている。
これにより、同一ピラー２８に形成された第１及び第２の不純物拡散領域２１，３６間を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接する他のピラー２８内へ漏洩することを防止できる。
【０２００】
さらに、ピラー２８の下部を絶縁層１４で形成することにより、第１の溝１６の下部１６Ｂに形成されるビット線２３は、少なくともビット線２３の一部がピラー２８の下部を構成する絶縁層１４で覆われる。
【０２０１】
また、シリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層１４は、シリコン（Ｓｉ）と比較して誘電率が低い。このため、隣接したビット線２３間の寄生容量は、ビット線２３の側面の下部から上部に向かって絶縁層１４で取り囲まれる面積が増加するにしたがって低下するので、縦型トランジスタの動作を安定させることができる。
【０２０２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０２０３】
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに適用可能である。
【符号の説明】
【０２０４】
１０，１３０…半導体装置、１１，１３１…メモリセルアレイ、１３…半導体基板、１３ａ，１８ａ，２５ａ，３１ａ，５１ａ，６１ａ，６２ａ，１０２ａ，１０７ａ…表面、１４…絶縁層、１４ａ，１８ｂ，２０ａ，２３ａ，２４ａ，２５ｂ，２８ｅ，３４ａ，３６ａ，３８ａ，３９ａ，５１ｂ，５２ａ，５５ａ，５６ａ，６３ａ，７２ａ，７４ａ，７８ａ，８６ａ，１０３ａ，１０７ｂ…上面、１６…第１の溝、１６ａ…底面、１６Ａ…底、１６Ｂ…下部、１８…第１の絶縁膜、１８Ａ，１３３…開口部、１９…第２の絶縁膜、１９ａ…内壁面、１９ｂ，３９ａ，８４ａ，１０２ｂ…上端面、２０…ビットコンタクト、２１…第１の不純物拡散領域、２３…ビット線、２４…第１の埋め込み絶縁膜、２５…第３の絶縁膜、２７…第２の溝、２８…ピラー、２８ａ…第１の側壁、２８ｂ…第２の側壁、２８ｃ…第３の側壁、２８ｄ…第４の側壁、２９，８２，９４，１０６…溝、３１…ゲート絶縁膜、３２…ワード線、３４…第２の埋め込み絶縁膜、３６…第２の不純物拡散領域、３８…層間絶縁膜、３９…容量コンタクトプラグ、４２…キャパシタ、５１…第１の導電膜、５２…第２の導電膜、５５，５６…ゲート電極、５７…接続部、５８…第２の接続部、６１…下部電極、６２…容量絶縁膜、６３…上部電極、７１，９６…シリコン窒化膜、７２，９１…エッチング用マスク、７２Ａ…第１の開口溝、７２ｂ，８１ａ…側壁、７４，７８，９２…埋め込み膜、７６…ビット線形成用溝、８１…第１のサイドウォール、８４…第２のサイドウォール、８６…第４の絶縁膜、８８…保護膜、８９…垂線、９９…第３の溝、１０２…第３の導電膜、１０３…第４の導電膜、１０５…第５の絶縁膜、１０７…第６の絶縁膜、１０８…第４の埋め込み絶縁膜、１２０…データ処理システム、１２１…システムバス、１２２…データプロセッサ、１２３…ストレージデバイス、１２４…Ｉ／Ｏデバイス、１２５…ＲＯＭ、Ｄ１，Ｄ４…所定の深さ、Ｄ２，Ｄ３，Ｄ５，Ｄ６…深さ、Ｅ１…エッチバック量、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５…厚さ、Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６…高さ、Ｗ１，Ｗ２…幅、θ１…注入角度
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化は、もはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果等によって正しく動作しない虞が生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。
特に、半導体基板の表面に対して垂直方向に延びるピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である（例えば、特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０３６６号公報
【特許文献２】特開２０１１−７７１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図４５は、３次元トランジスタを適用した従来の半導体装置の課題を説明するための断面図である。図４５では、半導体装置の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の切断面を図示する。
【０００６】
図４５に示すように、従来の半導体装置２００では、半導体基板２０１に形成された第１の溝２０２（ビット線２０４が形成される溝）が露出するピラー２０３の側壁２０３Ａの下部に、ビット線２０４と接続された第１の不純物拡散領域２０６が設けられており、ピラー２０３の上端に第２の不純物拡散領域２０７が設けられている。
【０００７】
また、従来の半導体装置２００では、第１の溝２０２の底２０２Ａ及びピラー２０３の底２０３Ｂは半導体基板２０１で構成されている。
つまり、従来の半導体装置２００は、隣接するピラー２０３間に、ピラー２０３間を絶縁分離する絶縁分離層がない。
【０００８】
このため、従来の半導体装置２００では、同一のピラー２０３に設けられた第１及び第２の不純物拡散領域２０６，２０７間に流れるドレイン電流が、第１の溝２０２の底２０２Ａを介して、隣接する他のピラー２０３にリーク電流として流れやすいという問題があった。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体基板に立設されたピラーと、第１の方向に延在するように前記半導体基板に設けられ、前記第１の方向と交差する第２の方向において対向する前記ピラーの２つの側壁を露出する第１の溝と、前記ピラーの２つの側壁のうち、一方の側壁の下部に設けられた第１の不純物拡散領域と、前記ピラーの上端に設けられた第２の不純物拡散領域と、前記半導体基板に内設され、少なくとも前記第１の溝の底に配置された絶縁層と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、第１の方向に延在するように半導体基板に設けられ、第１の方向と交差する第２の方向において対向するピラーの２つの側壁を露出する第１の溝と、ピラーの２つの側壁のうち、一方の側壁の下部に設けられた第１の不純物拡散領域と、ピラーの上端に設けられた第２の不純物拡散領域と、半導体基板に内設され、少なくとも第１の溝の底に配置された絶縁層と、を有することにより、絶縁層により、隣接するピラー間を絶縁分離することが可能となる。
【００１１】
これにより、同一のピラーに設けられた第１及び第２の不純物拡散領域間に流れるドレイン電流が、第１の溝の底を介して、隣接する他のピラーにリーク電流として流れることを防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの一部を切り欠いた斜視図である。
【図２】図１に示すメモリセルアレイの平面図である。
【図３】図２に示すメモリセルアレイのＡ−Ａ線断面を示す断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１）であり、製造途中のメモリセルアレイを示す平面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１）であり、図４Ａに示す構造体のＢ−Ｂ線断面を示す断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その４）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その５）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その６）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その７）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その８）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その９）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１０）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１１）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１２）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１３）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１７】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１４）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１８】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１５）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図１９】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１６）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２０】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１７）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２１】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１８）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２２】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１９）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２３】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２０）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２４】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２１）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２５】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２２）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２６】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２３）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２７】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２４）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２８】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２５）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図２９】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２６）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図３０】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２７）であり、図４Ａに示す構造体のＢ−Ｂ線断面に対応する断面図である。
【図３１Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２８）であり、製造途中のメモリセルアレイを示す平面図である。
【図３１Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２８）であり、図３１Ａに示す構造体のＢ−Ｂ線断面を示す断面図である。
【図３２Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２９）であり、製造途中のメモリセルアレイを示す平面図である。
【図３２Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２９）であり、図３２Ａに示す構造体のＣ−Ｃ線断面を示す断面図である。
【図３２Ｃ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２９）であり、図３２Ａに示す構造体のＤ−Ｄ線断面を示す断面図である。
【図３３Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３０）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３３Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３０）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３４Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３１）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３４Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３１）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３５Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３２）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３５Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３２）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３６Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３３）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３６Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３３）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３７Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３４）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３７Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３４）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３８Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３５）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３８Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３５）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図３９Ａ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３６）であり、製造途中のメモリセルアレイを示す平面図である。
【図３９Ｂ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３６）であり、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
【図３９Ｃ】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３６）であり、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【図４０】本発明の第１の実施の形態に係る半導体装置を含むデータ処理システムの概略構成を示すブロック図である。
【図４１】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの断面図であり、切断面が図３に示すメモリセルアレイの切断面に対応する図である。
【図４２】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その１）であり、図４１に示す半導体装置の切断面に対応する断面図である。
【図４３】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その２）であり、図４１に示す半導体装置の切断面に対応する断面図である。
【図４４】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図（その３）であり、図４１に示す半導体装置の切断面に対応する断面図である。
【図４５】３次元トランジスタを適用した従来の半導体装置の課題を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、半導体装置の寸法関係とは異なる場合がある。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの一部を切り欠いた斜視図であり、図２は、図１に示すメモリセルアレイの平面図である。図３は、図２に示すメモリセルアレイのＡ−Ａ線断面を示す断面図である。
図１〜図３では、第１の実施の形態の半導体装置１０としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を一例に挙げて図示している。
【００１５】
図１〜図３において、Ｙ方向（第１の方向）は、第１の溝１６の延在方向を示しており、Ｘ方向（第２の方向）は、第１の溝１６と交差（第１の実施の形態の場合、直交）する方向を示している。
【００１６】
また、図１では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１３、絶縁層１４、第１の溝１６、第１の絶縁膜１８、ビット線２３、第１の埋め込み絶縁膜２４、ピラー２８、ゲート電極５５，５６、接続部５７、及びキャパシタ４２のみ図示する。
【００１７】
また、図２では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、第１の溝１６、第２の溝２７、ピラー２８、ゲート絶縁膜３１、及びワード線３２のみ図示する。
【００１８】
さらに、図２では、数多くのピラー２８を図示することが困難なため、９個のピラー２８のみを図示するが、ピラー２８の数は、これに限定されない。メモリセルアレイ１１には、数千〜数十万個のピラー２８が配置される。よって、ＤＲＡＭでは、ビット線２１及びワード線３２も数百〜数千オーダーの本数となる。
【００１９】
第１の実施の形態の半導体装置１０は、図１〜図３に示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域（周辺回路が形成される領域）と、を有する。
【００２０】
図１〜図３を参照するに、第１の実施の形態の半導体装置１０を構成するメモリセルアレイ１１は、半導体基板１３と、絶縁層１４と、第１の溝１６と、第１の絶縁膜１８と、第２の絶縁膜１９と、ビットコンタクト２０と、第１の不純物拡散領域２１、ビット線２３と、第１の埋め込み絶縁膜２４と、第３の絶縁膜２５と、第２の溝２７と、ピラー２８と、ゲート絶縁膜３１と、ワード線３２と、第２の埋め込み絶縁膜３４と、第２の不純物拡散領域３６と、層間絶縁膜３８と、容量コンタクトプラグ３９と、記憶素子であるキャパシタ４２と、を有する。
【００２１】
図１及び図３を参照するに、半導体基板１３は、板状とされた基板である。半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。以下の説明では、半導体基板１３としてｐ型の単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００２２】
図１及び図３を参照するに、絶縁層１４は、半導体基板１３に内設されている。絶縁層１４は、半導体基板１３の表面１３ａから所定の深さＤ１において、半導体基板１３の表面１３ａに対して平行な面方向に延在している。
上記所定の深さＤ１（半導体基板１３の表面１３ａから絶縁層１４の上面ａまでの深さ）は、例えば、２５０μｍ以上とすることができる。なお、第１の実施の形態では、所定の深さＤ１が２５０μｍの場合を例に挙げて以下の説明を行う。
【００２３】
また、絶縁層１４は、複数の第１の溝１６の底１６Ａ、及び複数のピラー２８の底２８Ａを連続して覆うように配置されている。これにより、第１の溝１６の底面１６ａは、第１の溝１６により露出された絶縁層１４で構成されると共に、絶縁層１４によりＸ方向及びＹ方向で隣接している個々のピラー２８が絶縁される。
【００２４】
絶縁層１４としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。この場合、絶縁層１４が内設された半導体基板１３（絶縁層１４及び半導体基板１３が予め一体化した基板）としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
また、絶縁層１４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、絶縁層１４は、単結晶シリコン基板に酸素イオンを注入し、その後、加熱により、注入された酸素と単結晶シリコン基板を構成するシリコンとを反応させることで形成する。
【００２５】
図１及び図２を参照するに、第１の溝１６は、Ｙ方向（第１の方向）に延在するように半導体基板１３に内設されている。図２及び図３を参照するに、第１の溝１６は、Ｘ方向（第２の方向）において対向するピラー２８の第１及び第２の側壁２８ａ，２８ｂ（２つの側壁）を露出している。
【００２６】
また、図１及び図３を参照するに、第１の溝１６は、底１６Ａが絶縁層１４に到達する深さとされている。これにより、第１の溝１６の底面１６ａは、第１の溝１６が露出する絶縁層１４の面により構成されている。上記構成とされた第１の溝１６は、Ｘ方向に対して所定の間隔で複数配置されている。
【００２７】
図３を参照するに、第１の絶縁膜１８は、第１の溝１６の下部１６Ｂ（第１の実施の形態の場合、第１の溝１６のうち、第１の絶縁膜１８、ビット線２３、及びビットコンタクト２０が形成される部分）に露出されたピラー２８の第１及び第２の側壁２８ａ，２８ｂ、及び第１の溝１６の底面１６ａを覆うように設けられている。第１の絶縁膜１８は、第１の溝１６の下部１６Ｂを埋め込まない厚さとされている。
第１の絶縁膜１８は、ピラー２８の第２の側壁２８ｂに形成されたビットコンタクト２０を露出する開口部１８Ａを有する。第１の絶縁膜１８としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２８】
第２の絶縁膜１９は、第１の溝１６の下部１６Ｂよりも上方に位置するピラー２８の第１及び第２の側壁２８ａ，２８ｂに設けられている。第２の絶縁膜１９の下端は、第１の絶縁膜１８と接触している。第２の絶縁膜１９は、第１の絶縁膜１８よりも薄い厚さとされている。第２の絶縁膜１９としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２９】
図３を参照するに、ビットコンタクト２０は、第１の絶縁膜１８に形成された開口部１８Ａを埋め込むように配置されている。これにより、ビットコンタクト２０は、ビット線２３と第１の不純物拡散領域２１との間に位置する第１の溝１６に配置されると共に、ビット線２３と第１の不純物拡散領域２１とを電気的に接続している。
上記ビットコンタクト２０としては、ヒ素がドープされたシリコン膜を用いることができる。
【００３０】
第１の不純物拡散領域２１は、ピラー２８の第２の側壁２８ｂの下部うち、ビットコンタクト２０が接触する部分に形成されている。第１の不純物拡散領域２１は、ソース／ドレイン領域として機能する領域である。
半導体基板１３がｐ型単結晶シリコン基板の場合、第１の不純物拡散領域２１は、ピラー２８の第２の側壁２８ｂの下部（半導体基板１３の一部）に、ｎ型の不純物をイオン注入することで形成する。
【００３１】
ビット線２３は、第１及び第２の導電膜５１，５２が積層された構造とされており、第１の溝１６の下部１６Ｂを埋め込むように配置されている。
第１の導電膜５１（バリア膜）は、ビットコンタクト２０の側壁、及び第１の絶縁膜１８の内面を覆うように、第１の溝１６の下部１６Ｂに設けられている。第１の導電膜５１は、第１の溝１６の下部１６Ｂを埋め込まない厚さとされている。
【００３２】
第１の導電膜５１としては、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）をＣＶＤ法により順次に形成した積層膜を用いる。ＣＶＤ法により形成するチタン膜は、シリコン上に形成される場合、成膜と同時にチタンシリサイドに変換される。
これにより、ビットコンタクト２０と第１の導電膜５１との間に、抵抗値の低いチタンシリサイド（図示せず）を形成することが可能となるので、ビット線２３とビットコンタクト２０との間のコンタクト抵抗を小さくすることができる。
【００３３】
第２の導電膜５２は、第１の絶縁膜１８及び第１の導電膜５１を介して、第１の溝１６の下部１６Ｂを埋め込むように配置されている。第２の導電膜５２としては、第１の導電膜５１よりも抵抗値の低い膜を用いる。具体的には、第２の導電膜５２としては、例えば、タングステン膜（Ｗ膜）を用いることができる。
【００３４】
第１の埋め込み絶縁膜２４は、ビット線２３の上面２３ａを覆うように、第１の溝１６内に配置されている。第１の埋め込み絶縁膜２４は、第１の溝１６の一部を埋め込んでいる。第１の埋め込み絶縁膜２４の上面２４ａは、平坦な面とされている。第１の埋め込み絶縁膜２４としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００３５】
第３の絶縁膜２５は、第１の埋め込み絶縁膜２４の上面２４ａ、及び第１の埋め込み絶縁膜２４の上面２４ａよりも上方に配置された第２の絶縁膜１９の内壁面１９ａを覆うように設けられている。第３の絶縁膜２５は、第２の絶縁膜１９が形成された第１の溝１６を埋め込まない厚さとされている。第３の絶縁膜２５としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００３６】
図２を参照するに、第２の溝２７は、半導体基板１１に設けられたＸ方向に延在する溝である。第２の溝２７は、第１の溝１６に対して交差（第１の実施の形態の場合、直交）している。
第２の溝２７の深さは、第１の溝１６よりも深さが浅くなるように構成されている。第２の溝２７は、第１の溝１６と共にピラー２８を区画している。第２の溝２７は、Ｙ方向において対向するピラー２８の第３及び第４の側壁２８ｃ，２８ｄを露出している。
上記構成とされた第２の溝２７は、Ｙ方向に対して所定の間隔で複数配置されている。
【００３７】
図２及び図３を参照するに、ピラー２８は、第１及び第２の溝１６，２７により区画されており、半導体基板１３に立設されている。ピラー２８の形状は、四角柱とされており、第１ないし第４の側壁２８ａ，２８ｂ，２８ｃ，２８ｄを有する。ピラー２８は、縦型トランジスタのチャネルとして機能する。
【００３８】
図２を参照するに、ゲート絶縁膜３１は、第２の溝２７によって露出されるピラー２８の第３及び第４の側壁２８ｃ，２８ｄと、Ｙ方向に隣接するピラー２８間の第２の溝２７の底面に露出するシリコン基板表面に設けられている
【００３９】
なお、図３にもゲート絶縁膜３１と、後述するゲート電極５５、５６が記載されているが、これらは単にビット線２３に対する深さ方向の位置関係をイメージするために記載したものであって、実際には図３に示したゲート絶縁膜３１およびゲート電極５５，５６に該当する断面構造は存在しない。図２に示したように、ワード線３２となるゲート電極５５，５６はビット線２３が延在するＹ方向に対して直交するＸ方向に延在するものである。
【００４０】
ゲート絶縁膜３１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００４１】
図２を参照するに、ワード線３２は、Ｘ方向に延在する電極であり、一対のゲート電極５５，５６と、接続部５７と、を有する。
ゲート電極５５は、ゲート絶縁膜３１を介して、Ｘ方向に配列された複数のピラー２８の第３の側壁２８ｃに設けられている。
ゲート電極５６は、ゲート絶縁膜３１を介して、Ｘ方向に配列された複数のピラー２８の第４の側壁２８ｄに設けられている。ゲート電極５５，５６は、Ｘ方向に延在している。
【００４２】
ゲート電極５５，５６は、第２の溝２７に設けられており、ビット線２３（図３参照）よりも上方に配置されている。ゲート電極５５，５６は、ビット線２３と交差（第１の実施の形態の場合、直交）している。
単位セルを構成する縦型トランジスタは、１本のビット線２３と、２本のゲート電極５５，５６を備えるダブルゲート構成となっている。
【００４３】
接続部５７は、Ｘ方向に延在するゲート電極５５，５６の両端に設けられている。接続部５７は、ゲート電極５５とゲート電極５６とを電気的に接続している。接続部５７は、ゲート電極５５，５６と一体に構成されている。接続部５７は、ビット線２３よりも上方に配置されている。
【００４４】
上記構成とされたワード線３２を構成する導電膜としては、例えば、不純物を含有するポリシリコン膜、窒化チタン膜（ＴｉＮ膜）、タングステン膜（Ｗ膜）などの単層膜や、それらの積層膜を用いることができる。
【００４５】
図３を参照するに、第２の埋め込み絶縁膜３４は、Ｘ方向に隣接するピラー２８の間に位置する空間を埋め込むように設けられている。
第２の埋め込み絶縁膜３４の上面３４ａは、半導体基板１３の表面１３ａ（第２の不純物拡散領域３６の上面３６ａ）に対して面一とされている。
第２の埋め込み絶縁膜３４としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４６】
第２の不純物拡散領域３６は、ピラー２８の上端に設けられている。第２の不純物拡散領域３６は、ソース／ドレイン領域として機能する領域である。半導体基板１３がｐ型単結晶シリコン基板の場合、第２の不純物拡散領域３６は、ピラー２８の上端に、ｎ型の不純物をイオン注入することで形成する。したがって、第２の不純物拡散領域３６の上面３６ａは、半導体基板１３の上面１３ａと一致する。
【００４７】
層間絶縁膜３８は、第２の埋め込み絶縁膜３４の上面３４ａ、及び第２の不純物拡散領域３６の上面３６ａに設けられている。層間絶縁膜３８としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４８】
容量コンタクトプラグ３９は、第２の不純物拡散領域３６上に位置する層間絶縁膜３８を貫通するように設けられている。容量コンタクトプラグ３９の下端は、第２の不純物拡散領域３６の上面３６ａと接触している。これにより、容量コンタクトプラグ３９は、第２の不純物拡散領域３６と電気的に接続されている。
容量コンタクトプラグ３９の上端面３９ａは、層間絶縁膜３８の上面３８ａから露出されている。容量コンタクトプラグ３９の上端面３９ａは、層間絶縁膜３８の上面３８ａに対して面一とされている。
【００４９】
キャパシタ４２は、下部電極６１と、容量絶縁膜６２と、上部電極６３と、を有する。下部電極６１は、容量コンタクトプラグ３９の上端面３９ａに配置されている。これにより、下部電極６１は、容量コンタクトプラグ３９を介して、第２の不純物拡散領域３６と電気的に接続されている。下部電極６１は、第２の不純物拡散領域３６のそれぞれに対して１つ配置されている。下部電極６１は、円柱形状とされている。
【００５０】
容量絶縁膜６２は、下部電極６１の表面６１ａ、及び層間絶縁膜３８の上面３８ａを覆うように配置されている。
上部電極６３は、容量絶縁膜６２の表面６２ａを覆うと共に、複数の下部電極６１間に形成される空間を埋め込むように設けられている。また、上部電極６３の上面６３ａは、平坦な面とされている。
【００５１】
各々のピラー２８と容量コンタクトプラグ３９は、第２の埋め込み絶縁膜３４及び層間絶縁膜３８によって絶縁分離されている。１つの縦型トランジスタは、第１の不純物拡散領域２１、第２の不純物拡散領域３６、ゲート絶縁膜３１、及び一対のゲート電極５５，５６により構成されている。
【００５２】
なお、図３には、図示していないが、半導体装置１０は、上部電極６３の上面６３ａに、例えば、上部電極６３の上面６３ａを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を有する。
【００５３】
第１の実施の形態の半導体装置によれば、第１の溝１６が露出するピラー２８の第２の側壁２８ｂの下部に設けられた第１の不純物拡散領域２１と、ピラー２８の上端に設けられた第２の不純物拡散領域３６と、半導体基板１３に内設され、かつ半導体基板１３の表面１３ａに平行な方向に延在する絶縁層１４と、少なくとも第１の溝１６の底面１６Ａに接して配置された絶縁層１４と、を有することにより、絶縁層１４により、隣接するピラー２８間を絶縁分離することが可能となる。
【００５４】
これにより、ピラー２８のうち、第１の不純物拡散領域２１と第２の不純物拡散領域３６との間に位置する部分を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接するピラー２８にリーク電流として流れることを防止できる。
【００５５】
なお、第１の実施の形態の半導体装置１０では、半導体基板１３に内設され、かつ半導体基板１３の表面１３ａに平行な方向に延在する層状の絶縁層１４を設けた場合を例に挙げて説明したが、絶縁層１４は、少なくとも第１の溝１６の底１６Ａに配置されておればよく、必ずしもピラー２８の底２８Ａに配置する必要はない。
【００５６】
図４Ａ、図４Ｂ、図５〜図３０、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３２Ｃ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、及び図３９Ｃは、本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図である。
【００５７】
また、図４Ａ、図３１Ａ、図３２Ａ、及び図３９Ａは、第１の実施の形態に係る半導体装置の製造途中のメモリセルアレイを示す平面図である。
また、図４Ｂは、図４Ａに示す構造体のＢ−Ｂ線断面（図２に示すＡ−Ａ線断面に対応する断面）を示す断面図である。
また、図５〜図３０は、図４Ａに示す構造体のＢ−Ｂ線断面（図２に示すＡ−Ａ線断面に対応する断面）に対応する断面図である。
【００５８】
図３１Ｂは、図３１Ａに示す構造体Ｂ−Ｂ線断面を示す断面図であり、図３２Ｂは、図３２Ａに示す構造体のＣ−Ｃ線断面を示す断面図であり、図３２Ｃは、図３２Ａに示す構造体のＤ−Ｄ線断面を示す断面図である。
また、図３３Ａ、図３４Ａ、図３５Ａ、図３６Ａ、図３７Ａ、図３８Ａ、及び図３９Ｂは、切断面が図３２Ａに示すＣ−Ｃ線断面に対応する断面図である。
また、図３３Ｂ、図３４Ｂ、図３５Ｂ、図３６Ｂ、図３７Ｂ、図３８Ｂ、及び図３９Ｃは、切断面が図３２Ａに示すＤ−Ｄ線断面に対応する断面図である。
【００５９】
図４Ａ、図４Ｂ、図５〜図３３、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３２Ｃ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、及び図３９Ｃにおいて、図１〜図３に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
【００６０】
次に、図４Ａ、図４Ｂ、図５〜図３３、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂ、図３２Ｃ、図３３Ａ、図３３Ｂ、図３４Ａ、図３４Ｂ、図３５Ａ、図３５Ｂ、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂ、図３８Ａ、図３８Ｂ、図３９Ａ、図３９Ｂ、及び図３９Ｃを参照して、第１の実施の形態の半導体装置１０の製造方法（具体的には、半導体装置１０を構成するメモリセルアレイ１１の製造方法）について説明する。
【００６１】
始めに、図４Ａ及び図４Ｂに示す工程では、絶縁層１４が内設された半導体基板１３を準備する。
具体的には、絶縁層１４が内設された半導体基板１３としてＳＯＩ基板を準備する。或いは、ＳＯＩ基板を準備する替わりに、半導体基板１３としてシリコン含有基板（シリコンを含有し、かつ絶縁層１４が形成されていない基板）である単結晶シリコン基板を準備し、次いで、該単結晶シリコン基板の内部に酸素イオンを注入し、その後、酸素イオンが注入された単結晶シリコン基板を加熱することで、酸素と単結晶シリコン基板を構成するシリコンとを反応させて、半導体基板１３に内設される絶縁層１４としてシリコン酸化膜を形成する。
【００６２】
半導体基板１３の表面１３ａから絶縁層１４の上面１４ａまでの所定の深さＤ１は、例えば、２５０ｎｍ以上の深さであればよい。なお、以下の説明では、一例として所定の深さＤ１が２５０ｎｍの場合を例に挙げる。
また、絶縁層１４の厚さＭ１は、例えば、１μｍとすることができる。なお、絶縁層１４の厚さＭ１は、１μｍに限定されるものではなく、半導体基板１３と電気的な絶縁がなされる厚さであればよい。
【００６３】
次いで、半導体基板１３の表面１３ａに、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ４０ｎｍ程度のシリコン窒化膜７１（ＳｉＮ膜）を成膜する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜７１に、Ｙ方向に延在し、かつ半導体基板１３の表面１３ａを露出する第１の開口溝７２Ａを所定の間隔で複数形成する。これにより、シリコン窒化膜７１よりなり、かつ複数の第１の開口溝７２Ａを有したエッチング用マスク７２が形成される。
【００６４】
なお、図４Ａを参照するに、各第１の開口溝７２Ａの端部が広く形成されているが、この端部は、コンタクトを形成する領域であって、ビット線２３の形成に悪影響は及ぼさない。
【００６５】
次いで、図５に示す工程では、エッチング用マスク７２を介した異方性ドライエッチングにより、第１の開口溝７２Ａの下方に位置する半導体基板１３をエッチングする。
これにより、Ｙ方向に延在し、Ｘ方向において対向するピラー２８の第１及び第２の側壁２８ａ，２８ｂ（２つの側壁）となる部分を露出し、底面１６ａ（底１６Ａ）が絶縁層１４を露出する第１の溝１６を形成する。
なお、この段階では、図２に示すＸ方向及びＹ方向に対して、所定の間隔で配置された四角柱状のピラー２８は形成されていない。
【００６６】
第１の実施の形態の場合、Ｙ方向に延在し、深さＨ１が２５０ｎｍとされた第１の溝１６が、Ｘ方向に対して複数形成される。
上記第１の溝１６を形成する際に使用する異方性ドライエッチングとしては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いる。
【００６７】
上記反応性イオンエッチングでは、例えば、ソースパワーが１０００Ｗ、高周波パワーが５０〜２００Ｗ、エッチングガスとして９０ｓｃｃｍの六フッ化硫黄（ＳＦ６）及び１００ｓｃｃｍの塩素（Ｃｌ２）、チャンバー内の圧力が５〜２０ｍＴｏｒｒ、ステージの温度が２０〜４０℃のエッチング条件を用いることができる。
【００６８】
このように、反応性イオンエッチングのエッチングガスとして六フッ化硫黄（ＳＦ６）及び塩素（Ｃｌ２）を用いることにより、シリコン酸化膜（ＳｉＯ２膜）である絶縁層１４がエッチングストッパーとして機能する。よって、オーバーエッチング条件を用いて、複数の第１の溝１６を形成することで、複数の第１の溝１６の底面１６ａを絶縁層１４の面で構成することができる。
【００６９】
次いで、少なくとも第１の溝１６の下部１６Ｂの内面（第１及び第２の側壁２８ａ，２８ｂ、及び底面１６ａ）を覆う第１の絶縁膜１８を形成する。
具体的には、例えば、原料ガスにモノシラン（ＳｉＨ4）と一酸二窒素（Ｎ2Ｏ）を用い、温度８００℃、圧力０．５Ｔｏｒｒを条件とするＣＶＤ法により、第１の溝１６の底面１６ａ、及び第１の溝１６が露出する第１及び第２の側壁２８ａ，２８ｂを覆うように、第１の絶縁膜１８としてシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００７０】
このとき、第１の溝１６の下部１６Ｂよりも上方に位置する第１及び第２の側壁２８ａ，２８ｂ、第１の開口溝７２Ａに露出されたエッチング用マスク７２の側壁７２ｂ、及びエッチング用マスク７２の上面７２ａにも第１の絶縁膜１８が形成される。
【００７１】
次いで、図６に示す工程では、第１の絶縁膜１８の表面１８ａに、第１の絶縁膜１８を介して、複数の第１の溝１６及び第１の開口溝７２Ａを埋め込む厚さとされた埋め込み膜７４を形成する。
具体的には、成膜ガスとしてモノシラン（ＳｉＨ４）を用いた減圧ＣＶＤ法により、埋め込み膜７４として多結晶シリコン膜を成膜する。
【００７２】
次いで、図７に示す工程では、埋め込み膜７４のエッチング速度と第１の絶縁膜１８のエッチング速度とが等しくなるエッチング条件を用いた異方性ドライエッチングにより、埋め込み膜７４及び第１の絶縁膜１８をエッチバックすることで、複数の第１の溝１６の下部１６Ｂに埋め込み膜７４及び第１の絶縁膜１８を残存させる。
【００７３】
このエッチバックにより、第１の絶縁膜１８の上面１８ｂは、埋め込み膜７４の上面７４ａに対して面一となる。上記エッチバック後の第１の溝１６の底面１６ａを基準としたときの第１の絶縁膜１８及び埋め込み膜７４の高さＨ２は、例えば、９０ｎｍとすることができる。
【００７４】
次いで、図８に示す工程では、第１の溝１６の下部１６Ｂよりも上方に位置する第１及び第２の側壁２８ａ，２８ｂを覆う第２の絶縁膜１９を形成する。
具体的には、ＣＶＤ法により、第２の絶縁膜１９となるシリコン酸化膜（ＳｉＯ２膜）を形成する。このとき、第１の開口溝７２Ａに露出されたエッチング用マスク７２の側壁７２ｂ、及びエッチング用マスク７２の上面７２ａにも第２の絶縁膜１９が形成される。
【００７５】
次に、ドライエッチング法により全面エッチバックして、第１の絶縁膜１８の上面１８ｂ及び埋め込み膜７４の上面７４ａに形成された第２の絶縁膜１９を除去し、埋め込み膜７４の上面７４ａを露出させる。この時、エッチング用マスク７２の上面７２ａ上に形成されている第２の絶縁膜１９も除去される。
【００７６】
次いで、図９に示す工程では、エッチング液としてアンモニア水（ＮＨ３）を用いたウエットエッチングにより、図８に示す多結晶シリコン膜（ポリシリコン膜）よりなる埋め込み膜７４を選択的に除去する。
【００７７】
上記アンモニア水（ＮＨ３）は、シリコン酸化膜（ＳｉＯ２膜）をエッチングしないため、ウエットエッチング後には、第１の溝１６内に第１及び第２の絶縁膜１８，１９がそのまま残存する。
また、第１の溝１６の下部１６Ｂに配置された埋め込み膜７４が除去されることで、第１の溝１６の下部１６Ｂに第１の絶縁膜１８で囲まれたビット線形成用溝７６が形成される。
【００７８】
次いで、図１０に示す工程では、ビット線形成用溝７６と、ビット線形成用溝７６の上方に位置し、かつ第２の絶縁膜１９が形成された第１の溝１６と、第２の絶縁膜１９が形成された第１の開口溝７２Ａと、を埋め込むように、埋め込み膜７８を形成する。
具体的には、埋め込み膜７８として、ヒ素がドープされたドープドポリシリコン膜を形成する。
【００７９】
次いで、図１１に示す工程では、異方性ドライエッチングを用いたエッチバックにより、ビット線形成用溝７６内のみに埋め込み膜７８を残存させる。
このとき、シリコン酸化膜（ＳｉＯ２膜）よりなる第１及び第２の絶縁膜１８，１９がほとんどエッチングされなくて、かつヒ素がドープされた多結晶シリコン膜よりなる埋め込み膜７８が選択的にエッチングされる条件を用いる。
【００８０】
これにより、第１の溝１６内に第１及び第２の絶縁膜１８，１９を残存させることができる。また、第１の開口溝７２Ａの側壁７２ｂにも第２の絶縁膜１９が残存する。
したがって、エッチバック後の第１の絶縁膜１８の上面１８ｂの位置は、先に説明した図７に示す第１の絶縁膜１８の上面１８ｂの位置と等しい。
【００８１】
また、上記エッチバックでは、第１の絶縁膜１８の上面１８ｂに対してエッチバック後の埋め込み膜７８の上面７８ａが面一となるようにエッチバック時間を調整する。この段階での埋め込み膜７８の高さＨ３は、例えば、８０ｎｍとすることができる。
【００８２】
次いで、図１２に示す工程では、第１の溝１６及び第１の開口溝７２Ａに形成された第２の絶縁膜１９に、対向する一対の第１のサイドウォール８１を形成する。
具体的には、以下の方法により第１のサイドウォール８１を形成する。始めに、ＣＶＤ法により、第１のサイドウォール８１の母材となる厚さ５ｎｍのシリコン窒化膜（ＳｉＮ膜）を成膜する。
【００８３】
次いで、シリコン窒化膜（ＳｉＮ膜）が選択的にエッチングされる条件を用いたエッチバック（異方性ドライエッチング）により、エッチング用マスク７２の上面７２ａ及び埋め込み膜７８の上面７８ａに形成されたシリコン窒化膜（ＳｉＮ膜）を除去する。これにより、対向配置され、かつシリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１が形成される。
また、対向配置された第１のサイドウォール８１間には、第１の溝１６よりも幅が狭く、かつ深さの浅い溝８２が形成される。
【００８４】
上記第１のサイドウォール８１は、後述する図２２に示す工程において、ウエットエッチングにより、第１の溝１６の下部１６Ｂに位置する第１の絶縁膜１８を除去する際、第２の絶縁膜１９がエッチングされることを防止する保護膜としての機能を有する。
【００８５】
次いで、図１３に示す工程では、埋め込み膜７８であるヒ素がドープされた多結晶シリコン膜を選択的にエッチングする条件を用いた異方性ドライエッチングにより、埋め込み膜７８をエッチバックすることで、ビット線形成用溝７６に形成された埋め込み膜７８の上部を除去する。
このときのエッチバック量Ｅ１は、例えば、３０ｎｍとすることができる。この場合、ビット線形成用溝７６に残存する埋め込み膜７８の高さＨ４は、例えば、５０ｎｍとすることができる。
【００８６】
次いで、図１４に示す工程では、一対の第１のサイドウォール８１の側壁８１ａ（言い換えれば、一対の第１のサイドウォール８１の対向する面）、及び埋め込み膜７８から露出されたビット線形成用溝７６の内面（埋め込み膜７８の上面７８ａを含む）第１の絶縁膜１８の内壁を連続して覆うと共に、対向配置された第２のサイドウォール８４を形成する。
【００８７】
具体的には、第２のサイドウォール８４は、以下の方法により形成する。始めに、ＣＶＤ法により、一対の第１のサイドウォール８１の側壁８１ａ、及び埋め込み膜７８から露出されたビット線形成用溝７６の内面を覆うように、エッチング犠牲層となる窒化チタン膜８３（ＴｉＮ膜）を成膜する。
このとき、エッチング用マスク７２の上面７２ａにも窒化チタン膜８３が成膜される。また、窒化チタン膜８３の厚さは、溝８２を埋め込まない厚さとする。
【００８８】
次いで、異方性ドライエッチングにより、窒化チタン膜８３をエッチバックして、一対の第１のサイドウォール８１の側壁８１ａ、及び埋め込み膜７８から露出されたビット線形成用溝７６の内壁に窒化チタン膜８３を残存させることで、埋め込み絶縁膜７８の上面７８ａの一部を露出し、かつ対向配置された第２のサイドウォール８４を形成する。
【００８９】
また、窒化チタン膜８３のエッチバックは、エッチング用マスク７２の上面７２ａからエッチバック後の第２のサイドウォール８４の上端面８４ａまでの深さＤ２が、例えば、２５ｎｍとなるように行う。
【００９０】
次いで、図１５に示す工程では、第２のサイドウォール８４が形成された溝８２と、埋め込み膜７８及び第２のサイドウォール８４が形成されたビット線形成用溝７６と、を埋め込む第４の絶縁膜８６を形成する。
【００９１】
具体的には、ＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、或いは回転塗布法のいずれかの方法を用いて、第４の絶縁膜８６となるシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００９２】
次いで、図１６に示す工程では、シリコン酸化膜（ＳｉＯ２膜）よりなる第４の絶縁膜８６を選択的にエッチングする条件を用いた異方性エッチングにより、第４の絶縁膜８６をエッチバックすることで、エッチバック後の第４の絶縁膜８６の上面８６ａを第２のサイドウォール８４の上端面８４ａよりも上方に配置すると共に、溝８２の上端側の一部を露出する。
【００９３】
このとき、エッチング用マスク７２の上面７２ａからエッチバック後の第４の絶縁膜８６の上面８６ａまでの深さＤ３は、例えば、１５ｎｍとすることができる。また、エッチバック後の第４の絶縁膜８６の上面８６ａから第２のサイドウォール８４の上端面８４ａまでの深さＤ４は、例えば、１０ｎｍとすることができる。
なお、エッチバック後の第４の絶縁膜８６の上面８６ａから第２のサイドウォール８４の上端面８４ａまでの深さＤ４は、５〜１５ｎｍの範囲内であればよい。
【００９４】
次いで、図１７に示す工程では、第４の絶縁膜８６から露出された溝８２の内面（言い換えれば、第４の絶縁膜８６の上面８６ａよりも上方に位置する第１のサイドウォール８１の側壁８１ａ、及び第４の絶縁膜８６の上面８６ａ）及び、エッチング用マスク７２の上面７２ａを覆う保護膜８８を形成する。
【００９５】
具体的には、保護膜８８は、ＣＶＤ法により、厚さ５ｎｍのシリコン膜を成膜することで形成する。
保護膜８８は、エッチング段階で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。このような非晶質シリコン膜は、５４０℃以下の成膜温度を用いて成膜することで得ることができる。
【００９６】
次いで、図１７に示す溝８２の左側の側壁に形成された保護膜８８に不純物を導入する。
具体的には、斜めイオン注入法により、図１７に示す溝８２の左側の側壁に形成された保護膜８８に不純物としてフッ化ボロン（ＢＦ２）を注入する。
【００９７】
上記不純物の導入は、第１の側壁２８ａ（後述する図２７で説明するビットコンタクト２０を形成するべき第２の側壁２８ｂの反対側に位置する側壁）に配置された第１のサイドウォール８１の側壁８１ａ（垂直面）に形成された保護膜８８に対して実施する。
これにより、第１の側壁２８ａに配置された第１のサイドウォール８１の垂直面に形成された保護膜８８と、エッチング用マスク７２の上面７２ａに形成された保護膜８８と、第３の絶縁膜の上面８６ａ（水平面）に形成された保護膜８８のうち、図１７の左半分に位置する部分と、に不純物が注入される。
【００９８】
具体的には、例えば、加速エネルギー５ｋｅＶ、注入ドーズ量２Ｅ１４ｃｍ−２、注入角度θ１が２７°〜４５°の条件を用いた斜めイオン注入法により、保護膜８８にフッ化ボロン（ＢＦ２）を注入する。
ここでの注入角度θ１とは、半導体基板１３の表面１３ａに対する垂線８９（法線）からの傾斜角を意味している。
【００９９】
上記説明したように、図１７に示す工程で行うイオン注入では、水平面と垂直面との両方に形成された保護膜８８に対してイオン注入する必要がある。そこで、それぞれの注入部位に最適なイオン注入となるように、注入角度の異なる２段階注入を用いてもよい。
【０１００】
この場合、例えば、注入角度２７°でのフッ化ボロン（ＢＦ２）の注入と、注入角度４５°での注入角度と、を行うことで、第１の側壁２８ａに配置された第１のサイドウォール８１の垂直面に形成された保護膜８８と、エッチング用マスク７２の上面７２ａに形成された保護膜８８と、第３の絶縁膜の上面８６ａ（水平面）に形成された保護膜８８のうち、図１７の左半分に位置する部分と、にフッ化ボロン（ＢＦ2）を注入する。
【０１０１】
なお、１つの注入角度θ１で斜めイオン注入を行う場合、及び２つの注入角度で２段階の斜めイオン注入を行う場合のいずれの場合も、第４の絶縁膜８６の上面８６ａ及び一対の第１のサイドウォール８１の側壁８１ａで囲まれた溝の深さや幅、保護膜８８の膜厚等を考慮して設定することができ、第１の実施の形態の数値に限定されない。
【０１０２】
次いで、図１８に示す工程では、アンモニア水（ＮＨ３）を用いたウエットエッチングにより、保護膜８８のうち、フッ化ボロン（ＢＦ２）が注入されていない部分（具体的には、第２の側壁２８ｂ側に配置された第１のサイドウォール８１の側壁８１ａに形成された保護膜８８、及び図１７に示す第４の絶縁膜８６の上面８６ａの右半分に形成された保護膜８８）を除去する。
【０１０３】
これにより、第２の側壁２８ｂ側に配置され、かつ第４の絶縁膜８６の上面８６ａよりも上方に位置する第１のサイドウォール８１の側壁８１ａ、及び第４の絶縁膜８６の上面８６ａの右半分を露出し、保護膜８８よりなるエッチング用マスク９１が形成される。
【０１０４】
次いで、図１９に示す工程では、エッチング用マスク９１を介した異方性ドライエッチングにより、エッチング用マスク９１から露出された第４の絶縁膜８６をエッチングすることで、第２の側壁２８ｂ側に形成された一方の第２のサイドウォール８４の上端面８４ａを露出させる。
【０１０５】
このとき、第１の側壁２８ａ側に形成された他方の第２のサイドウォール８４は、エッチング用マスク９１で保護されているため、上記異方性ドライエッチングにより第２のサイドウォール８４が露出することはない。
逆に言えば、第１の側壁２８ａ側に形成された他方の第２のサイドウォール８４が、図１９に示す工程で行う異方性ドライエッチングで露出されないように、先に説明した図１７において、保護膜８８に対するイオン注入の不純物導入領域を制御する必要がある。
【０１０６】
次いで、図２０に示す工程では、窒化チタン膜（ＴｉＮ膜）を選択的にエッチングするエッチング液を用いたウエットエッチングにより、図１９に示す上端面８４ａが露出され、かつ窒化チタン膜（ＴｉＮ膜）よりなる一方の第２のサイドウォール８４を除去する。
【０１０７】
これにより、第２の側壁２８ｂ側に形成された一方の第１のサイドウォール８１の側壁８１ａ全体と、一方の第１のサイドウォール８１の下方に位置するビット線形成用溝７６の側壁と、埋め込み膜７８の上面７８ａの一部と、が露出される。
また、エッチング液としては、例えば、アンモニア水（ＮＨ３）と過酸化水素水（Ｈ２Ｏ２）との混合液を用いることができる。
【０１０８】
次いで、図２１に示す工程では、等方性ドライエッチングにより、図２０に示すエッチング用マスク９１を選択的に除去する。
これにより、第４の絶縁膜８６の上面８６ａ、第４の絶縁膜８６の上面８６ａよりも上方に配置された他方の第１のサイドウォール８１の側壁８１ａ、及びエッチング用マスク７２の上面７２ａが露出される。
【０１０９】
次いで、図２２に示す工程では、シリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１、窒化チタン膜（ＴｉＮ膜）よりなる第２のサイドウォール８４、及び埋め込み膜７８をマスクとする緩衝溶液を用いたウエットエッチングにより、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜１８のうち、第２の側壁２８ｂに形成された部分をエッチングすることで、第２の側壁２８ｂを露出する開口部１８Ａを形成する。
上記開口部１８Ａは、第１のサイドウォール８１の下端面と埋め込み膜７８の上面７８ａとの間に形成される。また、開口部１８Ａの高さＨ５は、例えば、６０ｎｍとすることができる。
【０１１０】
具体的には、２０℃のフッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）とを混合させた緩衝溶液を用いて、第２の側壁２８ｂに形成された第１の絶縁膜１８を１５秒間エッチングすることで、開口部１８Ａを形成する。
このとき、シリコン酸化膜（ＳｉＯ２膜）よりなる第４の絶縁膜８６も除去されるが、第１及び第２の側壁２８ａ，２８ｂに形成され、かつシリコン酸化膜（ＳｉＯ２膜）よりなる第２の絶縁膜１９は、第１のサイドウォール８１で保護されているため、エッチングされずに残存する。
【０１１１】
次いで、図２３に示す工程では、ウエットエッチングにより、図２２に示す窒化チタン膜（ＴｉＮ膜）よりなる第２のサイドウォール８４を選択的に除去する。これにより、第１のサイドウォール８１の側壁８１ａに囲まれた溝８２が露出される。
【０１１２】
次いで、図２４に示す工程では、ＣＶＤ法により、埋め込み膜７８と同じ種類の膜よりなる埋め込み膜９２を成膜することで、溝８２、埋め込み膜７８の上面７８ａよりも上方に位置するビット線形成用溝７６、及び開口部１８Ａを埋め込み膜９２で埋め込む。
【０１１３】
具体的には、埋め込み膜９２として、全面にヒ素がドープされたドープドポリシリコン膜を形成する。このとき、埋め込み膜９２は、エッチング用マスク７２の上面７２ａ、第１のサイドウォール８１の上端面、及び第２の絶縁膜１９の上端面にも成膜される。
埋め込み膜７８，９２は、ヒ素がドープされたドープドポリシリコン膜であるので、溝８２、ビット線形成用溝７６、及び開口部１８Ａは、同一種類の膜で埋め込まれたことになる。
【０１１４】
次いで、図２５に示す工程では、図２４に示す埋め込み膜７８，９２を選択的に除去可能な条件を用いた異方性ドライエッチングにより、埋め込み膜７８，９２をエッチバックすることで、溝８２及びビット線形成用溝７６に存在する埋め込み膜７８，９２を除去すると共に、第２の側壁２８ｂ側に形成された第１のサイドウォール８１をマスクとして開口部１８Ａに埋め込み膜９２を残存させる。
【０１１５】
これにより、開口部１８Ａを充填する埋め込み膜９２よりなり、かつ第２の側壁２８ｂ（図３に示すピラー２８の母材となる半導体基板１３）と接触するビットコンタクト２０が形成される。また、溝８２及びビット線形成用溝７６に存在する埋め込み膜７８，９２を除去することで、溝８２及びビット線形成用溝７６が露出される。
また、上記エッチバックにより、エッチング用マスク７２の上面７２ａ、第１のサイドウォール８１の上端面、及び第２の絶縁膜１９の上端面に成膜された埋め込み膜９２も除去される。
【０１１６】
次いで、図２６に示す工程では、ウエットエッチングにより、図２５に示すシリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１を選択的に除去する。これにより、第１の溝１６の対向する２つの側面に形成された第２の絶縁膜１９の内壁面１９ａが露出される。
【０１１７】
次いで、図２７に示す工程では、第１の溝１６及び第１の開口溝７２Ａに形成された第２の絶縁膜１９の内壁面１９ａと、ビット線形成用溝７６の内面（言い換えれば、ビット線形成用溝７６が露出する第１の絶縁膜１８の面）と、を連続して覆う第１の導電膜５１（バリア膜）を形成する。第１の導電膜５１は、後述する図２９に示す工程で形成されるビット線２３の母材となる膜である。
【０１１８】
具体的には、以下の方法により、第１の導電膜５１を形成する。
始めに、四塩化チタン（ＴｉＣｌ４）を原料ガスとし、温度６００℃の条件を用いるＣＶＤ法により、チタン膜（Ｔｉ膜）を成膜する。シリコン上に成膜されたチタン膜は成膜と同時にチタンシリサイドに変換される。これにより、該チタン膜（Ｔｉ膜）とヒ素がドープされたドープドポリシリコン膜よりなるビットコンタクト２０との接触領域に、抵抗値の低いチタンシリサイド（図示せず）が形成される。
このように、ビット線２３とビットコンタクト２０との間にチタンシリサイドを介在させることで、ビット線２３とビットコンタクト２０との間のコンタクト抵抗を低減することができる。
【０１１９】
また、他の部位に成膜されたチタン膜（Ｔｉ膜）は、第１の導電膜５１となる窒化チタン膜（ＴｉＮ膜）を形成する際に使用する窒素により窒化されて、窒化チタン膜（ＴｉＮ膜）に変換され、第１の導電膜５１の一部となる。
次に、同一装置内で連続的に窒化チタン膜（第１の導電膜５１の一部）をチタンシリサイド上に形成する。前述の四塩化チタンに加えてアンモニアを同時に供給するＣＶＤ法を用いる。温度は６００℃が継続される。
このとき、第１の導電膜５１は、ビット線形成用溝７６を完全に埋め込まないような厚さで形成する。また、第１の導電膜５１は、エッチング用マスク７２の上面７２ａ及び第２の絶縁膜１９の上端面にも形成される。
【０１２０】
また、図２７に示す工程では、第１の導電膜５１の形成時の熱処理により、ビットコンタクト２０に含まれるヒ素が第２の側壁２８ｂ（ピラー２８の一方の側壁）へ熱拡散するため、第１の導電膜５１の形成と共に、ｎ型不純物（この場合、ヒ素）を含む第１の不純物拡散領域２１が形成されると共に、ビット線形成用溝７６上に、両側面が第１の導電膜５１で囲まれた溝９４が形成される
【０１２１】
第２の側壁２８ｂは、先に説明した図３に示すピラー２８の構成要素のうちの１つである。図２７に示す工程において、第１の不純物拡散領域２１は、ピラー２８の第２の側壁２８ｂの下部に形成される。
なお、第１の不純物拡散領域２１を形成する工程は、先に説明した図２４に示す埋め込み膜９２を形成した後に行ってもよい。
【０１２２】
次に、図２８に示す工程では、第１の導電膜５１の表面５１ａに、第１の導電膜５１が形成されたビット線形成用溝７６、及び溝９４を埋め込む厚さ（言い換えれば、第１及び第２の絶縁膜１８，２０、ビットコンタクト２０、及び第１の導電膜５１が形成された第１の溝１６を埋め込む厚さ）とされた第２の導電膜５２を成膜することで、ビット線形成用溝７６及び溝９４を第２の導電膜５２で埋め込む。
【０１２３】
具体的には、例えば、ＣＶＤ法により、第２の導電膜５２として、第１の導電膜５１である窒化チタン膜（ＴｉＮ膜）よりも抵抗値の低いタングステン膜を成膜することで、第２の導電膜５２を形成する。また、タングステン膜は六フッ化タングステン（ＷＦ6）を原料ガスとし、水素もしくはモノシランを還元ガスとする、温度４５０℃のＣＶＤ法により形成する。
【０１２４】
次いで、図２９に示す工程では、第１の導電膜５１のエッチング速度と第２の導電膜５２のエッチング速度とが等しいエッチング条件を用いた異方性ドライエッチングにより、第１及び第２の導電膜５１，５２をエッチバックする。
このとき、エッチバック後の第１及び第２の導電膜５１，５２の上面５１ｂ，５２ａが第１の絶縁膜１８の上面１８ｂに対して面一となるように、第１及び第２の導電膜５１，５２をエッチバックする。
【０１２５】
これにより、第１の溝１６の下部１６Ｂに形成されたビット線形成用溝７６を埋め込むと共に、上面５１ｂ，５２ａよりなる上面２３ａが第１の絶縁膜１８の上面１８ｂに対して面一とされたビット線２３が形成される。
また、ビット線２３は、ビット線形成用溝７６を埋め込むことで、チタンシリサイド（図示せず）及びビットコンタクト２０を介して、第１の不純物拡散領域２１と電気的に接続される。
【０１２６】
次いで、図３０に示す工程では、ビット線２３及び第２の絶縁膜１９が形成された第１の溝１６、及び第２の絶縁膜１９が形成された第１の開口溝７２Ａを埋め込むように、シリコン窒化膜９６（ＳｉＮ膜）を成膜する。
その後、シリコン窒化膜９６をエッチバックして、ビット線２３の上面２３ａに厚さＭ２のシリコン窒化膜９６を残存させることで、シリコン窒化膜９６よりなる第１の埋め込み絶縁膜２４を形成する。シリコン窒化膜９６の厚さＭ２は、例えば、５０ｎｍとすることができる。
【０１２７】
次いで、図３１Ａ及び図３１Ｂに示す工程では、第１の埋め込み絶縁膜２４の上面２４ａ、及び第１の埋め込み絶縁膜２４の上面２４ａよりも上方に位置する第２の絶縁膜１９の内壁面１９ａを覆う第３の絶縁膜２５を形成する。
このとき、第３の絶縁膜２５は、第１の埋め込み絶縁膜２４の上面２４ａよりも上方に位置する第１の溝１６を埋め込まない厚さで形成する。これにより、第１の溝１６内に、第３の絶縁膜２５で囲まれ、かつ第１の溝１６よりも幅の狭い溝２９が形成される。
【０１２８】
具体的には、ＣＶＤ法により、シリコン窒化膜を成膜することで第３の絶縁膜２５を形成する。このとき、第２の絶縁膜１９の上端面、及びエッチング用マスク７２の上面７２ａにも第３の絶縁膜２５が形成される。
【０１２９】
次いで、溝２９を埋め込むように、第２の埋め込み絶縁膜３４を形成する。このとき、エッチング用マスク７２の上面７２ａ上にも第２の埋め込み絶縁膜３４が形成される。
具体的には、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、第２の埋め込み絶縁膜３４を形成する。
【０１３０】
次いで、図３２Ａ、図３２Ｂ、及び図３２Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、エッチング用マスク７２、第２の絶縁膜１９、第３の絶縁膜２５、第２の埋め込み絶縁膜３４、及び半導体基板１３を部分的にエッチングすることで、Ｘ方向に延在して第１の溝１６と交差（本実施の形態の場合、直交）し、かつ第１の溝１６よりも深さＤ５の浅い第２の溝２７と、複数の第２の溝２７の両端と一体化され、複数の第２の溝２７を囲む枠形状とされた第３の溝９９と、を形成する。
【０１３１】
これにより、第１及び第２の溝１６，２７により区画されたピラー２８（図２或いは図３参照）が複数形成される。また、第２の溝２７を形成することで、ピラー２８の第３及び第４の側壁２８ｃ，２８ｄが露出されると共に、ピラー２８の第１及び第２の側壁２８ａ，２８ｂが決定される。
【０１３２】
また、図３２Ｂに示すように、半導体基板１３、第１の埋め込み絶縁膜２４の上面２４ａ、及び第２の絶縁膜１９の上端面１９ｂが第２の溝２７の底から露出されている。
第２の溝２７のうち、半導体基板１３の表面１３ａから第２の溝２７の底までの深さＤ５は、例えば、１１０ｎｍとすることができる。また、第２の溝２７のＹ方向の幅Ｗ１は、例えば、６３ｎｍとすることができる。
【０１３３】
次いで、図３３Ａ及び図３３Ｂに示す工程では、第２の溝２７が露出する半導体基板１３の面を覆うゲート絶縁膜３１を形成する。具体的には、熱酸化法により、厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成することで、ゲート絶縁膜３１を形成する。
【０１３４】
次いで、図３４Ａ及び図３４Ｂに示す工程では、ゲート絶縁膜３１が形成された第２の溝２７の内面を覆う第３の導電膜１０２（バリア膜）を形成する。このとき、第３の導電膜１０２は、ゲート絶縁膜３１が形成された第２の溝２７を埋め込まない厚さで形成する。
これにより、ゲート絶縁膜３１の表面３１ａと、第１の埋め込み絶縁膜２４の上面２４ａと、第２の絶縁膜１９の上端面１９ｂと、積層されたエッチング用マスク７２の側壁、第３の絶縁膜２５、及び第２の埋め込み絶縁膜３４の側壁と、が第３の導電膜１０２で覆われる。
【０１３５】
具体的には、ＣＶＤ法により、厚さ４ｎｍの窒化チタン（ＴｉＮ膜）を成膜することで、第３の導電膜１０２を形成する。
なお、図３４Ａ及び図３４Ｂでは図示してはいないが、この段階では、第２の埋め込み絶縁膜３４の上面３４ａにも第３の導電膜１０２が形成される。
【０１３６】
次いで、第３の導電膜１０２の表面１０２ａに、第２の溝２７を埋め込む厚さとされ、かつ第３の導電膜１０２よりも抵抗値の低い第４の導電膜１０３を形成する。
具体的には、ＣＶＤ法により、タングステン膜（Ｗ膜）を成膜することで、第４の導電膜１０３を形成する。
【０１３７】
次いで、ＣＭＰ法により、第２の埋め込み絶縁膜３４の上面３４ａに形成された第３及び第４の導電膜１０２，１０３（図３４Ａ及び図３４Ｂに図示せず）を除去する。これにより、第２の埋め込み絶縁膜３４の上面３４ａが露出されると共に、第３の導電膜１０２の上端面１０２ｂ及び第４の導電膜１０３の上面１０３ａが第２の埋め込み絶縁膜３４の上面３４ａに対して面一となる。
【０１３８】
次いで、図３５Ａ及び図３５Ｂに示す工程では、第３の導電膜１０２と第４の導電膜１０３とが等しい速度でエッチングされるエッチング条件を用いた異方性エッチングにより、第３及び第４の導電膜１０２，１０３エッチバックすることで、第２の溝２７の底部に厚さＭ４（例えば、５０ｎｍ）の第４の導電膜１０３を残存させる。
これにより、エッチバック後の第４の導電膜１０３の上面１０３ａの位置は、半導体基板１３の表面１３ａよりも下方に配置される。
【０１３９】
また、第３の導電膜１０２と第４の導電膜１０３とのエッチング速度が等しいエッチング条件を用いることで、エッチバック後の第３の導電膜１０２の上端面１０２ｂは、第４の導電膜１０３の上面１０３ａに対して面一となる。
これにより、第４の導電膜１０３の上面１０３ａと半導体基板１３の表面１０３ａとの間に形成されたゲート絶縁膜３１が第３の導電膜１０２から露出される。
【０１４０】
次いで、図３６Ａ及び図３６Ｂに示す工程では、図３５Ａ及び図３５Ｂに示す構造体の表面を覆う第５の絶縁膜１０５を形成する。これにより、第３の導電膜１０２の上端面１０２ｂ、第４の導電膜１０３の上面１０３ａ、及び第３の導電膜１０２から露出されたゲート絶縁膜３１が、第５の絶縁膜１０５に覆われる。このとき、第５の絶縁膜１０５は、第２の溝２７を埋め込まない厚さで形成する。
また、第５の絶縁膜１０５は、先に説明した図３１Ｂに示す構造体を構成する第２の埋め込み絶縁膜３４上にも形成される。
【０１４１】
具体的には、第５の絶縁膜１０５は、ＣＶＤ法により、厚さ１８ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。
このように、ＣＶＤ法を用いて第５の絶縁膜１０５を形成することで、第５の絶縁膜１０５の厚さが均一になるため、第２の溝２７内に、Ｘ方向に延在すると共に、第２の溝２７よりも溝幅の狭い溝１０６が形成される。第５の絶縁膜１０５を厚さ１８ｎｍで成膜した場合、溝１０６の幅Ｗ２は、２７ｎｍとなる。
【０１４２】
なお、図３６Ａの切断位置は、第２の溝２７の側壁近傍であり、第２の溝２７を通過するが、溝１０６を通過しない。よって、図３６Ａに示す構造体において、第５の絶縁膜１０５は、第２の埋め込み絶縁膜３４の上面３４ａを覆い、かつ第２の溝２７を埋め込むように図示されている。
【０１４３】
次いで、図３７Ａ及び図３７Ｂに示す工程では、異方性エッチングにより、図３６Ａ及び図３６Ｂに示す第５の絶縁膜１０５をエッチバックすることで、第２の溝２７内に形成された第５の絶縁膜１０５を２つに分割する。これにより、図３６Ｂに示す溝１０６の下方に位置する第４の導電膜１０３の上面１０３ａが露出される。
【０１４４】
シリコン酸化膜（ＳｉＯ２膜）よりなる第５の絶縁膜１０５をエッチバックする際には、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする条件を用いる。
これにより、図３６Ａ及び図３６Ｂに示すシリコン酸化膜（ＳｉＯ２膜）よりなる第２の埋め込み絶縁膜３４は除去され、シリコン窒化膜（ＳｉＮ膜）よりなる第３の絶縁膜２５が露出される。
【０１４５】
次いで、２つに分割された第５の絶縁膜１０５をマスクとして、異方性ドライエッチングにより、２つに分割された第５の絶縁膜１０５間に位置する第３及び第４の導電膜１０２，１０３を除去する。
【０１４６】
これにより、ゲート絶縁膜３１を介して、ピラー２８の第３の側壁２８ｃに、第３及び第４の導電膜１０２，１０３よりなるゲート電極５５が形成されると共に、ゲート絶縁膜３１を介して、ピラー２８の第４の側壁２８ｄに、第３及び第４の導電膜１０２，１０３よりなるゲート電極５６が形成される。また、図３７Ａ及び図３７Ｂに示す工程では、図２に示す接続部５７が形成される。
【０１４７】
つまり、図３７Ａ及び図３７Ｂに示す工程において、接続部５７及びゲート電極５５，５６を有し、Ｘ方向に配置された複数のピラー２８の第３及び第４の側壁２８ｃ，２８ｄにゲート絶縁膜３１を介して接するワード線３２が形成される（図２参照）。
図２に示すように、Ｘ方向に延在するゲート電極５５，５６は、ダブルゲートとして機能する。
【０１４８】
なお、先に説明した図２に示すように、接続部５７により、ダブルゲート構造とされた２本のゲート電極５５，５６の端部を一体化することで、２本のゲート電極５５，５６の電気的な制御を一括して行なうことができる。
また、ゲート電極５５，５６の下方に形成されたビット線２３とゲート電極５５，５６との間は、第１の埋め込み絶縁膜２４により絶縁されている。
【０１４９】
また、図３７Ａ及び図３７Ｂに示す工程において、第３及び第４の導電膜１０２，１０３を異方性エッチングする際、隣接するゲート電極５５，５６が短絡することを防止する観点から、２つに分割された第５の絶縁膜１０５間に位置する第３及び第４の導電膜１０２，１０３を確実に除去する必要がある。
そのため、成膜や異方性エッチングの半導体基板１３面内のばらつきを考慮して、ある程度のオーバーエッチングを行う。これにより、ゲート電極５５，５６間に位置する半導体基板１３の一部がエッチングされて、半導体基板１３に溝が形成される。
【０１５０】
次いで、図３８Ａ及び図３８Ｂに示す工程では、図３７Ａ及び図３７Ｂに示す第５の絶縁膜１０５を選択的に除去するエッチング液を用いたウエットエッチングにより、図３７Ａ及び図３７Ｂに示す第５の絶縁膜１０５を除去する。
【０１５１】
具体的には、エッチング液としてフッ化水素酸含有溶液を用いて、図３７Ａ及び図３７Ｂに示す第５の絶縁膜１０５を選択的に除去する。
これにより、ゲート電極５５，５６の上面５５ａ，５６ａ、ゲート電極５５，５６の上面５５ａ，５６ａよりも上方に形成されたゲート絶縁膜３１、及び第２の溝２７に露出されたエッチング用マスク７２の側壁が露出される。
【０１５２】
次いで、図３９Ａ、図３９Ｂ、及び図３９Ｃに示す工程では、ゲート絶縁膜３１及びゲート電極５５，５６が形成された第２の溝２７、第３の溝９９、及び第３の絶縁膜２５の上面２５ａを覆う第６の絶縁膜１０７を形成する。
具体的には、ＣＶＤ法により、第２及び第３の溝２７，９９を埋め込まない厚さ（例えば、厚さ８ｎｍ）とされたシリコン窒化膜（ＳｉＮ膜）を成膜することで、第６の絶縁膜１０７を形成する。これにより、ゲート電極５５，５６、及びゲート電極５５，５６から露出されたゲート絶縁膜３１は、第６の絶縁膜１０７により覆われる。
【０１５３】
次いで、第６の絶縁膜１０７の表面１０７ａに、ゲート絶縁膜３１及びゲート電極５５，５６が形成された第２の溝２７を埋め込む厚さとされた第４の埋め込み絶縁膜１０８を形成する。
具体的には、回転塗布法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ２膜）よりなる第４の埋め込み絶縁膜１０８を形成する。
【０１５４】
次いで、ＣＭＰ法により、第３の絶縁膜２５に積層された第６の絶縁膜１０７の上面１０７ｂに形成された不要な第４の埋め込み絶縁膜１０８を除去する。これにより、研磨後の第４の埋め込み絶縁膜１０８の上面１０８ａは、第６の絶縁膜１０７の上面１０７ｂに対して面一となる。
この段階の構造体を平面視すると、図３２Ａと同様に、ゲート絶縁膜３１、ゲート電極５５，５６、及び第４の埋め込み絶縁膜１０８が形成された第２の溝２７が、夫々平行状態となってＸ方向に延在している。
【０１５５】
次いで、図３９Ａ、図３９Ｂ、及び図３９Ｃに示す工程の処理後に、図３９Ｃに示すピラー２８の上面２８ｅに形成された第６の絶縁膜１０７、第３の絶縁膜２５、及びエッチング用マスク７２を除去して、ピラー２８の上面２８ｅを露出させる。
【０１５６】
次いで、ピラー２８の上面２８ｅに、ｎ型不純物（例えば、リン（Ｐ）やヒ素（Ａｓ））をイオン注入することで、ピラー２８の上端に、図３に示す第２の不純物拡散領域３６を形成する。これにより、第２の不純物拡散領域３６の上面３６ａは、半導体基板１３の表面１３ａと一致する。
【０１５７】
次いで、ＣＭＰ法により、図３９Ｃに示す半導体基板１３の表面１３ａよりも上方に形成された第４の埋め込み絶縁膜１０８と、図３１Ｂに示す半導体基板１３の表面１３ａよりも上方に形成された第１の溝１６の上部に形成された第２の絶縁膜１９、第３の絶縁膜２５、及び第２の埋め込み絶縁膜３４と、を除去する。
このとき、ＣＭＰ処理後の第４の埋め込み絶縁膜１０８の上面を第２の不純物拡散領域３６の上面３６ａに対して面一にすることで、ＣＭＰ処理後の構造体（図示せず）の上面が平坦な面となる。
【０１５８】
以下、図３を参照して、第１の実施の形態の半導体装置１０に設けられたメモリセルアレイ１１の製造方法の続きを説明する。
【０１５９】
次いで、図３に示す第２の埋め込み絶縁膜３４の上面２４ａ、第２の絶縁膜１９の上端面、第３の絶縁膜２５の上端面、第２の不純物拡散領域３６の上面３６ａ、及びＣＭＰ処理後の第４の埋め込み絶縁膜１０８の上面（図３に図示せず）を覆う層間絶縁膜３８を形成する。
具体的には、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することで層間絶縁膜３８を形成する。
【０１６０】
次いで、周知の手法により、第２の不純物拡散領域３６の上面３６ａに形成された層間絶縁膜３８を貫通し、下端が第２の不純物拡散領域３６の上面３６ａと接触する容量コンタクトプラグ３９を形成する。
このとき容量コンタクトプラグ３９は、その上面３９ａが層間絶縁膜３８の上面３８ａに対して面一となるように形成する。また、容量コンタクトプラグ３９は、複数の第２の不純物拡散領域３６に対してそれぞれ１つ形成する。
【０１６１】
次いで、周知の手法により、容量コンタクトプラグ３９の上面３９ａに、円柱形状とされた下部電極６１を形成する。これにより、下部電極６１は、容量コンタクトプラグ３９を介して、第２の不純物拡散領域３６と電気的に接続される。また、下部電極６１は、複数の容量コンタクトプラグ３９に対してそれぞれ１つ形成する。
【０１６２】
次いで、周知の手法により、下部電極６１間に位置する層間絶縁膜３８の上面３８ａ、及び複数の下部電極６１を連続して覆う容量絶縁膜６２を形成する。このとき、容量絶縁膜６２は、下部電極６１間に形成された空間を埋め込まない厚さで形成する。
【０１６３】
次いで、周知の手法により、容量絶縁膜６２の表面６２ａに、容量絶縁膜６２を介して、複数の下部電極６１間に形成された空間を埋め込む上部電極６３を形成する。このとき、上部電極６３は、上部電極６３の上面６３ａが平坦な面となるように形成する。
これにより、図３に示す第１の実施の形態の半導体装置１０が製造される。
【０１６４】
なお、図３には、図示していないが、半導体装置１０では、上部電極６３の上面６３ａに、例えば、上部電極６３の上面６３ａを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を形成する。
【０１６５】
第１の実施の形態の半導体装置の製造方法によれば、絶縁層１４が内設された半導体基板１３を準備する工程と、半導体基板１３をエッチングすることで、Ｙ方向に延在し、半導体基板１３のうち、Ｙ方向と交差するＸ方向において対向するビラー２８の第１及び第２の側壁２８ａ，２８ｂとなる部分を露出し、かつ少なくとも底面１６ａが絶縁層１４を露出する第１の溝１６を形成する工程と、半導体基板１３をエッチングして、第１の溝１６と交差するようにＸ方向に延在し、かつ第１の溝１６よりも深さの浅い第２の溝２７を形成することで、第１及び第２の溝１６，２７に区画されたピラー２８を形成する工程と、ピラー２８の第２の側壁２８ｂの下部に第１の不純物拡散領域２１を形成する工程と、ピラー２８の上端に第２の不純物拡散領域３６を形成する工程と、を含むことにより、絶縁層１４により、隣接するピラー２８間を絶縁分離することが可能となる。
【０１６６】
これにより、第１の不純物拡散領域２１と第２の不純物拡散領域３６との間に位置するピラー２８を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接する他のピラー２８にリーク電流として流れることを防止できる。
【０１６７】
図４０は、本発明の第１の実施の形態に係る半導体装置を含むデータ処理システムの概略構成を示すブロック図である。
【０１６８】
次に、図４０を参照して、第１の実施の形態に係る半導体装置１０（この場合、ＤＲＡＭ）を含むデータ処理システム１２０について説明する。
データ処理システム１２０は、例えば、コンピュータシステムを含むが、これに限定されない。データ処理システム１２０は、データプロセッサ１２２及び半導体装置１０を含む。
【０１６９】
データプロセッサ１２２は、例えば、マイクロプロセッサ（ＭＰＵ）やデジタルシグナルプロセッサ（ＤＰＳ）等を含むが、これらに限定されない。
また、図４０では、システムバス１２１を介して、データプロセッサ１２２と半導体装置１０とを接続した場合を図示しているが、システムバス１２１を介さずにローカルなバスにより、データプロセッサ１２２と半導体装置１０とを接続してもよい。
【０１７０】
また、図４０では、図の簡略化のため、１本のシステムバス１２１のみを図示しているが、実際には、必要に応じてコネクタ等を介して、シリアルないしパラレルに接続される。
データ処理システム１２０では、必要に応じて、ストレージデバイス１２３、Ｉ／Ｏデバイス１２４、及びＲＯＭ１２５がシステムバス１２１に接続されるが、必ずしも必須の構成要素ではない。
【０１７１】
なお、Ｉ／Ｏデバイス１２４には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、データ処理システム１２０を構成する各構成要素の個数は、図４０では簡略化のため１つにとどめているが、これに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
【０１７２】
第１の実施の形態に係る半導体装置１０（この場合、ＤＲＡＭ）は、縦型トランジスタを用いたセル構成となっていることから従来のＤＲＡＭと比較して大容量化が可能であり、また、ビット線２３の下に位置する半導体基板を介したリーク電流の発生を防止できるので、低消費電力化が可能となる。
これにより、上記データ処理システム１２０は、記憶容量が大きく、低消費電力が要求される携帯用電子機器への搭載に寄与できる。
【０１７３】
なお、第１の実施の形態の半導体装置１０、及びデータ処理システム１２０は、半導体装置１０を備えたデバイス及びシステムの一例であり、本発明の半導体装置１０は、半導体記憶装置以外のデバイス、及びデータ処理システム１２０以外のシステムに広く適用可能である。
【０１７４】
（第２の実施の形態）
図４１は、本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの断面図である。図４１では、第２の実施の形態の半導体装置１３０としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を一例に挙げて図示している。図４１に示すメモリセルアレイ１３１の切断面は、第１の実施の形態で説明したメモリセルアレイ１１の切断面に対応している。
さらに、図４１において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【０１７５】
図４１を参照するに、第２の実施の形態の半導体装置１３０を構成するメモリセルアレイ１３１は、第１の溝１６の下部１６Ｂを絶縁層１４内に配置することで、第１の溝１６の底面１６ａ及び下部１６Ｂを構成する側面を絶縁層１４で構成し、絶縁層１４に開口部１８Ａの替わりとなる開口部１３３を設け、開口部１３３を埋め込むようにビットコンタクト２０を配置し、ビットコンタクト２０と接触する半導体基板１３に第１の不純物拡散領域２１を設けた以外は、第１の実施の形態の半導体装置１０を構成するメモリセルアレイ１１と同様に構成される。
【０１７６】
複数のピラー２８の下部（ピラー２８のうち、第１の溝１６の下部１６Ｂと対向する部分）の内面は、第１の溝１６の下部１６Ｂを絶縁層１４内に配置することで、絶縁層１４により構成されている。
このように、複数のピラー２８の下部を絶縁層１４で構成することで、絶縁層１４により、ＸＹ方向で隣接している個々のピラー２８間が絶縁される。また、複数のピラー２８の底２８Ａは、絶縁層１４内に配置されている。
【０１７７】
つまり、第２の実施の形態の半導体装置１３０では、複数のピラー２８の下部、複数のピラー２８の底２８Ａ、複数の第１の溝１６の底部１６Ｂは、所定の深さＤ６（半導体基板１３の表面１３ａから絶縁層１４の上面１４ａまでの深さ）に配置された１つの絶縁層１４により連続して覆われている。
【０１７８】
上記所定の深さＤ６は、例えば、１６０ｎｍとすることができる。また、第１の溝１６のち、下部１６Ｂに対応する部分の深さが９０ｎｍの場合、絶縁層１４の厚さＭ５は、例えば、１μｍとすることができる。
【０１７９】
開口部１３３は、ピラー２８の第２の側壁２８ｂに形成された第１の絶縁膜１８の一部、及び該第１の絶縁膜１８と接触する絶縁層１４に設けられている。開口部１３３は、ピラー２８の第２の側壁２８ｂ側に位置するビット線２３の側壁、及び第１の不純物拡散領域２１を露出している。
開口部１３３は、ピラー２８の第２の側壁２８ｂに形成された第１の絶縁膜１８の一部、及び該第１の絶縁膜１８と接触する絶縁層１４をエッチングすることで形成する。
【０１８０】
ビットコンタクト２０は、開口部１３３を埋め込むように配置されている。ビットコンタクト２０は、ビット線２３及び第１の不純物拡散領域２１と接触している。これにより、ビットコンタクト２０は、ビット線２３と第１の不純物拡散領域２１とを電気的に接続している。ビットコンタクト２０の上面２０ａは、絶縁層１４の上面１４ａに対して面一とされている。
【０１８１】
ビット線２３の上面２３ａは、絶縁層１４の上面１４ａ（具体的には、上面１４ａを拡大させた仮想面）に対して面一となるように配置されている。また、ビット線２３の側面及び底面（下面）は、第１の絶縁膜１８を介して、絶縁層１４と対向している。
【０１８２】
なお、図４１では、ビット線２３の上面２３ａと絶縁層１４の上面１４ａとが一致する場合を例に挙げて図示したが、第１の溝１６の底面１６ａ、及び第１の溝１６の側面（言い換えれば、第１の溝１６の下部１６Ｂに配置されたピラー２８の第１及び第２の側壁２８ａ，２８ｂ）の一部が絶縁層１４に覆われるように、ビット線２３の上面２３ａよりも下方の位置に絶縁層１４の上面１４ａを配置してもよい。
【０１８３】
第２の実施の形態の半導体装置によれば、個々の第１の溝１６の底１６Ａが絶縁層１４と接しているため、隣接するピラー２８間が電気的に絶縁されている。
これにより、同一ピラー２８に形成された第１及び第２の不純物拡散領域２１，３６間を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接する他のピラー２８内へ漏洩することを防止できる。
【０１８４】
さらに、ピラー２８の下部を絶縁層１４で構成することにより、ピラー１４間に配置されるビット線２３は、少なくともビット線２３の一部が絶縁層１４で覆われる。
また、シリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層１４は、シリコン（Ｓｉ）と比較して誘電率が低い。このため、隣接したビット線２３間の寄生容量は、ビット線２３側面の下部から上部に向かって絶縁層１４で取り囲まれる面積が増加するにしたがって低下して、縦型トランジスタの動作を安定させることができる。
【０１８５】
なお、図４１には、図示していないが、半導体装置１３０は、上部電極６３の上面６３ａ上には、例えば、上部電極６３の上面６３ａを覆う第２の層間絶縁膜、第２の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、第２の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等を有する。
【０１８６】
図４２〜図４４は、本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの製造工程を示す図であり、図４１に示す半導体装置の切断面に対応する断面図である。
【０１８７】
次に、主に、図４２〜図４４を参照して、第２の実施の形態の半導体装置１３０の製造方法について説明する。
始めに、図４２に示す工程では、絶縁層１４が内設された半導体基板１３を準備する。
具体的には、絶縁層１４が内設された半導体基板１３としてＳＯＩ基板を準備する。或いは、ＳＯＩ基板を準備する替わりに、半導体基板１３としてシリコン含有基板（シリコンを含有し、かつ絶縁層１４が形成されていない基板）である単結晶シリコン基板を準備し、次いで、該単結晶シリコン基板の内部に酸素イオンを注入し、その後、酸素イオンが注入された単結晶シリコン基板を加熱することで、酸素と単結晶シリコン基板を構成するシリコンとを反応させて、半導体基板１３に内設される絶縁層１４としてシリコン酸化膜を形成する。
【０１８８】
半導体基板１３の表面１３ａから絶縁層１４の上面１４ａまでの所定の深さＤ４は、例えば、１６０ｎｍとすることができる。
また、絶縁層１４の厚さＭ５は、例えば、１μｍとすることができる。なお、絶縁層１４の厚さＭ５は、１μｍに限定されるものではなく、半導体基板１３と電気的な絶縁がなされる厚さであればよい。
【０１８９】
次いで、第１の実施の形態で説明した図４Ａ及び図４Ｂに示す工程と同様な処理を行うことで、半導体基板１３の表面１３ａに、第１の開口溝７２Ａを有し、かつシリコン窒化膜（ＳｉＮ膜）よりなるエッチング用マスク７２を形成する。
【０１９０】
次いで、エッチング用マスク７２を介した異方性ドライエッチングにより、第１の開口溝７２Ａの下方に位置する半導体基板１３及び絶縁層１４をエッチングすることで、第１の溝１６を形成する。
このとき、第１の溝１６の底面１６ａ、及び第１の溝１６の下部１６Ｂの側面の一部が絶縁層１４を露出するように、第１の溝１６を形成する。図４２では、第１の溝１６の下部１６Ｂを絶縁層１４内に配置する場合を例に挙げて図示している。
このように、ビット線２３が形成される第１の溝１６の下部１６Ｂを、絶縁層１４内に配置することで、絶縁層１４に対してビット線２３の側面及び底面を対向配置することができる。
【０１９１】
上記異方性ドライエッチングとしては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いることができる。
【０１９２】
上記異方性ドライエッチングは、エッチング条件を異ならせて２段階で行う。具体的には、絶縁層１４の上面１４ａが露出するまで半導体基板１３（単結晶シリコン基板）を選択的にエッチングする第１段階（第１の実施の形態の図５で説明したエッチング条件での処理）と、絶縁層１４の上面１４ａが露出した後に、シリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層１４を選択的にエッチングし、第１の溝１６の底面１６ａを絶縁層１４内に配置する第２段階と、を用いて第１の溝１６を形成する。
これにより、半導体基板１３をエッチングする第１段階において、絶縁層１４をストッパー膜として利用することが可能となるので、第１の溝１６の深さばらつきを低減することができる。
【０１９３】
次いで、第１の実施の形態の図５で説明した手法により、第１の溝１６の底面１６ａ、及び第１の溝１６が露出する第１及び第２の側壁２８ａ，２８ｂを覆う第１の絶縁膜１８としてシリコン酸化膜（ＳｉＯ２膜）を形成する。
【０１９４】
次いで、図４３に示す工程では、第１の実施の形態で説明した図６〜図２１に示す工程と同様な処理を行うことで、図４３に示す構造体を形成する。
これにより、第２の側壁２８ｂ側に形成されたシリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜１８のうち、シリコン窒化膜（ＳｉＮ膜）よりなる第１のサイドウォール８１とヒ素がドープされたドープドポリシリコン膜よりなる埋め込み膜７８との間に位置する部分が露出される。
【０１９５】
次いで、図４４に示す工程では、第１のサイドウォール８１及び埋め込み膜７８をマスクとする緩衝溶液（シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングする液）を用いて、第１のサイドウォール８１と埋め込み膜７８との間に配置され、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の絶縁膜１８及び絶縁層１４をウエットエッチングすることで、第１の絶縁膜１８、及び絶縁層１４よりなる第２の側壁２８ｂに開口部１３３を形成する。
開口部１３３は、半導体基板１３のうち、ピラー２８の第２の側壁２８ｂとなる部分（言い換えれば、第１の不純物拡散領域２１が形成される領域）を露出するように形成する。開口部１３３の高さＨ６は、例えば、６０ｎｍとすることができる。
【０１９６】
具体的には、２０℃のフッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）とを混合させた緩衝溶液を用いて、開口部１３３が所望の形状となるような時間エッチングを行うことで、開口部１３３を形成する。
このとき、図４３に示すシリコン酸化膜（ＳｉＯ２膜）よりなる第４の絶縁膜８６も除去されるが、第１及び第２の側壁２８ａ，２８ｂに形成され、かつシリコン酸化膜（ＳｉＯ２膜）よりなる第２の絶縁膜１９は、第１のサイドウォール８１で保護されているため、エッチングされずに残存する。
【０１９７】
その後、第１の実施の形態で説明した図２３に示す工程〜図３９Ａ、図３９Ｂ、及び図３９Ｃに示す工程と同様な処理を行うことで、図４１に示す半導体装置１３０が製造される。
【０１９８】
なお、図４１には、図示していないが、半導体装置１３０では、図４１に示す上部電極６３を形成後、上部電極６３の上面６３ａに、例えば、上部電極６３の上面６３ａを覆う他の層間絶縁膜、該他の層間絶縁膜を貫通し、かつ上部電極６３と接続されるコンタクトプラグ、他の層間絶縁膜上に配置され、かつ該コンタクトプラグと接続される配線、及び該配線を覆う保護膜等が形成される。
【０１９９】
第２の実施の形態の半導体装置の製造方法によれば、個々の第１の溝１６の下部１６Ｂが絶縁層１４内に形成されているため、隣接するピラー２８間が電気的に絶縁されている。
これにより、同一ピラー２８に形成された第１及び第２の不純物拡散領域２１，３６間を流れるドレイン電流が、第１の溝１６の底１６Ａに位置する半導体基板１３を経由して、隣接する他のピラー２８内へ漏洩することを防止できる。
【０２００】
さらに、ピラー２８の下部を絶縁層１４で形成することにより、第１の溝１６の下部１６Ｂに形成されるビット線２３は、少なくともビット線２３の一部がピラー２８の下部を構成する絶縁層１４で覆われる。
【０２０１】
また、シリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層１４は、シリコン（Ｓｉ）と比較して誘電率が低い。このため、隣接したビット線２３間の寄生容量は、ビット線２３の側面の下部から上部に向かって絶縁層１４で取り囲まれる面積が増加するにしたがって低下するので、縦型トランジスタの動作を安定させることができる。
【０２０２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０２０３】
本発明は、半導体装置及びその製造方法、並びにデータ処理システムに適用可能である。
【符号の説明】
【０２０４】
１０，１３０…半導体装置、１１，１３１…メモリセルアレイ、１３…半導体基板、１３ａ，１８ａ，２５ａ，３１ａ，５１ａ，６１ａ，６２ａ，１０２ａ，１０７ａ…表面、１４…絶縁層、１４ａ，１８ｂ，２０ａ，２３ａ，２４ａ，２５ｂ，２８ｅ，３４ａ，３６ａ，３８ａ，３９ａ，５１ｂ，５２ａ，５５ａ，５６ａ，６３ａ，７２ａ，７４ａ，７８ａ，８６ａ，１０３ａ，１０７ｂ…上面、１６…第１の溝、１６ａ…底面、１６Ａ…底、１６Ｂ…下部、１８…第１の絶縁膜、１８Ａ，１３３…開口部、１９…第２の絶縁膜、１９ａ…内壁面、１９ｂ，３９ａ，８４ａ，１０２ｂ…上端面、２０…ビットコンタクト、２１…第１の不純物拡散領域、２３…ビット線、２４…第１の埋め込み絶縁膜、２５…第３の絶縁膜、２７…第２の溝、２８…ピラー、２８ａ…第１の側壁、２８ｂ…第２の側壁、２８ｃ…第３の側壁、２８ｄ…第４の側壁、２９，８２，９４，１０６…溝、３１…ゲート絶縁膜、３２…ワード線、３４…第２の埋め込み絶縁膜、３６…第２の不純物拡散領域、３８…層間絶縁膜、３９…容量コンタクトプラグ、４２…キャパシタ、５１…第１の導電膜、５２…第２の導電膜、５５，５６…ゲート電極、５７…接続部、５８…第２の接続部、６１…下部電極、６２…容量絶縁膜、６３…上部電極、７１，９６…シリコン窒化膜、７２，９１…エッチング用マスク、７２Ａ…第１の開口溝、７２ｂ，８１ａ…側壁、７４，７８，９２…埋め込み膜、７６…ビット線形成用溝、８１…第１のサイドウォール、８４…第２のサイドウォール、８６…第４の絶縁膜、８８…保護膜、８９…垂線、９９…第３の溝、１０２…第３の導電膜、１０３…第４の導電膜、１０５…第５の絶縁膜、１０７…第６の絶縁膜、１０８…第４の埋め込み絶縁膜、１２０…データ処理システム、１２１…システムバス、１２２…データプロセッサ、１２３…ストレージデバイス、１２４…Ｉ／Ｏデバイス、１２５…ＲＯＭ、Ｄ１，Ｄ４…所定の深さ、Ｄ２，Ｄ３，Ｄ５，Ｄ６…深さ、Ｅ１…エッチバック量、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５…厚さ、Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６…高さ、Ｗ１，Ｗ２…幅、θ１…注入角度
【特許請求の範囲】
【請求項１】
半導体基板に立設されたピラーと、
第１の方向に延在するように前記半導体基板に設けられ、前記第１の方向と交差する第２の方向において対向する前記ピラーの２つの側壁を露出する第１の溝と、
前記ピラーの２つの側壁のうち、一方の側壁の下部に設けられた第１の不純物拡散領域と、
前記ピラーの上端に設けられた第２の不純物拡散領域と、
前記半導体基板に内設され、少なくとも前記第１の溝の底に配置された絶縁層と、
を有することを特徴とする半導体装置。
【請求項２】
前記絶縁層は、前記半導体基板の表面から所定の深さにおいて、前記半導体基板の表面に対して平行な面方向に延在することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、前記ピラーの底を覆うことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
絶縁膜を介して、前記第１の溝の下部を埋め込むと共に、前記第１の不純物拡散領域と電気的に接続されたビット線と、
前記第１の溝のうち、前記ビット線と前記第１の不純物拡散領域との間に位置する部分に配置され、前記ビット線と前記第１の不純物拡散領域とを電気的に接続するビットコンタクトと、
を有することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
絶縁膜を介して、前記第１の溝の下部を埋め込むと共に、前記第１の不純物拡散領域と電気的に接続されたビット線を有し、
少なくとも前記ビット線の側壁の一部と対向する前記ピラーの下部を前記絶縁層で構成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の不純物拡散領域は、前記ピラーの一方の側壁のうち、前記絶縁層の上面と接触する部分に配置することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記絶縁層の上面は、前記ビット線の上面に対して面一であることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
前記絶縁層に設けられ、前記第１の不純物拡散領域を露出する開口部と、
前記開口部を埋め込み、かつ前記ビット線と前記第１の不純物拡散領域とを電気的に接続するビットコンタクトと、
を有することを特徴とする請求項５ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記絶縁層は、シリコン酸化膜よりなることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記絶縁層が内設された前記半導体基板は、前記絶縁層が内設されたＳＯＩ基板であることを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置。
【請求項１１】
前記第２の方向に延在し、前記第１の溝よりも深さが浅く、かつ前記第１の溝と共に前記ピラーを区画する第２の溝と、
ゲート絶縁膜を介して、前記第２の溝に露出された前記ピラーの側壁に設けられ、前記第２の方向に延在するゲート電極と、
を有することを特徴とする請求項１ないし１０のうち、いずれか1項記載の半導体装置。
【請求項１２】
前記第２の不純物拡散領域の上方に配置された記憶素子と、
前記第２の不純物拡散領域と前記記憶素子との間に配置され、前記第２の不純物拡散領域と前記記憶素子とを電気的に接続する容量コンタクトプラグと、
を有することを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置。
【請求項１３】
絶縁層が内設された半導体基板を準備する工程と、
前記半導体基板をエッチングすることで、第１の方向に延在し、前記半導体基板のうち、前記第１の方向と交差する第２の方向において対向するビラーの２つの側壁となる部分を露出し、かつ少なくとも底面が前記絶縁層を露出する第１の溝を形成する工程と、
前記半導体基板をエッチングして、前記第１の溝と交差するように前記第２の方向に延在し、かつ前記第１の溝よりも深さの浅い第２の溝を形成することで、前記第１及び第２の溝に区画された前記ピラーを形成する工程と、
前記第１の溝に露出された前記ピラーの２つの側壁のうち、一方の側壁の下部に第１の不純物拡散領域を形成する工程と、
前記ピラーの上端に第２の不純物拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記絶縁層が内設された前記半導体基板を準備する工程では、前記絶縁層が内設された前記半導体基板としてＳＯＩ基板を準備することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記絶縁層が内設された前記半導体基板を準備する工程では、シリコンを含有し、かつ前記絶縁層が形成されていないシリコン含有基板を準備し、前記シリコン含有基板の内部に酸素イオンを注入し、その後、前記酸素イオンが注入された前記シリコン含有基板を加熱することで、前記シリコン含有基板の内部に、前記絶縁層となるシリコン酸化膜を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第１の溝の下部の内面を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記ピラーの一方の側壁の下部を露出する開口部を形成する工程と、
前記開口部内を、不純物がドープされたドープドポリシリコン膜で埋め込むことで、該ドープドポリシリコン膜よりなるビットコンタクトを形成する工程と、
ＣＶＤ法により、前記絶縁膜が形成された前記第１の溝の内面に、前記ビットコンタクトと接触する第１の導電膜を形成する工程と、
を含み、
前記第１の不純物拡散領域は、前記第１の導電膜を形成する際の熱により、前記ドープドポリシリコン膜に含まれる前記不純物を前記ピラーの一方の側壁に拡散させることで形成することを特徴とする請求項１３ないし１５のうち、いずれか1項記載の半導体装置の製造方法。
【請求項１７】
前記第１の溝を形成する工程では、前記第１の溝の底面、及び前記第１の溝の下部の側面の少なくとも一部が前記絶縁層を露出するように前記第１の溝を形成し、
前記第１の溝の下部の内面を覆う絶縁膜を形成する工程と、
前記ピラーの一方の側壁の下部に位置する前記絶縁膜の一部、及び該絶縁膜の一部と接触する前記絶縁層をエッチングすることで、前記絶縁層上に位置する前記ピラーの一方の側壁を露出する開口部を形成する工程と、
前記開口部を、不純物がドープされたドープドポリシリコン膜で埋め込むことで、該ドープドポリシリコン膜よりなるビットコンタクトを形成する工程と、
前記ビットコンタクトを形成後、ＣＶＤ法により、前記絶縁膜が形成された前記第１の溝の内面に、前記ビットコンタクトと接触する第１の導電膜を形成する工程と、
を含み、
前記第１の不純物拡散領域は、前記第１の導電膜を形成する際の熱により、前記ドープドポリシリコン膜に含まれる前記不純物を前記ピラーの一方の側壁に拡散させることで形成することを特徴とする請求項１３ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１８】
前記第１の導電膜を形成する工程は、
チタン膜を形成する段階と、
前記チタン膜を窒化して窒化チタン膜を形成する段階と、
を含むことを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【請求項１９】
前記第１の導電膜の表面に、前記第１の溝を埋め込む厚さとされた第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチバックして、前記第１の溝の下部に前記第１及び第２の導電膜を残存させることで、前記ビットコンタクトと接触するビット線を形成する工程と、
を有することを特徴とする請求項１６ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２０】
前記ビット線は、該ビット線の上面が前記絶縁層の上面に対して面一となるように形成することを特徴とする請求項１７ないし１９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２１】
前記第２の溝に露出され、かつ対向する前記ピラーの側壁に、ゲート絶縁膜を介して、前記第２の方向に延在するゲート電極を形成する工程を含むことを特徴とする請求項１３ないし２０のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２２】
前記第２の不純物拡散領域上に容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグ上に記憶素子を形成する工程と、
を含むことを特徴とする請求項１３ないし２１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２３】
請求項１ないし１２のうち、いずれか1項記載の半導体装置を含むことを特徴とするデータ処理システム。
【請求項１】
半導体基板に立設されたピラーと、
第１の方向に延在するように前記半導体基板に設けられ、前記第１の方向と交差する第２の方向において対向する前記ピラーの２つの側壁を露出する第１の溝と、
前記ピラーの２つの側壁のうち、一方の側壁の下部に設けられた第１の不純物拡散領域と、
前記ピラーの上端に設けられた第２の不純物拡散領域と、
前記半導体基板に内設され、少なくとも前記第１の溝の底に配置された絶縁層と、
を有することを特徴とする半導体装置。
【請求項２】
前記絶縁層は、前記半導体基板の表面から所定の深さにおいて、前記半導体基板の表面に対して平行な面方向に延在することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、前記ピラーの底を覆うことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
絶縁膜を介して、前記第１の溝の下部を埋め込むと共に、前記第１の不純物拡散領域と電気的に接続されたビット線と、
前記第１の溝のうち、前記ビット線と前記第１の不純物拡散領域との間に位置する部分に配置され、前記ビット線と前記第１の不純物拡散領域とを電気的に接続するビットコンタクトと、
を有することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
絶縁膜を介して、前記第１の溝の下部を埋め込むと共に、前記第１の不純物拡散領域と電気的に接続されたビット線を有し、
少なくとも前記ビット線の側壁の一部と対向する前記ピラーの下部を前記絶縁層で構成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の不純物拡散領域は、前記ピラーの一方の側壁のうち、前記絶縁層の上面と接触する部分に配置することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記絶縁層の上面は、前記ビット線の上面に対して面一であることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
前記絶縁層に設けられ、前記第１の不純物拡散領域を露出する開口部と、
前記開口部を埋め込み、かつ前記ビット線と前記第１の不純物拡散領域とを電気的に接続するビットコンタクトと、
を有することを特徴とする請求項５ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記絶縁層は、シリコン酸化膜よりなることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記絶縁層が内設された前記半導体基板は、前記絶縁層が内設されたＳＯＩ基板であることを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置。
【請求項１１】
前記第２の方向に延在し、前記第１の溝よりも深さが浅く、かつ前記第１の溝と共に前記ピラーを区画する第２の溝と、
ゲート絶縁膜を介して、前記第２の溝に露出された前記ピラーの側壁に設けられ、前記第２の方向に延在するゲート電極と、
を有することを特徴とする請求項１ないし１０のうち、いずれか1項記載の半導体装置。
【請求項１２】
前記第２の不純物拡散領域の上方に配置された記憶素子と、
前記第２の不純物拡散領域と前記記憶素子との間に配置され、前記第２の不純物拡散領域と前記記憶素子とを電気的に接続する容量コンタクトプラグと、
を有することを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置。
【請求項１３】
絶縁層が内設された半導体基板を準備する工程と、
前記半導体基板をエッチングすることで、第１の方向に延在し、前記半導体基板のうち、前記第１の方向と交差する第２の方向において対向するビラーの２つの側壁となる部分を露出し、かつ少なくとも底面が前記絶縁層を露出する第１の溝を形成する工程と、
前記半導体基板をエッチングして、前記第１の溝と交差するように前記第２の方向に延在し、かつ前記第１の溝よりも深さの浅い第２の溝を形成することで、前記第１及び第２の溝に区画された前記ピラーを形成する工程と、
前記第１の溝に露出された前記ピラーの２つの側壁のうち、一方の側壁の下部に第１の不純物拡散領域を形成する工程と、
前記ピラーの上端に第２の不純物拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記絶縁層が内設された前記半導体基板を準備する工程では、前記絶縁層が内設された前記半導体基板としてＳＯＩ基板を準備することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記絶縁層が内設された前記半導体基板を準備する工程では、シリコンを含有し、かつ前記絶縁層が形成されていないシリコン含有基板を準備し、前記シリコン含有基板の内部に酸素イオンを注入し、その後、前記酸素イオンが注入された前記シリコン含有基板を加熱することで、前記シリコン含有基板の内部に、前記絶縁層となるシリコン酸化膜を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第１の溝の下部の内面を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記ピラーの一方の側壁の下部を露出する開口部を形成する工程と、
前記開口部内を、不純物がドープされたドープドポリシリコン膜で埋め込むことで、該ドープドポリシリコン膜よりなるビットコンタクトを形成する工程と、
ＣＶＤ法により、前記絶縁膜が形成された前記第１の溝の内面に、前記ビットコンタクトと接触する第１の導電膜を形成する工程と、
を含み、
前記第１の不純物拡散領域は、前記第１の導電膜を形成する際の熱により、前記ドープドポリシリコン膜に含まれる前記不純物を前記ピラーの一方の側壁に拡散させることで形成することを特徴とする請求項１３ないし１５のうち、いずれか1項記載の半導体装置の製造方法。
【請求項１７】
前記第１の溝を形成する工程では、前記第１の溝の底面、及び前記第１の溝の下部の側面の少なくとも一部が前記絶縁層を露出するように前記第１の溝を形成し、
前記第１の溝の下部の内面を覆う絶縁膜を形成する工程と、
前記ピラーの一方の側壁の下部に位置する前記絶縁膜の一部、及び該絶縁膜の一部と接触する前記絶縁層をエッチングすることで、前記絶縁層上に位置する前記ピラーの一方の側壁を露出する開口部を形成する工程と、
前記開口部を、不純物がドープされたドープドポリシリコン膜で埋め込むことで、該ドープドポリシリコン膜よりなるビットコンタクトを形成する工程と、
前記ビットコンタクトを形成後、ＣＶＤ法により、前記絶縁膜が形成された前記第１の溝の内面に、前記ビットコンタクトと接触する第１の導電膜を形成する工程と、
を含み、
前記第１の不純物拡散領域は、前記第１の導電膜を形成する際の熱により、前記ドープドポリシリコン膜に含まれる前記不純物を前記ピラーの一方の側壁に拡散させることで形成することを特徴とする請求項１３ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１８】
前記第１の導電膜を形成する工程は、
チタン膜を形成する段階と、
前記チタン膜を窒化して窒化チタン膜を形成する段階と、
を含むことを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【請求項１９】
前記第１の導電膜の表面に、前記第１の溝を埋め込む厚さとされた第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチバックして、前記第１の溝の下部に前記第１及び第２の導電膜を残存させることで、前記ビットコンタクトと接触するビット線を形成する工程と、
を有することを特徴とする請求項１６ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２０】
前記ビット線は、該ビット線の上面が前記絶縁層の上面に対して面一となるように形成することを特徴とする請求項１７ないし１９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２１】
前記第２の溝に露出され、かつ対向する前記ピラーの側壁に、ゲート絶縁膜を介して、前記第２の方向に延在するゲート電極を形成する工程を含むことを特徴とする請求項１３ないし２０のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２２】
前記第２の不純物拡散領域上に容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグ上に記憶素子を形成する工程と、
を含むことを特徴とする請求項１３ないし２１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項２３】
請求項１ないし１２のうち、いずれか1項記載の半導体装置を含むことを特徴とするデータ処理システム。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１Ａ】
【図３１Ｂ】
【図３２Ａ】
【図３２Ｂ】
【図３２Ｃ】
【図３３Ａ】
【図３３Ｂ】
【図３４Ａ】
【図３４Ｂ】
【図３５Ａ】
【図３５Ｂ】
【図３６Ａ】
【図３６Ｂ】
【図３７Ａ】
【図３７Ｂ】
【図３８Ａ】
【図３８Ｂ】
【図３９Ａ】
【図３９Ｂ】
【図３９Ｃ】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１Ａ】
【図３１Ｂ】
【図３２Ａ】
【図３２Ｂ】
【図３２Ｃ】
【図３３Ａ】
【図３３Ｂ】
【図３４Ａ】
【図３４Ｂ】
【図３５Ａ】
【図３５Ｂ】
【図３６Ａ】
【図３６Ｂ】
【図３７Ａ】
【図３７Ｂ】
【図３８Ａ】
【図３８Ｂ】
【図３９Ａ】
【図３９Ｂ】
【図３９Ｃ】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２０１３−９８２９５（Ｐ２０１３−９８２９５Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３８７０４（Ｐ２０１１−２３８７０４）
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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