半導体装置及びその製造方法
【課題】更なる微細化に対応した高集積度のＤＲＡＭを得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２の表層に、第１の方向Ｙに延在する第１の溝部３と、第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる第２の溝部５と、第１の溝部３と第２の溝部５との交差部分において第２の溝部５よりも深くなる第３の溝部７と、第１の溝部３と第２の溝部５との間から突出されたピラー部８と、ピラー部８に形成された下部拡散層９、チャネル領域１０及び上部拡散層１１と、第２の溝部５の内側において第２の方向Ｘに延在するビット配線層と、第１の溝部３の内側においてピラー部８の側面を覆うゲート絶縁膜と、第１の溝部３の内側においてゲート絶縁膜を介してピラー部８の側面を横切るように第１の方向Ｙに延在するワード配線層とを備える。
【解決手段】半導体基板２の表層に、第１の方向Ｙに延在する第１の溝部３と、第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる第２の溝部５と、第１の溝部３と第２の溝部５との交差部分において第２の溝部５よりも深くなる第３の溝部７と、第１の溝部３と第２の溝部５との間から突出されたピラー部８と、ピラー部８に形成された下部拡散層９、チャネル領域１０及び上部拡散層１１と、第２の溝部５の内側において第２の方向Ｘに延在するビット配線層と、第１の溝部３の内側においてピラー部８の側面を覆うゲート絶縁膜と、第１の溝部３の内側においてゲート絶縁膜を介してピラー部８の側面を横切るように第１の方向Ｙに延在するワード配線層とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上にＭＯＳトランジスタを形成して所望の回路動作を行うデバイスを形成する場合、その微細化に関しては、以下の（１），（２）のような課題があった。
【０００３】
（１） 従来のＭＯＳトランジスタでは、プレーナ型が主流であり、高性能のＭＯＳトランジスタを形成するために、ソース／ドレイン電極をＬＤＤ(Lightly Doped Drain)構造としたり、後の製造工程において、ゲート電極に対してセルフアライン法を用いてコンタクトプラグを形成したりすることが行われている。この場合、ゲート電極の側面部にサイドウォール絶縁膜を設けたり、ゲート電極の上面を保護するためのキャップ絶縁膜を設けたりする必要がある。しかしながら、上述したゲート電極を形成する際は、半導体基板の表面からゲート電極の上面までの総合な膜厚が、ゲート電極の導体部分のみの膜厚の２倍以上となっている。このため、微細化の進展に伴って、ゲート電極自体の幅や、隣接するゲート電極との間隔が小さくなるに従い、膜厚の大きなゲート電極に対する加工上の課題が発生している。具体的には、ゲート電極のエッチング時における形状の悪化や、セルフアライン用のコンタクトホールを形成する際のエッチング余裕度の減少、層間絶縁膜をゲート電極間のスペース部分に埋め込む際のボイド（空洞）の発生などであり、これらが、より一層の微細化を進める際の阻害要因となっている。
【０００４】
（２） プレーナ型のＭＯＳトランジスタを形成する活性領域には、チャネル領域と、ソース／ドレイン電極として機能する不純物の拡散層領域とを同一パターンにて形成するのが一般的である。このため、例えばＤＲＡＭのメモリセルのように複数のＭＯＳトランジスタを連続して配列するような場合には、活性領域として、縦横比の大きな矩形パターンを複数配置する必要があった。しかしながら、パターン形成時のフォトリソグラフィ工程の特性上、活性領域の角隅の部分は丸まりを持つため、コンタクトプラグとの接触面積の減少や、コンタクトプラグの形成時にアライメントのずれに対する余裕が十分に確保できなくなるといった課題があり、これらが、より一層の微細化を進める際の阻害要因となっている。
【０００５】
このような課題に関連する先行技術として、例えば下記特許文献１，２を挙げることができる。このうち、下記特許文献１は、トレンチ型ゲート電極を備えたＭＯＳトランジスタに関するものであるが、上記の課題を解決するには至っていない。一方、下記特許文献２は、先に本発明者が提案したＭＯＳトランジスタ構造で、ゲート電極を半導体基板の内部に完全に埋設した構造を備えており、上記課題（１），（２）を解決することが可能となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３５５１号公報
【特許文献２】特開２００９−１８２１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、本発明者は、上記特許文献２に記載のＭＯＳトランジスタ及びＤＲＡＭのメモリーセル構造について更に検討を進めた結果、微細化に関しては、上記（１）（２）に加えて、以下の（３），（４）のような課題があることを見出した。
【０００８】
（３） スタック型のキャパシタをＭＯＳトランジスタ上に備えた、従来のＤＲＡＭのメモリーセルにおいては、ビット線及びキャパシタとＭＯＳトランジスタのソース／ドレイン電極を相互に接続するためのコンタクトプラグを、ワード線やビット線の配線スペース部に立体的に通過させる必要があった。しかしながら、コンタクトプラグと配線間の短絡防止の観点からコンタクトプラグの外径を小さくすることに起因して、電気抵抗の増大や、アライメントの余裕度が低下するといった問題は避けられない。
【０００９】
（４） 従来のＤＡＲＭのメモリーセルは、設計ルールに基づく最小加工寸法Ｆに対して、６Ｆ２で表されるメモリーセル面積を有していた。このため、メモリーセルの占有面積が大きかった。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、基板の表層において第１の方向に延在し且つ当該第１の方向と直交する方向に並んで形成された第１の溝部と、基板の表層において第１の溝部よりも深くなるように、第１の溝部と交差する第２の方向に延在し且つ当該第２の方向と直交する方向に並んで形成された第２の溝部と、基板の第１の溝部と第２の溝部との各交差部分において、第２の溝部よりも深くなるように形成された第３の溝部と、第１の溝部と第２の溝部との各間から柱状に突出して形成されたピラー部と、ピラー部の下層から上層に向かって順に形成された下部拡散層、チャネル領域及び上部拡散層と、第２の溝部の内側において第２の方向に延在して形成されたビット配線層と、第１の溝部の内側においてピラー部の側面を覆うように形成されたゲート絶縁膜と、第１の溝部の内側においてゲート絶縁膜を介してピラー部の側面を横切るように第１の方向に延在して形成されたワード配線層とを備えることを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、基板の表層に、第１の方向に延在する第１の溝部を当該第１の方向と直交する方向に並べて形成した後、第１の溝部と交差する第２の方向に延在し且つ第１の溝部よりも深くなる第２の溝部を当該第２の方向と直交する方向に並べて形成する工程と、第１の溝部と第２の溝部との各間から柱状に突出されたピラー部に対して、深さ方向に注入するイオンの注入条件を変えながらイオン注入を行うことによって、このピラー部の下層から上層に向かって順に下部拡散層、チャネル領域及び上部拡散層を形成する工程と、第２の溝部の内側において第２の方向に延在するビット配線層を形成する工程と、第１の溝部の内側においてピラー部の側面を覆うゲート絶縁膜を形成する工程と、第１の溝部の内側においてゲート絶縁膜を介してピラー部の側面を横切るように第１の方向に延在するワード配線層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、上記（１）〜（４）の課題をすべて解決できる半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用した半導体装置の平面レイアウトを示す平面図である。
【図２】図１に示す半導体装置が備える半導体基板の構造を一部切り欠いて示す斜視図である。
【図３Ａ】図１中に示す半導体装置１の切断線Ａ−Ａ’による断面図である。
【図３Ｂ】図１中に示す半導体装置１の切断線Ｂ−Ｂ’による断面図である。
【図３Ｃ】図１中に示す半導体装置１の切断線Ｃ−Ｃ’による断面図である。
【図３Ｄ】図１中に示す半導体装置１の切断線Ｄ−Ｄ’による断面図である。
【図４Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図４Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図４Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図４Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図５Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図５Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図５Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図５Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図６Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図６Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図６Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図６Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図７Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図７Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図７Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図７Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図８Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図８Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図８Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図８Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図９Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図９Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図９Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図９Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１０Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１０Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１０Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１０Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１１Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１１Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１１Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１１Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１２Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１２Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１２Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１２Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１３Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１３Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１３Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１３Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１４Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１４Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１４Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１４Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１５Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１５Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１５Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１５Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１６Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１６Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１６Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１６Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１７Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１７Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１７Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１７Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１８Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１８Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１８Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１８Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１９Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１９Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１９Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１９Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図２０Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図２０Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図２０Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図２０Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図２１Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図２１Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図２１Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図２１Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用したについて、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１５】
（半導体装置）
先ず、図１、図２及び図３Ａ〜図３Ｄに示す本発明を適用した半導体装置１の構造について説明する。
なお、図１は、この半導体装置１の平面レイアウトを示す平面図、図２は、この半導体装置１が備える半導体基板２の構造を一部切り欠いて示す斜視図、図３Ａは、図１中に示す半導体装置１の切断線Ａ−Ａ’による断面図、図３Ｂは、図１中に示す半導体装置１の切断線Ｂ−Ｂ’による断面図、図３Ｃは、図１中に示す半導体装置１の切断線Ｃ−Ｃ’による断面図、図３Ｄは、図１中に示す半導体装置１の切断線Ｄ−Ｄ’による断面図である。
但し、図１及び図２においては、この半導体装置１の特徴部分を見易くするために、一部の構成を省略して示している。
【００１６】
本発明を適用した半導体装置１は、図１及び図２に示すように、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板２の面内に、複数のメモリーセルがマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルの動作を制御するための回路等が形成される周辺回路領域とを備えている。
【００１７】
具体的に、半導体基板２のセルアレイ領域には、半導体基板２の表層に第１の方向Ｙに延在するストライプ状の第１の溝部３を、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並べて形成することによって、これら第１の溝部３の各間において第１の方向Ｙに延在するストライプ状の第１の活性領域４が、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並んで設けられている。
【００１８】
また、半導体基板２の表層に第１の方向Ｙと交差する第２の方向（本例では第１の方向Ｙと直交する方向）Ｘに延在するストライプ状の第２の溝部５を、この第２の方向Ｘと直交する第１の方向Ｘにおいて格子状に複数並べて形成することによって、これら第２の溝部５の各間において第２の方向Ｘに延在するストライプ状の第２の活性領域６が、この第２の方向Ｘと直交する第１の方向Ｙにおいて格子状に複数並んで設けられている。
【００１９】
また、第２の溝部５は、第１の溝部３を形成した後に、この第１の溝部３よりも深く形成されている。これにより、半導体基板２の第１の溝部３と第２の溝部５との各交差部分には、第２の溝部５よりも深くなる第３の溝部７が形成されている。さらに、これら第１の溝部３と第２の溝部５との各間からは、柱状のピラー部８が突出形成されている。
【００２０】
ここで、本発明を適用した半導体装置１は、使用するプロセスの最小加工寸法Ｆに対して、セルサイズが４Ｆ２となるレイアウトを採用している。これに対応して、図１に示すように、第１の溝部３及び第１の活性領域４の第２の方向Ｘに並ぶ間隔が２Ｆ、第２の溝部５及び第２の活性領域６の第１の方向Ｙに並ぶ間隔が２Ｆとなっている。また、第１の溝部３は、第１の活性領域４に対して距離Ｆだけ第１の方向Ｙにずれた位置に配置され、第２の溝部５は、第２の活性領域６に対して距離Ｆだけ第２の方向Ｘにずれた位置に配置されている。
【００２１】
セルアレイ領域に配置されるメモリーセルは、選択用トランジスタと、この選択用トランジスタのソース・ドレインの何れか一方と電気的に接続されるキャパシタとから概略構成されている。
【００２２】
具体的に、半導体基板２のセルアレイ領域には、図２、図３Ａ及び図３Ｂに示すように、上記ピラー部８の下層から上層に向かって、下部拡散層９、チャネル領域１０及び上部拡散層１１が順に形成されることによって、半導体基板２の面内にマトリックス状に配置されたピラー部８毎に縦型トランジスタ（ＭＯＳＦＥＴ）Ｔｒが構成されている。そして、下部拡散層９及び上部拡散層１１は、この縦型トランジスタＴｒのソース／ドレイン電極として機能することになる。
【００２３】
また、第１の溝部３の内側には、第１の方向Ｙに並ぶ各ピラー部８の両側面及び底面を覆うゲート絶縁膜１２と、このゲート絶縁膜１２を介して各ピラー部８の両側面を横切るように第１の方向Ｙに延在されたストライプ状のワード配線層１３とが設けられている。ワード配線層１３は、縦型トランジスタＴｒのゲート電極として機能しており、縦型トランジスタＴｒは、各ピラー部８の両側面を横切る２本のワード配線層１３がゲート絶縁膜１２を介して各ピラー部８のチャネル領域１０と対向することによって、いわゆるダブルゲート構造を有している。さらに、各ピラー部８の両側面を横切る２本のワード配線層１３は、図示を省略するものの、第１の方向Ｙの両端にあるピラー部８の外側で連結されている。これにより、ワード配線層１３は、全体としてループ状を為して、第１の方向Ｙに並ぶ各ピラー部８の周囲を囲むように形成されている。
【００２４】
また、半導体基板２のセルアレイ領域には、図３Ｃ及び図３Ｄに示すように、上記第３の溝部７に埋め込まれた素子分離用の絶縁膜１４が設けられている。そして、この素子分離用の絶縁膜１４は、第２の方向Ｘにおいて隣接する第１の活性領域４の各間及び第１の方向Ｙにおいて隣接する第２の活性領域６の各間を絶縁分離している。
【００２５】
本発明を適用した半導体装置１は、オープンビット線方式を採用しており、第２の溝部５の内側には、図３Ｂ、図３Ｃ及び図３Ｄに示すように、第２の方向Ｘに延在されたストライプ状のビット配線層１５が設けられている。また、第２の溝部５の内側には、図１及び図３Ｂに示すように、下部拡散層９とビット配線層１５との間を電気的に接続するビットコンタクトプラグ１６が設けられている。このビットコンタクトプラグ１６は、第２の方向Ｘに並ぶ各ピラー部８に対して距離１／２Ｆだけ第１の方向Ｙにずれた位置に配置されている。
【００２６】
なお、下部拡散層９は、共通のビット配線層１５に接続されるため、隣接する縦型トランジスタＴｒの間で導通しているものの、第２の溝部５を深く形成することによって、個々の下部拡散層９が電気的に分離されるようにしてもよい。
【００２７】
また、半導体基板２のセルアレイ領域には、図３Ａ〜図３Ｄに示すように、第１の溝部３及び第２の溝部５に埋め込まれた素子分離用の絶縁膜１７が設けられている。そして、この素子分離用の絶縁膜１７は、第１の方向Ｙ及び第２の方向Ｘにおいて隣接するピラー部８（縦型トランジスタＴｒ）の各間を絶縁分離している。
【００２８】
また、半導体基板２のセルアレイ領域には、図１及び図３Ａ〜図３Ｄに示すように、各ピラー部８の上部拡散層１１と容量コンタクトプラグ１８を介して電気的に接続されたキャパシタＣａが設けられている。
【００２９】
キャパシタＣａは、下部電極１９と容量絶縁膜２０と上部電極２１とが順に積層されて構成されている。このうち、下部電極１９は、容量コンタクトプラグ１８と共に、各ピラー部８の上部拡散層１１の直上に柱状に立設して形成されている。容量絶縁膜２０は、下部電極１９の表面を覆うように形成されている。上部電極２１は、下部電極１９の内側に埋め込まれた状態で容量絶縁膜２０の面上を覆うように形成されている。
【００３０】
なお、キャパシタＣａについては、上述した柱状の下部電極１９を備えたピラー型に限らず、下部電極１９を有底筒状に形成し、その内面を電極として利用するシリンダ型や、その内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
【００３１】
上述した本発明を適用した半導体装置１では、半導体基板２の表層に、第１の方向Ｙに延在する複数の第１の溝部３と、この第１の溝部３と交差（直交）する第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる複数の第２の溝部５と、これら第１の溝部３と第２の溝部５との各交差部分において第２の溝部５よりも深くなる複数の第３の溝部７とが、それぞれ異なる段差を有して形成されている。
【００３２】
そして、この半導体装置１では、第１の溝部３の内側にワード配線層（ゲート電極）１３が配置されることによって、このワード配線層１３が半導体基板２内に完全に埋め込まれた構造となっているため、従来のプレーナ型ＭＯＳトランジスタのゲート電極高さに起因した微細化の阻害要因が発生しない構造となっている。
【００３３】
また、この半導体装置１では、第１の溝部３と第２の溝部５との各間から柱状に突出されたピラー部８によって、縦型トランジスタＴｒの活性領域が区画形成されており、従来のＭＯＳトランジスタをメモリーセル領域に配列する際に問題となっていた活性領域の端部パターンに変形が発生するといった問題も生じない。
【００３４】
また、この半導体装置１では、第２の溝部５の内側にビット配線層１５が配置されることによって、上述した第１の溝部３の内側に配置されたワード配線層１３と共に、これらワード配線層１３及びビット配線層１５が半導体基板２内に完全に埋め込まれた構造となっている。これより、半導体基板２の面上には、容量コンタクトプラグ１８とキャパシタＣａのみを配置するだけでよいため、これら容量コンタクトプラグ１８とキャパシタＣａのサイズを縮小して形成する必要が無くなり、接続抵抗の増大を抑制することが可能である。
【００３５】
また、この半導体装置１では、第２の溝部５の内側に設けられたビットコンタクトプラグ１６によって、下部拡散層９とビット配線層１５との間を電気的に接続するため、このビットコンタクトプラグ１６とビット配線層１５との短絡を回避することが可能である。
【００３６】
また、この半導体装置１では、メモリーセルを４Ｆ２型のレイアウトで配置することによって、このメモリーセルの占有面積を削減できるため、更なる微細化に対応した高集積度のＤＲＡＭを得ることが可能である。
【００３７】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１、図２及び図３Ａ〜図３Ｄに示す半導体装置１を製造する場合を例に挙げて説明する。
なお、以下に示す図４〜図２１では、上記半導体装置１を製造する際の各工程における切断面を図１中に示す切断線Ａ−Ａ’（Ａ図）、切断線Ｂ−Ｂ’（Ｂ図）、切断線Ｃ−Ｃ’（Ｃ図）、切断線Ｄ−Ｄ’（Ｄ図）毎に示すものとする。
【００３８】
上記半導体装置１を製造する際は、先ず、図４Ａ〜図４Ｄに示すように、加工前の半導体基板２を準備する。この半導体基板２には、例えば所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）基板などを用いることができる。そして、この半導体基板２の面上に、第１の酸化シリコン（ＳｉＯ２）膜３０と、第２の窒化シリコン（Ｓｉ３Ｎ４）膜３１とを順次積層した後に、レジストを塗布し、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記第１の溝部３に対応した位置に開口部を有するレジストパターン３２を形成する。そして、このレジストパターン３２をマスクとして用いたドライエッチングによりパターニングしながら、半導体基板２の表層に第１の方向Ｙに延在するストライプ状の第１の溝部３を、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並べて形成する。また、これによって第１の溝部３の各間には、第１の方向Ｙに延在するストライプ状の第１の活性領域４が、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並んで形成される。
【００３９】
次に、図５Ａ〜図５Ｄに示すように、半導体基板２の面上からレジストパターン３２を除去した後に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第２の溝部５に対応した位置に開口部を有するレジストパターン３３を形成する。そして、このレジストパターン３３をマスクとして用いたドライエッチングによりパターニングしながら、半導体基板２の表層に第２の方向Ｘに延在するストライプ状の第２の溝部５を、この第２の方向Ｘと直交する第１の方向Ｙにおいて格子状に複数並べて形成する。また、これによって第２の溝部５の各間には、第２の方向Ｘに延在するストライプ状の第２の活性領域６が、この第２の方向Ｘと直交する第１の方向Ｙにおいて格子状に複数並んで形成される。
【００４０】
また、第２の溝部５を第１の溝部３よりも深く形成することによって、半導体基板２の第１の溝部３と第２の溝部５との各交差部分には、第２の溝部５よりも深くなる第３の溝部７が形成される。さらに、これら第１の溝部３と第２の溝部５との各間からは、柱状のピラー部８が突出形成される。
【００４１】
次に、図６Ａ〜図６Ｄに示すように、半導体基板２の面上からレジストパターン３３を除去した後に、半導体基板２の表面を熱酸化により酸化させて膜厚５ｎｍ程度の第２の酸化シリコン膜３４を形成する。そして、この半導体基板２の面上に、ＣＶＤ（Chemical Vapor Deposition）法により第３の酸化シリコン膜３５を、上記第１、第２及び第３の溝部３，５，７に埋め込むのに十分な膜厚で形成した後、この第３の酸化シリコン膜３５をＣＭＰ（Chemical Mechanical Polishing）法により研磨しながら、第１の窒化シリコン膜３１が露出するまで平坦化を行う。なお、上記第１、第２及び第３の溝部３，５，７に埋め込まれた第２及び第３の酸化シリコン膜３４，３５は、最終的に上記素子分離用の絶縁膜１４，１７として機能することになる。
【００４２】
次に、図７Ａ〜図７Ｄに示すように、第１の窒化シリコン膜３１をウェットエッチングにより除去した後に、この第１の窒化シリコン膜３１が除去された部分を通して、打ち込みエネルギーを調整したイオン注入を三段階に分けて行い、上記ピラー部８の下層から上層に向かって、上記下部拡散層９、チャネル領域１０及び上部拡散層１１を順に形成する。具体的に、本例では、下部拡散層９及び上部拡散層１１には、リン等のＮ型不純物をドープし、チャネル領域には、ホウ素等のＰ型不純物をドープする。また、チャネル領域１０にドープされるＰ型不純物の濃度によって、縦型トランジスタＴｒのしきい値電圧が調節可能である。
【００４３】
次に、図８Ａ〜図８Ｄに示すように、第１の窒化シリコン膜３１が除去された部分に埋め込むのに十分な膜厚の第２の窒化シリコン膜３６を形成した後に、この第２の窒化シリコン膜３６をＣＭＰ法により研磨しながら、第３の酸化シリコン膜３５が露出するまで平坦化を行う。
【００４４】
次に、図９Ａ〜図９Ｄに示すように、半導体基板２の面上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第２の溝部５に対応した位置に開口部を有するレジストパターン３７を形成する。そして、このレジストパターン３７をマスクとして用いたドライエッチングにより第３の酸化シリコン膜３５を除去する。このとき、第２の溝部５に埋め込まれた第３の酸化シリコン酸化膜３５を除去しながら、第３の溝部７に埋め込まれた第３の酸化シリコン膜３５が残存するように、ドライエッチングの時間制御を行う。そして、半導体基板２の面上からレジストパターン３７を除去した後に、再び半導体基板２の表面を熱酸化により酸化させて第２の酸化シリコン膜３４を形成する。
【００４５】
次に、図１０Ａ〜図１０Ｄに示すように、半導体基板２の面上に、ＣＶＤ法によりタングステン（Ｗ）等の導体膜を第２の溝部５に埋め込むのに十分な膜厚で形成した後に、この導体膜を等方性ドライエッチングによりエッチバックすることで、第２の溝部５の内側に埋め込まれた上記ビット配線層１５を形成する。このビット配線層１５は、上面が半導体基板２の表面よりも下方に位置すると共に、一部が第３の溝部７に埋め込まれた状態で、第２の溝部５内を第２の方向Ｘに延在しながらストライプ状に形成されている。
【００４６】
次に、図１１Ａ〜図１１Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により第４の酸化シリコン膜３８を第２の溝部５に完全に埋め込まれない程度の膜厚で形成した後に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記ビットコンタクトプラグ１６に対応した位置に開口部を有するレジストパターン３９を形成する。そして、このレジストパターン３９をマスクとして用いた異方性ドライエッチングにより第４の酸化シリコン膜３８を除去しながら、第２の方向Ｘに並ぶ各ピラー部８に対して距離１／２Ｆだけ第１の方向Ｙにずれた位置にあるビット配線層１５の一部（図１１Ｄに示す切断線Ｄ−Ｄ’による断面図において、第２の溝部７に埋め込まれた各ビット配線層１５の上面左側の領域）を露出させる。さらに、ビット配線層１５の露出部分をエッチングしながら掘り下げることによって、上記下部拡散層９の表面を覆う第２の酸化シリコン膜３４を露出させる。
【００４７】
そして、露出した第２の酸化シリコン膜３４を、希釈したフッ酸を用いたウェットエッチングにより除去する。このとき、ビット配線層１５の上面を覆う第４の酸化シリコン膜３８が残存するようにエッチング時間の制御を行う。これにより、ビット配線層１５と下部拡散層９との間には、ビットコンタクトホール４０が横方向に延在して形成される。
【００４８】
次に、図１２Ａ〜図１２Ｄに示すように、レジストパターン３９を除去した後に、半導体基板２の面上に、ＣＶＤ法によりチタン（Ｔｉ）膜上に窒化チタン（ＴｉＮ）膜を積層した導電膜をビットコンタクトホール４０に埋め込むのに十分な膜厚で形成する。そして、この導体膜を等方性ドライエッチングによりエッチバックすることで、ビットコンタクトホール４０に埋め込まれた上記ビットコンタクトプラグ１６を形成する。これにより、ビット配線層１５と下部拡散層９との間は、ビットコンタクトプラグ１６を介して電気的に接続された状態となる。
【００４９】
次に、図１３Ａ〜図１３Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により第５の酸化シリコン膜４１を、上記第２の溝部５に埋め込むのに十分な膜厚で形成した後、この第５の酸化シリコン膜４１及び第４の酸化シリコン膜３８をＣＭＰ法により研磨しながら、第２の窒化シリコン膜３６が露出するまで平坦化を行う。なお、上記第２の溝部５に埋め込まれた第４及び第５の酸化シリコン膜３８，４１は、最終的に上記素子分離用の絶縁膜１７として機能することになる。
【００５０】
次に、図１４Ａ〜図１４Ｄに示すように、半導体基板２の面上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第１の溝部３に対応した位置に開口部を有するレジストパターン４２を形成する。そして、このレジストパターン４２をマスクとして用いたドライエッチングにより、第１の溝部３に埋め込まれた第２，第３，第４及び第５の酸化シリコン膜３４，３５，３８，４１を除去する。
【００５１】
次に、図１５Ａ〜図１５Ｄに示すように、半導体基板２の面上からレジストパターン４２を除去した後に、第１の溝部３の内面を熱酸化により酸化させることによって、第１の方向Ｙに並ぶ各ピラー部８の両側面及び底面を覆う上記ゲート絶縁膜（酸化シリコン膜）１２が形成される。そして、ＣＶＤ法により窒化チタン（ＴｉＮ）膜上にタングステン（Ｗ）膜を積層した導電膜を第１の溝部３に完全に埋め込まれない程度の膜厚で形成した後、この導体膜を異方性ドライエッチングによりエッチバックすることで、ゲート絶縁膜１２を介して各ピラー部８の両側面を横切るように第１の方向Ｙに延在されたストライプ状の上記ワード配線層１３を形成する。
【００５２】
次に、図１６Ａ〜図１６Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により第６の酸化シリコン膜４３を、上記第１の溝部３に埋め込むのに十分な膜厚で形成した後、この第６の酸化シリコン膜４３をＣＭＰ法により研磨しながら、第２の窒化シリコン膜３６が露出するまで平坦化を行う。なお、上記第１の溝部３に埋め込まれた第６の酸化シリコン膜４３は、最終的に上記素子分離用の絶縁膜１７として機能することになる。また、半導体基板１の表面よりも上層に形成された上記第１、第４、第４及び第６の酸化シリコン膜３０，３８，４１，４３は、最終的に層間絶縁膜として機能することになる。
【００５３】
次に、図１７Ａ〜図１７Ｄに示すように、ウェットエッチングにより第２の窒化シリコン膜３６を除去する。これにより、第２の窒化シリコン膜３６の側面を覆っていたワード配線層１３の上層部分が露出することになる。そして、このワード配線層１３の露出部分をドライエッチングにより除去する。
【００５４】
次に、図１８Ａ〜図１８Ｄに示すように、ＣＶＤ法により第３の窒化シリコン膜４４と第７の酸化シリコン膜４５とを順次積層した後に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記容量コンタクトプラグ１８に対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして用いたドライエッチングによりパターニングしながら、上記上部拡散層１１の上面を露出させるための容量コンタクトホール４６を形成する。
【００５５】
次に、図１９Ａ〜図１９Ｄに示すように、レジストパターンを除去した後に、選択エピタキシャル成長法により容量コンタクトホール４６の底部にシリコン層４７を形成する。さらに、このシリコン層４７にイオン注入法によりＮ型不純物をドープする。そして、この上に、チタン膜、窒化チタン膜及びタングステン膜を順次積層した導電膜を、容量コンタクトホール４６に埋め込むのに十分な厚みで形成した後、この導電膜をＣＭＰにより研磨しながら、第７の酸化シリコン膜４５が露出するまで平坦化を行う。これにより、容量コンタクトホール４６に埋め込まれた上記容量コンタクトプラグ１８が形成される。
【００５６】
次に、図２０Ａ〜図２０Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により膜厚１〜２μｍ程度の容量コア絶縁膜４８を形成した後、容量コンタクトプラグ１８上にキャパシタホール４９を形成し、このキャパシタホール４９に窒化チタン等の導電膜を埋め込むことによって、上記下部電極１９を形成する。なお、上記キャパシタＣａの静電容量は、容量コア絶縁膜４８の膜厚によって設定することができる。
【００５７】
次に、図２１Ａ〜図２１Ｄに示すように、ウェットエッチングにより容量コア絶縁膜４８を除去することによって、下部電極１９を露出させる。そして、この上に、上記キャパシタ絶縁膜２０及び上記上部電極２１を順次積層することで、上記図３Ａ〜図３Ｄに示すキャパシタＣａが形成される。なお、キャパシタ絶縁膜２０としては、酸化ジルコニウム（ＺｒＯ２）や、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜、並びにそれらの積層膜を例示できる。上部電極２１としては、窒化チタン膜や、窒化チタン膜上にポリシリコン膜を堆積した積層膜を例示できる。
【００５８】
その後は、図示を省略するものの、従来のＤＲＡＭの製造工程と同様に、上層に金属配線等を形成することで、上記図１、図２及び図３Ａ〜図３Ｄに示す半導体装置１を製造することができる。
【符号の説明】
【００５９】
１…半導体装置 ２…半導体基板 ３…第１の溝部 ４…第１の活性領域 ５…第２の溝部 ６…第２の活性領域 ７…第３の溝部 ８…ピラー部 ９…下部拡散層 １０…チャネル領域 １１…上部拡散層 １２…ゲート絶縁膜 １３…ワード配線層（ゲート電極） １４…素子分離用の絶縁膜 １５…ビット配線層 １６…ビットコンタクトプラグ １７…素子分離用の絶縁膜 １８…容量コンタクトプラグ １９…下部電極 ２０…容量絶縁膜 ２１…上部電極 Ｔｒ…縦型トランジスタ Ｃａ…キャパシタ
３０…第１の酸化シリコン膜 ３１…第１の窒化シリコン膜 ３２…レジストパターン ３３…レジストパターン ３４…第２の酸化シリコン膜 ３５…第３の酸化シリコン膜 ３６…第２の窒化シリコン膜 ３７…レジストパターン ３８…第４の酸化シリコン膜 ３９…レジストパターン ４０…ビットコンタクトホール ４１…第５の酸化シリコン膜 ４２…レジストパターン ４３…第６の酸化シリコン膜 ４４…第４の窒化シリコン膜 ４５…第７の酸化シリコン膜 ４６…容量コンタクトホール ４７…シリコン層 ４８…容量コア絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上にＭＯＳトランジスタを形成して所望の回路動作を行うデバイスを形成する場合、その微細化に関しては、以下の（１），（２）のような課題があった。
【０００３】
（１） 従来のＭＯＳトランジスタでは、プレーナ型が主流であり、高性能のＭＯＳトランジスタを形成するために、ソース／ドレイン電極をＬＤＤ(Lightly Doped Drain)構造としたり、後の製造工程において、ゲート電極に対してセルフアライン法を用いてコンタクトプラグを形成したりすることが行われている。この場合、ゲート電極の側面部にサイドウォール絶縁膜を設けたり、ゲート電極の上面を保護するためのキャップ絶縁膜を設けたりする必要がある。しかしながら、上述したゲート電極を形成する際は、半導体基板の表面からゲート電極の上面までの総合な膜厚が、ゲート電極の導体部分のみの膜厚の２倍以上となっている。このため、微細化の進展に伴って、ゲート電極自体の幅や、隣接するゲート電極との間隔が小さくなるに従い、膜厚の大きなゲート電極に対する加工上の課題が発生している。具体的には、ゲート電極のエッチング時における形状の悪化や、セルフアライン用のコンタクトホールを形成する際のエッチング余裕度の減少、層間絶縁膜をゲート電極間のスペース部分に埋め込む際のボイド（空洞）の発生などであり、これらが、より一層の微細化を進める際の阻害要因となっている。
【０００４】
（２） プレーナ型のＭＯＳトランジスタを形成する活性領域には、チャネル領域と、ソース／ドレイン電極として機能する不純物の拡散層領域とを同一パターンにて形成するのが一般的である。このため、例えばＤＲＡＭのメモリセルのように複数のＭＯＳトランジスタを連続して配列するような場合には、活性領域として、縦横比の大きな矩形パターンを複数配置する必要があった。しかしながら、パターン形成時のフォトリソグラフィ工程の特性上、活性領域の角隅の部分は丸まりを持つため、コンタクトプラグとの接触面積の減少や、コンタクトプラグの形成時にアライメントのずれに対する余裕が十分に確保できなくなるといった課題があり、これらが、より一層の微細化を進める際の阻害要因となっている。
【０００５】
このような課題に関連する先行技術として、例えば下記特許文献１，２を挙げることができる。このうち、下記特許文献１は、トレンチ型ゲート電極を備えたＭＯＳトランジスタに関するものであるが、上記の課題を解決するには至っていない。一方、下記特許文献２は、先に本発明者が提案したＭＯＳトランジスタ構造で、ゲート電極を半導体基板の内部に完全に埋設した構造を備えており、上記課題（１），（２）を解決することが可能となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３５５１号公報
【特許文献２】特開２００９−１８２１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、本発明者は、上記特許文献２に記載のＭＯＳトランジスタ及びＤＲＡＭのメモリーセル構造について更に検討を進めた結果、微細化に関しては、上記（１）（２）に加えて、以下の（３），（４）のような課題があることを見出した。
【０００８】
（３） スタック型のキャパシタをＭＯＳトランジスタ上に備えた、従来のＤＲＡＭのメモリーセルにおいては、ビット線及びキャパシタとＭＯＳトランジスタのソース／ドレイン電極を相互に接続するためのコンタクトプラグを、ワード線やビット線の配線スペース部に立体的に通過させる必要があった。しかしながら、コンタクトプラグと配線間の短絡防止の観点からコンタクトプラグの外径を小さくすることに起因して、電気抵抗の増大や、アライメントの余裕度が低下するといった問題は避けられない。
【０００９】
（４） 従来のＤＡＲＭのメモリーセルは、設計ルールに基づく最小加工寸法Ｆに対して、６Ｆ２で表されるメモリーセル面積を有していた。このため、メモリーセルの占有面積が大きかった。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、基板の表層において第１の方向に延在し且つ当該第１の方向と直交する方向に並んで形成された第１の溝部と、基板の表層において第１の溝部よりも深くなるように、第１の溝部と交差する第２の方向に延在し且つ当該第２の方向と直交する方向に並んで形成された第２の溝部と、基板の第１の溝部と第２の溝部との各交差部分において、第２の溝部よりも深くなるように形成された第３の溝部と、第１の溝部と第２の溝部との各間から柱状に突出して形成されたピラー部と、ピラー部の下層から上層に向かって順に形成された下部拡散層、チャネル領域及び上部拡散層と、第２の溝部の内側において第２の方向に延在して形成されたビット配線層と、第１の溝部の内側においてピラー部の側面を覆うように形成されたゲート絶縁膜と、第１の溝部の内側においてゲート絶縁膜を介してピラー部の側面を横切るように第１の方向に延在して形成されたワード配線層とを備えることを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、基板の表層に、第１の方向に延在する第１の溝部を当該第１の方向と直交する方向に並べて形成した後、第１の溝部と交差する第２の方向に延在し且つ第１の溝部よりも深くなる第２の溝部を当該第２の方向と直交する方向に並べて形成する工程と、第１の溝部と第２の溝部との各間から柱状に突出されたピラー部に対して、深さ方向に注入するイオンの注入条件を変えながらイオン注入を行うことによって、このピラー部の下層から上層に向かって順に下部拡散層、チャネル領域及び上部拡散層を形成する工程と、第２の溝部の内側において第２の方向に延在するビット配線層を形成する工程と、第１の溝部の内側においてピラー部の側面を覆うゲート絶縁膜を形成する工程と、第１の溝部の内側においてゲート絶縁膜を介してピラー部の側面を横切るように第１の方向に延在するワード配線層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、上記（１）〜（４）の課題をすべて解決できる半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用した半導体装置の平面レイアウトを示す平面図である。
【図２】図１に示す半導体装置が備える半導体基板の構造を一部切り欠いて示す斜視図である。
【図３Ａ】図１中に示す半導体装置１の切断線Ａ−Ａ’による断面図である。
【図３Ｂ】図１中に示す半導体装置１の切断線Ｂ−Ｂ’による断面図である。
【図３Ｃ】図１中に示す半導体装置１の切断線Ｃ−Ｃ’による断面図である。
【図３Ｄ】図１中に示す半導体装置１の切断線Ｄ−Ｄ’による断面図である。
【図４Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図４Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図４Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図４Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図５Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図５Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図５Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図５Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図６Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図６Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図６Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図６Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図７Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図７Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図７Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図７Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図８Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図８Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図８Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図８Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図９Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図９Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図９Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図９Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１０Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１０Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１０Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１０Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１１Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１１Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１１Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１１Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１２Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１２Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１２Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１２Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１３Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１３Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１３Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１３Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１４Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１４Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１４Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１４Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１５Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１５Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１５Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１５Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１６Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１６Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１６Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１６Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１７Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１７Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１７Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１７Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１８Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１８Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１８Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１８Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図１９Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１９Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図１９Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図１９Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図２０Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図２０Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図２０Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図２０Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【図２１Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図２１Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図２１Ｃ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｃ−Ｃ’による断面図である。
【図２１Ｄ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｄ−Ｄ’による断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用したについて、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１５】
（半導体装置）
先ず、図１、図２及び図３Ａ〜図３Ｄに示す本発明を適用した半導体装置１の構造について説明する。
なお、図１は、この半導体装置１の平面レイアウトを示す平面図、図２は、この半導体装置１が備える半導体基板２の構造を一部切り欠いて示す斜視図、図３Ａは、図１中に示す半導体装置１の切断線Ａ−Ａ’による断面図、図３Ｂは、図１中に示す半導体装置１の切断線Ｂ−Ｂ’による断面図、図３Ｃは、図１中に示す半導体装置１の切断線Ｃ−Ｃ’による断面図、図３Ｄは、図１中に示す半導体装置１の切断線Ｄ−Ｄ’による断面図である。
但し、図１及び図２においては、この半導体装置１の特徴部分を見易くするために、一部の構成を省略して示している。
【００１６】
本発明を適用した半導体装置１は、図１及び図２に示すように、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板２の面内に、複数のメモリーセルがマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルの動作を制御するための回路等が形成される周辺回路領域とを備えている。
【００１７】
具体的に、半導体基板２のセルアレイ領域には、半導体基板２の表層に第１の方向Ｙに延在するストライプ状の第１の溝部３を、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並べて形成することによって、これら第１の溝部３の各間において第１の方向Ｙに延在するストライプ状の第１の活性領域４が、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並んで設けられている。
【００１８】
また、半導体基板２の表層に第１の方向Ｙと交差する第２の方向（本例では第１の方向Ｙと直交する方向）Ｘに延在するストライプ状の第２の溝部５を、この第２の方向Ｘと直交する第１の方向Ｘにおいて格子状に複数並べて形成することによって、これら第２の溝部５の各間において第２の方向Ｘに延在するストライプ状の第２の活性領域６が、この第２の方向Ｘと直交する第１の方向Ｙにおいて格子状に複数並んで設けられている。
【００１９】
また、第２の溝部５は、第１の溝部３を形成した後に、この第１の溝部３よりも深く形成されている。これにより、半導体基板２の第１の溝部３と第２の溝部５との各交差部分には、第２の溝部５よりも深くなる第３の溝部７が形成されている。さらに、これら第１の溝部３と第２の溝部５との各間からは、柱状のピラー部８が突出形成されている。
【００２０】
ここで、本発明を適用した半導体装置１は、使用するプロセスの最小加工寸法Ｆに対して、セルサイズが４Ｆ２となるレイアウトを採用している。これに対応して、図１に示すように、第１の溝部３及び第１の活性領域４の第２の方向Ｘに並ぶ間隔が２Ｆ、第２の溝部５及び第２の活性領域６の第１の方向Ｙに並ぶ間隔が２Ｆとなっている。また、第１の溝部３は、第１の活性領域４に対して距離Ｆだけ第１の方向Ｙにずれた位置に配置され、第２の溝部５は、第２の活性領域６に対して距離Ｆだけ第２の方向Ｘにずれた位置に配置されている。
【００２１】
セルアレイ領域に配置されるメモリーセルは、選択用トランジスタと、この選択用トランジスタのソース・ドレインの何れか一方と電気的に接続されるキャパシタとから概略構成されている。
【００２２】
具体的に、半導体基板２のセルアレイ領域には、図２、図３Ａ及び図３Ｂに示すように、上記ピラー部８の下層から上層に向かって、下部拡散層９、チャネル領域１０及び上部拡散層１１が順に形成されることによって、半導体基板２の面内にマトリックス状に配置されたピラー部８毎に縦型トランジスタ（ＭＯＳＦＥＴ）Ｔｒが構成されている。そして、下部拡散層９及び上部拡散層１１は、この縦型トランジスタＴｒのソース／ドレイン電極として機能することになる。
【００２３】
また、第１の溝部３の内側には、第１の方向Ｙに並ぶ各ピラー部８の両側面及び底面を覆うゲート絶縁膜１２と、このゲート絶縁膜１２を介して各ピラー部８の両側面を横切るように第１の方向Ｙに延在されたストライプ状のワード配線層１３とが設けられている。ワード配線層１３は、縦型トランジスタＴｒのゲート電極として機能しており、縦型トランジスタＴｒは、各ピラー部８の両側面を横切る２本のワード配線層１３がゲート絶縁膜１２を介して各ピラー部８のチャネル領域１０と対向することによって、いわゆるダブルゲート構造を有している。さらに、各ピラー部８の両側面を横切る２本のワード配線層１３は、図示を省略するものの、第１の方向Ｙの両端にあるピラー部８の外側で連結されている。これにより、ワード配線層１３は、全体としてループ状を為して、第１の方向Ｙに並ぶ各ピラー部８の周囲を囲むように形成されている。
【００２４】
また、半導体基板２のセルアレイ領域には、図３Ｃ及び図３Ｄに示すように、上記第３の溝部７に埋め込まれた素子分離用の絶縁膜１４が設けられている。そして、この素子分離用の絶縁膜１４は、第２の方向Ｘにおいて隣接する第１の活性領域４の各間及び第１の方向Ｙにおいて隣接する第２の活性領域６の各間を絶縁分離している。
【００２５】
本発明を適用した半導体装置１は、オープンビット線方式を採用しており、第２の溝部５の内側には、図３Ｂ、図３Ｃ及び図３Ｄに示すように、第２の方向Ｘに延在されたストライプ状のビット配線層１５が設けられている。また、第２の溝部５の内側には、図１及び図３Ｂに示すように、下部拡散層９とビット配線層１５との間を電気的に接続するビットコンタクトプラグ１６が設けられている。このビットコンタクトプラグ１６は、第２の方向Ｘに並ぶ各ピラー部８に対して距離１／２Ｆだけ第１の方向Ｙにずれた位置に配置されている。
【００２６】
なお、下部拡散層９は、共通のビット配線層１５に接続されるため、隣接する縦型トランジスタＴｒの間で導通しているものの、第２の溝部５を深く形成することによって、個々の下部拡散層９が電気的に分離されるようにしてもよい。
【００２７】
また、半導体基板２のセルアレイ領域には、図３Ａ〜図３Ｄに示すように、第１の溝部３及び第２の溝部５に埋め込まれた素子分離用の絶縁膜１７が設けられている。そして、この素子分離用の絶縁膜１７は、第１の方向Ｙ及び第２の方向Ｘにおいて隣接するピラー部８（縦型トランジスタＴｒ）の各間を絶縁分離している。
【００２８】
また、半導体基板２のセルアレイ領域には、図１及び図３Ａ〜図３Ｄに示すように、各ピラー部８の上部拡散層１１と容量コンタクトプラグ１８を介して電気的に接続されたキャパシタＣａが設けられている。
【００２９】
キャパシタＣａは、下部電極１９と容量絶縁膜２０と上部電極２１とが順に積層されて構成されている。このうち、下部電極１９は、容量コンタクトプラグ１８と共に、各ピラー部８の上部拡散層１１の直上に柱状に立設して形成されている。容量絶縁膜２０は、下部電極１９の表面を覆うように形成されている。上部電極２１は、下部電極１９の内側に埋め込まれた状態で容量絶縁膜２０の面上を覆うように形成されている。
【００３０】
なお、キャパシタＣａについては、上述した柱状の下部電極１９を備えたピラー型に限らず、下部電極１９を有底筒状に形成し、その内面を電極として利用するシリンダ型や、その内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
【００３１】
上述した本発明を適用した半導体装置１では、半導体基板２の表層に、第１の方向Ｙに延在する複数の第１の溝部３と、この第１の溝部３と交差（直交）する第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる複数の第２の溝部５と、これら第１の溝部３と第２の溝部５との各交差部分において第２の溝部５よりも深くなる複数の第３の溝部７とが、それぞれ異なる段差を有して形成されている。
【００３２】
そして、この半導体装置１では、第１の溝部３の内側にワード配線層（ゲート電極）１３が配置されることによって、このワード配線層１３が半導体基板２内に完全に埋め込まれた構造となっているため、従来のプレーナ型ＭＯＳトランジスタのゲート電極高さに起因した微細化の阻害要因が発生しない構造となっている。
【００３３】
また、この半導体装置１では、第１の溝部３と第２の溝部５との各間から柱状に突出されたピラー部８によって、縦型トランジスタＴｒの活性領域が区画形成されており、従来のＭＯＳトランジスタをメモリーセル領域に配列する際に問題となっていた活性領域の端部パターンに変形が発生するといった問題も生じない。
【００３４】
また、この半導体装置１では、第２の溝部５の内側にビット配線層１５が配置されることによって、上述した第１の溝部３の内側に配置されたワード配線層１３と共に、これらワード配線層１３及びビット配線層１５が半導体基板２内に完全に埋め込まれた構造となっている。これより、半導体基板２の面上には、容量コンタクトプラグ１８とキャパシタＣａのみを配置するだけでよいため、これら容量コンタクトプラグ１８とキャパシタＣａのサイズを縮小して形成する必要が無くなり、接続抵抗の増大を抑制することが可能である。
【００３５】
また、この半導体装置１では、第２の溝部５の内側に設けられたビットコンタクトプラグ１６によって、下部拡散層９とビット配線層１５との間を電気的に接続するため、このビットコンタクトプラグ１６とビット配線層１５との短絡を回避することが可能である。
【００３６】
また、この半導体装置１では、メモリーセルを４Ｆ２型のレイアウトで配置することによって、このメモリーセルの占有面積を削減できるため、更なる微細化に対応した高集積度のＤＲＡＭを得ることが可能である。
【００３７】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１、図２及び図３Ａ〜図３Ｄに示す半導体装置１を製造する場合を例に挙げて説明する。
なお、以下に示す図４〜図２１では、上記半導体装置１を製造する際の各工程における切断面を図１中に示す切断線Ａ−Ａ’（Ａ図）、切断線Ｂ−Ｂ’（Ｂ図）、切断線Ｃ−Ｃ’（Ｃ図）、切断線Ｄ−Ｄ’（Ｄ図）毎に示すものとする。
【００３８】
上記半導体装置１を製造する際は、先ず、図４Ａ〜図４Ｄに示すように、加工前の半導体基板２を準備する。この半導体基板２には、例えば所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）基板などを用いることができる。そして、この半導体基板２の面上に、第１の酸化シリコン（ＳｉＯ２）膜３０と、第２の窒化シリコン（Ｓｉ３Ｎ４）膜３１とを順次積層した後に、レジストを塗布し、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記第１の溝部３に対応した位置に開口部を有するレジストパターン３２を形成する。そして、このレジストパターン３２をマスクとして用いたドライエッチングによりパターニングしながら、半導体基板２の表層に第１の方向Ｙに延在するストライプ状の第１の溝部３を、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並べて形成する。また、これによって第１の溝部３の各間には、第１の方向Ｙに延在するストライプ状の第１の活性領域４が、この第１の方向Ｙと直交する第２の方向Ｘにおいて格子状に複数並んで形成される。
【００３９】
次に、図５Ａ〜図５Ｄに示すように、半導体基板２の面上からレジストパターン３２を除去した後に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第２の溝部５に対応した位置に開口部を有するレジストパターン３３を形成する。そして、このレジストパターン３３をマスクとして用いたドライエッチングによりパターニングしながら、半導体基板２の表層に第２の方向Ｘに延在するストライプ状の第２の溝部５を、この第２の方向Ｘと直交する第１の方向Ｙにおいて格子状に複数並べて形成する。また、これによって第２の溝部５の各間には、第２の方向Ｘに延在するストライプ状の第２の活性領域６が、この第２の方向Ｘと直交する第１の方向Ｙにおいて格子状に複数並んで形成される。
【００４０】
また、第２の溝部５を第１の溝部３よりも深く形成することによって、半導体基板２の第１の溝部３と第２の溝部５との各交差部分には、第２の溝部５よりも深くなる第３の溝部７が形成される。さらに、これら第１の溝部３と第２の溝部５との各間からは、柱状のピラー部８が突出形成される。
【００４１】
次に、図６Ａ〜図６Ｄに示すように、半導体基板２の面上からレジストパターン３３を除去した後に、半導体基板２の表面を熱酸化により酸化させて膜厚５ｎｍ程度の第２の酸化シリコン膜３４を形成する。そして、この半導体基板２の面上に、ＣＶＤ（Chemical Vapor Deposition）法により第３の酸化シリコン膜３５を、上記第１、第２及び第３の溝部３，５，７に埋め込むのに十分な膜厚で形成した後、この第３の酸化シリコン膜３５をＣＭＰ（Chemical Mechanical Polishing）法により研磨しながら、第１の窒化シリコン膜３１が露出するまで平坦化を行う。なお、上記第１、第２及び第３の溝部３，５，７に埋め込まれた第２及び第３の酸化シリコン膜３４，３５は、最終的に上記素子分離用の絶縁膜１４，１７として機能することになる。
【００４２】
次に、図７Ａ〜図７Ｄに示すように、第１の窒化シリコン膜３１をウェットエッチングにより除去した後に、この第１の窒化シリコン膜３１が除去された部分を通して、打ち込みエネルギーを調整したイオン注入を三段階に分けて行い、上記ピラー部８の下層から上層に向かって、上記下部拡散層９、チャネル領域１０及び上部拡散層１１を順に形成する。具体的に、本例では、下部拡散層９及び上部拡散層１１には、リン等のＮ型不純物をドープし、チャネル領域には、ホウ素等のＰ型不純物をドープする。また、チャネル領域１０にドープされるＰ型不純物の濃度によって、縦型トランジスタＴｒのしきい値電圧が調節可能である。
【００４３】
次に、図８Ａ〜図８Ｄに示すように、第１の窒化シリコン膜３１が除去された部分に埋め込むのに十分な膜厚の第２の窒化シリコン膜３６を形成した後に、この第２の窒化シリコン膜３６をＣＭＰ法により研磨しながら、第３の酸化シリコン膜３５が露出するまで平坦化を行う。
【００４４】
次に、図９Ａ〜図９Ｄに示すように、半導体基板２の面上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第２の溝部５に対応した位置に開口部を有するレジストパターン３７を形成する。そして、このレジストパターン３７をマスクとして用いたドライエッチングにより第３の酸化シリコン膜３５を除去する。このとき、第２の溝部５に埋め込まれた第３の酸化シリコン酸化膜３５を除去しながら、第３の溝部７に埋め込まれた第３の酸化シリコン膜３５が残存するように、ドライエッチングの時間制御を行う。そして、半導体基板２の面上からレジストパターン３７を除去した後に、再び半導体基板２の表面を熱酸化により酸化させて第２の酸化シリコン膜３４を形成する。
【００４５】
次に、図１０Ａ〜図１０Ｄに示すように、半導体基板２の面上に、ＣＶＤ法によりタングステン（Ｗ）等の導体膜を第２の溝部５に埋め込むのに十分な膜厚で形成した後に、この導体膜を等方性ドライエッチングによりエッチバックすることで、第２の溝部５の内側に埋め込まれた上記ビット配線層１５を形成する。このビット配線層１５は、上面が半導体基板２の表面よりも下方に位置すると共に、一部が第３の溝部７に埋め込まれた状態で、第２の溝部５内を第２の方向Ｘに延在しながらストライプ状に形成されている。
【００４６】
次に、図１１Ａ〜図１１Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により第４の酸化シリコン膜３８を第２の溝部５に完全に埋め込まれない程度の膜厚で形成した後に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記ビットコンタクトプラグ１６に対応した位置に開口部を有するレジストパターン３９を形成する。そして、このレジストパターン３９をマスクとして用いた異方性ドライエッチングにより第４の酸化シリコン膜３８を除去しながら、第２の方向Ｘに並ぶ各ピラー部８に対して距離１／２Ｆだけ第１の方向Ｙにずれた位置にあるビット配線層１５の一部（図１１Ｄに示す切断線Ｄ−Ｄ’による断面図において、第２の溝部７に埋め込まれた各ビット配線層１５の上面左側の領域）を露出させる。さらに、ビット配線層１５の露出部分をエッチングしながら掘り下げることによって、上記下部拡散層９の表面を覆う第２の酸化シリコン膜３４を露出させる。
【００４７】
そして、露出した第２の酸化シリコン膜３４を、希釈したフッ酸を用いたウェットエッチングにより除去する。このとき、ビット配線層１５の上面を覆う第４の酸化シリコン膜３８が残存するようにエッチング時間の制御を行う。これにより、ビット配線層１５と下部拡散層９との間には、ビットコンタクトホール４０が横方向に延在して形成される。
【００４８】
次に、図１２Ａ〜図１２Ｄに示すように、レジストパターン３９を除去した後に、半導体基板２の面上に、ＣＶＤ法によりチタン（Ｔｉ）膜上に窒化チタン（ＴｉＮ）膜を積層した導電膜をビットコンタクトホール４０に埋め込むのに十分な膜厚で形成する。そして、この導体膜を等方性ドライエッチングによりエッチバックすることで、ビットコンタクトホール４０に埋め込まれた上記ビットコンタクトプラグ１６を形成する。これにより、ビット配線層１５と下部拡散層９との間は、ビットコンタクトプラグ１６を介して電気的に接続された状態となる。
【００４９】
次に、図１３Ａ〜図１３Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により第５の酸化シリコン膜４１を、上記第２の溝部５に埋め込むのに十分な膜厚で形成した後、この第５の酸化シリコン膜４１及び第４の酸化シリコン膜３８をＣＭＰ法により研磨しながら、第２の窒化シリコン膜３６が露出するまで平坦化を行う。なお、上記第２の溝部５に埋め込まれた第４及び第５の酸化シリコン膜３８，４１は、最終的に上記素子分離用の絶縁膜１７として機能することになる。
【００５０】
次に、図１４Ａ〜図１４Ｄに示すように、半導体基板２の面上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第１の溝部３に対応した位置に開口部を有するレジストパターン４２を形成する。そして、このレジストパターン４２をマスクとして用いたドライエッチングにより、第１の溝部３に埋め込まれた第２，第３，第４及び第５の酸化シリコン膜３４，３５，３８，４１を除去する。
【００５１】
次に、図１５Ａ〜図１５Ｄに示すように、半導体基板２の面上からレジストパターン４２を除去した後に、第１の溝部３の内面を熱酸化により酸化させることによって、第１の方向Ｙに並ぶ各ピラー部８の両側面及び底面を覆う上記ゲート絶縁膜（酸化シリコン膜）１２が形成される。そして、ＣＶＤ法により窒化チタン（ＴｉＮ）膜上にタングステン（Ｗ）膜を積層した導電膜を第１の溝部３に完全に埋め込まれない程度の膜厚で形成した後、この導体膜を異方性ドライエッチングによりエッチバックすることで、ゲート絶縁膜１２を介して各ピラー部８の両側面を横切るように第１の方向Ｙに延在されたストライプ状の上記ワード配線層１３を形成する。
【００５２】
次に、図１６Ａ〜図１６Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により第６の酸化シリコン膜４３を、上記第１の溝部３に埋め込むのに十分な膜厚で形成した後、この第６の酸化シリコン膜４３をＣＭＰ法により研磨しながら、第２の窒化シリコン膜３６が露出するまで平坦化を行う。なお、上記第１の溝部３に埋め込まれた第６の酸化シリコン膜４３は、最終的に上記素子分離用の絶縁膜１７として機能することになる。また、半導体基板１の表面よりも上層に形成された上記第１、第４、第４及び第６の酸化シリコン膜３０，３８，４１，４３は、最終的に層間絶縁膜として機能することになる。
【００５３】
次に、図１７Ａ〜図１７Ｄに示すように、ウェットエッチングにより第２の窒化シリコン膜３６を除去する。これにより、第２の窒化シリコン膜３６の側面を覆っていたワード配線層１３の上層部分が露出することになる。そして、このワード配線層１３の露出部分をドライエッチングにより除去する。
【００５４】
次に、図１８Ａ〜図１８Ｄに示すように、ＣＶＤ法により第３の窒化シリコン膜４４と第７の酸化シリコン膜４５とを順次積層した後に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記容量コンタクトプラグ１８に対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして用いたドライエッチングによりパターニングしながら、上記上部拡散層１１の上面を露出させるための容量コンタクトホール４６を形成する。
【００５５】
次に、図１９Ａ〜図１９Ｄに示すように、レジストパターンを除去した後に、選択エピタキシャル成長法により容量コンタクトホール４６の底部にシリコン層４７を形成する。さらに、このシリコン層４７にイオン注入法によりＮ型不純物をドープする。そして、この上に、チタン膜、窒化チタン膜及びタングステン膜を順次積層した導電膜を、容量コンタクトホール４６に埋め込むのに十分な厚みで形成した後、この導電膜をＣＭＰにより研磨しながら、第７の酸化シリコン膜４５が露出するまで平坦化を行う。これにより、容量コンタクトホール４６に埋め込まれた上記容量コンタクトプラグ１８が形成される。
【００５６】
次に、図２０Ａ〜図２０Ｄに示すように、半導体基板２の面上に、ＣＶＤ法により膜厚１〜２μｍ程度の容量コア絶縁膜４８を形成した後、容量コンタクトプラグ１８上にキャパシタホール４９を形成し、このキャパシタホール４９に窒化チタン等の導電膜を埋め込むことによって、上記下部電極１９を形成する。なお、上記キャパシタＣａの静電容量は、容量コア絶縁膜４８の膜厚によって設定することができる。
【００５７】
次に、図２１Ａ〜図２１Ｄに示すように、ウェットエッチングにより容量コア絶縁膜４８を除去することによって、下部電極１９を露出させる。そして、この上に、上記キャパシタ絶縁膜２０及び上記上部電極２１を順次積層することで、上記図３Ａ〜図３Ｄに示すキャパシタＣａが形成される。なお、キャパシタ絶縁膜２０としては、酸化ジルコニウム（ＺｒＯ２）や、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜、並びにそれらの積層膜を例示できる。上部電極２１としては、窒化チタン膜や、窒化チタン膜上にポリシリコン膜を堆積した積層膜を例示できる。
【００５８】
その後は、図示を省略するものの、従来のＤＲＡＭの製造工程と同様に、上層に金属配線等を形成することで、上記図１、図２及び図３Ａ〜図３Ｄに示す半導体装置１を製造することができる。
【符号の説明】
【００５９】
１…半導体装置 ２…半導体基板 ３…第１の溝部 ４…第１の活性領域 ５…第２の溝部 ６…第２の活性領域 ７…第３の溝部 ８…ピラー部 ９…下部拡散層 １０…チャネル領域 １１…上部拡散層 １２…ゲート絶縁膜 １３…ワード配線層（ゲート電極） １４…素子分離用の絶縁膜 １５…ビット配線層 １６…ビットコンタクトプラグ １７…素子分離用の絶縁膜 １８…容量コンタクトプラグ １９…下部電極 ２０…容量絶縁膜 ２１…上部電極 Ｔｒ…縦型トランジスタ Ｃａ…キャパシタ
３０…第１の酸化シリコン膜 ３１…第１の窒化シリコン膜 ３２…レジストパターン ３３…レジストパターン ３４…第２の酸化シリコン膜 ３５…第３の酸化シリコン膜 ３６…第２の窒化シリコン膜 ３７…レジストパターン ３８…第４の酸化シリコン膜 ３９…レジストパターン ４０…ビットコンタクトホール ４１…第５の酸化シリコン膜 ４２…レジストパターン ４３…第６の酸化シリコン膜 ４４…第４の窒化シリコン膜 ４５…第７の酸化シリコン膜 ４６…容量コンタクトホール ４７…シリコン層 ４８…容量コア絶縁膜
【特許請求の範囲】
【請求項１】
基板の表層において第１の方向に延在し且つ当該第１の方向と直交する方向に並んで形成された第１の溝部と、
前記基板の表層において前記第１の溝部よりも深くなるように、前記第１の溝部と交差する第２の方向に延在し且つ当該第２の方向と直交する方向に並んで形成された第２の溝部と、
前記基板の前記第１の溝部と前記第２の溝部との各交差部分において、前記第２の溝部よりも深くなるように形成された第３の溝部と、
前記第１の溝部と前記第２の溝部との各間から柱状に突出して形成されたピラー部と、
前記ピラー部の下層から上層に向かって順に形成された下部拡散層、チャネル領域及び上部拡散層と、
前記第２の溝部の内側において前記第２の方向に延在して形成されたビット配線層と、
前記第１の溝部の内側において前記ピラー部の側面を覆うように形成されたゲート絶縁膜と、
前記第１の溝部の内側において前記ゲート絶縁膜を介して前記ピラー部の側面を横切るように前記第１の方向に延在して形成されたワード配線層とを備える半導体装置。
【請求項２】
前記第３の溝部に埋め込まれた素子分離用の絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の溝部の内側に、前記下部拡散層と前記ビット配線層との間を電気的に接続するビットコンタクトプラグを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部拡散層の上に形成された容量コンタクトプラグと、
前記容量コンタクトプラグの上に形成された下部電極、容量絶縁膜及び上部電極から構成されるキャパシタとを備えることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
基板の表層に、第１の方向に延在する第１の溝部を当該第１の方向と直交する方向に並べて形成した後、前記第１の溝部と交差する第２の方向に延在し且つ前記第１の溝部よりも深くなる第２の溝部を当該第２の方向と直交する方向に並べて形成する工程と、
前記第１の溝部と前記第２の溝部との各間から柱状に突出されたピラー部に対して、深さ方向に注入するイオンの注入条件を変えながらイオン注入を行うことによって、このピラー部の下層から上層に向かって順に下部拡散層、チャネル領域及び上部拡散層を形成する工程と、
前記第２の溝部の内側において前記第２の方向に延在するビット配線層を形成する工程と、
前記第１の溝部の内側において前記ピラー部の側面を覆うゲート絶縁膜を形成する工程と、
前記第１の溝部の内側において前記ゲート絶縁膜を介して前記ピラー部の側面を横切るように前記第１の方向に延在するワード配線層を形成する工程とを含む半導体装置の製造方法。
【請求項６】
前記基板の前記第１の溝部と前記第２の溝部との各交差部分において、前記第２の溝部よりも深くなるように形成された第３の溝部に、素子分離用の絶縁膜を埋め込む工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の溝部の内側に、前記下部拡散層と前記ビット配線層との間を電気的に接続するビットコンタクトプラグを形成する工程を含むことを特徴とする請求項５又６に記載の半導体装置の製造方法。
【請求項８】
前記上部拡散層の上に容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程とを含むことを特徴とする請求項５〜７の何れか一項に記載の半導体装置の製造方法。
【請求項１】
基板の表層において第１の方向に延在し且つ当該第１の方向と直交する方向に並んで形成された第１の溝部と、
前記基板の表層において前記第１の溝部よりも深くなるように、前記第１の溝部と交差する第２の方向に延在し且つ当該第２の方向と直交する方向に並んで形成された第２の溝部と、
前記基板の前記第１の溝部と前記第２の溝部との各交差部分において、前記第２の溝部よりも深くなるように形成された第３の溝部と、
前記第１の溝部と前記第２の溝部との各間から柱状に突出して形成されたピラー部と、
前記ピラー部の下層から上層に向かって順に形成された下部拡散層、チャネル領域及び上部拡散層と、
前記第２の溝部の内側において前記第２の方向に延在して形成されたビット配線層と、
前記第１の溝部の内側において前記ピラー部の側面を覆うように形成されたゲート絶縁膜と、
前記第１の溝部の内側において前記ゲート絶縁膜を介して前記ピラー部の側面を横切るように前記第１の方向に延在して形成されたワード配線層とを備える半導体装置。
【請求項２】
前記第３の溝部に埋め込まれた素子分離用の絶縁膜を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の溝部の内側に、前記下部拡散層と前記ビット配線層との間を電気的に接続するビットコンタクトプラグを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部拡散層の上に形成された容量コンタクトプラグと、
前記容量コンタクトプラグの上に形成された下部電極、容量絶縁膜及び上部電極から構成されるキャパシタとを備えることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
基板の表層に、第１の方向に延在する第１の溝部を当該第１の方向と直交する方向に並べて形成した後、前記第１の溝部と交差する第２の方向に延在し且つ前記第１の溝部よりも深くなる第２の溝部を当該第２の方向と直交する方向に並べて形成する工程と、
前記第１の溝部と前記第２の溝部との各間から柱状に突出されたピラー部に対して、深さ方向に注入するイオンの注入条件を変えながらイオン注入を行うことによって、このピラー部の下層から上層に向かって順に下部拡散層、チャネル領域及び上部拡散層を形成する工程と、
前記第２の溝部の内側において前記第２の方向に延在するビット配線層を形成する工程と、
前記第１の溝部の内側において前記ピラー部の側面を覆うゲート絶縁膜を形成する工程と、
前記第１の溝部の内側において前記ゲート絶縁膜を介して前記ピラー部の側面を横切るように前記第１の方向に延在するワード配線層を形成する工程とを含む半導体装置の製造方法。
【請求項６】
前記基板の前記第１の溝部と前記第２の溝部との各交差部分において、前記第２の溝部よりも深くなるように形成された第３の溝部に、素子分離用の絶縁膜を埋め込む工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の溝部の内側に、前記下部拡散層と前記ビット配線層との間を電気的に接続するビットコンタクトプラグを形成する工程を含むことを特徴とする請求項５又６に記載の半導体装置の製造方法。
【請求項８】
前記上部拡散層の上に容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程とを含むことを特徴とする請求項５〜７の何れか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【公開番号】特開２０１２−７９９８１（Ｐ２０１２−７９９８１Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２５１０９（Ｐ２０１０−２２５１０９）
【出願日】平成２２年１０月４日（２０１０．１０．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年１０月４日（２０１０．１０．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]