【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。メモリブロックＭＢ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍと書き込みスイッチと複数のメモリセルを有する。サブビット線ＳＢＬ＿ｎ＿ｍと隣接するサブビット線ＳＢＬ＿ｎ＋１＿ｍは２つのインバータと２つの選択スイッチよりなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍに接続し、増幅回路は選択スイッチによりその回路構成を変更できる。また、増幅回路は読み出しスイッチを介してビット線ＢＬ＿ｍに接続する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】半導体集積回路の面積を節約するために、複数の拡散層を共有化すると、それらの拡散層に接続された配線に対する寄生容量が変化する。それでも、複数の拡散層に接続された対となる配線のそれぞれにおける容量負荷のバランスが保たれる半導体レイアウトを提供する。
【解決手段】対となる配線のそれぞれが接続される拡散層を交互または互い違いに配置することで、対となる配線のそれぞれにおける容量負荷の総量のバランスを保つ。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ^２とできる。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】基板２０１上にメモリセルアレイを駆動するための回路２０２を形成し、その上にビット線２０５を形成し、ビット線２０５上に半導体領域２０８とワード線２１０ａ、２１０ｂ、キャパシタを形成する。ビット線が半導体領域２０８の下に位置し、ワード線２１０ａ、２１０ｂ、キャパシタが半導体領域２０８の上に位置するため、ビット線２０５の配置の自由度が高まり、オープンビット線型のＤＲＡＭとすることで６Ｆ^２以下、あるいはセルトランジスタの構造を特殊なものとすることで４Ｆ^２以下とできる。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】活性領域におけるイオン濃度のばらつきを抑制すること。
【解決手段】半導体装置の製造方法は、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２内壁面で反射した第２イオンを第２領域に供給する。 （もっと読む）

【課題】更なる微細化に対応した高集積度のＤＲＡＭを得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２の表層に、第１の方向Ｙに延在する第１の溝部３と、第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる第２の溝部５と、第１の溝部３と第２の溝部５との交差部分において第２の溝部５よりも深くなる第３の溝部７と、第１の溝部３と第２の溝部５との間から突出されたピラー部８と、ピラー部８に形成された下部拡散層９、チャネル領域１０及び上部拡散層１１と、第２の溝部５の内側において第２の方向Ｘに延在するビット配線層と、第１の溝部３の内側においてピラー部８の側面を覆うゲート絶縁膜と、第１の溝部３の内側においてゲート絶縁膜を介してピラー部８の側面を横切るように第１の方向Ｙに延在するワード配線層とを備える。 （もっと読む）

【課題】従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。
【解決手段】メモリは、半導体基板の表面に形成された第１の拡散層と、第１の拡散層上に設けられたボディ領域と、ボディ領域上に設けられた第２の拡散層と、ボディ領域の第１の側面に設けられた強誘電体膜を含む第１のゲート絶縁膜と、ボディ領域の第２の側面に設けられた強誘電体膜を含む第２のゲート絶縁膜と、ボディ領域の第１の側面に第１のゲート絶縁膜を介して設けられている第１のゲート電極と、ボディ領域の第２の側面に第２のゲート絶縁膜を介して設けられている第２のゲート電極とを備え、第１および第２の拡散層、ボディ領域、第１および第２のゲート絶縁膜、並びに、第１および第２のゲート電極はメモリセルを構成し、各メモリセルは、第１および第２のゲート絶縁膜の分極状態によって複数の論理データを記憶する。 （もっと読む）

【課題】エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。
【解決手段】メモリセル配列を含むメモリセル・ブロックと、一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備する。 （もっと読む）

【課題】メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減した半導体装置とその製造方法の提供。
【解決手段】本発明の半導体装置の製造方法は、メモリセル領域に縦型ＭＯＳトランジスタを、周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、前記縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子１０を形成する第１工程と、キャパシタ素子１０上にメモリセル領域全体を覆うようにキャパシタ上部電極層３１を形成し、前記メモリセル領域の上面の位置を、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、前記周辺回路領域に第２コンタクトプラグ３５を形成する第３工程と、前記メモリセル領域のキャパシタ上部電極層３１上にセル部上部配線３８を形成し、前記周辺回路領域に第２コンタクトプラグ３５と接続し、セル部上部配線３８よりも鉛直方向の膜厚が厚い周辺部上部配線３９を形成する第４工程とを備える。 （もっと読む）

【課題】ビット線が階層化された半導体装置においてセンス感度を向上させる。
【解決手段】グローバルビット線ＧＢＬ１，ＢＧＬ２の電位差を増幅するセンスアンプＳＡと、グローバルビット線ＧＢＬ１，ＢＧＬ２に接続された複数の階層スイッチＳＷと、階層スイッチＳＷを介してグローバルビット線ＧＢＬ１，ＧＢＬ２にそれぞれ接続される複数のローカルビット線を含むメモリマットＭＡＴ１，ＭＡＴ２と、階層スイッチＳＷを活性化させる制御回路と、を備える。制御回路は、グローバルビット線ＧＢＬ１，ＧＢＬ２に沿ったセンスアンプＳＡからの距離が互いに等しい階層スイッチＳＷを活性化させる。本発明によれば、どのローカルビット線が選択された場合であっても、寄生ＣＲ分布定数に差が生じないことから、センス感度の低下を防止することが可能となる。 （もっと読む）

【課題】ビット線が階層化された半導体装置において、端部に位置するメモリマットを他のメモリマットと同様に扱えるよう構成する。
【解決手段】グローバルビット線ＧＢＬ及びそれより短いダミーグローバルビット線ＤＧＢＬと、これらの電位差を増幅するセンスアンプＳＡと、階層スイッチＳＷを介してグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬをそれぞれ含む複数のメモリブロックＭＢと、ダミー階層スイッチＤＳＷを介してダミーグローバルビット線ＤＧＢＬに接続されるＬＢＬと同じ長さのダミーローカルビット線ＤＬＢＬを含むダミーメモリブロックＤＭＢと、階層スイッチＳＷのいずれか及びダミー階層スイッチＤＳＷを活性化させる制御回路１００とを備える。これにより、端部に位置するメモリマットと他のメモリマットとを同じ記憶容量とすることが可能となる。 （もっと読む）

【課題】高速アクセス動作を実現する半導体記憶装置を提供する。
【解決手段】複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。また、ダミーセルＤＭＣのワード線は、正規メモリセルＭＣのワード線と同じタイミングで活性化する。また、データ線のプリチャージレベルはＶＤＤとし、ダミーセルＤＭＣの一部を参照レベル発生用のメモリセルとして利用しても良い。この場合、正規メモリセルＭＣのワード線の非活性化をダミーセルＤＭＣのワード線の非活性化よりも先行的に実施する。さらに、隣接データ線同士を短絡するための回路を付加しても良い。 （もっと読む）

【課題】メモリセルアレイ領域間のサブワードドライバ形成領域を、各ドライバを構成する各トランジスタが必要とする能力を確保しつつ、小さくする。
【解決手段】サブワード線ＳＷＬを駆動するサブワード線ドライバを構成する各トランジスタのドレイン領域１６ｂ，１６ｄ又はソース領域１６ａ，１６ｃ，１６ｅと接続するための複数のコンタクトプラグが、各トランジスタのコンタクトプラグを形成すべき部分に跨って設けられたライン形状の開口部を有するマスクを用いて各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成される。 （もっと読む）

【課題】信号配線領域の大幅な増大をともなうことなく、信号配間に生じるカップリングノイズの低減を実現した半導体装置を提供する。
【解決手段】信号線が並行配置される場合において、当該信号線の全てが片側の信号線だけからのみカップリングノイズを受ける構成とするため、当該複数の信号線の両側において他の信号線と対向しないように、その信号線の片側一方にのみ電源電位、接地電位又は当該信号線がカップリングノイズを受ける期間において一定電位に維持される配線を配置する。 （もっと読む）

【課題】チップの内部バスやチップ間を接続する外部バスにおける消費電力の低減や、データ転送速度の向上を実現する。
【解決手段】論理レベル‘Ｈ’か‘Ｌ’かその中間レベルとなる‘Ｍ’を採り得る複数本のバスＤＢ［０］〜ＤＢ［ｎ−１］と、データＤ［０］〜Ｄ［ｍ−１］を符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路ＴＸと、複数本のバスを互いにショートするバスイコライズ回路ＢＥＱを設ける。送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。バスイコライズ回路ＢＥＱは、データが送信された後にショート動作を行うことで、各バスを論理レベル‘Ｍ’にプリチャージする。 （もっと読む）

【課題】２値または３値保存性能を有するダイナミック連想メモリを提供する。
【解決手段】ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。各セルは、ワード・ラインに接続されるゲート端子およびビット・ラインに接続される第１ソース／ドレイン端子を有するアクセス・トランジスタと、アクセス・トランジスタの第２ソース／ドレイン端子に接続される第１プレートを有する第１メモリセル・キャパシタと、ポリシリコン相互接続層だけを介してアクセス・トランジスタの第２ソース／ドレイン端子に接続されるゲート端子を有する、マッチ・ラインの整合結果または不整合結果を示すための比較トランジスタとを含む。 （もっと読む）

【課題】微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成されたセルブロックと、セルトランジスタのゲートに接続されたワード線と、セルブロックの一端に接続されたブロック選択部と、ブロック選択部を介してセルブロックの一端に接続された複数のビット線と、セルブロックの他端に接続されたプレート線とを備え、ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なるブロック選択部を介して、同一のビット線に接続されており、第１および前記第２のセルブロックの各他端は、互いに異なるプレート線に接続されている。 （もっと読む）