半導体装置およびその製造方法
【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にビットライン間でありワードライン間である半導体基板にトレンチ部を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化を目的とした技術開発が進められている。不揮発性メモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積されるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といった構造を有するフラッシュメモリがある。さらに、その中に、メモリセスの微細化を目的に、ビットラインが半導体基板に埋め込まれておりソース領域とドレイン領域を兼ねているフラッシュメモリがある。
【０００３】
上記従来技術（従来技術１）について図１、図２を用い説明する。図１は従来技術１に係るフラッシュメモリの上視図。図２はその断面図であり、図２（ａ）は図１のＡ−Ａ断面図、図２（ｂ）は図１のＢ−Ｂ断面図である。図１を参照に、ビットライン１４が図１の縦方向に延在しており、ワードライン１５がビットラインの幅方向に延在している。
【０００４】
図２を参照に、半導体基板１０にソース領域およびドレイン領域を兼ねるビットライン１４が埋め込まれている。半導体基板１０上にはＯＮＯ膜１２が形成されている。ＯＮＯ膜１２上にゲート電極を兼ねるワードライン１５が形成されている。
【０００５】
ビットライン１４間（ソース領域とドレイン領域間）のワードライン１５（ゲート電極）下の半導体基板１０がチャネルとなる。チャネル上のＯＮＯ膜１２に電荷を蓄積することにより不揮発性メモリとして機能する。
【０００６】
特許文献１および特許文献２には、ビットライン１４間であってワードライン１５間の半導体基板１０にトレンチ部を設けた半導体装置において、ビットライン上に熱酸化シリコン膜が形成された技術が開示されている。ワードラインを形成する際、ビットライン上の熱酸化シリコン膜をマスクに、半導体基板にトレンチ凹部を設けるものである。
【０００７】
特許文献１では、チャネル上のゲート電極構造はワードラインの１層である（従来技術２）。一方、特許文献２では、チャネル上のゲート電極構造は、フロチィングゲート、酸化シリコン膜およびコントロールゲート（ワードライン）である（従来技術３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１１１８７４号公報
【特許文献２】特開平０５−１９８７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図３は従来技術１における課題を説明するための図である。図３（ａ）は従来技術１に係るフラッシュメモリの上視図であり、図３（ｂ）はそのＢ−Ｂ断面図である。図３（ａ）を参照に、従来技術１において、ＯＮＯ膜１２への電荷の書き込みは、ビットライン１４間に高電圧を引加し、ワードライン１５（ゲート電極）下のチャネル５０で高エネルギとなった電荷をＯＮＯ膜１２中のトラップ層にトラップさせることにより行う。
【００１０】
しかしながら、ワードライン１５下の半導体基板１０中の電流は、図３（ａ）の破線矢印のように、ワードライン１５下のチャネル５０の両側にも流れてしまう。図３（ｂ）では、ワードライン１５下のチャネル５０の両側にチャネルが拡大する（符号５２）。このため、図３（ａ）のように、ワードライン１５下のＯＮＯ膜１２に電荷がトラップされる（符号５４）だけでなく、ワードライン１５の両側のＯＮＯ膜１２にも電荷がトラップされる（符号５４ａ）
このように、ワードライン１５の両側のＯＮＯ膜１２中に電荷がトラップされると、以下の課題が生じる。まず、消去動作時に電荷を消去できない。さらに、隣のワードライン１５下のＯＮＯ膜１２中に電荷がトラップしてしまう。これらにより、メモリセルが誤動作するという課題も生じる。このため、ワードライン１５間隔を狭くしメモリセルの微細化を行うことが困難であった。
【００１１】
そこで、従来技術２および３のように、ビットライン１４間であってワードライン１５間の半導体基板１０にトレンチ部を設けることが考えられる。しかし、従来技術２および３のように、ビットライン上に熱酸化シリコン膜を設ける構造（ＬＯＣＯＳ構造）では、バードビークが生じ微細化が難しい。また、従来技術３ではコントロールゲートとフローテキングゲートの間に酸化膜層が設けてあるため、フローティングゲート、コントロールゲートおよびトレンチ部を形成するエッチングが複雑となる。トレンチ部を形成するためのエッチングの際、ビットライン上の酸化膜をマスクとして使用しているためである。
【００１２】
本発明は、ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板内に形成されたビットラインと、前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、前記ビットライン間の前記半導体基板上に設けられたゲート電極と、前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備する半導体装置である。本発明によれば、トレンチ部を設けることにより、ワードラインの両側の半導体基板に電流が流れることはない。これより、ワードライン両側のＯＮＯ膜に電荷がトラップされることはない。よって、ワードライン間隔を狭くすることができ、メモリセルの微細化が可能な半導体装置を提供することができる。
【００１４】
本発明は、前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である半導体装置とすることができる。本発明によれば、バーズビークが発生することなく、メモリセルの微細化が可能となる。
【００１５】
本発明は、前記絶縁膜ラインは、酸化シリコン膜を含む半導体装置とすることができる。本発明によれば、半導体基板にトレンチ部を形成する際、シリコン半導体基板とのエッチングの選択比を大きくすることができる。
【００１６】
本発明は、前記トレンチ部上に設けられた絶縁膜層を具備する半導体装置とすることができる。本発明によれば、チャネル間を確実に素子分離することができる。
【００１７】
本発明は、前記トレンチ部と前記絶縁膜層の間に設けられたバリア層を具備し、前記絶縁膜層は窒化シリコン膜を含み、前記バリア層は酸化シリコン膜を含み半導体装置とすることができる。本発明によれば、窒化シリコン膜のストレスによる剥がれ等を防止することができる。さらに、窒化シリコン膜中の水素がＯＮＯ膜に拡散し、特性が劣化することを防止することができる。
【００１８】
本発明は、前記トレンチ部の半導体基板内に、ビットラインと反対導電型のチャネルカット領域が形成された半導体装置とすることができる。本発明によれば、チャネル間の素子分離をより確実に行うことができる。
【００１９】
本発明は、前記トレンチ部の側面に形成された側壁を具備する半導体装置とすることができる。本発明によれば、チャネルカット領域とチャネルの距離を確保することができるため、Ｐ型領域からの空乏層により、チャネルが狭くなることを防止することができる。
【００２０】
本発明は、前記半導体基板と前記ゲート電極の間に設けられたＯＮＯ膜を具備する半導体装置とすることができる。本発明によれば、ＯＮＯ膜を有するフラッシュメモリにおいて、ワードライン両側のＯＮＯ膜への電荷のトラップを抑制することができる。
【００２１】
本発明は、半導体基板内のビットラインを形成する工程と、前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインを形成する工程と、前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法である。本発明によれば、トレンチ部を形成することにより、ワードラインの両側の半導体基板に電流が流れることはない。これより、ワードライン両側のＯＮＯ膜に電荷がトラップされることはない。よって、ワードライン間隔を狭くすることができ、メモリセルの微細化が可能な半導体装置の製造方法を提供することができる。
【００２２】
本発明は、前記ビットラインを形成する工程は、前記ゲート電極を構成すべき第１の金属層に形成された開口部の前記半導体基板に、イオン注入を行う工程を含み、前記絶縁膜ラインを形成する工程は、前記開口部および前記第１の金属層上に絶縁膜ライン層を堆積する工程と、前記絶縁膜ライン層を前記第１の金属層まで研磨する工程と、を含む半導体装置の製造方法とすることができる。本発明によれば、ビットラインと絶縁膜ラインをセルフアラインで形成することができる。よって、絶縁膜ラインをビットラインの長手方向に連続して形成することができる。また、絶縁膜ラインを第１の金属層の開口部内に形成することにより、絶縁膜ラインの側面を半導体基板に対し、概垂直とすることができる。これにより、メモリセルの微細化が可能となる。
【００２３】
本発明は、前記絶縁膜ラインを形成する工程は、酸化シリコン膜をＣＶＤ法で形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、バーズビークが発生することがなく、メモリセルの一層の微細化が可能となる。
【００２４】
本発明は、前記トレンチ部上に絶縁膜層を形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、チャネル間をより確実に素子分離することができる。
【００２５】
本発明は、前記トレンチ部上に酸化シリコン膜層を含むバリア層を形成する工程を有し、前記絶縁膜層を形成する工程は、前記バリア層上に窒化シリコン膜層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、窒化シリコン膜のストレスによる剥がれ等を防止することができる。さらに、窒化シリコン膜中の水素がＯＮＯ膜に拡散し、特性が劣化することを防止することができる。
【００２６】
本発明は、前記絶縁膜層の間の前記絶縁膜ラインに、前記ビットラインに接続するコンタクトホールを形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、コンタクトホールを形成する際、絶縁膜ラインを絶縁膜層に対し選択的にエッチングを行うことができる。これにより、ビットラインとコンタクトホールの露光時の合わせ余裕を確保する必要がなくメモリセルを微細化することができる。
【００２７】
本発明は、前記トレンチ部の前記半導体基板に、前記ビットラインと反対導電型のチャネルカット領域を形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、チャネル間の素子分離をより確実に行うことができる。
【００２８】
本発明は、前記チャネルカット領域を形成する工程は、前記絶縁膜ラインと前記ワードラインをマスクに前記トレンチ部にイオン注入を行う工程を含む半導体装置の製造方法とすることができる。本発明によれば、チャネルカット領域をトレンチ部とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００２９】
本発明は、前記トレンチ部の側部に側壁を形成する工程を有し、前記チャネルカット領域を形成する工程は、前記絶縁膜ライン、前記ワードライン、および前記側壁をマスクに前記トレンチ部にイオン注入を行う工程を含む半導体装置の製造方法とすることができる。本発明によれば、チャネルカット領域とチャネルの距離を確保することができるため、Ｐ型領域からの空乏層により、チャネルが狭くなることを防止することができる。さらに、チャネルカット領域をトレンチ部とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００３０】
本発明は、前記半導体基板上にＯＮＯ膜を形成する工程を有し、前記ゲート電極を形成する工程は、前記ＯＮＯ膜上にゲート電極を形成する工程である半導体装置の製造方法とすることができる。本発明によれば、ＯＮＯ膜を有するフラッシュメモリにおいて、ワードライン両側のＯＮＯ膜への電荷のトラップを抑制することができる。
【発明の効果】
【００３１】
本発明によれば、ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
【図面の簡単な説明】
【００３２】
【図１】図１は従来技術１に係るフラッシュメモリのメモリセルの上視図である。
【図２】図２は従来技術１に係るフラッシュメモリのメモリセルの断面図であり、図２（ａ）は図１のＡ−Ａ断面図であり、図２（ｂ）は図１のＢ−Ｂ断面図である。
【図３】図３は従来技術の課題を説明するための図であり、図３（ａ）はフラッシュメモリのメモリセルの上視図、図３（ｂ）は図３（ａ）のＢ−Ｂ断面図である。
【図４】図４は実施例１に係るフラッシュメモリのメモリセルの上視図である。
【図５】図５は実施例１に係るフラッシュメモリのメモリセルの断面図であり、図（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。
【図６】図６は実施例１に係るフラッシュメモリのメモリセルの断面図であり、図６（ａ）は図４のＤ−Ｄ断面図であり、図６（ｂ）は図４のＥ−Ｅ断面図である。
【図７】図７は実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図７（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図８】図８は実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図８（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図９】図９は実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）であり、図９（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図１０】図１０は実施例１に係るフラッシュメモリの製造方法を示す断面図（その４）であり、図１０（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図１１】図１１は実施例１に係るフラッシュメモリの製造方法を示す断面図（その５）であり、図１１（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図１２】図１２は実施例１に係るフラッシュメモリの製造方法を示す断面図（その６）であり、図１１（ａ）、（ｂ）、（ｃ）は図４のＣ−Ｃ断面に相当する図である。
【図１３】図１３は実施例２に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図１３（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１４】図１４は実施例２に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図１４（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１５】図１５は実施例２に係るフラッシュメモリの製造方法を示す断面図（その３）であり、図１５（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１６】図１６は実施例３に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図１６（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１７】図１７は実施例３に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図１７（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１８】図１８は実施例４に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図１８（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１９】図１９は実施例４に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図１９（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【発明を実施するための形態】
【００３３】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００３４】
図４は実施例１に係るフラッシュメモリの上視図（保護膜、配線層、層間絶縁膜は図示せず）である。図５（ａ）は図４のＡ−Ａ断面図であり、図５（ｂ）は図４のＢ−Ｂ断面図であり、図５（ｃ）は図４のＣ−Ｃ断面図である。図６（ａ）は図４のＤ−Ｄ断面図であり、図６（ｂ）は図４のＥ−Ｅ断面図である。図４を参照し、Ｐ型シリコン半導体基板１０（または半導体基板内に形成されたＰ型領域）内に埋め込まれ形成されたビットライン１４およびその上にビットライン１４の長手方向に連続して形成された絶縁膜ライン１８が図４の縦方向に延在している。さらに、図４では図示していないが、配線層３６がビットライン１４上をビットライン１４の長手方向に延在している。
【００３５】
ワードライン２０がビットラインの幅方向に延在している。ワードライン２０を複数本越える毎に、コンタクトホールが形成されている。コンタクトホール内はプラグ金属３４で埋め込まれており、ビットライン１４と配線層３６を接続している。これは、ビットライン１４は拡散層で形成されているため抵抗が高い。このため、メモリセルの書き込み・消去特性が劣化してしまう。そこで、この劣化を防止するため、ビットライン１４はワードライン２０を複数本越える毎に、低抵抗の配線層３６と接続している。
【００３６】
図５（ａ）を参照に、ワードライン２０長手方向のワードライン２０間の断面について説明する。ビットライン１４間の半導体基板１０にトレンチ部２２が形成されており、トレンチ部２２上に絶縁膜層２４として窒化シリコン膜が設けられている。半導体基板１０内にビットライン１４が埋め込まれている。その上には絶縁膜ライン１８として、酸化シリコン膜が設けられている。絶縁膜ライン１８および絶縁膜層２４上に層間絶縁膜３０が設けられている。層間絶縁膜３０上のビットライン１４上には配線層３６が設けられている。それらの上に、保護膜３８が設けられている。
【００３７】
図５（ｂ）を参照に、ワードライン２０長手方向のワードライン２０の断面について説明する。ビットライン１４間の半導体基板１０にはトレンチ部２２が設けられておらず、半導体基板１０内にチャネルが形成される。ビットライン１４間の半導体基板１０上にＯＮＯ膜１２が設けられている。ＯＮＯ膜１２上の絶縁膜ライン１８間にゲート電極１６が設けられている。半導体基板１０内に形成されたビットライン１４はソース領域およびドレイン領域として機能する。ビットライン１４上には絶縁膜ライン１８が設けられている。絶縁膜ライン１８およびゲート電極１６上にワードライン２０が接して設けられている。これにより、ゲート電極１６とワードライン２０が接続される。ワードライン２０上には層間絶縁膜３０が設けられ、その上は図５（ａ）と同じである。
【００３８】
図５（ｃ）を参照に、ワードライン２０長手方向のコンタクトホール３２を横切る断面について説明する。ビットライン１４間は図５（ａ）と同様であり、説明を省略する。ビットライン１４上にはコンタクトホールが形成され、プラグ金属３４が埋め込まれている。プラグ金属３４上に配線層３６が設けられ、ビットライン１４と配線層３６がコンタクトホールにより接続している。
【００３９】
図６（ａ）を参照に、ビットライン１４長手方向のビットライン１４間の断面について説明する。ワードライン２０間では、半導体基板１０にトレンチ部２２が形成されており、トレンチ部２２上に絶縁膜層２４が形成されている。ワードライン２０下では、トレンチ部２２は形成されておらず、半導体基板１０内にチャネルが形成される。半導体基板１０上にＯＮＯ膜１２、ＯＮＯ膜１２上にはゲート電極１６、ゲート電極１６上にワードライン１８が設けられている。ワードライン１６および絶縁膜層２４上に層間絶縁膜３０、層間絶縁膜３０上に保護膜３８が設けられている。
【００４０】
図６（ｂ）を参照に、ビットライン１４長手方向のビットライン１４の断面について説明する。半導体基板１０にはビットライン１４が埋め込まれ形成されている。ビットライン１４上には絶縁膜ライン１８が連続して形成されている。絶縁膜ライン１８上にワードライン２０が設けられている。ワードライン２０および絶縁膜ライン１８上に層間絶縁膜３０が設けられている。層間絶縁膜３０上に配線層３６が設けられ、配線層３６上に保護膜３８が設けられている。ビットライン１４と配線層３６はワードライン２０を複数本越える毎に、絶縁膜ライン１８および層間絶縁膜３０に形成されたコンタクトホール３２により接続している。コンタクトホール３２にはプラグ金属３４が埋め込まれている。
【００４１】
実施例１に係るフラッシュメモリにおいては、ビットライン１４間でありワードライン２０間の半導体基板１０に形成されたトレンチ部２２を具備している。これにより、従来技術１のように、ワードライン２０の両側の半導体基板１０中に電流が流れることはなく、ワードライン２０両側のＯＮＯ膜１２に電荷がトラップされることはない。よって、ワードライン２０間隔を狭くすることができ、メモリセルの微細化が可能となる。
【００４２】
従来技術２のようにワードラインが１層の場合、絶縁膜ライン１８を概垂直な形状とすることが難しい。絶縁膜ライン１８間へのワードライン２０の埋込性が悪くなるためである。そこで、実施例１のように、ゲート電極１６が絶縁膜ライン１８間に設けられ、その上にワードライン２０を重ねて接するように設ける。これにより、従来技術２の課題を解決することができる。また、ゲート電極１６とワードライン２０が接して設けられている。これにより、後の製造方法の説明で述べるように、トレンチ部２２を形成する際、従来技術３のように、複雑なエッチングをする必要がなくなる。
【００４３】
従来技術２および３のように絶縁膜ラインを熱酸化膜で形成すると、絶縁膜ライン１８の側面は斜面となり、バーズビークによりチャネル幅が狭くなり、メモリセルの微細化が難しい。そこで、実施例１のように、絶縁膜ライン１８の幅方向側面を、半導体基板１０の表面に対し概垂直とすることが好ましい。概垂直とは、ＬＯＣＯＳ構造の熱酸化シリコン膜を形成したのに比べ垂直に形成すことである。これにより、バーズビークが発生することなく、メモリセルの微細化が可能となる。
【００４４】
また、絶縁膜ライン１８は絶縁性があればよいが、実施例１のように絶縁膜ライン１８は酸化シリコン膜を含むことが好ましい。これにより、トレンチ部２２を形成する際、シリコン半導体基板１０とのエッチングの選択比を大きくすることができる。
【００４５】
さらに、実施例１のようにトレンチ部２２上に絶縁膜層２４を設けることが好ましい。これにより、チャネル間を確実に絶縁することができる。また、実施例１のように絶縁膜ライン１８を酸化シリコン膜、絶縁膜層２２を窒化シリコン膜とすることにより、酸化シリコン膜を窒化シリコン膜に対し選択的にエッチングを行うことができる。これにより、ビットライン１４とコンタクトホールの露光時の合わせ余裕を確保する必要がなくメモリセルを微細化することができる。
【００４６】
さらに、半導体基板１０とゲート電極１６の間にＯＮＯ膜１２を設けられている。このように、ＯＮＯ膜１２を有するフラッシュメモリにおいて、ワードライン２０両側のＯＮＯ膜１２への電荷のトラップを抑制することができる。
【００４７】
次に、図７ないし図１２を用い実施例１に係るフラッシュメモリの製造方法について説明する。図７ないし図１１は、各図（ａ）が図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）が図４のＢ−Ｂ断面に相当する断面図であり、各図（ｃ）が図４のＤ−Ｄ断面に相当する断面図である。図１２は図４のＣ−Ｃ断面に相当する断面図である。
【００４８】
図７を参照し、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）上にＯＮＯ膜１２として、トンネル酸化膜（酸化シリコン膜）を熱酸化法で、トラップ層（窒化シリコン膜）、トップ酸化膜（酸化シリコン膜）をＣＶＤ法で形成する。ＯＮＯ膜１２上に、ゲート電極１６を構成すべき第１の金属層１６ａとして多結晶シリコン膜を形成する。第１の金属層１６ａ上にビットライン１４を形成する領域に開口部を設けたフォトレジスト４４を形成する。フォトレジスト４４をマスクに第１の金属層１６ａおよびＯＮＯ膜１２をエッチングし、開口部４８を形成する。これにより、図７（ａ）および（ｂ）のように、ビットライン１４および絶縁膜ライン１８を形成すべき領域に開口部４８が形成される。図７（ｃ）のように、ビットライン１４が形成されるビットライン１４間には連続して、第１の金属層１６ａが設けられている。開口部４８の側面は、半導体基板１０の表面に対し概垂直に形成する。なお、第１の金属層１６ａの膜厚は１００ｎｍ、開口部４８の幅（すなわちビットライン幅）は７０ｎｍ、ビットライン間距離は１６０ｎｍである。
【００４９】
図８を参照し、フォトレジスト４４をマスクに半導体基板１０に例えば砒素をイオン注入し、フォトレジスト４４を除去する。その後熱処理することにより、半導体基板１０内にＮ型のビットライン１４を形成する。高密度プラズマ型のＣＶＤ装置により、開口部４８を埋め込むように、開口部４８と第１の金属層１６ａ上に、約１８０ｎｍの膜厚を有する酸化シリコン膜層を堆積させる。高密度プラズマ型のＣＶＤ装置を用いることにより、アスペクト比が２．７と大きい開口部４８にも確実に酸化シリコン膜１８を埋め込むことができる。ＣＭＰ法を用い、酸化シリコン膜層を第１の金属層１６ａまで研磨する。これにより、ビットライン１４上に開口部４８に埋め込まれた絶縁膜ライン１８が形成される。なお、このとき、第１の金属層１６ａの膜厚は約９０ｎｍとなる。
【００５０】
このように、ビットライン１４と絶縁膜ライン１８がセルフアラインで形成することができる。よって、絶縁膜ライン１８をビットライン１４の長手方向に連続して形成することができる。また、絶縁膜ライン１８を開口部４８内に形成することにより、絶縁膜ライン１８の側面を半導体基板１０に対し、概垂直とすることができる。これにより、メモリセルの微細化が可能となる。さらに、ＣＶＤ法により絶縁膜ラインを形成することにより、バーズビークが発生することがなく、メモリセルの一層の微細化が可能となる。
【００５１】
図９を参照し、絶縁膜ライン１８および第１の金属層１６ａ上にワードライン２０を構成すべき第２の金属層２０ａを多結晶シリコン膜を用い形成する。第２の金属層２０ａ上に、ワードライン２０を形成する領域以外に開口部を設けたフォトレジスト４６を形成する。図９（ａ）のように、ワードライン１２間となるべき領域にはフォトレジスト４６は形成されておらず、図９（ｂ）のように、ワードライン１２となるべき領域にはフォトレジスト４６が形成される。なお、第２の金属層２０ａの膜厚（すなわちワードラインの膜厚）は１００ｎｍ、ワードライン幅は７５ｎｍ、ワードライン間隔は７５ｎｍである。
【００５２】
図１０を参照し、フォトレジスト４６をマスクに、第２の金属層２０ａ、第１の金属層１６ａおよびＯＮＯ膜１２をエッチングする。さらに、ビットライン１４間でありワードライン２０間の半導体基板１０に深さ４０ｎｍのトレンチ部２２を形成する。このとき、図１０（ａ）のように、ワードライン２０間の領域では、第２の金属層２０ａおよびビットライン１４間の第１の金属層１６ａがエッチングされる。さらに、ビットライン１４間の半導体基板１０にトレンチ部２２が形成される。ビットライン１４上には絶縁膜ライン１８が設けてある。絶縁膜ライン１８は、酸化シリコン膜で構成されている。そこで、酸化シリコン膜に対し多結晶シリコン膜等からなる第２の金属層２０ａおよび第１の金属層１６ａを選択的にエッチングすることにより、絶縁膜ライン１８を残存させることができる。これにより、半導体基板１０にトレンチ部２２を形成する際も、ビットライン１４がエッチングされることを防止することができる。
【００５３】
図１０（ｂ）のように、ワードライン２０を形成する領域は第１の金属層１６ａおよび第２の金属層２０ａが残存し、ゲート電極１６およびワードライン２０となる。よって、ビットライン１４間の半導体基板１０上にゲート電極１６が形成され、ゲート電極１６に接し、ビットライン１４幅方向に延在するワードライン２０が形成される。さらに、ビットライン１４の間でありワードライン２０の間の半導体基板１０にトレンチ部２２が形成される。トレンチ部２２の形成は少なくとも絶縁膜ライン１８をマスクに半導体基板１０をエッチングすることにより形成される。
【００５４】
従来技術３のように、第１の金属層１６ａと第２の金属層２０ａの間に酸化シリコン膜がある場合、第２の金属膜２０ａエッチング後、この酸化シリコン膜で停止してしまうか、エッチングに時間がかかってしまう。そこで、酸化シリコン膜のエッチングを別条件で行い、さらに、第１の金属層１６ａをエッチングする必要があった。実施例１では、ゲート電極１６上にワードライン２０、すなわち第１の金属層１６ａ上に第２の金属層２０ａを接して設けることにより、ＯＮＯ膜１２まで、連続してエッチングを行うことができ、上記複雑なエッチングは必要としない。
【００５５】
以上、説明したように、第１の金属層１６ａに形成された開口部４８により、ビットライン１４と絶縁膜ライン１８をセルフアラインで形成する。さらに、その上に、第２の金属層２０ａを形成する。そして、ワードライン２０、ゲート電極１６およびトレンチ部２２を形成するためのエッチングを、同一のマスクを用い行う。これにより、ワードライン２０、ゲート金属１６およびトレンチ部２２がセルフアラインで形成できる。よって、製造工程の削減を行うことができる。さらに、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００５６】
図１１を参照し、トレンチ部２２上に、トレンチ部２２を埋め込むように絶縁膜層２４として膜厚１００ｎｍの窒化シリコン膜をＣＶＤ法または高密度プラズマ型のＣＶＤ装置で形成する。その後、全面をエッチングする、またはＣＭＰ法を用い研磨することにより、絶縁膜層２４が埋め込まれる。絶縁膜層２４により、ワードライン２０下のチャネル間をより確実に素子分離することができる。
【００５７】
次に、図１２を参照し、コンタクトホール３２を形成する領域について説明する。図１２（ａ）は図１１と同じ製造工程の図である。コンタクトホールを形成する前は、図４のＡ−Ａ断面に相当する図１１（ａ）と同じ構成の断面となる。図１２（ｂ）を参照し、絶縁膜層２４および絶縁膜ライン１８上に層間絶縁膜３０として例えばＢＰＳＧ（Boro-Phospho Silicated Glass）等の酸化シリコン膜をＣＶＤ法を用い形成する。フォトレジストをマスクに、層間絶縁膜３０および絶縁膜層２４の間の絶縁膜ライン１８をエッチングし、ビットライン１４に接続するコンタクトホール３２を形成する。
【００５８】
層間絶縁膜３０および絶縁膜ライン１８は酸化シリコン膜であり、絶縁膜層２４は窒化シリコン膜である。そのため、酸化シリコン膜を窒化シリコン膜に対し選択的にエッチングを行うことができる。これにより、コンタクトホール３２を形成するフォトレジストの開口部がビットライン１４からずれた場合であっても、コンタクトホール３２がビットライン１４から外れて形成されることはない。コンタクトホール３２がビットライン１４から外れて形成されると、ビットライン１４と半導体基板１０間に接合電流が流れしまう。実施例１ではこれを防止することができる。これにより、ビットライン１４とコンタクトホールの露光時の合わせ余裕を確保する必要がなくメモリセルを微細化することができる。
【００５９】
図１２（ｃ）を参照し、コンタクトホール３２内に、例えばＴｉ／ＷＮまたはＴｉ／ＴｉＮ並びにＷ等の金属を埋め込み、プラグ金属３４を形成する。その後、配線層３６の形成、保護膜３８の形成を行い、実施例１にかかるフラッシュメモリが完成する。
【実施例２】
【００６０】
実施例２は絶縁膜層２４の底部および側部にバリア層を設けた例である。図１３ないし図１５は実施例２に係るフラッシュメモリの製造方法を示す図である。各図（ａ）は図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）は図４のＤ−Ｄ断面に相当する断面図である。図１３において、実施例１と同様に図１０までの製造工程を行う。実施例１と同じ構成要素は同じ符号を付し、説明を省略する。図１４を参照し、トレンチ部２２の上および側面、並びにＯＮＯ膜１２、絶縁膜ライン１８、ゲート電極１６およびワードライン２０の側面に酸化シリコン膜層を含むバリア層２６をＣＶＤ法で形成する。バリア層２６の膜厚は３０ｎｍである。バリア層２６上に絶縁膜層２４として窒化シリコン膜層をＣＶＤ法または高密度プラズマ型のＣＶＤ装置で形成する。その後、全面をエッチングする、またはＣＭＰ法を用い研磨することにより、絶縁膜層２４およびバリア層２６が埋め込まれる。その後、実施例１の図１２と同じ工程を行うことにより実施例２に係るフラッシュメモリが完成する。
【００６１】
実施例２に係るフラッシュメモリは実施例１と同様の効果を得ることができる。加えて、実施例２に係るフラッシュメモリは、トレンチ部２２と窒化シリコン膜である（含む）絶縁膜層２４の間に設けられた酸化シリコン膜である（を含む）バリア層２６を具備している。これにより、窒化シリコン膜のストレスによる剥がれ等を防止することができる。さらに、窒化シリコン膜中の水素がＯＮＯ膜１２に拡散し、特性が劣化することを防止することができる。バリア層２６は、剥がれ防止の目的としては少なくともトレンチ部２２上に形成され、ＯＮＯ膜１２とのバリアの目的としては、少なくともＯＮＯ膜１２の側面に形成されていることが好ましい。
【実施例３】
【００６２】
実施例３はトレンチ部２２にチャネルカット領域４０を設けた例である。図１６および図１７は実施例３に係るフラッシュメモリの製造方法を示す図である。各図（ａ）は図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）は図４のＤ−Ｄ断面に相当する断面図である。図１６を参照し、まず、実施例１と同様に図１０までの製造工程を行う。実施例１と同じ構成要素は同じ符号を付し、説明を省略する。その後、絶縁膜ライン１８およびワードライン２０をマスクに、トレンチ部２２の半導体基板１０に例えばボロンをイオン注入し、Ｐ型（ビットライン１４と反対導電型）のチャネルカット領域４０を形成する。イオン注入は、例えば注入エネルギ６５ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−３で行う。
【００６３】
図１７を参照に、実施例１の図１１と同様に、トレンチ部２２上に絶縁膜層２４として窒化シリコン膜を形成する。その後、実施例１の図１２と同じ工程を行うことにより実施例３に係るフラッシュメモリが完成する。
【００６４】
実施例３に係るフラッシュメモリは実施例１と同様の効果を得ることができる。加えて、実施例３に係るフラッシュメモリは、トレンチ部２２にＰ型のチャネルカット領域４０を有するため、ワードライン２０下のチャネル間の素子分離をより確実に行うことができる。さらに、絶縁膜ライン１８およびワードライン２０をマスクにチャネルカット領域４０を形成しているため、チャネルカット領域４０をトレンチ部２２とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【実施例４】
【００６５】
実施例４はトレンチ部２２の側面に側壁２８を形成し、チャネルカット領域４０を設けた例である。図１８および図１９は実施例４に係るフラッシュメモリの製造方法を示す図である。各図（ａ）は図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）は図４のＤ−Ｄ断面に相当する断面図である。図１８を参照し、まず、実施例１と同様に図１０までの製造工程を行う。実施例１と同じ構成要素は同じ符号を付し、説明を省略する。その後、サイドウォール法を用い、トレンチ部２２の側面に側壁２８を形成する。側壁２８の幅は、例えば１５ｎｍとする。側壁２８は例えば酸化シリコン膜または窒化シリコン膜で形成する。絶縁膜ライン１８、ワードライン２０および側壁２８をマスクに、半導体基板１０に例えばボロンを実施例３と同じ条件でイオン注入し、その後熱処理する。これにより、Ｐ型（ビットライン１４と反対導電型）のチャネルカット領域４０を形成する。
【００６６】
図１９を参照に、実施例１の図１１と同様に、トレンチ部２２上に絶縁膜層２４として窒化シリコン膜を形成する。その後、実施例１の図１２と同じ工程を行うことにより実施例４に係るフラッシュメモリが完成する。
【００６７】
実施例４に係るフラッシュメモリは実施例３と同様の効果を得ることができる。加えて、実施例４に係るフラッシュメモリは、チャネルカット領域４０とチャネルの距離を確保することができるため、Ｐ型領域からの空乏層により、チャネルが狭くなることを防止することができる。さらに、絶縁膜ライン１８、ワードライン２０および側壁２８をマスクにチャネルカット領域４０を形成しているため、チャネルカット領域４０をトレンチ部２２とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００６８】
なお、実施例２のようにバリア層２６を有するフラッシュメモリに、実施例３または実施例４のようなチャネルカット領域４０を設けることもできる。
【００６９】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にビットライン間でありワードライン間である半導体基板にトレンチ部を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化を目的とした技術開発が進められている。不揮発性メモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積されるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といった構造を有するフラッシュメモリがある。さらに、その中に、メモリセスの微細化を目的に、ビットラインが半導体基板に埋め込まれておりソース領域とドレイン領域を兼ねているフラッシュメモリがある。
【０００３】
上記従来技術（従来技術１）について図１、図２を用い説明する。図１は従来技術１に係るフラッシュメモリの上視図。図２はその断面図であり、図２（ａ）は図１のＡ−Ａ断面図、図２（ｂ）は図１のＢ−Ｂ断面図である。図１を参照に、ビットライン１４が図１の縦方向に延在しており、ワードライン１５がビットラインの幅方向に延在している。
【０００４】
図２を参照に、半導体基板１０にソース領域およびドレイン領域を兼ねるビットライン１４が埋め込まれている。半導体基板１０上にはＯＮＯ膜１２が形成されている。ＯＮＯ膜１２上にゲート電極を兼ねるワードライン１５が形成されている。
【０００５】
ビットライン１４間（ソース領域とドレイン領域間）のワードライン１５（ゲート電極）下の半導体基板１０がチャネルとなる。チャネル上のＯＮＯ膜１２に電荷を蓄積することにより不揮発性メモリとして機能する。
【０００６】
特許文献１および特許文献２には、ビットライン１４間であってワードライン１５間の半導体基板１０にトレンチ部を設けた半導体装置において、ビットライン上に熱酸化シリコン膜が形成された技術が開示されている。ワードラインを形成する際、ビットライン上の熱酸化シリコン膜をマスクに、半導体基板にトレンチ凹部を設けるものである。
【０００７】
特許文献１では、チャネル上のゲート電極構造はワードラインの１層である（従来技術２）。一方、特許文献２では、チャネル上のゲート電極構造は、フロチィングゲート、酸化シリコン膜およびコントロールゲート（ワードライン）である（従来技術３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１１１８７４号公報
【特許文献２】特開平０５−１９８７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図３は従来技術１における課題を説明するための図である。図３（ａ）は従来技術１に係るフラッシュメモリの上視図であり、図３（ｂ）はそのＢ−Ｂ断面図である。図３（ａ）を参照に、従来技術１において、ＯＮＯ膜１２への電荷の書き込みは、ビットライン１４間に高電圧を引加し、ワードライン１５（ゲート電極）下のチャネル５０で高エネルギとなった電荷をＯＮＯ膜１２中のトラップ層にトラップさせることにより行う。
【００１０】
しかしながら、ワードライン１５下の半導体基板１０中の電流は、図３（ａ）の破線矢印のように、ワードライン１５下のチャネル５０の両側にも流れてしまう。図３（ｂ）では、ワードライン１５下のチャネル５０の両側にチャネルが拡大する（符号５２）。このため、図３（ａ）のように、ワードライン１５下のＯＮＯ膜１２に電荷がトラップされる（符号５４）だけでなく、ワードライン１５の両側のＯＮＯ膜１２にも電荷がトラップされる（符号５４ａ）
このように、ワードライン１５の両側のＯＮＯ膜１２中に電荷がトラップされると、以下の課題が生じる。まず、消去動作時に電荷を消去できない。さらに、隣のワードライン１５下のＯＮＯ膜１２中に電荷がトラップしてしまう。これらにより、メモリセルが誤動作するという課題も生じる。このため、ワードライン１５間隔を狭くしメモリセルの微細化を行うことが困難であった。
【００１１】
そこで、従来技術２および３のように、ビットライン１４間であってワードライン１５間の半導体基板１０にトレンチ部を設けることが考えられる。しかし、従来技術２および３のように、ビットライン上に熱酸化シリコン膜を設ける構造（ＬＯＣＯＳ構造）では、バードビークが生じ微細化が難しい。また、従来技術３ではコントロールゲートとフローテキングゲートの間に酸化膜層が設けてあるため、フローティングゲート、コントロールゲートおよびトレンチ部を形成するエッチングが複雑となる。トレンチ部を形成するためのエッチングの際、ビットライン上の酸化膜をマスクとして使用しているためである。
【００１２】
本発明は、ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、半導体基板内に形成されたビットラインと、前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、前記ビットライン間の前記半導体基板上に設けられたゲート電極と、前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備する半導体装置である。本発明によれば、トレンチ部を設けることにより、ワードラインの両側の半導体基板に電流が流れることはない。これより、ワードライン両側のＯＮＯ膜に電荷がトラップされることはない。よって、ワードライン間隔を狭くすることができ、メモリセルの微細化が可能な半導体装置を提供することができる。
【００１４】
本発明は、前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である半導体装置とすることができる。本発明によれば、バーズビークが発生することなく、メモリセルの微細化が可能となる。
【００１５】
本発明は、前記絶縁膜ラインは、酸化シリコン膜を含む半導体装置とすることができる。本発明によれば、半導体基板にトレンチ部を形成する際、シリコン半導体基板とのエッチングの選択比を大きくすることができる。
【００１６】
本発明は、前記トレンチ部上に設けられた絶縁膜層を具備する半導体装置とすることができる。本発明によれば、チャネル間を確実に素子分離することができる。
【００１７】
本発明は、前記トレンチ部と前記絶縁膜層の間に設けられたバリア層を具備し、前記絶縁膜層は窒化シリコン膜を含み、前記バリア層は酸化シリコン膜を含み半導体装置とすることができる。本発明によれば、窒化シリコン膜のストレスによる剥がれ等を防止することができる。さらに、窒化シリコン膜中の水素がＯＮＯ膜に拡散し、特性が劣化することを防止することができる。
【００１８】
本発明は、前記トレンチ部の半導体基板内に、ビットラインと反対導電型のチャネルカット領域が形成された半導体装置とすることができる。本発明によれば、チャネル間の素子分離をより確実に行うことができる。
【００１９】
本発明は、前記トレンチ部の側面に形成された側壁を具備する半導体装置とすることができる。本発明によれば、チャネルカット領域とチャネルの距離を確保することができるため、Ｐ型領域からの空乏層により、チャネルが狭くなることを防止することができる。
【００２０】
本発明は、前記半導体基板と前記ゲート電極の間に設けられたＯＮＯ膜を具備する半導体装置とすることができる。本発明によれば、ＯＮＯ膜を有するフラッシュメモリにおいて、ワードライン両側のＯＮＯ膜への電荷のトラップを抑制することができる。
【００２１】
本発明は、半導体基板内のビットラインを形成する工程と、前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインを形成する工程と、前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法である。本発明によれば、トレンチ部を形成することにより、ワードラインの両側の半導体基板に電流が流れることはない。これより、ワードライン両側のＯＮＯ膜に電荷がトラップされることはない。よって、ワードライン間隔を狭くすることができ、メモリセルの微細化が可能な半導体装置の製造方法を提供することができる。
【００２２】
本発明は、前記ビットラインを形成する工程は、前記ゲート電極を構成すべき第１の金属層に形成された開口部の前記半導体基板に、イオン注入を行う工程を含み、前記絶縁膜ラインを形成する工程は、前記開口部および前記第１の金属層上に絶縁膜ライン層を堆積する工程と、前記絶縁膜ライン層を前記第１の金属層まで研磨する工程と、を含む半導体装置の製造方法とすることができる。本発明によれば、ビットラインと絶縁膜ラインをセルフアラインで形成することができる。よって、絶縁膜ラインをビットラインの長手方向に連続して形成することができる。また、絶縁膜ラインを第１の金属層の開口部内に形成することにより、絶縁膜ラインの側面を半導体基板に対し、概垂直とすることができる。これにより、メモリセルの微細化が可能となる。
【００２３】
本発明は、前記絶縁膜ラインを形成する工程は、酸化シリコン膜をＣＶＤ法で形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、バーズビークが発生することがなく、メモリセルの一層の微細化が可能となる。
【００２４】
本発明は、前記トレンチ部上に絶縁膜層を形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、チャネル間をより確実に素子分離することができる。
【００２５】
本発明は、前記トレンチ部上に酸化シリコン膜層を含むバリア層を形成する工程を有し、前記絶縁膜層を形成する工程は、前記バリア層上に窒化シリコン膜層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、窒化シリコン膜のストレスによる剥がれ等を防止することができる。さらに、窒化シリコン膜中の水素がＯＮＯ膜に拡散し、特性が劣化することを防止することができる。
【００２６】
本発明は、前記絶縁膜層の間の前記絶縁膜ラインに、前記ビットラインに接続するコンタクトホールを形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、コンタクトホールを形成する際、絶縁膜ラインを絶縁膜層に対し選択的にエッチングを行うことができる。これにより、ビットラインとコンタクトホールの露光時の合わせ余裕を確保する必要がなくメモリセルを微細化することができる。
【００２７】
本発明は、前記トレンチ部の前記半導体基板に、前記ビットラインと反対導電型のチャネルカット領域を形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、チャネル間の素子分離をより確実に行うことができる。
【００２８】
本発明は、前記チャネルカット領域を形成する工程は、前記絶縁膜ラインと前記ワードラインをマスクに前記トレンチ部にイオン注入を行う工程を含む半導体装置の製造方法とすることができる。本発明によれば、チャネルカット領域をトレンチ部とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００２９】
本発明は、前記トレンチ部の側部に側壁を形成する工程を有し、前記チャネルカット領域を形成する工程は、前記絶縁膜ライン、前記ワードライン、および前記側壁をマスクに前記トレンチ部にイオン注入を行う工程を含む半導体装置の製造方法とすることができる。本発明によれば、チャネルカット領域とチャネルの距離を確保することができるため、Ｐ型領域からの空乏層により、チャネルが狭くなることを防止することができる。さらに、チャネルカット領域をトレンチ部とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００３０】
本発明は、前記半導体基板上にＯＮＯ膜を形成する工程を有し、前記ゲート電極を形成する工程は、前記ＯＮＯ膜上にゲート電極を形成する工程である半導体装置の製造方法とすることができる。本発明によれば、ＯＮＯ膜を有するフラッシュメモリにおいて、ワードライン両側のＯＮＯ膜への電荷のトラップを抑制することができる。
【発明の効果】
【００３１】
本発明によれば、ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
【図面の簡単な説明】
【００３２】
【図１】図１は従来技術１に係るフラッシュメモリのメモリセルの上視図である。
【図２】図２は従来技術１に係るフラッシュメモリのメモリセルの断面図であり、図２（ａ）は図１のＡ−Ａ断面図であり、図２（ｂ）は図１のＢ−Ｂ断面図である。
【図３】図３は従来技術の課題を説明するための図であり、図３（ａ）はフラッシュメモリのメモリセルの上視図、図３（ｂ）は図３（ａ）のＢ−Ｂ断面図である。
【図４】図４は実施例１に係るフラッシュメモリのメモリセルの上視図である。
【図５】図５は実施例１に係るフラッシュメモリのメモリセルの断面図であり、図（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図である。
【図６】図６は実施例１に係るフラッシュメモリのメモリセルの断面図であり、図６（ａ）は図４のＤ−Ｄ断面図であり、図６（ｂ）は図４のＥ−Ｅ断面図である。
【図７】図７は実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図７（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図８】図８は実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図８（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図９】図９は実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）であり、図９（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図１０】図１０は実施例１に係るフラッシュメモリの製造方法を示す断面図（その４）であり、図１０（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図１１】図１１は実施例１に係るフラッシュメモリの製造方法を示す断面図（その５）であり、図１１（ａ）、（ｂ）、（ｃ）はそれぞれ図４のＡ−Ａ断面、Ｂ−Ｂ断面、Ｄ−Ｄ断面に相当する図である。
【図１２】図１２は実施例１に係るフラッシュメモリの製造方法を示す断面図（その６）であり、図１１（ａ）、（ｂ）、（ｃ）は図４のＣ−Ｃ断面に相当する図である。
【図１３】図１３は実施例２に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図１３（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１４】図１４は実施例２に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図１４（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１５】図１５は実施例２に係るフラッシュメモリの製造方法を示す断面図（その３）であり、図１５（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１６】図１６は実施例３に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図１６（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１７】図１７は実施例３に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図１７（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１８】図１８は実施例４に係るフラッシュメモリの製造方法を示す断面図（その１）であり、図１８（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【図１９】図１９は実施例４に係るフラッシュメモリの製造方法を示す断面図（その２）であり、図１９（ａ）、（ｂ）はそれぞれ図４のＡ−Ａ断面、Ｄ−Ｄ断面に相当する図である。
【発明を実施するための形態】
【００３３】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００３４】
図４は実施例１に係るフラッシュメモリの上視図（保護膜、配線層、層間絶縁膜は図示せず）である。図５（ａ）は図４のＡ−Ａ断面図であり、図５（ｂ）は図４のＢ−Ｂ断面図であり、図５（ｃ）は図４のＣ−Ｃ断面図である。図６（ａ）は図４のＤ−Ｄ断面図であり、図６（ｂ）は図４のＥ−Ｅ断面図である。図４を参照し、Ｐ型シリコン半導体基板１０（または半導体基板内に形成されたＰ型領域）内に埋め込まれ形成されたビットライン１４およびその上にビットライン１４の長手方向に連続して形成された絶縁膜ライン１８が図４の縦方向に延在している。さらに、図４では図示していないが、配線層３６がビットライン１４上をビットライン１４の長手方向に延在している。
【００３５】
ワードライン２０がビットラインの幅方向に延在している。ワードライン２０を複数本越える毎に、コンタクトホールが形成されている。コンタクトホール内はプラグ金属３４で埋め込まれており、ビットライン１４と配線層３６を接続している。これは、ビットライン１４は拡散層で形成されているため抵抗が高い。このため、メモリセルの書き込み・消去特性が劣化してしまう。そこで、この劣化を防止するため、ビットライン１４はワードライン２０を複数本越える毎に、低抵抗の配線層３６と接続している。
【００３６】
図５（ａ）を参照に、ワードライン２０長手方向のワードライン２０間の断面について説明する。ビットライン１４間の半導体基板１０にトレンチ部２２が形成されており、トレンチ部２２上に絶縁膜層２４として窒化シリコン膜が設けられている。半導体基板１０内にビットライン１４が埋め込まれている。その上には絶縁膜ライン１８として、酸化シリコン膜が設けられている。絶縁膜ライン１８および絶縁膜層２４上に層間絶縁膜３０が設けられている。層間絶縁膜３０上のビットライン１４上には配線層３６が設けられている。それらの上に、保護膜３８が設けられている。
【００３７】
図５（ｂ）を参照に、ワードライン２０長手方向のワードライン２０の断面について説明する。ビットライン１４間の半導体基板１０にはトレンチ部２２が設けられておらず、半導体基板１０内にチャネルが形成される。ビットライン１４間の半導体基板１０上にＯＮＯ膜１２が設けられている。ＯＮＯ膜１２上の絶縁膜ライン１８間にゲート電極１６が設けられている。半導体基板１０内に形成されたビットライン１４はソース領域およびドレイン領域として機能する。ビットライン１４上には絶縁膜ライン１８が設けられている。絶縁膜ライン１８およびゲート電極１６上にワードライン２０が接して設けられている。これにより、ゲート電極１６とワードライン２０が接続される。ワードライン２０上には層間絶縁膜３０が設けられ、その上は図５（ａ）と同じである。
【００３８】
図５（ｃ）を参照に、ワードライン２０長手方向のコンタクトホール３２を横切る断面について説明する。ビットライン１４間は図５（ａ）と同様であり、説明を省略する。ビットライン１４上にはコンタクトホールが形成され、プラグ金属３４が埋め込まれている。プラグ金属３４上に配線層３６が設けられ、ビットライン１４と配線層３６がコンタクトホールにより接続している。
【００３９】
図６（ａ）を参照に、ビットライン１４長手方向のビットライン１４間の断面について説明する。ワードライン２０間では、半導体基板１０にトレンチ部２２が形成されており、トレンチ部２２上に絶縁膜層２４が形成されている。ワードライン２０下では、トレンチ部２２は形成されておらず、半導体基板１０内にチャネルが形成される。半導体基板１０上にＯＮＯ膜１２、ＯＮＯ膜１２上にはゲート電極１６、ゲート電極１６上にワードライン１８が設けられている。ワードライン１６および絶縁膜層２４上に層間絶縁膜３０、層間絶縁膜３０上に保護膜３８が設けられている。
【００４０】
図６（ｂ）を参照に、ビットライン１４長手方向のビットライン１４の断面について説明する。半導体基板１０にはビットライン１４が埋め込まれ形成されている。ビットライン１４上には絶縁膜ライン１８が連続して形成されている。絶縁膜ライン１８上にワードライン２０が設けられている。ワードライン２０および絶縁膜ライン１８上に層間絶縁膜３０が設けられている。層間絶縁膜３０上に配線層３６が設けられ、配線層３６上に保護膜３８が設けられている。ビットライン１４と配線層３６はワードライン２０を複数本越える毎に、絶縁膜ライン１８および層間絶縁膜３０に形成されたコンタクトホール３２により接続している。コンタクトホール３２にはプラグ金属３４が埋め込まれている。
【００４１】
実施例１に係るフラッシュメモリにおいては、ビットライン１４間でありワードライン２０間の半導体基板１０に形成されたトレンチ部２２を具備している。これにより、従来技術１のように、ワードライン２０の両側の半導体基板１０中に電流が流れることはなく、ワードライン２０両側のＯＮＯ膜１２に電荷がトラップされることはない。よって、ワードライン２０間隔を狭くすることができ、メモリセルの微細化が可能となる。
【００４２】
従来技術２のようにワードラインが１層の場合、絶縁膜ライン１８を概垂直な形状とすることが難しい。絶縁膜ライン１８間へのワードライン２０の埋込性が悪くなるためである。そこで、実施例１のように、ゲート電極１６が絶縁膜ライン１８間に設けられ、その上にワードライン２０を重ねて接するように設ける。これにより、従来技術２の課題を解決することができる。また、ゲート電極１６とワードライン２０が接して設けられている。これにより、後の製造方法の説明で述べるように、トレンチ部２２を形成する際、従来技術３のように、複雑なエッチングをする必要がなくなる。
【００４３】
従来技術２および３のように絶縁膜ラインを熱酸化膜で形成すると、絶縁膜ライン１８の側面は斜面となり、バーズビークによりチャネル幅が狭くなり、メモリセルの微細化が難しい。そこで、実施例１のように、絶縁膜ライン１８の幅方向側面を、半導体基板１０の表面に対し概垂直とすることが好ましい。概垂直とは、ＬＯＣＯＳ構造の熱酸化シリコン膜を形成したのに比べ垂直に形成すことである。これにより、バーズビークが発生することなく、メモリセルの微細化が可能となる。
【００４４】
また、絶縁膜ライン１８は絶縁性があればよいが、実施例１のように絶縁膜ライン１８は酸化シリコン膜を含むことが好ましい。これにより、トレンチ部２２を形成する際、シリコン半導体基板１０とのエッチングの選択比を大きくすることができる。
【００４５】
さらに、実施例１のようにトレンチ部２２上に絶縁膜層２４を設けることが好ましい。これにより、チャネル間を確実に絶縁することができる。また、実施例１のように絶縁膜ライン１８を酸化シリコン膜、絶縁膜層２２を窒化シリコン膜とすることにより、酸化シリコン膜を窒化シリコン膜に対し選択的にエッチングを行うことができる。これにより、ビットライン１４とコンタクトホールの露光時の合わせ余裕を確保する必要がなくメモリセルを微細化することができる。
【００４６】
さらに、半導体基板１０とゲート電極１６の間にＯＮＯ膜１２を設けられている。このように、ＯＮＯ膜１２を有するフラッシュメモリにおいて、ワードライン２０両側のＯＮＯ膜１２への電荷のトラップを抑制することができる。
【００４７】
次に、図７ないし図１２を用い実施例１に係るフラッシュメモリの製造方法について説明する。図７ないし図１１は、各図（ａ）が図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）が図４のＢ−Ｂ断面に相当する断面図であり、各図（ｃ）が図４のＤ−Ｄ断面に相当する断面図である。図１２は図４のＣ−Ｃ断面に相当する断面図である。
【００４８】
図７を参照し、Ｐ型シリコン半導体基板１０（または半導体基板内のＰ型領域）上にＯＮＯ膜１２として、トンネル酸化膜（酸化シリコン膜）を熱酸化法で、トラップ層（窒化シリコン膜）、トップ酸化膜（酸化シリコン膜）をＣＶＤ法で形成する。ＯＮＯ膜１２上に、ゲート電極１６を構成すべき第１の金属層１６ａとして多結晶シリコン膜を形成する。第１の金属層１６ａ上にビットライン１４を形成する領域に開口部を設けたフォトレジスト４４を形成する。フォトレジスト４４をマスクに第１の金属層１６ａおよびＯＮＯ膜１２をエッチングし、開口部４８を形成する。これにより、図７（ａ）および（ｂ）のように、ビットライン１４および絶縁膜ライン１８を形成すべき領域に開口部４８が形成される。図７（ｃ）のように、ビットライン１４が形成されるビットライン１４間には連続して、第１の金属層１６ａが設けられている。開口部４８の側面は、半導体基板１０の表面に対し概垂直に形成する。なお、第１の金属層１６ａの膜厚は１００ｎｍ、開口部４８の幅（すなわちビットライン幅）は７０ｎｍ、ビットライン間距離は１６０ｎｍである。
【００４９】
図８を参照し、フォトレジスト４４をマスクに半導体基板１０に例えば砒素をイオン注入し、フォトレジスト４４を除去する。その後熱処理することにより、半導体基板１０内にＮ型のビットライン１４を形成する。高密度プラズマ型のＣＶＤ装置により、開口部４８を埋め込むように、開口部４８と第１の金属層１６ａ上に、約１８０ｎｍの膜厚を有する酸化シリコン膜層を堆積させる。高密度プラズマ型のＣＶＤ装置を用いることにより、アスペクト比が２．７と大きい開口部４８にも確実に酸化シリコン膜１８を埋め込むことができる。ＣＭＰ法を用い、酸化シリコン膜層を第１の金属層１６ａまで研磨する。これにより、ビットライン１４上に開口部４８に埋め込まれた絶縁膜ライン１８が形成される。なお、このとき、第１の金属層１６ａの膜厚は約９０ｎｍとなる。
【００５０】
このように、ビットライン１４と絶縁膜ライン１８がセルフアラインで形成することができる。よって、絶縁膜ライン１８をビットライン１４の長手方向に連続して形成することができる。また、絶縁膜ライン１８を開口部４８内に形成することにより、絶縁膜ライン１８の側面を半導体基板１０に対し、概垂直とすることができる。これにより、メモリセルの微細化が可能となる。さらに、ＣＶＤ法により絶縁膜ラインを形成することにより、バーズビークが発生することがなく、メモリセルの一層の微細化が可能となる。
【００５１】
図９を参照し、絶縁膜ライン１８および第１の金属層１６ａ上にワードライン２０を構成すべき第２の金属層２０ａを多結晶シリコン膜を用い形成する。第２の金属層２０ａ上に、ワードライン２０を形成する領域以外に開口部を設けたフォトレジスト４６を形成する。図９（ａ）のように、ワードライン１２間となるべき領域にはフォトレジスト４６は形成されておらず、図９（ｂ）のように、ワードライン１２となるべき領域にはフォトレジスト４６が形成される。なお、第２の金属層２０ａの膜厚（すなわちワードラインの膜厚）は１００ｎｍ、ワードライン幅は７５ｎｍ、ワードライン間隔は７５ｎｍである。
【００５２】
図１０を参照し、フォトレジスト４６をマスクに、第２の金属層２０ａ、第１の金属層１６ａおよびＯＮＯ膜１２をエッチングする。さらに、ビットライン１４間でありワードライン２０間の半導体基板１０に深さ４０ｎｍのトレンチ部２２を形成する。このとき、図１０（ａ）のように、ワードライン２０間の領域では、第２の金属層２０ａおよびビットライン１４間の第１の金属層１６ａがエッチングされる。さらに、ビットライン１４間の半導体基板１０にトレンチ部２２が形成される。ビットライン１４上には絶縁膜ライン１８が設けてある。絶縁膜ライン１８は、酸化シリコン膜で構成されている。そこで、酸化シリコン膜に対し多結晶シリコン膜等からなる第２の金属層２０ａおよび第１の金属層１６ａを選択的にエッチングすることにより、絶縁膜ライン１８を残存させることができる。これにより、半導体基板１０にトレンチ部２２を形成する際も、ビットライン１４がエッチングされることを防止することができる。
【００５３】
図１０（ｂ）のように、ワードライン２０を形成する領域は第１の金属層１６ａおよび第２の金属層２０ａが残存し、ゲート電極１６およびワードライン２０となる。よって、ビットライン１４間の半導体基板１０上にゲート電極１６が形成され、ゲート電極１６に接し、ビットライン１４幅方向に延在するワードライン２０が形成される。さらに、ビットライン１４の間でありワードライン２０の間の半導体基板１０にトレンチ部２２が形成される。トレンチ部２２の形成は少なくとも絶縁膜ライン１８をマスクに半導体基板１０をエッチングすることにより形成される。
【００５４】
従来技術３のように、第１の金属層１６ａと第２の金属層２０ａの間に酸化シリコン膜がある場合、第２の金属膜２０ａエッチング後、この酸化シリコン膜で停止してしまうか、エッチングに時間がかかってしまう。そこで、酸化シリコン膜のエッチングを別条件で行い、さらに、第１の金属層１６ａをエッチングする必要があった。実施例１では、ゲート電極１６上にワードライン２０、すなわち第１の金属層１６ａ上に第２の金属層２０ａを接して設けることにより、ＯＮＯ膜１２まで、連続してエッチングを行うことができ、上記複雑なエッチングは必要としない。
【００５５】
以上、説明したように、第１の金属層１６ａに形成された開口部４８により、ビットライン１４と絶縁膜ライン１８をセルフアラインで形成する。さらに、その上に、第２の金属層２０ａを形成する。そして、ワードライン２０、ゲート電極１６およびトレンチ部２２を形成するためのエッチングを、同一のマスクを用い行う。これにより、ワードライン２０、ゲート金属１６およびトレンチ部２２がセルフアラインで形成できる。よって、製造工程の削減を行うことができる。さらに、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００５６】
図１１を参照し、トレンチ部２２上に、トレンチ部２２を埋め込むように絶縁膜層２４として膜厚１００ｎｍの窒化シリコン膜をＣＶＤ法または高密度プラズマ型のＣＶＤ装置で形成する。その後、全面をエッチングする、またはＣＭＰ法を用い研磨することにより、絶縁膜層２４が埋め込まれる。絶縁膜層２４により、ワードライン２０下のチャネル間をより確実に素子分離することができる。
【００５７】
次に、図１２を参照し、コンタクトホール３２を形成する領域について説明する。図１２（ａ）は図１１と同じ製造工程の図である。コンタクトホールを形成する前は、図４のＡ−Ａ断面に相当する図１１（ａ）と同じ構成の断面となる。図１２（ｂ）を参照し、絶縁膜層２４および絶縁膜ライン１８上に層間絶縁膜３０として例えばＢＰＳＧ（Boro-Phospho Silicated Glass）等の酸化シリコン膜をＣＶＤ法を用い形成する。フォトレジストをマスクに、層間絶縁膜３０および絶縁膜層２４の間の絶縁膜ライン１８をエッチングし、ビットライン１４に接続するコンタクトホール３２を形成する。
【００５８】
層間絶縁膜３０および絶縁膜ライン１８は酸化シリコン膜であり、絶縁膜層２４は窒化シリコン膜である。そのため、酸化シリコン膜を窒化シリコン膜に対し選択的にエッチングを行うことができる。これにより、コンタクトホール３２を形成するフォトレジストの開口部がビットライン１４からずれた場合であっても、コンタクトホール３２がビットライン１４から外れて形成されることはない。コンタクトホール３２がビットライン１４から外れて形成されると、ビットライン１４と半導体基板１０間に接合電流が流れしまう。実施例１ではこれを防止することができる。これにより、ビットライン１４とコンタクトホールの露光時の合わせ余裕を確保する必要がなくメモリセルを微細化することができる。
【００５９】
図１２（ｃ）を参照し、コンタクトホール３２内に、例えばＴｉ／ＷＮまたはＴｉ／ＴｉＮ並びにＷ等の金属を埋め込み、プラグ金属３４を形成する。その後、配線層３６の形成、保護膜３８の形成を行い、実施例１にかかるフラッシュメモリが完成する。
【実施例２】
【００６０】
実施例２は絶縁膜層２４の底部および側部にバリア層を設けた例である。図１３ないし図１５は実施例２に係るフラッシュメモリの製造方法を示す図である。各図（ａ）は図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）は図４のＤ−Ｄ断面に相当する断面図である。図１３において、実施例１と同様に図１０までの製造工程を行う。実施例１と同じ構成要素は同じ符号を付し、説明を省略する。図１４を参照し、トレンチ部２２の上および側面、並びにＯＮＯ膜１２、絶縁膜ライン１８、ゲート電極１６およびワードライン２０の側面に酸化シリコン膜層を含むバリア層２６をＣＶＤ法で形成する。バリア層２６の膜厚は３０ｎｍである。バリア層２６上に絶縁膜層２４として窒化シリコン膜層をＣＶＤ法または高密度プラズマ型のＣＶＤ装置で形成する。その後、全面をエッチングする、またはＣＭＰ法を用い研磨することにより、絶縁膜層２４およびバリア層２６が埋め込まれる。その後、実施例１の図１２と同じ工程を行うことにより実施例２に係るフラッシュメモリが完成する。
【００６１】
実施例２に係るフラッシュメモリは実施例１と同様の効果を得ることができる。加えて、実施例２に係るフラッシュメモリは、トレンチ部２２と窒化シリコン膜である（含む）絶縁膜層２４の間に設けられた酸化シリコン膜である（を含む）バリア層２６を具備している。これにより、窒化シリコン膜のストレスによる剥がれ等を防止することができる。さらに、窒化シリコン膜中の水素がＯＮＯ膜１２に拡散し、特性が劣化することを防止することができる。バリア層２６は、剥がれ防止の目的としては少なくともトレンチ部２２上に形成され、ＯＮＯ膜１２とのバリアの目的としては、少なくともＯＮＯ膜１２の側面に形成されていることが好ましい。
【実施例３】
【００６２】
実施例３はトレンチ部２２にチャネルカット領域４０を設けた例である。図１６および図１７は実施例３に係るフラッシュメモリの製造方法を示す図である。各図（ａ）は図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）は図４のＤ−Ｄ断面に相当する断面図である。図１６を参照し、まず、実施例１と同様に図１０までの製造工程を行う。実施例１と同じ構成要素は同じ符号を付し、説明を省略する。その後、絶縁膜ライン１８およびワードライン２０をマスクに、トレンチ部２２の半導体基板１０に例えばボロンをイオン注入し、Ｐ型（ビットライン１４と反対導電型）のチャネルカット領域４０を形成する。イオン注入は、例えば注入エネルギ６５ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−３で行う。
【００６３】
図１７を参照に、実施例１の図１１と同様に、トレンチ部２２上に絶縁膜層２４として窒化シリコン膜を形成する。その後、実施例１の図１２と同じ工程を行うことにより実施例３に係るフラッシュメモリが完成する。
【００６４】
実施例３に係るフラッシュメモリは実施例１と同様の効果を得ることができる。加えて、実施例３に係るフラッシュメモリは、トレンチ部２２にＰ型のチャネルカット領域４０を有するため、ワードライン２０下のチャネル間の素子分離をより確実に行うことができる。さらに、絶縁膜ライン１８およびワードライン２０をマスクにチャネルカット領域４０を形成しているため、チャネルカット領域４０をトレンチ部２２とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【実施例４】
【００６５】
実施例４はトレンチ部２２の側面に側壁２８を形成し、チャネルカット領域４０を設けた例である。図１８および図１９は実施例４に係るフラッシュメモリの製造方法を示す図である。各図（ａ）は図４のＡ−Ａ断面に相当する断面図であり、各図（ｂ）は図４のＤ−Ｄ断面に相当する断面図である。図１８を参照し、まず、実施例１と同様に図１０までの製造工程を行う。実施例１と同じ構成要素は同じ符号を付し、説明を省略する。その後、サイドウォール法を用い、トレンチ部２２の側面に側壁２８を形成する。側壁２８の幅は、例えば１５ｎｍとする。側壁２８は例えば酸化シリコン膜または窒化シリコン膜で形成する。絶縁膜ライン１８、ワードライン２０および側壁２８をマスクに、半導体基板１０に例えばボロンを実施例３と同じ条件でイオン注入し、その後熱処理する。これにより、Ｐ型（ビットライン１４と反対導電型）のチャネルカット領域４０を形成する。
【００６６】
図１９を参照に、実施例１の図１１と同様に、トレンチ部２２上に絶縁膜層２４として窒化シリコン膜を形成する。その後、実施例１の図１２と同じ工程を行うことにより実施例４に係るフラッシュメモリが完成する。
【００６７】
実施例４に係るフラッシュメモリは実施例３と同様の効果を得ることができる。加えて、実施例４に係るフラッシュメモリは、チャネルカット領域４０とチャネルの距離を確保することができるため、Ｐ型領域からの空乏層により、チャネルが狭くなることを防止することができる。さらに、絶縁膜ライン１８、ワードライン２０および側壁２８をマスクにチャネルカット領域４０を形成しているため、チャネルカット領域４０をトレンチ部２２とセルフアラインに形成することができる。よって、製造工程の削減を行うことができる。また、露光時の合わせずれを考慮する必要がなくメモリセルの微細化を行うことができる。
【００６８】
なお、実施例２のようにバリア層２６を有するフラッシュメモリに、実施例３または実施例４のようなチャネルカット領域４０を設けることもできる。
【００６９】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【特許請求の範囲】
【請求項１】
半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備する半導体装置。
【請求項２】
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である請求項１記載の半導体装置。
【請求項３】
前記絶縁膜ラインは、酸化シリコン膜を含む請求項１または２記載の半導体装置。
【請求項４】
前記トレンチ部上に設けられた絶縁膜層を具備する請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記トレンチ部と前記絶縁膜層の間に設けられたバリア層を具備し、
前記絶縁膜層は窒化シリコン膜を含み、前記バリア層は酸化シリコン膜を含む請求項４記載の半導体装置。
【請求項６】
前記トレンチ部の半導体基板内に、ビットラインと反対導電型のチャネルカット領域が形成された請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記トレンチ部の側面に形成された側壁を具備する請求項６記載の半導体装置。
【請求項８】
前記半導体基板と前記ゲート電極の間に設けられたＯＮＯ膜を具備する請求項１から７のいずれか一項記載の半導体装置。
【請求項９】
半導体基板内のビットラインを形成する工程と、
前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインを形成する工程と、
前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、
前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法。
【請求項１０】
前記ビットラインを形成する工程は、前記ゲート電極を構成すべき第１の金属層に形成された開口部の前記半導体基板に、イオン注入を行う工程を含み、
前記絶縁膜ラインを形成する工程は、前記開口部および前記第１の金属層上に絶縁膜ライン層を堆積する工程と、前記絶縁膜ライン層を前記第１の金属層まで研磨する工程と、を含む請求項９記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜ラインを形成する工程は、酸化シリコン膜をＣＶＤ法で形成する工程を含む請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記トレンチ部上に絶縁膜層を形成する工程を有する請求項９から１１のいずれか一項記載の半導体装置の製造方法。
【請求項１３】
前記トレンチ部上に酸化シリコン膜層を含むバリア層を形成する工程を有し、
前記絶縁膜層を形成する工程は、前記バリア層上に窒化シリコン膜層を形成する工程を含む請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記絶縁膜層の間の前記絶縁膜ラインに、前記ビットラインに接続するコンタクトホールを形成する工程を有する請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
前記トレンチ部の前記半導体基板に、前記ビットラインと反対導電型のチャネルカット領域を形成する工程を有する請求項９から１４のいずれか一項記載の半導体装置の製造方法。
【請求項１６】
前記チャネルカット領域を形成する工程は、前記絶縁膜ラインと前記ワードラインをマスクに前記トレンチ部にイオン注入を行う工程を含む請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記トレンチ部の側部に側壁を形成する工程を有し、
前記チャネルカット領域を形成する工程は、前記絶縁膜ライン、前記ワードライン、および前記側壁をマスクに前記トレンチ部にイオン注入を行う工程を含む請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板上にＯＮＯ膜を形成する工程を有し、前記ゲート電極を形成する工程は、前記ＯＮＯ膜上にゲート電極を形成する工程である請求項９から１７のいずれか一項記載の半導体装置の製造方法。
【請求項１】
半導体基板内に形成されたビットラインと、
前記ビットライン上に前記ビットラインの長手方向に連続して設けられた絶縁膜ラインと、
前記ビットライン間の前記半導体基板上に設けられたゲート電極と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在したワードラインと、
前記ビットライン間であり前記ワードライン間の前記半導体基板に形成されたトレンチ部と、を具備する半導体装置。
【請求項２】
前記絶縁膜ラインの幅方向側面は、前記半導体基板の表面に対し、概垂直である請求項１記載の半導体装置。
【請求項３】
前記絶縁膜ラインは、酸化シリコン膜を含む請求項１または２記載の半導体装置。
【請求項４】
前記トレンチ部上に設けられた絶縁膜層を具備する請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記トレンチ部と前記絶縁膜層の間に設けられたバリア層を具備し、
前記絶縁膜層は窒化シリコン膜を含み、前記バリア層は酸化シリコン膜を含む請求項４記載の半導体装置。
【請求項６】
前記トレンチ部の半導体基板内に、ビットラインと反対導電型のチャネルカット領域が形成された請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記トレンチ部の側面に形成された側壁を具備する請求項６記載の半導体装置。
【請求項８】
前記半導体基板と前記ゲート電極の間に設けられたＯＮＯ膜を具備する請求項１から７のいずれか一項記載の半導体装置。
【請求項９】
半導体基板内のビットラインを形成する工程と、
前記ビットライン上に前記ビットラインの長手方向に連続して形成された絶縁膜ラインを形成する工程と、
前記ビットライン間の前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極上に接して設けられ、前記ビットラインの幅方向に延在するワードラインを形成する工程と、
前記ビットライン間であり前記ワードライン間の前記半導体基板に、トレンチ部を形成する工程と、を有し、
前記トレンチ部を形成する工程は、少なくとも前記絶縁膜ラインをマスクに前記半導体基板をエッチングする工程を含む半導体装置の製造方法。
【請求項１０】
前記ビットラインを形成する工程は、前記ゲート電極を構成すべき第１の金属層に形成された開口部の前記半導体基板に、イオン注入を行う工程を含み、
前記絶縁膜ラインを形成する工程は、前記開口部および前記第１の金属層上に絶縁膜ライン層を堆積する工程と、前記絶縁膜ライン層を前記第１の金属層まで研磨する工程と、を含む請求項９記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜ラインを形成する工程は、酸化シリコン膜をＣＶＤ法で形成する工程を含む請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記トレンチ部上に絶縁膜層を形成する工程を有する請求項９から１１のいずれか一項記載の半導体装置の製造方法。
【請求項１３】
前記トレンチ部上に酸化シリコン膜層を含むバリア層を形成する工程を有し、
前記絶縁膜層を形成する工程は、前記バリア層上に窒化シリコン膜層を形成する工程を含む請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記絶縁膜層の間の前記絶縁膜ラインに、前記ビットラインに接続するコンタクトホールを形成する工程を有する請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
前記トレンチ部の前記半導体基板に、前記ビットラインと反対導電型のチャネルカット領域を形成する工程を有する請求項９から１４のいずれか一項記載の半導体装置の製造方法。
【請求項１６】
前記チャネルカット領域を形成する工程は、前記絶縁膜ラインと前記ワードラインをマスクに前記トレンチ部にイオン注入を行う工程を含む請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記トレンチ部の側部に側壁を形成する工程を有し、
前記チャネルカット領域を形成する工程は、前記絶縁膜ライン、前記ワードライン、および前記側壁をマスクに前記トレンチ部にイオン注入を行う工程を含む請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板上にＯＮＯ膜を形成する工程を有し、前記ゲート電極を形成する工程は、前記ＯＮＯ膜上にゲート電極を形成する工程である請求項９から１７のいずれか一項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２３１１６３（Ｐ２０１２−２３１１６３Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１５１５３２（Ｐ２０１２−１５１５３２）
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００７−５２３２５７（Ｐ２００７−５２３２５７）の分割
【原出願日】平成１７年６月２８日（２００５．６．２８）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００７−５２３２５７（Ｐ２００７−５２３２５７）の分割
【原出願日】平成１７年６月２８日（２００５．６．２８）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
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