半導体装置及びその製造方法
【課題】本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板に設けられ、Y方向に延在する第1の溝15と、半導体基板に設けられ、第1の溝15と交差するXの方向に延在する第2の溝25と、第1及び第2の溝15,25に囲まれ、第2の溝25に露出された対向する第1及び第2の側面26a,26bを有するピラー26と、ゲート絶縁膜28を介して、ピラー26の第2の側面26bに接触するように、第2の溝25の下部に設けられた1つのゲート電極29と、ゲート電極29の側面とピラーの第1の側面26aとの間に配置された空隙と、を有する。
【解決手段】半導体基板に設けられ、Y方向に延在する第1の溝15と、半導体基板に設けられ、第1の溝15と交差するXの方向に延在する第2の溝25と、第1及び第2の溝15,25に囲まれ、第2の溝25に露出された対向する第1及び第2の側面26a,26bを有するピラー26と、ゲート絶縁膜28を介して、ピラー26の第2の側面26bに接触するように、第2の溝25の下部に設けられた1つのゲート電極29と、ゲート電極29の側面とピラーの第1の側面26aとの間に配置された空隙と、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、DRAM(Dynamic Random Access Memory)等の半導体装置の微細化が進められている。これにより、半導体装置を構成するトランジスタも微細化され、トランジスタの短チャネル効果が問題となる。
【0003】
このような問題を回避するための構造として、半導体基板の主面に対して垂直方向に延在するシリコンピラーをチャネルとして用いる縦型トランジスタ(「3次元トランジスタ」ともいう)が提案されている(例えば、特許文献1参照。)。
【0004】
特許文献1には、半導体基板に形成されたシリコンピラーと、ゲート絶縁膜を介して、シリコンピラーの第1の側面に設けられた第1のゲート電極と、ゲート絶縁膜を介して、前記第1の側面の反対側に位置するシリコンピラーの第2の側面に設けられた第2のゲート電極と、一対の不純物拡散領域と、前記第1及び第2のゲート電極と直交するビット線と、を有した半導体装置が開示されている。
【0005】
また、特許文献1には、シリコンピラーにゲート絶縁膜を形成後、シリコンピラー間に第1及び第2のゲート電極の母材となる導電膜を成膜し、その後、ドライエッチングにより該導電膜をエッチバックすることで、分離された第1及び第2のゲート電極を形成することが開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2010−219386号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、半導体装置の微細化がさらに進むと、シリコンピラー間の間隔が狭くなるため、シリコンピラー間に形成される溝のアスペクト比が高くなってしまう。
これにより、シリコンピラー間の中央に位置する不要な導電膜を、エッチバックにより除去することが難しくなるため、半導体基板の全面において、第1及び第2のゲート電極を形成することが困難となる。
【0008】
また、エッチバック量を増加させて、半導体基板の全面において第1及び第2のゲート電極を形成することが考えられるが、この場合、第1及び第2のゲート電極の厚さ(ピラーの側面と直交する方向の厚さ)が所望の厚さよりも薄くなるため、第1及び第2のゲート電極の抵抗値が増加してしまう。
さらに、シリコンピラーに第1及び第2のゲート電極を形成した場合、第1及び第2のゲート電極間の容量が大きくなってしまうという問題があった。
【課題を解決するための手段】
【0009】
本発明の一観点によれば、半導体基板に設けられ、第1の方向に延在する第1の溝と、前記半導体基板に設けられ、前記第1の溝と交差する第2の方向に延在する第2の溝と、前記第1及び第2の溝に囲まれ、前記第2の溝に露出された対向する第1及び第2の側面を有するピラーと、ゲート絶縁膜を介して、前記ピラーの第2の側面に接触するように、前記第2の溝の下部に設けられた1つのゲート電極と、前記ゲート電極と前記ピラーの第1の側面との間に設けられた空隙と、少なくとも前記空隙よりも上方に位置する前記第2の溝を埋め込むと共に、前記ゲート電極の上面を覆うゲート電極用埋め込み絶縁膜と、前記ピラーの上部に形成された上部不純物拡散領域と、前記ピラーの下部に形成された下部不純物拡散領域と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0010】
本発明の半導体装置によれば、ゲート絶縁膜を介して、ピラーの第2の側面に接触するように、第2の溝の下部に設けられた1つのゲート電極と、ゲート電極とピラーの第1の側面との間に設けられた空隙と、を有することにより、1つの溝に電気的に絶縁された2つのゲート電極を配置する従来の構成と比較して、ゲート電極の幅を十分に確保することが可能となるので、ゲート電極の抵抗値を小さくすることができる。
また、ゲート電極とピラーの第1の側面との間に空隙を設けることにより、ゲート電極間にピラーが介在することになる。このため、ピラーによるシールド効果により、ゲート電極間の容量を小さくすることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。
【図2A】図1に示すメモリセルアレイのA−A線方向の断面図である。
【図2B】図1に示すメモリセルアレイのB−B線方向の断面図である。
【図3A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図3B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図4A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図4B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図5A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図5B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図6A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図6B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図7A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図7B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図8A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図8B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図9A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図9B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図10A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図10B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図11A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図11B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図12A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図12B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図13A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図13B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図14A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図14B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図15A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図15B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図16A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図16B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図17A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図17B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図18A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その16)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図18B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その16)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図19A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その17)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図19B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その17)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図20A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その18)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図20B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その18)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図21A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その19)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図21B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その19)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図22A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その20)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図22B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その20)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図23A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その21)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図23B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その21)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図24A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その22)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図24B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その22)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図25A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その23)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図25B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その23)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図26A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのA−A線方向の切断面に対応する図である。
【図26B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのB−B線方向の切断面に対応する図である。
【図27A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図26Aに示すメモリセルアレイの切断面に対応する断面図である。
【図27B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図26Bに示すメモリセルアレイの切断面に対応する断面図である。
【図28A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図26Aに示すメモリセルアレイの切断面に対応する断面図である。
【図28B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図26Bに示すメモリセルアレイの切断面に対応する断面図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0013】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図2Aは、図1に示すメモリセルアレイのA−A線方向の断面図であり、図2Bは、図1に示すメモリセルアレイのB−B線方向の断面図である。
図1において、X方向はゲート電極29の延在方向(第2の方向)を示しており、Y方向はゲート電極29と交差するビット線21の延在方向(第1の方向)を示している。
また、図1では、説明の便宜上、図2A及び図2Bに示すメモリセルアレイ11の構成要素のうち、第1の溝15、ビット線21、第2の溝25、ピラー26、ゲート絶縁膜28、ゲート電極29、及びキャパシタ45のみを図示する。
図2A及び図2Bにおいて、図1に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。また、図1、図2A、及び図2Bでは、第1の実施の形態の半導体装置10の一例としてDRAM(Dynamic Random Access Memory)を挙げて以下の説明を行う。
【0014】
第1の実施の形態の半導体装置10は、図1、図2A、及び図2Bに示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路(図示せず)が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ(例えば、プレーナー型トランジスタ)が形成されている。
【0015】
次に、図1、図2A、及び図2Bを参照して、メモリセルアレイ11の構成について説明する。
メモリセルアレイ11は、半導体基板13と、素子分離領域(図示せず)と、第1の溝15と、第2の絶縁膜16と、ビットコンタクト18と、下部不純物拡散領域19と、ビット線21と、絶縁膜23と、ビット線用埋め込み絶縁膜24と、第2の溝25と、ピラー26と、第1の絶縁膜27と、ゲート絶縁膜28と、埋め込み型ワード線であるゲート電極29と、空隙31と、ゲート電極用埋め込み絶縁膜35と、上部不純物拡散領域36と、第1のエッチングストッパ膜38と、層間絶縁膜39,46,48と、第2のエッチングストッパ膜41と、サポート膜44と、キャパシタ45と、配線47と、縦型MOS(Metal Oxide Semiconductor)トランジスタ50と、を有する。
【0016】
図2A及び図2Bを参照するに、半導体基板13は、所定の濃度の不純物を含んだ基板である。半導体基板としては、例えば、p型のシリコン基板を用いることができる。以下、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板13には、素子分離用溝(図示せず)及び該素子分離用溝を埋め込む素子分離用絶縁膜(図示せず)により構成された素子分離領域(図示せず)と、該素子分離領域の内側に形成され、矩形とされた素子形成領域と、を有する。
上記素子分離用絶縁膜としては、シリコン酸化膜(SiO2膜)を用いる。上記素子分離領域の構造は、STI(Shallow Trench Isolation)と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
【0017】
図1及び図2Aを参照するに、第1の溝15は、半導体基板13に設けられている。第1の溝15は、Y方向(第1の方向)に延在しており、かつX方向(第2の方向)に対して複数配置されている。第1の溝15は、ビット線21を形成するための溝である。
【0018】
図2Aを参照するに、第2の絶縁膜16は、ビット線21の形成領域に対応する第1の溝15の下部の内面に設けられている。第2の絶縁膜16は、ビットコンタクト18が形成される開口部16Aを有する。開口部16Aは、ピラー26の第3の側面26cの一部を露出するように形成されている。第2の絶縁膜16としては、シリコン酸化膜(SiO2膜)を用いることができる。
【0019】
図2Aを参照するに、ビットコンタクト18は、第2の絶縁膜16に形成された開口部16Aを充填するように設けられている。ビットコンタクト18の材料としては、例えば、n型不純物(例えば、ヒ素(As))を含有した多結晶シリコン膜を用いることができる。
図2Aを参照するに、下部不純物拡散領域19は、ピラー26のうち、ビットコンタクト18と接触している部分(言い換えれば、開口部16Aから露出された半導体基板13)に形成されている。下部不純物拡散領域19は、n型不純物(例えば、ヒ素(As))を含んだソース/ドレイン領域である。図2Aに示す構造の場合、下部不純物拡散領域19は、ドレイン領域として機能する。
【0020】
図2Aを参照するに、ビット線21(埋め込み型ビット線)は、第2の絶縁膜16を介して、第1の溝15の下部15Aに設けられており、平坦な上面21aを有する。ビット線21は、Y方向に延在しており、X方向に対して複数配置されている(図1参照)。
ビット線21は、ビットコンタクト18と接触し、バリア膜として機能する第1の導電膜51と、第1の導電膜51よりも抵抗値の低い第2の導電膜52と、が順次積層された構成とされている。
【0021】
第1の導電膜51としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を用いることができる。また、第2の導電膜52としては、例えば、タングステン(W)を用いることができる。
ビット線21は、ビットコンタクト18と接触しており、ビットコンタクト18を介して、下部不純物拡散領域19と電気的に接続されている。
【0022】
図2Aを参照するに、絶縁膜23は、ビット線21の上面21a、及びビット線21よりも上方に位置するピラー26の第3及び第4の側面26c,26dを覆うように設けられている。絶縁膜23としては、例えば、SiON膜を用いることができる。
【0023】
図2Aを参照するに、ビット線用埋め込み絶縁膜24は、ビット線21及び絶縁膜23が配置された第1の溝15を埋め込むように設けられている。ビット線用埋め込み絶縁膜24の上面24aは、平坦な面とされており、上部不純物拡散領域36の上面36a(半導体基板13の主面13a)に対して略面一とされている。
ビット線用埋め込み絶縁膜24としては、例えば、HDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜)を用いることができる。
【0024】
図1及び図2Bを参照するに、第2の溝25は、第1の溝15と交差するX方向に延在するように、半導体基板13に設けられている。第2の溝25は、Y方向に対して複数配置されている。第2の溝25の深さは、第1の溝15の深さよりも浅い。第2の溝25の幅W1は、例えば、45nmとすることができる。
【0025】
図1、図2A、及び図2Bを参照するに、ピラー26は、第1及び第2の溝15,25に囲まれており、柱状形状とされている。ピラー26は、半導体基板13に第1及び第2の溝15,25を加工することで形成される。
図1に示すように、ピラー26は、平面視した状態において、四角形とされており、複数設けられている。複数のピラー26は、第2の溝25を介して、対向配置されると共に、マトリックス状に配置されている。
ピラー26は、第2の溝25により露出され、Y方向において対向する第1及び第2の側面26a,26bと、第1の溝15により露出され、X方向において対向する第3及び第4の側面26c,26dと、を有する。
【0026】
上記説明した複数のピラー26に、下部不純物拡散領域19、上部不純物拡散領域36、ゲート絶縁膜28、及びゲート電極29が形成されることで、3次元トランジスタである縦型MOSトランジスタ50が形成される。つまり、メモリセルアレイ11には、マトリックス状に複数の縦型MOSトランジスタ50が形成されている。
縦型MOSトランジスタ50は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ11では、上記縦型MOSトランジスタ50を複数備えることにより、4F2(Fは最小加工寸法)の最密レイアウトが実現可能である。
【0027】
図2Bを参照するに、第1の絶縁膜27は、ピラー26の側面26aを覆うように設けられている。第1の絶縁膜27は、第2の溝25の底面25aにおいてゲート絶縁膜28と接触している。第1の絶縁膜27としては、シリコン酸化膜(SiO2膜)を用いることができる。この場合、第1の絶縁膜27の厚さは、例えば、5nmとすることができる。
【0028】
図2Bを参照するに、ゲート絶縁膜28は、ピラー26の第2の側面26b、第2の溝25の下部25Aに配置されるゲート電極29の側面29a,29b、及びゲート電極29の底面29cを覆うように設けられている。ゲート絶縁膜28のうち、ゲート電極29の底面29cを覆う部分は、第2の溝25の底面25aに設けられており、第1の絶縁膜27と接触している。
また、ゲート電極29の側面29a(第1の絶縁膜27と対向するゲート電極29の側面)に設けられたゲート絶縁膜28は、ピラー26の第1の側面26aに設けられた第1の絶縁膜27から離間した位置に配置されている。
【0029】
ゲート絶縁膜28としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜28として単層のシリコン酸化膜(SiO2膜)を用いた場合、ゲート絶縁膜28の厚さは、例えば、5nmとすることができる。
【0030】
図2Bを参照するに、ゲート電極29は、バリア膜として機能する第1の導電膜54と、第1の導電膜54より抵抗値の低い第2の導電膜55と、が順次積層された構成とされている。
第1の導電膜54としては、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を用いることができる。また、第2の導電膜55としては、タングステン(W)を用いることができる。
【0031】
図1を参照するに、ゲート電極29は、X方向に延在しており、1つの第2の溝25に対して1つのみ設けられている。
図2Bを参照するに、ゲート電極29は、ゲート絶縁膜28を介して、第2の溝25の下部25Aに配置されている。ゲート電極29は、ゲート絶縁膜28を介して、第1の絶縁膜27と対向する側面29aと、ゲート絶縁膜28を介して、ピラー26の第2の側面26bと接触する側面29bと、ゲート絶縁膜28を介して、第2の溝25の底面25aと接触する底面29cと、半導体基板13の主面13aよりも下方に配置された平坦な上面29dと、を有する。
【0032】
ゲート電極29の側面29a,29b及び底面29cは、ゲート絶縁膜28により覆われている。ゲート電極29の幅W3は、ゲート電極29の側面29aに設けられたゲート絶縁膜28とピラー26の第1の側面26aに設けられた第1の絶縁膜27とが接触しない大きさとされている。
これにより、ゲート電極29の側面29aに設けられたゲート絶縁膜28と、ピラー26の第1の側面26aに設けられた第1の絶縁膜27との間に、空隙31を形成することが可能となる。第2の溝25の幅W1が45nm、ゲート絶縁膜28の厚さが5nmの場合、ゲート電極29の幅W3は、例えば、30nmとすることができる。
【0033】
図1及び図2Bを参照するに、空隙31は、ゲート電極29の側面29aに設けられたゲート絶縁膜28と、ピラー26の第1の側面26aに設けられた第1の絶縁膜27との間に形成されている。空隙31は、真空(大気圧よりも圧力が低い状態)とされている。
第2の溝25の幅W1が45nmで、かつゲート電極29の幅W3が30nmの場合、Y方向における空隙31の幅W2は、例えば、5nmとすることができる。
【0034】
このように、ゲート絶縁膜28を介して、第2の溝25の下部25Aに位置するピラー26の第2の側面26bに設けられ、かつ1つの第2の溝25に対して1つ配置されたゲート電極29と、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に配置された空隙と、を設けることにより、1つの溝に電気的に絶縁された2つのゲート電極を配置する従来の構成と比較してゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0035】
特に、ピラー26の微細化がさらに進展した場合、ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分全体にチャネルを形成することが可能となるため、1つのピラーを両側から挟み込むように配置されたダブルゲート構造とされたゲート電極と同様な効果を得ることができる。
【0036】
また、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を設けることにより、ゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0037】
図2Bを参照するに、ゲート電極用埋め込み絶縁膜35は、ゲート電極29の上面29dを覆うと共に、ゲート電極29の上面29dよりも上方に位置する第2の溝25を埋め込むように設けられている。
ゲート電極用埋め込み絶縁膜35の上面35aは、平坦な面とされており、上部不純物拡散領域36の上面36a(半導体基板13の主面13a)に対して略面一とされている。
ゲート電極用埋め込み絶縁膜35としては、埋め込み特性のあまり良くない成膜方法を用いて形成された絶縁膜を用いるとよい。具体的には、ゲート電極用埋め込み絶縁膜35としては、例えば、HDP法により成膜されたシリコン酸化膜(SiO2膜)を用いることができる。
【0038】
このように、埋め込み特性の悪い成膜方法により成膜された絶縁膜をゲート電極用埋め込み絶縁膜35として用いることで、ゲート電極用埋め込み絶縁膜35となる絶縁膜により、空隙31が埋め込まれてしまうことを防止できる。言い換えれば、埋め込み特性の悪い成膜方法により成膜された絶縁膜をゲート電極用埋め込み絶縁膜35として用いることで、空隙を真空にすることが可能となる。
【0039】
図2A及び図2Bを参照するに、上部不純物拡散領域36は、ピラー26の上部(具体的には、ピラー26の上端)に形成されている。上部不純物拡散領域36の上面36aは、平坦な面とされており、ゲート電極29の上面29dよりも上方に配置されている。上部不純物拡散領域36の上面36aは、半導体基板13の主面13aに相当する面である。
上部不純物拡散領域36は、n型不純物(例えば、ヒ素(As))を含んだソース/ドレイン領域である。図2A及び図2Bに示すメモリセル11の構造の場合、上部不純物拡散領域36は、ソース領域として機能する。
【0040】
図2A及び図2Bを参照するに、第1のエッチングストッパ膜38は、絶縁膜23の上端、ビット線用埋め込み絶縁膜24の上面24a、第1の絶縁膜27の上端、ゲート絶縁膜28の上端、及びゲート電極用埋め込み絶縁膜35の上面35aに設けられている。
第1のエッチングストッパ膜38としては、シリコン窒化膜(SiN膜)を用いる。この場合、第1のエッチングストッパ膜38の厚さは、例えば、50nmとすることができる。
図2A及び図2Bを参照するに、層間絶縁膜39は、第1のエッチングストッパ膜38の上面に設けられている。層間絶縁膜39としては、シリコン酸化膜(SiO2膜)を用いる。この場合、層間絶縁膜39の厚さは、例えば、400nmとすることができる。
【0041】
図2A及び図2Bを参照するに、第2のエッチングストッパ膜41は、層間絶縁膜39の上面に設けられている。第2のエッチングストッパ膜41としては、シリコン窒化膜(SiN膜)を用いる。この場合、第2のエッチングストッパ膜41の厚さは、例えば、50nmとすることができる。
【0042】
図2A及び図2Bを参照するに、サポート膜44は、第2のエッチングストッパ膜41の上方で、かつ第2のエッチングストッパ膜41から離間した位置に設けられている。サポート膜44としては、シリコン窒化膜(SiN膜)を用いる。サポート膜44は、後述する複数の下部電極57の上端側の外周側面57aと接触している。これにより、サポート膜44は、複数の下部電極57を連結している。
図2Bを参照するに、サポート膜44には、貫通部61が形成されている。貫通部61は、ウエットエッチングにより、後述する図21Bに示す層間絶縁膜42を除去するためのエッチング液の導入口である。この層間絶縁膜42は、図示していない周辺回路領域に形成されている。
【0043】
サポート膜44と第2のエッチングストッパ膜41との間には、上記層間絶縁膜42が除去されることにより形成される空間62が設けられている。サポート膜44と第2のエッチングストッパ膜41との間隔は、図21Bに示す層間絶縁膜42の厚さと等しく、例えば、900nmとすることができる。
また、サポート膜44の厚さは、例えば、100μmとすることができる。なお、図2Bでは、1つの貫通部61のみ図示しているが、実際には、サポート膜44には複数の貫通部61が形成されている。
【0044】
図2A及び図2Bを参照するに、キャパシタ45は、MIMキャパシタであり、上部不純物拡散領域36の上面36aに設けられている。キャパシタ45は、複数のピラー26に対してそれぞれ1つ設けられている。つまり、メモリセルアレイ11は、複数のキャパシタ45を有する。
キャパシタ45は、1つの下部電極57と、複数の下部電極57に亘るように形成された容量絶縁膜58(言い換えれば、複数の下部電極57に対して共通の容量絶縁膜)と、容量絶縁膜58の表面を覆う上部電極59(言い換えれば、複数の下部電極57に対して共通の上部電極)と、を有する。
【0045】
下部電極57は、王冠形状とされている。下部電極57は、サポート膜44により他の下部電極57と連結されている。下部電極57を構成する膜としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を用いることができる。
【0046】
容量絶縁膜58は、複数の下部電極57の内面、第2のエッチングストッパ膜41とサポート膜44との間に位置する複数の下部電極57の外周側面57a、第2のエッチングストッパ膜41の上面41a、サポート膜44の上面44a及び下面44b、及び貫通部61を構成するサポート膜44の側面を覆うように設けられている。
容量絶縁膜58としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とを順次積層した積層膜を用いることができる。
【0047】
上部電極59は、容量絶縁膜58を介して、複数の下部電極57、貫通部61、及び空間62を充填すると共に、サポート膜44の上面44aに位置する容量絶縁膜58上に形成されている。
上部電極59の上面59aは、平坦な面とされている。上部電極59構成する膜としては、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【0048】
図2A及び図2Bを参照するに、層間絶縁膜46は、上部電極59の上面59aに設けられている。層間絶縁膜46としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
配線47は、層間絶縁膜46の上面に設けられている。配線47は、下層に配置された上部電極59と電気的に接続されている。
層間絶縁膜48は、配線47を覆うように、層間絶縁膜46上に設けられている。層間絶縁膜48としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
【0049】
第1の実施の形態の半導体装置によれば、ゲート絶縁膜28を介して、第2の溝25の下部25Aに位置するピラー26の第2の側面26bに設けられ、かつ1つの第2の溝25に対して1つ配置されたゲート電極29と、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に配置された空隙31と、を設けることにより、1つの溝に電気的に絶縁された2つのゲート電極を配置する従来の構成と比較してゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0050】
また、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を設けることにより、第1の方向において隣り合うゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0051】
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、図18B、図19A、図19B、図20A、図20B、図21A、図21B、図22A、図22B、図23A、図23B、図24A、図24B、図25A、及び図25Bは、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、図21A、図22A、図23A、図24A、及び図25Aは、図2Aに示すメモリセルアレイ11の切断面に対応する断面図である。
【0052】
また、図3B、図4B、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17B、図18B、図19B、図20B、図21B、図22B、図23B、図24B、及び図25Bは、図2Bに示すメモリセルアレイ11の切断面に対応する断面図である。
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、図18B、図19A、図19B、図20A、図20B、図21A、図21B、図22A、図22B、図23A、図23B、図24A、図24B、図25A、及び図25Bにおいて、図2A及び図2Bに示すメモリセルアレイ11と同一構成部分には同一符号を付す。
【0053】
次に、図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、図18B、図19A、図19B、図20A、図20B、図21A、図21B、図22A、図22B、図23A、図23B、図24A、図24B、図25A、及び図25Bを参照して、本発明の第1の実施の形態に係る半導体装置10に設けられたメモリセルアレイ11の製造方法について説明する。
【0054】
始めに、図3A及び図3Bに示す工程では、半導体基板13に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜(シリコン酸化膜(SiO2膜))を形成することで、素子分離領域(図示せず)を形成する。これにより、該素子分離領域の内側に配置された素子形成領域(活性領域)を形成する。
半導体基板13としては、例えば、p型のシリコン基板を用いることができる。以下、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
【0055】
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板13の主面13aに、溝状の開口部71aを有したシリコン窒化膜よりなる第1のハードマスク71を形成する。開口部71aは、図2Aに示す第1の溝15の形成領域に対応する半導体基板13の主面13aを露出するように形成する。
【0056】
次いで、第1のハードマスク71をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部71aの下方に位置する半導体基板13をエッチングすることで、Y方向に延在する第1の溝15を複数形成する(図1参照)。
次いで、第1の溝15の下部15Aの内面(具体的には、下部15Aを構成する側面15a,15b及び底面15c)を覆うように第2の絶縁膜16を形成する。具体的には、第2の絶縁膜16としてシリコン酸化膜(SiO2膜)を形成する。
なお、この段階では、第2の絶縁膜16には、先に説明した図2Aに示す開口部16Aは形成されていない。
【0057】
次いで、第2の絶縁膜16を介して、開口部16Aの形成領域よりも低い位置にある第1の溝15を埋め込むように、ヒ素(As)を含有した多結晶シリコン膜(図示せず)を形成する。次いで、第2の絶縁膜16のうち、ビットコンタクト18の形成領域に対応する部分を選択的にエッチングすることで、第1の溝15の下部の側面15a(言い換えれば、ピラー26の形成領域に対応する半導体基板13)を露出する開口部16Aを形成する。
【0058】
次いで、ヒ素(As)を含有した多結晶シリコン膜(図示せず)上に、ヒ素(As)を含有した多結晶シリコン膜(図示せず)を成長させることで、多結晶シリコン膜(図示せず)により第1の溝15内を埋め込む。
次いで、エッチバックにより、第1の溝15に形成されたヒ素(As)を含有した多結晶シリコン膜(図示せず)を選択的に除去することで、開口部16Aのみにヒ素(As)を含有した多結晶シリコン膜(図示せず)を残存させる。
これにより、開口部16Aに、ヒ素(As)を含有した多結晶シリコン膜(図示せず)よりなり、かつ第1の溝15の下部15Aの側面15aと接触するビットコンタクト18を形成する。
【0059】
次いで、CVD法により、所定の温度(例えば、650℃)に加熱された雰囲気内で、ビット線21の母材となる第1及び第2の導電膜51,52を成膜する。
具体的には、第1の導電膜51として、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を成膜し、次いで、第2の導電膜52としてタングステン(W)膜を成膜する。
【0060】
このとき、上記第1及び第2の導電膜51,52の成膜時の熱により、ビットコンタクト18に含まれるヒ素(As)が第1の溝15の下部に対応する半導体基板13に熱拡散する。これにより、第1の溝15の下部15A(言い換えれば、ピラー26の下部となる半導体基板13)に、下部不純物拡散領域19が形成される。
次いで、上記第1及び第2の導電膜51,52をエッチバックして、第1の溝15の下部15Aに第1及び第2の導電膜51,52を残存させることで、Y方向に延在するビット線21(図1参照)を形成する。
【0061】
次いで、ビット線21の上面21a、ビット線21よりも上方に位置する第1の溝15の側面15a,15b、及び開口部71aの側面を構成する第1のハードマスク71の面を覆う絶縁膜23を形成する。絶縁膜23としては、例えば、SiON膜を用いることができる。
【0062】
次いで、絶縁膜23が形成された第1の溝15、及び絶縁膜23が形成された開口部71aを埋め込むと共に、第1のハードマスク71の上面71bに対して略面一とされた上面24bを有したビット線用埋め込み絶縁膜24を形成する。
具体的には、HDP(High Density Plasma)法により、絶縁膜23が形成された第1の溝15及び開口部71aをシリコン酸化膜(SiO2膜)で埋め込み、その後、CMP(Chemical Mechanical Polishing)法により、第1のハードマスク71の上面71bが露出するまでシリコン酸化膜(SiO2膜)を研磨することで、平坦な上面24bを有したビット線用埋め込み絶縁膜24を形成する。
【0063】
次いで、ビット線用埋め込み絶縁膜24の上面24b、及び第1のハードマスク71の上面71bを覆うように、シリコン窒化膜よりなる第2のハードマスク72を形成する。第2のハードマスク72の厚さは、例えば、15nmとすることができる。
なお、以下の説明では、第1及び第2のハードマスク71,72により構成され、シリコン窒化膜よりなるハードマスクをハードマスク73という。
【0064】
次いで、図4A及び図4Bに示す工程では、図4Bに示すように、ホトリソグラフィ技術及びドライエッチング法により、ハードマスク73に、溝状の開口部73a(開口部71aと交差する開口部)を形成する。
このとき、開口部73aは、第2の溝25(図2B参照)の形成領域に対応する半導体基板13の主面13aを露出するように形成する。
【0065】
次いで、図5A及び図5Bに示す工程では、ハードマスク73をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部73aの下方に位置する半導体基板13をエッチングすることで、X方向に延在し、かつ第1の溝15と交差する第2の溝25を複数形成する(図1参照)。
これにより、第1及び第2の溝15,25に囲まれ、第2の溝25に露出された対向する第1及び第2の側面26a,26bを有し、かつ下部に下部不純物拡散領域19が形成されたピラー26が複数形成される。複数のピラー26は、第2の溝25を介して、対向するように形成される。また、第2の溝25の幅W1は、例えば、45nmとすることができる。
【0066】
次いで、ハードマスク73の上面73b及び側面73c,73d、及び第2の溝25の内面(具体的には、第2の溝25の底面25a、及びピラー26の側面26a,26b)を覆う第1の絶縁膜27を形成する。
具体的には、熱酸化法により、第1の絶縁膜27としてシリコン酸化膜(SiO2膜)を形成する。この場合、第1の絶縁膜27の厚さは、例えば、5nmとすることができる。
【0067】
次いで、図6A及び図6Bに示す工程では、第1の絶縁膜27を介して、ピラー26の第1の側面26a及びハードマスク73の側面73cを覆う第1のサイドウォール膜75−1と、第1の絶縁膜27を介して、ピラー26の第2の側面26b及びハードマスク73の側面73dを覆う第2のサイドウォール膜75−2と、を同時に形成する。これにより、第2のサイドウォール膜75−2は、第1のサイドウォール膜75−1と対向配置される。
具体的には、図5A及び図5Bに示す構造体の上面(第2の溝25の内面も含む)を覆うシリコン窒化膜(SiN膜)を成膜し、次いで、該シリコン窒化膜(SiN膜)を全面エッチバックすることで、シリコン窒化膜(SiN膜)よりなる第1及び第2のサイドウォール膜75−1,75−2を同時に形成する。
【0068】
次いで、図7A及び図7Bに示す工程では、第1及び第2のサイドウォール膜75−1,75−2、及び第1の絶縁膜27が形成された第2の溝25を埋め込み絶縁膜77で埋め込む。
具体的には、HDP法により、第1及び第2のサイドウォール膜75−1,75−2、及び第1の絶縁膜27が形成された第2の溝25を埋め込むように、シリコン酸化膜(SiO2膜)を成膜することで、シリコン酸化膜(SiO2膜)よりなる埋め込み絶縁膜77を形成する。
このとき、第1の絶縁膜27の上面27aにもシリコン酸化膜(SiO2膜)よりなる絶縁膜76が成膜される。
【0069】
次いで、図8A及び図8Bに示す工程では、シリコン酸化膜が選択的にエッチングされる条件を用いたエッチバックにより、ハードマスク73の上面73bに成膜された第1の絶縁膜27及び埋め込み絶縁膜77(共に、シリコン酸化膜(SiO2膜))を除去すると共に、開口部73aの上端に形成された埋め込み絶縁膜77の一部を除去することで凹部79を形成する。
このとき、エッチバック後の埋め込み絶縁膜77の上面77aが、ハードマスク73の上面73bから半導体基板13の主面13aとの間に配置されるように、上記エッチバックを行なう。第1及び第2のサイドウォール膜75−1,75−2の上端面を基準としたときの凹部79の深さD1は、例えば、30nmとすることができる。
【0070】
次いで、図9A及び図9Bに示す工程では、第1の絶縁膜27の上端面、ハードマスク73の上面73b、埋め込み絶縁膜77の上面77aから突出した第1及び第2のサイドウォール膜75−1,75−2、及び凹部79の内面を覆うアモルファスシリコン膜82を形成する。
【0071】
具体的には、LP−CVD(Low Pressure Chemical Vapor Deposition)法により、アモルファスシリコン膜82を形成する。
このとき、アモルファスシリコン膜82の厚さは、凹部79が完全に埋め込まれないような厚さに設定する。凹部79の深さD1が30nmの場合、アモルファスシリコン膜82の厚さは、例えば、10nmとすることができる。
【0072】
次いで、第1のサイドウォール膜75−1と対向する第2のサイドウォール膜75−2の側面に形成されたアモルファスシリコン膜82にイオンが注入さない方向から斜めイオン注入を行なうことで、アモルファスシリコン膜82にイオンを注入する。
これにより、イオンが注入されたアモルファスシリコン膜82のエッチング速度を、イオンが注入されていないアモルファスシリコン膜82のエッチング速度よりも遅くすることができる。
イオン種としては、例えば、BF2を用いることができ、この場合、斜めイオン注入する際のエネルギーは、例えば、5KeVとすることができる。また、この場合の注入角度αは、15〜30degの範囲内で適宜選択することができる。
【0073】
次いで、図10A及び図10Bに示す工程では、図10Bに示すように、ウエットエッチングにより、アモルファスシリコン膜82のうち、イオンが注入されていない部分(エッチング速度の速い部分)を選択的に除去することで、アモルファスシリコン膜82から第2のサイドウォール膜75−2の側面75−2aを露出させる。
アモルファスシリコン膜82を選択的に除去する際に使用するエッチング液としては、例えば、アンモニア水を用いることができる。
【0074】
なお、第1のサイドウォール膜75−1を覆うアモルファスシリコン膜82は、先に説明した図9A及び図9Bに示す工程において、イオン注入されているため、イオン注入されていないアモルファスシリコン膜82と比較してエッチング速度が遅い。このため、上記ウエットエッチング後において、第1のサイドウォール膜75−1は、アモルファスシリコン膜82に覆われた状態で残存する。
また、図10A及び図10Bに示すアモルファスシリコン膜82は、後述する図11A及び図11Bに示す工程において、エッチングマスクとして機能する。
【0075】
次いで、図11A及び図11Bに示す工程では、図10A及び図10Bに示すアモルファスシリコン膜82をエッチングマスクとするウエットエッチングにより、第2のサイドウォール膜75−2を選択的に除去する。
具体的には、図10A及び図10Bに示すアモルファスシリコン膜82をエッチングマスクとして、熱燐酸により、シリコン窒化膜(SiN膜)よりなる第2のサイドウォール膜75−2を除去する。このとき、シリコン窒化膜(SiN膜)よりなる第1のサイドウォール膜75−1は、アモルファスシリコン膜82に覆われているため、第2のサイドウォール膜75−2のみが選択的にエッチングされる。
【0076】
次いで、図12A及び図12Bに示す工程では、ドライエッチングにより、イオン注入されたアモルファスシリコン膜82を選択的に除去する。
【0077】
次いで、図13A及び図13Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチングするエッチング液を用いたウエットエッチングにより、シリコン酸化膜(SiO2膜)よりなる図12Bに示す埋め込み絶縁膜77を除去する。
このとき、図13Aに示す絶縁膜23の上端面、及びビット線用埋め込み絶縁膜24の上面24bは、シリコン窒化膜(SiN膜)よりなる第2のハードマスク膜72で覆われている。
【0078】
そのため、埋め込み絶縁膜77を除去するウエットエッチングにより、シリコン酸化膜(SiO2膜)よりなる絶縁膜23及びビット線用埋め込み絶縁膜24がエッチングされることはない。
また、上記ウエットエッチングにより、第1のサイドウォール膜75−1に覆われていない第1の絶縁膜27(シリコン酸化膜(SiO2膜))は、埋め込み絶縁膜77と共に除去される。
これにより、第2の溝25の底面25aの一部、ピラー26の側面26b、及びハードマスク73の側面73dが露出される。
【0079】
次いで、図14A及び図14Bに示す工程では、第2の溝25の底面25a、ハードマスク73の上面73b及び側面73d、及び第1のサイドウォール膜75−1を覆うゲート絶縁膜28を形成する。
ゲート絶縁膜28としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
【0080】
ゲート絶縁膜28として単層のシリコン酸化膜(SiO2膜)を用いた場合、ゲート絶縁膜28の厚さは、例えば、5nmとすることができる。
なお、この段階でのゲート絶縁膜28は、先に説明した図2Bに示すゲート絶縁膜28よりも広い領域に形成されている。図14Bに示すゲート絶縁膜28は、後述する図16A及び図16Bに示す工程において、パターニングされることで、図2Bに示すゲート絶縁膜28となる。
【0081】
次いで、図15A及び図15Bに示す工程では、CVD法により、ゲート絶縁膜28が形成された第2の溝25内に、バリア膜として機能する第1の導電膜54と、第1の導電膜54より抵抗値の低い第2の導電膜55とを順次成膜することで、第2の溝25を埋め込む。第1及び第2の導電膜54,55は、ゲート電極29の母材となる導電膜である。
具体的には、第1の導電膜54としてチタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を成膜した後、第2の導電膜55としてタングステン(W)膜を成膜する。
【0082】
次いで、第1及び第2の導電膜54,55を全面エッチバックして、第2の溝25の下部25Aに、第1及び第2の導電膜54,55を残存させる。これにより、ゲート絶縁膜28を介して、第2の溝25の下部25Aに、第1及び第2の導電膜54,55よりなる1つのゲート電極29が形成される。
このとき、ゲート電極29の上面29dが、半導体基板13の主面13aよりも下方に位置するように、上記エッチバックを行なう。
第2の溝25の幅W1が45nmの場合、ゲート電極29の幅W3は、例えば、30nmとすることができる。
【0083】
このように、第2の溝25を埋め込む第1及び第2の導電膜54,55を成膜した後、第1及び第2の導電膜を全面エッチバックして、第2の溝25の下部25Aに第1及び第2の導電膜54,55よりなる1つのゲート電極29を形成することにより、1つの溝を埋め込む導電膜を2つに分断するためのドライエッチングを行なう従来のダブルゲート構造(1つの溝に2つのゲート電極を配置した構造)と比較してゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0084】
特に、ピラー26の微細化がさらに進展した場合、ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分全体にチャネルを形成することが可能となるため、1つのピラーを両側から挟み込むように配置されたダブルゲート構造とされたゲート電極と同様な効果を得ることができる。
【0085】
次いで、図16A及び図16Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチング可能な異方性エッチング(具体的には、ドライエッチング)により、半導体基板13の主面13aよりも上方に形成されたゲート絶縁膜28及び第1の絶縁膜27を除去する。
次いで、熱燐酸を用いたウエットエッチングにより、ゲート絶縁膜28及び第1の絶縁膜27から露出され、シリコン窒化膜(SiN膜)よりなるハードマスク73及び第1のサイドウォール膜75−1を選択的に除去する。
【0086】
これにより、ゲート電極29の側面29aに形成されたゲート絶縁膜28と、ピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、空隙31が形成される。
第2の溝25の幅W1が45nmで、かつゲート電極29の幅W3が30nmの場合、空隙31の幅W2は、例えば、5nmとすることができる。
【0087】
次いで、図17A及び図17Bに示す工程では、真空雰囲気下において、埋め込み特性の悪い成膜装置(図示せず)を用いて、第1の絶縁膜27、ゲート絶縁膜28、及びゲート電極29が形成された第2の溝25の上部25Bを埋め込むと共に、第2の溝25の下部25Aに形成された空隙31を埋め込まない、ゲート電極用埋め込み絶縁膜35を形成する。
この段階では、半導体基板13の主面13aよりも上方の位置にもゲート電極用埋め込み絶縁膜35が成膜される。
【0088】
具体的には、上記埋め込み特性の悪い成膜装置としてHDP−CVD装置を用いて、シリコン酸化膜(SiO2膜)を成膜することでゲート電極用埋め込み絶縁膜35を形成する。
このように、真空雰囲気下において、埋め込み特性の悪い成膜装置(図示せず)を用いて成膜されるゲート電極用埋め込み絶縁膜35により、空隙31の上方に位置する第2の溝25の上部25Bを埋め込むことで、幅W2の狭い空隙31がゲート電極用埋め込み絶縁膜35で埋め込まれることがなくなるため、空隙31を真空にすることができる。
【0089】
このように、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を形成することにより、第1の方向において隣り合うゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0090】
次いで、図18A及び図18Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチング可能な条件を用いたエッチバックにより、図17A及び図17Bに示す半導体基板13の主面13aであるピラー26の上面よりも上方に形成された絶縁膜23、ビット線用埋め込み絶縁膜24、及びゲート電極用埋め込み絶縁膜35(言い換えれば、これら不要な絶縁膜)を除去することで、半導体基板13の主面13aを露出させる。
これにより、絶縁膜23の上端面、ビット線用埋め込み絶縁膜24の上面24a、及びゲート電極用埋め込み絶縁膜35の上面35aは、半導体基板13の主面13aに対して略面一となる。
【0091】
次いで、ピラー26の上面である半導体基板13の主面13aに、n型不純物としてヒ素(As)をドーピングし、その後、ヒ素(As)を熱拡散させることで、ピラー26の上部(具体的には、上端)に上部不純物拡散領域36を形成する。これにより、複数のピラー26に縦型MOSトランジスタ50が形成される。
上部不純物拡散領域36の。上面36aは、ピラー26の上面(半導体基板13の主面13a)に対して略面一となる
【0092】
次いで、図19A及び図19Bに示す工程では、図示していない周辺回路領域に、周知の手法により周辺回路用トランジスタとしてプレーナー型トランジスタ(図示せず)を形成する。
次いで、周辺回路用トランジスタが形成された図18A及び図18Bに示す構造体上に、第1のエッチングストッパ膜38と、層間絶縁膜39と、第2のエッチングストッパ膜41と、層間絶縁膜42と、サポート膜44と、を順次成膜する。
【0093】
具体的には、例えば、第1のエッチングストッパ膜38として厚さ50nmのシリコン窒化膜(SiN膜)と、層間絶縁膜39として厚さ400nmのシリコン酸化膜(SiO2膜)と、第2のエッチングストッパ膜41として厚さ50nmのシリコン窒化膜(SiN膜)と、層間絶縁膜42として厚さ900nmのシリコン酸化膜(SiO2膜)と、サポート膜44として厚さ100nmのシリコン窒化膜(SiN膜)と、を順次成膜する。
【0094】
第1のエッチングストッパ膜38は、異方性エッチング(具体的には、ドライエッチング)により、第2のエッチングストッパ膜41、層間絶縁膜である第1及び層間絶縁膜39,42、及びサポート膜44を貫通するシリンダ孔85(図20A及び図20B参照)を形成する際のエッチングストッパ膜として機能する。
【0095】
また、第2のエッチングストッパ膜41は、後述する図22A及び図22Bに示す工程において、ウエットエッチングにより、メモリセル領域に形成された層間絶縁膜42を除去する際、第2のエッチングストッパ膜41よりも下層に配置された構成がエッチングされることを防ぐ機能を有する。つまり、第2のエッチングストッパ膜41は、ウエットエッチング時のストッパ膜として機能する。
【0096】
また、第2のエッチングストッパ膜41は、複数の下部電極57の下部を連結することで、後述する図22A及び図22Bに示す工程において、メモリセル領域に形成された層間絶縁膜42を除去した際、複数の下部電極57を連結する機能を有する。
また、この段階でのサポート膜44には、先に説明した図2Bに示す貫通部61はまだ形成されていない。つまり、図19A及び図19Bに示すサポート膜44は、パターニングされていないシリコン窒化膜(SiN膜)である。
【0097】
次いで、図20A及び図20Bに示す工程では、異方性エッチング(具体的には、ドライエッチング)により、サポート膜44、層間絶縁膜42、第2のエッチングストッパ膜41、層間絶縁膜39、及び第1のエッチングストッパ膜38をエッチングすることで、上部不純物拡散領域36の上面36aを露出するシリンダ孔85を形成する。
【0098】
具体的には、図19A及び図19Bに示すサポート膜44の上面44aに、ホトリソグラフィ技術により、シリンダ孔85の形成領域に対応するサポート膜44の上面44aを露出する開口部(図示せず)を有したホトレジスト(図示せず)を形成する。
次いで、第1のステップとして、サポート膜44及びシリコン窒化膜(SiN膜)よりなる第2のエッチングストッパ膜41と、シリコン酸化膜(SiO2膜)よりなる層間絶縁膜39,42とが同じようにエッチングされる条件を用いて、層間絶縁膜39,42、サポート膜44、及び第2のエッチングストッパ膜41をドライエッチングすることで、サポート膜44、層間絶縁膜39、及び第2のエッチングストッパ膜41を貫通し、かつ底面が第2のエッチングストッパ膜41と第1のエッチングストッパ膜38との間に位置する第1の孔(図示せず)を形成する。第1の孔は、シリンダ孔85の一部となる孔である。
【0099】
次いで、第2のステップとして、シリコン酸化膜(SiO2膜)よりなる層間絶縁膜39を選択的にエッチング可能な条件(言い換えれば、シリコン窒化膜(SiN膜)に対して選択比がある条件)を用いて、第1のエッチングストッパ膜38の上面が露出するまで層間絶縁膜39をドライエッチングする。
これにより、第1の孔(図示せず)の形成領域、及び該第1の孔の下方に形成され、第1の孔よりも深さの深い第2の孔(図示せず)を形成する。
【0100】
次いで、第3のステップとして、シリコン窒化膜(SiN膜)よりなる第1のエッチングストッパ膜38を選択的にエッチングする条件を用いて、上部不純物拡散領域36の上面36aが露出するまで第1のエッチングストッパ膜38をドライエッチングする。
これにより、第2の孔(図示せず)の形成領域、及び該第2の孔の下方に形成され、第2の孔よりも深さの深いシリンダ孔85が形成される。
シリンダ孔85は、下部電極57が形成される孔であり、上部不純物拡散領域36の上面36aを露出するように形成する。その後、ホトレジスト(図示せず)を除去する。
【0101】
第1のエッチングストッパ膜38の厚さが50nm、層間絶縁膜39の厚さが400nm、第2のエッチングストッパ膜41の厚さが50nm、層間絶縁膜42の厚さが900nm、サポート膜44の厚さが100nmの場合、シリンダ孔85の直径Rは、例えば、60nmとすることができる。この場合、シリンダ孔85の深さD2は、1500nmとすることができる。
なお、上記シリンダ孔85を形成する際に、メモリセル領域を囲むリング形状とされたガード壁用溝(図示せず)を形成する。ガード壁用溝は、少なくともサポート膜44、層間絶縁膜42、及び第2のエッチングストッパ膜41を貫通するように形成する。
【0102】
次いで、図21A及び図21Bに示す工程では、CVD法により、シリンダ孔85の内面(シリンダ孔85の底面を構成する上部不純物拡散領域36の上面36aを含む)を覆う下部電極57を形成する。
具体的には、シリンダ孔85の内面を覆うようにチタン膜(例えば、厚さ10nm)を成膜し、次いで、チタン膜の表面に窒化チタン膜(例えば、厚さ20nm)を成膜することで、Ti/TiN積層膜を形成する。次いで、エッチングにより、Ti/TiN積層膜をパターニングすることで、各シリンダ孔85にTi/TiN積層膜よりなる下部電極57を形成する。
【0103】
なお、図21A及び図21Bに示す工程では、ガード壁用溝(図示せず)の内面にもチタン膜及び窒化チタン膜を成膜し、ガード壁用溝(図示せず)の内面にチタン膜及び窒化チタン膜を残存させる。ガード壁用溝(図示せず)に形成されたチタン膜及び窒化チタン膜は、ガード壁(図示せず)として機能する。
該ガード壁は、後述する図22A及び図22Bに示す工程において、エッチング液により、メモリセル領域に形成された層間絶縁膜42を除去する際、周辺回路領域に形成された層間絶縁膜42にエッチング液が到達することを防止する機能を有する。
【0104】
次いで、サポート膜44に、サポート膜44の下層に形成された層間絶縁膜42の上面42aを露出する貫通部61を形成することで、複数の下部電極57の上端の外周面57aと接触し、複数の下部電極57を連結するサポート膜44を形成する。
具体的には、貫通部61は、以下の方法により形成する。始めに、図20A及び図20Bに示すサポート膜44の上面44aに、ホトリソグラフィ技術により、貫通部61の形成領域に対応するサポート膜44の上面44aを露出する開口部(図示せず)を有したホトレジスト(図示せず)を形成する。
【0105】
次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、層間絶縁膜42の上面が露出するまでサポート膜44をエッチングすることで貫通部61を形成する。その後、ホトレジスト(図示せず)を除去する。
なお、図21A及び図21Bでは、1つの貫通部61のみ図示しているが、図21A及び図21Bに示す工程では、実際には複数の貫通部61を形成する。
【0106】
次いで、図22A及び図22Bに示す工程では、貫通部61を介して、メモリセル領域に形成された層間絶縁膜42に、層間絶縁膜42を選択的にエッチング可能なウエットエッチング液を供給することで、ガード壁(図示せず)に囲まれた層間絶縁膜42を選択的に除去する。これにより、第2のエッチングストッパ膜41とサポート膜44との間に空間62を形成する。
上記ウエットエッチング液としては、シリコン酸化膜を選択的にエッチングするエッチング液(言い換えれば、第2のエッチングストッパ膜41及びサポート膜44に対して選択比があるエッチング液)を用いる。具体的には、上記ウエットエッチング液としては、例えば、フッ化水素酸(HF)を用いる。
【0107】
また、空間62は、第2のエッチングストッパ膜41の上面41a、サポート膜44の下面44b、第2のエッチングストッパ膜41とサポート膜44との間に位置する複数の下部電極57の外周側面57a、及びガード壁の内壁(図示せず)を露出するように形成する。
この際に、第2のエッチングストッパ膜41によって、メモリセル領域11の下層へのウエットエッチング液の浸透が防止されるため、層間絶縁膜39及び既に形成済みのトランジスタ(例えば、縦型MOSトランジスタ50)等にダメージが及ぶことは無い。
【0108】
次いで、図23A及び図23Bに示す工程では、図22A及び図22Bに示す構造体の上面側から、貫通部61を介して、ALD(Atomic Layer Deposition;原子層堆積)法により、空間62を区画する面を覆う容量絶縁膜58を形成する。
これにより、容量絶縁膜58は、第2のエッチングストッパ膜41の上面41aと、サポート膜44の上面44a及び下面44bと、第2のエッチングストッパ膜41とサポート膜44との間に位置する複数の下部電極57の外周側面57aとを覆うように形成される。
容量絶縁膜58としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とよりなる積層膜を用いることができる。
【0109】
次いで、図24A及び図24Bに示す工程では、図23A及び図23Bに示す構造体の上面側から、貫通部61を介して、CVD法により、容量絶縁膜58の表面を覆うと共に、空間62を充填する導電膜(図示せず)を成膜する。該導電膜は、上部電極59の母材となる膜であり、例えば、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【0110】
次いで、CMP法により該導電膜を研磨することで、該導電膜よりなり、かつ上面59aが平坦な面とされた上部電極59を形成する。
これにより、上部不純物拡散領域36の上方に、下部電極57、容量絶縁膜58、及び上部電極59よりなり、上部不純物拡散領域36の上面36aと接触するキャパシタ45(MIMキャパシタ)が形成される。
【0111】
また、第2のエッチングストッパ膜41とサポート膜44との間に、第2のエッチングストッパ膜41の上面41a、サポート膜44の下面44b、及び複数の下部電極57の外周側面57aを露出する空間62を形成し、次いで、空間62を区画する面を覆う容量絶縁膜58を形成し、その後、容量絶縁膜58の表面に空間62を充填する上部電極59を形成することにより、キャパシタ45の容量を大きくすることができる。
【0112】
次いで、図25A及び図25Bに示す工程では、上部電極59の上面59aに層間絶縁膜46を形成する。層間絶縁膜46は、CVD法により形成することができる。また、層間絶縁膜46としては、シリコン酸化膜(SiO2膜)を用いる。
次いで、層間絶縁膜46上に、周知の手法により、上部電極59と電気的に接続される配線47を形成する。
次いで、層間絶縁膜46上に、配線47を覆うように層間絶縁膜48を形成する。層間絶縁膜48は、CVD法により形成することができる。また、層間絶縁膜48としては、シリコン酸化膜(SiO2膜)を用いる。これにより、第1の実施の形態の半導体装置10が製造される。
【0113】
第1の実施の形態の半導体装置の製造方法によれば、第2の溝25内に、第1の絶縁膜27、第1のサイドウォール膜75−1、及びゲート絶縁膜28を形成し、その後、第2の溝25を埋め込む第1及び第2の導電膜54,55を成膜し、次いで、第1及び第2の導電膜54,55を全面エッチバックして、第2の溝25の下部25Aに第1及び第2の導電膜54,55よりなる1つのゲート電極29を形成することにより、1つの溝を埋め込む導電膜を2つに分断するドライエッチングにより2つのゲート電極を形成する従来の製造方法と比較して、ゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0114】
特に、ピラー26の微細化がさらに進展した場合、ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分全体にチャネルを形成することが可能となるため、1つのピラーを両側から挟み込むように配置されたダブルゲート構造とされたゲート電極と同様な効果を得ることができる。
【0115】
また、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を形成することにより、ゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0116】
さらに、シリコン酸化膜(SiO2膜)よりなるゲート絶縁膜28と第1の絶縁膜27との間に形成され、シリコン窒化膜(SiN膜)よりなる第1のサイドウォール膜75−1を、ウエットエッチングにより選択的に除去して空隙31を形成することにより、容易に、所望の幅W2とされた空隙31を形成することができる。
【0117】
(第2の実施の形態)
図26Aは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのA−A線方向の切断面に対応する図である。図26Bは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのB−B線方向の切断面に対応する図である。
図26A及び図26Bにおいて、図2A及び図2Bに示す第1の実施の形態の半導体装置10(具体的には、メモリセルアレイ11)と同一構成部分には同一符号を付す。
【0118】
図26A及び図26Bを参照するに、第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11を構成するゲート電極用埋め込み絶縁膜35の替わりに、ゲート電極用埋め込み絶縁膜103を設けた以外は、半導体装置10と同様に構成される。
【0119】
図26Bを参照するに、ゲート電極用埋め込み絶縁膜103は、第1の実施の形態で説明したゲート電極用埋め込み絶縁膜35よりも埋め込み特性に優れた膜であり、第1の絶縁膜27、ゲート絶縁膜28、及びゲート電極29が形成され、空隙31を含む第2の溝25を埋め込むように設けられている。
つまり、ゲート電極用埋め込み絶縁膜103は、第2の溝25の上部25B、及び第2の溝25の下部25Aに形成された空隙31を埋め込むように配置されている。
ゲート電極用埋め込み絶縁膜103は、例えば、埋め込み特性に優れたLP−CVD法により形成されたシリコン酸化膜(SiO2膜)を用いることができる。
【0120】
このような構成とされた第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。
具体的には、第2の実施の形態の半導体装置100によれば、ゲート電極29の抵抗値を小さくすることができる共に、ゲート電極29間の容量を小さくすることができる。
【0121】
図27A、図27B、図28A、及び図28Bは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図27A及び図28Aは、図26Aに示すメモリセルアレイ101の切断面に対応する断面図である。また、図27B及び図28Bは、図26Bに示すメモリセルアレイ101の切断面に対応する断面図である。
図27A、図27B、図28A、及び図28Bにおいて、図26A及び図26Bに示すメモリセルアレイ101と同一構成部分には同一符号を付す。
【0122】
次に、主に、図27A、図27B、図28A、及び図28Bを参照して、本発明の第2の実施の形態に係る半導体装置100に設けられたメモリセルアレイ101の製造方法について説明する。
始めに、第1の実施の形態で説明した図3A及び図3Bに示す工程〜図16A及び図16Bに示す工程の処理を順次行うことで、図16A及び図16Bに示す構造体を形成する。
【0123】
次いで、図27A及び図27Bに示す工程では、第1の絶縁膜27、ゲート絶縁膜28、及びゲート電極29が形成され、空隙31を含む第2の溝25を埋め込むように、ゲート電極用埋め込み絶縁膜103を形成する。
具体的には、LP−CVD法により、ゲート電極用埋め込み絶縁膜103となるシリコン酸化膜(SiO2膜)を成膜することで、第2の溝25の上部25B、及び第2の溝25の下部25Aに形成された空隙31を埋め込む。
【0124】
次いで、図28A及び図28Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチング可能な条件を用いたエッチバックにより、図27A及び図27Bに示す半導体基板13の主面13a(言い換えれば、ピラー26の上面)よりも上方に形成された絶縁膜23、ビット線用埋め込み絶縁膜24、及びゲート電極用埋め込み絶縁膜103(言い換えれば、不要な絶縁膜)を除去することで、半導体基板13の主面13aを露出させる。
これにより、絶縁膜23の上端面、ビット線用埋め込み絶縁膜24の上面24a、及びゲート電極用埋め込み絶縁膜103の上面103aは、半導体基板13の主面13aに対して略面一となる。
【0125】
その後、第1の実施の形態で説明した図19A及び図19Bに示す工程〜図25A及び図25Bに示す工程と同様な処理を順次行なうことで、図26A及び図26Bに示す第2の実施の形態の半導体装置100のメモリセルアレイ101が製造される。
【0126】
上記説明した第2の実施の形態の半導体装置100の製造方法は、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【0127】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【0128】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【0129】
10,100…半導体装置、11,101…メモリセルアレイ、13…半導体基板、13a…主面、15…第1の溝、15a,15b,29a,29b,73c,73d,75−2a…側面、15c,25a,29c…底面、15A,25A…下部、16…第2の絶縁膜、16A…開口部、18…ビットコンタクト、19…下部不純物拡散領域、21…ビット線、21a,24a,24b,27a,29d,35a,36a,41a,42a,44a,59a,71b,73b,77a,103a…上面、23…絶縁膜、24…ビット線用埋め込み絶縁膜、25…第2の溝、25B…上部、26…ピラー、26a、第1の側面、26b…第2の側面、26c…第3の側面、26d…第4の側面、27…第1の絶縁膜、28…ゲート絶縁膜、29…ゲート電極、31…空隙、35,103…ゲート電極用埋め込み絶縁膜、36…上部不純物拡散領域、38…第1のエッチングストッパ膜、39,42,46,48…層間絶縁膜、41…第2のエッチングストッパ膜、44…サポート膜、44b…下面、45…キャパシタ、47…配線、50…縦型MOSトランジスタ、51,54…第1の導電膜、52,55…第2の導電膜、57…下部電極、57a…外周側面、58…容量絶縁膜、59…上部電極、61…貫通部、62…空間、71…第1のハードマスク、71a,73a…開口部、72…第2のハードマスク、73…ハードマスク、75−1…第1のサイドウォール膜、75−2…第2のサイドウォール膜、77…埋め込み絶縁膜、79…凹部、82…アモルファスシリコン膜、85…シリンダ孔、D1,D2…深さ、α…注入角度、R…直径、幅…W1,W2,W3
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、DRAM(Dynamic Random Access Memory)等の半導体装置の微細化が進められている。これにより、半導体装置を構成するトランジスタも微細化され、トランジスタの短チャネル効果が問題となる。
【0003】
このような問題を回避するための構造として、半導体基板の主面に対して垂直方向に延在するシリコンピラーをチャネルとして用いる縦型トランジスタ(「3次元トランジスタ」ともいう)が提案されている(例えば、特許文献1参照。)。
【0004】
特許文献1には、半導体基板に形成されたシリコンピラーと、ゲート絶縁膜を介して、シリコンピラーの第1の側面に設けられた第1のゲート電極と、ゲート絶縁膜を介して、前記第1の側面の反対側に位置するシリコンピラーの第2の側面に設けられた第2のゲート電極と、一対の不純物拡散領域と、前記第1及び第2のゲート電極と直交するビット線と、を有した半導体装置が開示されている。
【0005】
また、特許文献1には、シリコンピラーにゲート絶縁膜を形成後、シリコンピラー間に第1及び第2のゲート電極の母材となる導電膜を成膜し、その後、ドライエッチングにより該導電膜をエッチバックすることで、分離された第1及び第2のゲート電極を形成することが開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2010−219386号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、半導体装置の微細化がさらに進むと、シリコンピラー間の間隔が狭くなるため、シリコンピラー間に形成される溝のアスペクト比が高くなってしまう。
これにより、シリコンピラー間の中央に位置する不要な導電膜を、エッチバックにより除去することが難しくなるため、半導体基板の全面において、第1及び第2のゲート電極を形成することが困難となる。
【0008】
また、エッチバック量を増加させて、半導体基板の全面において第1及び第2のゲート電極を形成することが考えられるが、この場合、第1及び第2のゲート電極の厚さ(ピラーの側面と直交する方向の厚さ)が所望の厚さよりも薄くなるため、第1及び第2のゲート電極の抵抗値が増加してしまう。
さらに、シリコンピラーに第1及び第2のゲート電極を形成した場合、第1及び第2のゲート電極間の容量が大きくなってしまうという問題があった。
【課題を解決するための手段】
【0009】
本発明の一観点によれば、半導体基板に設けられ、第1の方向に延在する第1の溝と、前記半導体基板に設けられ、前記第1の溝と交差する第2の方向に延在する第2の溝と、前記第1及び第2の溝に囲まれ、前記第2の溝に露出された対向する第1及び第2の側面を有するピラーと、ゲート絶縁膜を介して、前記ピラーの第2の側面に接触するように、前記第2の溝の下部に設けられた1つのゲート電極と、前記ゲート電極と前記ピラーの第1の側面との間に設けられた空隙と、少なくとも前記空隙よりも上方に位置する前記第2の溝を埋め込むと共に、前記ゲート電極の上面を覆うゲート電極用埋め込み絶縁膜と、前記ピラーの上部に形成された上部不純物拡散領域と、前記ピラーの下部に形成された下部不純物拡散領域と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0010】
本発明の半導体装置によれば、ゲート絶縁膜を介して、ピラーの第2の側面に接触するように、第2の溝の下部に設けられた1つのゲート電極と、ゲート電極とピラーの第1の側面との間に設けられた空隙と、を有することにより、1つの溝に電気的に絶縁された2つのゲート電極を配置する従来の構成と比較して、ゲート電極の幅を十分に確保することが可能となるので、ゲート電極の抵抗値を小さくすることができる。
また、ゲート電極とピラーの第1の側面との間に空隙を設けることにより、ゲート電極間にピラーが介在することになる。このため、ピラーによるシールド効果により、ゲート電極間の容量を小さくすることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。
【図2A】図1に示すメモリセルアレイのA−A線方向の断面図である。
【図2B】図1に示すメモリセルアレイのB−B線方向の断面図である。
【図3A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図3B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図4A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図4B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図5A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図5B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その3)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図6A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図6B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その4)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図7A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図7B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その5)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図8A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図8B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その6)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図9A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図9B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その7)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図10A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図10B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その8)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図11A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図11B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その9)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図12A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図12B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その10)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図13A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図13B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その11)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図14A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図14B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その12)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図15A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図15B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その13)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図16A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図16B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その14)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図17A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図17B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その15)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図18A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その16)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図18B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その16)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図19A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その17)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図19B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その17)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図20A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その18)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図20B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その18)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図21A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その19)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図21B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その19)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図22A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その20)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図22B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その20)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図23A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その21)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図23B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その21)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図24A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その22)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図24B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その22)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図25A】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その23)であり、図2Aに示すメモリセルアレイの切断面に対応する断面図である。
【図25B】本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その23)であり、図2Bに示すメモリセルアレイの切断面に対応する断面図である。
【図26A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのA−A線方向の切断面に対応する図である。
【図26B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのB−B線方向の切断面に対応する図である。
【図27A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図26Aに示すメモリセルアレイの切断面に対応する断面図である。
【図27B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その1)であり、図26Bに示すメモリセルアレイの切断面に対応する断面図である。
【図28A】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図26Aに示すメモリセルアレイの切断面に対応する断面図である。
【図28B】本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図(その2)であり、図26Bに示すメモリセルアレイの切断面に対応する断面図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0013】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図2Aは、図1に示すメモリセルアレイのA−A線方向の断面図であり、図2Bは、図1に示すメモリセルアレイのB−B線方向の断面図である。
図1において、X方向はゲート電極29の延在方向(第2の方向)を示しており、Y方向はゲート電極29と交差するビット線21の延在方向(第1の方向)を示している。
また、図1では、説明の便宜上、図2A及び図2Bに示すメモリセルアレイ11の構成要素のうち、第1の溝15、ビット線21、第2の溝25、ピラー26、ゲート絶縁膜28、ゲート電極29、及びキャパシタ45のみを図示する。
図2A及び図2Bにおいて、図1に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。また、図1、図2A、及び図2Bでは、第1の実施の形態の半導体装置10の一例としてDRAM(Dynamic Random Access Memory)を挙げて以下の説明を行う。
【0014】
第1の実施の形態の半導体装置10は、図1、図2A、及び図2Bに示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路(図示せず)が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ(例えば、プレーナー型トランジスタ)が形成されている。
【0015】
次に、図1、図2A、及び図2Bを参照して、メモリセルアレイ11の構成について説明する。
メモリセルアレイ11は、半導体基板13と、素子分離領域(図示せず)と、第1の溝15と、第2の絶縁膜16と、ビットコンタクト18と、下部不純物拡散領域19と、ビット線21と、絶縁膜23と、ビット線用埋め込み絶縁膜24と、第2の溝25と、ピラー26と、第1の絶縁膜27と、ゲート絶縁膜28と、埋め込み型ワード線であるゲート電極29と、空隙31と、ゲート電極用埋め込み絶縁膜35と、上部不純物拡散領域36と、第1のエッチングストッパ膜38と、層間絶縁膜39,46,48と、第2のエッチングストッパ膜41と、サポート膜44と、キャパシタ45と、配線47と、縦型MOS(Metal Oxide Semiconductor)トランジスタ50と、を有する。
【0016】
図2A及び図2Bを参照するに、半導体基板13は、所定の濃度の不純物を含んだ基板である。半導体基板としては、例えば、p型のシリコン基板を用いることができる。以下、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板13には、素子分離用溝(図示せず)及び該素子分離用溝を埋め込む素子分離用絶縁膜(図示せず)により構成された素子分離領域(図示せず)と、該素子分離領域の内側に形成され、矩形とされた素子形成領域と、を有する。
上記素子分離用絶縁膜としては、シリコン酸化膜(SiO2膜)を用いる。上記素子分離領域の構造は、STI(Shallow Trench Isolation)と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
【0017】
図1及び図2Aを参照するに、第1の溝15は、半導体基板13に設けられている。第1の溝15は、Y方向(第1の方向)に延在しており、かつX方向(第2の方向)に対して複数配置されている。第1の溝15は、ビット線21を形成するための溝である。
【0018】
図2Aを参照するに、第2の絶縁膜16は、ビット線21の形成領域に対応する第1の溝15の下部の内面に設けられている。第2の絶縁膜16は、ビットコンタクト18が形成される開口部16Aを有する。開口部16Aは、ピラー26の第3の側面26cの一部を露出するように形成されている。第2の絶縁膜16としては、シリコン酸化膜(SiO2膜)を用いることができる。
【0019】
図2Aを参照するに、ビットコンタクト18は、第2の絶縁膜16に形成された開口部16Aを充填するように設けられている。ビットコンタクト18の材料としては、例えば、n型不純物(例えば、ヒ素(As))を含有した多結晶シリコン膜を用いることができる。
図2Aを参照するに、下部不純物拡散領域19は、ピラー26のうち、ビットコンタクト18と接触している部分(言い換えれば、開口部16Aから露出された半導体基板13)に形成されている。下部不純物拡散領域19は、n型不純物(例えば、ヒ素(As))を含んだソース/ドレイン領域である。図2Aに示す構造の場合、下部不純物拡散領域19は、ドレイン領域として機能する。
【0020】
図2Aを参照するに、ビット線21(埋め込み型ビット線)は、第2の絶縁膜16を介して、第1の溝15の下部15Aに設けられており、平坦な上面21aを有する。ビット線21は、Y方向に延在しており、X方向に対して複数配置されている(図1参照)。
ビット線21は、ビットコンタクト18と接触し、バリア膜として機能する第1の導電膜51と、第1の導電膜51よりも抵抗値の低い第2の導電膜52と、が順次積層された構成とされている。
【0021】
第1の導電膜51としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を用いることができる。また、第2の導電膜52としては、例えば、タングステン(W)を用いることができる。
ビット線21は、ビットコンタクト18と接触しており、ビットコンタクト18を介して、下部不純物拡散領域19と電気的に接続されている。
【0022】
図2Aを参照するに、絶縁膜23は、ビット線21の上面21a、及びビット線21よりも上方に位置するピラー26の第3及び第4の側面26c,26dを覆うように設けられている。絶縁膜23としては、例えば、SiON膜を用いることができる。
【0023】
図2Aを参照するに、ビット線用埋め込み絶縁膜24は、ビット線21及び絶縁膜23が配置された第1の溝15を埋め込むように設けられている。ビット線用埋め込み絶縁膜24の上面24aは、平坦な面とされており、上部不純物拡散領域36の上面36a(半導体基板13の主面13a)に対して略面一とされている。
ビット線用埋め込み絶縁膜24としては、例えば、HDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜)を用いることができる。
【0024】
図1及び図2Bを参照するに、第2の溝25は、第1の溝15と交差するX方向に延在するように、半導体基板13に設けられている。第2の溝25は、Y方向に対して複数配置されている。第2の溝25の深さは、第1の溝15の深さよりも浅い。第2の溝25の幅W1は、例えば、45nmとすることができる。
【0025】
図1、図2A、及び図2Bを参照するに、ピラー26は、第1及び第2の溝15,25に囲まれており、柱状形状とされている。ピラー26は、半導体基板13に第1及び第2の溝15,25を加工することで形成される。
図1に示すように、ピラー26は、平面視した状態において、四角形とされており、複数設けられている。複数のピラー26は、第2の溝25を介して、対向配置されると共に、マトリックス状に配置されている。
ピラー26は、第2の溝25により露出され、Y方向において対向する第1及び第2の側面26a,26bと、第1の溝15により露出され、X方向において対向する第3及び第4の側面26c,26dと、を有する。
【0026】
上記説明した複数のピラー26に、下部不純物拡散領域19、上部不純物拡散領域36、ゲート絶縁膜28、及びゲート電極29が形成されることで、3次元トランジスタである縦型MOSトランジスタ50が形成される。つまり、メモリセルアレイ11には、マトリックス状に複数の縦型MOSトランジスタ50が形成されている。
縦型MOSトランジスタ50は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ11では、上記縦型MOSトランジスタ50を複数備えることにより、4F2(Fは最小加工寸法)の最密レイアウトが実現可能である。
【0027】
図2Bを参照するに、第1の絶縁膜27は、ピラー26の側面26aを覆うように設けられている。第1の絶縁膜27は、第2の溝25の底面25aにおいてゲート絶縁膜28と接触している。第1の絶縁膜27としては、シリコン酸化膜(SiO2膜)を用いることができる。この場合、第1の絶縁膜27の厚さは、例えば、5nmとすることができる。
【0028】
図2Bを参照するに、ゲート絶縁膜28は、ピラー26の第2の側面26b、第2の溝25の下部25Aに配置されるゲート電極29の側面29a,29b、及びゲート電極29の底面29cを覆うように設けられている。ゲート絶縁膜28のうち、ゲート電極29の底面29cを覆う部分は、第2の溝25の底面25aに設けられており、第1の絶縁膜27と接触している。
また、ゲート電極29の側面29a(第1の絶縁膜27と対向するゲート電極29の側面)に設けられたゲート絶縁膜28は、ピラー26の第1の側面26aに設けられた第1の絶縁膜27から離間した位置に配置されている。
【0029】
ゲート絶縁膜28としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜28として単層のシリコン酸化膜(SiO2膜)を用いた場合、ゲート絶縁膜28の厚さは、例えば、5nmとすることができる。
【0030】
図2Bを参照するに、ゲート電極29は、バリア膜として機能する第1の導電膜54と、第1の導電膜54より抵抗値の低い第2の導電膜55と、が順次積層された構成とされている。
第1の導電膜54としては、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を用いることができる。また、第2の導電膜55としては、タングステン(W)を用いることができる。
【0031】
図1を参照するに、ゲート電極29は、X方向に延在しており、1つの第2の溝25に対して1つのみ設けられている。
図2Bを参照するに、ゲート電極29は、ゲート絶縁膜28を介して、第2の溝25の下部25Aに配置されている。ゲート電極29は、ゲート絶縁膜28を介して、第1の絶縁膜27と対向する側面29aと、ゲート絶縁膜28を介して、ピラー26の第2の側面26bと接触する側面29bと、ゲート絶縁膜28を介して、第2の溝25の底面25aと接触する底面29cと、半導体基板13の主面13aよりも下方に配置された平坦な上面29dと、を有する。
【0032】
ゲート電極29の側面29a,29b及び底面29cは、ゲート絶縁膜28により覆われている。ゲート電極29の幅W3は、ゲート電極29の側面29aに設けられたゲート絶縁膜28とピラー26の第1の側面26aに設けられた第1の絶縁膜27とが接触しない大きさとされている。
これにより、ゲート電極29の側面29aに設けられたゲート絶縁膜28と、ピラー26の第1の側面26aに設けられた第1の絶縁膜27との間に、空隙31を形成することが可能となる。第2の溝25の幅W1が45nm、ゲート絶縁膜28の厚さが5nmの場合、ゲート電極29の幅W3は、例えば、30nmとすることができる。
【0033】
図1及び図2Bを参照するに、空隙31は、ゲート電極29の側面29aに設けられたゲート絶縁膜28と、ピラー26の第1の側面26aに設けられた第1の絶縁膜27との間に形成されている。空隙31は、真空(大気圧よりも圧力が低い状態)とされている。
第2の溝25の幅W1が45nmで、かつゲート電極29の幅W3が30nmの場合、Y方向における空隙31の幅W2は、例えば、5nmとすることができる。
【0034】
このように、ゲート絶縁膜28を介して、第2の溝25の下部25Aに位置するピラー26の第2の側面26bに設けられ、かつ1つの第2の溝25に対して1つ配置されたゲート電極29と、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に配置された空隙と、を設けることにより、1つの溝に電気的に絶縁された2つのゲート電極を配置する従来の構成と比較してゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0035】
特に、ピラー26の微細化がさらに進展した場合、ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分全体にチャネルを形成することが可能となるため、1つのピラーを両側から挟み込むように配置されたダブルゲート構造とされたゲート電極と同様な効果を得ることができる。
【0036】
また、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を設けることにより、ゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0037】
図2Bを参照するに、ゲート電極用埋め込み絶縁膜35は、ゲート電極29の上面29dを覆うと共に、ゲート電極29の上面29dよりも上方に位置する第2の溝25を埋め込むように設けられている。
ゲート電極用埋め込み絶縁膜35の上面35aは、平坦な面とされており、上部不純物拡散領域36の上面36a(半導体基板13の主面13a)に対して略面一とされている。
ゲート電極用埋め込み絶縁膜35としては、埋め込み特性のあまり良くない成膜方法を用いて形成された絶縁膜を用いるとよい。具体的には、ゲート電極用埋め込み絶縁膜35としては、例えば、HDP法により成膜されたシリコン酸化膜(SiO2膜)を用いることができる。
【0038】
このように、埋め込み特性の悪い成膜方法により成膜された絶縁膜をゲート電極用埋め込み絶縁膜35として用いることで、ゲート電極用埋め込み絶縁膜35となる絶縁膜により、空隙31が埋め込まれてしまうことを防止できる。言い換えれば、埋め込み特性の悪い成膜方法により成膜された絶縁膜をゲート電極用埋め込み絶縁膜35として用いることで、空隙を真空にすることが可能となる。
【0039】
図2A及び図2Bを参照するに、上部不純物拡散領域36は、ピラー26の上部(具体的には、ピラー26の上端)に形成されている。上部不純物拡散領域36の上面36aは、平坦な面とされており、ゲート電極29の上面29dよりも上方に配置されている。上部不純物拡散領域36の上面36aは、半導体基板13の主面13aに相当する面である。
上部不純物拡散領域36は、n型不純物(例えば、ヒ素(As))を含んだソース/ドレイン領域である。図2A及び図2Bに示すメモリセル11の構造の場合、上部不純物拡散領域36は、ソース領域として機能する。
【0040】
図2A及び図2Bを参照するに、第1のエッチングストッパ膜38は、絶縁膜23の上端、ビット線用埋め込み絶縁膜24の上面24a、第1の絶縁膜27の上端、ゲート絶縁膜28の上端、及びゲート電極用埋め込み絶縁膜35の上面35aに設けられている。
第1のエッチングストッパ膜38としては、シリコン窒化膜(SiN膜)を用いる。この場合、第1のエッチングストッパ膜38の厚さは、例えば、50nmとすることができる。
図2A及び図2Bを参照するに、層間絶縁膜39は、第1のエッチングストッパ膜38の上面に設けられている。層間絶縁膜39としては、シリコン酸化膜(SiO2膜)を用いる。この場合、層間絶縁膜39の厚さは、例えば、400nmとすることができる。
【0041】
図2A及び図2Bを参照するに、第2のエッチングストッパ膜41は、層間絶縁膜39の上面に設けられている。第2のエッチングストッパ膜41としては、シリコン窒化膜(SiN膜)を用いる。この場合、第2のエッチングストッパ膜41の厚さは、例えば、50nmとすることができる。
【0042】
図2A及び図2Bを参照するに、サポート膜44は、第2のエッチングストッパ膜41の上方で、かつ第2のエッチングストッパ膜41から離間した位置に設けられている。サポート膜44としては、シリコン窒化膜(SiN膜)を用いる。サポート膜44は、後述する複数の下部電極57の上端側の外周側面57aと接触している。これにより、サポート膜44は、複数の下部電極57を連結している。
図2Bを参照するに、サポート膜44には、貫通部61が形成されている。貫通部61は、ウエットエッチングにより、後述する図21Bに示す層間絶縁膜42を除去するためのエッチング液の導入口である。この層間絶縁膜42は、図示していない周辺回路領域に形成されている。
【0043】
サポート膜44と第2のエッチングストッパ膜41との間には、上記層間絶縁膜42が除去されることにより形成される空間62が設けられている。サポート膜44と第2のエッチングストッパ膜41との間隔は、図21Bに示す層間絶縁膜42の厚さと等しく、例えば、900nmとすることができる。
また、サポート膜44の厚さは、例えば、100μmとすることができる。なお、図2Bでは、1つの貫通部61のみ図示しているが、実際には、サポート膜44には複数の貫通部61が形成されている。
【0044】
図2A及び図2Bを参照するに、キャパシタ45は、MIMキャパシタであり、上部不純物拡散領域36の上面36aに設けられている。キャパシタ45は、複数のピラー26に対してそれぞれ1つ設けられている。つまり、メモリセルアレイ11は、複数のキャパシタ45を有する。
キャパシタ45は、1つの下部電極57と、複数の下部電極57に亘るように形成された容量絶縁膜58(言い換えれば、複数の下部電極57に対して共通の容量絶縁膜)と、容量絶縁膜58の表面を覆う上部電極59(言い換えれば、複数の下部電極57に対して共通の上部電極)と、を有する。
【0045】
下部電極57は、王冠形状とされている。下部電極57は、サポート膜44により他の下部電極57と連結されている。下部電極57を構成する膜としては、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を用いることができる。
【0046】
容量絶縁膜58は、複数の下部電極57の内面、第2のエッチングストッパ膜41とサポート膜44との間に位置する複数の下部電極57の外周側面57a、第2のエッチングストッパ膜41の上面41a、サポート膜44の上面44a及び下面44b、及び貫通部61を構成するサポート膜44の側面を覆うように設けられている。
容量絶縁膜58としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とを順次積層した積層膜を用いることができる。
【0047】
上部電極59は、容量絶縁膜58を介して、複数の下部電極57、貫通部61、及び空間62を充填すると共に、サポート膜44の上面44aに位置する容量絶縁膜58上に形成されている。
上部電極59の上面59aは、平坦な面とされている。上部電極59構成する膜としては、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【0048】
図2A及び図2Bを参照するに、層間絶縁膜46は、上部電極59の上面59aに設けられている。層間絶縁膜46としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
配線47は、層間絶縁膜46の上面に設けられている。配線47は、下層に配置された上部電極59と電気的に接続されている。
層間絶縁膜48は、配線47を覆うように、層間絶縁膜46上に設けられている。層間絶縁膜48としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
【0049】
第1の実施の形態の半導体装置によれば、ゲート絶縁膜28を介して、第2の溝25の下部25Aに位置するピラー26の第2の側面26bに設けられ、かつ1つの第2の溝25に対して1つ配置されたゲート電極29と、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に配置された空隙31と、を設けることにより、1つの溝に電気的に絶縁された2つのゲート電極を配置する従来の構成と比較してゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0050】
また、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を設けることにより、第1の方向において隣り合うゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0051】
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、図18B、図19A、図19B、図20A、図20B、図21A、図21B、図22A、図22B、図23A、図23B、図24A、図24B、図25A、及び図25Bは、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A、図19A、図20A、図21A、図22A、図23A、図24A、及び図25Aは、図2Aに示すメモリセルアレイ11の切断面に対応する断面図である。
【0052】
また、図3B、図4B、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17B、図18B、図19B、図20B、図21B、図22B、図23B、図24B、及び図25Bは、図2Bに示すメモリセルアレイ11の切断面に対応する断面図である。
図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、図18B、図19A、図19B、図20A、図20B、図21A、図21B、図22A、図22B、図23A、図23B、図24A、図24B、図25A、及び図25Bにおいて、図2A及び図2Bに示すメモリセルアレイ11と同一構成部分には同一符号を付す。
【0053】
次に、図3A、図3B、図4A、図4B、図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、図18B、図19A、図19B、図20A、図20B、図21A、図21B、図22A、図22B、図23A、図23B、図24A、図24B、図25A、及び図25Bを参照して、本発明の第1の実施の形態に係る半導体装置10に設けられたメモリセルアレイ11の製造方法について説明する。
【0054】
始めに、図3A及び図3Bに示す工程では、半導体基板13に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜(シリコン酸化膜(SiO2膜))を形成することで、素子分離領域(図示せず)を形成する。これにより、該素子分離領域の内側に配置された素子形成領域(活性領域)を形成する。
半導体基板13としては、例えば、p型のシリコン基板を用いることができる。以下、半導体基板13としてp型のシリコン基板を用いた場合を例に挙げて説明する。
【0055】
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板13の主面13aに、溝状の開口部71aを有したシリコン窒化膜よりなる第1のハードマスク71を形成する。開口部71aは、図2Aに示す第1の溝15の形成領域に対応する半導体基板13の主面13aを露出するように形成する。
【0056】
次いで、第1のハードマスク71をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部71aの下方に位置する半導体基板13をエッチングすることで、Y方向に延在する第1の溝15を複数形成する(図1参照)。
次いで、第1の溝15の下部15Aの内面(具体的には、下部15Aを構成する側面15a,15b及び底面15c)を覆うように第2の絶縁膜16を形成する。具体的には、第2の絶縁膜16としてシリコン酸化膜(SiO2膜)を形成する。
なお、この段階では、第2の絶縁膜16には、先に説明した図2Aに示す開口部16Aは形成されていない。
【0057】
次いで、第2の絶縁膜16を介して、開口部16Aの形成領域よりも低い位置にある第1の溝15を埋め込むように、ヒ素(As)を含有した多結晶シリコン膜(図示せず)を形成する。次いで、第2の絶縁膜16のうち、ビットコンタクト18の形成領域に対応する部分を選択的にエッチングすることで、第1の溝15の下部の側面15a(言い換えれば、ピラー26の形成領域に対応する半導体基板13)を露出する開口部16Aを形成する。
【0058】
次いで、ヒ素(As)を含有した多結晶シリコン膜(図示せず)上に、ヒ素(As)を含有した多結晶シリコン膜(図示せず)を成長させることで、多結晶シリコン膜(図示せず)により第1の溝15内を埋め込む。
次いで、エッチバックにより、第1の溝15に形成されたヒ素(As)を含有した多結晶シリコン膜(図示せず)を選択的に除去することで、開口部16Aのみにヒ素(As)を含有した多結晶シリコン膜(図示せず)を残存させる。
これにより、開口部16Aに、ヒ素(As)を含有した多結晶シリコン膜(図示せず)よりなり、かつ第1の溝15の下部15Aの側面15aと接触するビットコンタクト18を形成する。
【0059】
次いで、CVD法により、所定の温度(例えば、650℃)に加熱された雰囲気内で、ビット線21の母材となる第1及び第2の導電膜51,52を成膜する。
具体的には、第1の導電膜51として、チタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を成膜し、次いで、第2の導電膜52としてタングステン(W)膜を成膜する。
【0060】
このとき、上記第1及び第2の導電膜51,52の成膜時の熱により、ビットコンタクト18に含まれるヒ素(As)が第1の溝15の下部に対応する半導体基板13に熱拡散する。これにより、第1の溝15の下部15A(言い換えれば、ピラー26の下部となる半導体基板13)に、下部不純物拡散領域19が形成される。
次いで、上記第1及び第2の導電膜51,52をエッチバックして、第1の溝15の下部15Aに第1及び第2の導電膜51,52を残存させることで、Y方向に延在するビット線21(図1参照)を形成する。
【0061】
次いで、ビット線21の上面21a、ビット線21よりも上方に位置する第1の溝15の側面15a,15b、及び開口部71aの側面を構成する第1のハードマスク71の面を覆う絶縁膜23を形成する。絶縁膜23としては、例えば、SiON膜を用いることができる。
【0062】
次いで、絶縁膜23が形成された第1の溝15、及び絶縁膜23が形成された開口部71aを埋め込むと共に、第1のハードマスク71の上面71bに対して略面一とされた上面24bを有したビット線用埋め込み絶縁膜24を形成する。
具体的には、HDP(High Density Plasma)法により、絶縁膜23が形成された第1の溝15及び開口部71aをシリコン酸化膜(SiO2膜)で埋め込み、その後、CMP(Chemical Mechanical Polishing)法により、第1のハードマスク71の上面71bが露出するまでシリコン酸化膜(SiO2膜)を研磨することで、平坦な上面24bを有したビット線用埋め込み絶縁膜24を形成する。
【0063】
次いで、ビット線用埋め込み絶縁膜24の上面24b、及び第1のハードマスク71の上面71bを覆うように、シリコン窒化膜よりなる第2のハードマスク72を形成する。第2のハードマスク72の厚さは、例えば、15nmとすることができる。
なお、以下の説明では、第1及び第2のハードマスク71,72により構成され、シリコン窒化膜よりなるハードマスクをハードマスク73という。
【0064】
次いで、図4A及び図4Bに示す工程では、図4Bに示すように、ホトリソグラフィ技術及びドライエッチング法により、ハードマスク73に、溝状の開口部73a(開口部71aと交差する開口部)を形成する。
このとき、開口部73aは、第2の溝25(図2B参照)の形成領域に対応する半導体基板13の主面13aを露出するように形成する。
【0065】
次いで、図5A及び図5Bに示す工程では、ハードマスク73をマスクとする異方性エッチング(具体的には、ドライエッチング)により、開口部73aの下方に位置する半導体基板13をエッチングすることで、X方向に延在し、かつ第1の溝15と交差する第2の溝25を複数形成する(図1参照)。
これにより、第1及び第2の溝15,25に囲まれ、第2の溝25に露出された対向する第1及び第2の側面26a,26bを有し、かつ下部に下部不純物拡散領域19が形成されたピラー26が複数形成される。複数のピラー26は、第2の溝25を介して、対向するように形成される。また、第2の溝25の幅W1は、例えば、45nmとすることができる。
【0066】
次いで、ハードマスク73の上面73b及び側面73c,73d、及び第2の溝25の内面(具体的には、第2の溝25の底面25a、及びピラー26の側面26a,26b)を覆う第1の絶縁膜27を形成する。
具体的には、熱酸化法により、第1の絶縁膜27としてシリコン酸化膜(SiO2膜)を形成する。この場合、第1の絶縁膜27の厚さは、例えば、5nmとすることができる。
【0067】
次いで、図6A及び図6Bに示す工程では、第1の絶縁膜27を介して、ピラー26の第1の側面26a及びハードマスク73の側面73cを覆う第1のサイドウォール膜75−1と、第1の絶縁膜27を介して、ピラー26の第2の側面26b及びハードマスク73の側面73dを覆う第2のサイドウォール膜75−2と、を同時に形成する。これにより、第2のサイドウォール膜75−2は、第1のサイドウォール膜75−1と対向配置される。
具体的には、図5A及び図5Bに示す構造体の上面(第2の溝25の内面も含む)を覆うシリコン窒化膜(SiN膜)を成膜し、次いで、該シリコン窒化膜(SiN膜)を全面エッチバックすることで、シリコン窒化膜(SiN膜)よりなる第1及び第2のサイドウォール膜75−1,75−2を同時に形成する。
【0068】
次いで、図7A及び図7Bに示す工程では、第1及び第2のサイドウォール膜75−1,75−2、及び第1の絶縁膜27が形成された第2の溝25を埋め込み絶縁膜77で埋め込む。
具体的には、HDP法により、第1及び第2のサイドウォール膜75−1,75−2、及び第1の絶縁膜27が形成された第2の溝25を埋め込むように、シリコン酸化膜(SiO2膜)を成膜することで、シリコン酸化膜(SiO2膜)よりなる埋め込み絶縁膜77を形成する。
このとき、第1の絶縁膜27の上面27aにもシリコン酸化膜(SiO2膜)よりなる絶縁膜76が成膜される。
【0069】
次いで、図8A及び図8Bに示す工程では、シリコン酸化膜が選択的にエッチングされる条件を用いたエッチバックにより、ハードマスク73の上面73bに成膜された第1の絶縁膜27及び埋め込み絶縁膜77(共に、シリコン酸化膜(SiO2膜))を除去すると共に、開口部73aの上端に形成された埋め込み絶縁膜77の一部を除去することで凹部79を形成する。
このとき、エッチバック後の埋め込み絶縁膜77の上面77aが、ハードマスク73の上面73bから半導体基板13の主面13aとの間に配置されるように、上記エッチバックを行なう。第1及び第2のサイドウォール膜75−1,75−2の上端面を基準としたときの凹部79の深さD1は、例えば、30nmとすることができる。
【0070】
次いで、図9A及び図9Bに示す工程では、第1の絶縁膜27の上端面、ハードマスク73の上面73b、埋め込み絶縁膜77の上面77aから突出した第1及び第2のサイドウォール膜75−1,75−2、及び凹部79の内面を覆うアモルファスシリコン膜82を形成する。
【0071】
具体的には、LP−CVD(Low Pressure Chemical Vapor Deposition)法により、アモルファスシリコン膜82を形成する。
このとき、アモルファスシリコン膜82の厚さは、凹部79が完全に埋め込まれないような厚さに設定する。凹部79の深さD1が30nmの場合、アモルファスシリコン膜82の厚さは、例えば、10nmとすることができる。
【0072】
次いで、第1のサイドウォール膜75−1と対向する第2のサイドウォール膜75−2の側面に形成されたアモルファスシリコン膜82にイオンが注入さない方向から斜めイオン注入を行なうことで、アモルファスシリコン膜82にイオンを注入する。
これにより、イオンが注入されたアモルファスシリコン膜82のエッチング速度を、イオンが注入されていないアモルファスシリコン膜82のエッチング速度よりも遅くすることができる。
イオン種としては、例えば、BF2を用いることができ、この場合、斜めイオン注入する際のエネルギーは、例えば、5KeVとすることができる。また、この場合の注入角度αは、15〜30degの範囲内で適宜選択することができる。
【0073】
次いで、図10A及び図10Bに示す工程では、図10Bに示すように、ウエットエッチングにより、アモルファスシリコン膜82のうち、イオンが注入されていない部分(エッチング速度の速い部分)を選択的に除去することで、アモルファスシリコン膜82から第2のサイドウォール膜75−2の側面75−2aを露出させる。
アモルファスシリコン膜82を選択的に除去する際に使用するエッチング液としては、例えば、アンモニア水を用いることができる。
【0074】
なお、第1のサイドウォール膜75−1を覆うアモルファスシリコン膜82は、先に説明した図9A及び図9Bに示す工程において、イオン注入されているため、イオン注入されていないアモルファスシリコン膜82と比較してエッチング速度が遅い。このため、上記ウエットエッチング後において、第1のサイドウォール膜75−1は、アモルファスシリコン膜82に覆われた状態で残存する。
また、図10A及び図10Bに示すアモルファスシリコン膜82は、後述する図11A及び図11Bに示す工程において、エッチングマスクとして機能する。
【0075】
次いで、図11A及び図11Bに示す工程では、図10A及び図10Bに示すアモルファスシリコン膜82をエッチングマスクとするウエットエッチングにより、第2のサイドウォール膜75−2を選択的に除去する。
具体的には、図10A及び図10Bに示すアモルファスシリコン膜82をエッチングマスクとして、熱燐酸により、シリコン窒化膜(SiN膜)よりなる第2のサイドウォール膜75−2を除去する。このとき、シリコン窒化膜(SiN膜)よりなる第1のサイドウォール膜75−1は、アモルファスシリコン膜82に覆われているため、第2のサイドウォール膜75−2のみが選択的にエッチングされる。
【0076】
次いで、図12A及び図12Bに示す工程では、ドライエッチングにより、イオン注入されたアモルファスシリコン膜82を選択的に除去する。
【0077】
次いで、図13A及び図13Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチングするエッチング液を用いたウエットエッチングにより、シリコン酸化膜(SiO2膜)よりなる図12Bに示す埋め込み絶縁膜77を除去する。
このとき、図13Aに示す絶縁膜23の上端面、及びビット線用埋め込み絶縁膜24の上面24bは、シリコン窒化膜(SiN膜)よりなる第2のハードマスク膜72で覆われている。
【0078】
そのため、埋め込み絶縁膜77を除去するウエットエッチングにより、シリコン酸化膜(SiO2膜)よりなる絶縁膜23及びビット線用埋め込み絶縁膜24がエッチングされることはない。
また、上記ウエットエッチングにより、第1のサイドウォール膜75−1に覆われていない第1の絶縁膜27(シリコン酸化膜(SiO2膜))は、埋め込み絶縁膜77と共に除去される。
これにより、第2の溝25の底面25aの一部、ピラー26の側面26b、及びハードマスク73の側面73dが露出される。
【0079】
次いで、図14A及び図14Bに示す工程では、第2の溝25の底面25a、ハードマスク73の上面73b及び側面73d、及び第1のサイドウォール膜75−1を覆うゲート絶縁膜28を形成する。
ゲート絶縁膜28としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
【0080】
ゲート絶縁膜28として単層のシリコン酸化膜(SiO2膜)を用いた場合、ゲート絶縁膜28の厚さは、例えば、5nmとすることができる。
なお、この段階でのゲート絶縁膜28は、先に説明した図2Bに示すゲート絶縁膜28よりも広い領域に形成されている。図14Bに示すゲート絶縁膜28は、後述する図16A及び図16Bに示す工程において、パターニングされることで、図2Bに示すゲート絶縁膜28となる。
【0081】
次いで、図15A及び図15Bに示す工程では、CVD法により、ゲート絶縁膜28が形成された第2の溝25内に、バリア膜として機能する第1の導電膜54と、第1の導電膜54より抵抗値の低い第2の導電膜55とを順次成膜することで、第2の溝25を埋め込む。第1及び第2の導電膜54,55は、ゲート電極29の母材となる導電膜である。
具体的には、第1の導電膜54としてチタン(Ti)膜と、窒化チタン(TiN)膜とが順次積層されたTi/TiN積層膜を成膜した後、第2の導電膜55としてタングステン(W)膜を成膜する。
【0082】
次いで、第1及び第2の導電膜54,55を全面エッチバックして、第2の溝25の下部25Aに、第1及び第2の導電膜54,55を残存させる。これにより、ゲート絶縁膜28を介して、第2の溝25の下部25Aに、第1及び第2の導電膜54,55よりなる1つのゲート電極29が形成される。
このとき、ゲート電極29の上面29dが、半導体基板13の主面13aよりも下方に位置するように、上記エッチバックを行なう。
第2の溝25の幅W1が45nmの場合、ゲート電極29の幅W3は、例えば、30nmとすることができる。
【0083】
このように、第2の溝25を埋め込む第1及び第2の導電膜54,55を成膜した後、第1及び第2の導電膜を全面エッチバックして、第2の溝25の下部25Aに第1及び第2の導電膜54,55よりなる1つのゲート電極29を形成することにより、1つの溝を埋め込む導電膜を2つに分断するためのドライエッチングを行なう従来のダブルゲート構造(1つの溝に2つのゲート電極を配置した構造)と比較してゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0084】
特に、ピラー26の微細化がさらに進展した場合、ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分全体にチャネルを形成することが可能となるため、1つのピラーを両側から挟み込むように配置されたダブルゲート構造とされたゲート電極と同様な効果を得ることができる。
【0085】
次いで、図16A及び図16Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチング可能な異方性エッチング(具体的には、ドライエッチング)により、半導体基板13の主面13aよりも上方に形成されたゲート絶縁膜28及び第1の絶縁膜27を除去する。
次いで、熱燐酸を用いたウエットエッチングにより、ゲート絶縁膜28及び第1の絶縁膜27から露出され、シリコン窒化膜(SiN膜)よりなるハードマスク73及び第1のサイドウォール膜75−1を選択的に除去する。
【0086】
これにより、ゲート電極29の側面29aに形成されたゲート絶縁膜28と、ピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、空隙31が形成される。
第2の溝25の幅W1が45nmで、かつゲート電極29の幅W3が30nmの場合、空隙31の幅W2は、例えば、5nmとすることができる。
【0087】
次いで、図17A及び図17Bに示す工程では、真空雰囲気下において、埋め込み特性の悪い成膜装置(図示せず)を用いて、第1の絶縁膜27、ゲート絶縁膜28、及びゲート電極29が形成された第2の溝25の上部25Bを埋め込むと共に、第2の溝25の下部25Aに形成された空隙31を埋め込まない、ゲート電極用埋め込み絶縁膜35を形成する。
この段階では、半導体基板13の主面13aよりも上方の位置にもゲート電極用埋め込み絶縁膜35が成膜される。
【0088】
具体的には、上記埋め込み特性の悪い成膜装置としてHDP−CVD装置を用いて、シリコン酸化膜(SiO2膜)を成膜することでゲート電極用埋め込み絶縁膜35を形成する。
このように、真空雰囲気下において、埋め込み特性の悪い成膜装置(図示せず)を用いて成膜されるゲート電極用埋め込み絶縁膜35により、空隙31の上方に位置する第2の溝25の上部25Bを埋め込むことで、幅W2の狭い空隙31がゲート電極用埋め込み絶縁膜35で埋め込まれることがなくなるため、空隙31を真空にすることができる。
【0089】
このように、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を形成することにより、第1の方向において隣り合うゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0090】
次いで、図18A及び図18Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチング可能な条件を用いたエッチバックにより、図17A及び図17Bに示す半導体基板13の主面13aであるピラー26の上面よりも上方に形成された絶縁膜23、ビット線用埋め込み絶縁膜24、及びゲート電極用埋め込み絶縁膜35(言い換えれば、これら不要な絶縁膜)を除去することで、半導体基板13の主面13aを露出させる。
これにより、絶縁膜23の上端面、ビット線用埋め込み絶縁膜24の上面24a、及びゲート電極用埋め込み絶縁膜35の上面35aは、半導体基板13の主面13aに対して略面一となる。
【0091】
次いで、ピラー26の上面である半導体基板13の主面13aに、n型不純物としてヒ素(As)をドーピングし、その後、ヒ素(As)を熱拡散させることで、ピラー26の上部(具体的には、上端)に上部不純物拡散領域36を形成する。これにより、複数のピラー26に縦型MOSトランジスタ50が形成される。
上部不純物拡散領域36の。上面36aは、ピラー26の上面(半導体基板13の主面13a)に対して略面一となる
【0092】
次いで、図19A及び図19Bに示す工程では、図示していない周辺回路領域に、周知の手法により周辺回路用トランジスタとしてプレーナー型トランジスタ(図示せず)を形成する。
次いで、周辺回路用トランジスタが形成された図18A及び図18Bに示す構造体上に、第1のエッチングストッパ膜38と、層間絶縁膜39と、第2のエッチングストッパ膜41と、層間絶縁膜42と、サポート膜44と、を順次成膜する。
【0093】
具体的には、例えば、第1のエッチングストッパ膜38として厚さ50nmのシリコン窒化膜(SiN膜)と、層間絶縁膜39として厚さ400nmのシリコン酸化膜(SiO2膜)と、第2のエッチングストッパ膜41として厚さ50nmのシリコン窒化膜(SiN膜)と、層間絶縁膜42として厚さ900nmのシリコン酸化膜(SiO2膜)と、サポート膜44として厚さ100nmのシリコン窒化膜(SiN膜)と、を順次成膜する。
【0094】
第1のエッチングストッパ膜38は、異方性エッチング(具体的には、ドライエッチング)により、第2のエッチングストッパ膜41、層間絶縁膜である第1及び層間絶縁膜39,42、及びサポート膜44を貫通するシリンダ孔85(図20A及び図20B参照)を形成する際のエッチングストッパ膜として機能する。
【0095】
また、第2のエッチングストッパ膜41は、後述する図22A及び図22Bに示す工程において、ウエットエッチングにより、メモリセル領域に形成された層間絶縁膜42を除去する際、第2のエッチングストッパ膜41よりも下層に配置された構成がエッチングされることを防ぐ機能を有する。つまり、第2のエッチングストッパ膜41は、ウエットエッチング時のストッパ膜として機能する。
【0096】
また、第2のエッチングストッパ膜41は、複数の下部電極57の下部を連結することで、後述する図22A及び図22Bに示す工程において、メモリセル領域に形成された層間絶縁膜42を除去した際、複数の下部電極57を連結する機能を有する。
また、この段階でのサポート膜44には、先に説明した図2Bに示す貫通部61はまだ形成されていない。つまり、図19A及び図19Bに示すサポート膜44は、パターニングされていないシリコン窒化膜(SiN膜)である。
【0097】
次いで、図20A及び図20Bに示す工程では、異方性エッチング(具体的には、ドライエッチング)により、サポート膜44、層間絶縁膜42、第2のエッチングストッパ膜41、層間絶縁膜39、及び第1のエッチングストッパ膜38をエッチングすることで、上部不純物拡散領域36の上面36aを露出するシリンダ孔85を形成する。
【0098】
具体的には、図19A及び図19Bに示すサポート膜44の上面44aに、ホトリソグラフィ技術により、シリンダ孔85の形成領域に対応するサポート膜44の上面44aを露出する開口部(図示せず)を有したホトレジスト(図示せず)を形成する。
次いで、第1のステップとして、サポート膜44及びシリコン窒化膜(SiN膜)よりなる第2のエッチングストッパ膜41と、シリコン酸化膜(SiO2膜)よりなる層間絶縁膜39,42とが同じようにエッチングされる条件を用いて、層間絶縁膜39,42、サポート膜44、及び第2のエッチングストッパ膜41をドライエッチングすることで、サポート膜44、層間絶縁膜39、及び第2のエッチングストッパ膜41を貫通し、かつ底面が第2のエッチングストッパ膜41と第1のエッチングストッパ膜38との間に位置する第1の孔(図示せず)を形成する。第1の孔は、シリンダ孔85の一部となる孔である。
【0099】
次いで、第2のステップとして、シリコン酸化膜(SiO2膜)よりなる層間絶縁膜39を選択的にエッチング可能な条件(言い換えれば、シリコン窒化膜(SiN膜)に対して選択比がある条件)を用いて、第1のエッチングストッパ膜38の上面が露出するまで層間絶縁膜39をドライエッチングする。
これにより、第1の孔(図示せず)の形成領域、及び該第1の孔の下方に形成され、第1の孔よりも深さの深い第2の孔(図示せず)を形成する。
【0100】
次いで、第3のステップとして、シリコン窒化膜(SiN膜)よりなる第1のエッチングストッパ膜38を選択的にエッチングする条件を用いて、上部不純物拡散領域36の上面36aが露出するまで第1のエッチングストッパ膜38をドライエッチングする。
これにより、第2の孔(図示せず)の形成領域、及び該第2の孔の下方に形成され、第2の孔よりも深さの深いシリンダ孔85が形成される。
シリンダ孔85は、下部電極57が形成される孔であり、上部不純物拡散領域36の上面36aを露出するように形成する。その後、ホトレジスト(図示せず)を除去する。
【0101】
第1のエッチングストッパ膜38の厚さが50nm、層間絶縁膜39の厚さが400nm、第2のエッチングストッパ膜41の厚さが50nm、層間絶縁膜42の厚さが900nm、サポート膜44の厚さが100nmの場合、シリンダ孔85の直径Rは、例えば、60nmとすることができる。この場合、シリンダ孔85の深さD2は、1500nmとすることができる。
なお、上記シリンダ孔85を形成する際に、メモリセル領域を囲むリング形状とされたガード壁用溝(図示せず)を形成する。ガード壁用溝は、少なくともサポート膜44、層間絶縁膜42、及び第2のエッチングストッパ膜41を貫通するように形成する。
【0102】
次いで、図21A及び図21Bに示す工程では、CVD法により、シリンダ孔85の内面(シリンダ孔85の底面を構成する上部不純物拡散領域36の上面36aを含む)を覆う下部電極57を形成する。
具体的には、シリンダ孔85の内面を覆うようにチタン膜(例えば、厚さ10nm)を成膜し、次いで、チタン膜の表面に窒化チタン膜(例えば、厚さ20nm)を成膜することで、Ti/TiN積層膜を形成する。次いで、エッチングにより、Ti/TiN積層膜をパターニングすることで、各シリンダ孔85にTi/TiN積層膜よりなる下部電極57を形成する。
【0103】
なお、図21A及び図21Bに示す工程では、ガード壁用溝(図示せず)の内面にもチタン膜及び窒化チタン膜を成膜し、ガード壁用溝(図示せず)の内面にチタン膜及び窒化チタン膜を残存させる。ガード壁用溝(図示せず)に形成されたチタン膜及び窒化チタン膜は、ガード壁(図示せず)として機能する。
該ガード壁は、後述する図22A及び図22Bに示す工程において、エッチング液により、メモリセル領域に形成された層間絶縁膜42を除去する際、周辺回路領域に形成された層間絶縁膜42にエッチング液が到達することを防止する機能を有する。
【0104】
次いで、サポート膜44に、サポート膜44の下層に形成された層間絶縁膜42の上面42aを露出する貫通部61を形成することで、複数の下部電極57の上端の外周面57aと接触し、複数の下部電極57を連結するサポート膜44を形成する。
具体的には、貫通部61は、以下の方法により形成する。始めに、図20A及び図20Bに示すサポート膜44の上面44aに、ホトリソグラフィ技術により、貫通部61の形成領域に対応するサポート膜44の上面44aを露出する開口部(図示せず)を有したホトレジスト(図示せず)を形成する。
【0105】
次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、層間絶縁膜42の上面が露出するまでサポート膜44をエッチングすることで貫通部61を形成する。その後、ホトレジスト(図示せず)を除去する。
なお、図21A及び図21Bでは、1つの貫通部61のみ図示しているが、図21A及び図21Bに示す工程では、実際には複数の貫通部61を形成する。
【0106】
次いで、図22A及び図22Bに示す工程では、貫通部61を介して、メモリセル領域に形成された層間絶縁膜42に、層間絶縁膜42を選択的にエッチング可能なウエットエッチング液を供給することで、ガード壁(図示せず)に囲まれた層間絶縁膜42を選択的に除去する。これにより、第2のエッチングストッパ膜41とサポート膜44との間に空間62を形成する。
上記ウエットエッチング液としては、シリコン酸化膜を選択的にエッチングするエッチング液(言い換えれば、第2のエッチングストッパ膜41及びサポート膜44に対して選択比があるエッチング液)を用いる。具体的には、上記ウエットエッチング液としては、例えば、フッ化水素酸(HF)を用いる。
【0107】
また、空間62は、第2のエッチングストッパ膜41の上面41a、サポート膜44の下面44b、第2のエッチングストッパ膜41とサポート膜44との間に位置する複数の下部電極57の外周側面57a、及びガード壁の内壁(図示せず)を露出するように形成する。
この際に、第2のエッチングストッパ膜41によって、メモリセル領域11の下層へのウエットエッチング液の浸透が防止されるため、層間絶縁膜39及び既に形成済みのトランジスタ(例えば、縦型MOSトランジスタ50)等にダメージが及ぶことは無い。
【0108】
次いで、図23A及び図23Bに示す工程では、図22A及び図22Bに示す構造体の上面側から、貫通部61を介して、ALD(Atomic Layer Deposition;原子層堆積)法により、空間62を区画する面を覆う容量絶縁膜58を形成する。
これにより、容量絶縁膜58は、第2のエッチングストッパ膜41の上面41aと、サポート膜44の上面44a及び下面44bと、第2のエッチングストッパ膜41とサポート膜44との間に位置する複数の下部電極57の外周側面57aとを覆うように形成される。
容量絶縁膜58としては、例えば、酸化アルミニウム膜(Al2O3膜)と酸化ジルコニウム膜(ZrO2膜)とよりなる積層膜を用いることができる。
【0109】
次いで、図24A及び図24Bに示す工程では、図23A及び図23Bに示す構造体の上面側から、貫通部61を介して、CVD法により、容量絶縁膜58の表面を覆うと共に、空間62を充填する導電膜(図示せず)を成膜する。該導電膜は、上部電極59の母材となる膜であり、例えば、ルテニウム(Ru)膜、タングステン(W)膜、窒化チタン(TiN)膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【0110】
次いで、CMP法により該導電膜を研磨することで、該導電膜よりなり、かつ上面59aが平坦な面とされた上部電極59を形成する。
これにより、上部不純物拡散領域36の上方に、下部電極57、容量絶縁膜58、及び上部電極59よりなり、上部不純物拡散領域36の上面36aと接触するキャパシタ45(MIMキャパシタ)が形成される。
【0111】
また、第2のエッチングストッパ膜41とサポート膜44との間に、第2のエッチングストッパ膜41の上面41a、サポート膜44の下面44b、及び複数の下部電極57の外周側面57aを露出する空間62を形成し、次いで、空間62を区画する面を覆う容量絶縁膜58を形成し、その後、容量絶縁膜58の表面に空間62を充填する上部電極59を形成することにより、キャパシタ45の容量を大きくすることができる。
【0112】
次いで、図25A及び図25Bに示す工程では、上部電極59の上面59aに層間絶縁膜46を形成する。層間絶縁膜46は、CVD法により形成することができる。また、層間絶縁膜46としては、シリコン酸化膜(SiO2膜)を用いる。
次いで、層間絶縁膜46上に、周知の手法により、上部電極59と電気的に接続される配線47を形成する。
次いで、層間絶縁膜46上に、配線47を覆うように層間絶縁膜48を形成する。層間絶縁膜48は、CVD法により形成することができる。また、層間絶縁膜48としては、シリコン酸化膜(SiO2膜)を用いる。これにより、第1の実施の形態の半導体装置10が製造される。
【0113】
第1の実施の形態の半導体装置の製造方法によれば、第2の溝25内に、第1の絶縁膜27、第1のサイドウォール膜75−1、及びゲート絶縁膜28を形成し、その後、第2の溝25を埋め込む第1及び第2の導電膜54,55を成膜し、次いで、第1及び第2の導電膜54,55を全面エッチバックして、第2の溝25の下部25Aに第1及び第2の導電膜54,55よりなる1つのゲート電極29を形成することにより、1つの溝を埋め込む導電膜を2つに分断するドライエッチングにより2つのゲート電極を形成する従来の製造方法と比較して、ゲート電極29の幅W3を十分に確保することが可能となるため、ゲート電極29の抵抗値を小さくすることができる。
【0114】
特に、ピラー26の微細化がさらに進展した場合、ピラー26のうち、上部不純物拡散領域36と下部不純物拡散領域19との間に位置する部分全体にチャネルを形成することが可能となるため、1つのピラーを両側から挟み込むように配置されたダブルゲート構造とされたゲート電極と同様な効果を得ることができる。
【0115】
また、ゲート電極29の側面29aに形成されたゲート絶縁膜28とピラー26の第1の側面26aに形成された第1の絶縁膜27との間に、真空とされた空隙31を形成することにより、ゲート電極29間にピラー26が介在することになるため、ピラー26によるシールド効果により、ゲート電極29間の容量を小さくすることができる。
【0116】
さらに、シリコン酸化膜(SiO2膜)よりなるゲート絶縁膜28と第1の絶縁膜27との間に形成され、シリコン窒化膜(SiN膜)よりなる第1のサイドウォール膜75−1を、ウエットエッチングにより選択的に除去して空隙31を形成することにより、容易に、所望の幅W2とされた空隙31を形成することができる。
【0117】
(第2の実施の形態)
図26Aは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのA−A線方向の切断面に対応する図である。図26Bは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図であり、図1に示すメモリセルアレイのB−B線方向の切断面に対応する図である。
図26A及び図26Bにおいて、図2A及び図2Bに示す第1の実施の形態の半導体装置10(具体的には、メモリセルアレイ11)と同一構成部分には同一符号を付す。
【0118】
図26A及び図26Bを参照するに、第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11を構成するゲート電極用埋め込み絶縁膜35の替わりに、ゲート電極用埋め込み絶縁膜103を設けた以外は、半導体装置10と同様に構成される。
【0119】
図26Bを参照するに、ゲート電極用埋め込み絶縁膜103は、第1の実施の形態で説明したゲート電極用埋め込み絶縁膜35よりも埋め込み特性に優れた膜であり、第1の絶縁膜27、ゲート絶縁膜28、及びゲート電極29が形成され、空隙31を含む第2の溝25を埋め込むように設けられている。
つまり、ゲート電極用埋め込み絶縁膜103は、第2の溝25の上部25B、及び第2の溝25の下部25Aに形成された空隙31を埋め込むように配置されている。
ゲート電極用埋め込み絶縁膜103は、例えば、埋め込み特性に優れたLP−CVD法により形成されたシリコン酸化膜(SiO2膜)を用いることができる。
【0120】
このような構成とされた第2の実施の形態の半導体装置100は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。
具体的には、第2の実施の形態の半導体装置100によれば、ゲート電極29の抵抗値を小さくすることができる共に、ゲート電極29間の容量を小さくすることができる。
【0121】
図27A、図27B、図28A、及び図28Bは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図27A及び図28Aは、図26Aに示すメモリセルアレイ101の切断面に対応する断面図である。また、図27B及び図28Bは、図26Bに示すメモリセルアレイ101の切断面に対応する断面図である。
図27A、図27B、図28A、及び図28Bにおいて、図26A及び図26Bに示すメモリセルアレイ101と同一構成部分には同一符号を付す。
【0122】
次に、主に、図27A、図27B、図28A、及び図28Bを参照して、本発明の第2の実施の形態に係る半導体装置100に設けられたメモリセルアレイ101の製造方法について説明する。
始めに、第1の実施の形態で説明した図3A及び図3Bに示す工程〜図16A及び図16Bに示す工程の処理を順次行うことで、図16A及び図16Bに示す構造体を形成する。
【0123】
次いで、図27A及び図27Bに示す工程では、第1の絶縁膜27、ゲート絶縁膜28、及びゲート電極29が形成され、空隙31を含む第2の溝25を埋め込むように、ゲート電極用埋め込み絶縁膜103を形成する。
具体的には、LP−CVD法により、ゲート電極用埋め込み絶縁膜103となるシリコン酸化膜(SiO2膜)を成膜することで、第2の溝25の上部25B、及び第2の溝25の下部25Aに形成された空隙31を埋め込む。
【0124】
次いで、図28A及び図28Bに示す工程では、シリコン酸化膜(SiO2膜)を選択的にエッチング可能な条件を用いたエッチバックにより、図27A及び図27Bに示す半導体基板13の主面13a(言い換えれば、ピラー26の上面)よりも上方に形成された絶縁膜23、ビット線用埋め込み絶縁膜24、及びゲート電極用埋め込み絶縁膜103(言い換えれば、不要な絶縁膜)を除去することで、半導体基板13の主面13aを露出させる。
これにより、絶縁膜23の上端面、ビット線用埋め込み絶縁膜24の上面24a、及びゲート電極用埋め込み絶縁膜103の上面103aは、半導体基板13の主面13aに対して略面一となる。
【0125】
その後、第1の実施の形態で説明した図19A及び図19Bに示す工程〜図25A及び図25Bに示す工程と同様な処理を順次行なうことで、図26A及び図26Bに示す第2の実施の形態の半導体装置100のメモリセルアレイ101が製造される。
【0126】
上記説明した第2の実施の形態の半導体装置100の製造方法は、第1の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。
【0127】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【0128】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【0129】
10,100…半導体装置、11,101…メモリセルアレイ、13…半導体基板、13a…主面、15…第1の溝、15a,15b,29a,29b,73c,73d,75−2a…側面、15c,25a,29c…底面、15A,25A…下部、16…第2の絶縁膜、16A…開口部、18…ビットコンタクト、19…下部不純物拡散領域、21…ビット線、21a,24a,24b,27a,29d,35a,36a,41a,42a,44a,59a,71b,73b,77a,103a…上面、23…絶縁膜、24…ビット線用埋め込み絶縁膜、25…第2の溝、25B…上部、26…ピラー、26a、第1の側面、26b…第2の側面、26c…第3の側面、26d…第4の側面、27…第1の絶縁膜、28…ゲート絶縁膜、29…ゲート電極、31…空隙、35,103…ゲート電極用埋め込み絶縁膜、36…上部不純物拡散領域、38…第1のエッチングストッパ膜、39,42,46,48…層間絶縁膜、41…第2のエッチングストッパ膜、44…サポート膜、44b…下面、45…キャパシタ、47…配線、50…縦型MOSトランジスタ、51,54…第1の導電膜、52,55…第2の導電膜、57…下部電極、57a…外周側面、58…容量絶縁膜、59…上部電極、61…貫通部、62…空間、71…第1のハードマスク、71a,73a…開口部、72…第2のハードマスク、73…ハードマスク、75−1…第1のサイドウォール膜、75−2…第2のサイドウォール膜、77…埋め込み絶縁膜、79…凹部、82…アモルファスシリコン膜、85…シリンダ孔、D1,D2…深さ、α…注入角度、R…直径、幅…W1,W2,W3
【特許請求の範囲】
【請求項1】
半導体基板に設けられ、第1の方向に延在する第1の溝と、
前記半導体基板に設けられ、前記第1の溝と交差する第2の方向に延在する第2の溝と、
前記第1及び第2の溝に囲まれ、前記第2の溝に露出された対向する第1及び第2の側面を有するピラーと、
ゲート絶縁膜を介して、前記ピラーの第2の側面に接触するように、前記第2の溝の下部に設けられた1つのゲート電極と、
前記ゲート電極の側面と前記ピラーの第1の側面との間に配置された空隙と、
少なくとも前記空隙よりも上方に位置する前記第2の溝を埋め込むと共に、前記ゲート電極の上面を覆うゲート電極用埋め込み絶縁膜と、
前記ピラーの上部に形成された上部不純物拡散領域と、
前記ピラーの下部に形成された下部不純物拡散領域と、
を有することを特徴とする半導体装置。
【請求項2】
前記ピラーの第1の側面を覆う第1の絶縁膜を設けると共に、前記ピラーの第1の側面と対向する前記ゲート電極の面に前記ゲート絶縁膜を配置し、
前記ゲート電極の面に設けられた前記ゲート絶縁膜と前記第1の絶縁膜との間に、前記空隙を設けたことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記ゲート電極用埋め込み絶縁膜は、埋め込み特性の悪い絶縁膜であり、
前記空隙は、真空であることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記ゲート電極用埋め込み絶縁膜は、前記空隙を埋め込むことを特徴とする請求項1または2記載の半導体装置。
【請求項5】
前記第1の溝は、前記第2の溝よりも深くなるように構成されており、
前記第1の溝の下部に、第2の絶縁膜を介して設けられ、前記下部不純物拡散領域と電気的に接続されたビット線を有することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。
【請求項6】
前記第1の溝に、前記ビット線の上面を覆うビット線用埋め込み絶縁膜を設けたことを特徴とする請求項5項記載の半導体装置。
【請求項7】
前記上部不純物拡散領域の上方に、該上部不純物拡散領域の上面と電気的に接続されるキャパシタを設けたことを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。
【請求項8】
半導体基板に、第1の方向に延在する第1の溝を形成する工程と、
前記第1の溝の下部の側面に、下部不純物拡散領域を形成する工程と、
前記半導体基板に、前記第1の溝と交差し、第2の方向に延在する第2の溝を形成することで、前記第1及び第2の溝に囲まれ、かつ前記下部不純物拡散領域が形成されたピラーを形成する工程と、
前記第2の溝に露出された前記ピラーの対向する第1及び第2の側面、及び前記第2の溝の底面を覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を介して、前記ピラーの前記第1の側面を覆う第1のサイドウォール膜と、前記第1の絶縁膜を介して、前記ピラーの前記第2の側面を覆う第2のサイドウォール膜とを同時に形成する工程と、
前記第1及び第2のサイドウォール膜が形成された前記第2の溝を埋め込み絶縁膜で埋め込む工程と、
前記第2のサイドウォール膜を選択的に除去する工程と、
前記第2のサイドウォール膜を除去後に、前記埋め込み絶縁膜、及び前記第1のサイドウォール膜に覆われていない前記第1の絶縁膜を選択的に除去する工程と、
前記ピラーの第2の側面、前記第2の溝の底面、及び前記第1のサイドウォール膜の側面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記第2の溝内に導電膜を埋め込み、その後、前記導電膜をエッチバックすることで、前記第2の溝の下部にゲート電極を形成する工程と、
前記ゲート電極を形成後に、前記第1のサイドウォール膜を選択的に除去することで、前記ゲート電極と前記ピラーの第1の側面との間に空隙を形成する工程と、
前記ピラーの上部に、上部不純物拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項9】
真空雰囲気下において、前記空隙よりも上方に位置する前記第2の溝の上部を埋め込み、かつ前記空隙を埋め込まないゲート電極用埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項8記載の半導体装置の製造方法。
【請求項10】
前記空隙よりも上方に位置する前記第2の溝の上部を埋め込み、かつ前記空隙を埋め込むゲート電極用埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項8記載の半導体装置の製造方法。
【請求項11】
前記第1及び第2のサイドウォール膜は、シリコン窒化膜をパターニングすることで形成し、
前記第1の絶縁膜及び前記埋め込み絶縁膜は、シリコン酸化膜をパターニングすることで形成することを特徴とする請求項8ないし10記載のうち、いずれか1項記載の半導体装置の製造方法。
【請求項12】
前記第2のサイドウォール膜を選択的に除去する工程は、前記第1のサイドウォール膜を保護すると共に、前記第1のサイドウォール膜の一部を露出するエッチングマスクを形成する工程と、
前記シリコン窒化膜を選択的にエッチングするエッチング液を用いたウエットエッチングにより、第2のサイドウォール膜を選択的に除去する工程と、
前記エッチングマスクを除去する工程と、
を含むことを特徴とする請求項11記載の半導体装置の製造方法。
【請求項13】
前記第1のサイドウォール膜を除去する工程では、前記シリコン窒化膜を選択的にエッチングするエッチング液を用いたウエットエッチングにより、第1のサイドウォール膜を選択的に除去することを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項14】
前記第2の溝を形成する前に、前記第1の溝の下部の内面を覆う第2の絶縁膜を形成する工程と、
前記第2の絶縁膜が形成された前記第1の溝の下部に、前記下部不純物拡散領域と電気的に接続されたビット線を形成する工程と、
を含むことを特徴とする請求項8ないし13のうち、いずれか1項記載の半導体装置の製造方法。
【請求項15】
前記第1の溝に、前記ビット線の上面を覆うビット線用埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項14記載の半導体装置の製造方法。
【請求項16】
前記上部不純物拡散領域の上方に、該上部不純物拡散領域の上面と電気的に接続されるキャパシタを形成する工程を含むことを特徴とする請求項8ないし15のうち、いずれか1項記載の半導体装置の製造方法。
【請求項1】
半導体基板に設けられ、第1の方向に延在する第1の溝と、
前記半導体基板に設けられ、前記第1の溝と交差する第2の方向に延在する第2の溝と、
前記第1及び第2の溝に囲まれ、前記第2の溝に露出された対向する第1及び第2の側面を有するピラーと、
ゲート絶縁膜を介して、前記ピラーの第2の側面に接触するように、前記第2の溝の下部に設けられた1つのゲート電極と、
前記ゲート電極の側面と前記ピラーの第1の側面との間に配置された空隙と、
少なくとも前記空隙よりも上方に位置する前記第2の溝を埋め込むと共に、前記ゲート電極の上面を覆うゲート電極用埋め込み絶縁膜と、
前記ピラーの上部に形成された上部不純物拡散領域と、
前記ピラーの下部に形成された下部不純物拡散領域と、
を有することを特徴とする半導体装置。
【請求項2】
前記ピラーの第1の側面を覆う第1の絶縁膜を設けると共に、前記ピラーの第1の側面と対向する前記ゲート電極の面に前記ゲート絶縁膜を配置し、
前記ゲート電極の面に設けられた前記ゲート絶縁膜と前記第1の絶縁膜との間に、前記空隙を設けたことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記ゲート電極用埋め込み絶縁膜は、埋め込み特性の悪い絶縁膜であり、
前記空隙は、真空であることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記ゲート電極用埋め込み絶縁膜は、前記空隙を埋め込むことを特徴とする請求項1または2記載の半導体装置。
【請求項5】
前記第1の溝は、前記第2の溝よりも深くなるように構成されており、
前記第1の溝の下部に、第2の絶縁膜を介して設けられ、前記下部不純物拡散領域と電気的に接続されたビット線を有することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。
【請求項6】
前記第1の溝に、前記ビット線の上面を覆うビット線用埋め込み絶縁膜を設けたことを特徴とする請求項5項記載の半導体装置。
【請求項7】
前記上部不純物拡散領域の上方に、該上部不純物拡散領域の上面と電気的に接続されるキャパシタを設けたことを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。
【請求項8】
半導体基板に、第1の方向に延在する第1の溝を形成する工程と、
前記第1の溝の下部の側面に、下部不純物拡散領域を形成する工程と、
前記半導体基板に、前記第1の溝と交差し、第2の方向に延在する第2の溝を形成することで、前記第1及び第2の溝に囲まれ、かつ前記下部不純物拡散領域が形成されたピラーを形成する工程と、
前記第2の溝に露出された前記ピラーの対向する第1及び第2の側面、及び前記第2の溝の底面を覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を介して、前記ピラーの前記第1の側面を覆う第1のサイドウォール膜と、前記第1の絶縁膜を介して、前記ピラーの前記第2の側面を覆う第2のサイドウォール膜とを同時に形成する工程と、
前記第1及び第2のサイドウォール膜が形成された前記第2の溝を埋め込み絶縁膜で埋め込む工程と、
前記第2のサイドウォール膜を選択的に除去する工程と、
前記第2のサイドウォール膜を除去後に、前記埋め込み絶縁膜、及び前記第1のサイドウォール膜に覆われていない前記第1の絶縁膜を選択的に除去する工程と、
前記ピラーの第2の側面、前記第2の溝の底面、及び前記第1のサイドウォール膜の側面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記第2の溝内に導電膜を埋め込み、その後、前記導電膜をエッチバックすることで、前記第2の溝の下部にゲート電極を形成する工程と、
前記ゲート電極を形成後に、前記第1のサイドウォール膜を選択的に除去することで、前記ゲート電極と前記ピラーの第1の側面との間に空隙を形成する工程と、
前記ピラーの上部に、上部不純物拡散領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項9】
真空雰囲気下において、前記空隙よりも上方に位置する前記第2の溝の上部を埋め込み、かつ前記空隙を埋め込まないゲート電極用埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項8記載の半導体装置の製造方法。
【請求項10】
前記空隙よりも上方に位置する前記第2の溝の上部を埋め込み、かつ前記空隙を埋め込むゲート電極用埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項8記載の半導体装置の製造方法。
【請求項11】
前記第1及び第2のサイドウォール膜は、シリコン窒化膜をパターニングすることで形成し、
前記第1の絶縁膜及び前記埋め込み絶縁膜は、シリコン酸化膜をパターニングすることで形成することを特徴とする請求項8ないし10記載のうち、いずれか1項記載の半導体装置の製造方法。
【請求項12】
前記第2のサイドウォール膜を選択的に除去する工程は、前記第1のサイドウォール膜を保護すると共に、前記第1のサイドウォール膜の一部を露出するエッチングマスクを形成する工程と、
前記シリコン窒化膜を選択的にエッチングするエッチング液を用いたウエットエッチングにより、第2のサイドウォール膜を選択的に除去する工程と、
前記エッチングマスクを除去する工程と、
を含むことを特徴とする請求項11記載の半導体装置の製造方法。
【請求項13】
前記第1のサイドウォール膜を除去する工程では、前記シリコン窒化膜を選択的にエッチングするエッチング液を用いたウエットエッチングにより、第1のサイドウォール膜を選択的に除去することを特徴とする請求項11または12記載の半導体装置の製造方法。
【請求項14】
前記第2の溝を形成する前に、前記第1の溝の下部の内面を覆う第2の絶縁膜を形成する工程と、
前記第2の絶縁膜が形成された前記第1の溝の下部に、前記下部不純物拡散領域と電気的に接続されたビット線を形成する工程と、
を含むことを特徴とする請求項8ないし13のうち、いずれか1項記載の半導体装置の製造方法。
【請求項15】
前記第1の溝に、前記ビット線の上面を覆うビット線用埋め込み絶縁膜を形成する工程を含むことを特徴とする請求項14記載の半導体装置の製造方法。
【請求項16】
前記上部不純物拡散領域の上方に、該上部不純物拡散領域の上面と電気的に接続されるキャパシタを形成する工程を含むことを特徴とする請求項8ないし15のうち、いずれか1項記載の半導体装置の製造方法。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26A】
【図26B】
【図27A】
【図27B】
【図28A】
【図28B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26A】
【図26B】
【図27A】
【図27B】
【図28A】
【図28B】
【公開番号】特開2012−109353(P2012−109353A)
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願番号】特願2010−256196(P2010−256196)
【出願日】平成22年11月16日(2010.11.16)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願日】平成22年11月16日(2010.11.16)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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