埋め込み配線を備える基板、その製造方法、これを利用する半導体装置およびその製造方法
【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み配線を備える基板およびその製造方法と、これを利用する半導体装置およびその製造方法に関するものであって、より詳細には半導体装置の特性を改善するため、低抵抗の埋め込み配線を備え、かつ製造段階において発生する問題を解決可能な埋め込み配線を備える基板およびその製造方法と、これを利用する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の集積度が大きく増加するにつれトランジスタのチャンネル長さが減少し、短チャンネル効果による問題が生じている。短チャンネル効果による問題としては、トランジスタの漏洩電流の増加、絶縁破壊電圧の低下、ドレーン電圧による電流の持続的な増加などがある。したがって、短チャンネル効果による問題の発生を防止できるトランジスタの開発が要求される。さらには、半導体装置の集積度の増加によって露光限界以下の設計ルールを有するトランジスタの開発も共に要求される。
【０００３】
しかし、同一平面にソース領域およびドレーン領域が配置され、その間にチャンネルが形成される従来の水平チャンネルトランジスタでは上記の要求を満たすことができない。これを満たすために提案されたのがソース領域およびドレーン領域が垂直方向で上下配置され、その間にチャンネルが形成される垂直チャンネルトランジスタ構造である。特許文献１には、ゲートチャンネルを水平チャンネルと垂直チャンネルとの組み合わせによって形成する半導体素子が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０１３９６号公報
【０００５】
しかし、このような垂直チャンネルを有する半導体素子では、一般的にゲート電極の下に配置される不純物領域がビット線として機能するため、ビット線が高い電気抵抗を有するようになり、高い電気抵抗を有するビット線は外部から印加される電圧を容易に伝達することができないため、半導体装置の電気的特性が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、低抵抗の埋め込み配線を備え、かつ製造段階において発生する問題を解決可能な基板およびその製造方法を提供することにある。
【０００７】
また、本発明の目的は、低抵抗の埋め込み配線を備える基板を利用して製造する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明によると、基板は、支持基板、支持基板上の絶縁層、絶縁層の内部に第１方向に延長する線形の導電層パターン、および線形の導電層パターン上で第１方向に延長し、上面が絶縁層外部に露出する線形の半導体パターンを備える。
【０００９】
上記課題を解決するための本発明によると、基板の製造方法は、半導体用基板の第１面上に導電層を形成する導電層形成段階と、導電層をパターニングして第１方向に延長する線形の導電層パターンを形成する導電層パターン形成段階と、導電層パターン形成段階において露出する半導体用基板をエッチングし、導電層パターンの下部に第１方向に延長する線形の半導体パターンを形成する半導体パターン形成段階と、導電層パターンおよび半導体パターン上に絶縁層を形成する絶縁層形成段階と、半導体用基板の第１面が支持基板と当接するように絶縁層を支持基板上に配置する絶縁層支持段階と、半導体用基板の第２面方向の絶縁層が露出するように半導体用基板の一部を除去する基板除去段階と、を含む。
【００１０】
上記課題を解決するための本発明によると、基板の製造方法は、半導体用基板の表面に線形の導電層パターンを含む積層構造体を形成する段階と、半導体用基板をエッチングして線形の導電層パターンの下に線形の半導体パターンを形成する段階と、積層構造体、線形の半導体パターンおよび半導体用基板上に絶縁層を形成する段階と、絶縁層を支持基板にボンディングする段階と、半導体用基板を除去することにより絶縁層を露出させる段階と、を含み、積層構造体は線形の半導体パターンを形成するためのエッチングマスクとして使用する。
【００１１】
上記課題を解決するための本発明によると、基板は、支持基板と、支持基板の上部に形成される絶縁層、絶縁層の内部に第１方向に延長するように形成される線形の導電層パターン、および導電層パターンの上部に第１方向に延長するように形成され、上面が絶縁層の外部に露出された線形の半導体パターンを備える。
【００１２】
上記課題を解決するための本発明によると、半導体装置は、支持基板、支持基板上部に配置された絶縁層、絶縁層の内部に配置され第１方向に延長する線形の導電層パターン、導電層パターンの上部に第１方向に延長するように形成される線形の下部半導体パターン、下部半導体パターンの上部に配置される柱型の上部半導体パターン、上部半導体パターンの少なくとも一方の側壁と接し、第１方向と交差する第２方向に延長するゲートライン、および上部半導体パターンとゲートラインとの間に配設するゲート絶縁膜を備える。
【００１３】
上記課題を解決するための本発明によると、半導体装置の製造方法は、支持基板、支持基板上部に配置された絶縁層、絶縁層の内部に第１方向に延長するように形成される線形の導電層パターン、絶縁層の内部および導電層パターンの上部に配置され第１方向に延長し、上面が絶縁層外部に露出する線形の半導体パターンを備える基板を提供する段階と、半導体パターンをパターニングし、導電層パターンの上部に第１方向に延長する線形の下部半導体パターンおよび下部半導体パターンの上部に柱型の上部半導体パターンを形成する段階、およびゲート絶縁膜を介して上部半導体パターンの少なくとも一方の側壁と接し、第１方向と交差する第２方向に延長するゲートラインを形成する段階、を含む。
【００１４】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による基板を示す斜視図である。
【図２】図１に示す基板のＡ−Ａ’線に沿った断面図である。
【図３】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図である。
【図４】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図３の次のステップを示す図である。
【図５】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図４の次のステップを示す図である。
【図６】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図５の次のステップを示す図である。
【図７】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図６の次のステップを示す図である。
【図８】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図７の次のステップを示す図である。
【図９】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図８の次のステップを示す図である。
【図１０】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図９の次のステップを示す図である。
【図１１】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図１０の次のステップを示す図である。
【図１２】本発明の第２実施形態による半導体装置を示す斜視図である。
【図１３】図１２に示す半導体装置のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１４の次のステップを示す図である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１５の次のステップを示す図である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１６の次のステップを示す図である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１７の次のステップを示す図である。
【図１９】本発明の第３実施形態による半導体装置を示す斜視図である。
【図２０】図１９に示す半導体装置を示す平面図である。
【発明を実施するための形態】
【００１６】
本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。図面において層、領域のサイズ、及び相対的なサイズは説明の明瞭性のために誇張することがある。
【００１７】
素子または層が、異なる素子または層の「上」と指称するものは、他の素子或いは層の真上だけでなく、中間に他の層または他の素子を介在する場合を全て含む。これに対し、１つの素子が他の素子と「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」、または「真上」と指称するものは中間に他の素子又は層を介在しないものを示す。「及び／または」は、言及したアイテムの各々及び１つ以上の全ての組み合わせを含む。
【００１８】
空間的に相対的な用語である「下」、「下部」、「上」、「上部」などは、図面に示しているように、１つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用することがある。空間的に相対的な用語は、図面に示している方向に加えて、使用時または動作時における素子の互いに異なる方向を含む用語として理解しなければならない。明細書全体において、同一参照符号は同一構成要素を指す。
【００１９】
本明細書で記述する実施形態は本発明の概略図の平面図および断面図を参照して説明する。したがって、製造技術および／または許容誤差などによって例示図の形態を変形することがある。したがって、本発明の実施形態は、図示する特定の形態に制限されず、製造工程により生成される形態の変化も含む。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。
【００２０】
（第１実施形態）
図１〜図１１を参照して第１実施形態による基板およびその製造方法について説明する。
【００２１】
第１実施形態による基板の斜視図を図１に示す。図２は、図１に示す基板のＡ−Ａ’線に沿った断面図である。図３〜図１１は、第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、特に図１に示す基板のＡ−Ａ’線に沿った断面に基づき図示するものである。
【００２２】
第１実施形態による基板の構造について、図１および図２に基づいて説明する。
【００２３】
第１実施形態による基板は、支持基板１６０、支持基板１６０の上部体に配置される絶縁層１５０、絶縁層１５０の内部に配置される線形の導電層パターン１２２、および絶縁層１５０の内部および線形導電層パターン１２２の上部に配置される線形の半導体パターン１０４を備える。図１および図２に示すように、線形の半導体パターン１０４および導電層パターン１２２は第１方向に延びるように形成される。第１実施形態による基板では、線形の導電層パターン１２２は絶縁層１５０の内部に埋設され得る。これにより、線形導電層パターン１２２が埋め込み配線としての役割を果たすため、第１実施形態の基板は、埋め込み配線を備える基板といえる。以下で第１実施形態の基板の各構成要素について具体的に説明する。
【００２４】
支持基板１６０は、支持基板１６０の上部の構造物を支持する役割を果たす。支持基板１６０はトランジスタのような単位素子が形成される基板ではないため、多様な半導体用基板を支持基板１６０として使用することができる。例えば、支持基板１６０は単結晶シリコン基板、非晶質シリコン基板、ポリシリコン基板のうちいずれか一つであってよく、結晶欠陥またはパーティクルを含むものでもよく、素子形成に不適合と判定された低レベルの基板でもよい。
【００２５】
支持基板１６０上には支持基板１６０の内部に要求される、例えば、導電層パターン１２２、半導体パターン１０４などの構成要素を有する絶縁層１５０が配置される。この絶縁層１５０は一表面が支持基板１６０の上面に直接ボンディングされることにより支持基板１６０上に配置される。このため、支持基板１６０の上面にボンディングされる絶縁層１５０の表面は平坦化されている。絶縁層１５０はシリコン酸化膜を含むことができ、このシリコン酸化膜は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）系の酸化膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ラジカル酸化工程により形成される酸化膜などからなる。
【００２６】
絶縁層１５０の内部には絶縁層１５０の上部表面から一定の深さへの第１方向に延長する線形の導電層パターン１２２が複数互いに離隔して配置される。第１実施形態による基板では、深さは所定の深さである場合もあるが、そうではない場合もある。また、絶縁層１５０の内部および導電層パターン１２２の上部には第１方向に延長する半導体パターン１０４が複数互いに離隔して配置され、半導体パターン１０４の上部表面と絶縁層１５０の上部表面は同一高さを有するように配置される。すなわち、半導体パターン１０４の上面は絶縁層１５０外部に露出している。図示するように、線形の半導体パターン１０４は線形の導電層パターン１２２と平面上で互いに重畳して類似の形状を有し、半導体パターン１０４の第２方向幅は導電層パターン１２２の第２方向幅より大きいこともある。第１実施形態による基板では、半導体パターン１０４の第２方向幅と導電層パターン１２２の第２方向の幅の差は予め定められる場合もあるが、そうではない場合もある。このとき、幅の差は導電層パターン１２２の両側壁に配置されたスペーサ１４０の第２方向幅と同一値を意味する。
【００２７】
導電層パターン１２２は金属または金属シリサイドを含み得る。例えば、導電層パターン１２２はタングステン、アルミニウム、銅コバルト、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイドなどを含み、これらを単独または２以上混合して使用することもできる。また、半導体パターン１０４は、単結晶半導体、例えば、単結晶シリコンをから形成される。しかし、導電層パターン１２２および半導体パターン１０４を構成する材料は本実施形態で例示するものに限定されず、その他多様な物質を使用することができる。
【００２８】
ここで、導電層パターン１２２の上面には障壁層パターン１１２がさらに配置されることもある。障壁層パターン１１２は半導体パターン１０４と導電層パターン１２２との間に設けられ、導電層パターン１２２内に含まれた金属元素や導電性元素が半導体パターン１０４に拡散、または半導体パターン１０４に含まれる半導体元素が導電層パターン１２２に拡散することを防止または軽減する一種の拡散障壁層である。また、障壁層パターン１１２は、半導体パターン１０４と導電層パターン１２２との間のオーミックコンタクトを提供して接触特性を向上させる役割も果たすことができる。障壁層パターン１１２は金属、金属窒化物または金属シリサイドを含む。例えば、障壁層パターン１１２はチタン、チタン窒化物、タンタル、タンタル窒化物、タングステン窒化物、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどから形成され、これらを単独または２以上混合して使用する。
【００２９】
また、導電層パターン１２２の下面にはキャッピング層パターン１３２が形成される。キャッピング層パターン１３２は後述する基板の製造方法において、パターニング工程を行うために使用するものであって、図１および図２に図示するように導電層パターン１２２の下面に残留することがある。これについてはさらに詳細に後述する。キャッピング層パターン１３２はシリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のように絶縁物質を含み得る。
【００３０】
また、キャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２が順次に積層された積層構造物の両側壁にはスペーサ１４０がさらに配置されることもある。スペーサ１４０は後述する基板の製造方法においてパターニング工程を行うために使用するものであって、本図面に図示するようにキャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２の両側壁に残留する。スペーサ１４０については詳細を後述する。スペーサ１４０は例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を含み得る。
【００３１】
基板を利用してトランジスタなどの半導体素子を製造する場合、半導体パターン１０４は活性領域として機能し、絶縁層１５０は半導体パターン１０４を互いに分離する素子分離領域として機能する。また、半導体パターン１０４の下部に配置される導電層パターン１２２は絶縁層１５０によって互に分離され、埋め込み配線として機能する。例えば、導電層パターン１２２はトランジスタのドレーン領域に電圧を印加するためのビット線として利用される。
【００３２】
次に、図１および図２に示す基板の製造方法について図３から図１１に基づいて説明する。
【００３３】
図３を参照すると、支持基板１６０とボンディングされる半導体用基板１００を用意する。ここで、半導体用基板１００の一部は後続工程によりトランジスタなどの素子を形成するための半導体層、すなわち、活性領域として提供する。このため、半導体用基板１００は半導体用の単結晶、例えば、単結晶シリコンからなる。以下、説明の便宜上、半導体用基板１００の両表面のうち支持基板１６０とボンディングされる側に配置された表面を第１面Ｓ１といい、その向かい側に配置された表面を第２面Ｓ２という。
【００３４】
続いて、半導体用基板１００内にイオン注入層１０２を形成する。イオン注入層１０２は後続工程（図１０参照）で分離される面であって、例えば第１面Ｓ１からの水素イオン注入工程により形成され得る。このようなイオン注入層１０２によって半導体用基板１００は上部１００ａと下部１００ｂに区分され、半導体用基板１００の上部１００ａは素子を形成するために半導体層として提供される部分であり、下部１００ｂは後続する分離工程（図１０参照）により除去される部分である。イオン注入層１０２は第１面Ｓ１から形成される。第１実施形態では、イオン注入層１０２の深さは予め定められているが、予め定められてなくてもよい。
【００３５】
イオン注入工程は、原子または分子イオンを高電圧下でターゲット物質の表面層を浸透する十分なエネルギーを有するように加速させ、加速されたイオンをターゲット物質に衝突させ、注入するようにする工程である。したがって、イオンを加速させるイオン注入エネルギーの大きさを調節することによってイオン注入層１０２の深さを調節することができる。また、注入するイオンの量を調節することによってイオン注入層１０２のイオン分布を調節することができる。
【００３６】
一方、上記のイオン注入層１０２は、所定の基準温度以上の温度、例えば、５００℃以上の温度で分離される。このとき、基準温度は予め定められる場合もあり、そうではない場合もある。イオン注入層形成工程と後続の分離工程（図１０参照）との間に行われる工程（図４〜図９参照）は、基準温度以下の温度で行われる。これについては後述する。
【００３７】
図４を参照すると、半導体用基板１００の第１面Ｓ１上に障壁層１１０を形成する。障壁層１１０は障壁層１１０の上部に形成される導電層１２０内に含まれる金属元素や導電性元素が半導体用基板１００に拡散、または半導体用基板１００内に含まれる半導体元素が導電層１２０に拡散することを防止または軽減するために形成するものである。
【００３８】
障壁層１１０は、例えば、スパッタリングや化学気相蒸着のような多様な蒸着方式によって形成される。第１実施形態では、障壁層１１０は５００℃より低い温度で蒸着される。また、障壁層１１０は、金属、金属窒化物または金属シリサイドを蒸着して形成される。例えば、障壁層１１０は、チタン、チタン窒化物、タンタル、タンタル窒化物、タングステン窒化物、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどから形成され、これらを単独または２以上混合して使用する。
【００３９】
続いて、障壁層１１０上に埋め込み配線用の導電層１２０を形成する。導電層１２０は多様な蒸着方式によって形成される。第１実施形態では、導電層１２０は５００℃より低い温度で蒸着される。また、導電層１２０は金属または金属シリサイドを蒸着して形成する。例えば、導電層１２０はタングステン、アルミニウム、銅コバルト、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイドなどから形成され、これらを単独または２以上混合して使用する。
【００４０】
続いて、導電層１２０上にキャッピング層１３０を形成する。キャッピング層１３０は後述する導電層１２０のエッチング工程（図５参照）および半導体用基板１００のエッチング工程（図６参照）で導電層１２０を保護し、かつエッチングマスクとしての役割を果たす。キャッピング層１３０は多様な蒸着方式によって形成される。第１実施形態では、キャッピング層１３０は、５００℃より低い温度で蒸着される。また、キャッピング層１３０は、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のような絶縁材料を蒸着して導電層１２０上に形成される。
【００４１】
一方、図４に示す工程において、導電層１２０の構成によっては障壁層１１０の形成工程を省略することがある。
【００４２】
図５を参照すると、キャッピング層１３０上に埋め込み配線が形成される領域を覆う図示しないマスクパターンを形成した後、このマスクパターンをエッチングマスクとしてキャッピング層１３０を異方性エッチングしてキャッピング層パターン１３２を形成し、マスクパターンおよび／またはキャッピング層パターン１３２をエッチングマスクとして導電層１２０および障壁層１１０を異方性エッチングして導電層パターン１２２および障壁層パターン１１２を形成する。
【００４３】
第１実施形態では、埋め込み配線（図１および図２の導電層パターン１２２）は、第１方向に延びるとともに、複数の埋設配線が互いに離隔して形成されるため、マスクパターンはこのような形状の埋め込み配線を覆うように第１方向に延長する線形状を有する。したがって、この工程により、第１方向に延長する線形の障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物が形成される。複数の積層構造物が互いに離隔して形成され得る。
【００４４】
続いて、積層構造物の両側壁にスペーサ１４０を形成する。より具体的に説明すると、積層構造物の全面に沿ってスペーサ１４０として利用される物質膜を形成した後、この物質膜を全面エッチングすることによってスペーサ１４０を形成する。ここで、スペーサ１４０として利用する物質膜は、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を蒸着することにより形成される。
【００４５】
この工程により、障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物およびその両側壁のスペーサ１４０によって半導体用基板１００の第１面Ｓ１の一部が露出する。また、この工程により形成された導電層パターン１２２は後述する工程により埋め込み配線をなす。
【００４６】
前述したように、導電層パターン１２２が延長する方向を第１方向という。また、第１方向と同一平面上で交差する方向を第２方向という。
【００４７】
図６を参照すると、キャッピング層パターン１３２およびスペーサ１４０をエッチングマスクで半導体用基板１００を深さ方向に異方性エッチングすることによって、障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物およびスペーサ１４０の下に配置され、第１方向に延長する線形の半導体パターン１０４を形成する。第１実施形態では、半導体用基板１００は所定の深さで異方性エッチングされている。線形の半導体パターン１０４は積層構造物と平面上に重畳して類似の形状を有し、半導体パターン１０４の第２方向幅ｗ１は積層構造物の第２方向幅よりスペーサ１４０の第２方向幅だけより大きい値を有する。
【００４８】
ここで、半導体用基板１００のエッチングの深さ、すなわち、半導体パターン１０４の高さｈ１は半導体用基板１００の厚さより小さい値を有し、かつ、半導体用基板１００の上部１００ａ厚さより小さい値を有する。これにより、半導体パターン１０４の最下部はイオン注入層１０２から離れた位置に形成される。第１実施形態で、半導体パターン１０４の最下部とイオン注入層１０２との間の距離は予め定められる場合もあり、そうではない場合もある。イオン注入層１０２を形成する際にイオン注入層１０２の周辺にある程度の欠陥が生じる。しかし、半導体パターン１０４の高さｈ１を調節すると、半導体パターン１０４は、後続工程においてトランジスタなどの半導体素子を製造する場合に活性領域として利用されるため、欠陥がないものであるか少なくとも欠陥が最小である領域とすることができる。
【００４９】
本工程によって形成された複数の半導体パターン１０４は互いに分離した状態ではなく、半導体パターン１０４の下の半導体用基板１００の上部１００ａによって相互に連結している。
【００５０】
図７を参照すると、障壁層パターン１１２、導電層パターン１２２、キャッピング層パターン１３２、スペーサ１４０および半導体パターン１０４上に絶縁層１５０を形成する。ここで、絶縁層１５０は、スペーサ１４０および半導体パターン１０４の間の空間を埋め、積層構造物の上部を十分に覆う程度の厚さで形成される。
【００５１】
絶縁層１５０は、例えば、化学気相蒸着のような多様な方式で絶縁材料が蒸着されることにより形成される。第１実施形態では、絶縁層１５０は５００℃より低い温度で形成される。また、絶縁層１５０は、酸化膜、例えば、シリコン酸化膜で形成され得るが、シリコン酸化膜はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）系の酸化膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ラジカル酸化工程により形成される酸化膜などからなる。
【００５２】
絶縁層１５０は、図7に示すように平坦化された表面を有し、このため絶縁層１５０を形成するための絶縁物質蒸着後の平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程がさらに行われる。このような絶縁層１５０の平坦化された表面は後述する支持基板１６０と接合される接合面になる。
【００５３】
絶縁層１５０は、後続工程でトランジスタなどの半導体素子を製造する場合、活性領域として提供される半導体パターン１０４を互に分離する素子分離領域として役割を果たす。
【００５４】
図８を参照すると、支持基板１６０を提供する。ここで、支持基板１６０は単結晶シリコン基板、非晶質シリコン基板、ポリシリコン基板などのような半導体用基板であり、結晶欠陥またはパーティクルを含むものでもよく、素子を形成するに不適合と判定された低レベル基板でもよいのは前述したとおりである。
【００５５】
続いて、支持基板１６０に絶縁層１５０を接合させるが、支持基板１６０の上面と絶縁層１５０の上面が互いに接触するように接合させる。言い換えれば、半導体用基板１００の第１面Ｓ１が支持基板１６０の上面と対向するように図７の工程による結果を逆さにして支持基板１６０と接合させる。
【００５６】
接合方法についてより具体的に説明すると、支持基板１６０の上面と絶縁層１５０の上面とに水を加えるなどの方式により親水化処理をした後、親水化処理した支持基板１６０の上面および絶縁層１５０の上面を接触させると、接触面に形成されたＯＨグループの間に作用するファンデルワールス力により支持基板１６０と絶縁層１５０とが互いに接合される。接合工程は５００℃より低い温度で行われ、例えば常温〜４００℃の温度範囲で行われ得る。接合工程の際には接合面に金属物質のように接合が容易ではない物質が全く露出していないため、接合が容易にかつ２個の基板、すなわち、半導体用基板１００と支持基板１６０が互いに浮くことなく高精度に接合される。
【００５７】
図９に図示するように、支持基板１６０上に図７に示す工程による結果物の上下が逆さの状態で配置されていることが分かる。これにより、半導体用基板１００の第１面Ｓ１は支持基板１６０の上面と対向するようになり、第２面Ｓ２は図９に示す構造物の最上面になる。また、絶縁層１５０の内部に第１方向に延長し、キャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２が順次に積層された積層構造物が埋め込められ、絶縁層１５０の内部および積層構造物の上部に第１方向に延長する半導体パターン１０４が配置される。
【００５８】
図１０を参照すると、既に形成されたイオン注入層１０２に沿って半導体用基板１００を分離することにより、半導体用基板１００の下部１００ｂを除去される。半導体用基板１００の下部１００ｂと上部１００ａとの分離工程は半導体用基板１００を５００℃以上の温度で熱処理することによって行われる。
【００５９】
図１０に示す分離工程後の半導体用基板１００の上部１００ａの表面部は、滑りがよくなかったり、前述したイオン注入層１０２を形成する工程の際（図３参照）に発生した欠陥を含んだりすることがある。しかし、このような問題は以下の図１１の工程を行うことにより解決されるか、または最小化することができる。
【００６０】
図１１を参照すると、絶縁層１５０が露出するように残留する半導体用基板１００の上部１００ａを除去する。その結果、半導体用基板１００の上部１００ａによって互いに連結していた複数の半導体パターン１０４が絶縁層１５０によって互いに分離される。したがって、半導体パターン１０４は後続工程でトランジスタのような素子を形成する際に活性領域として機能することができ、絶縁層１５０はこのような半導体パターン１０４を互いに分離する素子分離領域として機能することができる。また、活性領域としての半導体パターン１０４の下には埋め込み配線として導電層パターン１２２が配置され、後続工程で例えば、トランジスタのような素子を形成する際に必要な配線、例えば、ビット線として利用される。
【００６１】
半導体用基板１００の上部１００ａを除去する工程は、例えば、ＣＭＰ工程のような研磨工程を利用して行うかまたは、乾式エッチング工程を利用して行うこともある。
【００６２】
第１実施形態の工程によれば、半導体パターン１０４を互いに分離できること以外にも、図１０に示す工程後の半導体用基板１００の上部１００ａ表面部の滑りがよくなかったり、イオン注入層１０２の形成によって発生した欠陥を含んだりする問題は解消されるかまたは最小化することができる。
【００６３】
このような図３〜図１１に示す工程によって、図１および図２に示す基板が製造される。
【００６４】
以上で説明した基板およびその製造方法によれば、少なくとも次のような効果がある。
【００６５】
すなわち、本基板が低抵抗の埋め込み配線を備えるため、半導体装置の特性を改善することができる。
【００６６】
さらに、埋め込み配線として利用される導電層を先にパターニングし、その次に活性領域として利用される半導体用基板をパターニングするため、パターニングをする工程から生じる問題を解消することができる。具体的に説明すると、従来技術のように活性領域を先にパターニングした後、導電層をパターニングすると、導電層パターニング過程から生じる金属物質や副産物が活性領域の側壁などに付き、活性領域の汚染の問題が生じる。第１実施形態による基板の製造方法では、パターニング順序を変えることによってこのような問題を解消した。
【００６７】
また、本基板はパターニングした導電層を埋込む構造を有するため、このパターニングした導電層自体をそのまま配線として利用できるため、後続素子の形成工程が単純かつ容易である。
【００６８】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図１２から図１８に基づいて説明する。上述した基板は埋め込み配線を含み、活性領域および素子分離領域を有するため、多様な半導体装置の製造に利用することができる。例えば、垂直チャンネルトランジスタを有する半導体メモリ装置の製造に利用することができ、このような場合埋め込み配線はビット線として利用することができる。
【００６９】
図１２は、第２実施形態による半導体装置を示す斜視図であり、図１３は図１２の半導体装置のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。図１２に示すＡ−Ａ’線は、図１に示すＡ−Ａ’線と一致する。また、図１２では、含まれる構成要素を明確に示すため絶縁層１５０の一部、正確には埋め込み配線の下の絶縁層１５０の部分のみを図示しているが、図１２にも図１３に図示するような絶縁層１５０が含まれている。
【００７０】
図１２および図１３を参照して説明する本実施形態の半導体装置は、前述した基板と同一の基板を利用して製造することができる。
【００７１】
図１２および図１３を参照すると、第２実施形態による半導体装置は、支持基板１６０、支持基板１６０の上部に配置される絶縁層１５０、絶縁層１５０の内部に埋め込まれ、第１方向に延長する線形の導電層パターン１２２、および導電層パターン１２２の上部に配置され、線形の下部半導体パターン１０４ａおよび柱型の上部半導体パターン１０４ｂからなる活性領域、および活性領域に配置されるトランジスタを含む。第２実施形態の基板の各構成要素については以下において具体的に説明する。
【００７２】
本実施形態の半導体装置に含まれる支持基板１６０、および絶縁層１５０内部に埋め込まれる導電層パターン１２２は、図１および図２を参照して説明した内容と同様である。また、導電層パターン１２２の上面に配置される障壁層パターン１１２、導電層パターン１２２の下面に配置されるキャッピング層パターン１３２、および障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物の両側壁に配置されるスペーサ１４０も、図１および図２で説明した内容と同様である。導電層パターン１２２は、第２実施形態の半導体装置で埋め込み配線、特に、ビット線として利用することができ、これについては後述する。
【００７３】
線形の下部半導体パターン１０４ａおよび柱型の上部半導体パターン１０４ｂは、図１および図２に示す半導体パターン１０４をパターニングして形成したものである。具体的には、線形の下部半導体パターン１０４ａは、第１実施形態の半導体パターン１０４がパターニングされていない部分であって、半導体パターン１０４のように積層構造物の上部に配置され、第１方向に延長される。柱型の上部半導体パターン１０４ｂは、半導体パターン１０４の上部をパターニングして形成された部分であって、下部半導体パターン１０４ａ上に配置され、下部半導体パターン１０４ａから垂直方向に突出する。１つの下部の半導体パターン１０４ａ上に複数の上部半導体パターン１０４ｂが配置される。なお、下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂに示す点線はこれらを区別するためではなく、ソース領域Ｓ／ドレーン領域Ｄを表示するためである。
【００７４】
以下、説明の便宜のため、第１方向に一列に配列した複数の上部半導体パターン１０４ｂを上部半導体パターン１０４ｂの行といい、第２方向に一列に配列した複数の上部半導体パターン１０４ｂを上部半導体パターン１０４ｂの列という。図１２では、上部半導体パターン１０４ｂの行が３個であり、上部半導体パターン１０４ｂの列が２個の場合を図示する。
【００７５】
第２実施形態では、上部半導体パターン１０４ｂの列と列との間に配置された絶縁層１５０は、上部半導体パターン１０４ｂの高さに該当する深さだけエッチングされ、除去される。上部半導体パターン１０４ｂの列と列との間で絶縁層１５０の上面高さは下部半導体パターン１０４ａの上面高さと同一であり、第１方向で上部半導体パターン１０４ｂの両側壁が露出している。また、第２方向で隣接する活性領域、すなわち、下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂは、この絶縁層１５０によって互いに分離する。
【００７６】
トランジスタは、下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂからなる活性領域に形成される。このトランジスタは、ゲート絶縁膜１８０、ゲートライン１９２のゲート電極、ソース領域Ｓおよびドレーン領域Ｄを含む。図示するように、ソース領域Ｓおよびドレーン領域Ｄが上下部に配置されているため、このトランジスタでは、支持基板１６０に対して垂直方向にチャンネルが形成される。
【００７７】
ゲート絶縁膜１８０は、少なくとも上部半導体パターン１０４ｂの露出した両側壁上に配置される。このゲート絶縁膜１８０は、シリコン酸化物を含む。
【００７８】
ゲートライン１９２は、上部半導体パターン１０４ｂの列と列との間に配置されゲート絶縁膜１８０と接し、第２方向に延長する。ゲートライン１９２のうちゲート絶縁膜１８０と各々接し、上部半導体パターン１０４ｂのチャンネルに電圧を印加できる部分をゲート電極ともいう。上部半導体パターン１０４ｂの列と列との間には同一深さの下部半導体パターン１０４ａと絶縁層１５０が配置されているため、ゲートライン１９２はその上部に配置される。
【００７９】
このとき、上部半導体パターン１０４ｂの１つの列には２個のゲートライン１９２が配置される。すなわち、上部半導体パターン１０４ｂの１つの列の一方の側壁と接するゲートライン１９２と一方の側壁と対向する他方の側壁と接するゲートライン１９２が配置される。このようなゲートライン１９２は上部半導体パターン１０４ｂの列と列との間で互いに分離している。このようなゲートライン１９２は不純物がドーピングされたポリシリコン、金属、金属化合物などを含み得る。例えば、ゲートライン１９２はタングステン、チタン、アルミニウム、タンタル、タングステン窒化物、アルミニウム窒化物、チタン窒化物、チタンアルミニウム、タングステンリサイド、チタンシリサイド、コバルトシリサイドなどからなり、これらを単独または互いに混ざり合って使用する。
【００８０】
ゲートライン１９２の高さは、上部半導体パターン１０４ｂの高さより小さい。すなわち、上部半導体パターン１０４ｂのうち上側の一部がゲートライン１９２より上に突出している。
【００８１】
ソース領域Ｓは、ゲートライン１９２より上に突出した上部半導体パターン１０４ｂの上部に形成され、ドレーン領域Ｄはゲートライン１９２の下に形成され、下部半導体パターン１０４ａに形成される。しかし、ソース領域Ｓおよびドレーン領域Ｄの垂直方向の位置関係はある程度調節することができる。例えば、ドレーン領域Ｄの最上部がゲートライン１９２の最下部より若干上に配置されることもある。また、ソース領域Ｓの最下部がゲートライン１９２の最上部より若干下に配置されることもある。これらソース領域Ｓ／ドレーン領域Ｄは同一不純物、例えば、Ｎ型不純物を含み得る。ソース領域Ｓ／ドレーン領域Ｄの間に配置されるチャンネル領域はソース領域Ｓ／ドレーン領域Ｄと異なる不純物、例えば、Ｐ型不純物を含み得る。
【００８２】
ドレーン領域Ｄは、下部半導体パターン１０４ａに配置され下部半導体パターン１０４ａが延長する方向と同一に第１方向に延長することもある。また、ドレーン領域Ｄの底面は埋め込み配線としての下部の導電層パターン１２２と接するため、ドレーン領域Ｄと埋め込み配線とが電気的に接続する。このような場合、低抵抗を有する埋め込み配線がビット線として機能するため、本実施形態の半導体装置の電気的特性を改善することができる。さらには、垂直チャンネルトランジスタを含む半導体装置を提供するため、半導体装置の集積度を改善することができる。
【００８３】
上部半導体パターン１０４ｂ上にはソース領域Ｓと電気的に接続する図示しないキャパシターがさらに配置される。このような場合、１Ｔ１Ｃ（１ ｔｒａｎｓｉｓｔｏｒ １ ｃａｐａｃｉｔｏｒ）構造の単位セルを有する半導体メモリ装置、例えば、ＤＲＡＭが形成され得る。
【００８４】
以上、第２実施形態では垂直チャンネルトランジスタを備える半導体装置について説明をした。特に、上部半導体パターン１０４ｂの１つの列に２つのゲートライン１９２、すなわち、上部半導体パターン１０４ｂの１つの列の一方の側壁と接するゲートライン１９２と一方の側壁と対向する他方の側壁と接するゲートライン１９２が配置される半導体装置について説明した。しかし、本発明がこれに限定されるものではない。本発明では、ゲート電極としてのゲートラインの一部が上部半導体パターンの少なくとも一方の側面と接し、ゲートラインが第１方向と垂直した第２方向に延長する限り、ゲート電極および／またはゲートラインの形状や個数は多様に変形することができる。
【００８５】
図１４〜図１８は、上述した図１２および図１３の半導体装置の製造方法を説明するための工程ステップを示す図面である。特に、図１２に示す半導体装置のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図を基準として図示するものである。
【００８６】
第２実施形態の半導体装置は、第１実施形態の基板と同一の基板を利用して製造することができる。このため、先ず、図１および図２で説明した基板と同一の基板が提供される。すなわち、支持基板１６０と、支持基板１６０の上部体に配置される絶縁層１５０と、絶縁層１５０の内部に配置されて第１方向に延長し、キャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２が順次に積層された複数の積層構造物と、積層構造物の両側壁のスペーサ１４０と、積層構造物およびスペーサ１４０の上部に配置されて第１方向に延長し、上面が絶縁層１５０の外部に露出した半導体パターン１０４と、を含む基板が提供される。提供された基板は前述した図３〜図１１の工程を行うことによって形成される。
【００８７】
続いて、図１４を参照すると、活性領域として提供された半導体パターン１０４にソース領域およびドレーン領域を形成するためにイオン注入工程を行う。このとき、イオン注入エネルギーを調節することによって半導体パターン１０４の上部のソース領域Ｓと、半導体パターン１０４の下部のドレーン領域Ｄを区別して形成することができる。ソース領域Ｓとドレーン領域Ｄとは上下部で間隔をおいて離隔しており、このソース領域Ｓとドレーン領域Ｄとの間の半導体用基板１０４の部分にチャンネルが垂直配置される。第２実施形態では、ソース領域Ｓとドレーン領域Ｄとの間の距離は予め定められている。このようなソース領域Ｓ／ドレーン領域Ｄは、第１導電型、例えば、Ｎ型の不純物がイオン注入されて形成され得る。
【００８８】
図１５を参照すると、イオン注入が行われた基板の上部にマスクパターン１７０を形成する。このマスクパターン１７０は所望する形状の活性領域を得るために半導体パターン１０４を追加にパターニングするためのものである。例えば、垂直チャンネルトランジスタを形成するためには活性領域として半導体用基板の表面から垂直方向に突出した柱形状の半導体パターンが要求される。したがって、マスクパターン１７０は素子で要求される活性領域をパターニングできるように多様な形状を有する。本実施形態でマスクパターン１７０は柱形状の活性領域を得るために、第２方向に延長するライン形状を有する
【００８９】
図１６を参照すると、第２方向に延長する線形のマスクパターン１７０をエッチングマスクで半導体パターン１０４を深くエッチングし、ドレーン領域Ｄの最上部の付近までエッチングする。第２実施形態では、エッチングの深さは予め定められている。既存の半導体パターン１０４のような積層構造物の上部に配置されて第１方向に延長する線形形状を維持する下部半導体パターン１０４ａと、下部半導体パターン１０４ａ上に配置されて下部半導体パターン１０４ａから垂直方向に突出して柱形状を有する上部半導体パターン１０４ｂとが形成される。このとき、マスクパターン１７０の個数によって１つの下部半導体パターン１０４ａ上に複数の上部半導体パターン１０４ｂが形成される。本工程を行う際のエッチングの深さは、上部半導体パターン１０４ｂの最下部がドレーン領域Ｄの最上部と同一であるかまたは若干下に位置するように調節される。
【００９０】
第２実施形態では、垂直チャンネルトランジスタ形成のため、半導体パターン１０４を追加エッチングして形成された下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂが活性領域を構成する。
【００９１】
一方、本工程ではマスクパターン１７０をエッチングマスクで半導体用基板１０４をエッチングすることに加え、マスクパターン１７０をエッチングマスクで絶縁層１５０をさらにエッチングすることもできる。すなわち、マスクパターン１７０をエッチングマスクで半導体用基板１０４および絶縁層１５０を一括してエッチングすることができる。これにより、エッチングされた絶縁層１５０の上面は下部半導体パターン１０４ａの上面と同一高さに配置され得る。このように半導体用基板１０４および絶縁層１５０を一括してエッチングすると、上部半導体パターン１０４ｂの列と列との間にゲートラインを形成できるトレンチＴ（図１６を参照）が形成される。ゲートラインの形成については後述する。
【００９２】
上記のようにマスクパターン１７０によって露出される半導体用基板１０４および／または絶縁層１５０をエッチングすると、第１方向で上部半導体パターン１０４ｂの両側壁が露出した状態となる。このように露出された上部半導体パターン１０４ｂの両側壁にチャンネル形成のためのイオン注入工程を行う。このとき、イオン注入工程は、ソース領域Ｓとドレーン領域Ｄとの間の上部半導体用基板１０４ｂの側面に不純物がイオン注入されるように調節する。また、このようなチャンネル形成のためにソース領域Ｓ／ドレーン領域Ｄと異なる第２導電型、例えば、Ｐ型の不純物がイオン注入されることもある。
【００９３】
続いて、図１７を参照すると、露出された上部半導体パターン１０４ｂの両側壁にゲート絶縁膜１８０を形成する。ゲート絶縁膜１８０は、上部半導体パターン１０４ｂと後述するゲートラインとを絶縁させるためのものである。ゲート絶縁膜１８０は、例えば、シリコン酸化物を含み、熱酸化方式によって形成される。ゲート絶縁膜１８０が、例えば、熱酸化方式によって形成される場合、図１７に示すように、ゲート絶縁膜１８０は上部半導体パターン１０４ｂの両側壁だけでなく露出している半導体上部、例えば、下部半導体パターン１０４ａの上面にも形成される。
【００９４】
続いて、全体構造上にゲートライン形成のための図示しない導電膜を形成した後、この導電膜を全面エッチングして高さを低くする。これにより、上部半導体パターン１０４ｂの列と列との間のトレンチＴ（図１６参照）に埋め込まれるゲートライン用導電膜パターン１９０が形成される。ゲートライン用導電膜パターン１９０はトレンチＴに埋め込まれることにより、自身の上面の高さがソース領域Ｓの近辺、すなわち、ソース領域Ｓの最下部と同一であるかまたは若干上に位置するように形成される。ゲートライン用導電膜パターン１９０は第２方向に延長し、上部半導体パターン１０４ｂの両側壁の少なくともチャンネル領域と接するように形成される。
【００９５】
ゲートライン用導電膜パターン１９０は、上部半導体パターン１０４ｂの列と列との間に形成され、上部半導体パターン１０４ｂのすべての列と接する状態にある。そこで、上部半導体パターン１０４ｂの列と列との間でゲートライン用導電膜パターン１９０を互いに分離する。
【００９６】
図１８を参照すると、上部半導体パターン１０４ｂの列と列との間に配置されたゲートライン用導電膜パターン１９０を第１方向で中央の部分をエッチングして互に分離したゲートライン１９２を形成する。これにより、上部半導体パターン１０４ｂの１つの列ごとに２つのゲートライン１９２すなわち、上部半導体パターン１０４ｂの１つの列の一側壁と接するゲートライン１９２と一側壁と対向する他側壁と接するゲートライン１９２が配置される。
【００９７】
ゲートライン用導電膜パターン１９０を完全に分離するため、所定程度の過度エッチングが行われるため、ゲートライン用導電膜パターン１９０のエッチングによって露出されるゲート絶縁膜１８０やその下部の下部半導体パターン１０４ａ、または絶縁層１５０はある程度エッチングされる。
【００９８】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置について、以下の図１９および図２０を参照して説明する。第３実施形態の半導体装置は、図１に示す基板を製造する過程から得られる中間構造物、すなわち、図５に示す構造物を利用して製造される。図１９は、第３実施形態による半導体装置を示す斜視図である。図２０は、図１９の半導体装置を示す平面図である。図１９に示す斜視図は、構成要素をより明確に示すため、絶縁膜の一部と素子分離膜などを省略している図であり、図２０に示す平面図の一部、すなわち、２行に配置される活性領域と、２つのワード線のみを示す。
【００９９】
図１９および図２０を参照すると、第３実施形態の半導体装置は、支持基板１６０と、支持基板１６０の上部に配置される絶縁層１５０と、絶縁層１５０の内部に埋め込まれ、方向、例えば、第１方向に延長する線形の導電層パターン１２２と、導電層パターン１２２の上部に配置される活性領域としての柱型の半導体パターン１０００と、１つの半導体パターン１０００に２個ずつ配置されるトランジスタと、を含む。第３実施形態の半導体装置の各構成要素について以下でさらに具体的に説明する。
【０１００】
第３実施形態の半導体装置に含まれる支持基板１６０、および絶縁層１５０の内部に埋め込まれる導電層パターン１２２は、図１および図２で説明したのと同一である。また、導電層パターン１２２の上面に配置される障壁層パターン１１２、導電層パターン１２２の下面に配置されるキャッピング層パターン１３２、および積層構造物の上側壁に配置されるスペーサ１４０も、図１および図２で説明した内容と同一である。導電層パターン１２２は、第３実施形態の半導体装置で埋め込み配線、特に、ビット線ＢＬとして利用される。
【０１０１】
柱型の半導体パターン１０００は、図５に示す半導体用基板１００をパターニングして形成される。半導体パターン１０００は、長方形であり、第２方向の幅が第１方向の幅より大きい。半導体パターン１０００は、第２方向で自身の下部に存在するビット線ＢＬによって３個の部分に離隔して配置される。すなわち、半導体パターン１０００は、中心部がビット線ＢＬと重畳して中心部の両側部がビット線ＢＬの間と重畳するように配置される。以下では説明の便宜のため、ビット線ＢＬと重畳する半導体パターン１０００を中心部といい、中心部の左側の半導体パターン１０００を第１側部といい、中心部の右側の半導体パターン１０００を第２側部という。
【０１０２】
半導体パターン１０００は、第２方向で互いに対向する２つの側面を有するが、半導体パターン１０００の第１側部および第２側部に対応する半導体パターン１０００の第１側面および第２側面にはチャンネル領域が配置される。また、半導体パターン１０００の第１側面および第２側面に対応する半導体パターン１０００の上部には第１ソース領域および第２ソース領域が配置され、半導体パターン１０００の中心部に対応する半導体パターン１０００の下部には共通ドレーン領域が配置される。この共通ドレーン領域はビット線ＢＬと直接接続することができる。
【０１０３】
このとき、複数の半導体パターン１０００はビット線ＢＬと重畳し、ジグザグタイプで配列される。すなわち、１つの行に存在する複数の半導体パターン１０００が例えば、奇数番目列のビット線ＢＬと重畳するように配置される場合、上記１つの行と隣接する行に存在する複数の半導体パターン１０００は偶数番目列のビット線ＢＬと重畳するように配置されることがある。これにより、１つの行に存在する半導体パターン１０００の第１側部は隣接する行に存在する半導体パターン１０００の第２側部と対向するようになる。
【０１０４】
これら半導体パターン１０００の間には後述するゲート電極Ｇが形成される空間を除いては図示しない素子分離膜が存在し、半導体パターン１０００を互いに分離させる。
【０１０５】
ゲート電極Ｇは、１つの行の半導体パターン１０００の第１側面と上記１つの行と隣接する他の行の半導体パターン１０００の第２側面の間ごとに配置される。ワード線ＷＬは、半導体パターン１０００の行と行の間の素子分離膜の上部に配置され、ゲート電極Ｇを接続させて第２方向に延長する。
【０１０６】
第３実施形態による半導体装置のような構造では、素子分離膜によって分離する１つの半導体パターン１０００に第１チャンネルおよび第２チャンネルを有するトランジスタが２個ずつ形成され、ドレーン領域を共通して有する。すなわち、１つの活性領域に２つのメモリセルの形成が可能であり、高集積素子を作ることができる。
【０１０７】
（その他の実施形態）
(ア)上述した第２実施形態では、上部半導体パターンは四角柱形状を有するとした。しかしながら、上部半導体パターンの形状はこれに限定されない。上部半導体パターンは、円柱または多角柱形状であってもよい。
【０１０８】
（イ）上述した実施形態では、半導体用基板は単結晶シリコンからなるとした。しかしながら、半導体用基板の材料はこれに限定されない。半導体基板は、単結晶の多様な半導体材料からなってもよい。
【０１０９】
（ウ）上述した実施形態では、支持基板と絶縁層との接合は、支持基板の上面と絶縁層の上面とに水を加えて親水化処理をした後、親水化処理した支持基板の上面および絶縁層の上面を接触させるとした。しかしながら、支持基板と絶縁層との接合方式はこれに限定されない。親水化処理の他に多様な処理によって接合される。
【０１１０】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１１１】
１００ 半導体用基板、
１０２ イオン注入層、
１０４、１０００ 半導体パターン、
１０４ａ 下部半導体パターン、
１０４ｂ 上部半導体パターン、
１１０ 障壁層、
１１２ 障壁層パターン、
１２０ 導電層、
１２２ 導電層パターン、
１３０ キャッピング層、
１３２ キャッピング層パターン、
１４０ スペーサ、
１５０ 絶縁層、
１６０ 支持基板、
１８０ ゲート絶縁膜、
１９２ ゲートライン、
Ｓ１ 第１面、
Ｓ２ 第２面。
【技術分野】
【０００１】
本発明は、埋め込み配線を備える基板およびその製造方法と、これを利用する半導体装置およびその製造方法に関するものであって、より詳細には半導体装置の特性を改善するため、低抵抗の埋め込み配線を備え、かつ製造段階において発生する問題を解決可能な埋め込み配線を備える基板およびその製造方法と、これを利用する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の集積度が大きく増加するにつれトランジスタのチャンネル長さが減少し、短チャンネル効果による問題が生じている。短チャンネル効果による問題としては、トランジスタの漏洩電流の増加、絶縁破壊電圧の低下、ドレーン電圧による電流の持続的な増加などがある。したがって、短チャンネル効果による問題の発生を防止できるトランジスタの開発が要求される。さらには、半導体装置の集積度の増加によって露光限界以下の設計ルールを有するトランジスタの開発も共に要求される。
【０００３】
しかし、同一平面にソース領域およびドレーン領域が配置され、その間にチャンネルが形成される従来の水平チャンネルトランジスタでは上記の要求を満たすことができない。これを満たすために提案されたのがソース領域およびドレーン領域が垂直方向で上下配置され、その間にチャンネルが形成される垂直チャンネルトランジスタ構造である。特許文献１には、ゲートチャンネルを水平チャンネルと垂直チャンネルとの組み合わせによって形成する半導体素子が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０１３９６号公報
【０００５】
しかし、このような垂直チャンネルを有する半導体素子では、一般的にゲート電極の下に配置される不純物領域がビット線として機能するため、ビット線が高い電気抵抗を有するようになり、高い電気抵抗を有するビット線は外部から印加される電圧を容易に伝達することができないため、半導体装置の電気的特性が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、低抵抗の埋め込み配線を備え、かつ製造段階において発生する問題を解決可能な基板およびその製造方法を提供することにある。
【０００７】
また、本発明の目的は、低抵抗の埋め込み配線を備える基板を利用して製造する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明によると、基板は、支持基板、支持基板上の絶縁層、絶縁層の内部に第１方向に延長する線形の導電層パターン、および線形の導電層パターン上で第１方向に延長し、上面が絶縁層外部に露出する線形の半導体パターンを備える。
【０００９】
上記課題を解決するための本発明によると、基板の製造方法は、半導体用基板の第１面上に導電層を形成する導電層形成段階と、導電層をパターニングして第１方向に延長する線形の導電層パターンを形成する導電層パターン形成段階と、導電層パターン形成段階において露出する半導体用基板をエッチングし、導電層パターンの下部に第１方向に延長する線形の半導体パターンを形成する半導体パターン形成段階と、導電層パターンおよび半導体パターン上に絶縁層を形成する絶縁層形成段階と、半導体用基板の第１面が支持基板と当接するように絶縁層を支持基板上に配置する絶縁層支持段階と、半導体用基板の第２面方向の絶縁層が露出するように半導体用基板の一部を除去する基板除去段階と、を含む。
【００１０】
上記課題を解決するための本発明によると、基板の製造方法は、半導体用基板の表面に線形の導電層パターンを含む積層構造体を形成する段階と、半導体用基板をエッチングして線形の導電層パターンの下に線形の半導体パターンを形成する段階と、積層構造体、線形の半導体パターンおよび半導体用基板上に絶縁層を形成する段階と、絶縁層を支持基板にボンディングする段階と、半導体用基板を除去することにより絶縁層を露出させる段階と、を含み、積層構造体は線形の半導体パターンを形成するためのエッチングマスクとして使用する。
【００１１】
上記課題を解決するための本発明によると、基板は、支持基板と、支持基板の上部に形成される絶縁層、絶縁層の内部に第１方向に延長するように形成される線形の導電層パターン、および導電層パターンの上部に第１方向に延長するように形成され、上面が絶縁層の外部に露出された線形の半導体パターンを備える。
【００１２】
上記課題を解決するための本発明によると、半導体装置は、支持基板、支持基板上部に配置された絶縁層、絶縁層の内部に配置され第１方向に延長する線形の導電層パターン、導電層パターンの上部に第１方向に延長するように形成される線形の下部半導体パターン、下部半導体パターンの上部に配置される柱型の上部半導体パターン、上部半導体パターンの少なくとも一方の側壁と接し、第１方向と交差する第２方向に延長するゲートライン、および上部半導体パターンとゲートラインとの間に配設するゲート絶縁膜を備える。
【００１３】
上記課題を解決するための本発明によると、半導体装置の製造方法は、支持基板、支持基板上部に配置された絶縁層、絶縁層の内部に第１方向に延長するように形成される線形の導電層パターン、絶縁層の内部および導電層パターンの上部に配置され第１方向に延長し、上面が絶縁層外部に露出する線形の半導体パターンを備える基板を提供する段階と、半導体パターンをパターニングし、導電層パターンの上部に第１方向に延長する線形の下部半導体パターンおよび下部半導体パターンの上部に柱型の上部半導体パターンを形成する段階、およびゲート絶縁膜を介して上部半導体パターンの少なくとも一方の側壁と接し、第１方向と交差する第２方向に延長するゲートラインを形成する段階、を含む。
【００１４】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態による基板を示す斜視図である。
【図２】図１に示す基板のＡ−Ａ’線に沿った断面図である。
【図３】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図である。
【図４】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図３の次のステップを示す図である。
【図５】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図４の次のステップを示す図である。
【図６】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図５の次のステップを示す図である。
【図７】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図６の次のステップを示す図である。
【図８】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図７の次のステップを示す図である。
【図９】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図８の次のステップを示す図である。
【図１０】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図９の次のステップを示す図である。
【図１１】本発明の第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、図１０の次のステップを示す図である。
【図１２】本発明の第２実施形態による半導体装置を示す斜視図である。
【図１３】図１２に示す半導体装置のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１４の次のステップを示す図である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１５の次のステップを示す図である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１６の次のステップを示す図である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を説明するための工程ステップを示す図であって、図１７の次のステップを示す図である。
【図１９】本発明の第３実施形態による半導体装置を示す斜視図である。
【図２０】図１９に示す半導体装置を示す平面図である。
【発明を実施するための形態】
【００１６】
本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。図面において層、領域のサイズ、及び相対的なサイズは説明の明瞭性のために誇張することがある。
【００１７】
素子または層が、異なる素子または層の「上」と指称するものは、他の素子或いは層の真上だけでなく、中間に他の層または他の素子を介在する場合を全て含む。これに対し、１つの素子が他の素子と「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」、または「真上」と指称するものは中間に他の素子又は層を介在しないものを示す。「及び／または」は、言及したアイテムの各々及び１つ以上の全ての組み合わせを含む。
【００１８】
空間的に相対的な用語である「下」、「下部」、「上」、「上部」などは、図面に示しているように、１つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用することがある。空間的に相対的な用語は、図面に示している方向に加えて、使用時または動作時における素子の互いに異なる方向を含む用語として理解しなければならない。明細書全体において、同一参照符号は同一構成要素を指す。
【００１９】
本明細書で記述する実施形態は本発明の概略図の平面図および断面図を参照して説明する。したがって、製造技術および／または許容誤差などによって例示図の形態を変形することがある。したがって、本発明の実施形態は、図示する特定の形態に制限されず、製造工程により生成される形態の変化も含む。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。
【００２０】
（第１実施形態）
図１〜図１１を参照して第１実施形態による基板およびその製造方法について説明する。
【００２１】
第１実施形態による基板の斜視図を図１に示す。図２は、図１に示す基板のＡ−Ａ’線に沿った断面図である。図３〜図１１は、第１実施形態による基板の製造方法を説明するための工程ステップを示す図であって、特に図１に示す基板のＡ−Ａ’線に沿った断面に基づき図示するものである。
【００２２】
第１実施形態による基板の構造について、図１および図２に基づいて説明する。
【００２３】
第１実施形態による基板は、支持基板１６０、支持基板１６０の上部体に配置される絶縁層１５０、絶縁層１５０の内部に配置される線形の導電層パターン１２２、および絶縁層１５０の内部および線形導電層パターン１２２の上部に配置される線形の半導体パターン１０４を備える。図１および図２に示すように、線形の半導体パターン１０４および導電層パターン１２２は第１方向に延びるように形成される。第１実施形態による基板では、線形の導電層パターン１２２は絶縁層１５０の内部に埋設され得る。これにより、線形導電層パターン１２２が埋め込み配線としての役割を果たすため、第１実施形態の基板は、埋め込み配線を備える基板といえる。以下で第１実施形態の基板の各構成要素について具体的に説明する。
【００２４】
支持基板１６０は、支持基板１６０の上部の構造物を支持する役割を果たす。支持基板１６０はトランジスタのような単位素子が形成される基板ではないため、多様な半導体用基板を支持基板１６０として使用することができる。例えば、支持基板１６０は単結晶シリコン基板、非晶質シリコン基板、ポリシリコン基板のうちいずれか一つであってよく、結晶欠陥またはパーティクルを含むものでもよく、素子形成に不適合と判定された低レベルの基板でもよい。
【００２５】
支持基板１６０上には支持基板１６０の内部に要求される、例えば、導電層パターン１２２、半導体パターン１０４などの構成要素を有する絶縁層１５０が配置される。この絶縁層１５０は一表面が支持基板１６０の上面に直接ボンディングされることにより支持基板１６０上に配置される。このため、支持基板１６０の上面にボンディングされる絶縁層１５０の表面は平坦化されている。絶縁層１５０はシリコン酸化膜を含むことができ、このシリコン酸化膜は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）系の酸化膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ラジカル酸化工程により形成される酸化膜などからなる。
【００２６】
絶縁層１５０の内部には絶縁層１５０の上部表面から一定の深さへの第１方向に延長する線形の導電層パターン１２２が複数互いに離隔して配置される。第１実施形態による基板では、深さは所定の深さである場合もあるが、そうではない場合もある。また、絶縁層１５０の内部および導電層パターン１２２の上部には第１方向に延長する半導体パターン１０４が複数互いに離隔して配置され、半導体パターン１０４の上部表面と絶縁層１５０の上部表面は同一高さを有するように配置される。すなわち、半導体パターン１０４の上面は絶縁層１５０外部に露出している。図示するように、線形の半導体パターン１０４は線形の導電層パターン１２２と平面上で互いに重畳して類似の形状を有し、半導体パターン１０４の第２方向幅は導電層パターン１２２の第２方向幅より大きいこともある。第１実施形態による基板では、半導体パターン１０４の第２方向幅と導電層パターン１２２の第２方向の幅の差は予め定められる場合もあるが、そうではない場合もある。このとき、幅の差は導電層パターン１２２の両側壁に配置されたスペーサ１４０の第２方向幅と同一値を意味する。
【００２７】
導電層パターン１２２は金属または金属シリサイドを含み得る。例えば、導電層パターン１２２はタングステン、アルミニウム、銅コバルト、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイドなどを含み、これらを単独または２以上混合して使用することもできる。また、半導体パターン１０４は、単結晶半導体、例えば、単結晶シリコンをから形成される。しかし、導電層パターン１２２および半導体パターン１０４を構成する材料は本実施形態で例示するものに限定されず、その他多様な物質を使用することができる。
【００２８】
ここで、導電層パターン１２２の上面には障壁層パターン１１２がさらに配置されることもある。障壁層パターン１１２は半導体パターン１０４と導電層パターン１２２との間に設けられ、導電層パターン１２２内に含まれた金属元素や導電性元素が半導体パターン１０４に拡散、または半導体パターン１０４に含まれる半導体元素が導電層パターン１２２に拡散することを防止または軽減する一種の拡散障壁層である。また、障壁層パターン１１２は、半導体パターン１０４と導電層パターン１２２との間のオーミックコンタクトを提供して接触特性を向上させる役割も果たすことができる。障壁層パターン１１２は金属、金属窒化物または金属シリサイドを含む。例えば、障壁層パターン１１２はチタン、チタン窒化物、タンタル、タンタル窒化物、タングステン窒化物、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどから形成され、これらを単独または２以上混合して使用する。
【００２９】
また、導電層パターン１２２の下面にはキャッピング層パターン１３２が形成される。キャッピング層パターン１３２は後述する基板の製造方法において、パターニング工程を行うために使用するものであって、図１および図２に図示するように導電層パターン１２２の下面に残留することがある。これについてはさらに詳細に後述する。キャッピング層パターン１３２はシリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のように絶縁物質を含み得る。
【００３０】
また、キャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２が順次に積層された積層構造物の両側壁にはスペーサ１４０がさらに配置されることもある。スペーサ１４０は後述する基板の製造方法においてパターニング工程を行うために使用するものであって、本図面に図示するようにキャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２の両側壁に残留する。スペーサ１４０については詳細を後述する。スペーサ１４０は例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を含み得る。
【００３１】
基板を利用してトランジスタなどの半導体素子を製造する場合、半導体パターン１０４は活性領域として機能し、絶縁層１５０は半導体パターン１０４を互いに分離する素子分離領域として機能する。また、半導体パターン１０４の下部に配置される導電層パターン１２２は絶縁層１５０によって互に分離され、埋め込み配線として機能する。例えば、導電層パターン１２２はトランジスタのドレーン領域に電圧を印加するためのビット線として利用される。
【００３２】
次に、図１および図２に示す基板の製造方法について図３から図１１に基づいて説明する。
【００３３】
図３を参照すると、支持基板１６０とボンディングされる半導体用基板１００を用意する。ここで、半導体用基板１００の一部は後続工程によりトランジスタなどの素子を形成するための半導体層、すなわち、活性領域として提供する。このため、半導体用基板１００は半導体用の単結晶、例えば、単結晶シリコンからなる。以下、説明の便宜上、半導体用基板１００の両表面のうち支持基板１６０とボンディングされる側に配置された表面を第１面Ｓ１といい、その向かい側に配置された表面を第２面Ｓ２という。
【００３４】
続いて、半導体用基板１００内にイオン注入層１０２を形成する。イオン注入層１０２は後続工程（図１０参照）で分離される面であって、例えば第１面Ｓ１からの水素イオン注入工程により形成され得る。このようなイオン注入層１０２によって半導体用基板１００は上部１００ａと下部１００ｂに区分され、半導体用基板１００の上部１００ａは素子を形成するために半導体層として提供される部分であり、下部１００ｂは後続する分離工程（図１０参照）により除去される部分である。イオン注入層１０２は第１面Ｓ１から形成される。第１実施形態では、イオン注入層１０２の深さは予め定められているが、予め定められてなくてもよい。
【００３５】
イオン注入工程は、原子または分子イオンを高電圧下でターゲット物質の表面層を浸透する十分なエネルギーを有するように加速させ、加速されたイオンをターゲット物質に衝突させ、注入するようにする工程である。したがって、イオンを加速させるイオン注入エネルギーの大きさを調節することによってイオン注入層１０２の深さを調節することができる。また、注入するイオンの量を調節することによってイオン注入層１０２のイオン分布を調節することができる。
【００３６】
一方、上記のイオン注入層１０２は、所定の基準温度以上の温度、例えば、５００℃以上の温度で分離される。このとき、基準温度は予め定められる場合もあり、そうではない場合もある。イオン注入層形成工程と後続の分離工程（図１０参照）との間に行われる工程（図４〜図９参照）は、基準温度以下の温度で行われる。これについては後述する。
【００３７】
図４を参照すると、半導体用基板１００の第１面Ｓ１上に障壁層１１０を形成する。障壁層１１０は障壁層１１０の上部に形成される導電層１２０内に含まれる金属元素や導電性元素が半導体用基板１００に拡散、または半導体用基板１００内に含まれる半導体元素が導電層１２０に拡散することを防止または軽減するために形成するものである。
【００３８】
障壁層１１０は、例えば、スパッタリングや化学気相蒸着のような多様な蒸着方式によって形成される。第１実施形態では、障壁層１１０は５００℃より低い温度で蒸着される。また、障壁層１１０は、金属、金属窒化物または金属シリサイドを蒸着して形成される。例えば、障壁層１１０は、チタン、チタン窒化物、タンタル、タンタル窒化物、タングステン窒化物、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどから形成され、これらを単独または２以上混合して使用する。
【００３９】
続いて、障壁層１１０上に埋め込み配線用の導電層１２０を形成する。導電層１２０は多様な蒸着方式によって形成される。第１実施形態では、導電層１２０は５００℃より低い温度で蒸着される。また、導電層１２０は金属または金属シリサイドを蒸着して形成する。例えば、導電層１２０はタングステン、アルミニウム、銅コバルト、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイドなどから形成され、これらを単独または２以上混合して使用する。
【００４０】
続いて、導電層１２０上にキャッピング層１３０を形成する。キャッピング層１３０は後述する導電層１２０のエッチング工程（図５参照）および半導体用基板１００のエッチング工程（図６参照）で導電層１２０を保護し、かつエッチングマスクとしての役割を果たす。キャッピング層１３０は多様な蒸着方式によって形成される。第１実施形態では、キャッピング層１３０は、５００℃より低い温度で蒸着される。また、キャッピング層１３０は、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のような絶縁材料を蒸着して導電層１２０上に形成される。
【００４１】
一方、図４に示す工程において、導電層１２０の構成によっては障壁層１１０の形成工程を省略することがある。
【００４２】
図５を参照すると、キャッピング層１３０上に埋め込み配線が形成される領域を覆う図示しないマスクパターンを形成した後、このマスクパターンをエッチングマスクとしてキャッピング層１３０を異方性エッチングしてキャッピング層パターン１３２を形成し、マスクパターンおよび／またはキャッピング層パターン１３２をエッチングマスクとして導電層１２０および障壁層１１０を異方性エッチングして導電層パターン１２２および障壁層パターン１１２を形成する。
【００４３】
第１実施形態では、埋め込み配線（図１および図２の導電層パターン１２２）は、第１方向に延びるとともに、複数の埋設配線が互いに離隔して形成されるため、マスクパターンはこのような形状の埋め込み配線を覆うように第１方向に延長する線形状を有する。したがって、この工程により、第１方向に延長する線形の障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物が形成される。複数の積層構造物が互いに離隔して形成され得る。
【００４４】
続いて、積層構造物の両側壁にスペーサ１４０を形成する。より具体的に説明すると、積層構造物の全面に沿ってスペーサ１４０として利用される物質膜を形成した後、この物質膜を全面エッチングすることによってスペーサ１４０を形成する。ここで、スペーサ１４０として利用する物質膜は、例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような絶縁物質を蒸着することにより形成される。
【００４５】
この工程により、障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物およびその両側壁のスペーサ１４０によって半導体用基板１００の第１面Ｓ１の一部が露出する。また、この工程により形成された導電層パターン１２２は後述する工程により埋め込み配線をなす。
【００４６】
前述したように、導電層パターン１２２が延長する方向を第１方向という。また、第１方向と同一平面上で交差する方向を第２方向という。
【００４７】
図６を参照すると、キャッピング層パターン１３２およびスペーサ１４０をエッチングマスクで半導体用基板１００を深さ方向に異方性エッチングすることによって、障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物およびスペーサ１４０の下に配置され、第１方向に延長する線形の半導体パターン１０４を形成する。第１実施形態では、半導体用基板１００は所定の深さで異方性エッチングされている。線形の半導体パターン１０４は積層構造物と平面上に重畳して類似の形状を有し、半導体パターン１０４の第２方向幅ｗ１は積層構造物の第２方向幅よりスペーサ１４０の第２方向幅だけより大きい値を有する。
【００４８】
ここで、半導体用基板１００のエッチングの深さ、すなわち、半導体パターン１０４の高さｈ１は半導体用基板１００の厚さより小さい値を有し、かつ、半導体用基板１００の上部１００ａ厚さより小さい値を有する。これにより、半導体パターン１０４の最下部はイオン注入層１０２から離れた位置に形成される。第１実施形態で、半導体パターン１０４の最下部とイオン注入層１０２との間の距離は予め定められる場合もあり、そうではない場合もある。イオン注入層１０２を形成する際にイオン注入層１０２の周辺にある程度の欠陥が生じる。しかし、半導体パターン１０４の高さｈ１を調節すると、半導体パターン１０４は、後続工程においてトランジスタなどの半導体素子を製造する場合に活性領域として利用されるため、欠陥がないものであるか少なくとも欠陥が最小である領域とすることができる。
【００４９】
本工程によって形成された複数の半導体パターン１０４は互いに分離した状態ではなく、半導体パターン１０４の下の半導体用基板１００の上部１００ａによって相互に連結している。
【００５０】
図７を参照すると、障壁層パターン１１２、導電層パターン１２２、キャッピング層パターン１３２、スペーサ１４０および半導体パターン１０４上に絶縁層１５０を形成する。ここで、絶縁層１５０は、スペーサ１４０および半導体パターン１０４の間の空間を埋め、積層構造物の上部を十分に覆う程度の厚さで形成される。
【００５１】
絶縁層１５０は、例えば、化学気相蒸着のような多様な方式で絶縁材料が蒸着されることにより形成される。第１実施形態では、絶縁層１５０は５００℃より低い温度で形成される。また、絶縁層１５０は、酸化膜、例えば、シリコン酸化膜で形成され得るが、シリコン酸化膜はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）系の酸化膜、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜、ラジカル酸化工程により形成される酸化膜などからなる。
【００５２】
絶縁層１５０は、図7に示すように平坦化された表面を有し、このため絶縁層１５０を形成するための絶縁物質蒸着後の平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程がさらに行われる。このような絶縁層１５０の平坦化された表面は後述する支持基板１６０と接合される接合面になる。
【００５３】
絶縁層１５０は、後続工程でトランジスタなどの半導体素子を製造する場合、活性領域として提供される半導体パターン１０４を互に分離する素子分離領域として役割を果たす。
【００５４】
図８を参照すると、支持基板１６０を提供する。ここで、支持基板１６０は単結晶シリコン基板、非晶質シリコン基板、ポリシリコン基板などのような半導体用基板であり、結晶欠陥またはパーティクルを含むものでもよく、素子を形成するに不適合と判定された低レベル基板でもよいのは前述したとおりである。
【００５５】
続いて、支持基板１６０に絶縁層１５０を接合させるが、支持基板１６０の上面と絶縁層１５０の上面が互いに接触するように接合させる。言い換えれば、半導体用基板１００の第１面Ｓ１が支持基板１６０の上面と対向するように図７の工程による結果を逆さにして支持基板１６０と接合させる。
【００５６】
接合方法についてより具体的に説明すると、支持基板１６０の上面と絶縁層１５０の上面とに水を加えるなどの方式により親水化処理をした後、親水化処理した支持基板１６０の上面および絶縁層１５０の上面を接触させると、接触面に形成されたＯＨグループの間に作用するファンデルワールス力により支持基板１６０と絶縁層１５０とが互いに接合される。接合工程は５００℃より低い温度で行われ、例えば常温〜４００℃の温度範囲で行われ得る。接合工程の際には接合面に金属物質のように接合が容易ではない物質が全く露出していないため、接合が容易にかつ２個の基板、すなわち、半導体用基板１００と支持基板１６０が互いに浮くことなく高精度に接合される。
【００５７】
図９に図示するように、支持基板１６０上に図７に示す工程による結果物の上下が逆さの状態で配置されていることが分かる。これにより、半導体用基板１００の第１面Ｓ１は支持基板１６０の上面と対向するようになり、第２面Ｓ２は図９に示す構造物の最上面になる。また、絶縁層１５０の内部に第１方向に延長し、キャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２が順次に積層された積層構造物が埋め込められ、絶縁層１５０の内部および積層構造物の上部に第１方向に延長する半導体パターン１０４が配置される。
【００５８】
図１０を参照すると、既に形成されたイオン注入層１０２に沿って半導体用基板１００を分離することにより、半導体用基板１００の下部１００ｂを除去される。半導体用基板１００の下部１００ｂと上部１００ａとの分離工程は半導体用基板１００を５００℃以上の温度で熱処理することによって行われる。
【００５９】
図１０に示す分離工程後の半導体用基板１００の上部１００ａの表面部は、滑りがよくなかったり、前述したイオン注入層１０２を形成する工程の際（図３参照）に発生した欠陥を含んだりすることがある。しかし、このような問題は以下の図１１の工程を行うことにより解決されるか、または最小化することができる。
【００６０】
図１１を参照すると、絶縁層１５０が露出するように残留する半導体用基板１００の上部１００ａを除去する。その結果、半導体用基板１００の上部１００ａによって互いに連結していた複数の半導体パターン１０４が絶縁層１５０によって互いに分離される。したがって、半導体パターン１０４は後続工程でトランジスタのような素子を形成する際に活性領域として機能することができ、絶縁層１５０はこのような半導体パターン１０４を互いに分離する素子分離領域として機能することができる。また、活性領域としての半導体パターン１０４の下には埋め込み配線として導電層パターン１２２が配置され、後続工程で例えば、トランジスタのような素子を形成する際に必要な配線、例えば、ビット線として利用される。
【００６１】
半導体用基板１００の上部１００ａを除去する工程は、例えば、ＣＭＰ工程のような研磨工程を利用して行うかまたは、乾式エッチング工程を利用して行うこともある。
【００６２】
第１実施形態の工程によれば、半導体パターン１０４を互いに分離できること以外にも、図１０に示す工程後の半導体用基板１００の上部１００ａ表面部の滑りがよくなかったり、イオン注入層１０２の形成によって発生した欠陥を含んだりする問題は解消されるかまたは最小化することができる。
【００６３】
このような図３〜図１１に示す工程によって、図１および図２に示す基板が製造される。
【００６４】
以上で説明した基板およびその製造方法によれば、少なくとも次のような効果がある。
【００６５】
すなわち、本基板が低抵抗の埋め込み配線を備えるため、半導体装置の特性を改善することができる。
【００６６】
さらに、埋め込み配線として利用される導電層を先にパターニングし、その次に活性領域として利用される半導体用基板をパターニングするため、パターニングをする工程から生じる問題を解消することができる。具体的に説明すると、従来技術のように活性領域を先にパターニングした後、導電層をパターニングすると、導電層パターニング過程から生じる金属物質や副産物が活性領域の側壁などに付き、活性領域の汚染の問題が生じる。第１実施形態による基板の製造方法では、パターニング順序を変えることによってこのような問題を解消した。
【００６７】
また、本基板はパターニングした導電層を埋込む構造を有するため、このパターニングした導電層自体をそのまま配線として利用できるため、後続素子の形成工程が単純かつ容易である。
【００６８】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図１２から図１８に基づいて説明する。上述した基板は埋め込み配線を含み、活性領域および素子分離領域を有するため、多様な半導体装置の製造に利用することができる。例えば、垂直チャンネルトランジスタを有する半導体メモリ装置の製造に利用することができ、このような場合埋め込み配線はビット線として利用することができる。
【００６９】
図１２は、第２実施形態による半導体装置を示す斜視図であり、図１３は図１２の半導体装置のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。図１２に示すＡ−Ａ’線は、図１に示すＡ−Ａ’線と一致する。また、図１２では、含まれる構成要素を明確に示すため絶縁層１５０の一部、正確には埋め込み配線の下の絶縁層１５０の部分のみを図示しているが、図１２にも図１３に図示するような絶縁層１５０が含まれている。
【００７０】
図１２および図１３を参照して説明する本実施形態の半導体装置は、前述した基板と同一の基板を利用して製造することができる。
【００７１】
図１２および図１３を参照すると、第２実施形態による半導体装置は、支持基板１６０、支持基板１６０の上部に配置される絶縁層１５０、絶縁層１５０の内部に埋め込まれ、第１方向に延長する線形の導電層パターン１２２、および導電層パターン１２２の上部に配置され、線形の下部半導体パターン１０４ａおよび柱型の上部半導体パターン１０４ｂからなる活性領域、および活性領域に配置されるトランジスタを含む。第２実施形態の基板の各構成要素については以下において具体的に説明する。
【００７２】
本実施形態の半導体装置に含まれる支持基板１６０、および絶縁層１５０内部に埋め込まれる導電層パターン１２２は、図１および図２を参照して説明した内容と同様である。また、導電層パターン１２２の上面に配置される障壁層パターン１１２、導電層パターン１２２の下面に配置されるキャッピング層パターン１３２、および障壁層パターン１１２、導電層パターン１２２およびキャッピング層パターン１３２からなる積層構造物の両側壁に配置されるスペーサ１４０も、図１および図２で説明した内容と同様である。導電層パターン１２２は、第２実施形態の半導体装置で埋め込み配線、特に、ビット線として利用することができ、これについては後述する。
【００７３】
線形の下部半導体パターン１０４ａおよび柱型の上部半導体パターン１０４ｂは、図１および図２に示す半導体パターン１０４をパターニングして形成したものである。具体的には、線形の下部半導体パターン１０４ａは、第１実施形態の半導体パターン１０４がパターニングされていない部分であって、半導体パターン１０４のように積層構造物の上部に配置され、第１方向に延長される。柱型の上部半導体パターン１０４ｂは、半導体パターン１０４の上部をパターニングして形成された部分であって、下部半導体パターン１０４ａ上に配置され、下部半導体パターン１０４ａから垂直方向に突出する。１つの下部の半導体パターン１０４ａ上に複数の上部半導体パターン１０４ｂが配置される。なお、下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂに示す点線はこれらを区別するためではなく、ソース領域Ｓ／ドレーン領域Ｄを表示するためである。
【００７４】
以下、説明の便宜のため、第１方向に一列に配列した複数の上部半導体パターン１０４ｂを上部半導体パターン１０４ｂの行といい、第２方向に一列に配列した複数の上部半導体パターン１０４ｂを上部半導体パターン１０４ｂの列という。図１２では、上部半導体パターン１０４ｂの行が３個であり、上部半導体パターン１０４ｂの列が２個の場合を図示する。
【００７５】
第２実施形態では、上部半導体パターン１０４ｂの列と列との間に配置された絶縁層１５０は、上部半導体パターン１０４ｂの高さに該当する深さだけエッチングされ、除去される。上部半導体パターン１０４ｂの列と列との間で絶縁層１５０の上面高さは下部半導体パターン１０４ａの上面高さと同一であり、第１方向で上部半導体パターン１０４ｂの両側壁が露出している。また、第２方向で隣接する活性領域、すなわち、下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂは、この絶縁層１５０によって互いに分離する。
【００７６】
トランジスタは、下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂからなる活性領域に形成される。このトランジスタは、ゲート絶縁膜１８０、ゲートライン１９２のゲート電極、ソース領域Ｓおよびドレーン領域Ｄを含む。図示するように、ソース領域Ｓおよびドレーン領域Ｄが上下部に配置されているため、このトランジスタでは、支持基板１６０に対して垂直方向にチャンネルが形成される。
【００７７】
ゲート絶縁膜１８０は、少なくとも上部半導体パターン１０４ｂの露出した両側壁上に配置される。このゲート絶縁膜１８０は、シリコン酸化物を含む。
【００７８】
ゲートライン１９２は、上部半導体パターン１０４ｂの列と列との間に配置されゲート絶縁膜１８０と接し、第２方向に延長する。ゲートライン１９２のうちゲート絶縁膜１８０と各々接し、上部半導体パターン１０４ｂのチャンネルに電圧を印加できる部分をゲート電極ともいう。上部半導体パターン１０４ｂの列と列との間には同一深さの下部半導体パターン１０４ａと絶縁層１５０が配置されているため、ゲートライン１９２はその上部に配置される。
【００７９】
このとき、上部半導体パターン１０４ｂの１つの列には２個のゲートライン１９２が配置される。すなわち、上部半導体パターン１０４ｂの１つの列の一方の側壁と接するゲートライン１９２と一方の側壁と対向する他方の側壁と接するゲートライン１９２が配置される。このようなゲートライン１９２は上部半導体パターン１０４ｂの列と列との間で互いに分離している。このようなゲートライン１９２は不純物がドーピングされたポリシリコン、金属、金属化合物などを含み得る。例えば、ゲートライン１９２はタングステン、チタン、アルミニウム、タンタル、タングステン窒化物、アルミニウム窒化物、チタン窒化物、チタンアルミニウム、タングステンリサイド、チタンシリサイド、コバルトシリサイドなどからなり、これらを単独または互いに混ざり合って使用する。
【００８０】
ゲートライン１９２の高さは、上部半導体パターン１０４ｂの高さより小さい。すなわち、上部半導体パターン１０４ｂのうち上側の一部がゲートライン１９２より上に突出している。
【００８１】
ソース領域Ｓは、ゲートライン１９２より上に突出した上部半導体パターン１０４ｂの上部に形成され、ドレーン領域Ｄはゲートライン１９２の下に形成され、下部半導体パターン１０４ａに形成される。しかし、ソース領域Ｓおよびドレーン領域Ｄの垂直方向の位置関係はある程度調節することができる。例えば、ドレーン領域Ｄの最上部がゲートライン１９２の最下部より若干上に配置されることもある。また、ソース領域Ｓの最下部がゲートライン１９２の最上部より若干下に配置されることもある。これらソース領域Ｓ／ドレーン領域Ｄは同一不純物、例えば、Ｎ型不純物を含み得る。ソース領域Ｓ／ドレーン領域Ｄの間に配置されるチャンネル領域はソース領域Ｓ／ドレーン領域Ｄと異なる不純物、例えば、Ｐ型不純物を含み得る。
【００８２】
ドレーン領域Ｄは、下部半導体パターン１０４ａに配置され下部半導体パターン１０４ａが延長する方向と同一に第１方向に延長することもある。また、ドレーン領域Ｄの底面は埋め込み配線としての下部の導電層パターン１２２と接するため、ドレーン領域Ｄと埋め込み配線とが電気的に接続する。このような場合、低抵抗を有する埋め込み配線がビット線として機能するため、本実施形態の半導体装置の電気的特性を改善することができる。さらには、垂直チャンネルトランジスタを含む半導体装置を提供するため、半導体装置の集積度を改善することができる。
【００８３】
上部半導体パターン１０４ｂ上にはソース領域Ｓと電気的に接続する図示しないキャパシターがさらに配置される。このような場合、１Ｔ１Ｃ（１ ｔｒａｎｓｉｓｔｏｒ １ ｃａｐａｃｉｔｏｒ）構造の単位セルを有する半導体メモリ装置、例えば、ＤＲＡＭが形成され得る。
【００８４】
以上、第２実施形態では垂直チャンネルトランジスタを備える半導体装置について説明をした。特に、上部半導体パターン１０４ｂの１つの列に２つのゲートライン１９２、すなわち、上部半導体パターン１０４ｂの１つの列の一方の側壁と接するゲートライン１９２と一方の側壁と対向する他方の側壁と接するゲートライン１９２が配置される半導体装置について説明した。しかし、本発明がこれに限定されるものではない。本発明では、ゲート電極としてのゲートラインの一部が上部半導体パターンの少なくとも一方の側面と接し、ゲートラインが第１方向と垂直した第２方向に延長する限り、ゲート電極および／またはゲートラインの形状や個数は多様に変形することができる。
【００８５】
図１４〜図１８は、上述した図１２および図１３の半導体装置の製造方法を説明するための工程ステップを示す図面である。特に、図１２に示す半導体装置のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図を基準として図示するものである。
【００８６】
第２実施形態の半導体装置は、第１実施形態の基板と同一の基板を利用して製造することができる。このため、先ず、図１および図２で説明した基板と同一の基板が提供される。すなわち、支持基板１６０と、支持基板１６０の上部体に配置される絶縁層１５０と、絶縁層１５０の内部に配置されて第１方向に延長し、キャッピング層パターン１３２、導電層パターン１２２および障壁層パターン１１２が順次に積層された複数の積層構造物と、積層構造物の両側壁のスペーサ１４０と、積層構造物およびスペーサ１４０の上部に配置されて第１方向に延長し、上面が絶縁層１５０の外部に露出した半導体パターン１０４と、を含む基板が提供される。提供された基板は前述した図３〜図１１の工程を行うことによって形成される。
【００８７】
続いて、図１４を参照すると、活性領域として提供された半導体パターン１０４にソース領域およびドレーン領域を形成するためにイオン注入工程を行う。このとき、イオン注入エネルギーを調節することによって半導体パターン１０４の上部のソース領域Ｓと、半導体パターン１０４の下部のドレーン領域Ｄを区別して形成することができる。ソース領域Ｓとドレーン領域Ｄとは上下部で間隔をおいて離隔しており、このソース領域Ｓとドレーン領域Ｄとの間の半導体用基板１０４の部分にチャンネルが垂直配置される。第２実施形態では、ソース領域Ｓとドレーン領域Ｄとの間の距離は予め定められている。このようなソース領域Ｓ／ドレーン領域Ｄは、第１導電型、例えば、Ｎ型の不純物がイオン注入されて形成され得る。
【００８８】
図１５を参照すると、イオン注入が行われた基板の上部にマスクパターン１７０を形成する。このマスクパターン１７０は所望する形状の活性領域を得るために半導体パターン１０４を追加にパターニングするためのものである。例えば、垂直チャンネルトランジスタを形成するためには活性領域として半導体用基板の表面から垂直方向に突出した柱形状の半導体パターンが要求される。したがって、マスクパターン１７０は素子で要求される活性領域をパターニングできるように多様な形状を有する。本実施形態でマスクパターン１７０は柱形状の活性領域を得るために、第２方向に延長するライン形状を有する
【００８９】
図１６を参照すると、第２方向に延長する線形のマスクパターン１７０をエッチングマスクで半導体パターン１０４を深くエッチングし、ドレーン領域Ｄの最上部の付近までエッチングする。第２実施形態では、エッチングの深さは予め定められている。既存の半導体パターン１０４のような積層構造物の上部に配置されて第１方向に延長する線形形状を維持する下部半導体パターン１０４ａと、下部半導体パターン１０４ａ上に配置されて下部半導体パターン１０４ａから垂直方向に突出して柱形状を有する上部半導体パターン１０４ｂとが形成される。このとき、マスクパターン１７０の個数によって１つの下部半導体パターン１０４ａ上に複数の上部半導体パターン１０４ｂが形成される。本工程を行う際のエッチングの深さは、上部半導体パターン１０４ｂの最下部がドレーン領域Ｄの最上部と同一であるかまたは若干下に位置するように調節される。
【００９０】
第２実施形態では、垂直チャンネルトランジスタ形成のため、半導体パターン１０４を追加エッチングして形成された下部半導体パターン１０４ａおよび上部半導体パターン１０４ｂが活性領域を構成する。
【００９１】
一方、本工程ではマスクパターン１７０をエッチングマスクで半導体用基板１０４をエッチングすることに加え、マスクパターン１７０をエッチングマスクで絶縁層１５０をさらにエッチングすることもできる。すなわち、マスクパターン１７０をエッチングマスクで半導体用基板１０４および絶縁層１５０を一括してエッチングすることができる。これにより、エッチングされた絶縁層１５０の上面は下部半導体パターン１０４ａの上面と同一高さに配置され得る。このように半導体用基板１０４および絶縁層１５０を一括してエッチングすると、上部半導体パターン１０４ｂの列と列との間にゲートラインを形成できるトレンチＴ（図１６を参照）が形成される。ゲートラインの形成については後述する。
【００９２】
上記のようにマスクパターン１７０によって露出される半導体用基板１０４および／または絶縁層１５０をエッチングすると、第１方向で上部半導体パターン１０４ｂの両側壁が露出した状態となる。このように露出された上部半導体パターン１０４ｂの両側壁にチャンネル形成のためのイオン注入工程を行う。このとき、イオン注入工程は、ソース領域Ｓとドレーン領域Ｄとの間の上部半導体用基板１０４ｂの側面に不純物がイオン注入されるように調節する。また、このようなチャンネル形成のためにソース領域Ｓ／ドレーン領域Ｄと異なる第２導電型、例えば、Ｐ型の不純物がイオン注入されることもある。
【００９３】
続いて、図１７を参照すると、露出された上部半導体パターン１０４ｂの両側壁にゲート絶縁膜１８０を形成する。ゲート絶縁膜１８０は、上部半導体パターン１０４ｂと後述するゲートラインとを絶縁させるためのものである。ゲート絶縁膜１８０は、例えば、シリコン酸化物を含み、熱酸化方式によって形成される。ゲート絶縁膜１８０が、例えば、熱酸化方式によって形成される場合、図１７に示すように、ゲート絶縁膜１８０は上部半導体パターン１０４ｂの両側壁だけでなく露出している半導体上部、例えば、下部半導体パターン１０４ａの上面にも形成される。
【００９４】
続いて、全体構造上にゲートライン形成のための図示しない導電膜を形成した後、この導電膜を全面エッチングして高さを低くする。これにより、上部半導体パターン１０４ｂの列と列との間のトレンチＴ（図１６参照）に埋め込まれるゲートライン用導電膜パターン１９０が形成される。ゲートライン用導電膜パターン１９０はトレンチＴに埋め込まれることにより、自身の上面の高さがソース領域Ｓの近辺、すなわち、ソース領域Ｓの最下部と同一であるかまたは若干上に位置するように形成される。ゲートライン用導電膜パターン１９０は第２方向に延長し、上部半導体パターン１０４ｂの両側壁の少なくともチャンネル領域と接するように形成される。
【００９５】
ゲートライン用導電膜パターン１９０は、上部半導体パターン１０４ｂの列と列との間に形成され、上部半導体パターン１０４ｂのすべての列と接する状態にある。そこで、上部半導体パターン１０４ｂの列と列との間でゲートライン用導電膜パターン１９０を互いに分離する。
【００９６】
図１８を参照すると、上部半導体パターン１０４ｂの列と列との間に配置されたゲートライン用導電膜パターン１９０を第１方向で中央の部分をエッチングして互に分離したゲートライン１９２を形成する。これにより、上部半導体パターン１０４ｂの１つの列ごとに２つのゲートライン１９２すなわち、上部半導体パターン１０４ｂの１つの列の一側壁と接するゲートライン１９２と一側壁と対向する他側壁と接するゲートライン１９２が配置される。
【００９７】
ゲートライン用導電膜パターン１９０を完全に分離するため、所定程度の過度エッチングが行われるため、ゲートライン用導電膜パターン１９０のエッチングによって露出されるゲート絶縁膜１８０やその下部の下部半導体パターン１０４ａ、または絶縁層１５０はある程度エッチングされる。
【００９８】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置について、以下の図１９および図２０を参照して説明する。第３実施形態の半導体装置は、図１に示す基板を製造する過程から得られる中間構造物、すなわち、図５に示す構造物を利用して製造される。図１９は、第３実施形態による半導体装置を示す斜視図である。図２０は、図１９の半導体装置を示す平面図である。図１９に示す斜視図は、構成要素をより明確に示すため、絶縁膜の一部と素子分離膜などを省略している図であり、図２０に示す平面図の一部、すなわち、２行に配置される活性領域と、２つのワード線のみを示す。
【００９９】
図１９および図２０を参照すると、第３実施形態の半導体装置は、支持基板１６０と、支持基板１６０の上部に配置される絶縁層１５０と、絶縁層１５０の内部に埋め込まれ、方向、例えば、第１方向に延長する線形の導電層パターン１２２と、導電層パターン１２２の上部に配置される活性領域としての柱型の半導体パターン１０００と、１つの半導体パターン１０００に２個ずつ配置されるトランジスタと、を含む。第３実施形態の半導体装置の各構成要素について以下でさらに具体的に説明する。
【０１００】
第３実施形態の半導体装置に含まれる支持基板１６０、および絶縁層１５０の内部に埋め込まれる導電層パターン１２２は、図１および図２で説明したのと同一である。また、導電層パターン１２２の上面に配置される障壁層パターン１１２、導電層パターン１２２の下面に配置されるキャッピング層パターン１３２、および積層構造物の上側壁に配置されるスペーサ１４０も、図１および図２で説明した内容と同一である。導電層パターン１２２は、第３実施形態の半導体装置で埋め込み配線、特に、ビット線ＢＬとして利用される。
【０１０１】
柱型の半導体パターン１０００は、図５に示す半導体用基板１００をパターニングして形成される。半導体パターン１０００は、長方形であり、第２方向の幅が第１方向の幅より大きい。半導体パターン１０００は、第２方向で自身の下部に存在するビット線ＢＬによって３個の部分に離隔して配置される。すなわち、半導体パターン１０００は、中心部がビット線ＢＬと重畳して中心部の両側部がビット線ＢＬの間と重畳するように配置される。以下では説明の便宜のため、ビット線ＢＬと重畳する半導体パターン１０００を中心部といい、中心部の左側の半導体パターン１０００を第１側部といい、中心部の右側の半導体パターン１０００を第２側部という。
【０１０２】
半導体パターン１０００は、第２方向で互いに対向する２つの側面を有するが、半導体パターン１０００の第１側部および第２側部に対応する半導体パターン１０００の第１側面および第２側面にはチャンネル領域が配置される。また、半導体パターン１０００の第１側面および第２側面に対応する半導体パターン１０００の上部には第１ソース領域および第２ソース領域が配置され、半導体パターン１０００の中心部に対応する半導体パターン１０００の下部には共通ドレーン領域が配置される。この共通ドレーン領域はビット線ＢＬと直接接続することができる。
【０１０３】
このとき、複数の半導体パターン１０００はビット線ＢＬと重畳し、ジグザグタイプで配列される。すなわち、１つの行に存在する複数の半導体パターン１０００が例えば、奇数番目列のビット線ＢＬと重畳するように配置される場合、上記１つの行と隣接する行に存在する複数の半導体パターン１０００は偶数番目列のビット線ＢＬと重畳するように配置されることがある。これにより、１つの行に存在する半導体パターン１０００の第１側部は隣接する行に存在する半導体パターン１０００の第２側部と対向するようになる。
【０１０４】
これら半導体パターン１０００の間には後述するゲート電極Ｇが形成される空間を除いては図示しない素子分離膜が存在し、半導体パターン１０００を互いに分離させる。
【０１０５】
ゲート電極Ｇは、１つの行の半導体パターン１０００の第１側面と上記１つの行と隣接する他の行の半導体パターン１０００の第２側面の間ごとに配置される。ワード線ＷＬは、半導体パターン１０００の行と行の間の素子分離膜の上部に配置され、ゲート電極Ｇを接続させて第２方向に延長する。
【０１０６】
第３実施形態による半導体装置のような構造では、素子分離膜によって分離する１つの半導体パターン１０００に第１チャンネルおよび第２チャンネルを有するトランジスタが２個ずつ形成され、ドレーン領域を共通して有する。すなわち、１つの活性領域に２つのメモリセルの形成が可能であり、高集積素子を作ることができる。
【０１０７】
（その他の実施形態）
(ア)上述した第２実施形態では、上部半導体パターンは四角柱形状を有するとした。しかしながら、上部半導体パターンの形状はこれに限定されない。上部半導体パターンは、円柱または多角柱形状であってもよい。
【０１０８】
（イ）上述した実施形態では、半導体用基板は単結晶シリコンからなるとした。しかしながら、半導体用基板の材料はこれに限定されない。半導体基板は、単結晶の多様な半導体材料からなってもよい。
【０１０９】
（ウ）上述した実施形態では、支持基板と絶縁層との接合は、支持基板の上面と絶縁層の上面とに水を加えて親水化処理をした後、親水化処理した支持基板の上面および絶縁層の上面を接触させるとした。しかしながら、支持基板と絶縁層との接合方式はこれに限定されない。親水化処理の他に多様な処理によって接合される。
【０１１０】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１１１】
１００ 半導体用基板、
１０２ イオン注入層、
１０４、１０００ 半導体パターン、
１０４ａ 下部半導体パターン、
１０４ｂ 上部半導体パターン、
１１０ 障壁層、
１１２ 障壁層パターン、
１２０ 導電層、
１２２ 導電層パターン、
１３０ キャッピング層、
１３２ キャッピング層パターン、
１４０ スペーサ、
１５０ 絶縁層、
１６０ 支持基板、
１８０ ゲート絶縁膜、
１９２ ゲートライン、
Ｓ１ 第１面、
Ｓ２ 第２面。
【特許請求の範囲】
【請求項１】
半導体用基板の第１面上に導電層を形成する導電層形成段階と、
前記導電層をパターニングして第１方向に延長する線形の導電層パターンを形成する導電層パターン形成段階と、
前記導電層パターン形成段階において露出する前記半導体用基板をエッチングして前記導電層パターンの下部に前記第１方向に延長する線形の半導体パターンを形成する半導体パターン形成段階と、
前記導電層パターンおよび前記半導体パターン上に絶縁層を形成する絶縁層形成段階と、
前記半導体用基板の前記第１面側の前記絶縁層が支持基板面と当接するように前記絶縁層を前記支持基板面上に配置する絶縁層支持段階と、
前記半導体用基板の前記第１面とは反対側の第２面方向側の前記絶縁層が露出するように前記半導体用基板の一部を除去する基板除去段階と、
を含むことを特徴とする基板の製造方法。
【請求項２】
前記導電層パターンは、金属および金属シリサイドのうち１つを含み、
前記半導体パターンは、半導体用単結晶材料を含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項３】
前記導電層形成段階の前に前記半導体用基板上に障壁層を形成する段階をさらに含み、
前記障壁層は前記導電層がパターニングされる際にパターニングされ、前記導電層パターンの下部に障壁層パターンが形成されることを特徴とする請求項１に記載の基板の製造方法。
【請求項４】
前記障壁層パターンは、金属、金属窒化物または金属シリサイドのうち少なくとも１つを含むことを特徴とする請求項３に記載の基板の製造方法。
【請求項５】
前記導電層パターンは、前記導電層パターンの上面にキャッピング層パターン、および前記導電層パターンの側壁にスペーサが形成され、
前記半導体パターン形成段階では、前記キャッピング層パターンおよび前記スペーサをエッチングマスクとして使用することを特徴とする請求項１に記載の基板の製造方法。
【請求項６】
前記キャッピング層パターンおよび前記スペーサのうち少なくとも１つは、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことを特徴とする請求項５に記載の基板の製造方法。
【請求項７】
前記半導体用基板に前記半導体用基板の前記第一面からイオン注入層を一定の深さだけ形成する段階と、
前記イオン注入層を分離面として前記半導体用基板を分離する分離段階と、
をさらに含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項８】
前記線形の半導体パターンの長さは前記イオン注入層の長さより短く、
前記基板除去段階では、
前記分離段階の後に、前記絶縁膜が露出するように前記半導体用基板を研磨およびエッチングすることを特徴とする請求項７に記載の基板の製造方法。
【請求項９】
前記分離段階は、所定の基準温度以上で前記半導体用基板を熱処理する段階を含み、
前記分離段階の前の段階は、前記基準温度より低い温度で行われることを特徴とする請求項７に記載の基板の製造方法。
【請求項１０】
前記絶縁層支持段階は、前記絶縁層の一面および前記支持基板の一面を親水化処理した状態で前記絶縁層の前記一面と前記支持基板の前記一面とを接合させることを特徴とする請求項１に記載の基板の製造方法。
【請求項１１】
前記線形の半導体パターンをパターニングし、前記導電層パターンの上部に第１方向に延長する線形の下部半導体パターン、および前記下部半導体パターンの上部に柱型の上部半導体パターンを形成するパターニング段階と、
ゲート絶縁膜を介して前記上部半導体パターンの少なくとも一方の側壁と接し、第１方向と交差する第２方向に延長するゲートラインを形成するゲートライン形成段階と、
をさらに含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項１２】
前記パターニング段階は、
前記絶縁層および前記線形の半導体パターン上に前記第１方向と交差して前記第２方向に延長する線形のマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして前記半導体パターンおよび前記絶縁層をエッチングする段階と、
を含むことを特徴とする請求項１１に記載の基板の製造方法。
【請求項１３】
前記ゲートライン形成段階は、
第２方向に配列された前記上部半導体パターンの１つの列の一方の側壁と接する第１ゲートライン、および前記一方の側壁と対向する他方の側壁と接する第２ゲートラインを形成することを特徴とする請求項１１に記載の基板の製造方法。
【請求項１４】
前記半導体用基板の前記第１面上に前記導電層を形成する前に前記半導体用基板の前記第１面上に障壁層を形成する段階をさらに含み、
前記導電層パターン形成段階において前記線形の導電層パターンを形成するとき、障壁層パターンが形成されることを特徴とする請求項１１に記載の基板の製造方法。
【請求項１５】
前記導電層上にキャッピング層を形成する段階をさらに含み、
前記導電層パターン形成段階において前記線形の導電層パターンを形成するとき、前記線形の導電層パターン上にキャッピング層パターンが形成されることを特徴とする請求項１１に記載の基板の製造方法。
【請求項１６】
半導体用基板の表面に線形の導電層パターンを含む積層構造体を形成する段階と、
前記半導体用基板をエッチングし、前記線形の導電層パターンの下に線形の半導体パターンを形成する段階と、
前記積層構造体、前記線形の半導体パターンおよび前記半導体用基板上に絶縁層を形成する段階と、
前記絶縁層を支持基板にボンディングする段階と、
前記絶縁層が露出するように前記半導体用基板を除去する段階と、
を含み、
前記積層構造体は、前記線形の半導体パターンを形成するためのエッチングマスクとして使用することを特徴とする基板の製造方法。
【請求項１７】
前記半導体基板の前記表面が前記支持基板の表面に対向するように前記半導体用基板上に形成された前記絶縁層を前記支持基板にボンディングすることを特徴とする請求項１６に記載の基板の製造方法。
【請求項１８】
前記積層構造体を形成する段階は、
前記半導体用基板上に障壁層、導電層およびキャッピング層を形成し、前記線形の導電層パターンを形成するために前記障壁層、前記導電層および前記キャッピング層をエッチングすることを特徴とする請求項１７に記載の基板の製造方法。
【請求項１９】
前記線形の導電層パターンの側壁にスペーサを形成することを特徴とする請求項１８に記載の基板の製造方法。
【請求項２０】
前記スペーサは、前記線形の半導体パターンが形成される前に前記線形の導電層パターンの前記側壁に形成され、前記線形の半導体パターンの幅は前記線形の導電層パターンの幅より大きいことを特徴とする請求項１９に記載の基板の製造方法。
【請求項２１】
支持基板と、
前記支持基板上に形成される絶縁層と、
前記絶縁層の内部で第１方向に延長する線形の導電層パターンと、
前記線形の導電層パターン上において前記第１方向に延長し、上面が前記絶縁層の外部に露出する線形の半導体パターンと、
を備えることを特徴とする基板。
【請求項２２】
前記線形の半導体パターンは、前記絶縁層内にあることを特徴とする請求項２１に記載の基板。
【請求項２３】
前記線形の導電層パターンは、金属および金属シリサイドのうち１つを含み、前記線形の半導体パターンは、半導体用単結晶材料であることを特徴とする請求項２２に記載の基板。
【請求項２４】
前記線形の導電層パターンと前記線形の半導体パターンとの間に障壁層パターンが形成されることを特徴とする請求項２２に記載の基板。
【請求項２５】
前記障壁層パターンは、金属、金属窒化物または金属シリサイドを含むことを特徴とする請求項２４に記載の基板。
【請求項２６】
前記線形の導電層パターンは、下面に配置されたキャッピング層パターンおよび側壁に配置されたスペーサによって囲まれていることを特徴とする請求項２２に記載の基板。
【請求項２７】
前記キャッピング層パターンおよび前記スペーサのうち少なくとも１つは、シリコン酸化物、シリコン窒化物およびシリコン酸窒化物のうち少なくとも１つの材料を含むことを特徴とする請求項２６に記載の基板。
【請求項２８】
前記線形の半導体パターンは、前記線形の導電層パターン上に形成される線形の下部半導体パターンと、前記線形の下部半導体パターン上に形成される柱状の上部半導体パターンからなることを特徴とする請求項２１に記載の基板。
【請求項２９】
前記上部半導体パターンの少なくとも一方の側壁と接し、前記第１方向と交差する第２方向に延長するゲートラインと、
前記上部半導体パターンと前記ゲートラインとの間に形成されるゲート絶縁膜と、
をさらに含み、
前記線形の導電層パターンは、下面に配置されたキャッピング層パターンおよび側壁に配置されたスペーサによって囲まれていることを特徴とする請求項２８に記載の基板。
【請求項３０】
前記ゲートラインは、前記第２方向に配列された前記上部半導体パターンの１つの列の一方の側壁と接する第１ゲートライン、および前記一方の側壁と対向する他方の側壁と接する第２ゲートラインを含む請求項２９に記載の基板。
【請求項３１】
前記線形の導電層パターンと前記線形の半導体パターンとの間に障壁層パターンが形成されることを特徴とする請求項２９に記載の基板。
【請求項３２】
前記線形の下部半導体パターンおよび前記上部半導体パターンの上部に各々ソース領域、ドレーン領域、および前記ソース領域と前記ドレーン領域との間に形成されるチャンネル領域が形成されることを特徴とする請求項２９に記載の基板。
【請求項１】
半導体用基板の第１面上に導電層を形成する導電層形成段階と、
前記導電層をパターニングして第１方向に延長する線形の導電層パターンを形成する導電層パターン形成段階と、
前記導電層パターン形成段階において露出する前記半導体用基板をエッチングして前記導電層パターンの下部に前記第１方向に延長する線形の半導体パターンを形成する半導体パターン形成段階と、
前記導電層パターンおよび前記半導体パターン上に絶縁層を形成する絶縁層形成段階と、
前記半導体用基板の前記第１面側の前記絶縁層が支持基板面と当接するように前記絶縁層を前記支持基板面上に配置する絶縁層支持段階と、
前記半導体用基板の前記第１面とは反対側の第２面方向側の前記絶縁層が露出するように前記半導体用基板の一部を除去する基板除去段階と、
を含むことを特徴とする基板の製造方法。
【請求項２】
前記導電層パターンは、金属および金属シリサイドのうち１つを含み、
前記半導体パターンは、半導体用単結晶材料を含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項３】
前記導電層形成段階の前に前記半導体用基板上に障壁層を形成する段階をさらに含み、
前記障壁層は前記導電層がパターニングされる際にパターニングされ、前記導電層パターンの下部に障壁層パターンが形成されることを特徴とする請求項１に記載の基板の製造方法。
【請求項４】
前記障壁層パターンは、金属、金属窒化物または金属シリサイドのうち少なくとも１つを含むことを特徴とする請求項３に記載の基板の製造方法。
【請求項５】
前記導電層パターンは、前記導電層パターンの上面にキャッピング層パターン、および前記導電層パターンの側壁にスペーサが形成され、
前記半導体パターン形成段階では、前記キャッピング層パターンおよび前記スペーサをエッチングマスクとして使用することを特徴とする請求項１に記載の基板の製造方法。
【請求項６】
前記キャッピング層パターンおよび前記スペーサのうち少なくとも１つは、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物を含むことを特徴とする請求項５に記載の基板の製造方法。
【請求項７】
前記半導体用基板に前記半導体用基板の前記第一面からイオン注入層を一定の深さだけ形成する段階と、
前記イオン注入層を分離面として前記半導体用基板を分離する分離段階と、
をさらに含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項８】
前記線形の半導体パターンの長さは前記イオン注入層の長さより短く、
前記基板除去段階では、
前記分離段階の後に、前記絶縁膜が露出するように前記半導体用基板を研磨およびエッチングすることを特徴とする請求項７に記載の基板の製造方法。
【請求項９】
前記分離段階は、所定の基準温度以上で前記半導体用基板を熱処理する段階を含み、
前記分離段階の前の段階は、前記基準温度より低い温度で行われることを特徴とする請求項７に記載の基板の製造方法。
【請求項１０】
前記絶縁層支持段階は、前記絶縁層の一面および前記支持基板の一面を親水化処理した状態で前記絶縁層の前記一面と前記支持基板の前記一面とを接合させることを特徴とする請求項１に記載の基板の製造方法。
【請求項１１】
前記線形の半導体パターンをパターニングし、前記導電層パターンの上部に第１方向に延長する線形の下部半導体パターン、および前記下部半導体パターンの上部に柱型の上部半導体パターンを形成するパターニング段階と、
ゲート絶縁膜を介して前記上部半導体パターンの少なくとも一方の側壁と接し、第１方向と交差する第２方向に延長するゲートラインを形成するゲートライン形成段階と、
をさらに含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項１２】
前記パターニング段階は、
前記絶縁層および前記線形の半導体パターン上に前記第１方向と交差して前記第２方向に延長する線形のマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして前記半導体パターンおよび前記絶縁層をエッチングする段階と、
を含むことを特徴とする請求項１１に記載の基板の製造方法。
【請求項１３】
前記ゲートライン形成段階は、
第２方向に配列された前記上部半導体パターンの１つの列の一方の側壁と接する第１ゲートライン、および前記一方の側壁と対向する他方の側壁と接する第２ゲートラインを形成することを特徴とする請求項１１に記載の基板の製造方法。
【請求項１４】
前記半導体用基板の前記第１面上に前記導電層を形成する前に前記半導体用基板の前記第１面上に障壁層を形成する段階をさらに含み、
前記導電層パターン形成段階において前記線形の導電層パターンを形成するとき、障壁層パターンが形成されることを特徴とする請求項１１に記載の基板の製造方法。
【請求項１５】
前記導電層上にキャッピング層を形成する段階をさらに含み、
前記導電層パターン形成段階において前記線形の導電層パターンを形成するとき、前記線形の導電層パターン上にキャッピング層パターンが形成されることを特徴とする請求項１１に記載の基板の製造方法。
【請求項１６】
半導体用基板の表面に線形の導電層パターンを含む積層構造体を形成する段階と、
前記半導体用基板をエッチングし、前記線形の導電層パターンの下に線形の半導体パターンを形成する段階と、
前記積層構造体、前記線形の半導体パターンおよび前記半導体用基板上に絶縁層を形成する段階と、
前記絶縁層を支持基板にボンディングする段階と、
前記絶縁層が露出するように前記半導体用基板を除去する段階と、
を含み、
前記積層構造体は、前記線形の半導体パターンを形成するためのエッチングマスクとして使用することを特徴とする基板の製造方法。
【請求項１７】
前記半導体基板の前記表面が前記支持基板の表面に対向するように前記半導体用基板上に形成された前記絶縁層を前記支持基板にボンディングすることを特徴とする請求項１６に記載の基板の製造方法。
【請求項１８】
前記積層構造体を形成する段階は、
前記半導体用基板上に障壁層、導電層およびキャッピング層を形成し、前記線形の導電層パターンを形成するために前記障壁層、前記導電層および前記キャッピング層をエッチングすることを特徴とする請求項１７に記載の基板の製造方法。
【請求項１９】
前記線形の導電層パターンの側壁にスペーサを形成することを特徴とする請求項１８に記載の基板の製造方法。
【請求項２０】
前記スペーサは、前記線形の半導体パターンが形成される前に前記線形の導電層パターンの前記側壁に形成され、前記線形の半導体パターンの幅は前記線形の導電層パターンの幅より大きいことを特徴とする請求項１９に記載の基板の製造方法。
【請求項２１】
支持基板と、
前記支持基板上に形成される絶縁層と、
前記絶縁層の内部で第１方向に延長する線形の導電層パターンと、
前記線形の導電層パターン上において前記第１方向に延長し、上面が前記絶縁層の外部に露出する線形の半導体パターンと、
を備えることを特徴とする基板。
【請求項２２】
前記線形の半導体パターンは、前記絶縁層内にあることを特徴とする請求項２１に記載の基板。
【請求項２３】
前記線形の導電層パターンは、金属および金属シリサイドのうち１つを含み、前記線形の半導体パターンは、半導体用単結晶材料であることを特徴とする請求項２２に記載の基板。
【請求項２４】
前記線形の導電層パターンと前記線形の半導体パターンとの間に障壁層パターンが形成されることを特徴とする請求項２２に記載の基板。
【請求項２５】
前記障壁層パターンは、金属、金属窒化物または金属シリサイドを含むことを特徴とする請求項２４に記載の基板。
【請求項２６】
前記線形の導電層パターンは、下面に配置されたキャッピング層パターンおよび側壁に配置されたスペーサによって囲まれていることを特徴とする請求項２２に記載の基板。
【請求項２７】
前記キャッピング層パターンおよび前記スペーサのうち少なくとも１つは、シリコン酸化物、シリコン窒化物およびシリコン酸窒化物のうち少なくとも１つの材料を含むことを特徴とする請求項２６に記載の基板。
【請求項２８】
前記線形の半導体パターンは、前記線形の導電層パターン上に形成される線形の下部半導体パターンと、前記線形の下部半導体パターン上に形成される柱状の上部半導体パターンからなることを特徴とする請求項２１に記載の基板。
【請求項２９】
前記上部半導体パターンの少なくとも一方の側壁と接し、前記第１方向と交差する第２方向に延長するゲートラインと、
前記上部半導体パターンと前記ゲートラインとの間に形成されるゲート絶縁膜と、
をさらに含み、
前記線形の導電層パターンは、下面に配置されたキャッピング層パターンおよび側壁に配置されたスペーサによって囲まれていることを特徴とする請求項２８に記載の基板。
【請求項３０】
前記ゲートラインは、前記第２方向に配列された前記上部半導体パターンの１つの列の一方の側壁と接する第１ゲートライン、および前記一方の側壁と対向する他方の側壁と接する第２ゲートラインを含む請求項２９に記載の基板。
【請求項３１】
前記線形の導電層パターンと前記線形の半導体パターンとの間に障壁層パターンが形成されることを特徴とする請求項２９に記載の基板。
【請求項３２】
前記線形の下部半導体パターンおよび前記上部半導体パターンの上部に各々ソース領域、ドレーン領域、および前記ソース領域と前記ドレーン領域との間に形成されるチャンネル領域が形成されることを特徴とする請求項２９に記載の基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−９４８７２（Ｐ２０１２−９４８７２Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１１−２３６８５２（Ｐ２０１１−２３６８５２）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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