【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】微細配線を簡易に低抵抗化する。
【解決手段】実施形態に係わる半導体装置は、第１の方向に積み重ねられる第１乃至第３の半導体層3a,3b,3cを有し、第２の方向に延びるフィン型積層構造を有する。第１のレイヤーセレクトトランジスタTaは、第１のゲート電極10aを有し、第１の半導体層3aでノーマリオン状態である。第２のレイヤーセレクトトランジスタTbは、第２のゲート電極10bを有し、第２の半導体層3bでノーマリオン状態である。第３のレイヤーセレクトトランジスタTcは、第３のゲート電極10cを有し、第３の半導体層3cでノーマリオン状態である。第１の半導体層3aのうちの第１のゲート電極10aにより覆われた領域、第２の半導体層3bのうちの第２のゲート電極10bにより覆われた領域及び第３の半導体層3cのうちの第３のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。 （もっと読む）

【課題】隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。 （もっと読む）

【課題】熱(工程)に耐性のある配線構造を採用し、配線上の析出物の発生を抑制できる半導体素子を実現する。
【解決手段】半導体素子本体に接続する金材を含む配線パターンと、この配線パターンに一端側が接続され金材を含む接続端子と、前記半導体素子本体と前記配線パターンと前記接続端子とを覆う絶縁体と、を具備する半導体素子において、前記配線パターンあるいは接続端子の一方の面に一面が接し他面が前記絶縁体に接する面状のシリサイド体を具備したことを特徴とする半導体素子である。 （もっと読む）

【課題】不良品の発生を容易に防止出来て歩留まりの向上と製造条件の確認の容易な半導体素子を実現する。
【解決手段】半導体素子本体の外表面を覆って設けられた絶縁膜と、この絶縁膜に設けられ前記半導体素子本体に一端側が接する外部接続用端子と、前記絶縁膜に穿設され一端側が前記外部接続用端子に接する配線取出し孔と、を具備する半導体素子において、前記外部接続用端子の前記配線取出し孔に接する面全体に一面が接し他面が前記絶縁膜に接して設けられ前記外部接続用端子の色と前記絶縁膜の色と異なる色を有し前記配線取出し孔の穿設時に除去されることにより前記配線取出し孔の穿設完了を識別する識別膜とを具備したことを特徴とする半導体素子である。 （もっと読む）

【課題】耐圧確保に有利な構造を提供する。
【解決手段】実施形態の半導体記憶装置は、基板上で所定方向に平行に延伸した複数の素子分離領域と、隣接する素子分離領域に挟まれた素子領域上の第１絶縁膜と、素子領域上の所定方向に間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、その両側に１つずつ配置され所定方向の幅がワードラインより大きい選択トランジスタと、ワードライン及び選択トランジスタの上面を覆う層間絶縁膜と、ワードライン間に位置し上部を層間絶縁膜に覆われた第１空洞部と、選択トランジスタのワードラインとは反対側の側壁部に形成され上部が層間絶縁膜で覆われた第２空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する選択トランジスタ間の基板表面に酸化膜が形成され、その下の所定方向に垂直方向の断面が凸型形状になっている。 （もっと読む）

【課題】本発明は、Ｓｉ基板の表面にシリサイド層を形成しつつ、Ｓｉ基板の裏面における低融点金属とＳｉ基板のＳｉとの相互拡散を防止できる半導体素子の製造方法を提供することを目的とする。
【解決手段】本願の発明に係る半導体素子の製造方法は、Ｓｉ基板の裏面に低融点金属を形成する工程と、該Ｓｉ基板の表面に高融点金属層を形成する工程と、該高融点金属層の上にレーザ吸収層を形成する工程と、該レーザ吸収層にレーザ光を照射し、該低融点金属と該Ｓｉ基板のＳｉとの相互拡散を防ぐように該低融点金属の温度を低く保ちつつ、該レーザ吸収層と該高融点金属層の界面、及び該高融点金属層と該Ｓｉ基板の界面にシリサイド層を形成する工程と、該レーザ吸収層をエッチングする工程と、を備えたことを特徴とする。 （もっと読む）

【課題】埋め込みビットラインの抵抗を減少させることができる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板２０１に活性領域２０３を分離するトレンチ２０２をエッチングにより形成するステップと、活性領域２０３の何れか１つの側壁の一部を露出させた開口部２０７を有する絶縁膜２０５を形成するステップと、絶縁膜２０５上にトレンチ２０２を部分的に埋め込み、開口部２０７を埋め込むようにシリコン膜パターン２０８Ａを形成するステップと、シリコン膜パターン２０８Ａ上に金属膜２０９を形成するステップと、金属膜２０９及びシリコン膜パターン２０８Ａを反応させて、埋め込みビットラインとなる金属シリサイド膜２１１を形成するステップとを含む。 （もっと読む）

【課題】周辺回路における回路動作の遅延を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１上に所定間隔を空けて形成され、ゲート絶縁膜１、浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４をそれぞれ有する複数のメモリセルＭＣと、メモリセルＭＣの浮遊ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙を有する側壁絶縁膜１８Ｂと、基板１１上に形成され、ゲート絶縁膜１、第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する周辺トランジスタＰＴと、周辺トランジスタＰＴの第１ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙１９Ａを有する側壁絶縁膜１８Ａとを備える。基板１１上の最も低い位置にある空隙１９Ａの上端は、ゲート間絶縁膜３より基板１１上の低い位置にある。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】プラズマＣＶＤ法を用いてＣｕ配線上に良好な拡散バリア膜を形成する技術を提供する。
【解決手段】ダマシン法を用いて形成したＣｕ配線１９上にＣｕの拡散を防止する窒化シリコン膜２１を形成する工程は、Ｃｕ配線１９が形成された基板１をプラズマＣＶＤ装置のチャンバ内に搬入し、基板１を所定の温度に加熱する工程と、チャンバ内にアンモニアを供給し、第１のＲＦパワーでアンモニアをプラズマ分解することによって、Ｃｕ配線１９の表面を還元処理する工程と、ＲＦパワーが印加された状態で、チャンバ内にアンモニアとモノシランとを含む原料ガスを供給し、第２のＲＦパワーでアンモニアとシラン系ガスとをプラズマ分解することによって、Ｃｕ配線１９上に窒化シリコン膜２１を形成する工程とを含んでいる。 （もっと読む）

【課題】半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。 （もっと読む）

【課題】経済性を備え、地球環境に対する影響が小さく、かつ必要とされる性能を有するドライエッチング剤を提供する。
【解決手段】（Ａ）３，３，３−トリフルオロプロピンと、（Ｂ）Ｏ_２、Ｏ_３、ＣＯ、ＣＯ_２、ＣＯＣｌ_２、及びＣＯＦ_２からなる群より選ばれる少なくとも１種のガスを含むドライエッチング剤を用いることにより、酸化物、窒化物、炭化物、フッ化物、オキシフッ化物、シリサイド及びこれらの合金等を好適にエッチングできる。ドライエッチング剤は、大気中での分解性があり、地球温暖化への寄与もＣＦ_４やＣＦ_３Ｈ等のＰＦＣ類やＨＦＣ類より格段に低く、環境への負荷が低い。さらに、第二のガスとして、含酸素ガス、含ハロゲンガス、あるいは第三のガスとして不活性ガスと混合することで、飛躍的にプロセスウインドウを広げることができ、特殊な基板の励起操作等なしに高アスペクト比が要求される加工にも対応できる。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

【課題】電界メッキ法やＣＭＰ法を使わないことで製造コストを落として配線を形成する半導体装置の作製方法を提供する。
【解決手段】絶縁膜を形成する工程と、絶縁膜上にマスクを形成する工程と、選択的にエッチングして絶縁膜に開口部を形成する工程と、マスク上および開口部に第１導電膜を形成する工程と、液滴吐出法により開口部の第１導電膜上に導電材料を含む液滴を滴下する工程と、レーザー光を選択的に照射して導電材料を加熱して第２導電層を形成する工程と、マスク上および第２導電層上に第３導電膜を形成する工程と、マスクを除去すると同時にマスク上に形成された第１導電膜および第３導電膜を除去し、第１導電層および第３導電層を形成する工程とを有する半導体装置の作製方法を提供する。 （もっと読む）

【課題】配線構造に接続される低抵抗の貫通プラグ、または貫通プラグ及びコンタクトプラグを有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板１と、半導体基板１の表面近傍に埋め込まれた素子分離絶縁膜２と、素子分離絶縁膜２を貫通するように半導体基板１の裏面から表面まで貫通し、半導体基板１中で素子分離絶縁膜２に囲まれた領域を有する上段部１０１ａと上段部１０１ａよりも径が大きい下段部１０１ｂとを含む多段構造を有する貫通プラグ１０１と、貫通プラグ１０１の半導体基板１の表面側の端部に接続され、半導体基板１の表面側の上方に形成された電極パッド１０４と貫通プラグ１０１を接続するコンタクトプラグ１０３と、を有する。 （もっと読む）

【課題】 半導体装置の製造方法に関し、シリサイドを構成する金属のサイドウォールの直下への潜り込みの影響を低減する。
【解決手段】 シリコン基板上にゲート電極を形成する工程と、ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、第１サイドウォール上にあって、第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、シリコン基板および第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、金属の一部をシリコン基板に侵入させる工程と、シリコン基板上に堆積した金属を除去する工程と、金属の除去工程の後に熱処理を行って、スパッタリングによってシリコン基板に侵入した金属とシリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程とを備える。 （もっと読む）

【課題】第１の配線と第２の配線との交差部に整流素子と不揮発性記憶素子を有する不揮発性記憶装置で、従来に比して高さを抑えることができる不揮発性記憶装置を提供する。
【解決手段】第１の方向に延在するビット線ＢＬと、ビット線ＢＬとは異なる高さに形成され、第２の方向に延在するワード線ＷＬと、ビット線ＢＬとワード線ＷＬとが交差する位置にビット線ＢＬとワード線ＷＬの間に挟持されるように配置される抵抗変化型メモリセルと、を備え、抵抗変化型メモリセルは、抵抗変化素子２０がＮ型半導体層１０とＰ型半導体層３０で挟まれた構造を有する。 （もっと読む）