半導体装置及びその製造方法
【課題】半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置については、さらなる微細化、及び、小面積化が求められている。半導体装置の微細化により、各トランジスタのゲート電極間の間隔、及び、トランジスタのゲート電極とコンタクト・プラグとの間の間隔等が、非常に狭いものとなっていることから、各トランジスタのゲート電極の間、及び、トランジスタのゲート電極とコンタクト・プラグとの間で、ショートが生じることがある。従って、半導体装置の微細化が進んでも、トランジスタの隣接するゲート電極の間、及び、トランジスタのゲート電極とコンタクト・プラグとの間に、ショートが生じることを防止することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２１０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、前記ゲート電極の上面に形成されたシリサイド金属膜と、を備える。前記サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかる半導体装置の模式断面図である。
【図２】実施形態にかかる半導体装置の製造工程を説明するための図（その１）である。
【図３】実施形態にかかる半導体装置の製造工程を説明するための図（その２）である。
【図４】実施形態にかかる半導体装置の製造工程を説明するための図（その３）である。
【図５】実施形態にかかる半導体装置の製造工程を説明するための図（その４）である。
【図６】実施形態にかかる半導体装置の製造工程を説明するための図（その５）である。
【図７】実施形態にかかる半導体装置の製造工程を説明するための図（その６）である。
【図８】実施形態にかかる半導体装置の製造工程を説明するための図（その７）である。
【図９】実施形態にかかる半導体装置の製造工程を説明するための図（その８）である。
【図１０】実施形態と比較するための半導体装置の断面の参考図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付す。
【０００８】
ここでは、ＭＯＳＦＥＴを例に説明をするが、本発明は、このような半導体装置に限定されるものではなく、他の種類のトランジスタ等においても用いることができる。
【０００９】
実施形態の詳細を説明する前に、本発明者が本実施形態をなすに至った経緯について説明する。
【００１０】
ＭＯＳＦＥＴの微細化に伴って、ＭＯＳＦＥＴにおけるゲート電極とコンタクト・プラグとの間に、ショートが起きていた。本発明者の知見によれば、ＭＯＳＦＥＴの断面図である図１０に示されるように、ゲート電極４をその両側面から挟み込むように形成されているサイドウォールスペーサー７上に、粒子１５が存在し、その粒子１５が、シリサイドブリッジとなることにより、このシリサイドブリッジがパスとなって、ゲート電極４とコンタクト・プラグ１２とをショートさせることが判明している。
【００１１】
本発明者は、上記のシリサイドブリッジは、以下のようなメカニズムにより、生じるものと、独自に推測している。すなわち、ＭＯＳＦＥＴの製造工程において、ゲート電極（多結晶シリコン膜）４と、サイドウォールスペーサー（シリコン酸化膜）７とを形成した後、ゲート電極４の上面の上にニッケルシリサイド膜１４を形成するために、ゲート電極４上にニッケル膜を堆積し、次いで、シリコンとニッケルとを反応させるために熱処理（アニール）を行う。この熱処理により、ゲート電極４のエッジ部から、シリコン粒子１５が吸い出され、シリコン粒子１５が、サイドウォールスペーサー７上に析出する。そして、吸い出されたシリコン粒子１５が、熱処理により、サイドウォールスペーサー７上に残されたニッケル膜と反応し、ニッケルシリサイドを生成する。このように形成されたニッケルシリサイドが、サイドウォールスペーサー７上に生じるシリサイドブリッジであると、本発明者は推察している。
【００１２】
さらに、本発明者は、図１０に示されるように、ゲート電極４の上部の側面が露出しているため、ゲート電極４からシリコン粒子１５がサイドウォールスペーサー７上に吸い出されると考えている。そして、このゲート電極４の上部の側面は、以下のようにして、露出された状態のものとなる。すなわち、ゲート電極４の上面の上にニッケルシリサイド膜１４を形成する工程において、ニッケル膜を堆積する前に、ゲート電極４とシリコン基板２との表面に生成された自然酸化膜（シリコン酸化膜）を除去して、酸化していないシリコンの面を露出させる。その際に、ウエットエッチングを用いる。このウエットエッチングの際、サイドウォールスペーサー７も同時にエッチングされて後退し、このゲート電極４の上部の側面は、露出された状態のものとなるのである。
【００１３】
そこで、このような本発明者独自の推察に基づいて、本発明者は、ＭＯＳＦＥＴにおいて、ゲート電極４の両側面及びゲート絶縁膜３の両側面を覆う絶縁性の一対のサイドウォールスペーサー７を、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有するものとして成すことにより、上記のようなウエットエッチングを行っても、ゲート電極４の上部の側面は露出されることなく、よって、ゲート電極４からシリコン粒子１５がサイドウォールスペーサー７上に吸い出されることもなく、シリサイドブリッジングによりショートを生じることを防ぐことができることを見出したのである。
【００１４】
まず、本実施形態の半導体装置について、図１を用いて、説明する。この図１は、ＭＯＳＦＥＴを備える本実施形態の半導体装置の断面図である。
【００１５】
本実施形態の半導体装置は、例えば、図１に示されるように、ＳＴＩ（Shallow Trench Isolation）１が形成されたシリコン基板（半導体基板）２上に、ゲート絶縁膜（シリコン酸化膜）３が形成されており、さらに、ゲート絶縁膜３の上に、ゲート電極（多結晶シリコン膜）４が形成されている。さらに、ゲート電極４の上面には、ニッケルシリサイド膜（シリサイド金属膜）１４が形成されている。
【００１６】
また、ゲート絶縁膜３の両側面とゲート電極４の下部の両側面とは、絶縁性の一対のオフセットスペーサー（シリコン酸化膜）５で覆われている。さらに、オフセットスペーサー５で覆われた、ゲート絶縁膜３の両側面とゲート電極４の両側面とを覆うように、絶縁性の一対のサイドウォールスペーサー７が設けられている。この一対のサイドウォールスペーサー７は、少なくともゲート絶縁膜３の両側面全体と前記ゲート電極４の両側面全体とを覆うものとして構成されており、好ましくは、ゲート電極４の上面に形成されたニッケルシリサイド膜１４の両側面全体又は一部を覆うものとして構成する。さらに、一対のサイドウォールスペーサー７の上面がニッケルシリサイド膜１４の上面よりも高くなるように、一対のサイドウォールスペーサー７を設けても良い。
【００１７】
このサイドウォールスペーサー７は、それぞれ、上下に積み重ねられた下部サイドウォールスペーサー７ａと上部サイドウォールスペーサー７ｂとを備える。そして、下部サイドウォールスペーサー７ａは、ゲート絶縁膜３の両側面と前記ゲート電極４の下部の両側面とを、オフセットスペーサー５を介して、覆うものとして構成されている。詳細には、下部サイドウォールスペーサー７ａは、ゲート電極４側から外側に向かう順に、シリコン酸化膜７１ａとシリコン窒化膜７２ａとを有する膜として構成されている。言い換えると、シリコン酸化膜７１ａはゲート電極４側に位置し、シリコン窒化膜７２ａは前記ゲート電極４側とは反対側に位置する。ここでは、下部サイドウォールスペーサー７ａは上記のような二重膜であるが、下部サイドウォールスペーサー７ａは、二重膜に限られるものではない。また、上部サイドウォールスペーサー７ｂは、下部サイドウォールスペーサー７ａの上に、ゲート電極３の上部の両側面を覆うものとして構成されている。例えば、上部サイドウォールスペーサー７ｂは、シリコン酸化膜である。
【００１８】
そして、下部サイドウォールスペーサー７ａの下に存在するシリコン基板２中には、不純物（例えば、Ａｓ（ヒ素）及びＢ（ボロン））が注入されたＳ／Ｄエクステンション(低濃度不純物拡散領域)６が形成されている。下部サイドウォールスペーサー７ａは、Ｓ／Ｄエクステンション６が形成される領域に対応する厚みを持つものとして形成されている。また、上部サイドウォールスペーサー７ｂは、ゲート電極４の上部の両側面を覆っていれば良く、任意の厚さのものとすることができる。さらに、ゲート電極４の上面と、上部サイドウォールスペーサー７ｂの上面とは、同じ高さのものとしても、もしくは、上部サイドウォールスペーサー７ｂの上面が、ゲート電極４の上面よりも高いものとしても良い。
【００１９】
さらに、ＳＴＩ１が形成されていないシリコン基板２の表面であって、ゲート電極４と、下部サイドウォールスペーサー７ａと、に覆われていない領域には、不純物（例えば、Ｐ（リン）及びＢ（ボロン））が注入されたコンタクトジャンクション（高濃度不純物拡散領域）８が形成されており、その表面には、ニッケルシリサイド膜（不図示）が形成されている。
【００２０】
このように、本実施形態の半導体装置においては、ゲート電極４の両側面を覆う、サイドウォールスペーサー７を上下２段構成のものとして形成することにより、先に説明したようなウエットエッチングを行っても、ゲート電極４の上部の側面は露出されることなく、従って、ゲート電極４からシリコン粒子がサイドウォールスペーサー７上に吸い出されることもなく、シリサイドブリッジによるショートを防ぐことができる。
【００２１】
次に、本実施形態にかかる半導体装置の製造方法について、図２から図９を用いて説明する。なお、全図面にわたり共通する部分には、共通する符号を付す。
【００２２】
まず、図２（ａ）に示されるように、素子分離領域としてＳＴＩ１が形成されたシリコン基板（半導体基板）２の上に、例えばシリコン酸化膜からなる、ゲート絶縁膜３を形成する。さらに、ゲート絶縁膜３の上に、例えば多結晶シリコン膜からなる、ゲート電極４を形成する。
【００２３】
次に、図２（ｂ）に示されるように、ゲート絶縁膜３の両側面とゲート電極４の両側面とを覆うように、例えばシリコン酸化膜からなる、一対のオフセットスペーサー５を形成する。
【００２４】
続いて、図３（ａ）に示されるように、イオン注入技術を使用し、オフセットスペーサー５で挟まれたゲート電極４をマスクとして用いながら、シリコン基板２におけるＮ型ＭＯＳＦＥＴ領域となる領域には、例えば、Ａｓイオンを、シリコン基板２におけるＰ型ＭＯＳＦＥＴ領域となる領域には、例えば、ＢＦ２イオンを、それぞれ注入して、シリコン基板２の表面の所定の領域に、Ｓ／Ｄエクステンション（低濃度不純物拡散領域）６を形成する。
【００２５】
そして、図３（ｂ）に示されるように、ゲート電極４の上面と、ゲート絶縁膜３の両側面とゲート電極４の両側面とを覆うオフセットスペーサー５の側面と、シリコン基板２上に形成されたＳＴＩ１とＳ／Ｄエクステンション６とを覆うように、シリコン酸化膜７１ａを形成する。このシリコン酸化膜７１ａの一部は、下部サイドウォールスペーサー７ａの一部をなすものとなる。
【００２６】
続いて、図４（ａ）に示されるように、シリコン酸化膜７１ａの表面を覆うように、シリコン窒化膜７２ａを形成する。このシリコン窒化膜７２ａの一部も、下部サイドウォールスペーサー７ａの一部をなすものとなる。
【００２７】
次に、シリコン酸化膜７１ａとシリコン窒化膜７２ａとに対して、異方性エッチングを行う。このようにして、図４（ｂ）に示されるように、ゲート絶縁膜３の両側面とゲート電極４の下部の両側面とを覆う、シリコン酸化膜７１ａとシリコン窒化膜７２ａとを有する下部サイドウォールスペーサー７ａが形成される。この後に行う工程である、コンタクトジャンクション（高濃度不純物拡散領域）８を形成するためのシリコン基板２に対するイオン注入工程で、下部サイドウォールスペーサー７ａは、ゲート絶縁膜３とゲート電極４と一体のものとなって、シリコン基板２の表面の所定の領域を保護するマスクとして用いられることとなる。従って、シリコン基板２の表面のイオン注入される領域に応じて、下部サイドウォールスペーサー７ａの厚さ（図４（ｂ）における水平方向に沿った厚さ）が定められることとなる。
【００２８】
そして、図５（ａ）に示されるように、イオン注入技術を使用し、シリコン基板２におけるＮ型ＭＯＳＦＥＴ領域となる領域には、例えばＰイオンを、シリコン基板２におけるＰ型ＭＯＳＦＥＴ領域となる領域には、例えばＢイオンを、それぞれ注入する。続いて、ＲＴＰ（Rapid thermal process）技術でアニーリングすることで、コンタクトジャンクション８を形成する。
【００２９】
次に、図５（ｂ）に示すように、下部サイドウォールスペーサー７ａに覆われた各ゲート電極４の間を埋め込み、且つ、各ゲート電極４の表面とシリコン基板２の表面とを覆うように、レジスト膜１０を塗布する。
【００３０】
そして、図６（ａ）に示されるように、例えばＲＩＥ（Reactive Ion Etching）技術を使用し、ゲート電極４の上面及び上部の側面が露出し、さらに、下部サイドウォールスペーサー７ａの上面が露出するようになるまで、レジスト膜１０をエッチングする。
【００３１】
次に、図６（ｂ）に示されるように、レジスト膜１０を劣化させないように低温のＣＶＤ（Chemical Viper Deposition）成膜を用いて、レジスト膜１０の上面と、下部サイドウォールスペーサー７ａの上面と、ゲート電極４の上面及び上部側面と、を覆うように、シリコン酸化膜１１を堆積する。この際、低温のＣＶＤ成膜は、２００℃以下で行うことが好ましい。このシリコン酸化膜１１の一部は、上部サイドウォールスペーサー７ｂをなすものとなる。
【００３２】
続いて、図７（ａ）に示されるように、例えばＲＩＥ技術を用いて、シリコン酸化膜１１をエッチングする。このエッチングにより、下部サイドウォールスペーサー７ａの上に重なり、且つ、ゲート電極４の上部の両側面を覆う状態に、シリコン酸化膜１１を残存させる。このようにして、上部サイドウォールスペーサー７ｂが形成される。この上部サイドウォールスペーサー７ｂは、ゲート電極４の上部の両側面を覆っていれば良く、任意の厚さのものとすることができる。また、ゲート電極４の上面と、上部サイドウォールスペーサー７ｂの上面とは、同じ高さのものとしても、もしくは、上部サイドウォーススペーサー７ｂの上面が、ゲート電極４の上面よりも高いものとしても、良い。
【００３３】
そして、図７（ｂ）に示されるように、アッシング技術を用いて、レジスト膜１０を除去する。
【００３４】
次に、図８（ａ）に示されるように、ニッケル膜（金属膜）を堆積する工程の前処理として、ＤＨＦ（Diluted Hydrofluoric acid）処理を施す。このＤＨＦ処理は、シリコン基板２とゲート電極４との表面に存在するシリコン酸化膜を除去するためのものである。詳細には、以下のようにＤＨＦ処理を行う。ゲート電極４とシリコン基板２との表面に存在するシリコン酸化膜は、これまでに行った工程において、ゲート電極４とシリコン基板２との表面が酸化され、生成される。従って、この後に行われる工程において、詳細には、ニッケル膜を表面に堆積して、シリコンとニッケルとを反応させて、ニッケルシリサイド膜（シリサイド金属膜）を形成する工程において、このような反応を行うことができるように、ゲート電極４の表面及びシリコン基板２の表面の所定の領域に対して、ＤＨＦ処理することにより、酸化していないシリコンの面を露出させるのである。
【００３５】
続いて、図８（ｂ）に示されるように、ＤＣスパッタリング技術を用いてニッケル膜１３を堆積する。
【００３６】
次に、図９（ａ）に示されるように、ＲＴＰ技術を使用して、５００℃の窒素雰囲気中でアニールを施す。このようにすることにより、ゲート電極４の上面とシリコン基板２の表面の所定の領域とに位置する、露出されたシリコン面が、それぞれ、その上に堆積されたニッケル膜１３中のニッケルと熱反応を起こし、ニッケルシリサイド膜１４を形成する。
【００３７】
そして、図９（ｂ）に示されるように、ＳＰＭ（Sulfuric acid -hydrogen peroxide mixture）(硫化水素水と過酸化水素水の混合液)処理を施すことにより、シリコン基板２の表面と、ゲート電極４の上面及び側面と、の上に残存する、シリコンと反応することのなかった未反応のニッケル膜１３を除去する。このようにして、ゲート電極４の上面と、シリコン基板２の表面の所定の領域の上に、自己整合によるニッケルシリサイド膜１４が形成される。
【００３８】
このように、ゲート電極４の上部の側面は、上部サイドウォールスペーサー７ｂで覆われており、さらに、ゲート電極４の下部の側面は、下部サイドウォールスペーサー７ａで覆われているため、ニッケルシリサイド膜１４を形成するための熱処理を施しても、ゲート電極４からシリコン粒子１５が上部サイドウォールスペーサー７ｂの側面及び上面に、析出することはない。従って、先に説明したような、シリコン粒子１５の吸い出しが生じることがなくなり、よって、上部サイドウォールスペーサー７ｂ上に析出されたシリコン粒子１５と、積層されたニッケル膜１３と、が、反応して、上部サイドウォールスペーサー７ｂ上にシリサイドブリッジが生成されることもない。従って、ゲート電極４どうしが、又は、ゲート電極４とコンタクト・プラグとが、シリサイドブリッジを介してショートすることもない。
【００３９】
このように、本実施形態の半導体装置は、簡単な構成のものであるため、簡単な工程を追加するだけで容易に製造することができる。
【００４０】
また、ここでは、ニッケル膜を使用した自己整合によるシリサイド膜形成プロセスについて説明しているが、本発明は、ニッケル膜に限られることはなく、Ｎｉ、Ｔｉ、Ｃｏ、Ｔａ、Ｐｄ、Ｐｔ、Ｅｒ、Ｙ、Ｙｂを使用した、自己整合のシリサイド膜形成プロセスにおいても、適用することができる。
【００４１】
なお、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００４２】
１ ＳＴＩ
２ シリコン基板（半導体基板）
３ ゲート絶縁膜
４ ゲート電極
５ オフセットスペーサー
６ Ｓ／Ｄエクステンション（低濃度不純物拡散領域）
７ サイドウォールスペーサー
７ａ 下部サイドウォールスペーサー
７ｂ 上部サイドウォールスペーサー
７１ａ 下部サイドウォールスペーサー用シリコン酸化膜
７２ａ 下部サイドウォールスペーサー用シリコン窒化膜
８ コンタクトジャンクション（高濃度不純物拡散領域）
１０ レジスト膜
１１ シリコン酸化膜
１２ コンタクト・プラグ
１３ ニッケル膜(金属膜)
１４ ニッケルシリサイド膜（シリサイド金属膜）
１５ シリコン粒子
【技術分野】
【０００１】
本発明の実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置については、さらなる微細化、及び、小面積化が求められている。半導体装置の微細化により、各トランジスタのゲート電極間の間隔、及び、トランジスタのゲート電極とコンタクト・プラグとの間の間隔等が、非常に狭いものとなっていることから、各トランジスタのゲート電極の間、及び、トランジスタのゲート電極とコンタクト・プラグとの間で、ショートが生じることがある。従って、半導体装置の微細化が進んでも、トランジスタの隣接するゲート電極の間、及び、トランジスタのゲート電極とコンタクト・プラグとの間に、ショートが生じることを防止することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２１０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、前記ゲート電極の上面に形成されたシリサイド金属膜と、を備える。前記サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかる半導体装置の模式断面図である。
【図２】実施形態にかかる半導体装置の製造工程を説明するための図（その１）である。
【図３】実施形態にかかる半導体装置の製造工程を説明するための図（その２）である。
【図４】実施形態にかかる半導体装置の製造工程を説明するための図（その３）である。
【図５】実施形態にかかる半導体装置の製造工程を説明するための図（その４）である。
【図６】実施形態にかかる半導体装置の製造工程を説明するための図（その５）である。
【図７】実施形態にかかる半導体装置の製造工程を説明するための図（その６）である。
【図８】実施形態にかかる半導体装置の製造工程を説明するための図（その７）である。
【図９】実施形態にかかる半導体装置の製造工程を説明するための図（その８）である。
【図１０】実施形態と比較するための半導体装置の断面の参考図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付す。
【０００８】
ここでは、ＭＯＳＦＥＴを例に説明をするが、本発明は、このような半導体装置に限定されるものではなく、他の種類のトランジスタ等においても用いることができる。
【０００９】
実施形態の詳細を説明する前に、本発明者が本実施形態をなすに至った経緯について説明する。
【００１０】
ＭＯＳＦＥＴの微細化に伴って、ＭＯＳＦＥＴにおけるゲート電極とコンタクト・プラグとの間に、ショートが起きていた。本発明者の知見によれば、ＭＯＳＦＥＴの断面図である図１０に示されるように、ゲート電極４をその両側面から挟み込むように形成されているサイドウォールスペーサー７上に、粒子１５が存在し、その粒子１５が、シリサイドブリッジとなることにより、このシリサイドブリッジがパスとなって、ゲート電極４とコンタクト・プラグ１２とをショートさせることが判明している。
【００１１】
本発明者は、上記のシリサイドブリッジは、以下のようなメカニズムにより、生じるものと、独自に推測している。すなわち、ＭＯＳＦＥＴの製造工程において、ゲート電極（多結晶シリコン膜）４と、サイドウォールスペーサー（シリコン酸化膜）７とを形成した後、ゲート電極４の上面の上にニッケルシリサイド膜１４を形成するために、ゲート電極４上にニッケル膜を堆積し、次いで、シリコンとニッケルとを反応させるために熱処理（アニール）を行う。この熱処理により、ゲート電極４のエッジ部から、シリコン粒子１５が吸い出され、シリコン粒子１５が、サイドウォールスペーサー７上に析出する。そして、吸い出されたシリコン粒子１５が、熱処理により、サイドウォールスペーサー７上に残されたニッケル膜と反応し、ニッケルシリサイドを生成する。このように形成されたニッケルシリサイドが、サイドウォールスペーサー７上に生じるシリサイドブリッジであると、本発明者は推察している。
【００１２】
さらに、本発明者は、図１０に示されるように、ゲート電極４の上部の側面が露出しているため、ゲート電極４からシリコン粒子１５がサイドウォールスペーサー７上に吸い出されると考えている。そして、このゲート電極４の上部の側面は、以下のようにして、露出された状態のものとなる。すなわち、ゲート電極４の上面の上にニッケルシリサイド膜１４を形成する工程において、ニッケル膜を堆積する前に、ゲート電極４とシリコン基板２との表面に生成された自然酸化膜（シリコン酸化膜）を除去して、酸化していないシリコンの面を露出させる。その際に、ウエットエッチングを用いる。このウエットエッチングの際、サイドウォールスペーサー７も同時にエッチングされて後退し、このゲート電極４の上部の側面は、露出された状態のものとなるのである。
【００１３】
そこで、このような本発明者独自の推察に基づいて、本発明者は、ＭＯＳＦＥＴにおいて、ゲート電極４の両側面及びゲート絶縁膜３の両側面を覆う絶縁性の一対のサイドウォールスペーサー７を、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有するものとして成すことにより、上記のようなウエットエッチングを行っても、ゲート電極４の上部の側面は露出されることなく、よって、ゲート電極４からシリコン粒子１５がサイドウォールスペーサー７上に吸い出されることもなく、シリサイドブリッジングによりショートを生じることを防ぐことができることを見出したのである。
【００１４】
まず、本実施形態の半導体装置について、図１を用いて、説明する。この図１は、ＭＯＳＦＥＴを備える本実施形態の半導体装置の断面図である。
【００１５】
本実施形態の半導体装置は、例えば、図１に示されるように、ＳＴＩ（Shallow Trench Isolation）１が形成されたシリコン基板（半導体基板）２上に、ゲート絶縁膜（シリコン酸化膜）３が形成されており、さらに、ゲート絶縁膜３の上に、ゲート電極（多結晶シリコン膜）４が形成されている。さらに、ゲート電極４の上面には、ニッケルシリサイド膜（シリサイド金属膜）１４が形成されている。
【００１６】
また、ゲート絶縁膜３の両側面とゲート電極４の下部の両側面とは、絶縁性の一対のオフセットスペーサー（シリコン酸化膜）５で覆われている。さらに、オフセットスペーサー５で覆われた、ゲート絶縁膜３の両側面とゲート電極４の両側面とを覆うように、絶縁性の一対のサイドウォールスペーサー７が設けられている。この一対のサイドウォールスペーサー７は、少なくともゲート絶縁膜３の両側面全体と前記ゲート電極４の両側面全体とを覆うものとして構成されており、好ましくは、ゲート電極４の上面に形成されたニッケルシリサイド膜１４の両側面全体又は一部を覆うものとして構成する。さらに、一対のサイドウォールスペーサー７の上面がニッケルシリサイド膜１４の上面よりも高くなるように、一対のサイドウォールスペーサー７を設けても良い。
【００１７】
このサイドウォールスペーサー７は、それぞれ、上下に積み重ねられた下部サイドウォールスペーサー７ａと上部サイドウォールスペーサー７ｂとを備える。そして、下部サイドウォールスペーサー７ａは、ゲート絶縁膜３の両側面と前記ゲート電極４の下部の両側面とを、オフセットスペーサー５を介して、覆うものとして構成されている。詳細には、下部サイドウォールスペーサー７ａは、ゲート電極４側から外側に向かう順に、シリコン酸化膜７１ａとシリコン窒化膜７２ａとを有する膜として構成されている。言い換えると、シリコン酸化膜７１ａはゲート電極４側に位置し、シリコン窒化膜７２ａは前記ゲート電極４側とは反対側に位置する。ここでは、下部サイドウォールスペーサー７ａは上記のような二重膜であるが、下部サイドウォールスペーサー７ａは、二重膜に限られるものではない。また、上部サイドウォールスペーサー７ｂは、下部サイドウォールスペーサー７ａの上に、ゲート電極３の上部の両側面を覆うものとして構成されている。例えば、上部サイドウォールスペーサー７ｂは、シリコン酸化膜である。
【００１８】
そして、下部サイドウォールスペーサー７ａの下に存在するシリコン基板２中には、不純物（例えば、Ａｓ（ヒ素）及びＢ（ボロン））が注入されたＳ／Ｄエクステンション(低濃度不純物拡散領域)６が形成されている。下部サイドウォールスペーサー７ａは、Ｓ／Ｄエクステンション６が形成される領域に対応する厚みを持つものとして形成されている。また、上部サイドウォールスペーサー７ｂは、ゲート電極４の上部の両側面を覆っていれば良く、任意の厚さのものとすることができる。さらに、ゲート電極４の上面と、上部サイドウォールスペーサー７ｂの上面とは、同じ高さのものとしても、もしくは、上部サイドウォールスペーサー７ｂの上面が、ゲート電極４の上面よりも高いものとしても良い。
【００１９】
さらに、ＳＴＩ１が形成されていないシリコン基板２の表面であって、ゲート電極４と、下部サイドウォールスペーサー７ａと、に覆われていない領域には、不純物（例えば、Ｐ（リン）及びＢ（ボロン））が注入されたコンタクトジャンクション（高濃度不純物拡散領域）８が形成されており、その表面には、ニッケルシリサイド膜（不図示）が形成されている。
【００２０】
このように、本実施形態の半導体装置においては、ゲート電極４の両側面を覆う、サイドウォールスペーサー７を上下２段構成のものとして形成することにより、先に説明したようなウエットエッチングを行っても、ゲート電極４の上部の側面は露出されることなく、従って、ゲート電極４からシリコン粒子がサイドウォールスペーサー７上に吸い出されることもなく、シリサイドブリッジによるショートを防ぐことができる。
【００２１】
次に、本実施形態にかかる半導体装置の製造方法について、図２から図９を用いて説明する。なお、全図面にわたり共通する部分には、共通する符号を付す。
【００２２】
まず、図２（ａ）に示されるように、素子分離領域としてＳＴＩ１が形成されたシリコン基板（半導体基板）２の上に、例えばシリコン酸化膜からなる、ゲート絶縁膜３を形成する。さらに、ゲート絶縁膜３の上に、例えば多結晶シリコン膜からなる、ゲート電極４を形成する。
【００２３】
次に、図２（ｂ）に示されるように、ゲート絶縁膜３の両側面とゲート電極４の両側面とを覆うように、例えばシリコン酸化膜からなる、一対のオフセットスペーサー５を形成する。
【００２４】
続いて、図３（ａ）に示されるように、イオン注入技術を使用し、オフセットスペーサー５で挟まれたゲート電極４をマスクとして用いながら、シリコン基板２におけるＮ型ＭＯＳＦＥＴ領域となる領域には、例えば、Ａｓイオンを、シリコン基板２におけるＰ型ＭＯＳＦＥＴ領域となる領域には、例えば、ＢＦ２イオンを、それぞれ注入して、シリコン基板２の表面の所定の領域に、Ｓ／Ｄエクステンション（低濃度不純物拡散領域）６を形成する。
【００２５】
そして、図３（ｂ）に示されるように、ゲート電極４の上面と、ゲート絶縁膜３の両側面とゲート電極４の両側面とを覆うオフセットスペーサー５の側面と、シリコン基板２上に形成されたＳＴＩ１とＳ／Ｄエクステンション６とを覆うように、シリコン酸化膜７１ａを形成する。このシリコン酸化膜７１ａの一部は、下部サイドウォールスペーサー７ａの一部をなすものとなる。
【００２６】
続いて、図４（ａ）に示されるように、シリコン酸化膜７１ａの表面を覆うように、シリコン窒化膜７２ａを形成する。このシリコン窒化膜７２ａの一部も、下部サイドウォールスペーサー７ａの一部をなすものとなる。
【００２７】
次に、シリコン酸化膜７１ａとシリコン窒化膜７２ａとに対して、異方性エッチングを行う。このようにして、図４（ｂ）に示されるように、ゲート絶縁膜３の両側面とゲート電極４の下部の両側面とを覆う、シリコン酸化膜７１ａとシリコン窒化膜７２ａとを有する下部サイドウォールスペーサー７ａが形成される。この後に行う工程である、コンタクトジャンクション（高濃度不純物拡散領域）８を形成するためのシリコン基板２に対するイオン注入工程で、下部サイドウォールスペーサー７ａは、ゲート絶縁膜３とゲート電極４と一体のものとなって、シリコン基板２の表面の所定の領域を保護するマスクとして用いられることとなる。従って、シリコン基板２の表面のイオン注入される領域に応じて、下部サイドウォールスペーサー７ａの厚さ（図４（ｂ）における水平方向に沿った厚さ）が定められることとなる。
【００２８】
そして、図５（ａ）に示されるように、イオン注入技術を使用し、シリコン基板２におけるＮ型ＭＯＳＦＥＴ領域となる領域には、例えばＰイオンを、シリコン基板２におけるＰ型ＭＯＳＦＥＴ領域となる領域には、例えばＢイオンを、それぞれ注入する。続いて、ＲＴＰ（Rapid thermal process）技術でアニーリングすることで、コンタクトジャンクション８を形成する。
【００２９】
次に、図５（ｂ）に示すように、下部サイドウォールスペーサー７ａに覆われた各ゲート電極４の間を埋め込み、且つ、各ゲート電極４の表面とシリコン基板２の表面とを覆うように、レジスト膜１０を塗布する。
【００３０】
そして、図６（ａ）に示されるように、例えばＲＩＥ（Reactive Ion Etching）技術を使用し、ゲート電極４の上面及び上部の側面が露出し、さらに、下部サイドウォールスペーサー７ａの上面が露出するようになるまで、レジスト膜１０をエッチングする。
【００３１】
次に、図６（ｂ）に示されるように、レジスト膜１０を劣化させないように低温のＣＶＤ（Chemical Viper Deposition）成膜を用いて、レジスト膜１０の上面と、下部サイドウォールスペーサー７ａの上面と、ゲート電極４の上面及び上部側面と、を覆うように、シリコン酸化膜１１を堆積する。この際、低温のＣＶＤ成膜は、２００℃以下で行うことが好ましい。このシリコン酸化膜１１の一部は、上部サイドウォールスペーサー７ｂをなすものとなる。
【００３２】
続いて、図７（ａ）に示されるように、例えばＲＩＥ技術を用いて、シリコン酸化膜１１をエッチングする。このエッチングにより、下部サイドウォールスペーサー７ａの上に重なり、且つ、ゲート電極４の上部の両側面を覆う状態に、シリコン酸化膜１１を残存させる。このようにして、上部サイドウォールスペーサー７ｂが形成される。この上部サイドウォールスペーサー７ｂは、ゲート電極４の上部の両側面を覆っていれば良く、任意の厚さのものとすることができる。また、ゲート電極４の上面と、上部サイドウォールスペーサー７ｂの上面とは、同じ高さのものとしても、もしくは、上部サイドウォーススペーサー７ｂの上面が、ゲート電極４の上面よりも高いものとしても、良い。
【００３３】
そして、図７（ｂ）に示されるように、アッシング技術を用いて、レジスト膜１０を除去する。
【００３４】
次に、図８（ａ）に示されるように、ニッケル膜（金属膜）を堆積する工程の前処理として、ＤＨＦ（Diluted Hydrofluoric acid）処理を施す。このＤＨＦ処理は、シリコン基板２とゲート電極４との表面に存在するシリコン酸化膜を除去するためのものである。詳細には、以下のようにＤＨＦ処理を行う。ゲート電極４とシリコン基板２との表面に存在するシリコン酸化膜は、これまでに行った工程において、ゲート電極４とシリコン基板２との表面が酸化され、生成される。従って、この後に行われる工程において、詳細には、ニッケル膜を表面に堆積して、シリコンとニッケルとを反応させて、ニッケルシリサイド膜（シリサイド金属膜）を形成する工程において、このような反応を行うことができるように、ゲート電極４の表面及びシリコン基板２の表面の所定の領域に対して、ＤＨＦ処理することにより、酸化していないシリコンの面を露出させるのである。
【００３５】
続いて、図８（ｂ）に示されるように、ＤＣスパッタリング技術を用いてニッケル膜１３を堆積する。
【００３６】
次に、図９（ａ）に示されるように、ＲＴＰ技術を使用して、５００℃の窒素雰囲気中でアニールを施す。このようにすることにより、ゲート電極４の上面とシリコン基板２の表面の所定の領域とに位置する、露出されたシリコン面が、それぞれ、その上に堆積されたニッケル膜１３中のニッケルと熱反応を起こし、ニッケルシリサイド膜１４を形成する。
【００３７】
そして、図９（ｂ）に示されるように、ＳＰＭ（Sulfuric acid -hydrogen peroxide mixture）(硫化水素水と過酸化水素水の混合液)処理を施すことにより、シリコン基板２の表面と、ゲート電極４の上面及び側面と、の上に残存する、シリコンと反応することのなかった未反応のニッケル膜１３を除去する。このようにして、ゲート電極４の上面と、シリコン基板２の表面の所定の領域の上に、自己整合によるニッケルシリサイド膜１４が形成される。
【００３８】
このように、ゲート電極４の上部の側面は、上部サイドウォールスペーサー７ｂで覆われており、さらに、ゲート電極４の下部の側面は、下部サイドウォールスペーサー７ａで覆われているため、ニッケルシリサイド膜１４を形成するための熱処理を施しても、ゲート電極４からシリコン粒子１５が上部サイドウォールスペーサー７ｂの側面及び上面に、析出することはない。従って、先に説明したような、シリコン粒子１５の吸い出しが生じることがなくなり、よって、上部サイドウォールスペーサー７ｂ上に析出されたシリコン粒子１５と、積層されたニッケル膜１３と、が、反応して、上部サイドウォールスペーサー７ｂ上にシリサイドブリッジが生成されることもない。従って、ゲート電極４どうしが、又は、ゲート電極４とコンタクト・プラグとが、シリサイドブリッジを介してショートすることもない。
【００３９】
このように、本実施形態の半導体装置は、簡単な構成のものであるため、簡単な工程を追加するだけで容易に製造することができる。
【００４０】
また、ここでは、ニッケル膜を使用した自己整合によるシリサイド膜形成プロセスについて説明しているが、本発明は、ニッケル膜に限られることはなく、Ｎｉ、Ｔｉ、Ｃｏ、Ｔａ、Ｐｄ、Ｐｔ、Ｅｒ、Ｙ、Ｙｂを使用した、自己整合のシリサイド膜形成プロセスにおいても、適用することができる。
【００４１】
なお、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００４２】
１ ＳＴＩ
２ シリコン基板（半導体基板）
３ ゲート絶縁膜
４ ゲート電極
５ オフセットスペーサー
６ Ｓ／Ｄエクステンション（低濃度不純物拡散領域）
７ サイドウォールスペーサー
７ａ 下部サイドウォールスペーサー
７ｂ 上部サイドウォールスペーサー
７１ａ 下部サイドウォールスペーサー用シリコン酸化膜
７２ａ 下部サイドウォールスペーサー用シリコン窒化膜
８ コンタクトジャンクション（高濃度不純物拡散領域）
１０ レジスト膜
１１ シリコン酸化膜
１２ コンタクト・プラグ
１３ ニッケル膜(金属膜)
１４ ニッケルシリサイド膜（シリサイド金属膜）
１５ シリコン粒子
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、
前記ゲート電極の上面に形成されたシリサイド金属膜と、を備え、
前記サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する、
ことを特徴とする半導体装置。
【請求項２】
前記一対のサイドウォールスペーサーは、前記ゲート絶縁膜の両側面全体と前記ゲート電極の両側面全体とを覆うものとして構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部サイドウォールスペーサーは、前記ゲート絶縁膜の両側面と前記ゲート電極の下部の両側面とを覆うものとして構成され、前記上部サイドウォールスペーサーは、前記ゲート電極の上部の両側面を覆うものとして構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部サイドウォールスペーサーは、少なくともシリコン酸化膜を有することを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記下部サイドウォールスペーサーは、前記ゲート電極側に位置するシリコン酸化膜と、前記ゲート電極側とは反対側に位置するシリコン窒化膜と、を有する膜として構成されていることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に、ゲート電極を形成し、
前記ゲート絶縁膜の両側面と前記ゲート電極の下部の両側面とを覆うように、一対の下部サイドウォールスペーサーを形成し、
前記一対の下部サイドウォールスペーサーで挟まれた前記ゲート電極をマスクとして用いて、前記半導体基板に不純物を打ち込み、一対の不純物拡散領域を形成し、
前記一対の下部サイドウォールスペーサーの上に、前記ゲート電極の上部の両側面を覆う上部サイドウォールスペーサーを積み重ね、
前記ゲート電極上に金属膜を堆積し、熱処理して、前記ゲート電極上に、金属シリサイド膜を形成する、
ことを備える半導体装置の製造方法。
【請求項７】
２００度以下のＣＶＤ法によってシリコン酸化膜を前記上部サイドウォールスペーサーとして積み重ねることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、
前記ゲート電極の上面に形成されたシリサイド金属膜と、を備え、
前記サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する、
ことを特徴とする半導体装置。
【請求項２】
前記一対のサイドウォールスペーサーは、前記ゲート絶縁膜の両側面全体と前記ゲート電極の両側面全体とを覆うものとして構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部サイドウォールスペーサーは、前記ゲート絶縁膜の両側面と前記ゲート電極の下部の両側面とを覆うものとして構成され、前記上部サイドウォールスペーサーは、前記ゲート電極の上部の両側面を覆うものとして構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部サイドウォールスペーサーは、少なくともシリコン酸化膜を有することを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記下部サイドウォールスペーサーは、前記ゲート電極側に位置するシリコン酸化膜と、前記ゲート電極側とは反対側に位置するシリコン窒化膜と、を有する膜として構成されていることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に、ゲート電極を形成し、
前記ゲート絶縁膜の両側面と前記ゲート電極の下部の両側面とを覆うように、一対の下部サイドウォールスペーサーを形成し、
前記一対の下部サイドウォールスペーサーで挟まれた前記ゲート電極をマスクとして用いて、前記半導体基板に不純物を打ち込み、一対の不純物拡散領域を形成し、
前記一対の下部サイドウォールスペーサーの上に、前記ゲート電極の上部の両側面を覆う上部サイドウォールスペーサーを積み重ね、
前記ゲート電極上に金属膜を堆積し、熱処理して、前記ゲート電極上に、金属シリサイド膜を形成する、
ことを備える半導体装置の製造方法。
【請求項７】
２００度以下のＣＶＤ法によってシリコン酸化膜を前記上部サイドウォールスペーサーとして積み重ねることを特徴とする請求項６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−４１７２（Ｐ２０１２−４１７２Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３５１７７（Ｐ２０１０−１３５１７７）
【出願日】平成２２年６月１４日（２０１０．６．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１４日（２０１０．６．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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