半導体記憶装置および半導体記憶装置の製造方法
【課題】隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置のような半導体記憶装置は、近年ますます微細化が要求されている。メモリセル幅が縮小化するとメモリセルゲート電極間の間隔も縮小化し、メモリセルゲート電極同士の干渉が無視できなくなる。この隣接干渉効果は、データの書き込まれたメモリセルトランジスタの閾値電圧が、その後隣接メモリセルトランジスタにデータが書込まれることでシフトする現象を示している。この隣接干渉効果が存在するとメモリセルトランジスタの閾値分布は拡大し、データを誤って読み出してしまう場合がある。
【０００３】
隣接するメモリセルゲート電極の間隔が縮小化することでメモリセルゲート電極間の結合容量が大きくなると隣接干渉効果が増大する。したがって、隣接するメモリセルゲート電極間の結合容量を小さくするため、メモリセルゲート電極間に空隙を形成することが考えられる。
【０００４】
しかしながら、隣接するメモリセルゲート電極間に空隙を形成するときには、空隙は選択ゲート電極とコンタクトとの間にも形成される。この場合、コンタクトホールが選択ゲート電極の近傍に形成された空隙と連通すると、コンタクト材が空隙に入り込み、隣接するコンタクト同士の短絡に繋がってしまう。これは、メモリの歩留まりの低下の原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７７８９７号公報
【特許文献２】特開２００９−２３１３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制しながら、コンタクト同士の短絡を抑制する半導体記憶装置および半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る半導体記憶装置は、複数の素子領域が互いに第１方向に離間し当該第１方向に交差する第２方向に沿って形成された半導体基板と、前記半導体基板の素子領域上にゲート絶縁膜を介して前記第２方向に並設された複数の選択ゲート電極と、前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第２方向に互いに第１間隔を存して並設された複数のメモリセルゲート電極と、前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が前記第１間隔より広い層間絶縁膜と、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備える。
【０００８】
一実施形態に係る半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極膜を順次形成し、前記第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第１間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、前記層間絶縁膜の上面を前記選択ゲート電極の第２ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成する。
【図面の簡単な説明】
【０００９】
【図１】一実施形態について半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【図１４】製造工程の一段階における模式的な縦断面図（その１１）
【発明を実施するための形態】
【００１０】
以下、半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の一実施形態について図１ないし図１４を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１３】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２のＣＢａ、ＣＢｂに対応）が接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板としてのシリコン基板１には、ＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、複数の素子領域ＳａがＸ方向に分離して形成されている。
【００１５】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧ（図３参照）が形成されている。
【００１６】
図１に示すように、Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の端部メモリセルのＹ方向両外側に隣接してそれぞれ設けられる。
【００１７】
選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤ（図２および図３参照）は選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、メモリセルトランジスタＴｒｓ１の選択ゲート電極ＳＧＤが構成されている。
【００１８】
また、図１に示すように、選択ゲートトランジスタＴｒｓ２はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極（図２および図３には図示せず）は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にも選択ゲート電極（図示せず）が構成されている。
【００１９】
図１に示すように、Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクト領域Ｃ（図１〜図３参照）が設けられている。このビット線コンタクト領域Ｃにはビット線コンタクトＣＢａ、ＣＢｂが（複数）形成されている。
【００２０】
複数のビット線コンタクトＣＢａ、ＣＢｂは複数の素子領域Ｓａ上にそれぞれ形成されている。ビット線コンタクトＣＢは隣接する選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間の素子領域Ｓａ上に１つずつ形成されている。
【００２１】
図２に示すように、Ｘ方向の奇数本目の第１素子領域Ｓａ１（Ｓａ）上に形成されたビット線コンタクトＣＢａは、そのＹ方向位置がブロックＢｋのセルユニットＳＵの選択ゲート線ＳＧＬ１（選択ゲート電極ＳＧＤ）側に近接して配置されている。また、Ｘ方向の偶数本目の第２素子領域Ｓａ２（Ｓａ）上の形成されたビット線コンタクトＣＢｂは、そのＹ方向位置がブロックＢｋ＋１のセルユニットＳＵの選択ゲート線ＳＧＬ１（選択ゲート電極ＳＧＤ）側に近接して配置されている。
【００２２】
したがって、ビット線コンタクトＣＢａ、ＣＢｂは、隣接する２本の素子領域Ｓａ上においてＹ方向に位置ずれして配置されており、これにより所謂千鳥配置の態様とされている。これにより、ビット線コンタクトＣＢａ−ＣＢｂ間の間隔の長距離化が図られている。図示しないが、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間の素子領域Ｓａ上にはソース線コンタクトがそれぞれ形成されている。
【００２３】
図３は、図２のＡ−Ａ線に沿う断面構造を模式的に示している。図３には、一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、当該選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢｂのＹ方向周辺断面構造を模式的に示している。なお、ビット線コンタクトＣＢａのＹ方向周辺断面構造もほぼ同様の構造となっている。
【００２４】
この図３に示すように、半導体基板（例えばｐ型のシリコン基板）２上にはゲート絶縁膜３が形成されている。ゲート絶縁膜３は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域における半導体基板２の上面上に形成されている。なお、このゲート絶縁膜３はビット線コンタクトＣＢａ，ＣＢｂの脇周辺の中央領域Ｃ１では半導体基板２上に形成されていない。
【００２５】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成されたメモリセルゲート電極ＭＧとソース／ドレイン領域２ａとを含む。
メモリセルゲート電極ＭＧは、ゲート絶縁膜３上に、不純物がドープされたポリシリコン層（第１ゲート電極膜）４を用いた浮遊ゲート電極ＦＧ、ゲート間絶縁膜５、制御ゲート電極ＣＧが順に積層されている。
【００２６】
ソース／ドレイン領域２ａは積層ゲート電極ＭＧの脇のシリコン基板２の表層に形成されている。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。
【００２７】
このゲート間絶縁膜５としては、例えば酸化膜／窒化膜／酸化膜の積層構造膜（所謂ＯＮＯ膜）を用いることができるが、当該膜の成膜前後に窒化膜を成膜した所謂ＮＯＮＯＮ膜を用いても良い。
【００２８】
制御ゲート電極ＣＧは、不純物がドープされたポリシリコン層（以下、シリコン層：第２ゲート電極膜）６と、このポリシリコン層６上に形成されたシリサイド層７とを含む。シリサイド層７はポリシリコン層６の上部を低抵抗化金属によりシリサイド化して形成できる。ここで低抵抗化金属は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などの遷移金属を適用できる。
【００２９】
図３に示すように、メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。メモリセルトランジスタＴｒｍに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。
【００３０】
この選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤは、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとほぼ同様の構造であり、ポリシリコン層４、ゲート間絶縁膜５、ポリシリコン層６、シリサイド層７が積層されているが、ゲート間絶縁膜５のほぼ中央に位置して貫通孔が形成されている。ポリシリコン層４および６間を構造的に接触させることでゲート間絶縁膜５としての構成を無効化している。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ２の選択ゲート電極も選択ゲート電極ＳＧＤと同様の構造となっている。
【００３１】
さて、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤとはＹ方向に並設されている。
メモリセルゲート電極ＭＧ−ＭＧ間には、当該メモリセルゲート電極ＭＧの側壁に沿って酸化膜８が形成されている。この酸化膜８は、その上端が例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４の側壁に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上に沿って形成されている。
【００３２】
ゲート電極ＭＧ−ＳＧＤ間にもまた、酸化膜８が当該ゲート電極ＭＧおよびＳＧＤの側壁に沿って形成されている。この酸化膜８は、その上端が例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４の側壁に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上に沿って形成されている。
【００３３】
選択ゲート電極ＳＧＤ−ＳＧＤ間のビット線コンタクト領域Ｃ内においては、酸化膜８は、選択ゲート電極ＳＧＤの側壁に沿って形成されると共にビット線コンタクト領域ＣのＹ方向中央領域Ｃ１側に向けて形成されている。すなわち、この酸化膜８は、ビット線コンタクト領域ＣのＹ方向中央領域Ｃ１（図３参照）を除いてゲート絶縁膜３（または半導体基板２）の上面上に沿って形成されている。これらの酸化膜８は、選択ゲート電極ＳＧＤ、メモリセルゲート電極ＭＧの側壁を保護する保護膜として形成される。
【００３４】
ビット線コンタクト領域Ｃの中央領域Ｃ１には、半導体基板２の上面上に沿って酸化膜９が形成されている。なお図３において、この中央領域Ｃ１の酸化膜９は、そのＹ方向端部において半導体基板２の上面より上方に向かうと共に、ビット線コンタクト領域ＣのＹ方向両脇の選択ゲート電極ＳＧＤ側に向けて傾斜（または湾曲）して形成されているがこの延設部は除去されていても良い。
【００３５】
この酸化膜９の上面上にはコンタクトストッパ膜として窒化膜１０が形成されている。この窒化膜１０は半導体基板２の上面に沿って酸化膜９の上面上に形成されている。なお図３において、この中央領域Ｃ１の窒化膜１０も同様に半導体基板２の上面より上方に向かうと共に、ビット線コンタクト領域ＣのＹ方向両脇の選択ゲート電極ＳＧＤ側に向けて傾斜（または湾曲）して形成されているがこの延設部は除去されていても良い。
【００３６】
この窒化膜１０の上面上にはＮＳＧ膜１１が層間絶縁膜として形成されている。このＮＳＧ(Non-doped Silicate Glass)膜１１は、ビット線コンタクト領域Ｃ内の中央領域Ｃ１のＹ方向ほぼ全領域に渡り形成されている。ＮＳＧ膜１１は、その上面が選択ゲート電極ＳＧＤのゲート間絶縁膜５の上面より上方で且つシリサイド層７の上面より下方に位置して形成され、その上面はシリサイド層７の中腹より下方に位置して形成されている。なお図３において、酸化膜９および窒化膜１０は共に、Ｙ方向両端に位置して上側方に延伸する延設部を備えるため、ＮＳＧ膜１１は当該延設部の領域Ｃの内側に埋込まれた図を示している。
【００３７】
このＮＳＧ膜１１は、半導体基板２の上面から上方に向けて横断面積が拡大するように形成されている。ＮＳＧ膜１１は、そのＹ方向両側面が半導体基板２の上面から上方に向けてビット線コンタクト領域Ｃの両脇の選択ゲート電極ＳＧＤ、ＳＧＤ側にそれぞれ向かう傾斜面（または中央領域Ｃ１側の上側方に凸湾曲面）を備えた逆テーパ面に形成される。
【００３８】
このとき、メモリセルゲート電極ＭＧ−ＭＧの側壁間の間隔をＤ１とすると、ＮＳＧ膜１１の側面（特に上側端部）と選択ゲート電極ＳＧＤの側面との間隔Ｄ２は間隔Ｄ１よりも広く形成されている。
【００３９】
酸化膜１２が、選択ゲート電極ＳＧＤおよびメモリセルゲート電極ＭＧ上に渡って形成されている。この酸化膜１２は、ゲート電極ＭＧおよびＳＧＤの各シリサイド層７の上面に沿って形成されると共に、当該シリサイド層７の上側壁面（上側面）にも形成される。したがって、この酸化膜１２は、各ゲート電極ＭＧおよびＳＧＤの酸化膜８の上端（シリサイド層７の中央より下方位置）より上方のシリサイド層７の露出領域を被覆するように形成される。
【００４０】
メモリセルゲート電極ＭＧ−ＭＧ間において、酸化膜１２はメモリセルゲート電極ＭＧのシリサイド層７の上側壁面（上側面）に沿って形成されており、メモリセルゲート電極ＭＧ−ＭＧ間には空隙（エアギャップ）ＡＧが設けられる。この空隙ＡＧはメモリセルゲート電極ＭＧ−ＭＧ間の結合容量を低減するために設けられる。
【００４１】
ゲート電極ＭＧ−ＳＧＤ間において、酸化膜１２は各ゲート電極ＭＧおよびＳＧＤのシリサイド層７の上側壁面（上側面）に沿って形成されると共に酸化膜８を被覆するように当該酸化膜８の側面上に沿って形成されている。
【００４２】
選択ゲート電極ＳＧＤとＮＳＧ膜１１との間においては、酸化膜１２は選択ゲート電極ＳＧＤの上側壁面（上側面）、酸化膜８の側面上、ＮＳＧ膜１１の側面（特に上側面）に沿って形成されている。これにより、選択ゲート電極ＳＧＤとＮＳＧ膜１１との間の酸化膜１２には窪部Ｒが形成されている。この窪部Ｒは選択ゲート電極ＳＧＤの上部脇に離間して設けられる。また、ボイド（空隙）Ｖが選択ゲート電極ＳＧＤの下側脇に離間して形成されており当該ボイドＶは酸化膜１２にその上部が覆われている。
【００４３】
酸化膜（埋込膜）１３は酸化膜１２上に渡って形成されている。この酸化膜１３は、ゲート電極ＭＧ−ＳＧＤ間において酸化膜１２の内側に埋込まれている。ゲート電極ＭＧ−ＳＧＤ間において、酸化膜８、１２、１３はゲート電極間絶縁膜として機能する。また、選択ゲート電極ＳＧＤおよびＮＳＧ膜１１間においては、酸化膜１２の窪部Ｒに埋込まれている。
【００４４】
窒化膜１４が酸化膜１３上に形成されている。この窒化膜１４はビット線コンタクトＣＢ（ＣＢａ、ＣＢｂ）を形成する際に行われる異方性エッチング（ＲＩＥ法）のストッパ膜、および、後工程の膜製膜時の不要物（例えば炭素、水素）をバリアするバリア絶縁膜として機能する。酸化膜１５が窒化膜１４上に形成されている。この酸化膜１５は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたシリコン酸化膜によって形成される。
【００４５】
ビット線コンタクト領域Ｃの中央領域Ｃ１には半導体基板２の表層に高濃度の不純物拡散領域２ｂが形成されている。ビット線コンタクトＣＢａ、ＣＢｂが、この不純物拡散領域２ｂ上に接触するように、酸化膜１５、窒化膜１４、酸化膜１３、１２、ＮＳＧ膜１１、窒化膜１０、酸化膜９を貫通して形成されている。これらのビット線コンタクトＣＢａ、ＣＢｂは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。
【００４６】
図３に示す断面では、ビット線コンタクトＣＢｂを示しているが、このビット線コンタクトＣＢｂは、図３の左側の選択ゲート電極ＳＧＤ側に近接して形成されており、酸化膜１２の窪部Ｒから中央領域Ｃ１側に位置している。図３には図示せず図２に示しているが、ビット線コンタクトＣＢａは、図３の右側の選択ゲート電極ＳＧＤ側に近接して形成されており、これもまた酸化膜１２の窪部Ｒから中央領域Ｃ１側に位置している。
【００４７】
なお、ビット線コンタクト領域Ｃ内の特に素子領域Ｓａ上においては、各絶縁膜（８、９、１０、１１、１２）は、図３の掲載面の垂直方向（図２のＸ方向）に沿ってそのＹ方向断面がほぼ同一構造をなしている。したがって、図２に示すように、酸化膜１２の窪部ＲはＸ方向に沿って連続形成されることになり、この窪部Ｒは酸化膜１３によってほぼ埋込まれている。
【００４８】
本実施形態では、酸化膜１２の窪部Ｒが酸化膜１３によってほぼ埋め込まれるため、窪部Ｒに空隙を生じる虞を極力抑制でき、ビット線コンタクトＣＢａ、ＣＢｂを構成するコンタクト材料が当該空隙に形成されることが抑制され、複数のビット線コンタクトＣＢｂ間、複数のビット線コンタクトＣＢａ間で短絡する可能性は低い。また、コンタクト材が窪部Ｒに形成される事が抑制されれば、選択ゲート電極ＳＧＤとビット線コンタクトＣＢａ、ＣＢｂとの間の耐圧を向上できる。
【００４９】
酸化膜８が、メモリセルゲート電極ＭＧおよび選択ゲート電極ＳＧＤのそれぞれの側壁に沿って形成されているため、当該ゲート電極ＭＧおよびＳＧＤの側壁面を保護できる。酸化膜１３はゲート電極ＳＧＤ−ＭＧの側面間においては、空隙が形成されていても空隙が形成されていなくても良い。
【００５０】
上記構成の製造方法の一例について図４以降の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。
【００５１】
なお、図３に示したように、Ｙ方向断面構造はビット線コンタクト領域Ｃを中心としてほぼ線対称構造となっているため、図４以降の図面（図４〜図１３）ではＹ方向一方のセルユニットＳＵ側の一部断面構造を示し、他方のセルユニットＳＵ側の断面構造について省略している。
【００５２】
図４に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２にｐ型のシリコン基板を用いているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極ＦＧ用の材料となるポリシリコン層４（第１ゲート電極膜）について減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）が用いられる。
【００５３】
その後、図示しないが、ポリシリコン層４および半導体基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４の掲載面に対して垂直方向（Ｘ方向）に分断し、当該分断領域内に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａを複数に分断し素子分離領域Ｓｂを形成する。
【００５４】
次に、ポリシリコン層４上にＬＰ−ＣＶＤ法によりＯＮＯ膜などを形成することでゲート間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）を含む膜を中間の窒化膜の代わりに形成しても良い。次に、ゲート間絶縁膜５上にＣＶＤ法によりポリシリコン層６を第２ゲート電極膜として形成する。次に、ポリシリコン層６上にＣＶＤ法により窒化膜１６をキャップ膜として形成する。
【００５５】
次に、この窒化膜１６上にドライエッチング加工のハードマスクとなる酸化膜（図示せず）を成膜した後、フォトレジスト（図示せず）を塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとして窒化膜１６を異方性エッチング（例えばＲＩＥ）する。
【００５６】
次いで、ポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４を異方性エッチングすることで、ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）を分断処理する。なお、この製造段階においてゲート絶縁膜３を同時に除去処理しても良い。すると、図４に示すように、隣接するゲート電極ＭＧ−ＭＧの積層ゲート電極間の間隔がほぼＤ１に形成され、隣接する選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の間隔がほぼＤ３（＞Ｄ２＞Ｄ１）に形成される。また、隣接するゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の間隔がＤ４（Ｄ１≦Ｄ４）に形成される。
【００５７】
次に、ＡＬＤ（Atomic Layer Deposition）法により酸化膜８を形成する。この酸化膜８は、ゲート絶縁膜３（または半導体基板２）の上面上、ポリシリコン層４の側面上、ゲート間絶縁膜５の側面上、ポリシリコン層６の側面上、窒化膜１６の上面上および側面上に沿って形成される。
【００５８】
次に、各ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）をマスクとして半導体基板２の表層に既存のイオン注入法により不純物（ｎ型の場合例えばリン）を自己整合的にイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース／ドレイン領域２ａとして形成する。これにより、図４に示すような構造が得られる。
【００５９】
なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。
【００６０】
次に、図５に示すように、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、ゲート電極ＭＧ−ＭＧの積層ゲート電極間内にＡＬＤ法により窒化膜１７を犠牲膜として形成する。前述の酸化膜８および窒化膜１７はＡＬＤ法により形成することが好適であるが、ＬＰ−ＣＶＤ法またはプラズマＣＶＤ法によって形成しても良い。
【００６１】
次に、図６に示すように、窒化膜１７を酸化膜８の上面（もしくは窒化膜１６の上面）が露出するまでＲＩＥ法により異方性エッチングし、ビット線コンタクト領域Ｃの中央領域Ｃ１に凹部を形成し半導体基板２の表面を露出させる。
【００６２】
このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の間隔Ｄ３が、ゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の間隔Ｄ４や、ゲート電極ＭＧ−ＭＧの積層ゲート電極間の間隔Ｄ１よりも広く形成されているため、窒化膜１７および酸化膜８は、その積層構造が各ゲート電極ＳＧＤ，ＳＧＤの積層ゲート電極の中央領域Ｃ１側の側壁に沿って残留する。窒化膜１７の側面は、中央領域Ｃ１から両脇のゲート電極ＳＧＤ、ＳＧＤの積層ゲート電極側に傾斜した傾斜面（または中央領域Ｃ１側の上側方に湾曲した凸湾曲面）に形成されることになる。
【００６３】
次に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の窒化膜１７の内側に不純物（ｎ型の場合、例えばリン）を高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる不純物拡散領域２ｂを形成する。
【００６４】
次に、図７に示すように、窒化膜１７の側面上（湾曲面上）および上面上、酸化膜８の上面上（前記工程で窒化膜１６の上面が露出する場合は窒化膜１６の上面上）、半導体基板２の上面上に沿ってＣＶＤ法により酸化膜９をライナー膜として形成する。次に、酸化膜９上にＣＶＤ法により窒化膜１０をコンタクトストッパ膜として形成する。その後、窒化膜１０の上にＮＳＧ膜１１を層間絶縁膜として成膜する。
【００６５】
なお、層間絶縁膜は、犠牲膜となる窒化膜１７（窒化膜１０）との間で高選択でウェットエッチング可能な材質膜で形成することが望ましく、ＮＳＧ膜１１などの酸化膜により形成すると良い。次に、ＣＭＰ処理を行いＮＳＧ膜１１の上面を平坦化する。このとき、窒化膜１０がＣＭＰ処理のストッパとしての役割を果たすことになる。
【００６６】
次に、図８に示すように、ＲＩＥ法により窒化膜１６をエッチバックし、窒化膜１６をポリシリコン層６上から除去しポリシリコン層６の上面上を露出させる。このとき同時に窒化膜１７、１０、酸化膜９の上部も除去される。また、ＲＩＥ法によりエッチバックすることでＮＳＧ膜１１の上面位置をポリシリコン層６の中腹より下方で且つゲート間絶縁膜５の上方位置まで後退させる。
【００６７】
すると、ＮＳＧ膜１１の側面（上側端部）と選択ゲート電極ＳＧＤの積層ゲート電極との間の間隔が間隔Ｄ２に拡大する。ここで、間隔Ｄ２がメモリセルゲート電極ＭＧ−ＭＧ間の間隔Ｄ１よりも広くなる。この時点において、ＮＳＧ膜１１は、その上面がその脇の選択ゲート電極ＳＧＤの積層ゲート電極（ポリシリコン層６）の上面より高さＨ１だけ下方に位置して形成される。
【００６８】
次に、図９に示すように、窒化膜１７、１０を酸化膜に対して高選択性のある条件でウェットエッチングする。すると、メモリセルゲート電極ＭＧ−ＭＧの積層ゲート電極間、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の窒化膜１７をほぼ全て除去できる。また、ウェット処理するため、ＮＳＧ膜１１の側面に付着した窒化膜１０も同時に除去される。
【００６９】
次に、図１０に示すように、前記した遷移金属をスパッタによりポリシリコン層６の上面および上側面に沿って形成し、ＲＴＡ（Rapid Thermal Anneal）の熱処理を行うことでポリシリコン層６の上部または全てをシリサイド化しシリサイド層７を形成する。この後、未反応のまま残留した金属を硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ技術を用いて熱処理を行うことでシリサイド層７の安定化を行う。
【００７０】
次に、図１１に示すように、プラズマＣＶＤ法により比較的埋込性の悪い条件を用いてメモリセルゲート電極ＭＧ−ＭＧ間に空隙ＡＧを設けるようにエアギャップ形成膜として酸化膜１２を形成する。この酸化膜１２は、メモリセルゲート電極ＭＧ−ＭＧ間の空隙ＡＧの上部を被覆するように、各ゲート電極ＭＧおよびＳＧＤの上面上に沿って形成される。
【００７１】
また、同時に、ゲート電極ＭＧ−ＳＧＤ間においては、各ゲート電極ＭＧ、ＳＧＤの上側面（上側壁面）、酸化膜８の側面に沿って酸化膜１２を形成することで、ゲート電極ＭＧ−ＳＧＤ間の間隔Ｄ４を間隔Ｄ５（＜Ｄ４）に縮小させる。
【００７２】
また、同時に、ゲート電極ＳＧＤ−ＳＧＤ間においては、各ゲート電極ＳＧＤの上側面（上側壁面）、酸化膜８の中央領域Ｃ１側の内側面、酸化膜９の外側面および上面、窒化膜１０の上面、ＮＳＧ膜１１の外側面、ＮＳＧ膜１１の上面に沿って酸化膜１２を形成することで、ゲート電極ＳＧＤとＮＳＧ膜１１の側面（上側端部）との間の開口部を間隔Ｄ６（＜間隔Ｄ２）に縮小させる。これにより、酸化膜１２には、選択ゲート電極ＳＧＤの上側脇に窪部Ｒが形成される。
【００７３】
次に、図１２に示すように、酸化膜１２の上にリフィル（補充）膜として酸化膜１３を再度形成する。この酸化膜１３はＡＬＤ法もしくは室温から数百度程度の温度条件を用いたＬＰ−ＣＶＤ法によって形成する。すると、酸化膜１３の成膜条件は前述の酸化膜１２の成膜条件より埋込性がよい条件となる。
【００７４】
このとき、選択ゲート電極ＳＧＤ−ＭＧ間においては、酸化膜１３が酸化膜１２の内側の間隔Ｄ５内に埋込まれる。図示の例では、酸化膜１３が酸化膜１２の内側に完全に埋め込まれた例を示しているが、その内側に空隙が生じていても良い。
【００７５】
また、選択ゲート電極ＳＧＤ−ＳＧＤ間においては、酸化膜１３が選択ゲート電極ＳＧＤとＮＳＧ膜１１の側面（上側壁部）との間の間隔Ｄ６内に入り込み、酸化膜１２の窪部Ｒ内に埋め込まれる。図示の例では、酸化膜１３が選択ゲート電極ＳＧＤの下部脇まで届かずボイドＶが選択ゲート電極ＳＧＤの下部脇に生じると共に、酸化膜１３が窪部Ｒに完全に埋め込まれた例を示しているが、後のコンタクト形成に影響を生じない程度であればこれらの位置に小さな空隙を生じていても良い。
【００７６】
次に、図１３に示すように、酸化膜１３の上にＣＭＰストッパ膜としてＬＰ−ＣＶＤ法により窒化膜１４を形成する。次に、窒化膜１４の上にＬＰ−ＣＶＤ法により酸化膜１５を上層絶縁膜として形成する。窒化膜１４の上面をストッパとしてＣＭＰ法により酸化膜１５を平坦化した後（酸化膜１５ａ参照）、再度酸化膜１５を上層絶縁膜として積層する。なお、窒化膜１４をストッパとして適用せずその上方で平坦化処理をストップしても良い。
【００７７】
次に、図１４に示すように、レジスト（図示せず）を塗布し、通常のリソグラフィ技術により、ビット線コンタクト領域Ｃにコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして異方性エッチング（ＲＩＥ）により半導体基板２の上面まで貫通するコンタクトホールを形成する。このとき、図２に示すように、ビット線コンタクト領域Ｃ内のビット線コンタクトＣＢａ，ＣＢｂ用の全てのコンタクトホールを複数の素子領域Ｓａに達するように同時に形成する。
【００７８】
そして次に、図３に示すように、コンタクトホール内にバリアメタル（図示せず）を形成し、その内側にビット線コンタクトＣＢａ、ＣＢｂのコンタクト材（タングステン）をＣＶＤ法により埋込む。このとき、図２に示すように、ビット線コンタクトＣＢａ、ＣＢｂの全てのコンタクトを同時に埋込む。
【００７９】
このとき、ビット線コンタクトＣＢａ、ＣＢｂの形成材料を埋込む前に予め窪部Ｒに酸化膜１３を埋め込んでいるため、Ｘ方向に隣接するビット線コンタクトＣＢａ−ＣＢａ間、ＣＢｂ−ＣＢｂ間は電気的に短絡しにくい。
【００８０】
その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多層配線構造を構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００８１】
本実施形態によれば、酸化膜１３が酸化膜１２の窪部Ｒを埋込んでいるため、空隙がビット線コンタクトＣＢａ、ＣＢｂと選択ゲート電極ＳＧＤとの間に生じる虞を極力抑制できる。したがって、当該空隙にビット線コンタクトＣＢａ、ＣＢｂの形成材料が埋め込まれることがほとんどなくなり、ビット線コンタクトＣＢａ−ＣＢａ間、ＣＢｂ−ＣＢｂ間の短絡不具合を抑制できる。これによりメモリの歩留まりを信頼性を向上できる。
【００８２】
酸化膜８が、メモリセルゲート電極ＭＧおよび選択ゲート電極ＳＧＤのそれぞれの側壁に沿って形成されているため、ゲート電極ＭＧおよびＳＧＤを保護できる。
酸化膜８が選択ゲート電極ＳＧＤの積層ゲート電極の側壁に沿って形成され、ゲート電極ＳＧＤとＮＳＧ膜１１との間の開口幅（≒間隔Ｄ６）が狭くなったとしても、酸化膜１２および１３がこの間隔に埋込まれるため、窪部Ｒに空隙が生じる虞が極力抑制され、ビット線コンタクトＣＢａ−ＣＢａ間、ＣＢｂ−ＣＢｂ間の短絡不具合を抑制できる。
【００８３】
ゲート電極ＭＧ−ＳＧＤ間の酸化膜１３には空隙が形成されていても良いし、空隙が形成されていなくても良い。
第１素子領域Ｓａ１に形成されたビット線コンタクトＣＢａは、（一方の）ブロックＢｋのセルユニットＵＣの選択ゲート電極ＳＧＤ側に近接して配置されており、第２素子領域Ｓａ２に形成されたビット線コンタクトＣＢｂは、（他方の）ブロックＢｋ＋１のセルユニットＵＣの選択ゲート電極ＳＧＤ側に近接して配置されているため、ビット線コンタクトＣＢａ−ＣＢｂ間の長距離化を図ることができ結合容量を抑制できる。また、ビット線コンタクトＣＢａまたはＣＢｂと選択ゲート電極ＳＧＤとの間の間隔が近接するため、前述したコンタクト短絡不具合の抑制効果が大きくなる。
【００８４】
酸化膜１３を形成するときには、酸化膜１２の成膜条件よりも埋込性の良い成膜条件を用いて形成しているため、窪部Ｒを埋込むことができる。特に、酸化膜１３をＡＬＤ法、または、ＬＰ−ＣＶＤ法により形成すると良い。
【００８５】
プラズマＣＶＤ法により酸化膜１２を形成しているため、メモリセルゲート電極ＭＧ−ＭＧ間に空隙ＡＧを形成できる。
本実施形態では、層間絶縁膜としてＮＳＧ膜１１を適用すると共に、当該ＮＳＧ膜１１および選択ゲート電極ＳＧＤの積層ゲート電極間の犠牲膜として窒化膜１７を適用している。ＮＳＧ膜１１には不純物が添加されていないため犠牲膜となる窒化膜１７とＮＳＧ膜１１とで選択比を高くしやすい。この場合、窒化膜１７を容易に選択ウェットエッチングできる。
【００８６】
（その他の実施形態）
ビット線コンタクトＣＢａ、ＣＢｂが何れかの選択ゲート電極ＳＧＤ，ＳＧＤに近接配置されると共に、ビット線コンタクト領域Ｃに千鳥配置された形態を示したが、選択ゲート電極ＳＧＤ−ＳＧＤ間の中央に位置して各素子領域Ｓａに一箇所ずつ構成された態様に適用しても良い。
【００８７】
コンタクトはビット線コンタクトＣＢａ、ＣＢｂに限られずソース線コンタクトに適用しても良い。
選択ゲート電極ＳＧＤ、メモリセルゲート電極ＭＧの上部をシリサイド化したシリサイド層７を備えた態様を適用したが、制御ゲート電極ＣＧはポリゲートであっても良い。またシリサイド化のタイミングはそのシリサイド化する金属材料に応じてポリシリコン層６の成膜直後に行っても良い。
【００８８】
各絶縁膜（８〜１３）、各絶縁膜（１４〜１７）の構成材料は、エッチング選択性（高選択、低選択）の関係を保持できれば特に前述実施形態に示した材質に限られない。前述の説明では、酸化膜（８、９、１２、１３、１５）、窒化膜（１０、１４、１６、１７）として説明したが、これらはそれぞれ、シリコン酸化膜系の酸化膜、シリコン窒化膜系の窒化膜を示していることに留意する。
【００８９】
また、ＮＳＧ膜１１に代えてＢＰＳＧ膜、ＰＳＧ膜などを適用しても良い。
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
【００９０】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の半導体記憶装置にも適用できる。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
図面中、ＣＢａ、ＣＢｂはビット線コンタクト（コンタクト）、ＭＧはメモリセルゲート電極、ＳＧＤは選択ゲート電極、１はＮＡＮＤ型のフラッシュメモリ装置（半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、４はポリシリコン層（第１ゲート電極膜）、５はゲート間絶縁膜、６はポリシリコン層（第２ゲート電極膜）、８は酸化膜（保護膜）、１１はＮＳＧ膜（層間絶縁膜）、１２は酸化膜（エアギャップ形成膜）、１３は酸化膜（リフィル膜）、１７は窒化膜（犠牲膜）を示す。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置のような半導体記憶装置は、近年ますます微細化が要求されている。メモリセル幅が縮小化するとメモリセルゲート電極間の間隔も縮小化し、メモリセルゲート電極同士の干渉が無視できなくなる。この隣接干渉効果は、データの書き込まれたメモリセルトランジスタの閾値電圧が、その後隣接メモリセルトランジスタにデータが書込まれることでシフトする現象を示している。この隣接干渉効果が存在するとメモリセルトランジスタの閾値分布は拡大し、データを誤って読み出してしまう場合がある。
【０００３】
隣接するメモリセルゲート電極の間隔が縮小化することでメモリセルゲート電極間の結合容量が大きくなると隣接干渉効果が増大する。したがって、隣接するメモリセルゲート電極間の結合容量を小さくするため、メモリセルゲート電極間に空隙を形成することが考えられる。
【０００４】
しかしながら、隣接するメモリセルゲート電極間に空隙を形成するときには、空隙は選択ゲート電極とコンタクトとの間にも形成される。この場合、コンタクトホールが選択ゲート電極の近傍に形成された空隙と連通すると、コンタクト材が空隙に入り込み、隣接するコンタクト同士の短絡に繋がってしまう。これは、メモリの歩留まりの低下の原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７７８９７号公報
【特許文献２】特開２００９−２３１３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制しながら、コンタクト同士の短絡を抑制する半導体記憶装置および半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る半導体記憶装置は、複数の素子領域が互いに第１方向に離間し当該第１方向に交差する第２方向に沿って形成された半導体基板と、前記半導体基板の素子領域上にゲート絶縁膜を介して前記第２方向に並設された複数の選択ゲート電極と、前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第２方向に互いに第１間隔を存して並設された複数のメモリセルゲート電極と、前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が前記第１間隔より広い層間絶縁膜と、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備える。
【０００８】
一実施形態に係る半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極膜を順次形成し、前記第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第１間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、前記層間絶縁膜の上面を前記選択ゲート電極の第２ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成する。
【図面の簡単な説明】
【０００９】
【図１】一実施形態について半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【図１４】製造工程の一段階における模式的な縦断面図（その１１）
【発明を実施するための形態】
【００１０】
以下、半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の一実施形態について図１ないし図１４を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１３】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２のＣＢａ、ＣＢｂに対応）が接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板としてのシリコン基板１には、ＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、複数の素子領域ＳａがＸ方向に分離して形成されている。
【００１５】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧ（図３参照）が形成されている。
【００１６】
図１に示すように、Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の端部メモリセルのＹ方向両外側に隣接してそれぞれ設けられる。
【００１７】
選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤ（図２および図３参照）は選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、メモリセルトランジスタＴｒｓ１の選択ゲート電極ＳＧＤが構成されている。
【００１８】
また、図１に示すように、選択ゲートトランジスタＴｒｓ２はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極（図２および図３には図示せず）は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にも選択ゲート電極（図示せず）が構成されている。
【００１９】
図１に示すように、Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクト領域Ｃ（図１〜図３参照）が設けられている。このビット線コンタクト領域Ｃにはビット線コンタクトＣＢａ、ＣＢｂが（複数）形成されている。
【００２０】
複数のビット線コンタクトＣＢａ、ＣＢｂは複数の素子領域Ｓａ上にそれぞれ形成されている。ビット線コンタクトＣＢは隣接する選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間の素子領域Ｓａ上に１つずつ形成されている。
【００２１】
図２に示すように、Ｘ方向の奇数本目の第１素子領域Ｓａ１（Ｓａ）上に形成されたビット線コンタクトＣＢａは、そのＹ方向位置がブロックＢｋのセルユニットＳＵの選択ゲート線ＳＧＬ１（選択ゲート電極ＳＧＤ）側に近接して配置されている。また、Ｘ方向の偶数本目の第２素子領域Ｓａ２（Ｓａ）上の形成されたビット線コンタクトＣＢｂは、そのＹ方向位置がブロックＢｋ＋１のセルユニットＳＵの選択ゲート線ＳＧＬ１（選択ゲート電極ＳＧＤ）側に近接して配置されている。
【００２２】
したがって、ビット線コンタクトＣＢａ、ＣＢｂは、隣接する２本の素子領域Ｓａ上においてＹ方向に位置ずれして配置されており、これにより所謂千鳥配置の態様とされている。これにより、ビット線コンタクトＣＢａ−ＣＢｂ間の間隔の長距離化が図られている。図示しないが、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間の素子領域Ｓａ上にはソース線コンタクトがそれぞれ形成されている。
【００２３】
図３は、図２のＡ−Ａ線に沿う断面構造を模式的に示している。図３には、一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、当該選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢｂのＹ方向周辺断面構造を模式的に示している。なお、ビット線コンタクトＣＢａのＹ方向周辺断面構造もほぼ同様の構造となっている。
【００２４】
この図３に示すように、半導体基板（例えばｐ型のシリコン基板）２上にはゲート絶縁膜３が形成されている。ゲート絶縁膜３は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域における半導体基板２の上面上に形成されている。なお、このゲート絶縁膜３はビット線コンタクトＣＢａ，ＣＢｂの脇周辺の中央領域Ｃ１では半導体基板２上に形成されていない。
【００２５】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成されたメモリセルゲート電極ＭＧとソース／ドレイン領域２ａとを含む。
メモリセルゲート電極ＭＧは、ゲート絶縁膜３上に、不純物がドープされたポリシリコン層（第１ゲート電極膜）４を用いた浮遊ゲート電極ＦＧ、ゲート間絶縁膜５、制御ゲート電極ＣＧが順に積層されている。
【００２６】
ソース／ドレイン領域２ａは積層ゲート電極ＭＧの脇のシリコン基板２の表層に形成されている。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。
【００２７】
このゲート間絶縁膜５としては、例えば酸化膜／窒化膜／酸化膜の積層構造膜（所謂ＯＮＯ膜）を用いることができるが、当該膜の成膜前後に窒化膜を成膜した所謂ＮＯＮＯＮ膜を用いても良い。
【００２８】
制御ゲート電極ＣＧは、不純物がドープされたポリシリコン層（以下、シリコン層：第２ゲート電極膜）６と、このポリシリコン層６上に形成されたシリサイド層７とを含む。シリサイド層７はポリシリコン層６の上部を低抵抗化金属によりシリサイド化して形成できる。ここで低抵抗化金属は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などの遷移金属を適用できる。
【００２９】
図３に示すように、メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。メモリセルトランジスタＴｒｍに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。
【００３０】
この選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤは、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとほぼ同様の構造であり、ポリシリコン層４、ゲート間絶縁膜５、ポリシリコン層６、シリサイド層７が積層されているが、ゲート間絶縁膜５のほぼ中央に位置して貫通孔が形成されている。ポリシリコン層４および６間を構造的に接触させることでゲート間絶縁膜５としての構成を無効化している。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ２の選択ゲート電極も選択ゲート電極ＳＧＤと同様の構造となっている。
【００３１】
さて、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤとはＹ方向に並設されている。
メモリセルゲート電極ＭＧ−ＭＧ間には、当該メモリセルゲート電極ＭＧの側壁に沿って酸化膜８が形成されている。この酸化膜８は、その上端が例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４の側壁に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上に沿って形成されている。
【００３２】
ゲート電極ＭＧ−ＳＧＤ間にもまた、酸化膜８が当該ゲート電極ＭＧおよびＳＧＤの側壁に沿って形成されている。この酸化膜８は、その上端が例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４の側壁に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上に沿って形成されている。
【００３３】
選択ゲート電極ＳＧＤ−ＳＧＤ間のビット線コンタクト領域Ｃ内においては、酸化膜８は、選択ゲート電極ＳＧＤの側壁に沿って形成されると共にビット線コンタクト領域ＣのＹ方向中央領域Ｃ１側に向けて形成されている。すなわち、この酸化膜８は、ビット線コンタクト領域ＣのＹ方向中央領域Ｃ１（図３参照）を除いてゲート絶縁膜３（または半導体基板２）の上面上に沿って形成されている。これらの酸化膜８は、選択ゲート電極ＳＧＤ、メモリセルゲート電極ＭＧの側壁を保護する保護膜として形成される。
【００３４】
ビット線コンタクト領域Ｃの中央領域Ｃ１には、半導体基板２の上面上に沿って酸化膜９が形成されている。なお図３において、この中央領域Ｃ１の酸化膜９は、そのＹ方向端部において半導体基板２の上面より上方に向かうと共に、ビット線コンタクト領域ＣのＹ方向両脇の選択ゲート電極ＳＧＤ側に向けて傾斜（または湾曲）して形成されているがこの延設部は除去されていても良い。
【００３５】
この酸化膜９の上面上にはコンタクトストッパ膜として窒化膜１０が形成されている。この窒化膜１０は半導体基板２の上面に沿って酸化膜９の上面上に形成されている。なお図３において、この中央領域Ｃ１の窒化膜１０も同様に半導体基板２の上面より上方に向かうと共に、ビット線コンタクト領域ＣのＹ方向両脇の選択ゲート電極ＳＧＤ側に向けて傾斜（または湾曲）して形成されているがこの延設部は除去されていても良い。
【００３６】
この窒化膜１０の上面上にはＮＳＧ膜１１が層間絶縁膜として形成されている。このＮＳＧ(Non-doped Silicate Glass)膜１１は、ビット線コンタクト領域Ｃ内の中央領域Ｃ１のＹ方向ほぼ全領域に渡り形成されている。ＮＳＧ膜１１は、その上面が選択ゲート電極ＳＧＤのゲート間絶縁膜５の上面より上方で且つシリサイド層７の上面より下方に位置して形成され、その上面はシリサイド層７の中腹より下方に位置して形成されている。なお図３において、酸化膜９および窒化膜１０は共に、Ｙ方向両端に位置して上側方に延伸する延設部を備えるため、ＮＳＧ膜１１は当該延設部の領域Ｃの内側に埋込まれた図を示している。
【００３７】
このＮＳＧ膜１１は、半導体基板２の上面から上方に向けて横断面積が拡大するように形成されている。ＮＳＧ膜１１は、そのＹ方向両側面が半導体基板２の上面から上方に向けてビット線コンタクト領域Ｃの両脇の選択ゲート電極ＳＧＤ、ＳＧＤ側にそれぞれ向かう傾斜面（または中央領域Ｃ１側の上側方に凸湾曲面）を備えた逆テーパ面に形成される。
【００３８】
このとき、メモリセルゲート電極ＭＧ−ＭＧの側壁間の間隔をＤ１とすると、ＮＳＧ膜１１の側面（特に上側端部）と選択ゲート電極ＳＧＤの側面との間隔Ｄ２は間隔Ｄ１よりも広く形成されている。
【００３９】
酸化膜１２が、選択ゲート電極ＳＧＤおよびメモリセルゲート電極ＭＧ上に渡って形成されている。この酸化膜１２は、ゲート電極ＭＧおよびＳＧＤの各シリサイド層７の上面に沿って形成されると共に、当該シリサイド層７の上側壁面（上側面）にも形成される。したがって、この酸化膜１２は、各ゲート電極ＭＧおよびＳＧＤの酸化膜８の上端（シリサイド層７の中央より下方位置）より上方のシリサイド層７の露出領域を被覆するように形成される。
【００４０】
メモリセルゲート電極ＭＧ−ＭＧ間において、酸化膜１２はメモリセルゲート電極ＭＧのシリサイド層７の上側壁面（上側面）に沿って形成されており、メモリセルゲート電極ＭＧ−ＭＧ間には空隙（エアギャップ）ＡＧが設けられる。この空隙ＡＧはメモリセルゲート電極ＭＧ−ＭＧ間の結合容量を低減するために設けられる。
【００４１】
ゲート電極ＭＧ−ＳＧＤ間において、酸化膜１２は各ゲート電極ＭＧおよびＳＧＤのシリサイド層７の上側壁面（上側面）に沿って形成されると共に酸化膜８を被覆するように当該酸化膜８の側面上に沿って形成されている。
【００４２】
選択ゲート電極ＳＧＤとＮＳＧ膜１１との間においては、酸化膜１２は選択ゲート電極ＳＧＤの上側壁面（上側面）、酸化膜８の側面上、ＮＳＧ膜１１の側面（特に上側面）に沿って形成されている。これにより、選択ゲート電極ＳＧＤとＮＳＧ膜１１との間の酸化膜１２には窪部Ｒが形成されている。この窪部Ｒは選択ゲート電極ＳＧＤの上部脇に離間して設けられる。また、ボイド（空隙）Ｖが選択ゲート電極ＳＧＤの下側脇に離間して形成されており当該ボイドＶは酸化膜１２にその上部が覆われている。
【００４３】
酸化膜（埋込膜）１３は酸化膜１２上に渡って形成されている。この酸化膜１３は、ゲート電極ＭＧ−ＳＧＤ間において酸化膜１２の内側に埋込まれている。ゲート電極ＭＧ−ＳＧＤ間において、酸化膜８、１２、１３はゲート電極間絶縁膜として機能する。また、選択ゲート電極ＳＧＤおよびＮＳＧ膜１１間においては、酸化膜１２の窪部Ｒに埋込まれている。
【００４４】
窒化膜１４が酸化膜１３上に形成されている。この窒化膜１４はビット線コンタクトＣＢ（ＣＢａ、ＣＢｂ）を形成する際に行われる異方性エッチング（ＲＩＥ法）のストッパ膜、および、後工程の膜製膜時の不要物（例えば炭素、水素）をバリアするバリア絶縁膜として機能する。酸化膜１５が窒化膜１４上に形成されている。この酸化膜１５は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたシリコン酸化膜によって形成される。
【００４５】
ビット線コンタクト領域Ｃの中央領域Ｃ１には半導体基板２の表層に高濃度の不純物拡散領域２ｂが形成されている。ビット線コンタクトＣＢａ、ＣＢｂが、この不純物拡散領域２ｂ上に接触するように、酸化膜１５、窒化膜１４、酸化膜１３、１２、ＮＳＧ膜１１、窒化膜１０、酸化膜９を貫通して形成されている。これらのビット線コンタクトＣＢａ、ＣＢｂは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。
【００４６】
図３に示す断面では、ビット線コンタクトＣＢｂを示しているが、このビット線コンタクトＣＢｂは、図３の左側の選択ゲート電極ＳＧＤ側に近接して形成されており、酸化膜１２の窪部Ｒから中央領域Ｃ１側に位置している。図３には図示せず図２に示しているが、ビット線コンタクトＣＢａは、図３の右側の選択ゲート電極ＳＧＤ側に近接して形成されており、これもまた酸化膜１２の窪部Ｒから中央領域Ｃ１側に位置している。
【００４７】
なお、ビット線コンタクト領域Ｃ内の特に素子領域Ｓａ上においては、各絶縁膜（８、９、１０、１１、１２）は、図３の掲載面の垂直方向（図２のＸ方向）に沿ってそのＹ方向断面がほぼ同一構造をなしている。したがって、図２に示すように、酸化膜１２の窪部ＲはＸ方向に沿って連続形成されることになり、この窪部Ｒは酸化膜１３によってほぼ埋込まれている。
【００４８】
本実施形態では、酸化膜１２の窪部Ｒが酸化膜１３によってほぼ埋め込まれるため、窪部Ｒに空隙を生じる虞を極力抑制でき、ビット線コンタクトＣＢａ、ＣＢｂを構成するコンタクト材料が当該空隙に形成されることが抑制され、複数のビット線コンタクトＣＢｂ間、複数のビット線コンタクトＣＢａ間で短絡する可能性は低い。また、コンタクト材が窪部Ｒに形成される事が抑制されれば、選択ゲート電極ＳＧＤとビット線コンタクトＣＢａ、ＣＢｂとの間の耐圧を向上できる。
【００４９】
酸化膜８が、メモリセルゲート電極ＭＧおよび選択ゲート電極ＳＧＤのそれぞれの側壁に沿って形成されているため、当該ゲート電極ＭＧおよびＳＧＤの側壁面を保護できる。酸化膜１３はゲート電極ＳＧＤ−ＭＧの側面間においては、空隙が形成されていても空隙が形成されていなくても良い。
【００５０】
上記構成の製造方法の一例について図４以降の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。
【００５１】
なお、図３に示したように、Ｙ方向断面構造はビット線コンタクト領域Ｃを中心としてほぼ線対称構造となっているため、図４以降の図面（図４〜図１３）ではＹ方向一方のセルユニットＳＵ側の一部断面構造を示し、他方のセルユニットＳＵ側の断面構造について省略している。
【００５２】
図４に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２にｐ型のシリコン基板を用いているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極ＦＧ用の材料となるポリシリコン層４（第１ゲート電極膜）について減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）が用いられる。
【００５３】
その後、図示しないが、ポリシリコン層４および半導体基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４の掲載面に対して垂直方向（Ｘ方向）に分断し、当該分断領域内に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａを複数に分断し素子分離領域Ｓｂを形成する。
【００５４】
次に、ポリシリコン層４上にＬＰ−ＣＶＤ法によりＯＮＯ膜などを形成することでゲート間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）を含む膜を中間の窒化膜の代わりに形成しても良い。次に、ゲート間絶縁膜５上にＣＶＤ法によりポリシリコン層６を第２ゲート電極膜として形成する。次に、ポリシリコン層６上にＣＶＤ法により窒化膜１６をキャップ膜として形成する。
【００５５】
次に、この窒化膜１６上にドライエッチング加工のハードマスクとなる酸化膜（図示せず）を成膜した後、フォトレジスト（図示せず）を塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとして窒化膜１６を異方性エッチング（例えばＲＩＥ）する。
【００５６】
次いで、ポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４を異方性エッチングすることで、ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）を分断処理する。なお、この製造段階においてゲート絶縁膜３を同時に除去処理しても良い。すると、図４に示すように、隣接するゲート電極ＭＧ−ＭＧの積層ゲート電極間の間隔がほぼＤ１に形成され、隣接する選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の間隔がほぼＤ３（＞Ｄ２＞Ｄ１）に形成される。また、隣接するゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の間隔がＤ４（Ｄ１≦Ｄ４）に形成される。
【００５７】
次に、ＡＬＤ（Atomic Layer Deposition）法により酸化膜８を形成する。この酸化膜８は、ゲート絶縁膜３（または半導体基板２）の上面上、ポリシリコン層４の側面上、ゲート間絶縁膜５の側面上、ポリシリコン層６の側面上、窒化膜１６の上面上および側面上に沿って形成される。
【００５８】
次に、各ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）をマスクとして半導体基板２の表層に既存のイオン注入法により不純物（ｎ型の場合例えばリン）を自己整合的にイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース／ドレイン領域２ａとして形成する。これにより、図４に示すような構造が得られる。
【００５９】
なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。
【００６０】
次に、図５に示すように、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、ゲート電極ＭＧ−ＭＧの積層ゲート電極間内にＡＬＤ法により窒化膜１７を犠牲膜として形成する。前述の酸化膜８および窒化膜１７はＡＬＤ法により形成することが好適であるが、ＬＰ−ＣＶＤ法またはプラズマＣＶＤ法によって形成しても良い。
【００６１】
次に、図６に示すように、窒化膜１７を酸化膜８の上面（もしくは窒化膜１６の上面）が露出するまでＲＩＥ法により異方性エッチングし、ビット線コンタクト領域Ｃの中央領域Ｃ１に凹部を形成し半導体基板２の表面を露出させる。
【００６２】
このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の間隔Ｄ３が、ゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の間隔Ｄ４や、ゲート電極ＭＧ−ＭＧの積層ゲート電極間の間隔Ｄ１よりも広く形成されているため、窒化膜１７および酸化膜８は、その積層構造が各ゲート電極ＳＧＤ，ＳＧＤの積層ゲート電極の中央領域Ｃ１側の側壁に沿って残留する。窒化膜１７の側面は、中央領域Ｃ１から両脇のゲート電極ＳＧＤ、ＳＧＤの積層ゲート電極側に傾斜した傾斜面（または中央領域Ｃ１側の上側方に湾曲した凸湾曲面）に形成されることになる。
【００６３】
次に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の窒化膜１７の内側に不純物（ｎ型の場合、例えばリン）を高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる不純物拡散領域２ｂを形成する。
【００６４】
次に、図７に示すように、窒化膜１７の側面上（湾曲面上）および上面上、酸化膜８の上面上（前記工程で窒化膜１６の上面が露出する場合は窒化膜１６の上面上）、半導体基板２の上面上に沿ってＣＶＤ法により酸化膜９をライナー膜として形成する。次に、酸化膜９上にＣＶＤ法により窒化膜１０をコンタクトストッパ膜として形成する。その後、窒化膜１０の上にＮＳＧ膜１１を層間絶縁膜として成膜する。
【００６５】
なお、層間絶縁膜は、犠牲膜となる窒化膜１７（窒化膜１０）との間で高選択でウェットエッチング可能な材質膜で形成することが望ましく、ＮＳＧ膜１１などの酸化膜により形成すると良い。次に、ＣＭＰ処理を行いＮＳＧ膜１１の上面を平坦化する。このとき、窒化膜１０がＣＭＰ処理のストッパとしての役割を果たすことになる。
【００６６】
次に、図８に示すように、ＲＩＥ法により窒化膜１６をエッチバックし、窒化膜１６をポリシリコン層６上から除去しポリシリコン層６の上面上を露出させる。このとき同時に窒化膜１７、１０、酸化膜９の上部も除去される。また、ＲＩＥ法によりエッチバックすることでＮＳＧ膜１１の上面位置をポリシリコン層６の中腹より下方で且つゲート間絶縁膜５の上方位置まで後退させる。
【００６７】
すると、ＮＳＧ膜１１の側面（上側端部）と選択ゲート電極ＳＧＤの積層ゲート電極との間の間隔が間隔Ｄ２に拡大する。ここで、間隔Ｄ２がメモリセルゲート電極ＭＧ−ＭＧ間の間隔Ｄ１よりも広くなる。この時点において、ＮＳＧ膜１１は、その上面がその脇の選択ゲート電極ＳＧＤの積層ゲート電極（ポリシリコン層６）の上面より高さＨ１だけ下方に位置して形成される。
【００６８】
次に、図９に示すように、窒化膜１７、１０を酸化膜に対して高選択性のある条件でウェットエッチングする。すると、メモリセルゲート電極ＭＧ−ＭＧの積層ゲート電極間、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の窒化膜１７をほぼ全て除去できる。また、ウェット処理するため、ＮＳＧ膜１１の側面に付着した窒化膜１０も同時に除去される。
【００６９】
次に、図１０に示すように、前記した遷移金属をスパッタによりポリシリコン層６の上面および上側面に沿って形成し、ＲＴＡ（Rapid Thermal Anneal）の熱処理を行うことでポリシリコン層６の上部または全てをシリサイド化しシリサイド層７を形成する。この後、未反応のまま残留した金属を硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ技術を用いて熱処理を行うことでシリサイド層７の安定化を行う。
【００７０】
次に、図１１に示すように、プラズマＣＶＤ法により比較的埋込性の悪い条件を用いてメモリセルゲート電極ＭＧ−ＭＧ間に空隙ＡＧを設けるようにエアギャップ形成膜として酸化膜１２を形成する。この酸化膜１２は、メモリセルゲート電極ＭＧ−ＭＧ間の空隙ＡＧの上部を被覆するように、各ゲート電極ＭＧおよびＳＧＤの上面上に沿って形成される。
【００７１】
また、同時に、ゲート電極ＭＧ−ＳＧＤ間においては、各ゲート電極ＭＧ、ＳＧＤの上側面（上側壁面）、酸化膜８の側面に沿って酸化膜１２を形成することで、ゲート電極ＭＧ−ＳＧＤ間の間隔Ｄ４を間隔Ｄ５（＜Ｄ４）に縮小させる。
【００７２】
また、同時に、ゲート電極ＳＧＤ−ＳＧＤ間においては、各ゲート電極ＳＧＤの上側面（上側壁面）、酸化膜８の中央領域Ｃ１側の内側面、酸化膜９の外側面および上面、窒化膜１０の上面、ＮＳＧ膜１１の外側面、ＮＳＧ膜１１の上面に沿って酸化膜１２を形成することで、ゲート電極ＳＧＤとＮＳＧ膜１１の側面（上側端部）との間の開口部を間隔Ｄ６（＜間隔Ｄ２）に縮小させる。これにより、酸化膜１２には、選択ゲート電極ＳＧＤの上側脇に窪部Ｒが形成される。
【００７３】
次に、図１２に示すように、酸化膜１２の上にリフィル（補充）膜として酸化膜１３を再度形成する。この酸化膜１３はＡＬＤ法もしくは室温から数百度程度の温度条件を用いたＬＰ−ＣＶＤ法によって形成する。すると、酸化膜１３の成膜条件は前述の酸化膜１２の成膜条件より埋込性がよい条件となる。
【００７４】
このとき、選択ゲート電極ＳＧＤ−ＭＧ間においては、酸化膜１３が酸化膜１２の内側の間隔Ｄ５内に埋込まれる。図示の例では、酸化膜１３が酸化膜１２の内側に完全に埋め込まれた例を示しているが、その内側に空隙が生じていても良い。
【００７５】
また、選択ゲート電極ＳＧＤ−ＳＧＤ間においては、酸化膜１３が選択ゲート電極ＳＧＤとＮＳＧ膜１１の側面（上側壁部）との間の間隔Ｄ６内に入り込み、酸化膜１２の窪部Ｒ内に埋め込まれる。図示の例では、酸化膜１３が選択ゲート電極ＳＧＤの下部脇まで届かずボイドＶが選択ゲート電極ＳＧＤの下部脇に生じると共に、酸化膜１３が窪部Ｒに完全に埋め込まれた例を示しているが、後のコンタクト形成に影響を生じない程度であればこれらの位置に小さな空隙を生じていても良い。
【００７６】
次に、図１３に示すように、酸化膜１３の上にＣＭＰストッパ膜としてＬＰ−ＣＶＤ法により窒化膜１４を形成する。次に、窒化膜１４の上にＬＰ−ＣＶＤ法により酸化膜１５を上層絶縁膜として形成する。窒化膜１４の上面をストッパとしてＣＭＰ法により酸化膜１５を平坦化した後（酸化膜１５ａ参照）、再度酸化膜１５を上層絶縁膜として積層する。なお、窒化膜１４をストッパとして適用せずその上方で平坦化処理をストップしても良い。
【００７７】
次に、図１４に示すように、レジスト（図示せず）を塗布し、通常のリソグラフィ技術により、ビット線コンタクト領域Ｃにコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして異方性エッチング（ＲＩＥ）により半導体基板２の上面まで貫通するコンタクトホールを形成する。このとき、図２に示すように、ビット線コンタクト領域Ｃ内のビット線コンタクトＣＢａ，ＣＢｂ用の全てのコンタクトホールを複数の素子領域Ｓａに達するように同時に形成する。
【００７８】
そして次に、図３に示すように、コンタクトホール内にバリアメタル（図示せず）を形成し、その内側にビット線コンタクトＣＢａ、ＣＢｂのコンタクト材（タングステン）をＣＶＤ法により埋込む。このとき、図２に示すように、ビット線コンタクトＣＢａ、ＣＢｂの全てのコンタクトを同時に埋込む。
【００７９】
このとき、ビット線コンタクトＣＢａ、ＣＢｂの形成材料を埋込む前に予め窪部Ｒに酸化膜１３を埋め込んでいるため、Ｘ方向に隣接するビット線コンタクトＣＢａ−ＣＢａ間、ＣＢｂ−ＣＢｂ間は電気的に短絡しにくい。
【００８０】
その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多層配線構造を構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００８１】
本実施形態によれば、酸化膜１３が酸化膜１２の窪部Ｒを埋込んでいるため、空隙がビット線コンタクトＣＢａ、ＣＢｂと選択ゲート電極ＳＧＤとの間に生じる虞を極力抑制できる。したがって、当該空隙にビット線コンタクトＣＢａ、ＣＢｂの形成材料が埋め込まれることがほとんどなくなり、ビット線コンタクトＣＢａ−ＣＢａ間、ＣＢｂ−ＣＢｂ間の短絡不具合を抑制できる。これによりメモリの歩留まりを信頼性を向上できる。
【００８２】
酸化膜８が、メモリセルゲート電極ＭＧおよび選択ゲート電極ＳＧＤのそれぞれの側壁に沿って形成されているため、ゲート電極ＭＧおよびＳＧＤを保護できる。
酸化膜８が選択ゲート電極ＳＧＤの積層ゲート電極の側壁に沿って形成され、ゲート電極ＳＧＤとＮＳＧ膜１１との間の開口幅（≒間隔Ｄ６）が狭くなったとしても、酸化膜１２および１３がこの間隔に埋込まれるため、窪部Ｒに空隙が生じる虞が極力抑制され、ビット線コンタクトＣＢａ−ＣＢａ間、ＣＢｂ−ＣＢｂ間の短絡不具合を抑制できる。
【００８３】
ゲート電極ＭＧ−ＳＧＤ間の酸化膜１３には空隙が形成されていても良いし、空隙が形成されていなくても良い。
第１素子領域Ｓａ１に形成されたビット線コンタクトＣＢａは、（一方の）ブロックＢｋのセルユニットＵＣの選択ゲート電極ＳＧＤ側に近接して配置されており、第２素子領域Ｓａ２に形成されたビット線コンタクトＣＢｂは、（他方の）ブロックＢｋ＋１のセルユニットＵＣの選択ゲート電極ＳＧＤ側に近接して配置されているため、ビット線コンタクトＣＢａ−ＣＢｂ間の長距離化を図ることができ結合容量を抑制できる。また、ビット線コンタクトＣＢａまたはＣＢｂと選択ゲート電極ＳＧＤとの間の間隔が近接するため、前述したコンタクト短絡不具合の抑制効果が大きくなる。
【００８４】
酸化膜１３を形成するときには、酸化膜１２の成膜条件よりも埋込性の良い成膜条件を用いて形成しているため、窪部Ｒを埋込むことができる。特に、酸化膜１３をＡＬＤ法、または、ＬＰ−ＣＶＤ法により形成すると良い。
【００８５】
プラズマＣＶＤ法により酸化膜１２を形成しているため、メモリセルゲート電極ＭＧ−ＭＧ間に空隙ＡＧを形成できる。
本実施形態では、層間絶縁膜としてＮＳＧ膜１１を適用すると共に、当該ＮＳＧ膜１１および選択ゲート電極ＳＧＤの積層ゲート電極間の犠牲膜として窒化膜１７を適用している。ＮＳＧ膜１１には不純物が添加されていないため犠牲膜となる窒化膜１７とＮＳＧ膜１１とで選択比を高くしやすい。この場合、窒化膜１７を容易に選択ウェットエッチングできる。
【００８６】
（その他の実施形態）
ビット線コンタクトＣＢａ、ＣＢｂが何れかの選択ゲート電極ＳＧＤ，ＳＧＤに近接配置されると共に、ビット線コンタクト領域Ｃに千鳥配置された形態を示したが、選択ゲート電極ＳＧＤ−ＳＧＤ間の中央に位置して各素子領域Ｓａに一箇所ずつ構成された態様に適用しても良い。
【００８７】
コンタクトはビット線コンタクトＣＢａ、ＣＢｂに限られずソース線コンタクトに適用しても良い。
選択ゲート電極ＳＧＤ、メモリセルゲート電極ＭＧの上部をシリサイド化したシリサイド層７を備えた態様を適用したが、制御ゲート電極ＣＧはポリゲートであっても良い。またシリサイド化のタイミングはそのシリサイド化する金属材料に応じてポリシリコン層６の成膜直後に行っても良い。
【００８８】
各絶縁膜（８〜１３）、各絶縁膜（１４〜１７）の構成材料は、エッチング選択性（高選択、低選択）の関係を保持できれば特に前述実施形態に示した材質に限られない。前述の説明では、酸化膜（８、９、１２、１３、１５）、窒化膜（１０、１４、１６、１７）として説明したが、これらはそれぞれ、シリコン酸化膜系の酸化膜、シリコン窒化膜系の窒化膜を示していることに留意する。
【００８９】
また、ＮＳＧ膜１１に代えてＢＰＳＧ膜、ＰＳＧ膜などを適用しても良い。
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
【００９０】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の半導体記憶装置にも適用できる。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
図面中、ＣＢａ、ＣＢｂはビット線コンタクト（コンタクト）、ＭＧはメモリセルゲート電極、ＳＧＤは選択ゲート電極、１はＮＡＮＤ型のフラッシュメモリ装置（半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、４はポリシリコン層（第１ゲート電極膜）、５はゲート間絶縁膜、６はポリシリコン層（第２ゲート電極膜）、８は酸化膜（保護膜）、１１はＮＳＧ膜（層間絶縁膜）、１２は酸化膜（エアギャップ形成膜）、１３は酸化膜（リフィル膜）、１７は窒化膜（犠牲膜）を示す。
【特許請求の範囲】
【請求項１】
複数の素子領域が互いに第１方向に離間し当該第１方向に交差する第２方向に沿って形成された半導体基板と、
前記半導体基板の素子領域上にゲート絶縁膜を介して前記第２方向に並設された複数の選択ゲート電極と、
前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第２方向に互いに第１間隔を存して並設された複数のメモリセルゲート電極と、
前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が前記第１間隔より広い層間絶縁膜と、
前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、
前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、
前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルゲート電極および前記選択ゲート電極のそれぞれの側壁に沿って形成された保護膜をさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルゲート電極と前記選択ゲート電極との間に形成されたゲート電極間絶縁膜を備え、
前記ゲート電極間絶縁膜には空隙が形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極膜を順次形成し、
前記第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第１間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、
前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、
前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、
前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、
前記層間絶縁膜の上面を前記選択ゲート電極の第２ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、
前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、
前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、
前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、
前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記層間絶縁膜としてＮＳＧ膜を用い、前記犠牲膜として窒化膜を用い、当該犠牲膜を除去するときにはウェットエッチングすることを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項１】
複数の素子領域が互いに第１方向に離間し当該第１方向に交差する第２方向に沿って形成された半導体基板と、
前記半導体基板の素子領域上にゲート絶縁膜を介して前記第２方向に並設された複数の選択ゲート電極と、
前記半導体基板の素子領域上にゲート絶縁膜を介して形成されると共に前記第２方向に互いに第１間隔を存して並設された複数のメモリセルゲート電極と、
前記複数の選択ゲート電極間に形成されると共に、前記選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が前記第１間隔より広い層間絶縁膜と、
前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記複数の選択ゲート電極間においては当該選択ゲート電極の側面および前記層間絶縁膜の側面に沿って形成され、その上部に窪部を備えて形成されたエアギャップ形成膜と、
前記複数のメモリセルゲート電極上のエアギャップ形成膜上に渡って形成されると共に前記複数の選択ゲート電極間では前記エアギャップ形成膜の窪部の内側に埋込まれたリフィル膜と、
前記半導体基板の複数の素子領域にそれぞれ接触するように前記層間絶縁膜に形成された複数のコンタクトとを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルゲート電極および前記選択ゲート電極のそれぞれの側壁に沿って形成された保護膜をさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルゲート電極と前記選択ゲート電極との間に形成されたゲート電極間絶縁膜を備え、
前記ゲート電極間絶縁膜には空隙が形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極膜を順次形成し、
前記第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜を異方性エッチングし、メモリセルゲート電極の積層ゲート電極を複数互いに第１間隔で形成すると共に選択ゲート電極の積層ゲート電極を複数形成し、
前記複数のメモリセルゲート電極の積層ゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、および、前記複数の選択ゲート電極の積層ゲート電極間に犠牲膜を形成し、
前記複数の選択ゲート電極間の犠牲膜を異方性エッチングし、前記複数のメモリセルゲート電極間の犠牲膜、並びに、前記メモリセルゲート電極および選択ゲート電極間の犠牲膜を残留させながら当該複数の選択ゲート電極間の中間領域に凹部を形成し、
前記複数の選択ゲート電極間の中間領域の凹部内に層間絶縁膜を形成し、
前記層間絶縁膜の上面を前記選択ゲート電極の第２ゲート電極膜の上面より下方で前記ゲート間絶縁膜の上面より上方に位置するようエッチングすると共に、前記層間絶縁膜の側面および選択ゲート電極間の間隔を前記複数のメモリセルゲート電極間の間隔より広くするようにエッチングし、
前記複数のメモリセルゲート電極間、前記メモリセルゲート電極および選択ゲート電極間、並びに、前記層間絶縁膜および選択ゲート電極間における前記犠牲膜を除去し、
前記複数のメモリセルゲート電極間に空隙を備えるよう当該空隙の上部を被覆すると共に、前記選択ゲート電極の側面および前記層間絶縁膜の側面に沿ってその上部に窪部を備えたエアギャップ形成膜を形成し、
前記エアギャップ形成膜の成膜条件よりも埋込性の良い成膜条件を用いて前記エアギャップ形成膜の窪部の内側にリフィル膜を形成し、
前記層間絶縁膜に対し前記半導体基板にそれぞれ達する複数のコンタクトホールを形成し、それぞれのコンタクトホール内にコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記層間絶縁膜としてＮＳＧ膜を用い、前記犠牲膜として窒化膜を用い、当該犠牲膜を除去するときにはウェットエッチングすることを特徴とする請求項４記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２２２１４２（Ｐ２０１２−２２２１４２Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８６３４２（Ｐ２０１１−８６３４２）
【出願日】平成２３年４月８日（２０１１．４．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月８日（２０１１．４．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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