半導体装置の製造方法
【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＳトランジスタのチャネルにストレスを印加する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置に対する、高集積化、高速化の要求が高い。従来は半導体集積回路装置の主構成要素であるＭＯＳ電界効果トランジスタ（ＦＥＴ）を微細化することにより高集積化、高速化が進められてきた。微細化することにより、当然集積度は向上でき、ゲート長が短縮化されることにより動作速度も高くなる。微細化は、設計パターンをレジスト膜に転写するリソグラフィ技術の進歩によって支えられてきた。近年、６５ｎｍノード装置の量産が開始され、開発段階は４５ｎｍノード装置に移行しつつあり、更に３２ｎｍノード装置の開発も始まっている。
【０００３】
なお、半導体基板上のゲート絶縁膜として酸化シリコン膜を用いた電界効果トランジスタが（ゲート電極として、金属でなく、半導体であるシリコンを用いていても）ＭＯＳトランジスタと呼ばれてきた。トランジスタの微細化と共に、ゲート絶縁膜として酸化窒化シリコン膜や、酸化シリコン膜上にＨｆＯ２等の高誘電率絶縁膜を積層した構造等も採用されるようになった。本願においては、酸化シリコン以外のゲート絶縁膜を有するトランジスタもＭＯＳトランジスタと呼ぶ。すなわち、ＭＯＳトランジスタは、絶縁ゲート電極を有する半導体電界効果トランジスタの意味である。
【０００４】
図５に、ゲート長スケーリングに伴う回路特性の変化の例を示す。横軸はゲート長を示し、縦軸は伝播遅延時間（プロパゲーションデレイ）を示す。中空丸印○、中空四角印□で示したプロットは、インバータのゲート長変化に伴う伝播遅延時間の変化を示す。オフ時のリーク電流Ｉｏｆｆの増加を無視した単純スケーリングによる特性○は、ゲート長の減少に伴う伝播遅延時間の短縮化を示している。オン電流Ｉｏｎの増加が寄与していると考えられる。オフ電流Ｉｏｆｆを一定に保つ場合の特性□は、ゲート長が４０ｎｍ程度以下の領域において、ゲート長の短縮化と共に伝播遅延時間が増大してしまっている。寄生抵抗が増大してチャネル抵抗と同程度になり、寄生抵抗の影響が無視できない領域に入ってきていると考えられる。
【０００５】
２入力ＮＡＮＤ回路の場合のオフ電流Ｉｏｆｆ増大を無視した単純スケーリングの場合の特性を中実丸印●に、Ｉｏｆｆ一定の条件の場合を中実四角印■で示す。インバータの場合と同様、オフ時のリーク電流Ｉｏｆｆの増加を許容すれば伝播遅延時間はゲート長の短縮と共に短縮化するが、Ｉｏｆｆを一定に保つ場合の特性は、ゲート長が４０ｎｍ程度以下の領域においては、ゲート長の短縮化と共に伝播遅延時間が増大してしまう。このように、微細化が進んでいく時、もはや単純なスケーリングでは回路特性を向上できなくなることが判る。このような特性劣化を容認しつつ、チップサイズ縮小の要請などから継続的にデバイスサイズを縮小していくことは必要不可欠である。
【０００６】
ゲート長スケーリング時に、トランジスタ特性を向上する技術が求められている。１つの可能性が歪トランジスタである。トランジスタのチャネル領域に歪を導入することにより、キャリアの移動度を向上させ、トランジスタの特性を向上させることが可能である。
【０００７】
図６は、キャリアの移動度を向上させる歪の種類を、ＮＭＯＳトランジスタ（電子），ＰＭＯＳトランジスタ（正孔）それぞれのゲート長（チャネル長）方向、ゲート幅（チャネル幅）方向、深さ方向でまとめた表である（特開２００６‐１３３２２号より引用）。ＮＭＯＳトランジスタは、ゲート長方向の引っ張り歪、ゲート幅方向の引っ張り歪、深さ方向の圧縮歪により特性が向上する。ＰＭＯＳトランジスタは、ゲート長方向の圧縮歪、ゲート幅方向の引っ張り歪、深さ方向の引っ張り歪により特性が向上する。
【０００８】
特開２００６‐１３３２２号は、エッチストッパとして、ＮＭＯＳトランジスタ上には熱ＣＶＤ等により成膜したＳｉＮ膜等の引っ張り応力膜を形成し、ＰＭＯＳトランジスタ上にはＰＥ−ＣＶＤ（プラズマ促進化学気相堆積）等により成膜したＳｉＮ膜等の圧縮応力膜を形成し、必要に応じて応力を選択的に解放することを提案する。応力膜の形状を調整することにより、応力方向を調整することもできる。
【０００９】
ゲート長方向に引っ張り歪を与える構成として、シリコン基板のソース／ドレイン領域をエッチングして掘り込み、シリコンより格子定数の小さいＳｉ−Ｃ（又は微量のＧｅを添加したＳｉ−Ｃ−Ｇｅ）混晶をエピタキシャル成長して、チャネル領域を両側から引張る技術が知られている。ゲート長方向に圧縮歪を与える構成として、シリコン基板のソース／ドレイン領域をエッチングして掘り込み、シリコンより格子定数の大きいＳｉ−Ｇｅ混晶をエピタキシャル成長して、チャネル領域を両側から圧縮する技術が知られている。
【００１０】
特開２００７−２２７５６５号は、ＮＭＯＳトランジスタのソース／ドレイン領域にＳｉとＣを含む混晶のエピタキシャル層を成長し，その後ＰＭＯＳトランジスタのソース／ドレイン領域にＳｉとＧｅを含む混晶のエピタキシャル層を成長すること等を提案する。
【００１１】
２種類の異なる材料の選択的エピタキシャル成長を行うと、ＣＭＯＳ型半導体装置の製造工程の付加が大きくなる。ＰＭＯＳトランジスタのソース／ドレイン領域にはＳｉ−Ｇｅ混晶をエピタキシャル成長してチャネルに圧縮応力を印加する場合、ＮＭＯＳトランジスタにはエピタキシャル成長以外の手段で引張応力を印加する技術が求められている。
【００１２】
【特許文献１】特開２００６−１３３２２号公報
【特許文献２】特開２００７−２２７５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は，応力を利用して性能を向上した半導体装置を提供することである。
【００１４】
本発明の他の目的は，ＮＭＯＳトランジスタのチャネル領域に垂直方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の１観点によれば，
（ａ）シリコン基板のＮＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成する工程と、
（ｂ）前記ゲート電極側壁上に第１サイドウォールスペーサを形成する工程と、
（ｃ）前記ＮＭＯＳトランジスタ領域にイオン注入を行ない、前記第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成するとともに、前記ゲート電極の上部をアモルファス化する工程と、
（ｄ）前記第１サイドウォールスペーサの少なくとも一部を除去する工程と、
（ｅ）前記ゲート電極を覆ってキャップ膜を形成する工程と、
（ｆ）前記低抵抗ソース／ドレイン領域の活性化及び前記アモルファス化されたゲート電極の再結晶化を行う熱処理を行なう工程と、
（ｇ）前記キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１６】
ＮＭＯＳトランジスタのゲート電極からチャネル領域に効率的に印加される深さ方向の圧縮応力により、ＮＭＯＳトランジスタの性能が向上する。
【発明を実施するための最良の形態】
【００１７】
ＭＯＳトランジスタのゲート電極は、多くの場合、多結晶シリコン膜で形成される。多結晶シリコンのゲート電極をイオン注入でアモルファス化し、その後熱処理して再結晶化させると、再結晶化の際のグレイン成長により体積が膨張し、ゲート電極下方のチャネル領域に深さ方向の圧縮応力を印加できる可能性がある。
【００１８】
本発明者は、シリコン基板上に多結晶シリコンのゲート電極を形成し、アモルファス化し、さらに再結晶化して結果を考察した。
【００１９】
図７Ａ−７Ｇは、ＣＭＯＳ型半導体装置のサンプルの作成手順を示すシリコン基板の断面図である。
【００２０】
図７Ａに示すように、活性領域を形成したシリコン基板６１を準備する。なお、活性領域を画定する素子分離領域は図示していない。右側がＰＭＯＳトランジスタ領域であり、左側がＮＭＯＳトランジスタ領域である。活性領域表面を熱酸化して、ゲート絶縁膜６３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜６４を堆積する。フォトレジストパターンをエッチングマスクとして用いて多結晶シリコン膜６４（及びゲート絶縁膜６３）をエッチングし、ＮＭＯＳトランジスタのゲート電極Ｇｎ、ＰＭＯＳトランジスタのゲート電極Ｇｐ（ゲート電極Ｇと総称することもある）にパターニングする。フォトレジストマスクでＰＭＯＳトランジスタ領域、ＮＭＯＳトランジスタ領域を分け、所定導電型の不純物注入を行ない、ｎ型エクステンション領域Ｅｘｔｎ、ｐ型エクステンション領域Ｅｘｔｐを形成する。添字ｐはＰＭＯＳトランジスタの構成要素を示し、添字ｎはＮＭＯＳトランジスタの構成要素を示す。ゲート電極Ｇを覆ってシリコン基板６１上にバッファ酸化シリコン膜６５、サイドウォールスペーサ用窒化シリコン膜６６をＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）により異方性エッチングを行って、ゲート電極側壁上にのみサイドウォールスペーサＳＷを残す。
【００２１】
図７Ｂに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ１で覆い、ＰＭＯＳトランジスタ領域にｐ型不純物Ｂを高濃度で深くイオン注入し、低抵抗ソース／ドレイン領域ＳＤｐを形成する。Ｂは原子半径が小さい原子であるので、イオン注入によって与えるダメージは小さい。その後、フォトレジストマスクＰＲ１は除去する。
【００２２】
図７Ｃに示すように、ＰＭＯＳトランジスタ領域をフォトレジストマスクＰＲ２で覆い、ＮＭＯＳトランジスタ領域にｎ型不純物Ａｓを高濃度で深くイオン注入し、低抵抗ソース／ドレイン領域ＳＤｎを形成する。Ａｓは、Ｓｉより原子半径の大きな原子であり、イオン注入によって与えるダメージは大きい。ここでは、積極的にゲート電極Ｇｎの上部をアモルファス化するイオン注入を行なう。その後、フォトレジストマスクＰＲ２は除去する。
【００２３】
図７Ｄに示すように、ゲート電極を覆って、基板上にバッファＳｉＯ２膜６７、ＳｉＮ膜６８をＣＶＤで積層し、キャップ膜を形成する。キャップ膜（特にＳｉＮ膜６８）は、アモルファス化したＮＭＯＳゲート電極をアニールによって再結晶化する際、ゲート電極を側方、上方から拘束し、結晶化するゲート電極が体積膨張すると、チャネルに垂直方向の圧縮応力を有効に伝えるための層である。
【００２４】
図７Ｅに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ３で覆い、ＰＭＯＳトランジスタ領域のＳｉＮ膜６８を熱リン酸でウェットエッチングして除去する。Ｂのイオン注入によりシリコンゲートが受けるダメージは比較的小さいが、若干アモルファス化することも考えられる。ＰＭＯＳトランジスタにおいて、ゲート電極が再結晶化し、下方のチャネルに圧縮応力を印加すると、図６の表から判るように、キャリアの移動度が低下して性能を低下することになる。このため、ＰＭＯＳトランジスタからはＳｉＮ膜６８を除去した。バッファＳｉＯ２膜６７は残して、エクステンションＥｘｔｐ及びゲート絶縁膜を保護する。
【００２５】
図７Ｆに示すように、スパイクアニールによる熱処理を行い、不純物を活性化すると共に、アモルファス化したゲート電極を再結晶化する。ゲート電極のアモルファス化したシリコンがグレイン成長して、ポリシリコンに結晶化する。ＮＭＯＳトランジスタにおいては、体積膨張するゲート電極がＳｉＮ膜６８により上方、側方を束縛されているので、下方に膨張しようとし、チャネルに圧縮応力を印加し、チャネル歪を発生するであろう。ＰＭＯＳトランジスタにおいては、アモルファス化の程度も低く、ＳｉＮ膜６８が除去されているので、ゲート電極が多少体積膨張しても、上方に伸張することが容易であり、実質的に垂直方向の圧縮応力は生じず、チャネル歪は発生しないであろう。
【００２６】
図７Ｇに示すように、キャップ膜のＳｉＮ膜６８、バッファＳｉＯ２膜６７をウェットエッチングで除去する。窒化膜は熱リン酸で除去し、酸化膜は希弗酸で除去する。この段階でキャップ膜を除去しても、導入されたチャネル歪は保持される。
【００２７】
図８Ａ，８Ｂは得られたサンプルの表面の電子顕微鏡写真である。ＰＭＯＳトランジスタにおいてはゲート電極がサイドウォールスペーサから突出しているように見えるが、ＮＭＯＳトランジスタにおいては、ゲート電極の上方への突出は小さい。キャップ膜が上方を抑制していたためであろう。
【００２８】
図８Ｃ，８Ｄはサンプルの断面の電子顕微鏡写真を示す。ＰＭＯＳトランジスタのゲート電極は高さ方向に亘って幅はほぼ一定であるが、ＮＭＯＳトランジスタのゲート電極は上部が横方向に拡がっている。体積膨張によってゲート電極が横方向に拡がったと考えられる。横方向に体積膨張が生じることは、垂直方向の圧縮応力は効率的に生じていないことを示す。
【００２９】
本発明者は、ＮＭＯＳトランジスタのゲート電極上部の横方向拡がりの原因を以下のように考えた。イオン注入によって、ＮＭＯＳトランジスタのゲート電極がダメージを受けアモルファス化する際、サイドウォールスペーサもダメージを受ける。ダメージを受けたサイドウォールスペーサは、ゲート電極を側面から拘束する能力が低下し、ゲート電極の横方向拡がりを許したのであろう。そこで、ダメージを受けたサイドウォールスペーサは除去し、健全なキャップ膜を形成してから、熱処理を行ってアモルファス化したゲート電極を再結晶化することを考えた。
【００３０】
図１Ａ−１Ｈは、第1の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。
【００３１】
図１Ａに示すように、シリコン基板1に活性領域を取り囲むトレンチをエッチングし、酸化シリコン膜等を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成する。選択的にイオン注入を行い、活性領域にｐ型ウェルＰＷ，ｎ型ウェルＮＷを形成する。活性領域表面に熱酸化膜等によるゲート絶縁膜３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜４を堆積する。レジストパターン（必要に応じてハードマスクを併用する）を用いて多結晶シリコン膜４（及びゲート絶縁膜３）をエッチングし、ゲート電極Ｇをパターニングする。選択的に不純物をイオン注入し、ＮＭＯＳ用エクステンションＥｘｔｎ、ＰＭＯＳ用エクステンションＥｘｔｐを形成する。ゲート電極を覆って基板上に、薄いバッファ酸化シリコン膜５とサイドウォールスペーサ用窒化シリコン膜６を堆積し、リアクティブイオンエッチング（ＲＩＥ）等による異方性エッチングを行い、平坦部上の窒化膜６、酸化膜５を除去し、ゲート電極Ｇ側壁上にサイドウォールスペーサＳＷを残す。
【００３２】
図１Ｂに示すように、ＮＭＯＳトランジスタ領域をレジストマスクＰＲ１で覆い、ＰＭＯＳトランジスタ領域にｐ型不純物を深く、高不純物濃度にイオン注入し、低抵抗ソース／ドレイン領域ＳＤｐを形成する。たとえばボロンＢを加速エネルギ３ｋｅＶ、ドーズ量５×１０１５ｃｍ−２（以下、５Ｅ１５の様に表記する）でイオン注入する。その後、レジストマスクＰＲ１は除去する。
【００３３】
図１Ｃに示すように、ＰＭＯＳトランジスタ領域をレジストマスクＰＲ２で覆い、ＮＭＯＳトランジスタ領域を露出する。この工程までは、公知の工程であり、公知の任意の他の工程に置き換えることもできる。
【００３４】
図１Ｄに示すように、ｎ型不純物を深く、高濃度にイオン注入し、低抵抗ソース／ドレイン領域ＳＤｎを形成すると共に、ゲート電極Ｇの上部をアモルファス化する。たとえば、砒素Ａｓを加速エネルギ２０ｋｅＶ、ドーズ量６Ｅ１５でイオン注入する。または、燐Ｐを加速エネルギ７ｋｅＶ、ドーズ量６Ｅ１５でイオン注入する。アモルファス化のため、さらに中性不純物であるゲルマニウムＧｅを加速エネルギ１５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入してもよい。Ｇｅの代わりにＳｉをイオン注入することもできる。ｎ型不純物としてＰを用いる時は、ゲート電極に与えるダメージが比較的小さいため、ゲート電極の確実なアモルファス化のためにはＧｅのイオン注入を併用することが好ましい。その後、レジストマスクＰＲ２は除去する。
【００３５】
図１Ｅに示すように、サイドウォールスペーサＳＷの少なくとも一部を除去する。上述の様にサイドウォールスペーサをバッファ層と実質的サイドウォールスペーサ層との２層以上の積層構造で形成した場合は、最下層のバッファ層を残し、上層を除去することが好ましい。たとえば、窒化シリコン膜６を熱燐酸でウェットエッチングする。酸化シリコン膜５を残すことにより、エクステンションＥｘｔｎ、ゲート絶縁膜３を保護することができる。
【００３６】
図１Ｆに示すように、窒化シリコン膜を除去したゲート電極を覆うように、例えば窒化シリコン膜のキャップ膜７を、ＰＥＣＶＤ又は低圧（ＬＰ）ＣＶＤで堆積する。ダメージを受けていない健全な窒化シリコン膜７がゲート電極側面、上面を覆う形となる。この状態で不純物活性化及びアモルファス化したゲート電極の再結晶化のための熱処理を例えば１０００℃、０秒間のスパイクアニール又は１１５０℃−１３００℃のミリ秒アニールで行う。アモルファス化したＮＭＯＳトランジスタのシリコンゲート電極がグレイン成長し、体積増加を生じる。ゲート電極の側方、上面が窒化シリコン膜７で拘束されており、かつ、窒化シリコン膜７自体がアニール時に収縮するため、体積増加は下方に向かい、チャネル領域に深さ方向の圧縮応力を印加する。ＰＭＯＳトランジスタにおいては、低抵抗ソース／ドレイン領域形成用のイオン注入をＢのイオン注入で行ない、ゲート電極に与えるダメージを小さくし、アモルファス化の程度を小さくすることにより、再結晶化の影響を抑制する。
【００３７】
図１Ｇに示すように、窒化シリコン膜７をＲＩＥ等の異方性エッチングでエッチバックして、サイドウォールスペーサＳＷに加工する。
【００３８】
図１Ｈに示すように、基板上にＮｉ膜などを堆積し、熱処理を行なってシリサイド反応を生じさせる。未反応金属をウォッシュアウトし、必要に応じて更に熱処理を行う。このようにして。シリコン表面にシリサイド層ＳＬを形成する。その後、公知の多層配線形成工程を行う。
【００３９】
第１の実施例においては、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極側壁上に第１サイドウォールスペーサを形成し、深く高濃度のソース／ドレイン領域を形成した後、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極側壁上の第１サイドウォールスペーサの少なくとも一部を除去し、ゲート電極をキャップ膜で覆い、活性化兼再結晶化のアニールを行い、キャップ膜を異方性エッチングして第２サイドウォールスペーサを形成した。なお、ＮＭＯＳトランジスタの第１サイドウォールスペーサは除去しないとゲート電極再結晶化の際、横方向拡がりが生じるが、ＰＭＯＳトランジスタの第１サイドウォールスペーサは、特に除去しなくてもよい。
【００４０】
図２Ａ−２Ｅ，２Ｐ−２Ｒは、第１の実施例の変形例を示すシリコン基板の概略断面図である。
【００４１】
図２Ａに示すように、図１Ｄに示すＮＭＯＳトランジスタの深いソース／ドレイン領域を形成するイオン注入工程に続き、同一マスクＰＲ２を用いて、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも一部をエッチング除去する。ＰＭＯＳトランジスタのサイドウォールスペーサはフォトレジストマスクＰＲ２で覆われ、エッチングされない。
【００４２】
図では、サイドウォールスペーサＳＷが酸化膜／窒化膜の２層構造で形成され、上層の窒化膜６のみをエッチング除去する場合を示す。サイドウォールスペーサの上層が窒化膜の場合、例えば熱リン酸でウェットエッチングできる。サイドウォールスペーサの上層が酸化膜の場合、例えば希弗酸でウェットエッチングできる。ウェットエッチングに代え、ケミカルドライエッチングを行うこともできる。エクステンションＥｘｔｎ、ゲート絶縁膜３が、サイドウォールスペーサの下層５で覆われた状態を保ち、エッチングから保護される。単層のサイドウォールスペーサの場合は、サイドウォールスペーサを全て除去する。複数層のサイドウォールスペーサを全て除去してもよい。後に形成するキャップ膜の影響が強まる。
【００４３】
図２Ｂに示すように、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも上層を除去した後、ＰＭＯＳトランジスタを覆うフォトレジストマスクＰＲ２を除去する。
【００４４】
図２Ｃに示すように、例えば窒化シリコン膜のキャップ膜７を堆積する。キャップ膜７を酸化シリコン膜／窒化シリコン膜等の積層としてもよい。ＮＭＯＳトランジスタでは、第１の実施例同様、キャップ膜７が酸化膜５を介してゲート電極を包み込む。ＰＭＯＳトランジスタでは、キャップ膜７と酸化膜５の間に窒化膜６が残り、キャップ膜の影響が弱まる。キャップ膜７を形成した後、不純物活性化及びアモルファス化したシリコンゲートの再結晶化のためのスパイクアニール又はミリ秒アニールを行う。ＮＭＯＳトランジスタにおけるシリコンゲート再結晶化の影響は第１の実施例と同様である。ＰＭＯＳトランジスタにおいては、シリコンゲートの再結晶化が生じても、その影響は窒化膜６の存在で弱まるであろう。
【００４５】
図２Ｄに示すように、ＲＩＥによりキャップ膜の窒化膜７をエッチバックし、平坦部上の窒化膜７を除去する。ゲート電極側壁上の窒化膜７のみが残り、ＮＭＯＳトランジスタにおいては酸化膜５、窒化膜７の２層構造のサイドウォールスペーサが形成される。ＰＭＯＳトランジスタにおいては、酸化膜５、窒化膜６、窒化膜７の３層構造のサイドウォールスペーサが形成される。
【００４６】
図２Ｅに示すように、Ｎｉ層を堆積し、熱処理などを行ないシリサイド層ＳＬを形成する。サイドウォールスペーサはシリサイドマスクとして機能する。その後、層間絶縁膜,配線形成工程を行い、所望の多層配線を形成する。
【００４７】
キャップ膜は、ＮＭＯＳトランジスタにおいて垂直方向の圧縮応力を発生させるために必要であるが、ＰＭＯＳトランジスタにおいては不要であり、逆効果を生じる場合もある。ＰＭＯＳトランジスタからキャップ膜を除去してもよい。
【００４８】
図２Ｐに示すように、図２Ａ−２Ｃの工程に続き、キャップ膜７の上に、ＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を露出するフォトレジストマスクＰＲ３を形成する。フォトレジストマスクＰＲ３から露出したキャップ膜７を除去する。
【００４９】
図２Ｑに示すように、フォトレジストマスクＰＲ３を除去し、不純物活性化兼アモルファス化したシリコンゲートの再結晶化のための熱処理を行う。ＰＭＯＳトランジスタ領域では、キャップ膜７が除去されているので、例えゲートシリコンがある程度アモルファス化し、熱処理によって再結晶化しても、応力は上方に逃げる。ＮＭＯＳトランジスタ領域ではキャップ膜７がゲート電極を取り囲むので、ゲートシリコンの再結晶化による体積膨張により、垂直方向下方に向かう圧縮応力が生じる。
【００５０】
図２Ｒに示すように、ＰＭＯＳトランジスタを覆うフォトレジストマスクＰＲ４を形成し、
ＮＭＯＳトランジスタ領域のキャップ膜７を異方性エッチグして、サイドウォールスペーサに加工する。その後フォトレジストマスクＰＲ４は除去する。その後、図２Ｅに示すサリサイド工程他の工程を行う。
【００５１】
第１の実施例においては、ＮＭＯＳトランジスタのチャネルに垂直方向の圧縮応力を印加して特性を向上させるが、ＰＭＯＳトランジスタの特性を改善するための応力印加対策は採られていない。ＰＭＯＳトランジスタにも特性を改善する応力を印加するようにすることができる。
【００５２】
図３Ａ−３Ｌは、第２の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。
【００５３】
図３Ａに示すように、図１Ａに示す工程の後、ゲート電極を覆って、基板上に酸化シリコンのハードマスク膜８を形成する。このハードマスク膜は、基板エッチング、選択的エピタキシャル成長のマスクとして機能する。
【００５４】
図３Ｂに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ５で覆う。
【００５５】
図３Ｃに示すように、フォトレジストマスクＰＲ５をエッチングマスクとして用い、ＰＭＯＳトランジスタ領域のハードマスク膜８をエッチング除去する。ウェットエッチングでもドライエッチングでもよい。この段階で、ｐ型不純物の深く、高濃度のイオン注入を行ない、ＰＭＯＳトランジスタの低抵抗ソース／ドレイン領域を形成してもよい。
【００５６】
図３Ｄに示すように、フォトレジストマスクＰＲ５を除去する。ＮＭＯＳトランジスタ領域は酸化シリコンのハードマスク膜８で覆われた状態である。
【００５７】
図３Ｅに示すように、ＰＭＯＳトランジスタ領域のソース／ドレイン領域をエッチングしてリセスを形成する。ゲートのシリコンもエッチングされる。
【００５８】
図３Ｆに示すように、露出したシリコン表面を清浄化した後、シリコン表面にＳｉ−Ｇｅ混晶の選択的エピタキシャル成長を行う。例えば、Ｓｉのソースガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２），Ｇｅのソースガスとしてゲルマン（ＧｅＨ４）を用い、基板温度５００℃−８００℃のエピタキシャル成長により、Ｓｉ−Ｇｅ混晶を選択的にＳｉ表面上に成長する。ｐ型不純物をその場ドープしてもよい。ソース／ドレイン領域のリセスにＳｉ−Ｇｅ領域９が成長する。Ｓｉ−Ｇｅ混晶は、Ｓｉより大きい格子定数を有し、圧縮応力を内蔵する。ソース／ドレイン領域に挟まれたチャネル領域にチャネル長方向の圧縮応力が印加される。なお、ゲートシリコン上にもＳｉ−Ｇｅ多結晶が成長する。この状態でＰＭＯＳトランジスタ領域にｐ型不純物のイオン注入を行なってもよい。
【００５９】
図３Ｇに示すようにハードマスク膜８をウェットエッチング等により除去する。
【００６０】
図３Ｈに示すように、ＰＭＯＳトランジスタ領域をフォトレジストマスクＰＲ６で覆い、ＮＭＯＳトランジスタ領域にｎ型不純物の高加速エネルギ、高ドーズ量のイオン注入を行ない、低抵抗ソース／ドレイン領域ＳＤｎを形成するとともに、シリコンゲートの上部のアモルファス化を行う。図１Ｄ同様の工程である。
【００６１】
図３Ｉに示すように、ＰＭＯＳトランジスタをフォトレジストマスクＰＲ６で覆った状態で、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも一部（実質的部分）の除去を行う。図２Ａ同様の工程である。その後、フォトレジストマスクＰＲ６は除去する。
【００６２】
図３Ｊに示すように、窒化シリコン膜単層または酸化シリコン膜と窒化シリコン膜の積層でキャップ膜７を形成し、不純物活性化とアモルファス化したゲートシリコンの再結晶化のための熱処理を行う。図２Ｃ同様の工程である。ＮＭＯＳトランジスタのチャネルに深さ方向の圧縮応力が印加される。
【００６３】
図３Ｋに示すように、キャップ膜７を異方性エッチングして、平坦部を除去し、サイドウォールスペーサに加工する。図２Ｄ同様の工程である。
【００６４】
図３Ｌに示すように、例えばＮｉ層を堆積し、シリサイド化の工程を行う。図２Ｅ同様の工程である。その後、多層配線作成工程を行う。
【００６５】
最下層の層間絶縁膜は、通常窒化シリコン等のエッチストッパ膜の上にＰＳＧなどの酸化シリコン膜を堆積して形成する。窒化シリコン膜は成膜方法によって、引っ張りストレス膜とすることも、圧縮応力膜とすることもできる。ＮＭＯＳトランジスタ上には引張応力膜、ＰＭＯＳトランジスタ上には圧縮応力膜を形成すると、エッチストッパとして機能すると共に、ＮＭＯＳトランジスタのチャネル長方向に引張応力、ＰＭＯＳトランジスタのチャネル長方向に圧縮応力を印加することができる。
【００６６】
図４は、第２の実施例による半導体装置（シリサイド層は図示を省略する）において、ＰＭＯＳトランジスタを覆って圧縮応力窒化膜１０ｃ、ＮＭＯＳトランジスタを覆って引張応力窒化膜１０ｔを形成した状態を示す。シリコンソースとしてシラン系材料を用い、熱ＣＶＤで窒化シリコン膜を成膜して、引張応力窒化シリコン膜を成膜することができる。ＰＥ−ＣＶＤを用いて引張応力窒化膜を形成することもできる。ＰＭＯＳトランジスタ領域の引張応力窒化シリコン膜は除去する。次にＰＥＣＶＤにより、又はシリコンソースとしてＣを含む材料を用いて窒化シリコン膜を成膜することにより圧縮応力窒化シリコン膜を成膜することができる。ＮＭＯＳトランジスタ領域上の圧縮応力窒化シリコン膜は除去する。
【００６７】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、成膜方法、エッチング方法、配線形成方法として、特開２００６−１３３２２号、特開２００７−２２７５６５号の発明を実施するための最良の形態の欄に記載された技術を適宜用いてもよい。その他種々の変更、置換、改良、組み合わせ等が可能なことは、当業者に自明であろう。
【図面の簡単な説明】
【００６８】
【図１−１】／
【図１−２】図１Ａ−１Ｈは、第1の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略壇面図である。
【図２−１】／
【図２−２】図２Ａ−２Ｅ，２Ｐ−２Ｒは、第１の実施例の変形例を示すシリコン基板の概略断面図である。
【図３−１】／
【図３−２】／
【図３−３】図３Ａ−３Ｌは、第２の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。
【図４】図４は、ＰＭＯＳトランジスタを覆う圧縮応力窒化膜、ＮＭＯＳトランジスタを覆う引張応力窒化膜を形成した状態を示すＣＭＯＳ型半導体装置の概略断面図である。
【図５】図５は、ゲート長スケーリングに伴う回路特性の変化の例を示すグラフである。
【図６】図６は、ＮＭＯＳ，ＰＭＯＳにおいてキャリアの移動度を向上させる歪の種類をまとめた表である
【図７−１】／
【図７−２】図７Ａ−７Ｇは、サンプルの製作手順を示すシリコン基板の断面図である。
【図８】図８Ａ，８Ｂ、８Ｃ，８Ｄは得られたサンプルの表面及び断面の電子顕微鏡写真である。
【符号の説明】
【００６９】
１ シリコン基板、
２ 素子分離領域、
３ ゲート絶縁膜、
４ 多結晶シリコン膜（ゲート電極）、
５ 酸化シリコン膜、
６ 窒化シリコン膜、
７ キャップ膜、
８ ハードマスク膜、
９ Ｓｉ−Ｇｅ領域、
１０ 絶縁性応力膜。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＳトランジスタのチャネルにストレスを印加する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置に対する、高集積化、高速化の要求が高い。従来は半導体集積回路装置の主構成要素であるＭＯＳ電界効果トランジスタ（ＦＥＴ）を微細化することにより高集積化、高速化が進められてきた。微細化することにより、当然集積度は向上でき、ゲート長が短縮化されることにより動作速度も高くなる。微細化は、設計パターンをレジスト膜に転写するリソグラフィ技術の進歩によって支えられてきた。近年、６５ｎｍノード装置の量産が開始され、開発段階は４５ｎｍノード装置に移行しつつあり、更に３２ｎｍノード装置の開発も始まっている。
【０００３】
なお、半導体基板上のゲート絶縁膜として酸化シリコン膜を用いた電界効果トランジスタが（ゲート電極として、金属でなく、半導体であるシリコンを用いていても）ＭＯＳトランジスタと呼ばれてきた。トランジスタの微細化と共に、ゲート絶縁膜として酸化窒化シリコン膜や、酸化シリコン膜上にＨｆＯ２等の高誘電率絶縁膜を積層した構造等も採用されるようになった。本願においては、酸化シリコン以外のゲート絶縁膜を有するトランジスタもＭＯＳトランジスタと呼ぶ。すなわち、ＭＯＳトランジスタは、絶縁ゲート電極を有する半導体電界効果トランジスタの意味である。
【０００４】
図５に、ゲート長スケーリングに伴う回路特性の変化の例を示す。横軸はゲート長を示し、縦軸は伝播遅延時間（プロパゲーションデレイ）を示す。中空丸印○、中空四角印□で示したプロットは、インバータのゲート長変化に伴う伝播遅延時間の変化を示す。オフ時のリーク電流Ｉｏｆｆの増加を無視した単純スケーリングによる特性○は、ゲート長の減少に伴う伝播遅延時間の短縮化を示している。オン電流Ｉｏｎの増加が寄与していると考えられる。オフ電流Ｉｏｆｆを一定に保つ場合の特性□は、ゲート長が４０ｎｍ程度以下の領域において、ゲート長の短縮化と共に伝播遅延時間が増大してしまっている。寄生抵抗が増大してチャネル抵抗と同程度になり、寄生抵抗の影響が無視できない領域に入ってきていると考えられる。
【０００５】
２入力ＮＡＮＤ回路の場合のオフ電流Ｉｏｆｆ増大を無視した単純スケーリングの場合の特性を中実丸印●に、Ｉｏｆｆ一定の条件の場合を中実四角印■で示す。インバータの場合と同様、オフ時のリーク電流Ｉｏｆｆの増加を許容すれば伝播遅延時間はゲート長の短縮と共に短縮化するが、Ｉｏｆｆを一定に保つ場合の特性は、ゲート長が４０ｎｍ程度以下の領域においては、ゲート長の短縮化と共に伝播遅延時間が増大してしまう。このように、微細化が進んでいく時、もはや単純なスケーリングでは回路特性を向上できなくなることが判る。このような特性劣化を容認しつつ、チップサイズ縮小の要請などから継続的にデバイスサイズを縮小していくことは必要不可欠である。
【０００６】
ゲート長スケーリング時に、トランジスタ特性を向上する技術が求められている。１つの可能性が歪トランジスタである。トランジスタのチャネル領域に歪を導入することにより、キャリアの移動度を向上させ、トランジスタの特性を向上させることが可能である。
【０００７】
図６は、キャリアの移動度を向上させる歪の種類を、ＮＭＯＳトランジスタ（電子），ＰＭＯＳトランジスタ（正孔）それぞれのゲート長（チャネル長）方向、ゲート幅（チャネル幅）方向、深さ方向でまとめた表である（特開２００６‐１３３２２号より引用）。ＮＭＯＳトランジスタは、ゲート長方向の引っ張り歪、ゲート幅方向の引っ張り歪、深さ方向の圧縮歪により特性が向上する。ＰＭＯＳトランジスタは、ゲート長方向の圧縮歪、ゲート幅方向の引っ張り歪、深さ方向の引っ張り歪により特性が向上する。
【０００８】
特開２００６‐１３３２２号は、エッチストッパとして、ＮＭＯＳトランジスタ上には熱ＣＶＤ等により成膜したＳｉＮ膜等の引っ張り応力膜を形成し、ＰＭＯＳトランジスタ上にはＰＥ−ＣＶＤ（プラズマ促進化学気相堆積）等により成膜したＳｉＮ膜等の圧縮応力膜を形成し、必要に応じて応力を選択的に解放することを提案する。応力膜の形状を調整することにより、応力方向を調整することもできる。
【０００９】
ゲート長方向に引っ張り歪を与える構成として、シリコン基板のソース／ドレイン領域をエッチングして掘り込み、シリコンより格子定数の小さいＳｉ−Ｃ（又は微量のＧｅを添加したＳｉ−Ｃ−Ｇｅ）混晶をエピタキシャル成長して、チャネル領域を両側から引張る技術が知られている。ゲート長方向に圧縮歪を与える構成として、シリコン基板のソース／ドレイン領域をエッチングして掘り込み、シリコンより格子定数の大きいＳｉ−Ｇｅ混晶をエピタキシャル成長して、チャネル領域を両側から圧縮する技術が知られている。
【００１０】
特開２００７−２２７５６５号は、ＮＭＯＳトランジスタのソース／ドレイン領域にＳｉとＣを含む混晶のエピタキシャル層を成長し，その後ＰＭＯＳトランジスタのソース／ドレイン領域にＳｉとＧｅを含む混晶のエピタキシャル層を成長すること等を提案する。
【００１１】
２種類の異なる材料の選択的エピタキシャル成長を行うと、ＣＭＯＳ型半導体装置の製造工程の付加が大きくなる。ＰＭＯＳトランジスタのソース／ドレイン領域にはＳｉ−Ｇｅ混晶をエピタキシャル成長してチャネルに圧縮応力を印加する場合、ＮＭＯＳトランジスタにはエピタキシャル成長以外の手段で引張応力を印加する技術が求められている。
【００１２】
【特許文献１】特開２００６−１３３２２号公報
【特許文献２】特開２００７−２２７５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は，応力を利用して性能を向上した半導体装置を提供することである。
【００１４】
本発明の他の目的は，ＮＭＯＳトランジスタのチャネル領域に垂直方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の１観点によれば，
（ａ）シリコン基板のＮＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成する工程と、
（ｂ）前記ゲート電極側壁上に第１サイドウォールスペーサを形成する工程と、
（ｃ）前記ＮＭＯＳトランジスタ領域にイオン注入を行ない、前記第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成するとともに、前記ゲート電極の上部をアモルファス化する工程と、
（ｄ）前記第１サイドウォールスペーサの少なくとも一部を除去する工程と、
（ｅ）前記ゲート電極を覆ってキャップ膜を形成する工程と、
（ｆ）前記低抵抗ソース／ドレイン領域の活性化及び前記アモルファス化されたゲート電極の再結晶化を行う熱処理を行なう工程と、
（ｇ）前記キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１６】
ＮＭＯＳトランジスタのゲート電極からチャネル領域に効率的に印加される深さ方向の圧縮応力により、ＮＭＯＳトランジスタの性能が向上する。
【発明を実施するための最良の形態】
【００１７】
ＭＯＳトランジスタのゲート電極は、多くの場合、多結晶シリコン膜で形成される。多結晶シリコンのゲート電極をイオン注入でアモルファス化し、その後熱処理して再結晶化させると、再結晶化の際のグレイン成長により体積が膨張し、ゲート電極下方のチャネル領域に深さ方向の圧縮応力を印加できる可能性がある。
【００１８】
本発明者は、シリコン基板上に多結晶シリコンのゲート電極を形成し、アモルファス化し、さらに再結晶化して結果を考察した。
【００１９】
図７Ａ−７Ｇは、ＣＭＯＳ型半導体装置のサンプルの作成手順を示すシリコン基板の断面図である。
【００２０】
図７Ａに示すように、活性領域を形成したシリコン基板６１を準備する。なお、活性領域を画定する素子分離領域は図示していない。右側がＰＭＯＳトランジスタ領域であり、左側がＮＭＯＳトランジスタ領域である。活性領域表面を熱酸化して、ゲート絶縁膜６３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜６４を堆積する。フォトレジストパターンをエッチングマスクとして用いて多結晶シリコン膜６４（及びゲート絶縁膜６３）をエッチングし、ＮＭＯＳトランジスタのゲート電極Ｇｎ、ＰＭＯＳトランジスタのゲート電極Ｇｐ（ゲート電極Ｇと総称することもある）にパターニングする。フォトレジストマスクでＰＭＯＳトランジスタ領域、ＮＭＯＳトランジスタ領域を分け、所定導電型の不純物注入を行ない、ｎ型エクステンション領域Ｅｘｔｎ、ｐ型エクステンション領域Ｅｘｔｐを形成する。添字ｐはＰＭＯＳトランジスタの構成要素を示し、添字ｎはＮＭＯＳトランジスタの構成要素を示す。ゲート電極Ｇを覆ってシリコン基板６１上にバッファ酸化シリコン膜６５、サイドウォールスペーサ用窒化シリコン膜６６をＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）により異方性エッチングを行って、ゲート電極側壁上にのみサイドウォールスペーサＳＷを残す。
【００２１】
図７Ｂに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ１で覆い、ＰＭＯＳトランジスタ領域にｐ型不純物Ｂを高濃度で深くイオン注入し、低抵抗ソース／ドレイン領域ＳＤｐを形成する。Ｂは原子半径が小さい原子であるので、イオン注入によって与えるダメージは小さい。その後、フォトレジストマスクＰＲ１は除去する。
【００２２】
図７Ｃに示すように、ＰＭＯＳトランジスタ領域をフォトレジストマスクＰＲ２で覆い、ＮＭＯＳトランジスタ領域にｎ型不純物Ａｓを高濃度で深くイオン注入し、低抵抗ソース／ドレイン領域ＳＤｎを形成する。Ａｓは、Ｓｉより原子半径の大きな原子であり、イオン注入によって与えるダメージは大きい。ここでは、積極的にゲート電極Ｇｎの上部をアモルファス化するイオン注入を行なう。その後、フォトレジストマスクＰＲ２は除去する。
【００２３】
図７Ｄに示すように、ゲート電極を覆って、基板上にバッファＳｉＯ２膜６７、ＳｉＮ膜６８をＣＶＤで積層し、キャップ膜を形成する。キャップ膜（特にＳｉＮ膜６８）は、アモルファス化したＮＭＯＳゲート電極をアニールによって再結晶化する際、ゲート電極を側方、上方から拘束し、結晶化するゲート電極が体積膨張すると、チャネルに垂直方向の圧縮応力を有効に伝えるための層である。
【００２４】
図７Ｅに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ３で覆い、ＰＭＯＳトランジスタ領域のＳｉＮ膜６８を熱リン酸でウェットエッチングして除去する。Ｂのイオン注入によりシリコンゲートが受けるダメージは比較的小さいが、若干アモルファス化することも考えられる。ＰＭＯＳトランジスタにおいて、ゲート電極が再結晶化し、下方のチャネルに圧縮応力を印加すると、図６の表から判るように、キャリアの移動度が低下して性能を低下することになる。このため、ＰＭＯＳトランジスタからはＳｉＮ膜６８を除去した。バッファＳｉＯ２膜６７は残して、エクステンションＥｘｔｐ及びゲート絶縁膜を保護する。
【００２５】
図７Ｆに示すように、スパイクアニールによる熱処理を行い、不純物を活性化すると共に、アモルファス化したゲート電極を再結晶化する。ゲート電極のアモルファス化したシリコンがグレイン成長して、ポリシリコンに結晶化する。ＮＭＯＳトランジスタにおいては、体積膨張するゲート電極がＳｉＮ膜６８により上方、側方を束縛されているので、下方に膨張しようとし、チャネルに圧縮応力を印加し、チャネル歪を発生するであろう。ＰＭＯＳトランジスタにおいては、アモルファス化の程度も低く、ＳｉＮ膜６８が除去されているので、ゲート電極が多少体積膨張しても、上方に伸張することが容易であり、実質的に垂直方向の圧縮応力は生じず、チャネル歪は発生しないであろう。
【００２６】
図７Ｇに示すように、キャップ膜のＳｉＮ膜６８、バッファＳｉＯ２膜６７をウェットエッチングで除去する。窒化膜は熱リン酸で除去し、酸化膜は希弗酸で除去する。この段階でキャップ膜を除去しても、導入されたチャネル歪は保持される。
【００２７】
図８Ａ，８Ｂは得られたサンプルの表面の電子顕微鏡写真である。ＰＭＯＳトランジスタにおいてはゲート電極がサイドウォールスペーサから突出しているように見えるが、ＮＭＯＳトランジスタにおいては、ゲート電極の上方への突出は小さい。キャップ膜が上方を抑制していたためであろう。
【００２８】
図８Ｃ，８Ｄはサンプルの断面の電子顕微鏡写真を示す。ＰＭＯＳトランジスタのゲート電極は高さ方向に亘って幅はほぼ一定であるが、ＮＭＯＳトランジスタのゲート電極は上部が横方向に拡がっている。体積膨張によってゲート電極が横方向に拡がったと考えられる。横方向に体積膨張が生じることは、垂直方向の圧縮応力は効率的に生じていないことを示す。
【００２９】
本発明者は、ＮＭＯＳトランジスタのゲート電極上部の横方向拡がりの原因を以下のように考えた。イオン注入によって、ＮＭＯＳトランジスタのゲート電極がダメージを受けアモルファス化する際、サイドウォールスペーサもダメージを受ける。ダメージを受けたサイドウォールスペーサは、ゲート電極を側面から拘束する能力が低下し、ゲート電極の横方向拡がりを許したのであろう。そこで、ダメージを受けたサイドウォールスペーサは除去し、健全なキャップ膜を形成してから、熱処理を行ってアモルファス化したゲート電極を再結晶化することを考えた。
【００３０】
図１Ａ−１Ｈは、第1の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。
【００３１】
図１Ａに示すように、シリコン基板1に活性領域を取り囲むトレンチをエッチングし、酸化シリコン膜等を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成する。選択的にイオン注入を行い、活性領域にｐ型ウェルＰＷ，ｎ型ウェルＮＷを形成する。活性領域表面に熱酸化膜等によるゲート絶縁膜３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜４を堆積する。レジストパターン（必要に応じてハードマスクを併用する）を用いて多結晶シリコン膜４（及びゲート絶縁膜３）をエッチングし、ゲート電極Ｇをパターニングする。選択的に不純物をイオン注入し、ＮＭＯＳ用エクステンションＥｘｔｎ、ＰＭＯＳ用エクステンションＥｘｔｐを形成する。ゲート電極を覆って基板上に、薄いバッファ酸化シリコン膜５とサイドウォールスペーサ用窒化シリコン膜６を堆積し、リアクティブイオンエッチング（ＲＩＥ）等による異方性エッチングを行い、平坦部上の窒化膜６、酸化膜５を除去し、ゲート電極Ｇ側壁上にサイドウォールスペーサＳＷを残す。
【００３２】
図１Ｂに示すように、ＮＭＯＳトランジスタ領域をレジストマスクＰＲ１で覆い、ＰＭＯＳトランジスタ領域にｐ型不純物を深く、高不純物濃度にイオン注入し、低抵抗ソース／ドレイン領域ＳＤｐを形成する。たとえばボロンＢを加速エネルギ３ｋｅＶ、ドーズ量５×１０１５ｃｍ−２（以下、５Ｅ１５の様に表記する）でイオン注入する。その後、レジストマスクＰＲ１は除去する。
【００３３】
図１Ｃに示すように、ＰＭＯＳトランジスタ領域をレジストマスクＰＲ２で覆い、ＮＭＯＳトランジスタ領域を露出する。この工程までは、公知の工程であり、公知の任意の他の工程に置き換えることもできる。
【００３４】
図１Ｄに示すように、ｎ型不純物を深く、高濃度にイオン注入し、低抵抗ソース／ドレイン領域ＳＤｎを形成すると共に、ゲート電極Ｇの上部をアモルファス化する。たとえば、砒素Ａｓを加速エネルギ２０ｋｅＶ、ドーズ量６Ｅ１５でイオン注入する。または、燐Ｐを加速エネルギ７ｋｅＶ、ドーズ量６Ｅ１５でイオン注入する。アモルファス化のため、さらに中性不純物であるゲルマニウムＧｅを加速エネルギ１５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入してもよい。Ｇｅの代わりにＳｉをイオン注入することもできる。ｎ型不純物としてＰを用いる時は、ゲート電極に与えるダメージが比較的小さいため、ゲート電極の確実なアモルファス化のためにはＧｅのイオン注入を併用することが好ましい。その後、レジストマスクＰＲ２は除去する。
【００３５】
図１Ｅに示すように、サイドウォールスペーサＳＷの少なくとも一部を除去する。上述の様にサイドウォールスペーサをバッファ層と実質的サイドウォールスペーサ層との２層以上の積層構造で形成した場合は、最下層のバッファ層を残し、上層を除去することが好ましい。たとえば、窒化シリコン膜６を熱燐酸でウェットエッチングする。酸化シリコン膜５を残すことにより、エクステンションＥｘｔｎ、ゲート絶縁膜３を保護することができる。
【００３６】
図１Ｆに示すように、窒化シリコン膜を除去したゲート電極を覆うように、例えば窒化シリコン膜のキャップ膜７を、ＰＥＣＶＤ又は低圧（ＬＰ）ＣＶＤで堆積する。ダメージを受けていない健全な窒化シリコン膜７がゲート電極側面、上面を覆う形となる。この状態で不純物活性化及びアモルファス化したゲート電極の再結晶化のための熱処理を例えば１０００℃、０秒間のスパイクアニール又は１１５０℃−１３００℃のミリ秒アニールで行う。アモルファス化したＮＭＯＳトランジスタのシリコンゲート電極がグレイン成長し、体積増加を生じる。ゲート電極の側方、上面が窒化シリコン膜７で拘束されており、かつ、窒化シリコン膜７自体がアニール時に収縮するため、体積増加は下方に向かい、チャネル領域に深さ方向の圧縮応力を印加する。ＰＭＯＳトランジスタにおいては、低抵抗ソース／ドレイン領域形成用のイオン注入をＢのイオン注入で行ない、ゲート電極に与えるダメージを小さくし、アモルファス化の程度を小さくすることにより、再結晶化の影響を抑制する。
【００３７】
図１Ｇに示すように、窒化シリコン膜７をＲＩＥ等の異方性エッチングでエッチバックして、サイドウォールスペーサＳＷに加工する。
【００３８】
図１Ｈに示すように、基板上にＮｉ膜などを堆積し、熱処理を行なってシリサイド反応を生じさせる。未反応金属をウォッシュアウトし、必要に応じて更に熱処理を行う。このようにして。シリコン表面にシリサイド層ＳＬを形成する。その後、公知の多層配線形成工程を行う。
【００３９】
第１の実施例においては、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極側壁上に第１サイドウォールスペーサを形成し、深く高濃度のソース／ドレイン領域を形成した後、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極側壁上の第１サイドウォールスペーサの少なくとも一部を除去し、ゲート電極をキャップ膜で覆い、活性化兼再結晶化のアニールを行い、キャップ膜を異方性エッチングして第２サイドウォールスペーサを形成した。なお、ＮＭＯＳトランジスタの第１サイドウォールスペーサは除去しないとゲート電極再結晶化の際、横方向拡がりが生じるが、ＰＭＯＳトランジスタの第１サイドウォールスペーサは、特に除去しなくてもよい。
【００４０】
図２Ａ−２Ｅ，２Ｐ−２Ｒは、第１の実施例の変形例を示すシリコン基板の概略断面図である。
【００４１】
図２Ａに示すように、図１Ｄに示すＮＭＯＳトランジスタの深いソース／ドレイン領域を形成するイオン注入工程に続き、同一マスクＰＲ２を用いて、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも一部をエッチング除去する。ＰＭＯＳトランジスタのサイドウォールスペーサはフォトレジストマスクＰＲ２で覆われ、エッチングされない。
【００４２】
図では、サイドウォールスペーサＳＷが酸化膜／窒化膜の２層構造で形成され、上層の窒化膜６のみをエッチング除去する場合を示す。サイドウォールスペーサの上層が窒化膜の場合、例えば熱リン酸でウェットエッチングできる。サイドウォールスペーサの上層が酸化膜の場合、例えば希弗酸でウェットエッチングできる。ウェットエッチングに代え、ケミカルドライエッチングを行うこともできる。エクステンションＥｘｔｎ、ゲート絶縁膜３が、サイドウォールスペーサの下層５で覆われた状態を保ち、エッチングから保護される。単層のサイドウォールスペーサの場合は、サイドウォールスペーサを全て除去する。複数層のサイドウォールスペーサを全て除去してもよい。後に形成するキャップ膜の影響が強まる。
【００４３】
図２Ｂに示すように、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも上層を除去した後、ＰＭＯＳトランジスタを覆うフォトレジストマスクＰＲ２を除去する。
【００４４】
図２Ｃに示すように、例えば窒化シリコン膜のキャップ膜７を堆積する。キャップ膜７を酸化シリコン膜／窒化シリコン膜等の積層としてもよい。ＮＭＯＳトランジスタでは、第１の実施例同様、キャップ膜７が酸化膜５を介してゲート電極を包み込む。ＰＭＯＳトランジスタでは、キャップ膜７と酸化膜５の間に窒化膜６が残り、キャップ膜の影響が弱まる。キャップ膜７を形成した後、不純物活性化及びアモルファス化したシリコンゲートの再結晶化のためのスパイクアニール又はミリ秒アニールを行う。ＮＭＯＳトランジスタにおけるシリコンゲート再結晶化の影響は第１の実施例と同様である。ＰＭＯＳトランジスタにおいては、シリコンゲートの再結晶化が生じても、その影響は窒化膜６の存在で弱まるであろう。
【００４５】
図２Ｄに示すように、ＲＩＥによりキャップ膜の窒化膜７をエッチバックし、平坦部上の窒化膜７を除去する。ゲート電極側壁上の窒化膜７のみが残り、ＮＭＯＳトランジスタにおいては酸化膜５、窒化膜７の２層構造のサイドウォールスペーサが形成される。ＰＭＯＳトランジスタにおいては、酸化膜５、窒化膜６、窒化膜７の３層構造のサイドウォールスペーサが形成される。
【００４６】
図２Ｅに示すように、Ｎｉ層を堆積し、熱処理などを行ないシリサイド層ＳＬを形成する。サイドウォールスペーサはシリサイドマスクとして機能する。その後、層間絶縁膜,配線形成工程を行い、所望の多層配線を形成する。
【００４７】
キャップ膜は、ＮＭＯＳトランジスタにおいて垂直方向の圧縮応力を発生させるために必要であるが、ＰＭＯＳトランジスタにおいては不要であり、逆効果を生じる場合もある。ＰＭＯＳトランジスタからキャップ膜を除去してもよい。
【００４８】
図２Ｐに示すように、図２Ａ−２Ｃの工程に続き、キャップ膜７の上に、ＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を露出するフォトレジストマスクＰＲ３を形成する。フォトレジストマスクＰＲ３から露出したキャップ膜７を除去する。
【００４９】
図２Ｑに示すように、フォトレジストマスクＰＲ３を除去し、不純物活性化兼アモルファス化したシリコンゲートの再結晶化のための熱処理を行う。ＰＭＯＳトランジスタ領域では、キャップ膜７が除去されているので、例えゲートシリコンがある程度アモルファス化し、熱処理によって再結晶化しても、応力は上方に逃げる。ＮＭＯＳトランジスタ領域ではキャップ膜７がゲート電極を取り囲むので、ゲートシリコンの再結晶化による体積膨張により、垂直方向下方に向かう圧縮応力が生じる。
【００５０】
図２Ｒに示すように、ＰＭＯＳトランジスタを覆うフォトレジストマスクＰＲ４を形成し、
ＮＭＯＳトランジスタ領域のキャップ膜７を異方性エッチグして、サイドウォールスペーサに加工する。その後フォトレジストマスクＰＲ４は除去する。その後、図２Ｅに示すサリサイド工程他の工程を行う。
【００５１】
第１の実施例においては、ＮＭＯＳトランジスタのチャネルに垂直方向の圧縮応力を印加して特性を向上させるが、ＰＭＯＳトランジスタの特性を改善するための応力印加対策は採られていない。ＰＭＯＳトランジスタにも特性を改善する応力を印加するようにすることができる。
【００５２】
図３Ａ−３Ｌは、第２の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。
【００５３】
図３Ａに示すように、図１Ａに示す工程の後、ゲート電極を覆って、基板上に酸化シリコンのハードマスク膜８を形成する。このハードマスク膜は、基板エッチング、選択的エピタキシャル成長のマスクとして機能する。
【００５４】
図３Ｂに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ５で覆う。
【００５５】
図３Ｃに示すように、フォトレジストマスクＰＲ５をエッチングマスクとして用い、ＰＭＯＳトランジスタ領域のハードマスク膜８をエッチング除去する。ウェットエッチングでもドライエッチングでもよい。この段階で、ｐ型不純物の深く、高濃度のイオン注入を行ない、ＰＭＯＳトランジスタの低抵抗ソース／ドレイン領域を形成してもよい。
【００５６】
図３Ｄに示すように、フォトレジストマスクＰＲ５を除去する。ＮＭＯＳトランジスタ領域は酸化シリコンのハードマスク膜８で覆われた状態である。
【００５７】
図３Ｅに示すように、ＰＭＯＳトランジスタ領域のソース／ドレイン領域をエッチングしてリセスを形成する。ゲートのシリコンもエッチングされる。
【００５８】
図３Ｆに示すように、露出したシリコン表面を清浄化した後、シリコン表面にＳｉ−Ｇｅ混晶の選択的エピタキシャル成長を行う。例えば、Ｓｉのソースガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２），Ｇｅのソースガスとしてゲルマン（ＧｅＨ４）を用い、基板温度５００℃−８００℃のエピタキシャル成長により、Ｓｉ−Ｇｅ混晶を選択的にＳｉ表面上に成長する。ｐ型不純物をその場ドープしてもよい。ソース／ドレイン領域のリセスにＳｉ−Ｇｅ領域９が成長する。Ｓｉ−Ｇｅ混晶は、Ｓｉより大きい格子定数を有し、圧縮応力を内蔵する。ソース／ドレイン領域に挟まれたチャネル領域にチャネル長方向の圧縮応力が印加される。なお、ゲートシリコン上にもＳｉ−Ｇｅ多結晶が成長する。この状態でＰＭＯＳトランジスタ領域にｐ型不純物のイオン注入を行なってもよい。
【００５９】
図３Ｇに示すようにハードマスク膜８をウェットエッチング等により除去する。
【００６０】
図３Ｈに示すように、ＰＭＯＳトランジスタ領域をフォトレジストマスクＰＲ６で覆い、ＮＭＯＳトランジスタ領域にｎ型不純物の高加速エネルギ、高ドーズ量のイオン注入を行ない、低抵抗ソース／ドレイン領域ＳＤｎを形成するとともに、シリコンゲートの上部のアモルファス化を行う。図１Ｄ同様の工程である。
【００６１】
図３Ｉに示すように、ＰＭＯＳトランジスタをフォトレジストマスクＰＲ６で覆った状態で、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも一部（実質的部分）の除去を行う。図２Ａ同様の工程である。その後、フォトレジストマスクＰＲ６は除去する。
【００６２】
図３Ｊに示すように、窒化シリコン膜単層または酸化シリコン膜と窒化シリコン膜の積層でキャップ膜７を形成し、不純物活性化とアモルファス化したゲートシリコンの再結晶化のための熱処理を行う。図２Ｃ同様の工程である。ＮＭＯＳトランジスタのチャネルに深さ方向の圧縮応力が印加される。
【００６３】
図３Ｋに示すように、キャップ膜７を異方性エッチングして、平坦部を除去し、サイドウォールスペーサに加工する。図２Ｄ同様の工程である。
【００６４】
図３Ｌに示すように、例えばＮｉ層を堆積し、シリサイド化の工程を行う。図２Ｅ同様の工程である。その後、多層配線作成工程を行う。
【００６５】
最下層の層間絶縁膜は、通常窒化シリコン等のエッチストッパ膜の上にＰＳＧなどの酸化シリコン膜を堆積して形成する。窒化シリコン膜は成膜方法によって、引っ張りストレス膜とすることも、圧縮応力膜とすることもできる。ＮＭＯＳトランジスタ上には引張応力膜、ＰＭＯＳトランジスタ上には圧縮応力膜を形成すると、エッチストッパとして機能すると共に、ＮＭＯＳトランジスタのチャネル長方向に引張応力、ＰＭＯＳトランジスタのチャネル長方向に圧縮応力を印加することができる。
【００６６】
図４は、第２の実施例による半導体装置（シリサイド層は図示を省略する）において、ＰＭＯＳトランジスタを覆って圧縮応力窒化膜１０ｃ、ＮＭＯＳトランジスタを覆って引張応力窒化膜１０ｔを形成した状態を示す。シリコンソースとしてシラン系材料を用い、熱ＣＶＤで窒化シリコン膜を成膜して、引張応力窒化シリコン膜を成膜することができる。ＰＥ−ＣＶＤを用いて引張応力窒化膜を形成することもできる。ＰＭＯＳトランジスタ領域の引張応力窒化シリコン膜は除去する。次にＰＥＣＶＤにより、又はシリコンソースとしてＣを含む材料を用いて窒化シリコン膜を成膜することにより圧縮応力窒化シリコン膜を成膜することができる。ＮＭＯＳトランジスタ領域上の圧縮応力窒化シリコン膜は除去する。
【００６７】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、成膜方法、エッチング方法、配線形成方法として、特開２００６−１３３２２号、特開２００７−２２７５６５号の発明を実施するための最良の形態の欄に記載された技術を適宜用いてもよい。その他種々の変更、置換、改良、組み合わせ等が可能なことは、当業者に自明であろう。
【図面の簡単な説明】
【００６８】
【図１−１】／
【図１−２】図１Ａ−１Ｈは、第1の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略壇面図である。
【図２−１】／
【図２−２】図２Ａ−２Ｅ，２Ｐ−２Ｒは、第１の実施例の変形例を示すシリコン基板の概略断面図である。
【図３−１】／
【図３−２】／
【図３−３】図３Ａ−３Ｌは、第２の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。
【図４】図４は、ＰＭＯＳトランジスタを覆う圧縮応力窒化膜、ＮＭＯＳトランジスタを覆う引張応力窒化膜を形成した状態を示すＣＭＯＳ型半導体装置の概略断面図である。
【図５】図５は、ゲート長スケーリングに伴う回路特性の変化の例を示すグラフである。
【図６】図６は、ＮＭＯＳ，ＰＭＯＳにおいてキャリアの移動度を向上させる歪の種類をまとめた表である
【図７−１】／
【図７−２】図７Ａ−７Ｇは、サンプルの製作手順を示すシリコン基板の断面図である。
【図８】図８Ａ，８Ｂ、８Ｃ，８Ｄは得られたサンプルの表面及び断面の電子顕微鏡写真である。
【符号の説明】
【００６９】
１ シリコン基板、
２ 素子分離領域、
３ ゲート絶縁膜、
４ 多結晶シリコン膜（ゲート電極）、
５ 酸化シリコン膜、
６ 窒化シリコン膜、
７ キャップ膜、
８ ハードマスク膜、
９ Ｓｉ−Ｇｅ領域、
１０ 絶縁性応力膜。
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板のＮＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成する工程と、
（ｂ）前記ゲート電極側壁上に第１サイドウォールスペーサを形成する工程と、
（ｃ）前記ＮＭＯＳトランジスタ領域にイオン注入を行ない、前記第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成するとともに、前記ゲート電極の上部をアモルファス化する工程と、
（ｄ）前記第１サイドウォールスペーサの少なくとも一部を除去する工程と、
（ｅ）前記ゲート電極を覆ってキャップ膜を形成する工程と、
（ｆ）前記低抵抗ソース／ドレイン領域の活性化及び前記アモルファス化されたゲート電極の再結晶化を行う熱処理を行なう工程と、
（ｇ）前記キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｃ）が、ｎ型不純物と中性不純物をイオン注入する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１サイドウォールスペーサが２層構成であり、前記工程（ｄ）が上層を除去するが、下層を残す請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｄ）がウェットエッチングである請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）がケミカルドライエッチングである請求項３記載の半導体装置の製造方法。
【請求項１】
（ａ）シリコン基板のＮＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成する工程と、
（ｂ）前記ゲート電極側壁上に第１サイドウォールスペーサを形成する工程と、
（ｃ）前記ＮＭＯＳトランジスタ領域にイオン注入を行ない、前記第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成するとともに、前記ゲート電極の上部をアモルファス化する工程と、
（ｄ）前記第１サイドウォールスペーサの少なくとも一部を除去する工程と、
（ｅ）前記ゲート電極を覆ってキャップ膜を形成する工程と、
（ｆ）前記低抵抗ソース／ドレイン領域の活性化及び前記アモルファス化されたゲート電極の再結晶化を行う熱処理を行なう工程と、
（ｇ）前記キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｃ）が、ｎ型不純物と中性不純物をイオン注入する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１サイドウォールスペーサが２層構成であり、前記工程（ｄ）が上層を除去するが、下層を残す請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｄ）がウェットエッチングである請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）がケミカルドライエッチングである請求項３記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図２−１】
【図２−２】
【図３−１】
【図３−２】
【図３−３】
【図４】
【図５】
【図６】
【図７−１】
【図７−２】
【図８】
【図１−２】
【図２−１】
【図２−２】
【図３−１】
【図３−２】
【図３−３】
【図４】
【図５】
【図６】
【図７−１】
【図７−２】
【図８】
【公開番号】特開２００９−１６４２２２（Ｐ２００９−１６４２２２Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００７−３４００４６（Ｐ２００７−３４００４６）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]