半導体装置および半導体装置の製造方法
【課題】異なる深さに位置する導電層を露出させた接続孔を有する半導体装置において、浅い導電層の過剰なエッチングを防止し、半導体装置の歩留まりの向上を図る。
【解決手段】第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。
【解決手段】第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ひとつの接続孔内に高さの異なる導電層を露出させた構成を有する半導体装置、およびその半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩ等の半導体装置は、微細プロセスの導入により高集積化することで小型化や高性能化を実現しており、この高集積化された半導体装置では、多層配線の層間接続構造において、その所要面積を低減するために構造の工夫がなされてきた。例えば特許文献１には、シェアードコンタクト構造を取り入れた半導体装置が開示されており、高さの異なる導電材料層をひとつの接続孔で共通に接続することによって、多層配線の層間接続を行なっている。これにより、導電材料層ごとに接続孔を設ける構造に比べて、シェアードコンタクト構造では所要面積を低減でき、高集積化を達成することが可能となる。
【０００３】
シェアードコンタクト構造の接続孔を開口する工程は、次のように行なわれる。まず、リソグラフィーを行ない、高さの異なる導電材料層の両方に重なる開口パターンを有するレジストパターンを形成する。次に、浅い導電材料層が露出するまで、そのレジストパターンをマスクにして層間絶縁膜をエッチングする。続いて、深い導電材料層が露出するまで、先に露出した浅い導電材料層をマスクとして周囲の層間絶縁膜をエッチングする。以上のようにして、ひとつのレジストパターンを使用した層間絶縁膜のエッチングを行ない、ひとつの接続孔内に高さの異なる導電材料層を露出させたシェアードコンタクト構造が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１９９５８６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のシェアードコンタクト構造の接続孔を開口する工程では、層間絶縁膜のエッチング中に、先に露出した浅い導電材料層がプラズマに長時間曝されるため、浅い導電材料層への過剰なエッチングが発生する。その結果、接続孔の側壁に金属系の堆積物が生成される。この金属系の堆積物はアッシングや薬液後処理による剥離ができずに残存し、パーティクルが生成されるので、歩留まり低下の問題点が生じる。さらに、この浅い導電材料層への過剰なエッチングにより導電材料層が完全に突き抜ける場合もある。この場合、接続孔内に最終的な金属を埋め込んだ際に導電材料層の側面しか接触できず、抵抗増大の問題点が生じる。
【０００６】
そこで本技術は、ひとつの接続孔内に高さの異なる導電材料層を露出させた構成において、浅い導電材料層への過剰なエッチングを抑制して、歩留まりの向上が図られた半導体装置を提供することを目的とする。また本技術は、この半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本技術の半導体装置は、第１導電層および第１導電層よりも深く配置された第２導電層を有する基板と、大径凹部および小径凹部からなる接続孔とを備える。大径凹部は、基板の一主面側に第１導電層および第２導電層に重なる大きさの開口を有し、底部の一部に第１導電層が露出される。小径凹部は、大径凹部の底部から掘り下げて延設され、底部に第２導電層が露出される。このような大径凹部および小径凹部からなる接続孔内に、第１導電層と第２導電層を接続する導電部材が設けられる。
【０００８】
また本技術は、上述した構成の半導体装置の製造方法でもあり、次の手順を含む。第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。以上の手順により、上述した構成の半導体装置が得られる。
【０００９】
以上のような構成の半導体装置およびその製造方法では、接続孔を構成する大径凹部および小径凹部の形成において、大径レジストパターンおよび小径レジストパターンをマスクとしたエッチングを行なう。これにより、異なる深さに配置された第１導電層および第２導電層が接続孔内に露出される。この際、大径凹部の底部に露出した第１導電層をマスクとしたエッチングではなく、第１導電層を覆う独自の小径レジストパターンをマスクとしたエッチングを行なう。したがって、第１導電層が過剰にエッチング雰囲気に長時間曝されることを抑制し、第１導電層が過剰にエッチングされることを防止できる。
【発明の効果】
【００１０】
以上の結果、本技術によれば、異なる深さに位置する第１導電層および第２導電層が露出された接続孔の形成において、第２導電層よりも浅い位置の第１導電層への過剰なエッチングが防止できる。そして、第１導電層への過剰なエッチングによる膜減りが防止され、第１導電層の導電性、および第１導電層と埋込部材との接続を確保することが可能となる。この結果、半導体装置の歩留まりの向上を図ることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の構成を示す要部断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図３】第１実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図４】第２実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図５】第２実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図６】第３実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図７】第３実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図８】第４実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図９】第４実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図１０】第５実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図１１】第５実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図１２】第６実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図１３】第６実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図１４】第７実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図１５】第７実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【発明を実施するための形態】
【００１２】
以下本技術の実施形態について図面を参照して、次に示す順に説明する。
１．第１実施形態（半導体装置の構成）
２．第１実施形態（先に形成した大径凹部の底部に露出した第１配線を小径レジストパターンで覆う製造方法）
３．第２実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）
４．第３実施形態（層間絶縁膜をエッチングストッパとしてエッチングを途中止めする製造方法）
５．第４実施形態（エッチングを途中止めして形成された凹部内に埋込部材を埋め込む製造方法）
６．第５実施形態（先に形成した小径凹部内に第２配線を覆うレジスト材料を残す製造方法）
７．第６実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）
８．第７実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めし、ハードマスクを使用する製造方法）
なお、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１３】
＜１．第１実施形態（半導体装置の構成）＞
図１は、第１実施形態の半導体装置の構成を示す要部断面図である。以下、この要部断面図に基づいて、第１実施形態の半導体装置の詳細な構成を説明する。
【００１４】
図１に示す半導体装置１は、第１基板１０と第２基板２０とがその間に狭持された接合部３０によって貼り合わせられた基板を備えている。第１基板１０は内部に第１配線１２を有し、第２基板２０は内部に第２配線２２を有している。さらに、第１基板１０の第１配線１２と第２基板２０の第２配線２２とが、第１基板１０を貫通して設けられた接続孔４０を介して接続されている。なおここで第１配線および第２配線は導電層の形態のひとつである。第１実施形態においては、接続孔４０の構成および製造方法が特徴的である。以下、半導体装置１の構成の詳細を第１基板１０、第２基板２０、接合部３０の順に説明する。
【００１５】
［第１基板１０］
第１基板１０は、半導体層１１と、半導体層１１の第２基板２０側に積層された配線層１３とで構成される。
半導体層１１は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層１１における配線層１３との界面側には、ここでの図示を省略したトランジスタのソース／ドレインなどが設けられている。
配線層１３における半導体層１１との界面側には、ここでの図示を省略したトランジスタのゲート電極などが設けられている。これらの電極は例えば酸化シリコンからなる層間絶縁膜１４で覆われており、この層間絶縁膜１４に設けられた溝パターン内に、例えば銅からなる埋込配線が複数設けられている。複数の埋込配線のひとつが第１配線（第１導電層）１２である。またここでの図示を省略したが、これらの埋込配線の一部は、トランジスタのソース／ドレイン、ゲート電極に接続されている。なお配線層１３は多層配線構造であってもよく、その場合、第１配線１２がどの深さの層に設けられていてもよい。
【００１６】
［第２基板２０］
第２基板２０は、第１基板１０と同様に、半導体層２１と、半導体層２１の第１基板１０側に積層された配線層２３とで構成される。
半導体層２１は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層２１における配線層２３との界面側には、ここでの図示を省略したトランジスタのソース／ドレインなどが設けられている。
配線層２３における半導体層２１との界面側には、ここでの図示を省略したトランジスタのゲート電極などが設けられている。これらの電極は例えば酸化シリコンからなる層間絶縁膜２４で覆われており、この層間絶縁膜２４に設けられた溝パターン内に、例えば銅からなる埋込配線が複数設けられている。複数の埋込配線のひとつが第２配線（第２導電層）２２である。またここでの図示を省略したが、これらの埋込配線の一部は、トランジスタのソース／ドレイン、ゲート電極に接続されている。なお配線層２３は多層配線構造であってもよく、その場合、第２配線２２がどの深さの層に設けられていてもよい。
さらにこの第２基板２０には、半導体層２１を貫通して貫通ビア２５が設けられており、配線層２３内の埋込配線の一部に接続されている。この貫通ビア２５は、例えば銅からなる。
【００１７】
［接合部３０］
接合部３０は、接着性を有する膜からなり、第１基板１０と第２基板２０とを貼り合わせている。第１基板１０側の配線層１３と第２基板２０側の配線層２３との間に、この接合部３０が狭持された状態で、第１基板１０と第２基板２０とが貼り合わされている。
【００１８】
［接続孔４０］
接続孔４０は、その底部に第１配線１２と第２配線２２とを露出させる状態で、第１基板１０と接合部３０とを貫通して設けられている。このような接続孔４０は、大径凹部４１と、その大径凹部４１の底部からさらに掘り下げて延設された小径凹部４２とで構成されている。
【００１９】
大径凹部４１の開口は、半導体層１１の露出面（以下、表面１１ａと称する）側に、第１配線１２および第２配線２２に重なる大きさで設けられている。つまり、大径凹部４１の開口は、基板を平面視的に見た場合に第１配線１２および第２配線２２のコンタクト部分を覆う大きさであり、第１配線１２および第２配線２２の一部分に重なっていればよい。また大径凹部４１の深さｔ１は、半導体層１１の表面１１ａから、第１配線１２に到達するまでの深さとなっている。この深さｔ１は、オーバーエッチングにより第１配線１２を多少堀り込んだ深さとなっていてもよい。大径凹部４１の深さｔ１に位置する底部には、第１配線１２と共に層間絶縁膜１４とが露出しており、さらに小径凹部４２の開口が設けられている。つまり、大径凹部４１の深さｔ１に位置する底部は、第１配線１２と層間絶縁膜１４とで構成されている。
【００２０】
一方、小径凹部４２は大径凹部４１の底部から掘り下げて延設されている。小径凹部４２の深さｔ２は、大径凹部４１の底部から、第２配線２２に到達するまでの深さとなっている。小径凹部４２の底部には、第２配線２２が露出している。なお、この小径凹部４２の底部には、第２配線２２に加えて層間絶縁膜２４も合わせて露出していてもよい。
【００２１】
以上のとおり、接続孔４０の深さｔ１に位置する底部は、第１配線１２のみで構成されるのではなく、第１配線１２と共に層間絶縁膜１４とで構成されているところが特徴的である。
【００２２】
さらに接続孔４０内には、第１配線１２と第２配線２２とを接続する導電部材４３が設けられている。つまり導電部材４３は、接続孔４０の異なる深さ位置に露出された第１配線と第２配線とを接続している。このような導電部材４３としては、例えば、接続孔４０を埋め込む埋込金属であってもよく、接続孔４０の内壁に設けられた導電膜であってもよい。
【００２３】
［第１実施形態の半導体装置による効果］
【００２４】
以上説明した第１実施形態の半導体装置１は、接続孔４０の深さｔ１に位置する底部に、第１配線１２と共に層間絶縁膜１４を露出させた構成である。つまり、接続孔４０を構成する小径凹部４２は、大径凹部４１の底部に露出している第１配線１２をマスクとしたエッチングで形成されたものではなく、独自のパターンをマスクとしたエッチングで形成されたものとなっている。
【００２５】
したがって、以降の製造方法の実施形態で詳細に説明するように、この半導体装置１は、深さｔ１に露出させた第１配線１２の過剰なエッチングが防止された接続孔４０を備え、この過剰なエッチングに起因する不具合が防止され、歩留まりの向上が図られたものとなる。
【００２６】
＜２．第１実施形態（先に形成した大径凹部の底部に露出した第１配線を小径レジストパターンで覆う製造方法）＞
上述した第１実施形態の半導体装置１の製造方法を図２および図３の断面工程図に基づいて説明する。
【００２７】
図２Ａに示すように、半導体層１１の一主面側に第１配線１２を含む配線層１３を設けた第１基板１０と、半導体層２１の一主面側上に第２配線２２を含む配線層２３を設けた第２基板２０とを作製する。これらの第１基板１０と第２基板２０とを、配線層１３と配線層２３の間に接合部３０を挟持させて貼り合わせて、貼合せ基板を作製する。
なお、ここまでの工程は、特に手順が限定されることはなく、通常の技術を適用して行なうことができる。これ以降の接続孔を形成する工程が、第１実施形態の特徴的なところである。
【００２８】
図２Ｂに示すように、作製した貼合せ基板における半導体層１１の露出面（表面１１ａ）上に、大径レジストパターン１００を形成する。この大径レジストパターン１００は、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。つまり開口１００ａは、半導体層１１をその表面１１ａ側から平面視的に見た場合に、第１配線１２および第２配線２２のコンタクト部分を覆う位置に形成される。
【００２９】
図２Ｃに示すように、大径レジストパターン１００をマスクにしたエッチングによって、貼合せ基板に大径凹部４１をパターン形成する。この際、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、さらに第１配線１２が露出するまで層間絶縁膜１４をエッチングし、第１配線１２を検知した時点でエッチングを終了する。ここでは、例えばエッチングガスとしてＣＦ４／ＡｒまたはＣＦ４／Ａｒ／Ｏ２を用いたエッチングを行なうが、これに限らない。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１が形成される。
【００３０】
図２Ｄに示すように、半導体層１１の表面１１ａ上に、新たな小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。つまり小径レジストパターン１０２は、大径凹部４１の底部に露出した第１配線１２を完全に覆い、一方、小径レジストパターン１０２に形成された開口１０２ａは、大径凹部４１の底部において、第２配線２２の上部に位置する層間絶縁膜１４を露出させる。
【００３１】
図３Ｅに示すように、小径レジストパターン１０２をマスクにしたエッチングによって、大径凹部４１の底部に小径凹部４２をパターン形成する。この際、第１配線１２を覆う小径レジストパターン１０２をマスクにして層間絶縁膜１４をエッチングし、さらに接合部３０をエッチングして、第２配線２２を検知した時点でエッチングを終了する。ここでは、例えばエッチングガスとして、ＣＦ４／ＡｒまたはＣＦ４／Ａｒ／Ｏ２を用いたエッチングを行なうが、これに限らない。
以上により、大径凹部４１の底部から掘り下げて延設され、底部に第２配線２２が露出された小径凹部４２が形成される。
【００３２】
図３Ｆに示すように、レジストパターン（１０２）を除去する。これにより、底部に第１配線１２および第２配線２２が露出された接続孔４０が完成される。
【００３３】
図３Ｇに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上により、図１を用いて説明した第１実施形態の半導体装置１が得られる。
【００３４】
［第１実施形態の半導体装置の製造方法による効果］
以上説明した第１実施形態の製造方法では、接続孔４０を構成する大径凹部４１および小径凹部４２のパターン形成において、それぞれ異なる大径レジストパターン１００，１０２をマスクとしたエッチングを行なう。小径凹部４２をパターン形成する際には、大径凹部４１の底部に露出した第１配線１２をマスクとしたエッチングではなく、すでに露出された第１配線１２を覆う独自の小径レジストパターン１０２をマスクとしたエッチングを行なう。これにより、第１配線１２が過剰にエッチング雰囲気に曝されることを防止できる。
【００３５】
したがって、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００３６】
また、大径凹部４１および小径凹部４２に対応した２つのレジストパターンを用いたエッチングを行なうので、ひとつのレジストパターンを終始用いてエッチングする場合に比べると、レジスト膜厚が薄くても充分である。これにより接続孔４０形成のためのレジストパターンのパターニング精度が向上し、半導体装置の微細化を図ることが可能になる。
【００３７】
＜３．第２実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）＞
第２実施形態の半導体装置１の製造方法を図４および図５の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００３８】
まず、第１実施形態と同様に、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。これ以降の接続孔４０を形成する工程が、第２実施形態の特徴的なところである。
【００３９】
次に図４Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上にハードマスク層２００を成膜する。このハードマスク層２００は、エッチングによるパーティクルが付着しにくい材料からなり、例えば窒化チタン（ＴｉＮ）を用いる。さらにハードマスク層２００上に、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する大径レジストパターン１００を形成する。
【００４０】
図４Ｂに示すように、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングし、ハードマスク２００ａを形成する。引き続き、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、貼合せ基板に大径凹部４１−２をパターン形成する。この際、第１配線１２に達する前に、半導体層１１のエッチングを終了させ、第１配線１２の上部に半導体層１１および層間絶縁膜１４を残す。ここでは、例えばエッチングガスとして、窒化チタン（ＴｉＮ）からなるハードマスク層２００に対してはＣｌ２／ＢＣｌ３を用いて、シリコン（Ｓｉ）からなる半導体層１１に対してはＣｌ２／Ｏ２を用いたエッチングを行なう。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、第１配線１２の上部にエッチング残膜厚ａを残した大径凹部４１−２を形成する。
【００４１】
図４Ｃに示すように、ハードマスク２００ａ上に、新たに小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１−２の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。
【００４２】
図４Ｄに示すように、小径レジストパターン１０２をマスクとしたエッチングによって、大径凹部４１−２の底部に小径凹部４２−２をパターン形成する。この際、小径レジストパターン１０２をマスクにして半導体層１１、層間絶縁膜１４、および接合部３０を順にエッチングしていき、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。例えば、予めａ＝ｂとなるエッチング時間を設定し、この所定時間が経過した時点でエッチングを終了する。
【００４３】
図５Ｅに示すように、レジストパターン（１０２）を除去する。これにより、第１配線１２を露出させない深さの大径凹部４１−２と、第２配線２２を露出させない深さの小径凹部４２−２とを有し、半導体層１１の表面１１ａ上に大径凹部４１−２の開口に一致するハードマスク２００ａが設けられた状態となる。この状態においては、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になる。
【００４４】
図５Ｆに示すように、ハードマスク２００ａ上からのエッチングにより、大径凹部４１−２の底部および小径凹部４２−２の底部を同時に掘り進める。この際、半導体層１１、層間絶縁膜１４、接合部３０をエッチングして、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、半導体層１１、層間絶縁膜１４、接合部３０が同等のエッチング速度で掘り進められる条件でエッチングを行なう。例えば、エッチングガスとしてＣＦ４／ＡｒまたはＣＦ４／Ａｒ／Ｏ２を用いたエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、底部に第１配線１２および第２配線２２の露出した接続孔４０が完成する。
【００４５】
図５Ｇに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第２実施形態の半導体装置１が完成される。
【００４６】
［第２実施形態の半導体装置の製造方法による効果］
以上説明した第２実施形態の製造方法では、図５Ｅに示すように、まず第１配線１２および第２配線２２を露出させることなく大径凹部４１−２の底部から小径凹部４２−２を延設した形状を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。この状態から、半導体層１１、層間絶縁膜１４、接合部３０を同等のエッチング速度でエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【００４７】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００４８】
さらに第２実施形態の製造方法では、図４Ｂに示すように、第１配線１２に達していない大径凹部４１−２の深さは、図１で説明した底部に第１配線１２が露出している大径凹部４１の深さｔ１よりも小さい。
このため特に、浅い大径凹部４１−２のパターン形成に使用する大径レジストパターン１００のレジスト膜厚をさらに薄くできるので、大径レジストパターン１００の作製において、パターンニング精度が向上する。
加えて、図４Ｃに示すように、浅い大径凹部４１−２が形成された半導体層１１の表面１１ａ上に小径レジストパターン１０２を作製する際、段差の少ないレジスト膜に対してリソグラフィーを行なうので、パターンニング精度がよい。
この結果、半導体装置のさらなる微細化を図ることが可能になる。
【００４９】
＜４．第３実施形態（層間絶縁膜をエッチングストッパとしてエッチングを途中止めする製造方法）＞
第３実施形態の半導体装置１の製造方法を図６および図７の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００５０】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図６Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上にハードマスク層２００を成膜する。さらにハードマスク層２００上に、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する大径レジストパターン１００を形成する。ここまでは第２実施形態と同様の製造方法である。次に説明する大径凹部のパターン形成におけるエッチング終了のタイミングが、第３実施形態の特徴的なところである。
【００５１】
図６Ｂに示すように、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングし、ハードマスク２００ａを形成する。引き続きエッチング条件を変え、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、貼合せ基板に大径凹部４１−３をパターン形成する。この際、層間絶縁膜１４をエッチングストッパとし、層間絶縁膜１４が露出した時点でエッチングを終了させる。これにより、第１配線１２上に層間絶縁膜１４をエッチング残膜厚ａとして残す。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部が半導体層１１と層間絶縁膜１４との界面に位置する大径凹部４１−３を形成する。
【００５２】
図６Ｃに示すように、ハードマスク２００ａ上に、新たに小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１−３の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。
【００５３】
図６Ｄに示すように、小径レジストパターン１０２をマスクとしたエッチングによって、大径凹部４１−３の底部に小径凹部４２−３をパターン形成する。この際、小径レジストパターン１０２をマスクにして層間絶縁膜１４および接合部３０を順にエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第２実施形態と同様に、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（ａ＝ｂ）になるまでエッチングを行なう。
【００５４】
図７Ｅに示すように、レジストパターン（１０２）を除去する。これにより、第１配線１２を露出させない深さの大径凹部４１−３と、第２配線２２を露出させない深さの小径凹部４２−３とを有し、半導体層１１の表面１１ａ上に大径凹部４１−３の開口に一致するハードマスク２００ａが設けられた状態となる。この状態においては、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（ａ＝ｂ）となる。
【００５５】
図７Ｆに示すように、ハードマスク２００ａ上からのエッチングにより、大径凹部４１−３の底部および小径凹部４２−３の底部を同時に掘り進める。この際、層間絶縁膜１４、接合部３０をエッチングし、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、層間絶縁膜１４、接合部３０を同等のエッチング速度で掘り進める条件でエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、底部に第１配線１２および第２配線２２の露出した接続孔４０が完成する。
【００５６】
図７Ｇに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第３実施形態の半導体装置１が完成される。
【００５７】
［第３実施形態の半導体装置の製造方法による効果］
以上説明した第３実施形態の製造方法では、図７Ｅに示すように、まず第１配線１２および第２配線２２を露出させることなく大径凹部４１−３の底部から小径凹部４２−３を延設した形状を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（ａ＝ｂ）になるようエッチングする。この状態から、半導体層１１、層間絶縁膜１４、接合部３０を同等のエッチング速度でエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【００５８】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
【００５９】
さらに第３実施形態の製造方法では、図６Ｂに示すように、大径凹部４１−３のパターン形成において、層間絶縁膜１４をエッチングストッパとして、層間絶縁膜１４が露出した時点でエッチングを終了させる。これにより、制御性よくエッチングを停止できる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００６０】
また第３実施形態の製造方法では、図６Ｂに示すように、第１配線１２に達していない大径凹部４１−２の深さは、図１で説明した底部に第１配線１２が露出している大径凹部４１の深さｔ１よりも小さい。したがって、第２実施形態と同様に、大径レジストパターン１００および小径レジストパターン１０２を形成する際のパターニング精度が向上する。
この結果、半導体装置のさらなる微細化を図ることが可能になる。
【００６１】
＜５．第４実施形態（エッチングを途中止めして形成された凹部内に埋込部材を埋め込む製造方法）＞
第４実施形態の半導体装置１の製造方法を図８および図９の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００６２】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図８Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上にハードマスク層２００を成膜する。このハードマスク層２００は、以後に形成する埋込材料に対してエッチングマスクとなる材料が用いられる。このような材料として、例えば窒化チタン（ＴｉＮ）、または窒化シリコン（ＳｉＮ）があり、ここでは一例として、窒化シリコン（ＳｉＮ）を用いることとする。次にハードマスク層２００上に、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する大径レジストパターン１００を形成する。
【００６３】
図８Ｂに示すように、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングし、ハードマスク２００ａを形成する。引き続き、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、貼合せ基板に大径凹部４１−４をパターン形成する。この際、第１配線１２が露出する前にエッチングを終了し、第１配線１２の上部に半導体層１１、層間絶縁膜１４を残す。図示した例では、層間絶縁膜１４のみを残したが、半導体層１１も合わせて残してもよい。ここでは、例えばエッチングガスとしてＣｌ２／Ｏ２を用いたエッチングを行なう。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部が半導体層１１と層間絶縁膜１４との界面に位置する大径凹部４１−４が形成される。
【００６４】
ここまでは、第３実施形態と同様の製造方法である。次に説明する大径凹部４１−４内を埋め込む工程が、第４実施形態の特徴的なところである。
【００６５】
図８Ｃに示すように、大径凹部４１−４内に埋込部材４００を埋め込んで平坦化する。
埋込部材４００は、次に行なうエッチング工程において、ハードマスク２００ａに対してエッチング選択比の大きい材料とする。このような材料として、例えば酸化シリコン（ＳｉＯ２）を用いる。
【００６６】
図８Ｄに示すように、ハードマスク２００ａ上に、新たな小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１−４の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。
【００６７】
図９Ｅに示すように、小径レジストパターン１０２をマスクとしたエッチングによって、埋込部材４００の埋め込まれた基板に小径凹部４２−４をパターン形成する。この際、小径レジストパターン１０２をマスクにして埋込部材４００をエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。このため、必要に応じて層間絶縁膜１４もエッチングする。
【００６８】
図９Ｆに示すように、レジストパターン（１０２）を除去する。これにより、大径凹部４１−４内に埋込部材４００が設けられ、この埋込部材４００に小径凹部４２−４が設けられ、半導体層１１の表面１１ａ上に大径凹部４１−４の開口に一致するハードマスク２００ａが設けられた状態となる。この状態においては、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になっている。
【００６９】
図９Ｇに示すように、ハードマスク２００ａ上からのエッチングにより、埋込部材４００および小径凹部４２−４の底部を同時に掘り進める。この際、埋込部材４００、層間絶縁膜１４、接合部３０をエッチングして、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、埋込部材４００、層間絶縁膜１４、接合部３０を同等のエッチング速度で掘り進める条件でエッチングを行なう。例えば、エッチングガスとしてＣ４Ｆ８／Ａｒ／Ｏ２を用いたエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、底部に第１配線１２および第２配線２２の露出した接続孔４０が完成する。
【００７０】
図９Ｈに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第４実施形態の半導体装置１が完成される。
【００７１】
［第４実施形態の半導体装置の製造方法による効果］
以上説明した第４実施形態の製造方法では、図９Ｆに示すように、まず第１配線１２および第２配線２２を露出させることなく埋込部材４００に小径凹部４２−４が設けられた形状を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。この状態から、埋込部材４００、層間絶縁膜１４、接合部３０を同等のエッチング速度でエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。したがって、第１配線１２への過剰なエッチングが抑制できる。
【００７２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００７３】
また第４実施形態の製造方法では、大径凹部４１−４に埋込部材４００を埋め込むところが特徴的である。これにより図８Ｄに示すように、ハードマスク２００ａ上に小径レジストパターン１０２を形成する際、埋込部材４００の表面とハードマスク２００ａの表面からなる平坦面上にレジスト膜を成膜できる。段差のないレジスト膜に対してリソグラフィーを行なうので、パターンニング精度が向上し、小型の凹部であっても高精度に形成可能である。
この結果、半導体装置のさらなる微細化を図ることが可能になる。
【００７４】
＜６．第５実施形態（先に形成した小径凹部内に第２配線を覆うレジスト材料を残す製造方法）＞
第５実施形態の半導体装置１の製造方法を図１０および図１１の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００７５】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図１０Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上に、小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、第２配線２２の上部を露出する開口１０２ａを有する。
【００７６】
図１０Ｂに示すように、小径レジストパターン１０２をマスクにしたエッチングによって、貼合せ基板に小径凹部４２−５をパターン形成する。この際、小径レジストパターン１０２をマスクにして半導体層１１、層間絶縁膜１４，接合部３０を順にエッチングし、第２配線２２が露出された時点でエッチングを終了する。エッチング終了後に、小径レジストパターン１０２を除去する。
以上により、底部に第２配線２２が露出した小径凹部４２−５を形成する。
【００７７】
図１０Ｃに示すように、半導体層１１の表面１１ａ上に、大径レジストパターン１００を形成する。この大径レジストパターン１００は、すでに形成された小径凹部４２−５の開口を含む範囲で第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。この大径レジストパターン１００を形成する際には、小径凹部４２−５内に露出された第２配線２２を覆うレジスト材料１００ｂを残す。
【００７８】
図１１Ｄに示すように、大径レジストパターン１００をマスクにしたエッチングによって、貼合せ基板に大径凹部４１−５をパターン形成する。この際、大径レジストパターン１００をマスクにして半導体層１１、層間絶縁膜１４を順にエッチングし、第１配線１２が露出された時点でエッチングを終了する。この大径凹部４１−５を形成するエッチング工程中に、小径凹部４２−５内に残っていたレジスト材料１００ｂは、エッチングされ膜減りしていく。エッチング終了時点において、レジスト材料１００ｂが無くなっていても、一部残っていても構わない。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１を形成する。
【００７９】
図１１Ｅに示すように、レジストパターン１００（図１１Ｄに示す）を除去する。この際、レジスト材料１００ｂ（図１１Ｄに示す）が残っていれば、これも同時に除去する。これにより、底部に第１配線１２および第２配線２２が露出した接続孔４０が完成する。
【００８０】
図１１Ｆに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第５実施形態の半導体装置１が完成される。
【００８１】
［第５実施形態の半導体装置の製造方法による効果］
以上説明した第５実施形態の製造方法では、先に小径凹部４２−５を形成して第２配線２２を露出させ、その後、大径凹部４１−５を形成して第１配線１２を露出させている。よって、第１配線１２が過剰にエッチングされることはない。
さらに大径凹部４１−５をパターン形成するために大径レジストパターン１００を形成した際、小径凹部４２−５の底部に露出された第２配線２２はレジスト材料１００ｂにより覆われた状態である。このように第２配線２２が覆われた状態で、大径レジストパターン１００をマスクにしたエッチングを行ない、第１配線１２が露出されるまでエッチングを行なう。この間、第２配線２２を覆うレジスト材料１００ｂもエッチングされ膜減りするが、エッチング終了または途中までレジスト材料１００ｂが残っているので、第２配線２２が過剰にエッチングされることを抑制できる。
【００８２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００８３】
また第５実施形態の製造方法では、図１１Ｄに示すように、半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを途中止めすることなく１工程で行ない、第１配線１２を露出させる。これに対して、第２実施形態〜第４実施形態の製造方法では、第１配線１２に達する前にエッチングを途中で止め、再度エッチングすることで第１配線１２を露出させる。つまり半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを２工程で行ない、第１配線１２を露出させる。したがって、第５実施形態の製造方法では、第２実施形態〜第４実施形態よりも少ない工程数で半導体装置１を作製できる。
【００８４】
＜７．第６実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）＞
第６実施形態の半導体装置１の製造方法を図１２および図１３の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００８５】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図１２Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上に、小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、第２配線２２の上部を露出する開口１０２ａを有する。
【００８６】
図１２Ｂに示すように、小径レジストパターン１０２をマスクにしたエッチングによって、貼合せ基板に小径凹部４２−６をパターン形成する。この際、小径レジストパターン１０２をマスクにして半導体層１１、層間絶縁膜１４を順にエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。エッチング終了後に、小径レジストパターン１０２を除去する。
以上により、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）となる小径凹部４２−６を形成する。
【００８７】
図１２Ｃに示すように、半導体層１１の表面１１ａ上に、新たに大径レジストパターン１００を形成する。この大径レジストパターン１００は、すでに形成された小径凹部４２−６を含む範囲で第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。
【００８８】
図１３Ｄに示すように、大径レジストパターン１００をマスクにしたエッチングによって、貼合せ基板に大径凹部４１−６をパターン形成すると共に、小径凹部４２−６の底部を掘り進める。この際、大径レジストパターン１００をマスクにして半導体層１１、層間絶縁膜１４、接合部３０をエッチングし、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、半導体層１１、層間絶縁膜１４、接合部３０が同等のエッチング速度で掘り進められる条件でエッチングを行なう。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１−６を形成すると共に、小径凹部４２−６の底部に第２配線２２を露出する。
【００８９】
図１３Ｅに示すように、レジストパターン（１００）を除去する。これにより、底部に第１配線１２および第２配線２２が露出した接続孔４０が完成する。
【００９０】
図１３Ｆに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第６実施形態の半導体装置１が完成される。
【００９１】
［第６実施形態の半導体装置の製造方法による効果］
以上説明した第６実施形態の製造方法では、図１２Ｂに示すように、第１配線１２および第２配線２２を露出させることなく小径凹部４２−６を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【００９２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００９３】
また第６実施形態の製造方法では、図１３Ｄに示すように、半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを途中止めすることなく１工程で行ない、第１配線１２を露出させる。よって、第５実施形態と同様に、このエッチングを２工程で行なう第２実施形態〜第４実施形態よりも少ない工程で半導体装置１を作製できる。
【００９４】
＜８．第７実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めし、ハードマスクを使用する製造方法）＞
第７実施形態の半導体装置１の製造方法を図１４および図１５の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００９５】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図１４Ａに示すように、作製した貼合せ基板の半導体層１１の表面１１ａ上に、例えば窒化チタン（ＴｉＮ）からなるハードマスク層２００を成膜する。次にハードマスク層２００上に、第２配線２２の上部を露出する開口１０２ａを有する小径レジストパターン１０２を形成する。
【００９６】
図１４Ｂに示すように、小径レジストパターン１０２をマスクにしたエッチングにより、
貼合せ基板に小径凹部４２−７をパターン形成する。この際、小径レジストパターン１０２をマスクにしてハードマスク層２００、半導体層１１、層間絶縁膜１４を順にエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。エッチング終了後に、小径レジストパターン１０２を除去する。
以上により、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）となる小径凹部４２−７を形成する。
【００９７】
図１４Ｃに示すように、ハードマスク層２００上に、新たに大径レジストパターン１００を形成する。この大径レジストパターン１００は、すでに形成された小径凹部４２−６を含む範囲で第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。ここで大径レジストパターン１００を形成する際に、段差の大きいレジスト膜に対してリソグラフィー行なうため、小径凹部４２−７内の底部付近にレジスト材料１００ｂが除去されずに残ってもよい。次に、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングして、ハードマスク（２００ａ）を形成する。
【００９８】
図１５Ｄに示すように、レジストパターン（１００）を除去する。この際、小径凹部４２−７内に残っていたレジスト材料（１００ｂ）も同時に除去する。これにより、半導体層１１の表面１１ａ上に、第１配線１２および第２配線２２の上部を露出する開口を有するハードマスク２００ａを露出させる。
【００９９】
図１５Ｅに示すように、ハードマスク２００ａをマスクにしたエッチングによって、貼合せ基板に大径凹部４１−７をパターン形成すると共に、小径凹部４２−７の底部を掘り進める。この際、ハードマスク２００ａをマスクにして半導体層１１、層間絶縁膜１４、接合部３０をエッチングし、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、半導体層１１、層間絶縁膜１４、接合部３０が同等のエッチング速度で掘り進められる条件でエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１−７が形成され、接続孔４０が完成される。
【０１００】
図１５Ｆに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第７実施形態の半導体装置１が完成される。
【０１０１】
［第７実施形態の半導体装置の製造方法による効果］
以上説明した第７実施形態の製造方法では、図１４Ｂに示すように、第１配線１２および第２配線２２を露出させることなく小径凹部４２−７を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。これにより、図１５Ｅで説明した工程のエッチングにおいては、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【０１０２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
【０１０３】
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【０１０４】
さらに第７実施形態の製造方法では、図１５Ｄに示すように、大径凹部４１−７のパターン形成において、大径レジストパターン１００ではなく、ハードマスク２００ａを用いたエッチングを行なう。これにより図１４Ｃに示すように、大径レジストパターン１００を形成する際、先に形成した小径凹部４２−７内に第２配線２２を覆うレジスト材料１００ｂが残った場合においても、その後の大径凹部４１−７をパターン形成するエッチングに支障がない。つまり、大径凹部４１−７のパターン形成前に、大径レジストパターン１００を除去すると同時に残っていたレジスト材料１００ｂも除去し、その後ハードマスク２００ａを用いて大径凹部４１−７のパターン形成を行う。したがって、大径レジストパターン１００の形成において、大きな段差の下部に対するリソグラフィー精度を考慮する必要がなく、リソグラフィー条件の設定が容易になる。
【０１０５】
また第７実施形態の製造方法では、図１５Ｅに示すように、半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを途中止めすることなく１工程で行ない、第１配線１２を露出させる。よって、第５実施形態と同様に、このエッチングを２工程で行なう第２実施形態〜第４実施形態よりも少ない工程で半導体装置１を作製できる。
【０１０６】
なお、上述の第７実施形態では、小径凹部４２−７の形成後、図１４Ｃに示すように、大径レジストパターン１００をマスクにしたエッチングによってハードマスク２００ａを形成するが、これに限らない。例えば、手順を入替え、小径凹部４２−７の形成前に、ハードマスク２００ａを形成してもよい。この際、まずハードマスク層２００上に大径レジストパターン１００を形成してエッチングを行ない、ハードマスク２００ａを形成する。この後、大径レジストパターン１００を除去し、ハードマスク２００ａ上に新たに小径レジストパターン１０２を形成し、小径凹部４２−７を形成する。
【０１０７】
また、第２〜第４実施形態および第７実施形態の製造方法では、まず第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるように調整する。この状態において、第１配線１２および第２配線２２上のエッチング残膜が異なる材料からなる膜であっても、これらのエッチング残膜を同等のエッチング速度で掘り進められる条件でエッチングを行なう。第１配線１２および第２配線２２を同時に露出させ、エッチングを終了する場合を説明した。
しかしながら、第２〜第４実施形態および第７実施形態の製造方法は、第１配線１２および第２配線２２上のエッチング残膜に対するエッチング速度が異なる場合にも適用可能である。この場合、膜ごとのエッチング速度の違いを加味した上で、第１配線１２上のエッチング残膜をエッチングし第１配線１２を露出させるまでの時間Ａと、第２配線２２上のエッチング残膜をエッチングし第２配線２２を露出させるまでの時間Ｂとが同じになるよう調整すればよい。つまりエッチング時間Ａとエッチング時間Ｂが同じになるよう、エッチング残膜厚ａおよびエッチング残膜厚ｂを調整すればよい。この手順でも第２〜第４実施形態および第７実施形態と同じ効果が得られる。
【０１０８】
また以上説明した各実施形態は、大径凹部４１の底部に層間絶縁膜１４と共に１つの第１配線１２を露出させ、大径凹部４１の底部から掘り下げて設けられた小径凹部４２の底部に１つの第２配線２２を露出させた接続孔４０の構成およびその製造方法を説明した。
しかしながら本技術は、このような構成への適用に限定されることはなく、大径凹部４１の底部に層間絶縁膜１４と共に複数の第１配線１２を露出させた構成、または小径凹部４２の底部に複数の第２配線２２を露出させた構成に対しても適用可能である。
このような構成であっても、同様の製造方法で製造することが可能であって、同様の効果を得ることができる。
【０１０９】
さらに、大径凹部４１の底部が２段階の深さに形成されていて、それぞれの深さ位置にそれぞれ第１配線１２を露出させた構成に対しても適用可能である。
このような構成であっても、同様の製造方法で製造することが可能であり、大径凹部４１の底部における最も深い位置においてのみ、層間絶縁膜１４と共に第１配線１２が露出した状態となり、浅い底部は第１配線１２のみで構成されることになる。このような場合であっても、大径凹部４１における浅い底部に露出している第１配線１２の過剰なエッチングが多少は発生するものの、さらに深く位置する第２配線２２を露出させるためのエッチングの影響を受けることは防止可能であり、同様の効果を得ることが可能である。
なお、同様に小径凹部４２の底部が２段階の深さに形成されていて、それぞれの深さ位置にそれぞれ第２配線２２を露出させた構成に対しても適用可能であり、同様の製造方法で製造することが可能である。
【０１１０】
また以上説明した各実施形態は、貼り合わせ基板において、第１基板１０に配置された第１配線１２と、第２基板２０に配置された第２配線２２とを接続孔４０内に露出させた構成および製造方法を説明した。
しかしながら本技術は、このような構成への適用に限定されることはなく、一枚の半導体層において、第１配線と、これより深く配置された第２配線とを接続孔内に露出させた構成に対しても適用可能である。
このような構成であっても、同様の製造方法で作製することが可能であって、同様の効果を得ることができる。
【０１１１】
また以上説明した各実施形態は、第１導電層および第２導電層が配線である場合を説明したが、本技術はこのような構成への適用に限定されることはない。例えば第１導電層および第２導電層は、半導体層内に形成された拡散層であってもよい。この場合においても、同様の効果を得ることができる。
【０１１２】
なお、本技術は以下のような構成も取ることができる。
【０１１３】
（１）
異なる深さに位置する第１導電層および第２導電層を有する基板と、
前記基板の一主面側に前記第１導電層および前記第２導電層に重なる大きさの開口を有し、底部の一部に前記第１導電層が露出された大径凹部と、
前記大径凹部の底部から掘り下げて延設され、底部に前記第２導電層が露出された小径凹部と、
前記大径凹部と前記小径凹部からなる接続孔内に設けられ、前記第１導電層と前記第２導電層を接続する導電部材と
を備える半導体装置。
【０１１４】
（２）
前記基板は、前記第１導電層を含む基板と前記第２導電層を含む基板とを貼り合わせた貼合せ基板である
（１）記載の半導体装置。
【０１１５】
（３）
第１導電層および第２導電層を内部に有する基板の一主面上に、当該第1導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成することと、
前記大径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層を底部に露出させた大径凹部を、前記基板に形成することと、
前記基板の一主面上に、前記第２導電層の上部を露出する開口を前記大径凹部の形成範囲内に有する小径レジストパターンを形成することと、
前記小径レジストパターンをマスクにしたエッチングに基づいて、前記第１導電層よりも深く位置する前記第２導電層を底部に露出させた小径凹部を、前記基板に形成することと
を含む半導体装置の製造方法。
【０１１６】
（４）
前記大径凹部を形成した後、
前記第１導電層を覆う状態で前記小径レジストパターンを形成し、
前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成する
（３）記載の半導体装置の製造方法。
【０１１７】
（５）
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、
次いで前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングを行うことによって、前記第２導電層を露出させて当該小径凹部を形成すると共に、前記第１導電層を露出させて前記大径凹部を形成する
（３）記載の半導体装置の製造方法。
【０１１８】
（６）
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
（５）記載の半導体装置の製造方法。
【０１１９】
（７）
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記第１導電層を露出させない深さで前記基板をエッチングする
（５）または（６）に記載の半導体装置の製造方法。
【０１２０】
（８）
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
（５）〜（７）の何れかに記載の半導体措置の製造方法。
【０１２１】
（９）
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、さらに前記第１導電層を露出させない深さで前記基板をエッチングし、
次いで前記大径レジストパターンを除去して前記基板の凹部に埋込部材を埋め込んで平坦化し、その後前記小径レジストパターンを形成し、
前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記埋込部材で埋め込まれた基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングによって、当該小径凹部の底部に前記第２導電層を露出させると共に第１導電層を露出させた大径凹部を形成する
（３）に記載の半導体装置の製造方法。
【０１２２】
（１０）
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成し、
前記大径レジストパターンを形成する際には、前記小径凹部内に前記第２導電層を覆う状態でレジスト材料を残す
（３）記載の半導体装置の製造方法。
【０１２３】
（１１）
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記第２導電層を露出させない深さで前記基板をエッチングし、
その後前記大径凹部を形成する際には、前記大径レジストパターンをマスクにしたエッチングを行うことによって、前記第１導電層を露出させて当該大径凹部を形成すると共に、前記第２導電層を露出させて前記小径凹部を形成する
（３）記載の半導体装置の製造方法。
【０１２４】
（１２）
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
（１１）記載の半導体装置の製造方法。
【０１２５】
（１３）
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
（１１）または（１２）に記載の半導体措置の製造方法。
【０１２６】
（１４）
前記大径凹部および前記小径凹部を形成した後、当該前記大径凹部と当該小径凹部とで構成された接続孔内に、前記第１導電層および第２導電層に接続された導電部材を形成する
（３）〜（１３）の何れかに記載の半導体装置の製造方法。
【符号の説明】
【０１２７】
１…半導体装置、１０…第１基板、１１…半導体層、１２…第１配線（第１導電層）、１４…層間絶縁膜、２０…第２基板、２２…第２配線（第２導電層）、４０…接続孔、４１…大径凹部、４２…小径凹部、４３…埋込金属（導電部材）、１００…大径レジストパターン、１００ａ…開口、１００ｂ…レジスト材料、１０２…小径レジストパターン、１０２ａ…開口、２００…ハードマスク層、２００ａ…ハードマスク、４００…埋込部材
【技術分野】
【０００１】
本技術は、ひとつの接続孔内に高さの異なる導電層を露出させた構成を有する半導体装置、およびその半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩ等の半導体装置は、微細プロセスの導入により高集積化することで小型化や高性能化を実現しており、この高集積化された半導体装置では、多層配線の層間接続構造において、その所要面積を低減するために構造の工夫がなされてきた。例えば特許文献１には、シェアードコンタクト構造を取り入れた半導体装置が開示されており、高さの異なる導電材料層をひとつの接続孔で共通に接続することによって、多層配線の層間接続を行なっている。これにより、導電材料層ごとに接続孔を設ける構造に比べて、シェアードコンタクト構造では所要面積を低減でき、高集積化を達成することが可能となる。
【０００３】
シェアードコンタクト構造の接続孔を開口する工程は、次のように行なわれる。まず、リソグラフィーを行ない、高さの異なる導電材料層の両方に重なる開口パターンを有するレジストパターンを形成する。次に、浅い導電材料層が露出するまで、そのレジストパターンをマスクにして層間絶縁膜をエッチングする。続いて、深い導電材料層が露出するまで、先に露出した浅い導電材料層をマスクとして周囲の層間絶縁膜をエッチングする。以上のようにして、ひとつのレジストパターンを使用した層間絶縁膜のエッチングを行ない、ひとつの接続孔内に高さの異なる導電材料層を露出させたシェアードコンタクト構造が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１９９５８６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のシェアードコンタクト構造の接続孔を開口する工程では、層間絶縁膜のエッチング中に、先に露出した浅い導電材料層がプラズマに長時間曝されるため、浅い導電材料層への過剰なエッチングが発生する。その結果、接続孔の側壁に金属系の堆積物が生成される。この金属系の堆積物はアッシングや薬液後処理による剥離ができずに残存し、パーティクルが生成されるので、歩留まり低下の問題点が生じる。さらに、この浅い導電材料層への過剰なエッチングにより導電材料層が完全に突き抜ける場合もある。この場合、接続孔内に最終的な金属を埋め込んだ際に導電材料層の側面しか接触できず、抵抗増大の問題点が生じる。
【０００６】
そこで本技術は、ひとつの接続孔内に高さの異なる導電材料層を露出させた構成において、浅い導電材料層への過剰なエッチングを抑制して、歩留まりの向上が図られた半導体装置を提供することを目的とする。また本技術は、この半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本技術の半導体装置は、第１導電層および第１導電層よりも深く配置された第２導電層を有する基板と、大径凹部および小径凹部からなる接続孔とを備える。大径凹部は、基板の一主面側に第１導電層および第２導電層に重なる大きさの開口を有し、底部の一部に第１導電層が露出される。小径凹部は、大径凹部の底部から掘り下げて延設され、底部に第２導電層が露出される。このような大径凹部および小径凹部からなる接続孔内に、第１導電層と第２導電層を接続する導電部材が設けられる。
【０００８】
また本技術は、上述した構成の半導体装置の製造方法でもあり、次の手順を含む。第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。以上の手順により、上述した構成の半導体装置が得られる。
【０００９】
以上のような構成の半導体装置およびその製造方法では、接続孔を構成する大径凹部および小径凹部の形成において、大径レジストパターンおよび小径レジストパターンをマスクとしたエッチングを行なう。これにより、異なる深さに配置された第１導電層および第２導電層が接続孔内に露出される。この際、大径凹部の底部に露出した第１導電層をマスクとしたエッチングではなく、第１導電層を覆う独自の小径レジストパターンをマスクとしたエッチングを行なう。したがって、第１導電層が過剰にエッチング雰囲気に長時間曝されることを抑制し、第１導電層が過剰にエッチングされることを防止できる。
【発明の効果】
【００１０】
以上の結果、本技術によれば、異なる深さに位置する第１導電層および第２導電層が露出された接続孔の形成において、第２導電層よりも浅い位置の第１導電層への過剰なエッチングが防止できる。そして、第１導電層への過剰なエッチングによる膜減りが防止され、第１導電層の導電性、および第１導電層と埋込部材との接続を確保することが可能となる。この結果、半導体装置の歩留まりの向上を図ることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の構成を示す要部断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図３】第１実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図４】第２実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図５】第２実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図６】第３実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図７】第３実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図８】第４実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図９】第４実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図１０】第５実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図１１】第５実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図１２】第６実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図１３】第６実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図１４】第７実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図１５】第７実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【発明を実施するための形態】
【００１２】
以下本技術の実施形態について図面を参照して、次に示す順に説明する。
１．第１実施形態（半導体装置の構成）
２．第１実施形態（先に形成した大径凹部の底部に露出した第１配線を小径レジストパターンで覆う製造方法）
３．第２実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）
４．第３実施形態（層間絶縁膜をエッチングストッパとしてエッチングを途中止めする製造方法）
５．第４実施形態（エッチングを途中止めして形成された凹部内に埋込部材を埋め込む製造方法）
６．第５実施形態（先に形成した小径凹部内に第２配線を覆うレジスト材料を残す製造方法）
７．第６実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）
８．第７実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めし、ハードマスクを使用する製造方法）
なお、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１３】
＜１．第１実施形態（半導体装置の構成）＞
図１は、第１実施形態の半導体装置の構成を示す要部断面図である。以下、この要部断面図に基づいて、第１実施形態の半導体装置の詳細な構成を説明する。
【００１４】
図１に示す半導体装置１は、第１基板１０と第２基板２０とがその間に狭持された接合部３０によって貼り合わせられた基板を備えている。第１基板１０は内部に第１配線１２を有し、第２基板２０は内部に第２配線２２を有している。さらに、第１基板１０の第１配線１２と第２基板２０の第２配線２２とが、第１基板１０を貫通して設けられた接続孔４０を介して接続されている。なおここで第１配線および第２配線は導電層の形態のひとつである。第１実施形態においては、接続孔４０の構成および製造方法が特徴的である。以下、半導体装置１の構成の詳細を第１基板１０、第２基板２０、接合部３０の順に説明する。
【００１５】
［第１基板１０］
第１基板１０は、半導体層１１と、半導体層１１の第２基板２０側に積層された配線層１３とで構成される。
半導体層１１は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層１１における配線層１３との界面側には、ここでの図示を省略したトランジスタのソース／ドレインなどが設けられている。
配線層１３における半導体層１１との界面側には、ここでの図示を省略したトランジスタのゲート電極などが設けられている。これらの電極は例えば酸化シリコンからなる層間絶縁膜１４で覆われており、この層間絶縁膜１４に設けられた溝パターン内に、例えば銅からなる埋込配線が複数設けられている。複数の埋込配線のひとつが第１配線（第１導電層）１２である。またここでの図示を省略したが、これらの埋込配線の一部は、トランジスタのソース／ドレイン、ゲート電極に接続されている。なお配線層１３は多層配線構造であってもよく、その場合、第１配線１２がどの深さの層に設けられていてもよい。
【００１６】
［第２基板２０］
第２基板２０は、第１基板１０と同様に、半導体層２１と、半導体層２１の第１基板１０側に積層された配線層２３とで構成される。
半導体層２１は、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層２１における配線層２３との界面側には、ここでの図示を省略したトランジスタのソース／ドレインなどが設けられている。
配線層２３における半導体層２１との界面側には、ここでの図示を省略したトランジスタのゲート電極などが設けられている。これらの電極は例えば酸化シリコンからなる層間絶縁膜２４で覆われており、この層間絶縁膜２４に設けられた溝パターン内に、例えば銅からなる埋込配線が複数設けられている。複数の埋込配線のひとつが第２配線（第２導電層）２２である。またここでの図示を省略したが、これらの埋込配線の一部は、トランジスタのソース／ドレイン、ゲート電極に接続されている。なお配線層２３は多層配線構造であってもよく、その場合、第２配線２２がどの深さの層に設けられていてもよい。
さらにこの第２基板２０には、半導体層２１を貫通して貫通ビア２５が設けられており、配線層２３内の埋込配線の一部に接続されている。この貫通ビア２５は、例えば銅からなる。
【００１７】
［接合部３０］
接合部３０は、接着性を有する膜からなり、第１基板１０と第２基板２０とを貼り合わせている。第１基板１０側の配線層１３と第２基板２０側の配線層２３との間に、この接合部３０が狭持された状態で、第１基板１０と第２基板２０とが貼り合わされている。
【００１８】
［接続孔４０］
接続孔４０は、その底部に第１配線１２と第２配線２２とを露出させる状態で、第１基板１０と接合部３０とを貫通して設けられている。このような接続孔４０は、大径凹部４１と、その大径凹部４１の底部からさらに掘り下げて延設された小径凹部４２とで構成されている。
【００１９】
大径凹部４１の開口は、半導体層１１の露出面（以下、表面１１ａと称する）側に、第１配線１２および第２配線２２に重なる大きさで設けられている。つまり、大径凹部４１の開口は、基板を平面視的に見た場合に第１配線１２および第２配線２２のコンタクト部分を覆う大きさであり、第１配線１２および第２配線２２の一部分に重なっていればよい。また大径凹部４１の深さｔ１は、半導体層１１の表面１１ａから、第１配線１２に到達するまでの深さとなっている。この深さｔ１は、オーバーエッチングにより第１配線１２を多少堀り込んだ深さとなっていてもよい。大径凹部４１の深さｔ１に位置する底部には、第１配線１２と共に層間絶縁膜１４とが露出しており、さらに小径凹部４２の開口が設けられている。つまり、大径凹部４１の深さｔ１に位置する底部は、第１配線１２と層間絶縁膜１４とで構成されている。
【００２０】
一方、小径凹部４２は大径凹部４１の底部から掘り下げて延設されている。小径凹部４２の深さｔ２は、大径凹部４１の底部から、第２配線２２に到達するまでの深さとなっている。小径凹部４２の底部には、第２配線２２が露出している。なお、この小径凹部４２の底部には、第２配線２２に加えて層間絶縁膜２４も合わせて露出していてもよい。
【００２１】
以上のとおり、接続孔４０の深さｔ１に位置する底部は、第１配線１２のみで構成されるのではなく、第１配線１２と共に層間絶縁膜１４とで構成されているところが特徴的である。
【００２２】
さらに接続孔４０内には、第１配線１２と第２配線２２とを接続する導電部材４３が設けられている。つまり導電部材４３は、接続孔４０の異なる深さ位置に露出された第１配線と第２配線とを接続している。このような導電部材４３としては、例えば、接続孔４０を埋め込む埋込金属であってもよく、接続孔４０の内壁に設けられた導電膜であってもよい。
【００２３】
［第１実施形態の半導体装置による効果］
【００２４】
以上説明した第１実施形態の半導体装置１は、接続孔４０の深さｔ１に位置する底部に、第１配線１２と共に層間絶縁膜１４を露出させた構成である。つまり、接続孔４０を構成する小径凹部４２は、大径凹部４１の底部に露出している第１配線１２をマスクとしたエッチングで形成されたものではなく、独自のパターンをマスクとしたエッチングで形成されたものとなっている。
【００２５】
したがって、以降の製造方法の実施形態で詳細に説明するように、この半導体装置１は、深さｔ１に露出させた第１配線１２の過剰なエッチングが防止された接続孔４０を備え、この過剰なエッチングに起因する不具合が防止され、歩留まりの向上が図られたものとなる。
【００２６】
＜２．第１実施形態（先に形成した大径凹部の底部に露出した第１配線を小径レジストパターンで覆う製造方法）＞
上述した第１実施形態の半導体装置１の製造方法を図２および図３の断面工程図に基づいて説明する。
【００２７】
図２Ａに示すように、半導体層１１の一主面側に第１配線１２を含む配線層１３を設けた第１基板１０と、半導体層２１の一主面側上に第２配線２２を含む配線層２３を設けた第２基板２０とを作製する。これらの第１基板１０と第２基板２０とを、配線層１３と配線層２３の間に接合部３０を挟持させて貼り合わせて、貼合せ基板を作製する。
なお、ここまでの工程は、特に手順が限定されることはなく、通常の技術を適用して行なうことができる。これ以降の接続孔を形成する工程が、第１実施形態の特徴的なところである。
【００２８】
図２Ｂに示すように、作製した貼合せ基板における半導体層１１の露出面（表面１１ａ）上に、大径レジストパターン１００を形成する。この大径レジストパターン１００は、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。つまり開口１００ａは、半導体層１１をその表面１１ａ側から平面視的に見た場合に、第１配線１２および第２配線２２のコンタクト部分を覆う位置に形成される。
【００２９】
図２Ｃに示すように、大径レジストパターン１００をマスクにしたエッチングによって、貼合せ基板に大径凹部４１をパターン形成する。この際、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、さらに第１配線１２が露出するまで層間絶縁膜１４をエッチングし、第１配線１２を検知した時点でエッチングを終了する。ここでは、例えばエッチングガスとしてＣＦ４／ＡｒまたはＣＦ４／Ａｒ／Ｏ２を用いたエッチングを行なうが、これに限らない。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１が形成される。
【００３０】
図２Ｄに示すように、半導体層１１の表面１１ａ上に、新たな小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。つまり小径レジストパターン１０２は、大径凹部４１の底部に露出した第１配線１２を完全に覆い、一方、小径レジストパターン１０２に形成された開口１０２ａは、大径凹部４１の底部において、第２配線２２の上部に位置する層間絶縁膜１４を露出させる。
【００３１】
図３Ｅに示すように、小径レジストパターン１０２をマスクにしたエッチングによって、大径凹部４１の底部に小径凹部４２をパターン形成する。この際、第１配線１２を覆う小径レジストパターン１０２をマスクにして層間絶縁膜１４をエッチングし、さらに接合部３０をエッチングして、第２配線２２を検知した時点でエッチングを終了する。ここでは、例えばエッチングガスとして、ＣＦ４／ＡｒまたはＣＦ４／Ａｒ／Ｏ２を用いたエッチングを行なうが、これに限らない。
以上により、大径凹部４１の底部から掘り下げて延設され、底部に第２配線２２が露出された小径凹部４２が形成される。
【００３２】
図３Ｆに示すように、レジストパターン（１０２）を除去する。これにより、底部に第１配線１２および第２配線２２が露出された接続孔４０が完成される。
【００３３】
図３Ｇに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上により、図１を用いて説明した第１実施形態の半導体装置１が得られる。
【００３４】
［第１実施形態の半導体装置の製造方法による効果］
以上説明した第１実施形態の製造方法では、接続孔４０を構成する大径凹部４１および小径凹部４２のパターン形成において、それぞれ異なる大径レジストパターン１００，１０２をマスクとしたエッチングを行なう。小径凹部４２をパターン形成する際には、大径凹部４１の底部に露出した第１配線１２をマスクとしたエッチングではなく、すでに露出された第１配線１２を覆う独自の小径レジストパターン１０２をマスクとしたエッチングを行なう。これにより、第１配線１２が過剰にエッチング雰囲気に曝されることを防止できる。
【００３５】
したがって、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００３６】
また、大径凹部４１および小径凹部４２に対応した２つのレジストパターンを用いたエッチングを行なうので、ひとつのレジストパターンを終始用いてエッチングする場合に比べると、レジスト膜厚が薄くても充分である。これにより接続孔４０形成のためのレジストパターンのパターニング精度が向上し、半導体装置の微細化を図ることが可能になる。
【００３７】
＜３．第２実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）＞
第２実施形態の半導体装置１の製造方法を図４および図５の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００３８】
まず、第１実施形態と同様に、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。これ以降の接続孔４０を形成する工程が、第２実施形態の特徴的なところである。
【００３９】
次に図４Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上にハードマスク層２００を成膜する。このハードマスク層２００は、エッチングによるパーティクルが付着しにくい材料からなり、例えば窒化チタン（ＴｉＮ）を用いる。さらにハードマスク層２００上に、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する大径レジストパターン１００を形成する。
【００４０】
図４Ｂに示すように、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングし、ハードマスク２００ａを形成する。引き続き、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、貼合せ基板に大径凹部４１−２をパターン形成する。この際、第１配線１２に達する前に、半導体層１１のエッチングを終了させ、第１配線１２の上部に半導体層１１および層間絶縁膜１４を残す。ここでは、例えばエッチングガスとして、窒化チタン（ＴｉＮ）からなるハードマスク層２００に対してはＣｌ２／ＢＣｌ３を用いて、シリコン（Ｓｉ）からなる半導体層１１に対してはＣｌ２／Ｏ２を用いたエッチングを行なう。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、第１配線１２の上部にエッチング残膜厚ａを残した大径凹部４１−２を形成する。
【００４１】
図４Ｃに示すように、ハードマスク２００ａ上に、新たに小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１−２の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。
【００４２】
図４Ｄに示すように、小径レジストパターン１０２をマスクとしたエッチングによって、大径凹部４１−２の底部に小径凹部４２−２をパターン形成する。この際、小径レジストパターン１０２をマスクにして半導体層１１、層間絶縁膜１４、および接合部３０を順にエッチングしていき、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。例えば、予めａ＝ｂとなるエッチング時間を設定し、この所定時間が経過した時点でエッチングを終了する。
【００４３】
図５Ｅに示すように、レジストパターン（１０２）を除去する。これにより、第１配線１２を露出させない深さの大径凹部４１−２と、第２配線２２を露出させない深さの小径凹部４２−２とを有し、半導体層１１の表面１１ａ上に大径凹部４１−２の開口に一致するハードマスク２００ａが設けられた状態となる。この状態においては、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になる。
【００４４】
図５Ｆに示すように、ハードマスク２００ａ上からのエッチングにより、大径凹部４１−２の底部および小径凹部４２−２の底部を同時に掘り進める。この際、半導体層１１、層間絶縁膜１４、接合部３０をエッチングして、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、半導体層１１、層間絶縁膜１４、接合部３０が同等のエッチング速度で掘り進められる条件でエッチングを行なう。例えば、エッチングガスとしてＣＦ４／ＡｒまたはＣＦ４／Ａｒ／Ｏ２を用いたエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、底部に第１配線１２および第２配線２２の露出した接続孔４０が完成する。
【００４５】
図５Ｇに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第２実施形態の半導体装置１が完成される。
【００４６】
［第２実施形態の半導体装置の製造方法による効果］
以上説明した第２実施形態の製造方法では、図５Ｅに示すように、まず第１配線１２および第２配線２２を露出させることなく大径凹部４１−２の底部から小径凹部４２−２を延設した形状を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。この状態から、半導体層１１、層間絶縁膜１４、接合部３０を同等のエッチング速度でエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【００４７】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００４８】
さらに第２実施形態の製造方法では、図４Ｂに示すように、第１配線１２に達していない大径凹部４１−２の深さは、図１で説明した底部に第１配線１２が露出している大径凹部４１の深さｔ１よりも小さい。
このため特に、浅い大径凹部４１−２のパターン形成に使用する大径レジストパターン１００のレジスト膜厚をさらに薄くできるので、大径レジストパターン１００の作製において、パターンニング精度が向上する。
加えて、図４Ｃに示すように、浅い大径凹部４１−２が形成された半導体層１１の表面１１ａ上に小径レジストパターン１０２を作製する際、段差の少ないレジスト膜に対してリソグラフィーを行なうので、パターンニング精度がよい。
この結果、半導体装置のさらなる微細化を図ることが可能になる。
【００４９】
＜４．第３実施形態（層間絶縁膜をエッチングストッパとしてエッチングを途中止めする製造方法）＞
第３実施形態の半導体装置１の製造方法を図６および図７の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００５０】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図６Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上にハードマスク層２００を成膜する。さらにハードマスク層２００上に、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する大径レジストパターン１００を形成する。ここまでは第２実施形態と同様の製造方法である。次に説明する大径凹部のパターン形成におけるエッチング終了のタイミングが、第３実施形態の特徴的なところである。
【００５１】
図６Ｂに示すように、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングし、ハードマスク２００ａを形成する。引き続きエッチング条件を変え、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、貼合せ基板に大径凹部４１−３をパターン形成する。この際、層間絶縁膜１４をエッチングストッパとし、層間絶縁膜１４が露出した時点でエッチングを終了させる。これにより、第１配線１２上に層間絶縁膜１４をエッチング残膜厚ａとして残す。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部が半導体層１１と層間絶縁膜１４との界面に位置する大径凹部４１−３を形成する。
【００５２】
図６Ｃに示すように、ハードマスク２００ａ上に、新たに小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１−３の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。
【００５３】
図６Ｄに示すように、小径レジストパターン１０２をマスクとしたエッチングによって、大径凹部４１−３の底部に小径凹部４２−３をパターン形成する。この際、小径レジストパターン１０２をマスクにして層間絶縁膜１４および接合部３０を順にエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第２実施形態と同様に、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（ａ＝ｂ）になるまでエッチングを行なう。
【００５４】
図７Ｅに示すように、レジストパターン（１０２）を除去する。これにより、第１配線１２を露出させない深さの大径凹部４１−３と、第２配線２２を露出させない深さの小径凹部４２−３とを有し、半導体層１１の表面１１ａ上に大径凹部４１−３の開口に一致するハードマスク２００ａが設けられた状態となる。この状態においては、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（ａ＝ｂ）となる。
【００５５】
図７Ｆに示すように、ハードマスク２００ａ上からのエッチングにより、大径凹部４１−３の底部および小径凹部４２−３の底部を同時に掘り進める。この際、層間絶縁膜１４、接合部３０をエッチングし、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、層間絶縁膜１４、接合部３０を同等のエッチング速度で掘り進める条件でエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、底部に第１配線１２および第２配線２２の露出した接続孔４０が完成する。
【００５６】
図７Ｇに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第３実施形態の半導体装置１が完成される。
【００５７】
［第３実施形態の半導体装置の製造方法による効果］
以上説明した第３実施形態の製造方法では、図７Ｅに示すように、まず第１配線１２および第２配線２２を露出させることなく大径凹部４１−３の底部から小径凹部４２−３を延設した形状を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（ａ＝ｂ）になるようエッチングする。この状態から、半導体層１１、層間絶縁膜１４、接合部３０を同等のエッチング速度でエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【００５８】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
【００５９】
さらに第３実施形態の製造方法では、図６Ｂに示すように、大径凹部４１−３のパターン形成において、層間絶縁膜１４をエッチングストッパとして、層間絶縁膜１４が露出した時点でエッチングを終了させる。これにより、制御性よくエッチングを停止できる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００６０】
また第３実施形態の製造方法では、図６Ｂに示すように、第１配線１２に達していない大径凹部４１−２の深さは、図１で説明した底部に第１配線１２が露出している大径凹部４１の深さｔ１よりも小さい。したがって、第２実施形態と同様に、大径レジストパターン１００および小径レジストパターン１０２を形成する際のパターニング精度が向上する。
この結果、半導体装置のさらなる微細化を図ることが可能になる。
【００６１】
＜５．第４実施形態（エッチングを途中止めして形成された凹部内に埋込部材を埋め込む製造方法）＞
第４実施形態の半導体装置１の製造方法を図８および図９の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００６２】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図８Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上にハードマスク層２００を成膜する。このハードマスク層２００は、以後に形成する埋込材料に対してエッチングマスクとなる材料が用いられる。このような材料として、例えば窒化チタン（ＴｉＮ）、または窒化シリコン（ＳｉＮ）があり、ここでは一例として、窒化シリコン（ＳｉＮ）を用いることとする。次にハードマスク層２００上に、第１配線１２および第２配線２２の上部を露出する開口１００ａを有する大径レジストパターン１００を形成する。
【００６３】
図８Ｂに示すように、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングし、ハードマスク２００ａを形成する。引き続き、大径レジストパターン１００をマスクにして半導体層１１をエッチングし、貼合せ基板に大径凹部４１−４をパターン形成する。この際、第１配線１２が露出する前にエッチングを終了し、第１配線１２の上部に半導体層１１、層間絶縁膜１４を残す。図示した例では、層間絶縁膜１４のみを残したが、半導体層１１も合わせて残してもよい。ここでは、例えばエッチングガスとしてＣｌ２／Ｏ２を用いたエッチングを行なう。エッチング終了後に、大径レジストパターン１００を除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部が半導体層１１と層間絶縁膜１４との界面に位置する大径凹部４１−４が形成される。
【００６４】
ここまでは、第３実施形態と同様の製造方法である。次に説明する大径凹部４１−４内を埋め込む工程が、第４実施形態の特徴的なところである。
【００６５】
図８Ｃに示すように、大径凹部４１−４内に埋込部材４００を埋め込んで平坦化する。
埋込部材４００は、次に行なうエッチング工程において、ハードマスク２００ａに対してエッチング選択比の大きい材料とする。このような材料として、例えば酸化シリコン（ＳｉＯ２）を用いる。
【００６６】
図８Ｄに示すように、ハードマスク２００ａ上に、新たな小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、貼合せ基板における大径凹部４１−４の形成範囲内において、第１配線１２とは重ならずかつ第２配線２２の上部を露出する開口１０２ａを有する。
【００６７】
図９Ｅに示すように、小径レジストパターン１０２をマスクとしたエッチングによって、埋込部材４００の埋め込まれた基板に小径凹部４２−４をパターン形成する。この際、小径レジストパターン１０２をマスクにして埋込部材４００をエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。このため、必要に応じて層間絶縁膜１４もエッチングする。
【００６８】
図９Ｆに示すように、レジストパターン（１０２）を除去する。これにより、大径凹部４１−４内に埋込部材４００が設けられ、この埋込部材４００に小径凹部４２−４が設けられ、半導体層１１の表面１１ａ上に大径凹部４１−４の開口に一致するハードマスク２００ａが設けられた状態となる。この状態においては、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になっている。
【００６９】
図９Ｇに示すように、ハードマスク２００ａ上からのエッチングにより、埋込部材４００および小径凹部４２−４の底部を同時に掘り進める。この際、埋込部材４００、層間絶縁膜１４、接合部３０をエッチングして、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、埋込部材４００、層間絶縁膜１４、接合部３０を同等のエッチング速度で掘り進める条件でエッチングを行なう。例えば、エッチングガスとしてＣ４Ｆ８／Ａｒ／Ｏ２を用いたエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、底部に第１配線１２および第２配線２２の露出した接続孔４０が完成する。
【００７０】
図９Ｈに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第４実施形態の半導体装置１が完成される。
【００７１】
［第４実施形態の半導体装置の製造方法による効果］
以上説明した第４実施形態の製造方法では、図９Ｆに示すように、まず第１配線１２および第２配線２２を露出させることなく埋込部材４００に小径凹部４２−４が設けられた形状を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。この状態から、埋込部材４００、層間絶縁膜１４、接合部３０を同等のエッチング速度でエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。したがって、第１配線１２への過剰なエッチングが抑制できる。
【００７２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００７３】
また第４実施形態の製造方法では、大径凹部４１−４に埋込部材４００を埋め込むところが特徴的である。これにより図８Ｄに示すように、ハードマスク２００ａ上に小径レジストパターン１０２を形成する際、埋込部材４００の表面とハードマスク２００ａの表面からなる平坦面上にレジスト膜を成膜できる。段差のないレジスト膜に対してリソグラフィーを行なうので、パターンニング精度が向上し、小型の凹部であっても高精度に形成可能である。
この結果、半導体装置のさらなる微細化を図ることが可能になる。
【００７４】
＜６．第５実施形態（先に形成した小径凹部内に第２配線を覆うレジスト材料を残す製造方法）＞
第５実施形態の半導体装置１の製造方法を図１０および図１１の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００７５】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図１０Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上に、小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、第２配線２２の上部を露出する開口１０２ａを有する。
【００７６】
図１０Ｂに示すように、小径レジストパターン１０２をマスクにしたエッチングによって、貼合せ基板に小径凹部４２−５をパターン形成する。この際、小径レジストパターン１０２をマスクにして半導体層１１、層間絶縁膜１４，接合部３０を順にエッチングし、第２配線２２が露出された時点でエッチングを終了する。エッチング終了後に、小径レジストパターン１０２を除去する。
以上により、底部に第２配線２２が露出した小径凹部４２−５を形成する。
【００７７】
図１０Ｃに示すように、半導体層１１の表面１１ａ上に、大径レジストパターン１００を形成する。この大径レジストパターン１００は、すでに形成された小径凹部４２−５の開口を含む範囲で第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。この大径レジストパターン１００を形成する際には、小径凹部４２−５内に露出された第２配線２２を覆うレジスト材料１００ｂを残す。
【００７８】
図１１Ｄに示すように、大径レジストパターン１００をマスクにしたエッチングによって、貼合せ基板に大径凹部４１−５をパターン形成する。この際、大径レジストパターン１００をマスクにして半導体層１１、層間絶縁膜１４を順にエッチングし、第１配線１２が露出された時点でエッチングを終了する。この大径凹部４１−５を形成するエッチング工程中に、小径凹部４２−５内に残っていたレジスト材料１００ｂは、エッチングされ膜減りしていく。エッチング終了時点において、レジスト材料１００ｂが無くなっていても、一部残っていても構わない。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１を形成する。
【００７９】
図１１Ｅに示すように、レジストパターン１００（図１１Ｄに示す）を除去する。この際、レジスト材料１００ｂ（図１１Ｄに示す）が残っていれば、これも同時に除去する。これにより、底部に第１配線１２および第２配線２２が露出した接続孔４０が完成する。
【００８０】
図１１Ｆに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第５実施形態の半導体装置１が完成される。
【００８１】
［第５実施形態の半導体装置の製造方法による効果］
以上説明した第５実施形態の製造方法では、先に小径凹部４２−５を形成して第２配線２２を露出させ、その後、大径凹部４１−５を形成して第１配線１２を露出させている。よって、第１配線１２が過剰にエッチングされることはない。
さらに大径凹部４１−５をパターン形成するために大径レジストパターン１００を形成した際、小径凹部４２−５の底部に露出された第２配線２２はレジスト材料１００ｂにより覆われた状態である。このように第２配線２２が覆われた状態で、大径レジストパターン１００をマスクにしたエッチングを行ない、第１配線１２が露出されるまでエッチングを行なう。この間、第２配線２２を覆うレジスト材料１００ｂもエッチングされ膜減りするが、エッチング終了または途中までレジスト材料１００ｂが残っているので、第２配線２２が過剰にエッチングされることを抑制できる。
【００８２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００８３】
また第５実施形態の製造方法では、図１１Ｄに示すように、半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを途中止めすることなく１工程で行ない、第１配線１２を露出させる。これに対して、第２実施形態〜第４実施形態の製造方法では、第１配線１２に達する前にエッチングを途中で止め、再度エッチングすることで第１配線１２を露出させる。つまり半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを２工程で行ない、第１配線１２を露出させる。したがって、第５実施形態の製造方法では、第２実施形態〜第４実施形態よりも少ない工程数で半導体装置１を作製できる。
【００８４】
＜７．第６実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めする製造方法）＞
第６実施形態の半導体装置１の製造方法を図１２および図１３の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００８５】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図１２Ａに示すように、作製した貼合せ基板における半導体層１１の表面１１ａ上に、小径レジストパターン１０２を形成する。この小径レジストパターン１０２は、第２配線２２の上部を露出する開口１０２ａを有する。
【００８６】
図１２Ｂに示すように、小径レジストパターン１０２をマスクにしたエッチングによって、貼合せ基板に小径凹部４２−６をパターン形成する。この際、小径レジストパターン１０２をマスクにして半導体層１１、層間絶縁膜１４を順にエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。エッチング終了後に、小径レジストパターン１０２を除去する。
以上により、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）となる小径凹部４２−６を形成する。
【００８７】
図１２Ｃに示すように、半導体層１１の表面１１ａ上に、新たに大径レジストパターン１００を形成する。この大径レジストパターン１００は、すでに形成された小径凹部４２−６を含む範囲で第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。
【００８８】
図１３Ｄに示すように、大径レジストパターン１００をマスクにしたエッチングによって、貼合せ基板に大径凹部４１−６をパターン形成すると共に、小径凹部４２−６の底部を掘り進める。この際、大径レジストパターン１００をマスクにして半導体層１１、層間絶縁膜１４、接合部３０をエッチングし、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、半導体層１１、層間絶縁膜１４、接合部３０が同等のエッチング速度で掘り進められる条件でエッチングを行なう。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１−６を形成すると共に、小径凹部４２−６の底部に第２配線２２を露出する。
【００８９】
図１３Ｅに示すように、レジストパターン（１００）を除去する。これにより、底部に第１配線１２および第２配線２２が露出した接続孔４０が完成する。
【００９０】
図１３Ｆに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第６実施形態の半導体装置１が完成される。
【００９１】
［第６実施形態の半導体装置の製造方法による効果］
以上説明した第６実施形態の製造方法では、図１２Ｂに示すように、第１配線１２および第２配線２２を露出させることなく小径凹部４２−６を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。これにより、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【００９２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【００９３】
また第６実施形態の製造方法では、図１３Ｄに示すように、半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを途中止めすることなく１工程で行ない、第１配線１２を露出させる。よって、第５実施形態と同様に、このエッチングを２工程で行なう第２実施形態〜第４実施形態よりも少ない工程で半導体装置１を作製できる。
【００９４】
＜８．第７実施形態（第１配線および第２配線上のエッチング残膜厚を合わせた状態にエッチングを途中止めし、ハードマスクを使用する製造方法）＞
第７実施形態の半導体装置１の製造方法を図１４および図１５の断面工程図に基づいて説明する。なお、最終的な半導体装置１の構成は、第１実施形態の半導体装置と同様の構成である。
【００９５】
まず、第１基板１０と第２基板２０とが接合部３０を挟持して貼り合わせられた貼合せ基板を作製する。
次に図１４Ａに示すように、作製した貼合せ基板の半導体層１１の表面１１ａ上に、例えば窒化チタン（ＴｉＮ）からなるハードマスク層２００を成膜する。次にハードマスク層２００上に、第２配線２２の上部を露出する開口１０２ａを有する小径レジストパターン１０２を形成する。
【００９６】
図１４Ｂに示すように、小径レジストパターン１０２をマスクにしたエッチングにより、
貼合せ基板に小径凹部４２−７をパターン形成する。この際、小径レジストパターン１０２をマスクにしてハードマスク層２００、半導体層１１、層間絶縁膜１４を順にエッチングし、第２配線２２に達する前にエッチングを終了させる。ここでは、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるまでエッチングを行なう。エッチング終了後に、小径レジストパターン１０２を除去する。
以上により、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）となる小径凹部４２−７を形成する。
【００９７】
図１４Ｃに示すように、ハードマスク層２００上に、新たに大径レジストパターン１００を形成する。この大径レジストパターン１００は、すでに形成された小径凹部４２−６を含む範囲で第１配線１２および第２配線２２の上部を露出する開口１００ａを有する。ここで大径レジストパターン１００を形成する際に、段差の大きいレジスト膜に対してリソグラフィー行なうため、小径凹部４２−７内の底部付近にレジスト材料１００ｂが除去されずに残ってもよい。次に、大径レジストパターン１００をマスクにしてハードマスク層２００をエッチングして、ハードマスク（２００ａ）を形成する。
【００９８】
図１５Ｄに示すように、レジストパターン（１００）を除去する。この際、小径凹部４２−７内に残っていたレジスト材料（１００ｂ）も同時に除去する。これにより、半導体層１１の表面１１ａ上に、第１配線１２および第２配線２２の上部を露出する開口を有するハードマスク２００ａを露出させる。
【００９９】
図１５Ｅに示すように、ハードマスク２００ａをマスクにしたエッチングによって、貼合せ基板に大径凹部４１−７をパターン形成すると共に、小径凹部４２−７の底部を掘り進める。この際、ハードマスク２００ａをマスクにして半導体層１１、層間絶縁膜１４、接合部３０をエッチングし、第１配線１２および第２配線２２が共に露出するまでエッチングを行なう。ここでは、半導体層１１、層間絶縁膜１４、接合部３０が同等のエッチング速度で掘り進められる条件でエッチングを行なう。エッチング終了後、必要に応じてハードマスク２００ａを除去する。
以上により、第１配線１２および第２配線２２に重なる大きさの開口を有し、底部の一部に第１配線１２が露出された大径凹部４１−７が形成され、接続孔４０が完成される。
【０１００】
図１５Ｆに示すように、接続孔４０内に導電部材として例えば銅からなる埋込金属４３を埋め込み、この埋込金属４３の埋め込まれた接続孔４０を介して、異なる深さに位置する第１配線１２と第２配線２２とを接続する。なおここでは導電部材のひとつとして埋込金属４３を用いるが、これに限定されず、接続孔４０の内壁に導電膜を形成してもよい。
以上の工程により、第７実施形態の半導体装置１が完成される。
【０１０１】
［第７実施形態の半導体装置の製造方法による効果］
以上説明した第７実施形態の製造方法では、図１４Ｂに示すように、第１配線１２および第２配線２２を露出させることなく小径凹部４２−７を形成する。この際、第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるようエッチングする。これにより、図１５Ｅで説明した工程のエッチングにおいては、第１配線１２が露出すると同時に第２配線２２も露出してエッチングが終了するので、露出した第１配線１２がエッチング雰囲気に長時間曝されることがない。
【０１０２】
したがって第１実施形態と同様に、第１配線１２の過剰なエッチングによる反応生成物が接続孔４０の側壁へ堆積することを防止できる。さらに第１配線１２の過剰なエッチングによる膜減りが防止され、第１配線１２の導電性、および第１配線１２と埋込金属４３との接続を確保することが可能になる。
【０１０３】
この結果、半導体装置１の歩留まりの向上を図ることが可能になる。
【０１０４】
さらに第７実施形態の製造方法では、図１５Ｄに示すように、大径凹部４１−７のパターン形成において、大径レジストパターン１００ではなく、ハードマスク２００ａを用いたエッチングを行なう。これにより図１４Ｃに示すように、大径レジストパターン１００を形成する際、先に形成した小径凹部４２−７内に第２配線２２を覆うレジスト材料１００ｂが残った場合においても、その後の大径凹部４１−７をパターン形成するエッチングに支障がない。つまり、大径凹部４１−７のパターン形成前に、大径レジストパターン１００を除去すると同時に残っていたレジスト材料１００ｂも除去し、その後ハードマスク２００ａを用いて大径凹部４１−７のパターン形成を行う。したがって、大径レジストパターン１００の形成において、大きな段差の下部に対するリソグラフィー精度を考慮する必要がなく、リソグラフィー条件の設定が容易になる。
【０１０５】
また第７実施形態の製造方法では、図１５Ｅに示すように、半導体層１１の表面１１ａから第１配線１２に達するまでのエッチングを途中止めすることなく１工程で行ない、第１配線１２を露出させる。よって、第５実施形態と同様に、このエッチングを２工程で行なう第２実施形態〜第４実施形態よりも少ない工程で半導体装置１を作製できる。
【０１０６】
なお、上述の第７実施形態では、小径凹部４２−７の形成後、図１４Ｃに示すように、大径レジストパターン１００をマスクにしたエッチングによってハードマスク２００ａを形成するが、これに限らない。例えば、手順を入替え、小径凹部４２−７の形成前に、ハードマスク２００ａを形成してもよい。この際、まずハードマスク層２００上に大径レジストパターン１００を形成してエッチングを行ない、ハードマスク２００ａを形成する。この後、大径レジストパターン１００を除去し、ハードマスク２００ａ上に新たに小径レジストパターン１０２を形成し、小径凹部４２−７を形成する。
【０１０７】
また、第２〜第４実施形態および第７実施形態の製造方法では、まず第１配線１２上のエッチング残膜厚ａと、第２配線２２上のエッチング残膜厚ｂとが、同じ膜厚（つまりａ＝ｂ）になるように調整する。この状態において、第１配線１２および第２配線２２上のエッチング残膜が異なる材料からなる膜であっても、これらのエッチング残膜を同等のエッチング速度で掘り進められる条件でエッチングを行なう。第１配線１２および第２配線２２を同時に露出させ、エッチングを終了する場合を説明した。
しかしながら、第２〜第４実施形態および第７実施形態の製造方法は、第１配線１２および第２配線２２上のエッチング残膜に対するエッチング速度が異なる場合にも適用可能である。この場合、膜ごとのエッチング速度の違いを加味した上で、第１配線１２上のエッチング残膜をエッチングし第１配線１２を露出させるまでの時間Ａと、第２配線２２上のエッチング残膜をエッチングし第２配線２２を露出させるまでの時間Ｂとが同じになるよう調整すればよい。つまりエッチング時間Ａとエッチング時間Ｂが同じになるよう、エッチング残膜厚ａおよびエッチング残膜厚ｂを調整すればよい。この手順でも第２〜第４実施形態および第７実施形態と同じ効果が得られる。
【０１０８】
また以上説明した各実施形態は、大径凹部４１の底部に層間絶縁膜１４と共に１つの第１配線１２を露出させ、大径凹部４１の底部から掘り下げて設けられた小径凹部４２の底部に１つの第２配線２２を露出させた接続孔４０の構成およびその製造方法を説明した。
しかしながら本技術は、このような構成への適用に限定されることはなく、大径凹部４１の底部に層間絶縁膜１４と共に複数の第１配線１２を露出させた構成、または小径凹部４２の底部に複数の第２配線２２を露出させた構成に対しても適用可能である。
このような構成であっても、同様の製造方法で製造することが可能であって、同様の効果を得ることができる。
【０１０９】
さらに、大径凹部４１の底部が２段階の深さに形成されていて、それぞれの深さ位置にそれぞれ第１配線１２を露出させた構成に対しても適用可能である。
このような構成であっても、同様の製造方法で製造することが可能であり、大径凹部４１の底部における最も深い位置においてのみ、層間絶縁膜１４と共に第１配線１２が露出した状態となり、浅い底部は第１配線１２のみで構成されることになる。このような場合であっても、大径凹部４１における浅い底部に露出している第１配線１２の過剰なエッチングが多少は発生するものの、さらに深く位置する第２配線２２を露出させるためのエッチングの影響を受けることは防止可能であり、同様の効果を得ることが可能である。
なお、同様に小径凹部４２の底部が２段階の深さに形成されていて、それぞれの深さ位置にそれぞれ第２配線２２を露出させた構成に対しても適用可能であり、同様の製造方法で製造することが可能である。
【０１１０】
また以上説明した各実施形態は、貼り合わせ基板において、第１基板１０に配置された第１配線１２と、第２基板２０に配置された第２配線２２とを接続孔４０内に露出させた構成および製造方法を説明した。
しかしながら本技術は、このような構成への適用に限定されることはなく、一枚の半導体層において、第１配線と、これより深く配置された第２配線とを接続孔内に露出させた構成に対しても適用可能である。
このような構成であっても、同様の製造方法で作製することが可能であって、同様の効果を得ることができる。
【０１１１】
また以上説明した各実施形態は、第１導電層および第２導電層が配線である場合を説明したが、本技術はこのような構成への適用に限定されることはない。例えば第１導電層および第２導電層は、半導体層内に形成された拡散層であってもよい。この場合においても、同様の効果を得ることができる。
【０１１２】
なお、本技術は以下のような構成も取ることができる。
【０１１３】
（１）
異なる深さに位置する第１導電層および第２導電層を有する基板と、
前記基板の一主面側に前記第１導電層および前記第２導電層に重なる大きさの開口を有し、底部の一部に前記第１導電層が露出された大径凹部と、
前記大径凹部の底部から掘り下げて延設され、底部に前記第２導電層が露出された小径凹部と、
前記大径凹部と前記小径凹部からなる接続孔内に設けられ、前記第１導電層と前記第２導電層を接続する導電部材と
を備える半導体装置。
【０１１４】
（２）
前記基板は、前記第１導電層を含む基板と前記第２導電層を含む基板とを貼り合わせた貼合せ基板である
（１）記載の半導体装置。
【０１１５】
（３）
第１導電層および第２導電層を内部に有する基板の一主面上に、当該第1導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成することと、
前記大径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層を底部に露出させた大径凹部を、前記基板に形成することと、
前記基板の一主面上に、前記第２導電層の上部を露出する開口を前記大径凹部の形成範囲内に有する小径レジストパターンを形成することと、
前記小径レジストパターンをマスクにしたエッチングに基づいて、前記第１導電層よりも深く位置する前記第２導電層を底部に露出させた小径凹部を、前記基板に形成することと
を含む半導体装置の製造方法。
【０１１６】
（４）
前記大径凹部を形成した後、
前記第１導電層を覆う状態で前記小径レジストパターンを形成し、
前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成する
（３）記載の半導体装置の製造方法。
【０１１７】
（５）
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、
次いで前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングを行うことによって、前記第２導電層を露出させて当該小径凹部を形成すると共に、前記第１導電層を露出させて前記大径凹部を形成する
（３）記載の半導体装置の製造方法。
【０１１８】
（６）
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
（５）記載の半導体装置の製造方法。
【０１１９】
（７）
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記第１導電層を露出させない深さで前記基板をエッチングする
（５）または（６）に記載の半導体装置の製造方法。
【０１２０】
（８）
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
（５）〜（７）の何れかに記載の半導体措置の製造方法。
【０１２１】
（９）
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、さらに前記第１導電層を露出させない深さで前記基板をエッチングし、
次いで前記大径レジストパターンを除去して前記基板の凹部に埋込部材を埋め込んで平坦化し、その後前記小径レジストパターンを形成し、
前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記埋込部材で埋め込まれた基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングによって、当該小径凹部の底部に前記第２導電層を露出させると共に第１導電層を露出させた大径凹部を形成する
（３）に記載の半導体装置の製造方法。
【０１２２】
（１０）
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成し、
前記大径レジストパターンを形成する際には、前記小径凹部内に前記第２導電層を覆う状態でレジスト材料を残す
（３）記載の半導体装置の製造方法。
【０１２３】
（１１）
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記第２導電層を露出させない深さで前記基板をエッチングし、
その後前記大径凹部を形成する際には、前記大径レジストパターンをマスクにしたエッチングを行うことによって、前記第１導電層を露出させて当該大径凹部を形成すると共に、前記第２導電層を露出させて前記小径凹部を形成する
（３）記載の半導体装置の製造方法。
【０１２４】
（１２）
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
（１１）記載の半導体装置の製造方法。
【０１２５】
（１３）
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
（１１）または（１２）に記載の半導体措置の製造方法。
【０１２６】
（１４）
前記大径凹部および前記小径凹部を形成した後、当該前記大径凹部と当該小径凹部とで構成された接続孔内に、前記第１導電層および第２導電層に接続された導電部材を形成する
（３）〜（１３）の何れかに記載の半導体装置の製造方法。
【符号の説明】
【０１２７】
１…半導体装置、１０…第１基板、１１…半導体層、１２…第１配線（第１導電層）、１４…層間絶縁膜、２０…第２基板、２２…第２配線（第２導電層）、４０…接続孔、４１…大径凹部、４２…小径凹部、４３…埋込金属（導電部材）、１００…大径レジストパターン、１００ａ…開口、１００ｂ…レジスト材料、１０２…小径レジストパターン、１０２ａ…開口、２００…ハードマスク層、２００ａ…ハードマスク、４００…埋込部材
【特許請求の範囲】
【請求項１】
第１導電層および当該第１導電層よりも深く配置された第２導電層を内部に有する基板と、
前記基板の表面側に前記第１導電層および前記第２導電層に重なる大きさの開口を有し、底部の一部に当該第１導電層が露出された大径凹部と、
前記大径凹部の底部から掘り下げて延設され、底部に前記第２導電層が露出された小径凹部と、
前記大径凹部と前記小径凹部からなる接続孔内に設けられ、前記第１導電層と前記第２導電層を接続する導電部材と
を備える半導体装置。
【請求項２】
前記基板は、前記第１導電層を含む基板と前記第２導電層を含む基板とを貼り合わせた貼合せ基板である
請求項１記載の半導体装置。
【請求項３】
第１導電層および当該第１導電層よりも深く配置された第２導電層を内部に有する基板上に、当該第1導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成することと、
前記大径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層を底部に露出させた大径凹部を、前記基板に形成することと、
前記基板上に、前記第２導電層の上部を露出する開口を前記大径凹部の形成範囲内に有する小径レジストパターンを形成することと、
前記小径レジストパターンをマスクにしたエッチングに基づいて、前記第２導電層を底部に露出させた小径凹部を、前記基板に形成することと
を含む半導体装置の製造方法。
【請求項４】
前記大径凹部を形成した後、
前記第１導電層を覆う状態で前記小径レジストパターンを形成し、
前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、
次いで前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングを行うことによって、前記第２導電層を露出させて当該小径凹部を形成すると共に、前記第１導電層を露出させて前記大径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項６】
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
請求項５記載の半導体装置の製造方法。
【請求項７】
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記第１導電層を露出させない深さで前記基板をエッチングする
請求項５記載の半導体装置の製造方法。
【請求項８】
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
請求項５記載の半導体装置の製造方法。
【請求項９】
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、さらに前記第１導電層を露出させない深さで前記基板をエッチングし、
次いで前記大径レジストパターンを除去して前記基板の凹部に埋込部材を埋め込んで平坦化し、その後前記小径レジストパターンを形成し、
前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記埋込部材で埋め込まれた基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングによって、当該小径凹部の底部に前記第２導電層を露出させると共に第１導電層を露出させた大径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項１０】
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成し、
前記大径レジストパターンを形成する際には、前記小径凹部内に前記第２導電層を覆う状態でレジスト材料を残す
請求項３記載の半導体装置の製造方法。
【請求項１１】
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記第２導電層を露出させない深さで前記基板をエッチングし、
その後前記大径凹部を形成する際には、前記大径レジストパターンをマスクにしたエッチングを行うことによって、前記第１導電層を露出させて当該大径凹部を形成すると共に、前記第２導電層を露出させて前記小径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項１２】
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記大径凹部および前記小径凹部を形成した後、当該前記大径凹部と当該小径凹部とで構成された接続孔内に、前記第１導電層および第２導電層に接続された導電部材を形成する
請求項３記載の半導体装置の製造方法。
【請求項１】
第１導電層および当該第１導電層よりも深く配置された第２導電層を内部に有する基板と、
前記基板の表面側に前記第１導電層および前記第２導電層に重なる大きさの開口を有し、底部の一部に当該第１導電層が露出された大径凹部と、
前記大径凹部の底部から掘り下げて延設され、底部に前記第２導電層が露出された小径凹部と、
前記大径凹部と前記小径凹部からなる接続孔内に設けられ、前記第１導電層と前記第２導電層を接続する導電部材と
を備える半導体装置。
【請求項２】
前記基板は、前記第１導電層を含む基板と前記第２導電層を含む基板とを貼り合わせた貼合せ基板である
請求項１記載の半導体装置。
【請求項３】
第１導電層および当該第１導電層よりも深く配置された第２導電層を内部に有する基板上に、当該第1導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成することと、
前記大径レジストパターンをマスクにしたエッチングに基づいて、前記第1導電層を底部に露出させた大径凹部を、前記基板に形成することと、
前記基板上に、前記第２導電層の上部を露出する開口を前記大径凹部の形成範囲内に有する小径レジストパターンを形成することと、
前記小径レジストパターンをマスクにしたエッチングに基づいて、前記第２導電層を底部に露出させた小径凹部を、前記基板に形成することと
を含む半導体装置の製造方法。
【請求項４】
前記大径凹部を形成した後、
前記第１導電層を覆う状態で前記小径レジストパターンを形成し、
前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、
次いで前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングを行うことによって、前記第２導電層を露出させて当該小径凹部を形成すると共に、前記第１導電層を露出させて前記大径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項６】
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
請求項５記載の半導体装置の製造方法。
【請求項７】
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記第１導電層を露出させない深さで前記基板をエッチングする
請求項５記載の半導体装置の製造方法。
【請求項８】
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしてハードマスクを形成した後、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
請求項５記載の半導体装置の製造方法。
【請求項９】
前記大径レジストパターンを形成する際には、前記基板上にハードマスク層を介して当該大径レジストパターンを形成し、
前記大径凹部を形成する前に、前記大径レジストパターンをマスクにしたエッチングによって前記ハードマスク層をパターニングしたハードマスクを形成し、さらに前記第１導電層を露出させない深さで前記基板をエッチングし、
次いで前記大径レジストパターンを除去して前記基板の凹部に埋込部材を埋め込んで平坦化し、その後前記小径レジストパターンを形成し、
前記小径凹部を形成する際には、前記小径レジストパターンをマスクにして前記第２導電層を露出させない深さで前記埋込部材で埋め込まれた基板をエッチングした後、当該小径レジストパターンを除去し、さらに前記ハードマスク上からのエッチングによって、当該小径凹部の底部に前記第２導電層を露出させると共に第１導電層を露出させた大径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項１０】
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記小径凹部を形成し、
前記大径レジストパターンを形成する際には、前記小径凹部内に前記第２導電層を覆う状態でレジスト材料を残す
請求項３記載の半導体装置の製造方法。
【請求項１１】
前記大径レジストパターンを形成する前に、前記小径レジストパターンをマスクにしたエッチングによって前記第２導電層を露出させない深さで前記基板をエッチングし、
その後前記大径凹部を形成する際には、前記大径レジストパターンをマスクにしたエッチングを行うことによって、前記第１導電層を露出させて当該大径凹部を形成すると共に、前記第２導電層を露出させて前記小径凹部を形成する
請求項３記載の半導体装置の製造方法。
【請求項１２】
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記第２導電層上における前記小径凹部のエッチング残膜厚を、前記第１導電層上における前記大径凹部のエッチング残膜厚に一致させる
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記基板は、前記第１導電層上に層間絶縁膜と半導体層とを備え、
前記小径レジストパターンをマスクにして前記基板をエッチングする際には、前記層間絶縁膜をエッチングストッパとして前記半導体層をエッチングする
請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記大径凹部および前記小径凹部を形成した後、当該前記大径凹部と当該小径凹部とで構成された接続孔内に、前記第１導電層および第２導電層に接続された導電部材を形成する
請求項３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−８０８１３（Ｐ２０１３−８０８１３Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２１９８４３（Ｐ２０１１−２１９８４３）
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]