【課題】抵抗変化素子を備える半導体装置（半導体チップ）のチップ面積を削減すること。
【解決手段】半導体装置（１）は、半導体基板（５０）上に形成されたトランジスタ（７１）を含む下層回路（７０）と、半導体基板（５０）の上方の配線層（６０）に形成されたメモリセルアレイ（２０）と、を備える。メモリセルアレイ（２０）の各メモリセル（ＭＣ）は、配線層（６０）に形成された抵抗変化素子（４０）を記憶素子として備る。メモリセルアレイ（２０）は、メモリセル（ＭＣ）の直下に当該メモリセル（ＭＣ）との電気的接続用のビアが形成されていない第１領域（ＲＦ）を有している。下層回路（７０）は、第１領域（ＲＦ）の少なくとも一部とオーバーラップするように配置されている。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。
【解決手段】薄膜トランジスタ１１９と、薄膜トランジスタ上に第１の層間絶縁膜１５６と、第１の層間絶縁膜上の、ソース領域またはドレイン領域の一方に電気的に接続される第１の電極１１４と、ソース領域またはドレイン領域の他方に電気的に接続される第２の電極１１０と、第１の層間絶縁膜、第１の電極、及び第２の電極上に形成された第２の層間絶縁膜１３５と、第２の層間絶縁膜上の、第１の電極または第２の電極の一方に電気的に接続される第１の配線１７７と、第２の層間絶縁膜上の、第１の電極または第２の電極の他方に電気的に接続されない第２の配線１７８とを有し、第２の配線と前記第１の電極または第２の電極の他方は、第２の層間絶縁膜中の分断領域１６９によって、電気的に接続されない半導体装置及びその作製方法に関するものである。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】データ保持時間を、マスクＲＯＭと同様の無限大とすることができる、長期にわたりデータを保持できる信頼性の高いＥＥＰＲＯＭを提供する。
【解決手段】不揮発性半導体記憶装置は、所定のセンスレベルに対して熱平衡状態しきい値電圧が正方向である第１の不揮発性半導体記憶素子１００に正のデータを記憶し、熱平衡状態しきい値電圧が負方向である第２の不揮発性半導体記憶素子２００に負のデータを記憶することでデータ保持時間を無限大にする。 （もっと読む）

【課題】ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ロウ方向に延びるワード線ＷＬ、カラム方向に延びる複数のビット線ＢＬ０，ＢＬ１，ＢＬ２で構成されたビット線グループ、並びに、トランジスタからなりワード線及びビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、ビット線を介してメモリセルからデータを読む読み出し回路とを備え、メモリセルは、トランジスタのソース又はドレインを、ビット線グループに属する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、トランジスタのゲートとなるアクティブ領域ＡＡは、ビット線グループの複数のビット線ＢＬ０，ＢＬ１，ＢＬ２の配置領域及び各ビット線間のスペースに連続的に形成されている （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にす
る。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリ
に供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまた
は書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当
該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにす
ることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時
に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込み
において、消費電流を一定にできる。 （もっと読む）

【課題】集積度が高く、製造ばらつきの影響が小さく、製造歩留まりの高い多値ＲＯＭセルを提供する。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。
【解決手段】接地電位制御要否判定部３が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、接地電位の制御が必要と判定された場合、接地電位制御回路生成部４が、読み出し動作時に非選択となるトランジスタの接地電位を引き上げる接地電位制御回路を生成する。 （もっと読む）

【課題】電力消費をより低減可能な新たなビット線階層化方式を備えた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、行列状に設けられた複数のメモリブロックＢと、複数のメモリブロックＢに対応して設けられた複数の主ビット線ＧＬとを具備する。メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。読出し対象の対象セルＣ１の読出し動作時に、対象セルＣ１に対応する主ビット線ＧＬ１を選択し、対象セルＣ１の列に対応する副ビット線ＢＬ１をスイッチ回路ＳＣ１により選択し、複数のワード線ＷＬのうち、対象セルＣ１の列及び行に対応するワード線ＷＬ１を選択する。 （もっと読む）

【課題】製造コストの増加を抑止して不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在できる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、複数のメモリーセルＭＥ１、ＭＥ２、ＭＲ１、ＭＲ２と、複数のワード線ＷＬ１、ＷＬ２と、複数のビット線ＢＬ１、ＢＬ２と、複数のソース線ＳＬ１、ＳＬ２とを含む。複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭＥ１、ＭＥ２である。複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルＭＲ１、ＭＲ２である。マスクＲＯＭメモリーセルＭＲ１、ＭＲ２は、ソースと対応するソース線ＳＬ２とを電気的に接続するためのコンタクトＣＮ１、ＣＮ２の有無によってデータが設定される。 （もっと読む）

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
（もっと読む）

【課題】複数ビット値を格納するための読み出し専用メモリセルを開示する。
【解決手段】該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。該切り替え装置は、切り替え信号に応答して、該電圧源と該３本の出力線のうちの１本との間の電気接続を提供し、該接続された出力線の電圧は、既定の電圧への接続に応答して値を切り替え、それによって、該出力線によって表される該複数ビット値が選択される。該選択された複数ビット値を出力するための、出力装置も提供する。 （もっと読む）

【課題】マスクＲＯＭのメモリセルアレイ領域の面積増加を防ぎ、製造コストの低減を実現する。
【解決手段】
メモリセルアレイ領域１０と、周辺回路領域を含むコンタクト方式のマスクＲＯＭであって、所定の配線層間を接続する複数のビア１０４Ａ〜Ｒ、１０２Ａ〜Ｈ、を含み、プログラミングに使用されるメモリセルアレイ領域１０のビア１０２Ａ〜Ｈと、前記周辺回路領域のビア１０４Ａ〜Ｒとでは、径の大きさが異なるマスクＲＯＭ。 （もっと読む）

【課題】 密封型半導体記録媒体及び密封型半導体記録装置に関し、無線により電力を給電するとともに、相互干渉なしに無線でデータ通信を高速に行うことが可能な密封された高信頼性の半導体メモリを低コストで提供する。
【解決手段】 少なくとも１枚の半導体基板に最大辺が２０ｍｍ以下のサイズの複数の読出専用メモリブロックを互いに電源配線を共有しない状態で設け、前記各読出専用メモリブロックに電力受給用コイルとデータ通信用コイルを備えるとともに、前記各読出専用メモリブロックに互いに異なったデータを書き込む。 （もっと読む）

【課題】製造技術の限界によりトランジスタの最小サイズが決まるため、ＲＯＭの高容量化にも限界があるという課題があった。
【解決手段】本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを一体とした不揮発性半導体記憶装置であり、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭとを同一平面上に構成する。これにより、トランジスタサイズを小さくすることなく、ＲＯＭ容量を増やすことが可能となる。 （もっと読む）

【課題】マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。
【解決手段】この半導体集積回路は、マスクＲＯＭを内蔵した半導体集積回路であって、該マスクＲＯＭが、第１の方向において隣接する２つのＮチャネルトランジスタのソースが共通化され、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されているようにした複数のメモリセルと、各々のポリシリコンが第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成すると共に、所定の位置において第１の方向及び第１の方向と反対の方向に凸部を有するようにした複数のワード線とを具備する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】マスクＲＯＭとＥＥＰＲＯＭとは、その構造が著しく異なることら、マスクＲＯＭ領域をＥＥＰＲＯＭ領域に、あるいはＥＥＰＲＯＭ領域をマスクＲＯＭ領域に変更することは難しい。各メモリのメモリ容量は固定化され、結果として、システムの自由度が制限されるという問題が生じていた。
【解決手段】本発明の半導体記憶装置は、半導体基板上のチャネル領域に同一構造のメモリ絶縁膜を備える複数のメモリ素子を有し、メモリ絶縁膜の所定の領域に電荷を注入することで情報を記憶する第１のメモリ素子と、ソースとドレインとの間に電流を流さないことで情報を記憶する第２のメモリ素子とからなる。このような構造とすることで、第１のメモリ素子と第２のメモリ素子との変更が容易となる。 （もっと読む）

【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）