半導体記憶装置

【課題】ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ロウ方向に延びるワード線ＷＬ、カラム方向に延びる複数のビット線ＢＬ０，ＢＬ１，ＢＬ２で構成されたビット線グループ、並びに、トランジスタからなりワード線及びビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、ビット線を介してメモリセルからデータを読む読み出し回路とを備え、メモリセルは、トランジスタのソース又はドレインを、ビット線グループに属する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、トランジスタのゲートとなるアクティブ領域ＡＡは、ビット線グループの複数のビット線ＢＬ０，ＢＬ１，ＢＬ２の配置領域及び各ビット線間のスペースに連続的に形成されている

【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の微細化が進むにつれ、トランジスタの製造バラツキは無視できなくなる。マスクＲＯＭの場合、動作速度はセルトランジスタのゲート幅に依存する。そのため、ゲート幅の小さいセルトランジスタを使用すると、回路面積を抑えることができるが、セルトランジタの電流値のバラツキが大きいため、マスクＲＯＭの動作速度を遅くする必要があった。一方、ゲート幅を大きいセルトランジスタを使用すると、セルトランジスタの電流値が大きくなりデータを高速に読み出すことができるが回路面積が増大してしまうことになる。
【０００３】
つまり、セルトランジスタ電流の増加、及び、製造バラツキ低減のためには、セルトランジスタのゲート幅を拡幅する必要がありものの、そのことによってセルトランジスタの回路面積が増大してしまう点が問題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開平５−２９１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、ロウ方向に延びるワード線、カラム方向に延びる複数のビット線で構成されたビット線グループ、並びに、ウエルのアクティブ領域上に形成されたトランジスタからなり前記ワード線及び前記ビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、前記ビット線を介して前記メモリセルからデータを読む読み出し回路とを備え、前記メモリセルは、前記トランジスタのソース又はドレインを、前記ビット線グループに属する複数のビット線のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、前記トランジスタのゲートとなるアクティブ領域は、ロウ方向及びカラム方向と直交する積層方向から見て、ビット線グループの複数のビット線の配置領域及び各ビット線間のスペースに連続的に形成されていることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置のブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルの回路図、並びに、メモリセルの状態を示す図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルの読み出し回路の構成例を示す図である。
【図６】同実施形態に係る半導体記憶装置のメモリセルの状態と出力データの関係を示す図である。
【図７】同実施形態に係る半導体記憶装置の読み出し回路の構成例を示す図である。
【図８】同実施形態に係る半導体記憶装置のカラムマルチプレクサ及び読み出し回路の構成例を示す図である。
【図９】同実施形態に係る半導体記憶装置のカラムマルチプレクサ及び読み出し回路の構成例を示す図である。
【図１０】同実施形態に係る半導体記憶装置のカラムマルチプレクサ及び読み出し回路の構成例を示す図である。
【図１１】第２の実施形態に係る半導体記憶装置の読み出し回路の構成例を示す図である。
【図１２】同実施形態に係る半導体記憶装置のメモリセルの状態と出力データの関係を示す図である。
【図１３】同実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図１４】第３の実施形態に係る半導体記憶装置のメモリセルアレイ及び読み出し回路の構成例を示す図である。
【図１５】第４の実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図１６】同実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図１７】同実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図１８】同実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図１９】第５の実施形態に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図２０】同実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトを示す図である。
【図２１】第１の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトを示す図である。
【図２２】第５の実施形態に係る半導体記憶装置のメモリセルアレイのレイアウトを示す図である。
【図２３】第１の実施形態に対する比較例に係る半導体記憶装置のメモリセルの回路図、並びに、メモリセルの状態を示す図である。
【図２４】同比較例に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図２５】同比較例に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図２６】同比較例に係る半導体記憶装置のメモリセルの読み出し回路の構成例を示す図である。
【図２７】同比較例に係る半導体記憶装置のメモリセルの状態と出力データの関係を示す図である。
【図２８】第２の実施形態に対する比較例に係る半導体記憶装置の読み出し回路の構成例を示す図である。
【図２９】同比較例に係る半導体記憶装置のメモリセルの状態と出力データの関係を示す図である。
【図３０】同比較例に係る半導体記憶装置のメモリセルのレイアウトを示す図である。
【図３１】第３の実施形態に対する比較例に係る半導体記憶装置のメモリセルアレイ及び読み出し回路の構成例を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
［第１の実施形態］
＜全体構成＞
図１は、第１の実施形態に係る半導体記憶装置の全体構成を示す図である。
【０００９】
半導体記憶装置は、メモリセルアレイ１を備える。メモリセルアレイ１は、ロウ方向に平行に延びる複数のワード線ＷＬ、カラム方向に平行に延びる複数のビット線ＢＬ、並びに、ワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣを有する。
【００１０】
メモリセルＭＣは、ソース（又はドレイン）が接地線ＶＳＳ、ゲートにワード線ＷＬが接続されたトランジスタＣＴ（以下、「セルトランジスタ」と呼ぶ）を有し、このセルトランジスタＣＴのドレイン（又はソース）とビット線ＢＬの接続の有無によってデータを記憶する。なお、本実施形態及び以下の説明において、セルトランジスタＣＴのドレインとビット線ＢＬが接続された状態を“０”とし、図１に示すように黒点で表現する。一方、セルトランジスタＣＴのドレインとビット線ＢＬが接続されていない状態を“１”とし、図１とは異なり白抜き点で表現する。
【００１１】
また、半導体記憶装置は、入力されたアドレスＡＤＲに基づいてワード線ＷＬを駆動するワード線ドライバ２、複数のビット線ＢＬに現れた電圧を選択的に出力するカラムマルチプレクサ３、並びに、カラムマルチプレクサ３を介して出力されたビット線ＢＬに現れた電圧を出力データＤＯとして出力する読み出し回路４を備える。ワード線ドライバ２及び読み出し回路４は、入力されたクロックＣＬＫに基づいて動作する。
【００１２】
＜メモリセルの構成＞
ここでは、メモリセルＭＣの構造について説明する。なお、以下では、１つのメモリセルＭＣは１つのセルトランジスタＣＴで構成されているものとする。また、このセルトランジスタＣＴのドレイン（又はソース）と交差するビット線ＢＬの組を「ビット線グループ」と呼ぶ事もある。更に、ビット線グループがｎ本のビット線ＢＬで構成されている場合のメモリセルＭＣの構造を、「ｎビット線型メモリセル」と呼ぶ事もある。
【００１３】
第１の実施形態では、２ビットのデータを記憶するメモリセルの構成について説明するが、本実施形態のメモリセルＭＣについて説明する前提として、比較例のメモリセルＭＣの構成について説明する。
【００１４】
図２３は、第１の実施形態に対する比較例のメモリセルＭＣの回路図、並びに、メモリセルＭＣのセルトランジスタＣＴ及びビット線ＢＬの接続状態の組み合わせを示す図である。
【００１５】
比較例の場合、メモリセルＭＣは、図２３中（Ａ）に示すように、１ビット線型の構造を持つ。１ビット線型の場合、セルトランジスタＣＴとビット線ＢＬが接続しているか、接続していないかの２つの接続状態を持つ。
【００１６】
そのため、図２３中（Ａ）に示すように、２つの１ビット線型メモリセルＭＣ［０］、［１］を用い、これらメモリセルＭＣ［０］、［１］のセルトランジスタＣＴ及びビット線ＢＬの接続状態の組み合わせによって、図２３中（Ｂ）に示すように、４つの接続状態を作り、２ビットのデータを記憶する。
【００１７】
図２４は、図２３中（Ａ）に示すメモリセルＭＣのレイアウトを示す図である。
図２４に示す比較例の場合、メモリセルＭＣ［０］、［１］は、以下に示すように、ロウ方向に並ぶ２つのセルウエルＣＷ［０］、［１］上に形成される。
【００１８】
つまり、セルウエルＣＷ［ｊ］（ｊ＝０，１）には、アクティブ領域ＡＡ［ｊ］が形成されている。ここで、アクティブ領域ＡＡ［ｊ］のロウ方向の幅と、アクティブ領域ＡＡ［０］及び［１］間のスペースのロウ方向の幅は、共にＷ（通常、幅Ｗはμｍオーダーである）とする。
【００１９】
セルウエルＣＷ［０］、［１］上には、アクティブ領域ＡＡ［０］、［１］を跨ぐようにロウ方向に延びる接地線ＶＳＳが形成されている。この接地線ＶＳＳは、ロウ方向及びカラム方向に直交する積層方向に延びるビアＣＳ０［ｊ］を介してアクティブ領域ＡＡ［ｊ］に電気的に接続される。
【００２０】
アクティブ領域ＡＡ［ｊ］上には、金属配線Ｍ１［ｊ］が形成されている。金属配線Ｍ１［ｊ］は、図示しない下層のビアＣＳ１［ｊ］を介してアクティブ領域ＡＡ［ｊ］に電気的に接続されている。また、金属配線Ｍ１［ｊ］上には、カラム方向に延びるビット線ＢＬ［ｊ］が形成されている。
【００２１】
また、アクティブ領域ＡＡ［０］、［１］上には、積層方向から見て、カラム方向の接地線ＶＳＳと金属配線Ｍ１［０］、［１］との間の領域に、アクティブ領域ＡＡ［０］、［１］を跨ぐようにロウ方向に延びるワード線ＷＬが形成されている。
【００２２】
なお、図２３中（Ａ）に示すメモリセルＭＣ［０］のように、セルトランジスタＣＴとビット線ＢＬを接続する場合、図２４に示すように、金属配線Ｍ１とビット線ＢＬとを上層のビアＶ２で電気的に接続すれば良い。
【００２３】
以上説明したレイアウトの場合、メモリセルＭＣ［ｊ］のセルトランジスタＣＴのゲート幅は、それぞれアクティブ領域ＡＡ［ｊ］のロウ方向の幅Ｗとなる。
【００２４】
次に、本実施形態のメモリセルＭＣの構成について説明する。
図２は、第１の実施形態のメモリセルＭＣの回路図、並びに、メモリセルＭＣのセルトランジスタＣＴ及びビット線ＢＬの接続状態の組み合わせを示す図である。
【００２５】
本実施形態のメモリセルＭＣは、図２中（Ａ）に示すように、１つのセルトランジスタＣＴのドレイン（又はソース）が３本のビット線ＢＬ０〜ＢＬ２で構成されたビット線グループと交差する３ビット線型の構造を持つ。
【００２６】
メモリセルＭＣは、図２中（Ｂ）に示すように、セルトランジスタＣＴが、ビット線グループに属するビット線ＢＬ０〜ＢＬ２のいずれとも接続されていないか又はいずれか１本とだけ接続されているかの異なる４つの接続状態によって２ビットのデータを記憶することができる。なお、図２中（Ａ）は、メモリセルＭＣのセルトランジスタＣＴとビット線ＢＬ０のみを接続した場合を示している。
【００２７】
図３は、図２中（Ａ）に示すメモリセルＭＣのレイアウトを示す図である。図３中（Ａ）は、積層方向から見た平面図であり、図３中（Ｂ）は、図３中（Ａ）に示すａ−ａ´断面図である。なお、図３は、図２４に示す比較例に示すセルウエルＣＷ［０］及び［１］を合わせた面積と同面積にセルウエルＣＷに形成することを前提としたレイアウトである。
【００２８】
図３に示す本実施形態の場合、メモリセルＭＣは、以下に示すように、ウエルにあるセルウエルＣＷ上に形成されている。
【００２９】
つまり、セルウエルＣＷには、アクティブ領域ＡＡが形成されている。ここで、アクティブ領域ＡＡは、図２４に示す比較例のアクティブ領域ＡＡ［０］、［１］、並びに、これらアクティブ領域ＡＡ［０］及び［１］間のスペースを合わせたサイズで形成されている。つまり、アクティブ領域ＡＡのロウ方向の幅は３×Ｗとなる。
【００３０】
セルウエルＣＷ上には、アクティブ領域ＡＡを跨ぐようにロウ方向に延びる接地線ＶＳＳが形成されている。この接地線ＶＳＳは、積層方向に延びる２つのビアＣＳ０＜０＞、＜１＞を介してアクティブ領域ＡＡに電気的に接続されている。
【００３１】
アクティブ領域ＡＡ上には、アクティブ領域ＡＡのロウ方向の幅と同程度の幅を持つ金属配線Ｍ１が形成されている。金属配線Ｍ１は、積層方向に延びる２つのビアＣＳ１＜０＞、＜１＞を介してアクティブ領域ＡＡに電気的に接続されている。金属配線Ｍ１上には、カラム方向に延びる３本のビット線ＢＬ０〜ＢＬ２が形成されている。
【００３２】
また、アクティブ領域ＡＡ上には、積層方向から見て、カラム方向の接地線ＶＳＳと金属配線Ｍ１との間の領域に、アクティブ領域ＡＡを跨ぐようにロウ方向に延びるワード線ＷＬが形成されている。
【００３３】
なお、図２に示すように、メモリセルＭＣの接続状態を（ＢＬ０，ＢＬ１，ＢＬ２）＝（０，１，１）とする場合、図３に示すように、ビット線ＢＬ０と金属配線Ｍ１とを上層のビアＶ２によって電気的に接続すれば良い。
【００３４】
以上説明したレイアウトの場合、メモリセルＭＣのセルトランジスタＣＴのゲート幅は、アクティブ領域ＡＡのロウ方向の幅３×Ｗとなる。
【００３５】
つまり、本実施形態の場合、比較例のように２つの１ビット線型のメモリセルを１つの３ビット線型のメモリセルにまとめることで、比較例と同じ回路面積、同じ記憶容量を維持しつつ、比較例と比べて、セルトランジスタのロウ方向のゲート幅を拡幅することができる。図３に示すレイアウトの場合、セルトランジスタのゲート幅は３倍に拡幅しているため、読み出し速度を３倍に改善を図ることができる。
【００３６】
次に、前述のメモリセルＭＣを配列してメモリセルアレイ１を構成する場合について説明しておく。
【００３７】
図２５は、比較例の場合であり、１ビット線型のメモリセルＭＣをカラム方向に２つの並べる場合のレイアウトとなる。比較例の場合、図２４に示すレイアウトと、このレイアウトを図２５に示すａ−ａ´軸を対称軸とする線対称のレイアウトとをそのままカラム方向に連続して配置した構成となっている。
【００３８】
図４は、本実施形態の場合であり、３ビット線型のメモリセルＭＣをカラム方向に２つ並べる場合のレイアウトとなる。本実施形態の場合も比較例と同様、図３に示すレイアウトと、このレイアウトを図４に示すａ−ａ´軸を対称軸とする線対称のレイアウトとをそのままカラム方向に連続して配置するだけで構成することができる。
【００３９】
＜読み出し回路の構成＞
次に、上記２ビット線型のメモリセルＭＣを用いる場合に利用できる読み出し回路について説明するが、本実施形態の読み出し回路４を説明する前提として、比較例の読み出し回路４について説明する。
【００４０】
図２６は、比較例の読み出し回路の構成である。比較例の場合、図２７に示すように、ビット線ＢＬ［０］、ＢＬ［１］に現れる電圧レベルがそのまま出力データＤＯ［０］、［１］に対応している。したがって、比較例の場合、読み出し回路として、バッファ回路ＢＦ［０］、［１］をビット線ＢＬ［０］、［１］の端部に接続する。
【００４１】
これに対し、本実施形態の場合、３つのビット線ＢＬ０〜ＢＬ２の電圧レベルから２ビットのデータを得るため、読み出し回路４には、エンコード回路を設ける必要がある。
【００４２】
図５は、本実施形態に係る読み出し回路４のエンコード回路の構成例を示す図である。
【００４３】
図５に示すエンコード回路１１１は、入力ＩＮ０〜ＩＮ３からビット線ＢＬ０〜ＢＬ２の電圧レベルを受け、このビット線ＢＬ０〜ＢＬ２の電圧レベルの組み合わせから、出力データＤＯ［０］、ＤＯ［１］をエンコードし、出力する回路である。
【００４４】
エンコード回路１１１は、ビット線ＢＬ０及びＢＬ２を入力とするＮＡＮＤゲートＧ０、並びに、ビット線ＢＬ１及びＢＬ２を入力とするＮＡＮＤゲートＧ１を有する。この構成によって、ＮＡＮＤゲートＧ０の出力が出力データＤＯ［０］、ＮＡＮＤゲートＧ１の出力が出力データＤＯ［１］となる。
【００４５】
なお、出力データＤＯ［０］、［１］は、メモリセルＭＣのセルトランジスタＣＴとビット線ＢＬ０〜ＢＬ２の接続状態に応じて図６のようになる。
【００４６】
図７は、本実施形態に係る読み出し回路４のエンコード回路の他の構成例を示す図である。このエンコーダ回路１２１は、ビット線ＢＬ０〜ＢＬ２の電圧レベルの組み合わせから、出力データＤＯ［０］、ＤＯ［１］をエンコードし、出力する回路である。
【００４７】
エンコード回路１２１の場合、ビット線ＢＬ０を入力とするインバータＩＶ０、ビット線ＢＬ１を入力とするインバータＩＶ１、ビット線ＢＬ２を入力とするインバータＩＶ２、インバータＩＶ０の出力及びインバータＩＶ２の出力を入力とするＮＯＲゲートＧ０、インバータＩＶ１の出力及びインバータＩＶ２の出力を入力とするＮＯＲゲートＧ１、ＮＯＲゲートＧ０の出力を入力とするインバータＩＶ３、並びに、ＮＯＲゲートＧ１の出力を入力とするインバータＩＶ４を有する。この構成によって、インバータＩＶ３の出力が出力データＤＯ［０］、インバータＩＶ４の出力が出力データＤＯ［１］となる。
【００４８】
なお、出力データＤＯ［０］、［１］は、エンコーダ回路１１１と同様、メモリセルＭＣのセルトランジスタＣＴとビット線ＢＬ０〜ＢＬ１の接続状態に応じて図６のようになる。また、出力データＤＯ［０］、［１］が図６に示す場合と逆論理でも良い場合には、インバータＩＶ３及びＩＶ４が省略できる。
【００４９】
以上、説明した２つの読み出し回路４は、ビット線グループ毎に１つのエンコード回路１１１（又は１２１）を設ける構成となっていた。これに対し、次から説明する読み出し回路４の構成例は、１つのエンコード回路を、複数のビット線グループで共有させるものである。
【００５０】
図８は、本実施形態に係るカラムマルチプレクサ３及び読み出し回路４の構成例を示す図である。
【００５１】
カラムマルチプレクサ３は、複数のビット線グループの中から１つを選択し、この選択されたビット線グループのビット線ＢＬ０、ＢＬ１、ＢＬ２のデータを出力Ｙ０、Ｙ１、Ｙ２とする回路である。図８の場合、カラムマルチプレクサ３は、８つのビット線グループ毎に１つ設けられている。
【００５２】
読み出し回路４は、図７に示すエンコード回路１２１の他、部分回路１３２及びビット線プリチャージ／ディスチャージ回路１３３を有する。なお、エンコーダ回路１２１は、前述の通りであり説明を省略する。
【００５３】
ビット線プリチャージ／ディスチャージ回路１３３は、カラムマルチプレクサ３の前段に設けられており、メモリセルＭＣからのデータ読み出し前、或いは、データ読み出し後にビット線ＢＬを充放電する回路である。なお、データ読み出し後のビット線ＢＬの充放電は省略することもできる。この場合、メモリセルＭＣのセルトラジスタＣＴがＮＭＯＳトランジスタであればディスチャージ回路、メモリセルＭＣのセルトランジスタＣＴがＰＭＯＳトランジスタであればプリチャージ回路をそれぞれ省略することができる。
【００５４】
部分回路１３２は、カラムマルチプレクサ３の出力Ｙ０及びエンコード回路１２１の入力ＩＮ０間、カラムマルチプレクサ３の出力Ｙ１及びエンコード回路１２１の入力ＩＮ１間、カラムマルチプレクサ３の出力Ｙ２及びエンコード回路１２１の入力ＩＮ２間にそれぞれ設けられたプリチャージ／ディスチャージ回路ＰＤ０、ＰＤ１、ＰＤ２を有する。
【００５５】
これらプリチャージ／ディスチャージ回路ＰＤ０、ＰＤ１、ＰＤ２は、カラムマルチプレクサ３を介して選択したビット線グループのビット線ＢＬ０〜ＢＬ２を充放電することができる。したがって、プリチャージ／ディスチャージ回路ＰＤ０、ＰＤ１、ＰＤ２を設けることで、ビット線プリチャージ／ディスチャージ回路１３３を省略することも可能である。
【００５６】
また、部分回路１３２は、エンコーダ回路１２１のインバータＩＶ０、ＩＶ１、ＩＶ２の入出力間に接続されたキーパー回路ＫＰ０、ＫＰ１、ＫＰ２を有する。キーパー回路ＫＰ０、ＫＰ１、ＫＰ２は、エンコーダ回路１２１の入力ＩＮ０、ＩＮ１、ＩＮ２を安定化させるものであり、ビット線ＢＬに流れるリーク電流による誤読み出しの発生を低減するものである。キーパー回路ＰＫは、メモリセルＭＣのセルトランジスタＣＴがＮＭＯＳトランジスタであればＰＭＯＳトランジスタで構成することができ、メモリセルＭＣのセルトランジスタＣＴがＰＭＯＳトランジスタであればＮＭＯＳトランジスタで構成することができる。
なお、部分回路１３２は、任意の回路であり省略することも可能である。
【００５７】
図９は、本実施形態に係るカラムマルチプレクサ３及び読み出し回路４の他の構成例を示す図である。
カラムマルチプレクサ３、前述の通りであるため説明は省略する。
【００５８】
読み出し回路４は、図５に示すエンコード回路１１１、図８に示すビット線プリチャージ／ディスチャージ回路１３３の他、部分回路１４２を有する。なお、エンコーダ回路１１１及びビット線プリチャージ／ディスチャージ回路１３３は、前述の通りであり説明を省略する。
【００５９】
部分回路１４２は、カラムマルチプレクサ３の出力Ｙ０及びエンコード回路１１１の入力ＩＮ０間、カラムマルチプレクサ３の出力Ｙ１及びエンコード回路１１１の入力ＩＮ１間、カラムマルチプレクサ３の出力Ｙ２及びエンコード回路１３１の入力ＩＮ２間に設けられたプリチャージ／ディスチャージ回路ＰＤ０、ＰＤ１、ＰＤ２を有する。
【００６０】
また、部分回路１４２は、カラムマルチプレクサ３の出力Ｙ０に接続されたインバータＩＶ０及びこれに並列接続されたキーパー回路ＫＰ０、カラムマルチプレクサ３の出力Ｙ１に接続されたインバータＩＶ１及びこれに並列接続されたキーパー回路ＫＰ１、並びに、カラムマルチプレクサ３の出力Ｙ２に接続されたインバータＩＶ２及びこれに並列接続されたキーパー回路ＫＰ２を有する。これらキーパー回路ＫＰ０、ＫＰ１、ＫＰ２は、インバータＩＶ０、ＩＶ１、ＩＶ２との組合せによって、エンコーダ回路１１１の入力ＩＮ０、ＩＮ１、ＩＮ２を安定化させる回路である。
【００６１】
なお、部分回路１４２も、図８に示す部分回路１３２と同様、任意の回路であり省略することが可能である。
【００６２】
図１０は、本実施形態に係るカラムマルチプレクサ３及び読み出し回路４の他の構成例を示す図である。
カラムマルチプレクサ３は、前述の通りであるため説明は省略する。
【００６３】
読み出し回路４は、図５に示すエンコード回路１１１、図８に示すビット線プリチャージ／ディスチャージ回路１３３の他、部分回路１５２を有する。なお、エンコーダ回路１１１及びビット線プリチャージ／ディスチャージ回路１３３は、前述の通りであり説明を省略する。
【００６４】
部分回路１５２は、カラムマルチプレクサ３の出力Ｙ０及びエンコード回路１１１の入力ＩＮ０間、カラムマルチプレクサ３の出力Ｙ１及びエンコード回路１１１の入力ＩＮ１間、カラムマルチプレクサ３の出力Ｙ２及びエンコード回路１１１の入力ＩＮ２間に設けられたプリチャージ／ディスチャージ回路ＰＤ０、ＰＤ１、ＰＤ２を有する。
【００６５】
また、部分回路１５２は、出力データＤＯ［０］及び［１］を入力とするＡＮＤゲートＧ２、エンコード回路１１１の入力ＩＮ０及び出力データＤＯ［０］間に接続されたキーパー回路ＫＰ０、エンコード回路１１１の入力ＩＮ１及び出力データＤＯ［１］間に接続されたキーパー回路ＫＰ１、並びに、エンコード回路１１１の入力ＩＮ２及びＡＮＤゲートＧ２の出力間に接続されたキーパー回路ＫＰ２を有する。これらキーパー回路ＫＰ０、ＫＰ１、ＫＰ２は、エンコーダ回路１１１の入力を安定化させる回路である。
【００６６】
なお、部分回路１５２も、図８に示す部分回路１３２と同様、任意の回路であり省略することが可能である。
【００６７】
以上のように、本実施形態の場合、３本のビット線ＢＬ０〜ＢＬ２から、２つのデータＤＯ［０］、［１］を得るエンコードする必要があるため、読み出し回路４には、図５、図７〜図１０で示したようなエンコード回路１１１（又は１２１）が必要となる。その結果、比較例に比べて、ゲート段数が増える実施形態では、読み出し回路４によって生じる遅延時間が大きくなる。
【００６８】
しかし、前述の通り、メモリセルＭＣのセルトランジスＣＴのゲート幅Ｗが３倍になることによって十分な読み出し速度の向上が望めるため、読み出し回路４による遅延時間を考慮しても、比較例に比べて、読み出し時間を短縮することが可能である。
【００６９】
なお、上記読み出し回路４の構成例のうち、図８〜図１０に示す構成例は、エンコード回路１１１（又は１２１）を、複数のビット線グループで共有する構成であるため、図５及び図７の構成例に比べて回路面積を縮小することができる。
【００７０】
以上、本実施形態によれば、比較例と同じ回路面積、同じ記憶容量を維持しつつ、比較例と比べて、読み出し動作を高速化することができる。
【００７１】
［第２の実施形態］
第１の実施形態では、１ビットの記憶容量を持つ２ビット線型メモリセルＭＣを用いた半導体記憶装置について説明した。これに対し、第２の実施形態では、３ビットの記憶容量を持つメモリセルＭＣを用いた半導体記憶装置について説明する。
【００７２】
先ず、本実施形態のメモリセルＭＣについて説明する前提として、比較例に係るメモリセルＭＣの構成について説明する。
【００７３】
図２８は、第２の実施形態に対する比較例のメモリセルＭＣの回路図である。
比較例の場合、図２８に示すように、３つの１ビット線型メモリセルＭＣ［０］〜［２］を用い、これらメモリセルＭＣ［０］〜［２］のセルトランジスタＣＴ及びビット線ＢＬ［０］〜［２］の接続状態の組み合わせによって、図２９に示すように、８つの接続状態を作り、３ビットのデータを記憶する。
【００７４】
図３０は、図２８に示すメモリセルＭＣのレイアウトを示す図である。
図３０に示す比較例の場合、図２４に示すレイアウトに加え、図２４のセルウエルＣＷ［０］上のメモリセルＭＣ［０］或いはセルウエルＣＷ［１］上のメモリセルＭＣ［１］のレイアウトと同様のレイアウトをロウ方向に隣接して形成すれば良い。
【００７５】
なお、アクティブ領域ＡＡ［０］〜［２］のロウ方向の幅と、アクティブ領域ＡＡ［０］及び［１］間、並びに、アクティブ領域ＡＡ［１］及び［２］間のスペースのロウ方向の幅は、図２４に示すレイアウトと同様、Ｗとする。
【００７６】
以上説明したレイアウトの場合、メモリセルＭＣ［０］〜［２］のセルトランジスタＣＴのゲート幅は、それぞれアクティブ領域ＡＡ［０］〜［２］のロウ方向の幅Ｗとなる。
【００７７】
次に、本実施形態のメモリセルＭＣの構成について説明する。
図１１は、第２の実施形態のメモリセルアレイ１及び読み出し回路４の構成を示す図である。
【００７８】
本実施形態の半導体記憶装置は、２ビット線型メモリセルＭＣが配列されたメモリセルアレイ１と、ビット線ＢＬの端部に設けられたエンコード回路２１１を有する読み出し回路４を備える。
【００７９】
本実施形態の場合、図１１に示すように、２つの２ビット線型メモリセルＭＣ［０］及び［１］を用いて、３ビットの記憶容量を確保する。
【００８０】
このメモリセルＭＣ［ｊ］（ｊ＝０，１）は、セルトランジスタＣＴが、ビット線ＢＬ０［ｊ］、ＢＬ１［ｊ］のいずれとも接続されていないか又はいずれか１本とだけ接続されているかの異なる３つの接続状態を有する。したがって、２つの２ビット線型メモリセルＭＣ［０］及びＭＣ［１］を組み合わせた場合、図１２に示すように、合計９つの記憶状態が有することになる。
【００８１】
読み出し回路４のエンコード回路２１１は、図１２に示すように、ビット線ＢＬ０［０］及びＢＬ１［０］、並びに、ビット線ＢＬ０［１］及びＢＬ１［１］を入力し、上記９つの記憶状態から、出力データＤＯ［０］、ＤＯ［１］、ＤＯ［２］をエンコードし出力する。
【００８２】
なお、２ビット線型メモリセルＭＣを２つ組み合わせた場合、前述の通り、９つの記憶状態ができる。そのため、３ビットの出力データＤＯを割り当てた場合、図１２に示す（ＢＬ０［０］，ＢＬ１［１］，ＢＬ０［１］，ＢＬ１［１］）＝（１，０，１，０）のように、出力データＤＯの割り当てがない接続状態が生じることに留意されたい。但し、９つの接続状態のうち、出力データＤＯの割り当てがない接続状態は、エンコード回路２１１の構成によって自由に選択することができる。
【００８３】
図１３は、図１２に示すメモリセルＭＣのレイアウトを示す図である。図１３中（Ａ）は、積層方向から見た平面図であり、図１３中（Ｂ）は、図１３中（Ａ）に示すａ−ａ´断面図である。なお、図１３は、図３０に示す比較例のレイアウトと同じサイズのウエルに形成することを前提としたレイアウトとなっている。
【００８４】
図１３に示す実施形態の場合、メモリセルＭＣ［０］、［１］は、以下に示すように、ロウ方向に並ぶ２つのセルウエルＣＷ［０］、［１］上に形成されている。
【００８５】
つまりセルウエルＣＷ［ｊ］（ｊ＝０，１）には、アクティブ領域ＡＡ［ｊ］が形成されている。このアクティブ領域ＡＡ［ｊ］のロウ方向の幅は、図３０に示す比較例のアクティブ領域ＡＡ［０］等の２倍の幅２×Ｗとなっている。
【００８６】
セルウエルＣＷ［０］、［１］上のアクティブ領域ＡＡ［０］、［１］上には、アクティブ領域ＡＡ［０］及び［１］を跨ぐようにロウ方向に延びる接地線ＶＳＳが形成されている。接地線ＶＳＳは、積層方向に延びるビアＣＳ０［ｊ］を介してアクティブ領域ＡＡ［ｊ］に電気的に接続されている。
【００８７】
アクティブ領域ＡＡ［ｊ］上には、アクティブ領域ＡＡ［ｊ］のロウ方向の幅と同程度の幅を持つ金属配線Ｍ１［ｊ］が形成されている。金属配線Ｍ１［ｊ］は、積層方向に延びる２つのビアＣＳ１［ｊ］を介してアクティブ領域ＡＡ［ｊ］と電気的に接続されている。金属配線Ｍ１［ｊ］上には、カラム方向に延びる２本のビット線ＢＬ０［ｊ］及びＢＬ１［ｊ］が形成されている。
【００８８】
なお、図１１に示すように、メモリセルＭＣ［０］及び［１］の接続状態を（ＢＬ０［０］，ＢＬ１［０］，ＢＬ０［１］，ＢＬ１［１］）＝（０，１，１，０）とする場合、図１３に示すように、ビット線ＢＬ０［０］と金属配線Ｍ１［０］とを上層のビアＶ２［０］で接続し、ビット線ＢＬ１［１］と金属配線Ｍ１［１］とを上層のビアＶ２［１］で接続すれば良い。
【００８９】
また、アクティブ領域ＡＡ［０］及び［１］上には、積層方向から見てカラム方向の接地線ＶＳＳと金属配線Ｍ１［０］及び［１］との間に、アクティブ領域ＡＡ［０］及び［１］を跨ぐようにロウ方向に延びるワード線ＷＬが形成されている。
【００９０】
以上説明したレイアウトの場合、メモリセルＭＣ［ｊ］のセルトランジスタＣＴのゲート幅は、アクティブ領域ＡＡ［ｊ］のロウ方向の幅２×Ｗとなる。
【００９１】
つまり、３ビットの記憶容量を、比較例のように３つの１ビット線型メモリセルＭＣで確保するよりも、本実施形態のように２つの２ビット線型メモリセルＭＣで確保した方が、比較例と同じ回路面積、同じ記憶容量を維持しつつ、比較例と比べて、セルトランジスタＣＴのロウ方向のゲート幅を拡幅することができる。図１３に示すレイアウトの場合、セルトランジスタのゲート幅は２倍に拡幅しているため、読み出し速度を２倍に改善を図ることができる。
【００９２】
［第３の実施形態］
第３の実施形態では、第２の実施形態でも説明した２ビット線型メモリセルＭＣの応用例について説明する。
【００９３】
図３１は、第３の実施形態に対する比較例に係る半導体記憶装置のメモリセルアレイ１と読み出し回路４の構成を示す図である。
【００９４】
本比較例に係る半導体記憶装置は、ワード線ＷＬ［ｉ］（ｉ＝０，１）及びビット線ＢＬ［ｊ］（ｊ＝０，１）の交差部に設けられた１ビット線型メモリセルＭＣ［ｉ］［ｊ］が配列されたメモリセルアレイ１と、読み出し回路としてビット線ＢＬ［ｊ］の端部に設けられたバッファ回路ＢＦ［ｊ］を備える。
【００９５】
バッファ回路ＢＦ［ｊ］は、２つのインバータを直列接続させたシングルエンド型のセンスアンプ回路であるため、ビット線ＢＬ［ｊ］の電圧がＶｄｄ／２程度まで低下しないと動作しない。したがって、高速な読み出し動作を実現するのは困難である。
【００９６】
そこで、第３の実施形態では、図１４に示すように、比較例の各メモリセルＭＣ［ｉ］［ｊ］を、ビット線ＢＬｔ［ｊ］、ＢＬｂ［ｊ］をビット線グループとする２ビット線型のメモリセルＭＣ［ｉ］［ｊ］に置き換える。また、本実施形態の読み出し回路４は、ビット線グループ毎にビット線ＢＬｔ［ｊ］及びＢＬｂ［ｊ］を入力とする差動センスアンプ回路ＤＦ［ｊ］を備える。
【００９７】
各メモリセルＭＣ［ｉ］［ｊ］は、第２の実施形態とは異なり、メモリセルＭＣのセルトランジスタＣＴとビット線ＢＬｔ［ｊ］にのみ接続した状態、ビット線ＢＬｂ［ｊ］にのみ接続した状態の２つの接続状態を用いて、１ビットのデータを記憶する。これによって、メモリセルＭＣ［ｉ］［ｊ］を選択することで、ビット線ＢＬｔ［ｊ］とＢＬｂ［ｊ］には、メモリセル［ｉ］［ｊ］の接続状態に応じて電位差が現れる。そして、これらビット線ＢＬｔ［ｊ］及びＢＬｂ［ｊ］に現れた電位差が所定の値（例えば、１００ｍＶ程度）になると差動センスアンプＤＦが検知し１ビットのデータを読み出すことができる。
【００９８】
このように、本実施形態では、読み出し回路４にシングルエンド型のセンスアンプよりも高速に動作する差動センスアンプＤＦを採用することで、比較例と比べて、読み出し動作の高速化を図ることができる。
【００９９】
また、２つの１ビット線型メモリセルＭＣで、本実施形態のように差動センスによるデータ読み出しを実現する場合に比べ、セルトランジスタＣＴが半分に減るため回路面積の縮小を図ることができるばかりでなく、セルトランジスタＣＴのゲート幅も広くすることができるため、高速な読み出し動作を実現することができる。
【０１００】
以上、本実施形態によれば、１ビット線型メモリセルＭＣとシングルエンド型センスアンプを組み合わせた比較例の場合よりも、高速な読み出し動作を実現することができる。また、１ビット線型メモリセルＭＣと差動型センスアンプを組み合わせるよりも、回路面積が小さく且つセルトランジスタのゲート幅が広い半導体記憶装置を実現することができる。
【０１０１】
なお、本実施形態のメモリセルＭＣは、図１３に示す第２の実施形態のメモリセルＭＣのレイアウトをそのまま使うことができる。
【０１０２】
［第４の実施形態］
第４の実施形態は、第１及び第２の実施形態の変形例である。
第１及び第２の実施形態では、下層のビアＣＳ１、金属配線Ｍ１、上層のビアＶ２によって、セルトランジスタＣＴのドレイン（又はソース）（アクティブ領域ＡＡ）及びビット線ＢＬを接続したが、このうち、金属配線Ｍ１は、積層方向から見てビット線グループを跨るように形成されている。この場合、上層のビアＶ２の配置を変えるだけで、容易にセルトランジスタＣＴとビット線ＢＬとの接続状態を変更することができる。
【０１０３】
しかし、その反面、金属配線Ｍ１の面積が広くなるため、ビット線ＢＬとの間で大きな寄生容量が発生してしまう。そして、このビット線ＢＬに生じた寄生容量は、読み出し動作の遅延に繋がることになる。
【０１０４】
そこで、本実施形態では、第１及び第２の実施形態のメモリセルＭＣを図１５〜図１８に示すレイアウトによって形成する。
【０１０５】
図１５は、第１の実施形態の変形例であり、ビット線ＢＬ０にビア接続する場合のメモリセルＭＣのレイアウトを示す。図１５の場合、第１の実施形態とは異なり、金属配線Ｍ１´及び下層のビアＣＳ１´を、積層方向から見て、ビット線ＢＬ１、ＢＬ２の配置領域に掛からないように、ビット線ＢＬ０の配置領域とその近傍にのみ形成している。
【０１０６】
図１６は、第１の実施形態の変形例であり、ビット線ＢＬ１にビア接続する場合のメモリセルＭＣのレイアウトを示す。図１６の場合、第１の実施形態とは異なり、金属配線Ｍ１´´及び下層のビアＣＳ１´´を、積層方向から見て、ビット線ＢＬ０、ＢＬ２の配置領域に掛からないように、ビット線ＢＬ１の配置領域とその近傍にのみ形成している。
【０１０７】
図１７は、第２の実施形態の変形例であり、ビット線ＢＬ０にビア接続する場合のメモリセルＭＣのレイアウトを示す。図１７の場合、第２の実施形態とは異なり、金属配線Ｍ１´及び下層のビアＣＳ１´を、積層方向から見て、ビット線ＢＬ１の配置領域に掛からないように、ビット線ＢＬ０の配置領域とその近傍にのみ形成している。
【０１０８】
図１８は、第２の実施形態の変形例であり、ビット線ＢＬ１にビア接続する場合のメモリセルＭＣのレイアウトを示す。図１８の場合、第２の実施形態とは異なり、金属配線Ｍ１´´及び下層のビアＣＳ１´´を、積層方向から見て、ビット線ＢＬ０の配置領域に掛からないように、ビット線ＢＬ１の配置領域とその近傍にのみ形成している。
【０１０９】
以上のように、本実施形態の場合、第１及び第２の実施形態とは異なり、セルトランジスタＣＴと接続するビット線ＢＬの下側にのみ金属配線Ｍ１を形成させるため、第１及び第２の実施形態よりも、金属配線Ｍ１の面積を小さくすることができる。
【０１１０】
その結果、本実施形態によれば、第１及び第２の実施形態よりも、ビット線ＢＬの寄生容量を小さくすることができ、より高速な読み出し動作を実現することができる。
【０１１１】
なお、第３の実施形態に係るメモリセルＭＣも図１７及び図１８と同様のレイアウトで形成することによって、読み出し動作の高速化を実現することができる。
【０１１２】
［第５の実施形態］
第５の実施形態は、第１の実施形態の変形例である。
図１９は、本実施形態に係る半導体記憶装置のメモリセルＭＣ一つ分のレイアウトを示す図である。本実施形態のメモリセルＭＣは、アクティブ領域ＡＡが、メモリセルＭＣのレイアウトのカラム方向の一端から他端に亘り伸びている点、カラム方向の端にロウ方向に延びるダミーゲート電極ＤＧＣが設けられている点が、図３に示す第１の実施形態に係るメモリセルＭＣのレイアウトと異なる。
【０１１３】
図２０は、本実施形態に係るメモリセルアレイ１のレイアウトを示す図である。本実施形態に係るメモリセルアレイ１は、図２０中ａ−ａ´軸、或いは、ｂ−ｂ´軸を対称軸とする図１９に示すレイアウトの線対称のレイアウトをそのままカラム方向に連続して配置させた構成となっている。
【０１１４】
図２１は、第１の実施形態のメモリセルアレイ１のレイアウトからビット線ＢＬ０〜ＢＬ２を除いたレイアウトであり、図２２は、図２０に示すレイアウトからビット線ＢＬ０〜ＢＬ２を除いたレイアウトである。
【０１１５】
本実施形態の場合、カラム方向に隣接するメモリセルＭＣ間にダミーゲート電極ＤＧＣが設けられているため、図２１中斜線で示すように、アクティブ領域ＡＡをカラム方向に連続的に形成した場合でも、セルトランジスタを分離することができる。
【０１１６】
そのため、本実施形態によれば、図２２中斜線で示す第１の実施形態のアクティブ領域ＡＡのようにカラム方向で分離されている場合に比べて、ＳＴＩストレスに起因するセルトランジスタ電流の劣化を抑えることができる。そのため、第１の実施形態と比べて、より大きなセルトランジスタ電流を得ることができ、マスクＲＯＭの読み出し速度を向上させることができる。
【０１１７】
なお、第２の実施形態に係るメモリセルアレイ１についても、本実施形態と同様、カラム方向に隣接するメモリセル間にロウ方向に延びるダミーゲート電極を設けることで、アクティブ領域ＡＡをカラム方向に連続的に形成することが可能になる。その結果、本実施形態と同様、ＳＴＩストレスに起因するセルトランジスタ電流の劣化を抑えることができ、読み出し速度を向上させることができる。
【０１１８】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１９】
１・・・メモリセルアレイ、２・・・ワード線ドライバ、３・・・カラムマルチプレクサ、４・・・読み出し回路、１１１、１２１、２１１・・・エンコード回路、１３２、１４２、１５２・・・部分回路、１３３・・・ビット線プリチャージ／ディスチャージ回路。

【特許請求の範囲】
【請求項１】
ロウ方向に延びるワード線、カラム方向に延びる複数のビット線で構成されたビット線グループ、並びに、ウエルのアクティブ領域上に形成されたトランジスタからなり前記ワード線及び前記ビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、
前記ビット線を介して前記メモリセルからデータを読む読み出し回路と
を備え、
前記メモリセルは、前記トランジスタのソース又はドレインを、前記ビット線グループに属する複数のビット線のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、
前記トランジスタのゲートとなるアクティブ領域は、ロウ方向及びカラム方向と直交する積層方向から見て、ビット線グループの複数のビット線の配置領域及び各ビット線間のスペースに連続的に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線グループは、３本のビット線からなり、
前記メモリセルは、前記トランジスタのソース及びドレインを、前記ビット線グループに属する３本のビット線のいずれとも接続しないか又はいずれかを１本とだけ接続するかの異なる４つの接続状態によって２ビットのデータを記憶する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線グループは、２本のビット線からなり、
前記メモリセルは、前記トランジスタのソース及びドレインを、前記ビット線グループに属する２本のビット線のいずれとも接続しないか又はいずれかを１本とだけ接続するかの異なる３つの接続状態を有し、
前記メモリセルアレイは、２つのメモリセルを用いて少なくとも３ビットのデータを記憶する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ビット線グループは、２本のビット線からなり、
前記メモリセルは、前記トランジスタのソース及びドレインを、前記ビット線グループに属する２本のビット線のいずれか１本とだけ接続する２つの接続状態を有し、
前記読み出し回路は、前記ビット線グループの２本のビット線の電位差を検知して１ビットのデータを生成する差動センスアンプを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルは、前記トランジスタのソース又はドレインと接続するビット線に応じて、複数層のレイアウトが異なる
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。

【図１】