【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ロウ方向に延びるワード線ＷＬ、カラム方向に延びる複数のビット線ＢＬ０，ＢＬ１，ＢＬ２で構成されたビット線グループ、並びに、トランジスタからなりワード線及びビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、ビット線を介してメモリセルからデータを読む読み出し回路とを備え、メモリセルは、トランジスタのソース又はドレインを、ビット線グループに属する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、トランジスタのゲートとなるアクティブ領域ＡＡは、ビット線グループの複数のビット線ＢＬ０，ＢＬ１，ＢＬ２の配置領域及び各ビット線間のスペースに連続的に形成されている （もっと読む）

【課題】集積度が高く、製造ばらつきの影響が小さく、製造歩留まりの高い多値ＲＯＭセルを提供する。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。 （もっと読む）

【課題】動作中のメモリセルアレイのリーク電流を抑制する半導体記憶装置を提供する。
【解決手段】メモリセルアレイに行方向に配列するメモリセルのゲート端子が行線ノードに接続され、隣り合う２つの行線ノードの集合毎に共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、前記２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子が前記共通ソースノードに接続され、前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が前記共通ソースノードを接地電位から切り離して、前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断する。 （もっと読む）

【課題】データ読み出し速度を維持しつつ、消費電力を抑える。
【解決手段】ビット線ＢＬと、複数のワード線（ＷＬＡ１〜ＷＬＡｎに対応）と、ビット線ＢＬと複数のワード線との交点にそれぞれ配置され、ワード線の信号によって開閉が制御されるスイッチ素子（ＴｒＡ１に対応）とスイッチ素子が閉じた場合にビット線ＢＬを介した読み出し電流が流れうる記憶素子（ＲＢ１に対応）とを含むメモリセル（ＣｅｌｌＢ１〜ＣｅｌｌＢｎに対応）と、ビット線ＢＬに流れる読み出し電流を増幅するセンスアンプ（１Ａに対応）と、を備え、接続したワード線の信号がアクティブとされるメモリセルにおける記憶素子が導通状態である場合に導通状態である記憶素子に流れる読み出し電流の電流値を、メモリセルのビット線ＢＬの接続位置によらず一定とするように構成する。 （もっと読む）

【課題】メモリ回路を含む半導体装置の低消費電力化を図ることを課題とする。
【解決手段】メモリ回路を含む半導体装置において、メモリ回路はワード線とビット線で規定される領域に設けられた半導体素子を有するメモリセルと半導体素子を有さないメモリセルを含み、該半導体素子には、酸化物半導体を用いて形成したオフ電流が極めて低いトランジスタを用いるため、読み出し精度が高まり、低電圧動作が可能となる。また、メモリセルは、ハイまたはローのいずれか一方のデータを記憶し、半導体素子を有するメモリセルは、前記データを構成するハイおよびローのうち、少ない方を記憶し、半導体素子を有さないメモリセルは、多い方を記憶する。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導体記憶装置である。 （もっと読む）

【課題】データが書き込まれていない状態（製造直後の状態）で、データ読み出し時の出力論理が不定とならない不揮発性メモリセルを提供する。
【解決手段】半導体不揮発記憶回路は、１ビットのデータを格納するメモリセルＣＥＬとして、第１トランジスタＮ１と、第１トランジスタＮ１よりもオン電流の高い第２トランジスタＮ２と、を一対としたトランジスタペアを集積化して成り、前記メモリセルは、第２トランジスタＮ２のオン電流が第１トランジスタＮ１のオン電流よりも高い状態をデータ「０」の記憶状態とし、逆に第２トランジスタＮ２のオン電流が第１トランジスタＮ１のオン電流よりも低い状態をデータ「１」の記憶状態とする。 （もっと読む）

【課題】複数ビット値を格納するための読み出し専用メモリセルを開示する。
【解決手段】該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。該切り替え装置は、切り替え信号に応答して、該電圧源と該３本の出力線のうちの１本との間の電気接続を提供し、該接続された出力線の電圧は、既定の電圧への接続に応答して値を切り替え、それによって、該出力線によって表される該複数ビット値が選択される。該選択された複数ビット値を出力するための、出力装置も提供する。 （もっと読む）

【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリ装置１００ｓは、データ記憶部であるＭＴＰブロック部１２ｓと、セレクトアドレスを記憶するメモリ制御部１２１ｓとを備え、ＭＴＰブロック部１２ｓが、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍを含み構成される。不揮発性半導体メモリ装置１００ｓは、データを読み出す場合、セレクトアドレスによりＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍからいずれか１つを選択し、当該ＯＴＰアレイが記憶するデータを出力し、データを書き込む場合、セレクトアドレスを更新し、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちまだデータが書き込まれていないＯＴＰアレイを選択して、当該ＯＴＰアレイにデータを記憶させる。 （もっと読む）