多値ＲＯＭセル及び半導体装置
【課題】集積度が高く、製造ばらつきの影響が小さく、製造歩留まりの高い多値ＲＯＭセルを提供する。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１個のメモリセルに複数ビットの情報を記憶する多値ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）セル及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
集積度の高いＲＯＭとして、１個のメモリセルに複数ビットの情報を記憶する多値ＲＯＭが知られている。例えば、特開平０９−２３２４４９号公報（特許文献１）に、マスクＲＯＭが開示されている。このマスクＲＯＭは、メモリセルトランジスタがマトリクス状に配置され、少なくとも３値以上のデータを記憶する。このマスクＲＯＭは、各メモリセルトランジスタの活性領域に対して、記憶データ値に応じて相違させた少なくとも３種類の濃度のうちの、記憶すべきデータ値に応じた濃度の不純物がそれぞれ注入され、各メモリセルトランジスタのしきい値電圧が設定されている。すなわち、このマスクＲＯＭでは、ＲＯＭセルトランジスタのチャネルに注入するイオン量でしきい値を設定して、記憶データの多値化を行う。
【０００３】
また、特開平０８−２８８４０８号公報（特許文献２）に、半導体記憶装置が開示されている。この半導体記憶装置は、複数の第２導電型拡散層と、複数のワード線と、第１導電型拡散層と、第１の読み出し手段と、第２の読み出し手段とを有している。複数の第２導電型拡散層は、半導体基板の表面部の第１導電型領域に互いに平行して選択的に形成されている。複数のワード線は、各前記第２導電型拡散層とゲート絶縁膜を介して互いに平行して交差する。第１導電型拡散層は、互いに隣接する２本の前記第２導電型拡散層で挟まれ前記ワード線直下の半導体基板領域をチャネルとし、書き込むべき情報に応じて選択されたトランジスタの前記２本の第２導電型拡散層のいずれか一方に接合して前記チャネルとの間に設けられ前記第１導電型領域より高濃度である。第１の読み出し手段は、前記２本の第２導電型拡散層の一方がドレインとなり他方がソースとなる動作を行なう。第２の読み出し手段は、記２本の第２導電型拡散層の一方がソースとなり他方がドレインとなる動作を行なう。前記第１，第２の読み出し動作時にソースとなる第２導電型拡散層に接合する第１導電型拡散層の有無によってトランジスタが非導通／導通となる。すなわち、この半導体記憶装置では、ＲＯＭセルトランジスタのｎ＋型拡散層とチャネルとの境界に高濃度のｐ型不純物を注入して記憶データの多値化を行う。そして、ソース、ドレインを入れ替える２通りの読み出しを行うことで、データを判別する。
【０００４】
また、特開平０６−０６１４５５号公報（対応米国特許ＵＳ５４０６５１１：特許文献３）に、マスクＲＯＭのメモリセルが開示されている。このマスクＲＯＭのメモリセルは、第１の方向に並列して配線された１本以上の第１の導電層と、前記第１の方向と直交する方向である第２の方向に並列して配線された１本以上の第２の導電層と、前記第１、第２の導電層間を絶縁する絶縁膜とからなり、前記第１、第２の導電層が対向した部分によりキャパシタがマトリクス状に形成され、これら個々のキャパシタをメモリセルとする。前記第１の導電層と第２の導電層との対向面積を変えることにより個々のキャパシタの容量レベルを複数種類設定している。すなわち、このマスクＲＯＭのメモリセルでは、ビット線とワード線との間の誘電層が対向した部分がキャパシタとなり、そのキャパシタをメモリセルとする。そして、それぞれの誘電層の対向面積を変えることでキャパシタの容量を設定して記憶データの多値化としている。
【０００５】
また、特許第３１１２１８２号公報（特許文献４）に、多値リードオンリーメモリ装置が開示されている。この多値リードオンリーメモリ装置は、複数のデータ記憶トランジスタと、複数の基準トランジスタと、比較部と、判別部とを有している。複数のデータ記憶トランジスタは、多値情報に応じたチャネル長を有する。複数の基準トランジスタは、それぞれ異なるチャネル長を有する。比較部は、選択されたデータ記憶トランジスタの出力信号と上記複数の基準トランジスタの出力信号とを比較する。判別部は、上記比較部の比較結果に基づいて上記選択されたデータ記憶トランジスタに記憶されている多値情報を判別する。上記複数の基準トランジスタの各々のチャネル長が上記データ記憶トランジスタのとり得るチャネル長のうちの隣り合うものの間の長さに設定されている。すなわち、この多値リードオンリーメモリ装置は、ＲＯＭセルトランジスタのチャネル長を複数設定することでしきい値を設定して、記憶データの多値化を行う。
【０００６】
また、特開２０００−２９９３９４号公報（対応米国特許ＵＳ６２４３２８４：特許文献５）に、多値マスクＲＯＭおよび多値マスクＲＯＭの読み出し方法が開示されている。この多値マスクＲＯＭは、複数のワード線と、これらのワード線と交差する方向に配線された複数のビット線と、前記ワード線とビット線との交点位置に、マトリックス状に配置されたセルトランジスタと、接地電位に接続された接地線、電源電位に接続された電源線の少なくとも一方とを有する。この多値マスクＲＯＭにおいて、前記ワード線に沿って並べられた一列のセルトランジスタのゲート端子は同一のワード線に接続され、前記ビット線に沿って並べられた一列のセルトランジスタのソース端子またはドレイン端子のいずれか一方は、前記複数のビット線、接地線、電源線のいずれかに接続され、前記ソース端子またはドレイン端子のいずれか他方は、前記複数のビット線、接地線、電源線のうち、前記ソース端子またはドレイン端子のいずれか一方が接続されていない配線のいずれかに接続されている。すなわち、この多値マスクＲＯＭは、ＲＯＭセルトランジスタのソース及びドレインに接続される、複数のビット線、接地線及び電源線のうちから選択される２本の組合せに対応させて、記憶データの多値化を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０９−２３２４４９号公報
【特許文献２】特開平０８−２８８４０８号公報
【特許文献３】特開平０６−０６１４５５号公報
【特許文献４】特許第３１１２１８２号公報
【特許文献５】特開２０００−２９９３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の特許文献１〜４では、ＲＯＭセルトランジスタへのイオン注入による不純物層の形成やその濃度設定、ＲＯＭセルトランジスタのチャネル長の設定などにより、閾値を複数設定することで記憶データの多値化をしている。しかし、近年、集積度を高めるために、ＲＯＭセルトラジスタの微細化が進み、製造ばらつきの影響が無視できなくなってきている。そのため、微小に異なる閾値の設定を行うことが困難になってきている。その結果、多値ＲＯＭでの製造歩留りの悪化が懸念される。
【０００９】
また、上記特許文献５では、ＲＯＭセルトランジスタのソース及びドレインに接続される、複数のビット線、接地線及び電源線のうちから選択された２本の組合せに対応させて記憶データの多値化を行っている。しかし、ＲＯＭセルトラジスタの微細化により、複数の線（複数のビット線、接地線及び電源線）から任意に２本を選択してＲＯＭセルトランジスタに接続するように配線（レイアウト）しようとすると、その構成は極めて複雑になり、その実現は困難である。
【００１０】
集積度を高くすることが可能な多値ＲＯＭセル及び半導体装置が望まれている。製造ばらつきの影響を小さくでき、製造歩留まりを高くすることが可能な多値ＲＯＭセル及び半導体装置が求められている。
【課題を解決するための手段】
【００１１】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の多値ＲＯＭセルは、ＲＯＭセルトランジスタ（Ｔｒ）と、複数のビット線（ＢＴ１〜ＢＴ３）と、第１金属配線（３１−４１−３２−４２−３３−４３−３４−４４／６１ａ−７１ａ−ＡＦ−６１−７１−６２−７２−６３−７３−６４−７４）とを具備している。ＲＯＭセルトランジスタ（Ｔｒ）は、基板表面の領域に設けられている。複数のビット線（ＢＴ１〜ＢＴ３）は、基板表面の上方に設けられ、基板表面と平行な第１方向（Ｙ方向）に伸び、基板表面に垂直な第２方向（Ｚ方向）に並んで配置されている。第１金属配線（３１−４１−３２−４２−３３−４３−３４−４４／６１ａ−７１ａ−ＡＦ−６１−７１−６２−７２−６３−７３−６４−７４）は、ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレイン（２２）の一方に接続され、複数のビット線（ＢＴ１〜ＢＴ３）の各々の近傍にまで連なる。第１金属配線（３１−４１−３２−４２−３３−４３−３４−４４／６１ａ−７１ａ−ＡＦ−６１−７１−６２−７２−６３−７３−６４−７４）は、複数のビット線（ＢＴ１〜ＢＴ３）のうちのいずれかに接続されているか、又は、いずれにも接続されていない。
【００１３】
本発明の多値ＲＯＭセルは、ＲＯＭセルトランジスタ（Ｔｒ）は、基板表面の領域に設けられている。複数のビット線（ＢＴ１〜ＢＴ３）は、基板表面の上方に設けられ、基板表面と平行な第１方向（Ｙ方向）に伸び、基板表面に平行で前記第１方向（Ｙ方向）と異なる第３方向（Ｘ方向）に並んで配置されている。第１金属配線（３１−４１／６１ａ−７１ａ−ＡＦ−６１−７１（−８１、８３））は、ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレイン（２２）の一方に接続され、複数のビット線（ＢＴ１〜ＢＴ３）の各々の近傍にまで連なる。ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレイン（２２）の他方は接地線に接続されている。接地線は隣接する多値ＲＯＭセルと共用されている。第１金属配線（３１−４１／６１ａ−７１ａ−ＡＦ−６１−７１（−８１、８３））は、複数のビット線（ＢＴ１〜ＢＴ３）のうちのいずれかに接続されているか、又は、いずれにも接続されていない。
【００１４】
本発明の多値ＲＯＭセルは、複数のビット線（ＢＴ１〜ＢＴ３）と、ソース・ドレインの一方を接地線に接続されたＲＯＭセルトランジスタ（Ｔｒ）とを具備している。ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレインの他方が、複数のビット線（ＢＴ１〜ＢＴ３）のうちのいずれかに接続されているか、又は、いずれにも接続されていないことに対応してデータを記録する。
【００１５】
（図２Ａ：ＲＯＭ）
本発明の半導体装置は、上記各段落に記載の前記多値ＲＯＭセルが複数設けられ、複数の多値ＲＯＭセルが行列状に配置されている。
【発明の効果】
【００１６】
本発明により、集積度を高くすることが可能な多値ＲＯＭセル及び半導体装置を得ることができる。製造ばらつきの影響を小さくでき、製造歩留まりを高くすることが可能な多値ＲＯＭセル及び半導体装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１Ｂ】図１Ｂは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１Ｃ】図１Ｃは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１Ｄ】図１Ｄは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図２Ａ】図２Ａは本発明の実施の形態に係る半導体装置の構成の一例を示す回路ブロック図である。
【図２Ｂ】図２Ｂは図２Ａの一部の具体的な構成の一例を示す回路ブロック図である。
【図３Ａ】図３Ａは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図３Ｂ】図３Ｂは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図３Ｃ】図３Ｃは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図３Ｄ】図３Ｄは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図４Ａ】図４Ａは本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。
【図４Ｂ】図４Ｂは本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。
【図４Ｃ】図４Ｃは本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。
【図５Ａ】図５Ａは本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【図５Ｂ】図５Ｂは本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図５Ｃ】図５Ｃは本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図６Ａ】図６Ａは多値ＲＯＭセルが「００」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図６Ｂ】図６Ｂは多値ＲＯＭセルが「１０」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図６Ｃ】図６Ｃは多値ＲＯＭセルが「１１」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図６Ｄ】図６Ｄは多値ＲＯＭセルが「０１」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図７Ａ】図７Ａは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【図７Ｂ】図７Ｂは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図７Ｃ】図７Ｃは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図８Ａ】図８Ａは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す平面図である。
【図８Ｂ】図８Ｂは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す側面図である。
【図８Ｃ】図８Ｃは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す側面図である。
【図９Ａ】図９Ａは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図９Ｂ】図９Ｂは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図９Ｃ】図９Ｃは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図９Ｄ】図９Ｄは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１０】図１０は本発明の第３の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【図１１】図１１は本発明の第４の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の多値ＲＯＭセル及び半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００１９】
（第１の実施の形態）
本発明の第１の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態として、以下では、４値（「００」、「０１」、「１０」、「１１」）を記憶可能なＲＯＭセルを一例に説明するが、本発明はこの例に限定されるものではない。すなわち、記憶可能な値（データ）の数は、ビット線の本数（ｎ本）に対応して増減させること（（ｎ＋１）値）が可能である。
【００２０】
図１Ａ〜図１Ｄは、本発明の第１の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、ワード線ＷＬとを具備している。ワード線ＷＬは、Ｘ方向（後述）に伸びるように設けられている。複数のビット線ＢＴ１〜ＢＴ３の各々は、Ｙ方向（後述）に伸び、互いに平行に並んで設けられている。ＲＯＭセルトランジスタＴｒは、例えばＮＭＯＳトランジスタである。ＲＯＭセルトランジスタＴｒは、ゲートをワード線ＷＬに接続されている。ソース・ドレインの一方を接地され（接地線に接続され）、他方を複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか（図１Ｂ〜図１Ｄ）、又は、いずれにも接続されていない（図１Ａ）。
【００２１】
多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒがソース・ドレインの他方を複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されていること、及び、いずれにも接続されていないことに対応して値（データ）を記憶する。すなわち、図１Ａに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが複数のビット線ＢＴ１〜ＢＴ３のいずれにも接続されていない場合には、多値ＲＯＭセル１０はデータとして「００」を記憶している。また、図１Ｂに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインがビット線ＢＴ３に接続されている場合には、多値ＲＯＭセル１０はデータとして「０１」を記憶している。更に、図１Ｃに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインがビット線ＢＴ１に接続されている場合には、多値ＲＯＭセル１０はデータとして「１０」を記憶している。そして、図１Ｄに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインがビット線ＢＴ２に接続されている場合には、多値ＲＯＭセル１０はデータとして「１１」を記憶している。
【００２２】
このように、本実施の形態では、多値ＲＯＭセルの構成として、１個のＲＯＭセルトランジスタＴｒに対して複数のビット線ＢＴを配置することで、記憶されるデータの多値化を行っている。すなわち、４値ＲＯＭセルの場合には、３本のビット線ＢＴ１〜ＢＴ３を有して、ＲＯＭセルトランジスタＴｒのドレインを３本のビット線ＢＴ１〜ＢＴ３のどれかと接続すること、及び、どのビット線ＢＴ１〜ＢＴ３とも接続しないことのいずれかで４種類のデータ状態が表現できる。なお、ビット線の接続／否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。
【００２３】
次に、本発明の第１の実施の形態に係る多値ＲＯＭセル（図１Ａ〜図１Ｄ）を用いた半導体装置の構成について説明する。図２Ａは、本発明の第１の実施の形態に係る半導体装置の構成の一例を示す回路ブロック図である。半導体装置１は、ＲＯＭマクロとしての構成を有し、ＲＯＭセルアレイ２と、Ｘデコーダ３と、Ｙセレクタ４と、アドレスデコーダ５と、コントローラ６と、センスアンプ７と、エンコーダ８とを具備している。
【００２４】
ＲＯＭセルアレイ２は、複数のワード線ＷＬと、複数のビット線組ＢＬと、複数の多値ＲＯＭセル１０とを備えている。複数のワード線ＷＬは、Ｘ方向に延在し、互いに平行にＹ方向に並んで設けられている。一端をＸデコーダ３に接続されている。複数のビット線組ＢＬは、Ｙ方向に延在し、互いに平行にＸ方向に並んで設けられている。一端をＹセレクタ４に接続されている。ビット線組ＢＬは、ビット線ＢＴ１〜ＢＴ３で構成されている。複数の多値ＲＯＭセル１０は、複数のワード線ＷＬと複数のビット線組ＢＬとの交点の各々に対応して設けられている。すなわち、複数の多値ＲＯＭセル１０は、行列状に設けられている。
【００２５】
コントローラ６は、外部からのクロック信号ＣＬＫやチップイネーブル信号ＣＥＮなどに基づいて、アドレスデコーダ５及びセンスアンプ７に制御信号を出力する。アドレスデコーダ５は、外部からのアドレス信号Ａｄｒ及びコントローラからの制御信号などに基づいて、Ｘアドレス信号をＸデコーダ３に、Ｙアドレス信号をＹセレクタ４にそれぞれ出力する。Ｘデコーダ３は、Ｘアドレス信号に基づいて、複数のワード線ＷＬのうちから選択ワード線ＷＬを選択する。選択ワード線ＷＬは、読み出し対象の多値ＲＯＭセル１０に接続されたワード線ＷＬである。Ｙセレクタ４は、複数のビット線組ＢＬのうちから選択ビット線組ＢＬを選択し、選択ビット線組ＢＬのビット線ＢＴ１〜ＢＴ３の電位をセンスアンプ７へ出力する。選択ビット線組ＢＬは、読み出し対象の多値ＲＯＭセル１０に接続されたビット線組ＢＬである。センスアンプ７は、コントローラ６からの制御信号及びＹセレクタ４の出力などに基づいて、ビット線ＢＴ１〜ＢＴ３の電位を検出する。エンコーダ８は、検出されたビット線ＢＴ１〜ＢＴ３の電位に基づいて、読み出し対象の多値ＲＯＭセル１０に記憶されたデータを読み出す。
【００２６】
図２Ｂは、図２Ａの一部の具体的な構成の一例を示す回路ブロック図である。センスアンプ７は、ビット線ＢＴ１〜ＢＴ３の各々に対応して設けられた三つのセンスアンプ７ａを備えている。各センスアンプ７ａは、それぞれ対応するビット線ＢＴの電位のセンス結果を出力する。エンコーダ８は、例えば、２個の二入力ＮＡＮＤ回路８ａから構成される。一方のＮＡＮＤ回路８ａは、ビット線ＢＴ１及びＢＴ２のセンス結果を入力とし、ＮＡＮＤ論理演算結果としての出力Ｑ１を出力する。他方のＮＡＮＤ回路８ａは、ビット線ＢＴ２及びＢＴ３のセンス結果を入力とし、ＮＡＮＤ論理演算結果としての出力Ｑ２を出力する。ここで、例えば、Ｑ２は２０の位、Ｑ１は２１の位をそれぞれ示すとする。例えば、Ｑ２＝１、Ｑ１＝０ならば、多値ＲＯＭセル１０に記憶されていたデータは「０１」である。
【００２７】
次に、本発明の第１の実施の形態に係る半導体装置の読み出し動作について説明する。図３Ａ〜図３Ｄは、本発明の第１の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。ただし、図３Ａ〜図３Ｄは、読み出し対象の多値ＲＯＭセル１０がそれぞれ図１Ａ〜図１Ｄである場合を示している。各図において、選択ワード線ＷＬの電圧、選択ビット線組におけるビット線ＢＬ１、ＢＬ２、ＢＬ３の電圧、出力Ｑ（太線はＱ１、細線はＱ２）の電圧をそれぞれ示している。
【００２８】
図３Ａを参照して、図１Ａで示す「００」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ１１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ１１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ａ）はビット線ＢＴ１〜ＢＴ３のいずれにも接続されていないので、ビット線ＢＴ１〜ＢＴ３の電圧はほとんど変化しない。従って、時刻ｔ１２において、センスアンプ７によるセンス動作が行われても、ビット線ＢＴ１〜ＢＴ３の電圧はＨｉｇｈレベルとして検出される。その結果、デコーダ８はＱ１＝０、Ｑ２＝０を出力する。すなわち、データ「００」が読み出される。その後、時刻ｔ１３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００２９】
図３Ｂを参照して、図１Ｂで示す「０１」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ２１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ２１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ｂ）はビット線ＢＴ３に接続されているので、ビット線ＢＴ１〜ＢＴ２の電圧はほとんど変化しないが、ビット線ＢＴ３は接地線に接続されてその電圧は大きく低下する。従って、時刻ｔ２２において、センスアンプ７によるセンス動作が行われると、ビット線ＢＴ１〜ＢＴ２の電圧はＨｉｇｈレベルとして検出され、ビット線ＢＴ３の電圧はＬｏｗレベルとして検出される。その結果、デコーダ８はＱ１＝０、Ｑ２＝１を出力する。すなわち、データ「０１」が読み出される。その後、時刻ｔ２３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００３０】
図３Ｃを参照して、図１Ｃで示す「１０」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ３１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ３１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ｃ）はビット線ＢＴ１に接続されているので、ビット線ＢＴ２〜ＢＴ３の電圧はほとんど変化しないが、ビット線ＢＴ１は接地線に接続されてその電圧は大きく低下する。従って、時刻ｔ３２において、センスアンプ７によるセンス動作が行われると、ビット線ＢＴ２〜ＢＴ３の電圧はＨｉｇｈレベルとして検出され、ビット線ＢＴ１の電圧はＬｏｗレベルとして検出される。その結果、デコーダ８はＱ１＝１、Ｑ２＝０を出力する。すなわち、データ「１０」が読み出される。その後、時刻ｔ３３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００３１】
図３Ｄを参照して、図１Ｄで示す「１１」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ４１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ４１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ｄ）はビット線ＢＴ２に接続されているので、ビット線ＢＴ１、ＢＴ３の電圧はほとんど変化しないが、ビット線ＢＴ２は接地線に接続されてその電圧は大きく低下する。従って、時刻ｔ４２において、センスアンプ７によるセンス動作が行われると、ビット線ＢＴ１、ＢＴ３の電圧はＨｉｇｈレベルとして検出され、ビット線ＢＴ２の電圧はＬｏｗレベルとして検出される。その結果、デコーダ８はＱ１＝１、Ｑ２＝１を出力する。すなわち、データ「１１」が読み出される。その後、時刻ｔ４３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００３２】
以上のようにして、多値ＲＯＭセル１０に記憶されたデータを読み出すことができる。
【００３３】
なお、既述のように、記憶可能な値（データ）の数は、ビット線の本数（ｎ本）に対応して増減させること（（ｎ＋１）値）が可能である。例えば、ビット線の本数を２本にした場合、３値を記憶可能なＲＯＭセルとすることができる。図４Ａ〜図４Ｃは、本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。この場合、多値ＲＯＭセル１０ａでは、図１Ａ〜図１Ｄの場合と比較して、ビット線ＢＴの本数が１本少なく、ビット線ＢＴ１、ＢＴ２の２本になっている。その結果、記憶可能なデータは３値（例示：「０１」、「１０」、「１１」）となる。例えば、図４Ａの場合を「０１」、図４Ｂの場合を「１０」、図４Ｃの場合を「１１」にそれぞれ対応付けてデータを記憶する。
【００３４】
このような場合でも、３値ＲＯＭセルの場合には、２本のビット線ＢＴ１〜ＢＴ２を有して、ＲＯＭセルトランジスタＴｒのドレインを２本のビット線ＢＴ１〜ＢＴ２のどれかと接続することと、どのビット線ＢＴ１〜ＢＴ２とも接続しないことで３種類のデータ状態が表現できる。なお、ビット線の接続／否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。
【００３５】
次に、本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図５Ａ〜図５Ｃは、本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図及び側面図である。ただし、図５Ａは平面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。図５ＢはＹ方向の側面図であり、１個の多値ＲＯＭセル１０を示している。図５ＣはＸ方向の側面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。
【００３６】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２と、ワード線ＷＬと一体であるゲート２１とを備えている。ソース・ドレインの一方としての拡散層２２は、コンタクト３１ａを介してＧＮＤ線（接地線）に接続されている。この拡散層２２は、隣接するＲＯＭセルトランジスタＴｒと共用されている。また、ソース・ドレインの他方としての拡散層２２は、コンタクト３１を介してメタル層Ｍ１の金属配線４１の下部に接続されている。金属配線４１は、基板表面に平行に、略拡散層２２上の範囲で、Ｘ方向に延在している。金属配線４１の上部は、ビア層Ｖ１のビア３２の下部に接続されている。ビア３２の上部は、メタル層Ｍ２の金属配線４２の下部に接続されている。金属配線４２の上部は、ビア層Ｖ２のビア３３の下部に接続されている。ビア３３の上部は、メタル層Ｍ３の金属配線４３の下部に接続されている。金属配線４３の上部は、ビア層Ｖ３のビア３４の下部に接続されている。ビア３４の上部は、メタル層Ｍ４の金属配線４４の下部に接続されている。金属配線４２〜４４は、各ビアの近傍にのみ設けられている。金属配線４２〜４４の横には、記憶データに対応して、それぞれメタル層Ｍ２〜Ｍ４の金属配線５１〜５３を形成可能である。
【００３７】
ビア３２、３３、３４の基板表面への射影はほぼ重なる。すなわち、各金属配線を介して、ビア３４はビア３３の真上に、ビア３３はビア３２の真上にそれぞれ設けられている。また、金属配線４２、４３、４４の基板表面への射影はほぼ重なる。すなわち、各ビアを介して、金属配線４４は金属配線４３の真上に、金属配線４３は金属配線４２の真上にそれぞれ設けられている。従って、コンタクト３１から金属配線４１、ビア３２、金属配線４２、ビア３３、金属配線４３及びビア３４を介して金属配線４４までは、一体として概ねビット線の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ３まで引き上げられている。
【００３８】
複数のビット線ＢＴ１〜ＢＴ３は、ＲＯＭセルトランジスタＴｒの上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に垂直なＺ方向に並んで配置されている。複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とは独立して配置されている。ビット線ＢＴ１は、メタル層Ｍ２に設けられている。ビット線ＢＴ２は、メタル層Ｍ３に設けられている。ビット線ＢＴ３は、メタル層Ｍ４に設けられている。ビット線ＢＴ１、ＢＴ２、ＢＴ３の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜（図示されず）を介して、ビット線ＢＴ３はビット線ＢＴ２の真上に、ビット線ＢＴ２はビット線ＢＴ１の真上にそれぞれ設けられている。
【００３９】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれ金属配線４２〜４４と接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３が金属配線４２〜４４と接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３は金属配線４２〜４４と接続されない。それらについて、以下に、具体的に説明する。
【００４０】
図６Ａ〜図６Ｄは、それぞれ多値ＲＯＭセル１０が「００」、「１０」、「１１」、「０１」を記憶する場合の、多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。図６Ａを参照すると、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶させる場合、ビット線ＢＴ１〜ＢＴ３を、いずれの金属配線４２〜４３とも接続しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、図６Ｂを参照すると、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶させる場合、ビット線ＢＴ１と同じメタル層Ｍ２の金属配線４２とを金属配線５１により接続する。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、図６Ｃを参照すると、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶させる場合、ビット線ＢＴ２と同じメタル層Ｍ３の金属配線４３とを金属配線５２により接続する。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、図６Ｄを参照すると、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶させる場合、ビット線ＢＴ３と同じメタル層Ｍ４の金属配線４４とを金属配線５３により接続する。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００４１】
これら金属配線５１、５２、５３（第２金属配線ともいう）の設けられる可能性のある位置の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜（図示されず）を介して、金属配線５３の設けられる可能性のある位置は金属配線５２の設けられる可能性のある位置の真上に、金属配線５２の設けられる可能性のある位置は金属配線５１の設けられる可能性のある位置の真上にそれぞれ設けられている。
【００４２】
以上のように、第１金属配線（コンタクト３１−金属配線４１−ビア３２−金属配線４２−ビア３３−金属配線４３−ビア３４−金属配線４４）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、金属配線５１〜５３により接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００４３】
なお、第１金属配線を更に上方（Ｚ方向）に伸ばし、更に上層のメタル層にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、メタル層Ｍ４の上のビア層Ｖ４にビアを設け、ビア層Ｖ４の上のメタル層Ｍ５に金属配線を設け、そのメタル層Ｍ５に金属配線と離間してビット線を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。また、図４Ａ〜図４Ｃの３値の場合には、逆にビット線ＢＴ３を設けなければ良い。
【００４４】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、金属配線５１〜５３の有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００４５】
また、本実施の形態では、多値ＲＯＭセル１０として図５Ａ〜図５Ｃに示すように、ビット線ＢＴ１〜ＢＴ３をＺ方向に多層化するレイアウトをとっている。これにより、基板表面へのビット線ＢＴ１〜ＢＴ３の射影は、ビット線１本分となる。すなわち、多値ＲＯＭセル１０のＲＯＭセルサイズは、ビット線が１本である一般的なＲＯＭセル（２値）のＲＯＭセルサイズ（１個分のＲＯＭセルトラジスタのサイズ）とほぼ同じである。このように、本実施の形態の多値ＲＯＭセル１０は、一般的なＲＯＭセルのＲＯＭセルサイズ（ＲＯＭセルトランジスタの最小単位）で、複数のメタル層Ｍ２〜Ｍ４の各々にビット線ＢＴ１〜ＢＴ３を設けて、それらの切替えで多値（例示：図１Ａ〜図１Ｄの４値）の記憶状態を実現できる。すなわち、１個のＲＯＭセルで２ビット分の記憶量とすることができ、４値ＲＯＭセル１０を実現することができる。従って、一般的なＲＯＭセルと比較して、１値（あるいは１ビット）当りのＲＯＭセルサイズを半分にすることができる。
【００４６】
また、本実施の形態では、多値ＲＯＭセル１０として図５Ａ〜図５Ｃに示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００４７】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００４８】
（第２の実施の形態）
本発明の第２の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態では、回路図（図１Ａ〜図１Ｄ）や読み出しに係る構成（半導体装置：図２Ａ〜図２Ｂ）やその動作（図３Ａ〜図３Ｄ）は第１の実施の形態と同じであるが、レイアウトの構成が第１の実施の形態と異なる。従って、以下では第１の実施の形態と相違するレイアウトの構成について説明する。
【００４９】
本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図７Ａ〜図７Ｃは、本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図及び側面図である。ただし、図７Ａは平面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。図７ＢはＹ方向の側面図であり、１個の多値ＲＯＭセル１０を示している。図７ＣはＸ方向の側面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。
【００５０】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２と、ワード線ＷＬと一体であるゲート２１とを備えている。ソース・ドレインの一方としての拡散層２２は、コンタクト３１ａを介してＧＮＤ線（接地線）に接続されている。この拡散層２２は、隣接するＲＯＭセルトランジスタＴｒと共用されている。また、ソース・ドレインの他方としての拡散層２２は、コンタクト３１を介してメタル層Ｍ１の金属配線４１の下部に接続されている。金属配線４１は、基板表面に平行に、略拡散層２２上の範囲で、Ｘ方向に延在している。金属配線４１の上部には、記憶データに対応して、ビア層Ｖ１のビア３６〜３８を形成可能である。コンタクト３１から金属配線４１までは、一体として概ねビット線の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ１まで引き上げられている。
【００５１】
複数のビット線ＢＴ１〜ＢＴ３は、ＲＯＭセルトランジスタＴｒの上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に平行なＸ方向に並んで離間して配置されている。ビット線ＢＴ１〜ＢＴ３は、メタル層Ｍ２に設けられ、メタル層Ｍ１の金属配線４１と立体交差している。複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とは独立して配置されている。
【００５２】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれ金属配線４１と接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３が金属配線４１と接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３は金属配線４１と接続されない。それらについて、以下に、具体的に説明する。
【００５３】
図７Ｂを参照して、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３を、金属配線４１とも接続しない。すなわち、ビア層Ｖ１のビア３６〜３８を一つも形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶する場合、ビット線ＢＴ１と金属配線４１とをビア層Ｖ１のビア３６により接続する。ビア３７、３８は形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶する場合、ビット線ＢＴ２と金属配線４１とをビア層Ｖ１のビア３７により接続する。ビア３６、３８は形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶する場合、ビット線ＢＴ３と金属配線４１とをビア層Ｖ１のビア３８により接続する。ビア３６、３７は形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００５４】
以上のように、第１金属配線（コンタクト３１−金属配線４１）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、ビア３６〜３８（第２金属配線ともいう）により接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００５５】
なお、第１金属配線を更に横方（Ｘ方向）に伸ばし、更にメタル層Ｍ２にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、金属配線４１を更に＋Ｘ方向に伸ばし、その上方に、金属配線４１と離間して更にビット線を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。
【００５６】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、ビア３６〜３８の有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００５７】
また、本実施の形態では、多値ＲＯＭセル１０として図７Ａ〜図７Ｃに示すように、同一メタル層にビット線を並行して配置するレイアウトをとっている。このため、ビット線ＢＴを含めてメタル層Ｍ２までの構成で多値ＲＯＭセルを実現している。すなわち、ＲＯＭセルを、低層化しながら多値化することが可能となる。
【００５８】
また、本実施の形態の多値ＲＯＭセル１０では、ＲＯＭセルサイズ（特に、Ｘ方向の長さ）が、ビット線の並行配置に対応して、第１の実施の形態のＲＯＭセルサイズの１．５倍程度に大きくなる。すなわち、ビット線が１本である一般的なＲＯＭセル（２値）のＲＯＭセルサイズ（１個分のＲＯＭセルトラジスタのサイズ）の１．５倍程度に大きくなる。しかし、多値ＲＯＭセル１０は、一般的なＲＯＭセルの２倍のデータを記憶することができる。したがって、一般的なＲＯＭセルと比較して、１値当りのＲＯＭセルサイズを実質的に０．７５倍に低減することができる。このとき、多値ＲＯＭセル１０のＲＯＭセルトランジスタＴｒのゲート幅が１．７５倍程度となり、ＲＯＭセルトランジスタＴｒのトランジスタ能力を増強することができる。それにより、多値ＲＯＭセル１０の高速化も実現可能となる。
【００５９】
また、本実施の形態では、多値ＲＯＭセル１０として図７Ａ〜図７Ｃに示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００６０】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００６１】
既述のように、記憶可能な値（データ）の数は、ビット線の本数（ｎ本）に対応して増減させること（（ｎ＋１）値）が可能である。例えば、ビット線の本数を２本にした場合、３値を記憶可能なＲＯＭセルとすることができる。図８Ａ〜図８Ｃは、本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す平面図及び側面図である。ただし、図８Ａは平面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。図８ＢはＹ方向の側面図であり、１個の多値ＲＯＭセル１０を示している。図８ＣはＸ方向の側面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。
【００６２】
ここでは、図７Ａ〜図７Ｃと比較して、ビット線を１本減らすことによって、３値ＲＯＭセル（図４Ａ〜図４Ｃ）としている。それに伴い、ビット線が１本である一般的なＲＯＭセル（２値）のＲＯＭセルサイズ（１個分のＲＯＭセルトラジスタのサイズ）と同じＲＯＭセルサイズで３値の記憶状態を実現することができる。すなわち、１個の多値ＲＯＭセル１０で１．５ビット分の記憶量とすることができる。したがって、一般的なＲＯＭセルと比較して、１値当りのＲＯＭセルサイズを実質的に０．６７倍に低減することができる。その他、上記図７Ａ〜図７Ｃの場合と同様の効果を得ることができる。
【００６３】
（第３の実施の形態）
本発明の第３の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態では、読み出しに係る構成（半導体装置：図２Ａ〜図２Ｂ）やその動作（図３Ａ〜図３Ｄ）は第１の実施の形態と同じであるが、回路図及びレイアウトの構成が第１の実施の形態と異なっている。従って、以下では第１の実施の形態と相違する回路図及びレイアウトの構成について説明する。
【００６４】
図９Ａ〜図９Ｄは、本発明の第３の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、ワード線ＷＬと、アンチヒューズＡＦ１〜ＡＦ３とを具備している。ワード線ＷＬは、Ｘ方向に伸びるように設けられている。複数のビット線ＢＴ１〜ＢＴ３の各々は、Ｙ方向に伸び、互いに平行に並んで設けられている。ＲＯＭセルトランジスタＴｒは、例えばＮＭＯＳトランジスタである。ＲＯＭセルトランジスタＴｒは、ゲートをワード線ＷＬに接続されている。ソース・ドレインの一方を接地され（接地線に接続され）、他方をアンチヒューズＡＦ１〜ＡＦ３を介して複数のビット線ＢＴ１〜ＢＴ３に接続されている。このとき、アンチヒューズＡＦ１〜ＡＦ３のいずれかがショートされて、ソース・ドレインの他方が複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか（図９Ｂ〜図９Ｄ）、又は、アンチヒューズＡＦ１〜ＡＦ３のいずれもがショートされずに、ソース・ドレインの他方が複数のビット線ＢＴ１〜ＢＴ３のいずれにも接続されていない（図９Ａ）。
【００６５】
多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒがアンチヒューズＡＦ１〜ＡＦ３を介してソース・ドレインの他方を複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されていること、及び、いずれにも接続されていないことに対応して値（データ）を記憶する。すなわち、図９Ａに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ１〜ＡＦ３のいずれもがショートされず、複数のビット線ＢＴ１〜ＢＴ３のいずれにも接続されていない場合には、多値ＲＯＭセル１０はデータとして「００」を記憶している。また、図９Ｂに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ３がショートされて、ビット線ＢＴ３に接続されている場合には、多値ＲＯＭセル１０はデータとして「０１」を記憶している。更に、図９Ｃに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ１がショートされて、ビット線ＢＴ１に接続されている場合には、多値ＲＯＭセル１０はデータとして「１０」を記憶している。そして、図９Ｄに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ２がショートされて、ビット線ＢＴ２に接続されている場合には、多値ＲＯＭセル１０はデータとして「１１」を記憶している。
【００６６】
このように、本実施の形態では、多値ＲＯＭセルの構成として、１個のＲＯＭセルトランジスタＴｒに対して複数のビット線ＢＴを配置することで、記憶されるデータの多値化を行っている。すなわち、４値ＲＯＭセルの場合には、３本のビット線ＢＴ１〜ＢＴ３を有して、ＲＯＭセルトランジスタＴｒのドレインを３本のビット線ＢＴ１〜ＢＴ３のどれかとアンチヒューズＡＦ１〜ＡＦ３のどれかを介して接続すること、及び、どのビット線ＢＴ１〜ＢＴ３ともアンチヒューズＡＦ１〜ＡＦ３を介して接続しないことのいずれかで４種類のデータ状態が表現できる。なお、ビット線の接続／否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。
【００６７】
次に、本発明の第３の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図１０は、本発明の第３の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。ただし、図１０は、１個の多値ＲＯＭセル１０を示している。
【００６８】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２ａと、メタル層Ｍ１のワード線ＷＬに接続されたゲート２１ａとを備えている。ソース・ドレインの一方としての拡散層２２ａは、コンタクトを介してＧＮＤ線（接地線）に接続されている。この拡散層２２ａは、隣接するＲＯＭセルトランジスタＴｒ（図示されず）と共用されている。また、ソース・ドレインの他方としての拡散層２２ａは、コンタクト６１ａを介してメタル層Ｍ１の金属配線７１ａの下部に接続されている。金属配線７１ａは、基板表面に平行にＸ方向に伸び、３本に分岐し、それぞれアンチヒューズＡＦ１〜ＡＦ３に接続されている。すなわち、アンチヒューズＡＦ１〜ＡＦ３は、ＲＯＭセルトランジスタＴｒに対して並列に接続されている。ここで、アンチヒューズＡＦ１〜ＡＦ３は、いずれもＭＯＳトランジスタの構成を有し、ゲート−拡散層間に高電圧を印加することにより、ゲート酸化膜を破壊して、ショートさせる（導通させる）ことができる。金属配線７１ａは、アンチヒューズＡＦ１〜ＡＦ３のゲートに接続されている。
【００６９】
アンチヒューズＡＦ１〜ＡＦ３の各々の拡散層は、コンタクト６１を介してメタル層Ｍ１の金属配線７１の下部に接続されている。金属配線７１は、基板表面に平行に、略拡散層上の範囲で、Ｘ方向に延在している。金属配線７１の上部は、ビア層Ｖ１のビア６２の下部に接続されている。ビア６２の上部は、メタル層Ｍ２の金属配線７２の下部に接続されている。金属配線７２の上部は、ビア層Ｖ２のビア６３の下部に接続されている。ビア６３の上部は、メタル層Ｍ３の金属配線７３の下部に接続されている。金属配線７３の上部は、ビア層Ｖ３のビア６４の下部に接続されている。ビア６４の上部は、メタル層Ｍ４の金属配線７４の下部に接続されている。金属配線７２〜７４は、各ビアの近傍にのみ設けられている。
【００７０】
ビア６２、６３、６４の基板表面への射影はほぼ重なる。すなわち、各金属配線を介して、ビア６４はビア６３の真上に、ビア６３はビア６２の真上にそれぞれ設けられている。また、金属配線７２、７３、７４の基板表面への射影はほぼ重なる。すなわち、各ビアを介して、金属配線７４は金属配線７３の真上に、金属配線７３は金属配線７２の真上にそれぞれ設けられている。コンタクト６１ａから金属配線７１ａ、アンチヒューズＡＦ、コンタクト６１、金属配線７１、ビア６２、金属配線７２、ビア６３、金属配線７３及びビア６４を介して金属配線７４までは、一体として概ね複数のビット線の各々の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ３まで引き上げられている。
【００７１】
複数のビット線ＢＴ１〜ＢＴ３は、アンチヒューズＡＦ１〜ＡＦ３の上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に垂直なＺ方向に並んで配置されている。ビット線ＢＴ１は、メタル層Ｍ２に設けられている。ビット線ＢＴ２は、メタル層Ｍ３に設けられている。ビット線ＢＴ３は、メタル層Ｍ４に設けられている。ビット線ＢＴ１、ＢＴ２、ＢＴ３の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜（図示されず）を介して、ビット線ＢＴ３はビット線ＢＴ２の真上に、ビット線ＢＴ２はビット線ＢＴ１の真上にそれぞれ設けられている。
【００７２】
アンチヒューズＡＦ１の拡散層から伸びる第１金属配線の金属配線７２の横には、メタル層Ｍ２の金属配線８１が形成されている。金属配線８１は、金属配線７２とビット線ＢＴ１を接続している。このとき、アンチヒューズＡＦ１上の第１金属配線は、ビア６３、金属配線７３、ビア６４及び金属配線７４を有していなくても良い。同様に、アンチヒューズＡＦ２の拡散層から伸びる第１金属配線の金属配線７３の横には、メタル層Ｍ３の金属配線８２が形成されている。金属配線８２は、金属配線７３とビット線ＢＴ２を接続している。このとき、アンチヒューズＡＦ２上の第１金属配線は、ビア６４及び金属配線７４を有していなくても良い。同様に、アンチヒューズＡＦ３の拡散層から伸びる第１金属配線の金属配線７４の横には、メタル層Ｍ４の金属配線８３が形成されている。金属配線８３は、金属配線７４とビット線ＢＴ３を接続している。すなわち、複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とはそれぞれ金属配線８１〜８３（第２金属配線ともいう）により接続されている。
【００７３】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれＲＯＭセルトランジスタＴｒと接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３がＲＯＭセルトランジスタＴｒと接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３はＲＯＭセルトランジスタＴｒと接続されない。それらについて、以下に、具体的に説明する。
【００７４】
図１０を参照して、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶させる場合、アンチヒューズＡＦ１〜ＡＦ３をいずれもショートさせない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶させる場合、アンチヒューズＡＦ１をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶させる場合、アンチヒューズＡＦ２をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶させる場合、アンチヒューズＡＦ３をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００７５】
以上のように、第１金属配線（コンタクト６１ａ−金属配線７１ａ−アンチヒューズＡＦ−コンタクト６１−金属配線７１−ビア６２−金属配線７２−ビア６３−金属配線７３−ビア６４−金属配線７４）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、アンチヒューズＡＦ１〜ＡＦ３のいずれかにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００７６】
このように、本実施の形態では、アンチヒューズ素子を使用することで、１個のＲＯＭセルで２ビット分（４値）の記憶が可能なＰＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）が実現出来る。ここで、この多値ＲＯＭセルへの記憶動作（Ｐｒｏｇｒａｍ動作）としては、書き込み対象としての多値ＲＯＭセルのワード線ＷＬに電位を与えて、ＲＯＭセルトランジスタ（アクセストランジスタ）をオンさせる。そして、記憶するデータに応じて、ビット線ＢＴ１〜３のどれか１本だけ高電圧を与える。それにより、該当する多値ＲＯＭセルのアンチヒューズに高電圧が印加され、絶縁膜が破壊されてショートさせることができる。このようにして、多値ＲＯＭセルにデータを書き込むことができる。
【００７７】
なお、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズを接続し、そのアンチヒューズの第１金属配線を更に上方（Ｚ方向）に伸ばし、更に上層のメタル層にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズＡＦ４を接続し、そのアンチヒューズＡＦ４の第１金属配線のメタル層Ｍ４の上のビア層Ｖ４にビアを設け、ビア層Ｖ４の上のメタル層Ｍ５に金属配線を設け、その金属配線を接続するようにそのメタル層Ｍ５にビット線ＢＴ４を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。
【００７８】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、アンチヒューズのショートの有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００７９】
アンチヒューズを用いたＲＯＭセルでは、一般にアクセストランジスタ（ＲＯＭセルトランジスタ）のサイズが大きい。そのため、本実施の形態において、多値ＲＯＭセル１０として、図１０に示すレイアウトのようにアンチヒューズの数が増加しても、サイズに与える影響は小さい。むしろ、図１０に示すビット線ＢＴ１〜ＢＴ３をＺ方向に多層化するレイアウトをとることにより、基板表面へのビット線ＢＴ１〜ＢＴ３の射影はビット線１本分となる。すなわち、多値ＲＯＭセル１０のＲＯＭセルサイズは、ビット線が１本である一般的なアンチヒューズを用いたＲＯＭセル（２値）のＲＯＭセルサイズ２つ分に比べると３ビット分のアクセストランジスタを共通化できることと、Ｘ方向への拡大を抑えられることで、同等以下になると考えることができる。このように、本実施の形態の多値ＲＯＭセル１０は、ビット線が１本である一般的なアンチヒューズを用いたＲＯＭセルサイズ２つ分と同等以下のサイズで、複数のメタル層Ｍ２〜Ｍ４の各々にビット線ＢＴ１〜ＢＴ３を設けて、それらの切替えで多値（例示：図９Ａ〜図９Ｄの４値）の記憶状態を実現できる。すなわち、面積が２つ相当のＲＯＭセルで２ビット分の記憶量とすることができ、４値の多値ＲＯＭセル１０を実現することができる。よって、同一記憶容量のＲＯＭマクロの場合と比較して、アクセストランジスタを共通化できＷサイズが増えることからＲＯＭセル能力を向上させることができる。
【００８０】
また、本実施の形態では、多値ＲＯＭセル１０として図１０に示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００８１】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００８２】
（第４の実施の形態）
本発明の第４の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態では、回路図（図９Ａ〜図９Ｄ）や読み出しに係る構成（半導体装置：図２Ａ〜図２Ｂ）やその動作（図３Ａ〜図３Ｄ）は第３の実施の形態と同じであるが、レイアウトの構成が第３の実施の形態と異なる。従って、以下では第３の実施の形態と相違するレイアウトの構成について説明する。
【００８３】
次に、本発明の第４の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図１１は、本発明の第４の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。ただし、図１１は、１個の多値ＲＯＭセル１０を示している。
【００８４】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２ａと、メタル層Ｍ１のワード線ＷＬに接続されたゲート２１ａとを備えている。ソース・ドレインの一方としての拡散層２２ａは、コンタクトを介してＧＮＤ線（接地線）に接続されている。この拡散層２２ａは、隣接するＲＯＭセルトランジスタＴｒ（図示されず）と共用されている。また、ソース・ドレインの他方としての拡散層２２ａは、コンタクト６１ａを介してメタル層Ｍ１の金属配線７１ａの下部に接続されている。金属配線７１ａは、基板表面に平行にＸ方向に伸び、３本に分岐し、アンチヒューズＡＦ１〜ＡＦ３に接続されている。すなわち、アンチヒューズＡＦ１〜ＡＦ３は、ＲＯＭセルトランジスタＴｒに対して並列に接続されている。ここで、アンチヒューズＡＦ１〜ＡＦ３は、いずれもＭＯＳトランジスタの構成を有し、ゲート−拡散層間に高電圧を印加することにより、ゲート酸化膜を破壊して、ショートさせる（導通させる）ことができる。金属配線７１ａは、アンチヒューズＡＦ１〜ＡＦ３のゲートに接続されている。
【００８５】
アンチヒューズＡＦ１〜ＡＦ３の各々の拡散層は、コンタクト６１を介してメタル層Ｍ１の金属配線７１の下部に接続されている。金属配線７１は、基板表面に平行に、略拡散層上の範囲で、Ｘ方向に延在している。アンチヒューズＡＦ１の金属配線７１には、−Ｘ方向にビット線ＢＴ１の下方まで伸びるメタル層Ｍ１の金属配線８１が接続されている。金属配線８１の上部は、ビア層Ｖ１のビア６６の下部に接続されている。ビア６６の上部は、メタル層Ｍ２のビット線ＢＴ１の下部に接続されている。アンチヒューズＡＦ２の金属配線７１は、ビット線ＢＴ２の下方にある。この金属配線７１の上部は、ビア層Ｖ１のビア６７の下部に接続されている。ビア６７の上部は、メタル層Ｍ２のビット線ＢＴ２の下部に接続されている。アンチヒューズＡＦ３の金属配線７１には、＋Ｘ方向にビット線ＢＴ３の下方まで伸びるメタル層Ｍ１の金属配線８３が接続されている。金属配線８３の上部は、ビア層Ｖ１のビア６８の下部に接続されている。ビア６８の上部は、メタル層Ｍ２のビット線ＢＴ３の下部に接続されている。コンタクト６１ａ、金属配線７１ａ、アンチヒューズＡＦ、コンタクト６１、金属配線７１までは、一体として概ね複数のビット線の各々の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ１まで引き上げられている。
【００８６】
複数のビット線ＢＴ１〜ＢＴ３は、アンチヒューズＡＦ１〜ＡＦ３の上方又はその近傍の上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に平行なＸ方向に並んで離間して配置されている。ビット線ＢＴ１〜ＢＴ３は、メタル層Ｍ２に設けられ、メタル層Ｍ１の金属配線７１と立体交差している。複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とはそれぞれ金属配線８１及びビア６６、ビア６７、金属配線８３及びビア６８（これらを第２金属配線ともいう）により接続されている。
【００８７】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれＲＯＭセルトランジスタＴｒと接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３がＲＯＭセルトランジスタＴｒと接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３はＲＯＭセルトランジスタＴｒと接続されない。それらについて、以下に、具体的に説明する。
【００８８】
図１１を参照して、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶させる場合、アンチヒューズＡＦ１〜ＡＦ３をいずれもショートさせない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶させる場合、アンチヒューズＡＦ１をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶させる場合、アンチヒューズＡＦ２をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶させる場合、アンチヒューズＡＦ３をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００８９】
以上のように、第１金属配線（コンタクト６１ａ−金属配線７１ａ−アンチヒューズＡＦ−コンタクト６１−金属配線７１）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、アンチヒューズＡＦ１〜ＡＦ３のいずれかにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００９０】
この場合でも、本実施の形態では、アンチヒューズ素子を使用することで、１個のＲＯＭセルで２ビット分（４値）の記憶が可能なＰＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）が実現出来る。ここで、この多値ＲＯＭセルへの記憶動作（Ｐｒｏｇｒａｍ動作）としては、書き込み対象としての多値ＲＯＭセルのワード線ＷＬに電位を与えて、ＲＯＭセルトランジスタ（アクセストランジスタ）をオンさせる。そして、記憶するデータに応じて、ビット線ＢＴ１〜３のどれか１本だけ高電圧を与える。それにより、該当する多値ＲＯＭセルのアンチヒューズに高電圧が印加され、絶縁膜が破壊されてショートさせることができる。このようにして、多値ＲＯＭセルにデータを書き込むことができる。
【００９１】
なお、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズを接続し、そのアンチヒューズの第１金属配線を更に横方（Ｘ方向）に伸ばし、更にビア層Ｖ１にビアを設け、メタル層Ｍ２にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズＡＦ４を接続し、そのアンチヒューズＡＦ４の金属配線７１を更に＋Ｘ方向に伸ばし、ビア層Ｖ１にビアを設け、ビア層Ｖ１の上のメタル層Ｍ２にビット線ＢＴ４を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。
【００９２】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、アンチヒューズのショートの有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００９３】
本実施の形態では、多値ＲＯＭセル１０として図１１に示すように、同一メタル層にビット線を並行して配置するレイアウトをとっている。これにより、多値ＲＯＭセル１０を低層化することが可能となる。
【００９４】
アンチヒューズを用いたＲＯＭセルでは、一般にアクセストランジスタ（ＲＯＭセルトランジスタ）のサイズが大きい。そのため、本実施の形態において、多値ＲＯＭセル１０として、図１１に示すレイアウトのようにアンチヒューズの数が増加しても、サイズに与える影響は小さい。むしろ、図１１に示すビット線ＢＴ１〜ＢＴ３をＺ方向に並行配置するレイアウトをとることにより、第３の実施の形態のＲＯＭセルサイズよりも大きくなる。すなわち、多値ＲＯＭセル１０のＲＯＭセルサイズは、ビット線が１本である一般的なアンチヒューズを用いたＲＯＭセル（２値）のＲＯＭセルサイズ２つ分に比べると３ビット分のアクセストランジスタを共通化できることで同等程度の大きさになると考えることができる。そのため、多値ＲＯＭセル１０のように４値化することによって、一般的なアンチヒューズを用いたＲＯＭセルと比較して、１値当りのＲＯＭセルサイズが実質的に同等でアクセストランジスタを共通化できＷサイズが増えることからＲＯＭセル能力を向上させることができる。
【００９５】
また、本実施の形態では、多値ＲＯＭセル１０として図１１に示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００９６】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００９７】
本発明により、集積度の高いＲＯＭセルを得ることができ、ＲＯＭ搭載製品チップの面積が減少して低価格にでき、従来と同一容量の場合には短配線になりマクロ特性・歩留りを向上させることができる。
【００９８】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に記載された技術は、矛盾の発生しない限り、他の実施の形態においても使用可能である。
【符号の説明】
【００９９】
Ｔｒ ＲＯＭセルトランジスタ
ＢＴ１〜ＢＴ３ ビット線
ＷＬ ワード線
ＣＬＫ クロック信号
ＣＥＮ チップイネーブル信号
Ａｄｒ アドレス信号
Ｑ１、Ｑ２ 出力
ＡＦ１〜ＡＦ３ アンチヒューズ
Ｍ１、Ｍ２、Ｍ３、Ｍ４ メタル層
Ｖ１、Ｖ２、Ｖ３ ビア層
１ 多値ＲＯＭセル
２ ＲＯＭセルアレイ２
３ Ｘデコーダ
４ Ｙセレクタ
５ アドレスデコーダ
６ コントローラ
７、７ａ センスアンプ
８ エンコーダ
８ａ ＮＡＮＤ回路
２１、２１ａ ゲート
２２、２２ａ 拡散層
３１、３１ａ コンタクト
３２、３３、３４、３６、３７、３８ ビア
４１、４２、４３、４４、５１、５２、５３ 金属配線
６１、６１ａ コンタクト
６２、６３、６４、６６、６７、６８ ビア
７１、７１ａ、７２、７３、７４、８１、８３ 金属配線
【技術分野】
【０００１】
本発明は、１個のメモリセルに複数ビットの情報を記憶する多値ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）セル及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
集積度の高いＲＯＭとして、１個のメモリセルに複数ビットの情報を記憶する多値ＲＯＭが知られている。例えば、特開平０９−２３２４４９号公報（特許文献１）に、マスクＲＯＭが開示されている。このマスクＲＯＭは、メモリセルトランジスタがマトリクス状に配置され、少なくとも３値以上のデータを記憶する。このマスクＲＯＭは、各メモリセルトランジスタの活性領域に対して、記憶データ値に応じて相違させた少なくとも３種類の濃度のうちの、記憶すべきデータ値に応じた濃度の不純物がそれぞれ注入され、各メモリセルトランジスタのしきい値電圧が設定されている。すなわち、このマスクＲＯＭでは、ＲＯＭセルトランジスタのチャネルに注入するイオン量でしきい値を設定して、記憶データの多値化を行う。
【０００３】
また、特開平０８−２８８４０８号公報（特許文献２）に、半導体記憶装置が開示されている。この半導体記憶装置は、複数の第２導電型拡散層と、複数のワード線と、第１導電型拡散層と、第１の読み出し手段と、第２の読み出し手段とを有している。複数の第２導電型拡散層は、半導体基板の表面部の第１導電型領域に互いに平行して選択的に形成されている。複数のワード線は、各前記第２導電型拡散層とゲート絶縁膜を介して互いに平行して交差する。第１導電型拡散層は、互いに隣接する２本の前記第２導電型拡散層で挟まれ前記ワード線直下の半導体基板領域をチャネルとし、書き込むべき情報に応じて選択されたトランジスタの前記２本の第２導電型拡散層のいずれか一方に接合して前記チャネルとの間に設けられ前記第１導電型領域より高濃度である。第１の読み出し手段は、前記２本の第２導電型拡散層の一方がドレインとなり他方がソースとなる動作を行なう。第２の読み出し手段は、記２本の第２導電型拡散層の一方がソースとなり他方がドレインとなる動作を行なう。前記第１，第２の読み出し動作時にソースとなる第２導電型拡散層に接合する第１導電型拡散層の有無によってトランジスタが非導通／導通となる。すなわち、この半導体記憶装置では、ＲＯＭセルトランジスタのｎ＋型拡散層とチャネルとの境界に高濃度のｐ型不純物を注入して記憶データの多値化を行う。そして、ソース、ドレインを入れ替える２通りの読み出しを行うことで、データを判別する。
【０００４】
また、特開平０６−０６１４５５号公報（対応米国特許ＵＳ５４０６５１１：特許文献３）に、マスクＲＯＭのメモリセルが開示されている。このマスクＲＯＭのメモリセルは、第１の方向に並列して配線された１本以上の第１の導電層と、前記第１の方向と直交する方向である第２の方向に並列して配線された１本以上の第２の導電層と、前記第１、第２の導電層間を絶縁する絶縁膜とからなり、前記第１、第２の導電層が対向した部分によりキャパシタがマトリクス状に形成され、これら個々のキャパシタをメモリセルとする。前記第１の導電層と第２の導電層との対向面積を変えることにより個々のキャパシタの容量レベルを複数種類設定している。すなわち、このマスクＲＯＭのメモリセルでは、ビット線とワード線との間の誘電層が対向した部分がキャパシタとなり、そのキャパシタをメモリセルとする。そして、それぞれの誘電層の対向面積を変えることでキャパシタの容量を設定して記憶データの多値化としている。
【０００５】
また、特許第３１１２１８２号公報（特許文献４）に、多値リードオンリーメモリ装置が開示されている。この多値リードオンリーメモリ装置は、複数のデータ記憶トランジスタと、複数の基準トランジスタと、比較部と、判別部とを有している。複数のデータ記憶トランジスタは、多値情報に応じたチャネル長を有する。複数の基準トランジスタは、それぞれ異なるチャネル長を有する。比較部は、選択されたデータ記憶トランジスタの出力信号と上記複数の基準トランジスタの出力信号とを比較する。判別部は、上記比較部の比較結果に基づいて上記選択されたデータ記憶トランジスタに記憶されている多値情報を判別する。上記複数の基準トランジスタの各々のチャネル長が上記データ記憶トランジスタのとり得るチャネル長のうちの隣り合うものの間の長さに設定されている。すなわち、この多値リードオンリーメモリ装置は、ＲＯＭセルトランジスタのチャネル長を複数設定することでしきい値を設定して、記憶データの多値化を行う。
【０００６】
また、特開２０００−２９９３９４号公報（対応米国特許ＵＳ６２４３２８４：特許文献５）に、多値マスクＲＯＭおよび多値マスクＲＯＭの読み出し方法が開示されている。この多値マスクＲＯＭは、複数のワード線と、これらのワード線と交差する方向に配線された複数のビット線と、前記ワード線とビット線との交点位置に、マトリックス状に配置されたセルトランジスタと、接地電位に接続された接地線、電源電位に接続された電源線の少なくとも一方とを有する。この多値マスクＲＯＭにおいて、前記ワード線に沿って並べられた一列のセルトランジスタのゲート端子は同一のワード線に接続され、前記ビット線に沿って並べられた一列のセルトランジスタのソース端子またはドレイン端子のいずれか一方は、前記複数のビット線、接地線、電源線のいずれかに接続され、前記ソース端子またはドレイン端子のいずれか他方は、前記複数のビット線、接地線、電源線のうち、前記ソース端子またはドレイン端子のいずれか一方が接続されていない配線のいずれかに接続されている。すなわち、この多値マスクＲＯＭは、ＲＯＭセルトランジスタのソース及びドレインに接続される、複数のビット線、接地線及び電源線のうちから選択される２本の組合せに対応させて、記憶データの多値化を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０９−２３２４４９号公報
【特許文献２】特開平０８−２８８４０８号公報
【特許文献３】特開平０６−０６１４５５号公報
【特許文献４】特許第３１１２１８２号公報
【特許文献５】特開２０００−２９９３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の特許文献１〜４では、ＲＯＭセルトランジスタへのイオン注入による不純物層の形成やその濃度設定、ＲＯＭセルトランジスタのチャネル長の設定などにより、閾値を複数設定することで記憶データの多値化をしている。しかし、近年、集積度を高めるために、ＲＯＭセルトラジスタの微細化が進み、製造ばらつきの影響が無視できなくなってきている。そのため、微小に異なる閾値の設定を行うことが困難になってきている。その結果、多値ＲＯＭでの製造歩留りの悪化が懸念される。
【０００９】
また、上記特許文献５では、ＲＯＭセルトランジスタのソース及びドレインに接続される、複数のビット線、接地線及び電源線のうちから選択された２本の組合せに対応させて記憶データの多値化を行っている。しかし、ＲＯＭセルトラジスタの微細化により、複数の線（複数のビット線、接地線及び電源線）から任意に２本を選択してＲＯＭセルトランジスタに接続するように配線（レイアウト）しようとすると、その構成は極めて複雑になり、その実現は困難である。
【００１０】
集積度を高くすることが可能な多値ＲＯＭセル及び半導体装置が望まれている。製造ばらつきの影響を小さくでき、製造歩留まりを高くすることが可能な多値ＲＯＭセル及び半導体装置が求められている。
【課題を解決するための手段】
【００１１】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の多値ＲＯＭセルは、ＲＯＭセルトランジスタ（Ｔｒ）と、複数のビット線（ＢＴ１〜ＢＴ３）と、第１金属配線（３１−４１−３２−４２−３３−４３−３４−４４／６１ａ−７１ａ−ＡＦ−６１−７１−６２−７２−６３−７３−６４−７４）とを具備している。ＲＯＭセルトランジスタ（Ｔｒ）は、基板表面の領域に設けられている。複数のビット線（ＢＴ１〜ＢＴ３）は、基板表面の上方に設けられ、基板表面と平行な第１方向（Ｙ方向）に伸び、基板表面に垂直な第２方向（Ｚ方向）に並んで配置されている。第１金属配線（３１−４１−３２−４２−３３−４３−３４−４４／６１ａ−７１ａ−ＡＦ−６１−７１−６２−７２−６３−７３−６４−７４）は、ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレイン（２２）の一方に接続され、複数のビット線（ＢＴ１〜ＢＴ３）の各々の近傍にまで連なる。第１金属配線（３１−４１−３２−４２−３３−４３−３４−４４／６１ａ−７１ａ−ＡＦ−６１−７１−６２−７２−６３−７３−６４−７４）は、複数のビット線（ＢＴ１〜ＢＴ３）のうちのいずれかに接続されているか、又は、いずれにも接続されていない。
【００１３】
本発明の多値ＲＯＭセルは、ＲＯＭセルトランジスタ（Ｔｒ）は、基板表面の領域に設けられている。複数のビット線（ＢＴ１〜ＢＴ３）は、基板表面の上方に設けられ、基板表面と平行な第１方向（Ｙ方向）に伸び、基板表面に平行で前記第１方向（Ｙ方向）と異なる第３方向（Ｘ方向）に並んで配置されている。第１金属配線（３１−４１／６１ａ−７１ａ−ＡＦ−６１−７１（−８１、８３））は、ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレイン（２２）の一方に接続され、複数のビット線（ＢＴ１〜ＢＴ３）の各々の近傍にまで連なる。ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレイン（２２）の他方は接地線に接続されている。接地線は隣接する多値ＲＯＭセルと共用されている。第１金属配線（３１−４１／６１ａ−７１ａ−ＡＦ−６１−７１（−８１、８３））は、複数のビット線（ＢＴ１〜ＢＴ３）のうちのいずれかに接続されているか、又は、いずれにも接続されていない。
【００１４】
本発明の多値ＲＯＭセルは、複数のビット線（ＢＴ１〜ＢＴ３）と、ソース・ドレインの一方を接地線に接続されたＲＯＭセルトランジスタ（Ｔｒ）とを具備している。ＲＯＭセルトランジスタ（Ｔｒ）のソース・ドレインの他方が、複数のビット線（ＢＴ１〜ＢＴ３）のうちのいずれかに接続されているか、又は、いずれにも接続されていないことに対応してデータを記録する。
【００１５】
（図２Ａ：ＲＯＭ）
本発明の半導体装置は、上記各段落に記載の前記多値ＲＯＭセルが複数設けられ、複数の多値ＲＯＭセルが行列状に配置されている。
【発明の効果】
【００１６】
本発明により、集積度を高くすることが可能な多値ＲＯＭセル及び半導体装置を得ることができる。製造ばらつきの影響を小さくでき、製造歩留まりを高くすることが可能な多値ＲＯＭセル及び半導体装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１Ｂ】図１Ｂは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１Ｃ】図１Ｃは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１Ｄ】図１Ｄは本発明の第１、２の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図２Ａ】図２Ａは本発明の実施の形態に係る半導体装置の構成の一例を示す回路ブロック図である。
【図２Ｂ】図２Ｂは図２Ａの一部の具体的な構成の一例を示す回路ブロック図である。
【図３Ａ】図３Ａは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図３Ｂ】図３Ｂは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図３Ｃ】図３Ｃは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図３Ｄ】図３Ｄは本発明の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。
【図４Ａ】図４Ａは本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。
【図４Ｂ】図４Ｂは本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。
【図４Ｃ】図４Ｃは本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。
【図５Ａ】図５Ａは本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【図５Ｂ】図５Ｂは本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図５Ｃ】図５Ｃは本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図６Ａ】図６Ａは多値ＲＯＭセルが「００」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図６Ｂ】図６Ｂは多値ＲＯＭセルが「１０」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図６Ｃ】図６Ｃは多値ＲＯＭセルが「１１」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図６Ｄ】図６Ｄは多値ＲＯＭセルが「０１」を記憶する場合の多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。
【図７Ａ】図７Ａは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【図７Ｂ】図７Ｂは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図７Ｃ】図７Ｃは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す側面図である。
【図８Ａ】図８Ａは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す平面図である。
【図８Ｂ】図８Ｂは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す側面図である。
【図８Ｃ】図８Ｃは本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す側面図である。
【図９Ａ】図９Ａは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図９Ｂ】図９Ｂは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図９Ｃ】図９Ｃは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図９Ｄ】図９Ｄは本発明の第３、４の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。
【図１０】図１０は本発明の第３の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【図１１】図１１は本発明の第４の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の多値ＲＯＭセル及び半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００１９】
（第１の実施の形態）
本発明の第１の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態として、以下では、４値（「００」、「０１」、「１０」、「１１」）を記憶可能なＲＯＭセルを一例に説明するが、本発明はこの例に限定されるものではない。すなわち、記憶可能な値（データ）の数は、ビット線の本数（ｎ本）に対応して増減させること（（ｎ＋１）値）が可能である。
【００２０】
図１Ａ〜図１Ｄは、本発明の第１の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、ワード線ＷＬとを具備している。ワード線ＷＬは、Ｘ方向（後述）に伸びるように設けられている。複数のビット線ＢＴ１〜ＢＴ３の各々は、Ｙ方向（後述）に伸び、互いに平行に並んで設けられている。ＲＯＭセルトランジスタＴｒは、例えばＮＭＯＳトランジスタである。ＲＯＭセルトランジスタＴｒは、ゲートをワード線ＷＬに接続されている。ソース・ドレインの一方を接地され（接地線に接続され）、他方を複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか（図１Ｂ〜図１Ｄ）、又は、いずれにも接続されていない（図１Ａ）。
【００２１】
多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒがソース・ドレインの他方を複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されていること、及び、いずれにも接続されていないことに対応して値（データ）を記憶する。すなわち、図１Ａに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが複数のビット線ＢＴ１〜ＢＴ３のいずれにも接続されていない場合には、多値ＲＯＭセル１０はデータとして「００」を記憶している。また、図１Ｂに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインがビット線ＢＴ３に接続されている場合には、多値ＲＯＭセル１０はデータとして「０１」を記憶している。更に、図１Ｃに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインがビット線ＢＴ１に接続されている場合には、多値ＲＯＭセル１０はデータとして「１０」を記憶している。そして、図１Ｄに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインがビット線ＢＴ２に接続されている場合には、多値ＲＯＭセル１０はデータとして「１１」を記憶している。
【００２２】
このように、本実施の形態では、多値ＲＯＭセルの構成として、１個のＲＯＭセルトランジスタＴｒに対して複数のビット線ＢＴを配置することで、記憶されるデータの多値化を行っている。すなわち、４値ＲＯＭセルの場合には、３本のビット線ＢＴ１〜ＢＴ３を有して、ＲＯＭセルトランジスタＴｒのドレインを３本のビット線ＢＴ１〜ＢＴ３のどれかと接続すること、及び、どのビット線ＢＴ１〜ＢＴ３とも接続しないことのいずれかで４種類のデータ状態が表現できる。なお、ビット線の接続／否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。
【００２３】
次に、本発明の第１の実施の形態に係る多値ＲＯＭセル（図１Ａ〜図１Ｄ）を用いた半導体装置の構成について説明する。図２Ａは、本発明の第１の実施の形態に係る半導体装置の構成の一例を示す回路ブロック図である。半導体装置１は、ＲＯＭマクロとしての構成を有し、ＲＯＭセルアレイ２と、Ｘデコーダ３と、Ｙセレクタ４と、アドレスデコーダ５と、コントローラ６と、センスアンプ７と、エンコーダ８とを具備している。
【００２４】
ＲＯＭセルアレイ２は、複数のワード線ＷＬと、複数のビット線組ＢＬと、複数の多値ＲＯＭセル１０とを備えている。複数のワード線ＷＬは、Ｘ方向に延在し、互いに平行にＹ方向に並んで設けられている。一端をＸデコーダ３に接続されている。複数のビット線組ＢＬは、Ｙ方向に延在し、互いに平行にＸ方向に並んで設けられている。一端をＹセレクタ４に接続されている。ビット線組ＢＬは、ビット線ＢＴ１〜ＢＴ３で構成されている。複数の多値ＲＯＭセル１０は、複数のワード線ＷＬと複数のビット線組ＢＬとの交点の各々に対応して設けられている。すなわち、複数の多値ＲＯＭセル１０は、行列状に設けられている。
【００２５】
コントローラ６は、外部からのクロック信号ＣＬＫやチップイネーブル信号ＣＥＮなどに基づいて、アドレスデコーダ５及びセンスアンプ７に制御信号を出力する。アドレスデコーダ５は、外部からのアドレス信号Ａｄｒ及びコントローラからの制御信号などに基づいて、Ｘアドレス信号をＸデコーダ３に、Ｙアドレス信号をＹセレクタ４にそれぞれ出力する。Ｘデコーダ３は、Ｘアドレス信号に基づいて、複数のワード線ＷＬのうちから選択ワード線ＷＬを選択する。選択ワード線ＷＬは、読み出し対象の多値ＲＯＭセル１０に接続されたワード線ＷＬである。Ｙセレクタ４は、複数のビット線組ＢＬのうちから選択ビット線組ＢＬを選択し、選択ビット線組ＢＬのビット線ＢＴ１〜ＢＴ３の電位をセンスアンプ７へ出力する。選択ビット線組ＢＬは、読み出し対象の多値ＲＯＭセル１０に接続されたビット線組ＢＬである。センスアンプ７は、コントローラ６からの制御信号及びＹセレクタ４の出力などに基づいて、ビット線ＢＴ１〜ＢＴ３の電位を検出する。エンコーダ８は、検出されたビット線ＢＴ１〜ＢＴ３の電位に基づいて、読み出し対象の多値ＲＯＭセル１０に記憶されたデータを読み出す。
【００２６】
図２Ｂは、図２Ａの一部の具体的な構成の一例を示す回路ブロック図である。センスアンプ７は、ビット線ＢＴ１〜ＢＴ３の各々に対応して設けられた三つのセンスアンプ７ａを備えている。各センスアンプ７ａは、それぞれ対応するビット線ＢＴの電位のセンス結果を出力する。エンコーダ８は、例えば、２個の二入力ＮＡＮＤ回路８ａから構成される。一方のＮＡＮＤ回路８ａは、ビット線ＢＴ１及びＢＴ２のセンス結果を入力とし、ＮＡＮＤ論理演算結果としての出力Ｑ１を出力する。他方のＮＡＮＤ回路８ａは、ビット線ＢＴ２及びＢＴ３のセンス結果を入力とし、ＮＡＮＤ論理演算結果としての出力Ｑ２を出力する。ここで、例えば、Ｑ２は２０の位、Ｑ１は２１の位をそれぞれ示すとする。例えば、Ｑ２＝１、Ｑ１＝０ならば、多値ＲＯＭセル１０に記憶されていたデータは「０１」である。
【００２７】
次に、本発明の第１の実施の形態に係る半導体装置の読み出し動作について説明する。図３Ａ〜図３Ｄは、本発明の第１の実施の形態に係る半導体装置の読み出し動作を示すフローチャートである。ただし、図３Ａ〜図３Ｄは、読み出し対象の多値ＲＯＭセル１０がそれぞれ図１Ａ〜図１Ｄである場合を示している。各図において、選択ワード線ＷＬの電圧、選択ビット線組におけるビット線ＢＬ１、ＢＬ２、ＢＬ３の電圧、出力Ｑ（太線はＱ１、細線はＱ２）の電圧をそれぞれ示している。
【００２８】
図３Ａを参照して、図１Ａで示す「００」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ１１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ１１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ａ）はビット線ＢＴ１〜ＢＴ３のいずれにも接続されていないので、ビット線ＢＴ１〜ＢＴ３の電圧はほとんど変化しない。従って、時刻ｔ１２において、センスアンプ７によるセンス動作が行われても、ビット線ＢＴ１〜ＢＴ３の電圧はＨｉｇｈレベルとして検出される。その結果、デコーダ８はＱ１＝０、Ｑ２＝０を出力する。すなわち、データ「００」が読み出される。その後、時刻ｔ１３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００２９】
図３Ｂを参照して、図１Ｂで示す「０１」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ２１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ２１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ｂ）はビット線ＢＴ３に接続されているので、ビット線ＢＴ１〜ＢＴ２の電圧はほとんど変化しないが、ビット線ＢＴ３は接地線に接続されてその電圧は大きく低下する。従って、時刻ｔ２２において、センスアンプ７によるセンス動作が行われると、ビット線ＢＴ１〜ＢＴ２の電圧はＨｉｇｈレベルとして検出され、ビット線ＢＴ３の電圧はＬｏｗレベルとして検出される。その結果、デコーダ８はＱ１＝０、Ｑ２＝１を出力する。すなわち、データ「０１」が読み出される。その後、時刻ｔ２３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００３０】
図３Ｃを参照して、図１Ｃで示す「１０」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ３１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ３１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ｃ）はビット線ＢＴ１に接続されているので、ビット線ＢＴ２〜ＢＴ３の電圧はほとんど変化しないが、ビット線ＢＴ１は接地線に接続されてその電圧は大きく低下する。従って、時刻ｔ３２において、センスアンプ７によるセンス動作が行われると、ビット線ＢＴ２〜ＢＴ３の電圧はＨｉｇｈレベルとして検出され、ビット線ＢＴ１の電圧はＬｏｗレベルとして検出される。その結果、デコーダ８はＱ１＝１、Ｑ２＝０を出力する。すなわち、データ「１０」が読み出される。その後、時刻ｔ３３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００３１】
図３Ｄを参照して、図１Ｄで示す「１１」を記憶する多値ＲＯＭセル１０の場合について説明する。時刻ｔ４１よりも前の段階において、ビット線ＢＴ１〜ＢＴ３は予めＨｉｇｈレベルにプリチャージされている。時刻ｔ４１において、選択ワード線ＷＬが選択され、Ｈｉｇｈレベルになると、ＲＯＭセルトランジスタＴｒがオンになる。このとき、ＲＯＭセルトランジスタＴｒ（図１Ｄ）はビット線ＢＴ２に接続されているので、ビット線ＢＴ１、ＢＴ３の電圧はほとんど変化しないが、ビット線ＢＴ２は接地線に接続されてその電圧は大きく低下する。従って、時刻ｔ４２において、センスアンプ７によるセンス動作が行われると、ビット線ＢＴ１、ＢＴ３の電圧はＨｉｇｈレベルとして検出され、ビット線ＢＴ２の電圧はＬｏｗレベルとして検出される。その結果、デコーダ８はＱ１＝１、Ｑ２＝１を出力する。すなわち、データ「１１」が読み出される。その後、時刻ｔ４３で読み出し動作が終了し、ビット線ＢＴ１〜ＢＴ３は再びＨｉｇｈレベルにプリチャージされる。
【００３２】
以上のようにして、多値ＲＯＭセル１０に記憶されたデータを読み出すことができる。
【００３３】
なお、既述のように、記憶可能な値（データ）の数は、ビット線の本数（ｎ本）に対応して増減させること（（ｎ＋１）値）が可能である。例えば、ビット線の本数を２本にした場合、３値を記憶可能なＲＯＭセルとすることができる。図４Ａ〜図４Ｃは、本発明の第１の実施の形態に係る多値ＲＯＭセルの変形例の構成を示す回路図である。この場合、多値ＲＯＭセル１０ａでは、図１Ａ〜図１Ｄの場合と比較して、ビット線ＢＴの本数が１本少なく、ビット線ＢＴ１、ＢＴ２の２本になっている。その結果、記憶可能なデータは３値（例示：「０１」、「１０」、「１１」）となる。例えば、図４Ａの場合を「０１」、図４Ｂの場合を「１０」、図４Ｃの場合を「１１」にそれぞれ対応付けてデータを記憶する。
【００３４】
このような場合でも、３値ＲＯＭセルの場合には、２本のビット線ＢＴ１〜ＢＴ２を有して、ＲＯＭセルトランジスタＴｒのドレインを２本のビット線ＢＴ１〜ＢＴ２のどれかと接続することと、どのビット線ＢＴ１〜ＢＴ２とも接続しないことで３種類のデータ状態が表現できる。なお、ビット線の接続／否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。
【００３５】
次に、本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図５Ａ〜図５Ｃは、本発明の第１の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図及び側面図である。ただし、図５Ａは平面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。図５ＢはＹ方向の側面図であり、１個の多値ＲＯＭセル１０を示している。図５ＣはＸ方向の側面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。
【００３６】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２と、ワード線ＷＬと一体であるゲート２１とを備えている。ソース・ドレインの一方としての拡散層２２は、コンタクト３１ａを介してＧＮＤ線（接地線）に接続されている。この拡散層２２は、隣接するＲＯＭセルトランジスタＴｒと共用されている。また、ソース・ドレインの他方としての拡散層２２は、コンタクト３１を介してメタル層Ｍ１の金属配線４１の下部に接続されている。金属配線４１は、基板表面に平行に、略拡散層２２上の範囲で、Ｘ方向に延在している。金属配線４１の上部は、ビア層Ｖ１のビア３２の下部に接続されている。ビア３２の上部は、メタル層Ｍ２の金属配線４２の下部に接続されている。金属配線４２の上部は、ビア層Ｖ２のビア３３の下部に接続されている。ビア３３の上部は、メタル層Ｍ３の金属配線４３の下部に接続されている。金属配線４３の上部は、ビア層Ｖ３のビア３４の下部に接続されている。ビア３４の上部は、メタル層Ｍ４の金属配線４４の下部に接続されている。金属配線４２〜４４は、各ビアの近傍にのみ設けられている。金属配線４２〜４４の横には、記憶データに対応して、それぞれメタル層Ｍ２〜Ｍ４の金属配線５１〜５３を形成可能である。
【００３７】
ビア３２、３３、３４の基板表面への射影はほぼ重なる。すなわち、各金属配線を介して、ビア３４はビア３３の真上に、ビア３３はビア３２の真上にそれぞれ設けられている。また、金属配線４２、４３、４４の基板表面への射影はほぼ重なる。すなわち、各ビアを介して、金属配線４４は金属配線４３の真上に、金属配線４３は金属配線４２の真上にそれぞれ設けられている。従って、コンタクト３１から金属配線４１、ビア３２、金属配線４２、ビア３３、金属配線４３及びビア３４を介して金属配線４４までは、一体として概ねビット線の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ３まで引き上げられている。
【００３８】
複数のビット線ＢＴ１〜ＢＴ３は、ＲＯＭセルトランジスタＴｒの上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に垂直なＺ方向に並んで配置されている。複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とは独立して配置されている。ビット線ＢＴ１は、メタル層Ｍ２に設けられている。ビット線ＢＴ２は、メタル層Ｍ３に設けられている。ビット線ＢＴ３は、メタル層Ｍ４に設けられている。ビット線ＢＴ１、ＢＴ２、ＢＴ３の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜（図示されず）を介して、ビット線ＢＴ３はビット線ＢＴ２の真上に、ビット線ＢＴ２はビット線ＢＴ１の真上にそれぞれ設けられている。
【００３９】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれ金属配線４２〜４４と接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３が金属配線４２〜４４と接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３は金属配線４２〜４４と接続されない。それらについて、以下に、具体的に説明する。
【００４０】
図６Ａ〜図６Ｄは、それぞれ多値ＲＯＭセル１０が「００」、「１０」、「１１」、「０１」を記憶する場合の、多値ＲＯＭセルのレイアウト構成を示すＹ方向の側面図である。図６Ａを参照すると、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶させる場合、ビット線ＢＴ１〜ＢＴ３を、いずれの金属配線４２〜４３とも接続しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、図６Ｂを参照すると、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶させる場合、ビット線ＢＴ１と同じメタル層Ｍ２の金属配線４２とを金属配線５１により接続する。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、図６Ｃを参照すると、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶させる場合、ビット線ＢＴ２と同じメタル層Ｍ３の金属配線４３とを金属配線５２により接続する。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、図６Ｄを参照すると、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶させる場合、ビット線ＢＴ３と同じメタル層Ｍ４の金属配線４４とを金属配線５３により接続する。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００４１】
これら金属配線５１、５２、５３（第２金属配線ともいう）の設けられる可能性のある位置の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜（図示されず）を介して、金属配線５３の設けられる可能性のある位置は金属配線５２の設けられる可能性のある位置の真上に、金属配線５２の設けられる可能性のある位置は金属配線５１の設けられる可能性のある位置の真上にそれぞれ設けられている。
【００４２】
以上のように、第１金属配線（コンタクト３１−金属配線４１−ビア３２−金属配線４２−ビア３３−金属配線４３−ビア３４−金属配線４４）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、金属配線５１〜５３により接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００４３】
なお、第１金属配線を更に上方（Ｚ方向）に伸ばし、更に上層のメタル層にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、メタル層Ｍ４の上のビア層Ｖ４にビアを設け、ビア層Ｖ４の上のメタル層Ｍ５に金属配線を設け、そのメタル層Ｍ５に金属配線と離間してビット線を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。また、図４Ａ〜図４Ｃの３値の場合には、逆にビット線ＢＴ３を設けなければ良い。
【００４４】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、金属配線５１〜５３の有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００４５】
また、本実施の形態では、多値ＲＯＭセル１０として図５Ａ〜図５Ｃに示すように、ビット線ＢＴ１〜ＢＴ３をＺ方向に多層化するレイアウトをとっている。これにより、基板表面へのビット線ＢＴ１〜ＢＴ３の射影は、ビット線１本分となる。すなわち、多値ＲＯＭセル１０のＲＯＭセルサイズは、ビット線が１本である一般的なＲＯＭセル（２値）のＲＯＭセルサイズ（１個分のＲＯＭセルトラジスタのサイズ）とほぼ同じである。このように、本実施の形態の多値ＲＯＭセル１０は、一般的なＲＯＭセルのＲＯＭセルサイズ（ＲＯＭセルトランジスタの最小単位）で、複数のメタル層Ｍ２〜Ｍ４の各々にビット線ＢＴ１〜ＢＴ３を設けて、それらの切替えで多値（例示：図１Ａ〜図１Ｄの４値）の記憶状態を実現できる。すなわち、１個のＲＯＭセルで２ビット分の記憶量とすることができ、４値ＲＯＭセル１０を実現することができる。従って、一般的なＲＯＭセルと比較して、１値（あるいは１ビット）当りのＲＯＭセルサイズを半分にすることができる。
【００４６】
また、本実施の形態では、多値ＲＯＭセル１０として図５Ａ〜図５Ｃに示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００４７】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００４８】
（第２の実施の形態）
本発明の第２の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態では、回路図（図１Ａ〜図１Ｄ）や読み出しに係る構成（半導体装置：図２Ａ〜図２Ｂ）やその動作（図３Ａ〜図３Ｄ）は第１の実施の形態と同じであるが、レイアウトの構成が第１の実施の形態と異なる。従って、以下では第１の実施の形態と相違するレイアウトの構成について説明する。
【００４９】
本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図７Ａ〜図７Ｃは、本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図及び側面図である。ただし、図７Ａは平面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。図７ＢはＹ方向の側面図であり、１個の多値ＲＯＭセル１０を示している。図７ＣはＸ方向の側面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。
【００５０】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２と、ワード線ＷＬと一体であるゲート２１とを備えている。ソース・ドレインの一方としての拡散層２２は、コンタクト３１ａを介してＧＮＤ線（接地線）に接続されている。この拡散層２２は、隣接するＲＯＭセルトランジスタＴｒと共用されている。また、ソース・ドレインの他方としての拡散層２２は、コンタクト３１を介してメタル層Ｍ１の金属配線４１の下部に接続されている。金属配線４１は、基板表面に平行に、略拡散層２２上の範囲で、Ｘ方向に延在している。金属配線４１の上部には、記憶データに対応して、ビア層Ｖ１のビア３６〜３８を形成可能である。コンタクト３１から金属配線４１までは、一体として概ねビット線の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ１まで引き上げられている。
【００５１】
複数のビット線ＢＴ１〜ＢＴ３は、ＲＯＭセルトランジスタＴｒの上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に平行なＸ方向に並んで離間して配置されている。ビット線ＢＴ１〜ＢＴ３は、メタル層Ｍ２に設けられ、メタル層Ｍ１の金属配線４１と立体交差している。複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とは独立して配置されている。
【００５２】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれ金属配線４１と接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３が金属配線４１と接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３は金属配線４１と接続されない。それらについて、以下に、具体的に説明する。
【００５３】
図７Ｂを参照して、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３を、金属配線４１とも接続しない。すなわち、ビア層Ｖ１のビア３６〜３８を一つも形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶する場合、ビット線ＢＴ１と金属配線４１とをビア層Ｖ１のビア３６により接続する。ビア３７、３８は形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶する場合、ビット線ＢＴ２と金属配線４１とをビア層Ｖ１のビア３７により接続する。ビア３６、３８は形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶する場合、ビット線ＢＴ３と金属配線４１とをビア層Ｖ１のビア３８により接続する。ビア３６、３７は形成しない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００５４】
以上のように、第１金属配線（コンタクト３１−金属配線４１）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、ビア３６〜３８（第２金属配線ともいう）により接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００５５】
なお、第１金属配線を更に横方（Ｘ方向）に伸ばし、更にメタル層Ｍ２にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、金属配線４１を更に＋Ｘ方向に伸ばし、その上方に、金属配線４１と離間して更にビット線を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。
【００５６】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、ビア３６〜３８の有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００５７】
また、本実施の形態では、多値ＲＯＭセル１０として図７Ａ〜図７Ｃに示すように、同一メタル層にビット線を並行して配置するレイアウトをとっている。このため、ビット線ＢＴを含めてメタル層Ｍ２までの構成で多値ＲＯＭセルを実現している。すなわち、ＲＯＭセルを、低層化しながら多値化することが可能となる。
【００５８】
また、本実施の形態の多値ＲＯＭセル１０では、ＲＯＭセルサイズ（特に、Ｘ方向の長さ）が、ビット線の並行配置に対応して、第１の実施の形態のＲＯＭセルサイズの１．５倍程度に大きくなる。すなわち、ビット線が１本である一般的なＲＯＭセル（２値）のＲＯＭセルサイズ（１個分のＲＯＭセルトラジスタのサイズ）の１．５倍程度に大きくなる。しかし、多値ＲＯＭセル１０は、一般的なＲＯＭセルの２倍のデータを記憶することができる。したがって、一般的なＲＯＭセルと比較して、１値当りのＲＯＭセルサイズを実質的に０．７５倍に低減することができる。このとき、多値ＲＯＭセル１０のＲＯＭセルトランジスタＴｒのゲート幅が１．７５倍程度となり、ＲＯＭセルトランジスタＴｒのトランジスタ能力を増強することができる。それにより、多値ＲＯＭセル１０の高速化も実現可能となる。
【００５９】
また、本実施の形態では、多値ＲＯＭセル１０として図７Ａ〜図７Ｃに示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００６０】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００６１】
既述のように、記憶可能な値（データ）の数は、ビット線の本数（ｎ本）に対応して増減させること（（ｎ＋１）値）が可能である。例えば、ビット線の本数を２本にした場合、３値を記憶可能なＲＯＭセルとすることができる。図８Ａ〜図８Ｃは、本発明の第２の実施の形態に係る多値ＲＯＭセルのレイアウト構成の変形例を示す平面図及び側面図である。ただし、図８Ａは平面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。図８ＢはＹ方向の側面図であり、１個の多値ＲＯＭセル１０を示している。図８ＣはＸ方向の側面図であり、Ｙ方向に隣接する２個の多値ＲＯＭセル１０を示している。
【００６２】
ここでは、図７Ａ〜図７Ｃと比較して、ビット線を１本減らすことによって、３値ＲＯＭセル（図４Ａ〜図４Ｃ）としている。それに伴い、ビット線が１本である一般的なＲＯＭセル（２値）のＲＯＭセルサイズ（１個分のＲＯＭセルトラジスタのサイズ）と同じＲＯＭセルサイズで３値の記憶状態を実現することができる。すなわち、１個の多値ＲＯＭセル１０で１．５ビット分の記憶量とすることができる。したがって、一般的なＲＯＭセルと比較して、１値当りのＲＯＭセルサイズを実質的に０．６７倍に低減することができる。その他、上記図７Ａ〜図７Ｃの場合と同様の効果を得ることができる。
【００６３】
（第３の実施の形態）
本発明の第３の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態では、読み出しに係る構成（半導体装置：図２Ａ〜図２Ｂ）やその動作（図３Ａ〜図３Ｄ）は第１の実施の形態と同じであるが、回路図及びレイアウトの構成が第１の実施の形態と異なっている。従って、以下では第１の実施の形態と相違する回路図及びレイアウトの構成について説明する。
【００６４】
図９Ａ〜図９Ｄは、本発明の第３の実施の形態に係る多値ＲＯＭセルの構成を示す回路図である。多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、ワード線ＷＬと、アンチヒューズＡＦ１〜ＡＦ３とを具備している。ワード線ＷＬは、Ｘ方向に伸びるように設けられている。複数のビット線ＢＴ１〜ＢＴ３の各々は、Ｙ方向に伸び、互いに平行に並んで設けられている。ＲＯＭセルトランジスタＴｒは、例えばＮＭＯＳトランジスタである。ＲＯＭセルトランジスタＴｒは、ゲートをワード線ＷＬに接続されている。ソース・ドレインの一方を接地され（接地線に接続され）、他方をアンチヒューズＡＦ１〜ＡＦ３を介して複数のビット線ＢＴ１〜ＢＴ３に接続されている。このとき、アンチヒューズＡＦ１〜ＡＦ３のいずれかがショートされて、ソース・ドレインの他方が複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか（図９Ｂ〜図９Ｄ）、又は、アンチヒューズＡＦ１〜ＡＦ３のいずれもがショートされずに、ソース・ドレインの他方が複数のビット線ＢＴ１〜ＢＴ３のいずれにも接続されていない（図９Ａ）。
【００６５】
多値ＲＯＭセル１０は、ＲＯＭセルトランジスタＴｒがアンチヒューズＡＦ１〜ＡＦ３を介してソース・ドレインの他方を複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されていること、及び、いずれにも接続されていないことに対応して値（データ）を記憶する。すなわち、図９Ａに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ１〜ＡＦ３のいずれもがショートされず、複数のビット線ＢＴ１〜ＢＴ３のいずれにも接続されていない場合には、多値ＲＯＭセル１０はデータとして「００」を記憶している。また、図９Ｂに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ３がショートされて、ビット線ＢＴ３に接続されている場合には、多値ＲＯＭセル１０はデータとして「０１」を記憶している。更に、図９Ｃに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ１がショートされて、ビット線ＢＴ１に接続されている場合には、多値ＲＯＭセル１０はデータとして「１０」を記憶している。そして、図９Ｄに示すように、ＲＯＭセルトランジスタＴｒのソース・ドレインが、アンチヒューズＡＦ２がショートされて、ビット線ＢＴ２に接続されている場合には、多値ＲＯＭセル１０はデータとして「１１」を記憶している。
【００６６】
このように、本実施の形態では、多値ＲＯＭセルの構成として、１個のＲＯＭセルトランジスタＴｒに対して複数のビット線ＢＴを配置することで、記憶されるデータの多値化を行っている。すなわち、４値ＲＯＭセルの場合には、３本のビット線ＢＴ１〜ＢＴ３を有して、ＲＯＭセルトランジスタＴｒのドレインを３本のビット線ＢＴ１〜ＢＴ３のどれかとアンチヒューズＡＦ１〜ＡＦ３のどれかを介して接続すること、及び、どのビット線ＢＴ１〜ＢＴ３ともアンチヒューズＡＦ１〜ＡＦ３を介して接続しないことのいずれかで４種類のデータ状態が表現できる。なお、ビット線の接続／否接続と記憶されるデータとの関係は、上記の例に限定されるものではなく任意に設定可能である。
【００６７】
次に、本発明の第３の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図１０は、本発明の第３の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。ただし、図１０は、１個の多値ＲＯＭセル１０を示している。
【００６８】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２ａと、メタル層Ｍ１のワード線ＷＬに接続されたゲート２１ａとを備えている。ソース・ドレインの一方としての拡散層２２ａは、コンタクトを介してＧＮＤ線（接地線）に接続されている。この拡散層２２ａは、隣接するＲＯＭセルトランジスタＴｒ（図示されず）と共用されている。また、ソース・ドレインの他方としての拡散層２２ａは、コンタクト６１ａを介してメタル層Ｍ１の金属配線７１ａの下部に接続されている。金属配線７１ａは、基板表面に平行にＸ方向に伸び、３本に分岐し、それぞれアンチヒューズＡＦ１〜ＡＦ３に接続されている。すなわち、アンチヒューズＡＦ１〜ＡＦ３は、ＲＯＭセルトランジスタＴｒに対して並列に接続されている。ここで、アンチヒューズＡＦ１〜ＡＦ３は、いずれもＭＯＳトランジスタの構成を有し、ゲート−拡散層間に高電圧を印加することにより、ゲート酸化膜を破壊して、ショートさせる（導通させる）ことができる。金属配線７１ａは、アンチヒューズＡＦ１〜ＡＦ３のゲートに接続されている。
【００６９】
アンチヒューズＡＦ１〜ＡＦ３の各々の拡散層は、コンタクト６１を介してメタル層Ｍ１の金属配線７１の下部に接続されている。金属配線７１は、基板表面に平行に、略拡散層上の範囲で、Ｘ方向に延在している。金属配線７１の上部は、ビア層Ｖ１のビア６２の下部に接続されている。ビア６２の上部は、メタル層Ｍ２の金属配線７２の下部に接続されている。金属配線７２の上部は、ビア層Ｖ２のビア６３の下部に接続されている。ビア６３の上部は、メタル層Ｍ３の金属配線７３の下部に接続されている。金属配線７３の上部は、ビア層Ｖ３のビア６４の下部に接続されている。ビア６４の上部は、メタル層Ｍ４の金属配線７４の下部に接続されている。金属配線７２〜７４は、各ビアの近傍にのみ設けられている。
【００７０】
ビア６２、６３、６４の基板表面への射影はほぼ重なる。すなわち、各金属配線を介して、ビア６４はビア６３の真上に、ビア６３はビア６２の真上にそれぞれ設けられている。また、金属配線７２、７３、７４の基板表面への射影はほぼ重なる。すなわち、各ビアを介して、金属配線７４は金属配線７３の真上に、金属配線７３は金属配線７２の真上にそれぞれ設けられている。コンタクト６１ａから金属配線７１ａ、アンチヒューズＡＦ、コンタクト６１、金属配線７１、ビア６２、金属配線７２、ビア６３、金属配線７３及びビア６４を介して金属配線７４までは、一体として概ね複数のビット線の各々の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ３まで引き上げられている。
【００７１】
複数のビット線ＢＴ１〜ＢＴ３は、アンチヒューズＡＦ１〜ＡＦ３の上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に垂直なＺ方向に並んで配置されている。ビット線ＢＴ１は、メタル層Ｍ２に設けられている。ビット線ＢＴ２は、メタル層Ｍ３に設けられている。ビット線ＢＴ３は、メタル層Ｍ４に設けられている。ビット線ＢＴ１、ＢＴ２、ＢＴ３の基板表面への射影はほぼ重なる。すなわち、各層間絶縁膜（図示されず）を介して、ビット線ＢＴ３はビット線ＢＴ２の真上に、ビット線ＢＴ２はビット線ＢＴ１の真上にそれぞれ設けられている。
【００７２】
アンチヒューズＡＦ１の拡散層から伸びる第１金属配線の金属配線７２の横には、メタル層Ｍ２の金属配線８１が形成されている。金属配線８１は、金属配線７２とビット線ＢＴ１を接続している。このとき、アンチヒューズＡＦ１上の第１金属配線は、ビア６３、金属配線７３、ビア６４及び金属配線７４を有していなくても良い。同様に、アンチヒューズＡＦ２の拡散層から伸びる第１金属配線の金属配線７３の横には、メタル層Ｍ３の金属配線８２が形成されている。金属配線８２は、金属配線７３とビット線ＢＴ２を接続している。このとき、アンチヒューズＡＦ２上の第１金属配線は、ビア６４及び金属配線７４を有していなくても良い。同様に、アンチヒューズＡＦ３の拡散層から伸びる第１金属配線の金属配線７４の横には、メタル層Ｍ４の金属配線８３が形成されている。金属配線８３は、金属配線７４とビット線ＢＴ３を接続している。すなわち、複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とはそれぞれ金属配線８１〜８３（第２金属配線ともいう）により接続されている。
【００７３】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれＲＯＭセルトランジスタＴｒと接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３がＲＯＭセルトランジスタＴｒと接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３はＲＯＭセルトランジスタＴｒと接続されない。それらについて、以下に、具体的に説明する。
【００７４】
図１０を参照して、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶させる場合、アンチヒューズＡＦ１〜ＡＦ３をいずれもショートさせない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶させる場合、アンチヒューズＡＦ１をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶させる場合、アンチヒューズＡＦ２をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶させる場合、アンチヒューズＡＦ３をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００７５】
以上のように、第１金属配線（コンタクト６１ａ−金属配線７１ａ−アンチヒューズＡＦ−コンタクト６１−金属配線７１−ビア６２−金属配線７２−ビア６３−金属配線７３−ビア６４−金属配線７４）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、アンチヒューズＡＦ１〜ＡＦ３のいずれかにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００７６】
このように、本実施の形態では、アンチヒューズ素子を使用することで、１個のＲＯＭセルで２ビット分（４値）の記憶が可能なＰＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）が実現出来る。ここで、この多値ＲＯＭセルへの記憶動作（Ｐｒｏｇｒａｍ動作）としては、書き込み対象としての多値ＲＯＭセルのワード線ＷＬに電位を与えて、ＲＯＭセルトランジスタ（アクセストランジスタ）をオンさせる。そして、記憶するデータに応じて、ビット線ＢＴ１〜３のどれか１本だけ高電圧を与える。それにより、該当する多値ＲＯＭセルのアンチヒューズに高電圧が印加され、絶縁膜が破壊されてショートさせることができる。このようにして、多値ＲＯＭセルにデータを書き込むことができる。
【００７７】
なお、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズを接続し、そのアンチヒューズの第１金属配線を更に上方（Ｚ方向）に伸ばし、更に上層のメタル層にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズＡＦ４を接続し、そのアンチヒューズＡＦ４の第１金属配線のメタル層Ｍ４の上のビア層Ｖ４にビアを設け、ビア層Ｖ４の上のメタル層Ｍ５に金属配線を設け、その金属配線を接続するようにそのメタル層Ｍ５にビット線ＢＴ４を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。
【００７８】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、アンチヒューズのショートの有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００７９】
アンチヒューズを用いたＲＯＭセルでは、一般にアクセストランジスタ（ＲＯＭセルトランジスタ）のサイズが大きい。そのため、本実施の形態において、多値ＲＯＭセル１０として、図１０に示すレイアウトのようにアンチヒューズの数が増加しても、サイズに与える影響は小さい。むしろ、図１０に示すビット線ＢＴ１〜ＢＴ３をＺ方向に多層化するレイアウトをとることにより、基板表面へのビット線ＢＴ１〜ＢＴ３の射影はビット線１本分となる。すなわち、多値ＲＯＭセル１０のＲＯＭセルサイズは、ビット線が１本である一般的なアンチヒューズを用いたＲＯＭセル（２値）のＲＯＭセルサイズ２つ分に比べると３ビット分のアクセストランジスタを共通化できることと、Ｘ方向への拡大を抑えられることで、同等以下になると考えることができる。このように、本実施の形態の多値ＲＯＭセル１０は、ビット線が１本である一般的なアンチヒューズを用いたＲＯＭセルサイズ２つ分と同等以下のサイズで、複数のメタル層Ｍ２〜Ｍ４の各々にビット線ＢＴ１〜ＢＴ３を設けて、それらの切替えで多値（例示：図９Ａ〜図９Ｄの４値）の記憶状態を実現できる。すなわち、面積が２つ相当のＲＯＭセルで２ビット分の記憶量とすることができ、４値の多値ＲＯＭセル１０を実現することができる。よって、同一記憶容量のＲＯＭマクロの場合と比較して、アクセストランジスタを共通化できＷサイズが増えることからＲＯＭセル能力を向上させることができる。
【００８０】
また、本実施の形態では、多値ＲＯＭセル１０として図１０に示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００８１】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００８２】
（第４の実施の形態）
本発明の第４の実施の形態に係る多値ＲＯＭセルの構成について説明する。本実施の形態では、回路図（図９Ａ〜図９Ｄ）や読み出しに係る構成（半導体装置：図２Ａ〜図２Ｂ）やその動作（図３Ａ〜図３Ｄ）は第３の実施の形態と同じであるが、レイアウトの構成が第３の実施の形態と異なる。従って、以下では第３の実施の形態と相違するレイアウトの構成について説明する。
【００８３】
次に、本発明の第４の実施の形態に係る多値ＲＯＭセルのレイアウト構成について説明する。図１１は、本発明の第４の実施の形態に係る多値ＲＯＭセルのレイアウト構成を示す平面図である。ただし、図１１は、１個の多値ＲＯＭセル１０を示している。
【００８４】
ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられ、ソース・ドレインとしての拡散層２２ａと、メタル層Ｍ１のワード線ＷＬに接続されたゲート２１ａとを備えている。ソース・ドレインの一方としての拡散層２２ａは、コンタクトを介してＧＮＤ線（接地線）に接続されている。この拡散層２２ａは、隣接するＲＯＭセルトランジスタＴｒ（図示されず）と共用されている。また、ソース・ドレインの他方としての拡散層２２ａは、コンタクト６１ａを介してメタル層Ｍ１の金属配線７１ａの下部に接続されている。金属配線７１ａは、基板表面に平行にＸ方向に伸び、３本に分岐し、アンチヒューズＡＦ１〜ＡＦ３に接続されている。すなわち、アンチヒューズＡＦ１〜ＡＦ３は、ＲＯＭセルトランジスタＴｒに対して並列に接続されている。ここで、アンチヒューズＡＦ１〜ＡＦ３は、いずれもＭＯＳトランジスタの構成を有し、ゲート−拡散層間に高電圧を印加することにより、ゲート酸化膜を破壊して、ショートさせる（導通させる）ことができる。金属配線７１ａは、アンチヒューズＡＦ１〜ＡＦ３のゲートに接続されている。
【００８５】
アンチヒューズＡＦ１〜ＡＦ３の各々の拡散層は、コンタクト６１を介してメタル層Ｍ１の金属配線７１の下部に接続されている。金属配線７１は、基板表面に平行に、略拡散層上の範囲で、Ｘ方向に延在している。アンチヒューズＡＦ１の金属配線７１には、−Ｘ方向にビット線ＢＴ１の下方まで伸びるメタル層Ｍ１の金属配線８１が接続されている。金属配線８１の上部は、ビア層Ｖ１のビア６６の下部に接続されている。ビア６６の上部は、メタル層Ｍ２のビット線ＢＴ１の下部に接続されている。アンチヒューズＡＦ２の金属配線７１は、ビット線ＢＴ２の下方にある。この金属配線７１の上部は、ビア層Ｖ１のビア６７の下部に接続されている。ビア６７の上部は、メタル層Ｍ２のビット線ＢＴ２の下部に接続されている。アンチヒューズＡＦ３の金属配線７１には、＋Ｘ方向にビット線ＢＴ３の下方まで伸びるメタル層Ｍ１の金属配線８３が接続されている。金属配線８３の上部は、ビア層Ｖ１のビア６８の下部に接続されている。ビア６８の上部は、メタル層Ｍ２のビット線ＢＴ３の下部に接続されている。コンタクト６１ａ、金属配線７１ａ、アンチヒューズＡＦ、コンタクト６１、金属配線７１までは、一体として概ね複数のビット線の各々の近傍にまで連なる配線（第１金属配線）と見ることもできる。すわち、ＲＯＭセルトランジスタＴｒのソース・ドレインの一方が、メタル層Ｍ１まで引き上げられている。
【００８６】
複数のビット線ＢＴ１〜ＢＴ３は、アンチヒューズＡＦ１〜ＡＦ３の上方又はその近傍の上方に設けられ、基板表面と平行なＹ方向に伸び、基板表面に平行なＸ方向に並んで離間して配置されている。ビット線ＢＴ１〜ＢＴ３は、メタル層Ｍ２に設けられ、メタル層Ｍ１の金属配線７１と立体交差している。複数のビット線ＢＴ１〜ＢＴ３は、第１金属配線とはそれぞれ金属配線８１及びビア６６、ビア６７、金属配線８３及びビア６８（これらを第２金属配線ともいう）により接続されている。
【００８７】
ビット線ＢＴ１〜ＢＴ３は、多値ＲＯＭセル１０が記憶するデータに対応して、それぞれＲＯＭセルトランジスタＴｒと接続され得る。例えば、多値ＲＯＭセル１０が「１０」、「１１」、「０１」を記憶する場合、それぞれビット線ＢＴ１〜ＢＴ３がＲＯＭセルトランジスタＴｒと接続される。多値ＲＯＭセル１０が「００」を記憶する場合、ビット線ＢＴ１〜ＢＴ３はＲＯＭセルトランジスタＴｒと接続されない。それらについて、以下に、具体的に説明する。
【００８８】
図１１を参照して、多値ＲＯＭセル１０に図１Ａに示すように「００」を記憶させる場合、アンチヒューズＡＦ１〜ＡＦ３をいずれもショートさせない。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインは、いずれのビット線ＢＴ１〜ＢＴ３とも電気的に接続されない。その結果、「００」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｃに示すように「１０」を記憶させる場合、アンチヒューズＡＦ１をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ１とが電気的に接続される。その結果、「１０」記憶状態に出来る。また、多値ＲＯＭセル１０に図１Ｄに示すように「１１」を記憶させる場合、アンチヒューズＡＦ２をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ２とが電気的に接続される。その結果、「１１」記憶状態にできる。また、多値ＲＯＭセル１０に図１Ｂに示すように「０１」を記憶させる場合、アンチヒューズＡＦ３をショートさせる。これにより、ＲＯＭセルトランジスタＴｒのソース・ドレインとビット線ＢＴ３とが電気的に接続される。その結果、「０１」記憶状態にできる。
【００８９】
以上のように、第１金属配線（コンタクト６１ａ−金属配線７１ａ−アンチヒューズＡＦ−コンタクト６１−金属配線７１）が、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに、アンチヒューズＡＦ１〜ＡＦ３のいずれかにより接続されているか、又は、いずれにも接続されていないか、に対応して、多値ＲＯＭセル１０はデータを記憶することができる。
【００９０】
この場合でも、本実施の形態では、アンチヒューズ素子を使用することで、１個のＲＯＭセルで２ビット分（４値）の記憶が可能なＰＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）が実現出来る。ここで、この多値ＲＯＭセルへの記憶動作（Ｐｒｏｇｒａｍ動作）としては、書き込み対象としての多値ＲＯＭセルのワード線ＷＬに電位を与えて、ＲＯＭセルトランジスタ（アクセストランジスタ）をオンさせる。そして、記憶するデータに応じて、ビット線ＢＴ１〜３のどれか１本だけ高電圧を与える。それにより、該当する多値ＲＯＭセルのアンチヒューズに高電圧が印加され、絶縁膜が破壊されてショートさせることができる。このようにして、多値ＲＯＭセルにデータを書き込むことができる。
【００９１】
なお、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズを接続し、そのアンチヒューズの第１金属配線を更に横方（Ｘ方向）に伸ばし、更にビア層Ｖ１にビアを設け、メタル層Ｍ２にビット線を設けることで、記憶可能な値（データ）を更に増加させることができる。例えば、ＲＯＭセルトランジスタＴｒに更に並列にアンチヒューズＡＦ４を接続し、そのアンチヒューズＡＦ４の金属配線７１を更に＋Ｘ方向に伸ばし、ビア層Ｖ１にビアを設け、ビア層Ｖ１の上のメタル層Ｍ２にビット線ＢＴ４を設けることで、ビット線の本数が４本になるので、記憶可能な値（データ）の数は５値とすることができる。
【００９２】
本実施の形態では、ＲＯＭセルトランジスタ及び複数のビット線の構成は記憶データによらず固定され、アンチヒューズのショートの有無だけで所望のデータを記憶することができる。このような極めて簡単な構成を用いていることにより、ＲＯＭセルを微細化しても、製造ばらつきの影響を受けず、製造歩留まりを高くすることができる。
【００９３】
本実施の形態では、多値ＲＯＭセル１０として図１１に示すように、同一メタル層にビット線を並行して配置するレイアウトをとっている。これにより、多値ＲＯＭセル１０を低層化することが可能となる。
【００９４】
アンチヒューズを用いたＲＯＭセルでは、一般にアクセストランジスタ（ＲＯＭセルトランジスタ）のサイズが大きい。そのため、本実施の形態において、多値ＲＯＭセル１０として、図１１に示すレイアウトのようにアンチヒューズの数が増加しても、サイズに与える影響は小さい。むしろ、図１１に示すビット線ＢＴ１〜ＢＴ３をＺ方向に並行配置するレイアウトをとることにより、第３の実施の形態のＲＯＭセルサイズよりも大きくなる。すなわち、多値ＲＯＭセル１０のＲＯＭセルサイズは、ビット線が１本である一般的なアンチヒューズを用いたＲＯＭセル（２値）のＲＯＭセルサイズ２つ分に比べると３ビット分のアクセストランジスタを共通化できることで同等程度の大きさになると考えることができる。そのため、多値ＲＯＭセル１０のように４値化することによって、一般的なアンチヒューズを用いたＲＯＭセルと比較して、１値当りのＲＯＭセルサイズが実質的に同等でアクセストランジスタを共通化できＷサイズが増えることからＲＯＭセル能力を向上させることができる。
【００９５】
また、本実施の形態では、多値ＲＯＭセル１０として図１１に示すように、ＧＮＤ線がＲＯＭセルの境界に設けられている。そのため、隣接する多値ＲＯＭセル１０とＧＮＤ線を共用することができる。それにより、更にＧＮＤ線の半分の面積を削減することができる。
【００９６】
また、ビット線が１本である一般的なＲＯＭセルと比較してビット線の本数が増えることにより、セルリークでビット線に流れ込む電流が分散されて、１本当りの電流が減少する。そのため、読み出し動作時のリークでのディスターブを低減することができる。それにより、多値ＲＯＭの大容量化が可能となる。
【００９７】
本発明により、集積度の高いＲＯＭセルを得ることができ、ＲＯＭ搭載製品チップの面積が減少して低価格にでき、従来と同一容量の場合には短配線になりマクロ特性・歩留りを向上させることができる。
【００９８】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に記載された技術は、矛盾の発生しない限り、他の実施の形態においても使用可能である。
【符号の説明】
【００９９】
Ｔｒ ＲＯＭセルトランジスタ
ＢＴ１〜ＢＴ３ ビット線
ＷＬ ワード線
ＣＬＫ クロック信号
ＣＥＮ チップイネーブル信号
Ａｄｒ アドレス信号
Ｑ１、Ｑ２ 出力
ＡＦ１〜ＡＦ３ アンチヒューズ
Ｍ１、Ｍ２、Ｍ３、Ｍ４ メタル層
Ｖ１、Ｖ２、Ｖ３ ビア層
１ 多値ＲＯＭセル
２ ＲＯＭセルアレイ２
３ Ｘデコーダ
４ Ｙセレクタ
５ アドレスデコーダ
６ コントローラ
７、７ａ センスアンプ
８ エンコーダ
８ａ ＮＡＮＤ回路
２１、２１ａ ゲート
２２、２２ａ 拡散層
３１、３１ａ コンタクト
３２、３３、３４、３６、３７、３８ ビア
４１、４２、４３、４４、５１、５２、５３ 金属配線
６１、６１ａ コンタクト
６２、６３、６４、６６、６７、６８ ビア
７１、７１ａ、７２、７３、７４、８１、８３ 金属配線
【特許請求の範囲】
【請求項１】
基板表面の領域に設けられたＲＯＭセルトランジスタと、
前記基板表面の上方に設けられ、前記基板表面と平行な第１方向に伸び、前記基板表面に垂直な第２方向に並んで配置された複数のビット線と、
前記ＲＯＭセルトランジスタのソース・ドレインの一方に接続され、前記複数のビット線の各々の近傍にまで連なる第１金属配線と
を具備し、
前記第１金属配線が前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていない
多値ＲＯＭセル。
【請求項２】
請求項１に記載の多値ＲＯＭセルにおいて、
前記ＲＯＭセルトランジスタのソース・ドレインの他方は接地線に接続され、
前記接地線は隣接する前記多値ＲＯＭセルと共用される
多値ＲＯＭセル。
【請求項３】
基板表面の領域に設けられたＲＯＭセルトランジスタと、
前記基板表面の上方に設けられ、前記基板表面と平行な第１方向に伸び、前記基板表面に平行で前記第１方向と異なる第３方向に並んで配置された複数のビット線と、
前記ＲＯＭセルトランジスタのソース・ドレインの一方に接続され、前記複数のビット線の各々の近傍にまで連なる第１金属配線と
を具備し、
前記ＲＯＭセルトランジスタのソース・ドレインの他方は接地線に接続され、
前記接地線は隣接する前記多値ＲＯＭセルと共用され、
前記第１金属配線が前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていない
多値ＲＯＭセル。
【請求項４】
請求項１乃至３のいずれか一項に記載の多値ＲＯＭセルにおいて、
前記第１金属配線は、
前記第１金属配線が前記複数のビット線のうちのいずれかとしての設定ビット線に接続されているとき、前記第１金属配線と前記設定ビット線とを接続する第２金属配線を備える
多値ＲＯＭセル。
【請求項５】
請求項１乃至３のいずれか一項に記載の多値ＲＯＭセルにおいて、
前記第１金属配線は、前記複数のビット線ごとに設けられ、
前記複数のビット線ごとの前記第１金属配線は、
途中に設けられたアンチヒューズと、
前記複数のビット線のうちの対応する対応ビット線に接続する第２金属配線と
を備える
多値ＲＯＭセル。
【請求項６】
複数のビット線と、
ソース・ドレインの一方を接地線に接続されたＲＯＭセルトランジスタと
を具備し、
前記ＲＯＭセルトランジスタの前記ソース・ドレインの他方が、前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていないことに対応してデータを記録する
多値ＲＯＭセル。
【請求項７】
請求項６に記載の多値ＲＯＭセルにおいて、
前記ソース・ドレインの他方と前記複数のビット線の各々の間に設けられた複数のアンチヒューズを更に具備する
多値ＲＯＭセル。
【請求項８】
請求項１乃至７のいずれか一項に記載の前記多値ＲＯＭセルが複数設けられ、
前記複数の多値ＲＯＭセルが行列状に配置されている
半導体装置。
【請求項１】
基板表面の領域に設けられたＲＯＭセルトランジスタと、
前記基板表面の上方に設けられ、前記基板表面と平行な第１方向に伸び、前記基板表面に垂直な第２方向に並んで配置された複数のビット線と、
前記ＲＯＭセルトランジスタのソース・ドレインの一方に接続され、前記複数のビット線の各々の近傍にまで連なる第１金属配線と
を具備し、
前記第１金属配線が前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていない
多値ＲＯＭセル。
【請求項２】
請求項１に記載の多値ＲＯＭセルにおいて、
前記ＲＯＭセルトランジスタのソース・ドレインの他方は接地線に接続され、
前記接地線は隣接する前記多値ＲＯＭセルと共用される
多値ＲＯＭセル。
【請求項３】
基板表面の領域に設けられたＲＯＭセルトランジスタと、
前記基板表面の上方に設けられ、前記基板表面と平行な第１方向に伸び、前記基板表面に平行で前記第１方向と異なる第３方向に並んで配置された複数のビット線と、
前記ＲＯＭセルトランジスタのソース・ドレインの一方に接続され、前記複数のビット線の各々の近傍にまで連なる第１金属配線と
を具備し、
前記ＲＯＭセルトランジスタのソース・ドレインの他方は接地線に接続され、
前記接地線は隣接する前記多値ＲＯＭセルと共用され、
前記第１金属配線が前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていない
多値ＲＯＭセル。
【請求項４】
請求項１乃至３のいずれか一項に記載の多値ＲＯＭセルにおいて、
前記第１金属配線は、
前記第１金属配線が前記複数のビット線のうちのいずれかとしての設定ビット線に接続されているとき、前記第１金属配線と前記設定ビット線とを接続する第２金属配線を備える
多値ＲＯＭセル。
【請求項５】
請求項１乃至３のいずれか一項に記載の多値ＲＯＭセルにおいて、
前記第１金属配線は、前記複数のビット線ごとに設けられ、
前記複数のビット線ごとの前記第１金属配線は、
途中に設けられたアンチヒューズと、
前記複数のビット線のうちの対応する対応ビット線に接続する第２金属配線と
を備える
多値ＲＯＭセル。
【請求項６】
複数のビット線と、
ソース・ドレインの一方を接地線に接続されたＲＯＭセルトランジスタと
を具備し、
前記ＲＯＭセルトランジスタの前記ソース・ドレインの他方が、前記複数のビット線のうちのいずれかに接続されているか、又は、いずれにも接続されていないことに対応してデータを記録する
多値ＲＯＭセル。
【請求項７】
請求項６に記載の多値ＲＯＭセルにおいて、
前記ソース・ドレインの他方と前記複数のビット線の各々の間に設けられた複数のアンチヒューズを更に具備する
多値ＲＯＭセル。
【請求項８】
請求項１乃至７のいずれか一項に記載の前記多値ＲＯＭセルが複数設けられ、
前記複数の多値ＲＯＭセルが行列状に配置されている
半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【図１１】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【図１１】
【公開番号】特開２０１２−２３８６２６（Ｐ２０１２−２３８６２６Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０４７７５（Ｐ２０１１−１０４７７５）
【出願日】平成２３年５月９日（２０１１．５．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月９日（２０１１．５．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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