【課題】ゲート電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにするアンチヒューズをメモリ素子として有する半導体装置を提供する。
【解決手段】基板１０は第１導電型、例えばｐ型の半導体基板（例えばシリコン基板）である。アンチヒューズは、ゲート電極１２０及び第２導電型拡散層１３０を有している。第２導電型拡散層１３０は基板１０に形成されており、例えばｎ型である。第１コンタクト１２２はゲート電極１２０に接続している。第２コンタクト１４２は第１コンタクト１２２と同一層に形成されており、基板１０のうち第２導電型拡散層１３０が形成されていない領域に接続している。第２コンタクト１４２は第１コンタクト１２２に隣接している。 （もっと読む）

【課題】設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制するとともに、メモリセルのアクセス時間が長くなるのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線ＷＬと、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、複数のワード線ＷＬの各々に接続され、対応するワード線ＷＬが選択されることによりオン状態になる選択トランジスタ２と、選択トランジスタ２のソース／ドレイン領域の一方にカソードが接続されるダイオード３をそれぞれ含む複数のメモリセル４と、選択トランジスタ２のソース／ドレイン領域の他方側に接続されるソース線Ｓ０〜Ｓ３と、ソース線Ｓ０〜Ｓ３に接続され、選択されたメモリセル４から読み出されるデータを判別するためのデータ判別回路１１とを備え、ビット線ＢＬの駆動能力は、ビット線ＢＬが配置される位置によって異なるように構成されている。 （もっと読む）

【課題】従来のＯＴＰメモリセルは破壊耐圧が高く、周辺回路はＯＴＰメモリセルへの書き込み動作時の電圧に耐えられるように高耐圧素子を使用しなければならないため回路面積が増大する問題があった。
【解決手段】本発明にかかるＯＴＰメモリセルは、下部電極ＬＥが形成される下部電極形成領域と、ソースＳ及びドレインＤが形成される拡散層形成領域と、第１のトレンチ型絶縁領域ＳＴＩ１と、第２のトレンチ型絶縁領域ＳＴＩ２とを含む半導体基板と、第１のトレンチ型絶縁領域ＳＴＩ１に接し、下部電極ＬＥ上に第１の絶縁膜３１を介して形成される上部電極ＵＥと、第２のトレンチ型絶縁領域に接し、チャネル領域上に第２の絶縁膜３２を介して形成されるゲート電極Ｇとを有し、第１の絶縁膜３１に接する下部電極形成領域の端部の少なくとも一部の形状は、第２の絶縁膜３２に接するチャネル領域の端部の形状よりも尖っているものである。 （もっと読む）

【課題】１０〜２０ｍＡ程度の低電流でザップして形成した細いＡｌフィラメント線から成るツェナーザップ素子を用いても、信頼性的に長寿命で、長期間にわたって使用が可能なツェナーザップＰＲＯＭ回路を提供する。
【解決手段】通常動作モードに移る前のリードモード時にのみツェナーザップ素子１にリード電流を印加して各ビットのデータを読み、そのデータをラッチ回路６に出力する。通常の回路動作時では、ツェナーザップ素子１に電流を印加せずにリードモード時に読み込んだデータをラッチ回路６より出力する。 （もっと読む）

３次元メモリアレイを有する集積回路は、所与の数のメモリ面のための準備はあるが（図１５）、マスクを省略し、省略されるメモリ面に関連する処理ステップを省略することによって、他のメモリ面または装置の残りの部分のための他の製作マスクのいずれをも変えることなく、またアレイの読出しまたは読出し／書込みパスにルーチングまたは他の構成の変更を要することなく、より少ない数のメモリ面を含むように製作され得る。ある層選択回路を選択的にイネーブルするための制御回路は、実現されたメモリ層のそれぞれのアレイ線を、実現されるメモリ面の数にかかわらず、各それぞれのＩ／Ｏバス線に結合するよう構成可能であって、層選択回路はそのように適切に配置される。
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