【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路（７０１，７０２）と、前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路（１０１）とを有することを特徴とするヒューズ素子読み出し回路が提供される。 （もっと読む）

【課題】ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供する。
【解決手段】半導体記憶素子１００は、第１ヒューズ線１１１と、第１ヒューズ線１１１と並列接続された第２ヒューズ線１１２とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子１１０と、一端がワード線１３０に接続されており、ヒューズ素子１１０に電流を流すか否かを選択する選択素子１２０と、を備える。 （もっと読む）

【課題】光学的に書き込み状態が解析されることがなく、安価に実現することのできる、半導体記憶装置及びその動作方法を提供すること。
【解決手段】半導体記憶装置は、書込み処理が行われていない第１半導体記憶素子と、書込み処理が行われた第２半導体記憶素子とを具備する。前記第１半導体記憶素子及び前記第２半導体記憶素子は、それぞれ、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第１コンタクトと、前記抵抗部に接続される、第２コンタクトとを具備する。前記第１半導体記憶素子における前記半導体層の不純物の活性化率は、前記第２半導体記憶素子のそれとは異なっている。 （もっと読む）

【課題】集積度が高く、製造ばらつきの影響が小さく、製造歩留まりの高い多値ＲＯＭセルを提供する。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】入力部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを指示する複数パルスの書き込み信号を入力し、書き込み制御部１２は、入力された書き込み信号のパルス数が所定数に達するまで、電気ヒューズ素子２への書き込みを無効状態にすることで、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ３がオンすることが抑制される。 （もっと読む）

【課題】１つの実施形態は、例えば、不揮発性メモリデバイスの信頼性を改善できるメモリシステムを提供することを目的とする。
【解決手段】１つの実施形態によれば、不揮発性メモリデバイスとモニタ部と変更部とを有することを特徴とするメモリシステムが提供される。不揮発性メモリデバイスは、データを記憶する。モニタ部は、前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタする。変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における書き込み開始電圧の値と書き込み電圧の増加幅との少なくとも一方を変更する。 （もっと読む）

【課題】１つの実施形態は、例えば、出荷後においてメモリセルの動作特性を変更できる半導体記憶装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルアレイと記憶部と選択部と起動処理部と動作制御部とを有することを特徴とする半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。記憶部は、選択される候補となる複数の動作パラメータを予め記憶する。選択部は、ユーザからの変更指示に応じて、前記複数の動作パラメータのうち前記メモリセルを動作させるために使用すべき動作パラメータを選択する。起動処理部は、ユーザからの起動指示に応じて、電源を起動するとともに、前記選択部により選択された動作パラメータを前記記憶部から読み出して使用可能な状態に設定する。動作制御部は、前記起動処理部により使用可能な状態に設定された動作パラメータを使用して、前記メモリセルを動作させる。 （もっと読む）

【課題】ランダム・アクセス電気的プログラム可能なｅヒューズＲＯＭを提供する。
【解決手段】１回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）が、アグレッシブにスケール縮小された、シリサイド移動可能なｅヒューズの２次元配列において実施される。ワード・ライン選択は、Ｖ_ＤＤにおいて動作するデコード論理によって実施され、一方ビット・ライン・ドライブは、Ｖ_ＤＤとプログラミングのためのより高い電圧Ｖ_Ｐとの間でスイッチ切替えされる。ＯＴＰＲＯＭは、それゆえコストを加算することなしに他の技術と適合可能で、統合することができ、そして、ヒューズ・プログラミングの間、電圧降下を最小にする高電流経路の最適化をサポートする。プログラム可能参照を有する差動センス増幅器は、センス・マージンを改善するために使用され、個々のヒューズに設けられるセンス増幅器の代りに、ビット・ライン全体をサポートすることができる。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】書き込み制御部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを、書き込みを指示する書き込み信号に応じて制御し、電圧検出部１２は、電源電圧、または電気ヒューズ素子２へ供給される書き込み電圧の立ち上がり時に、一定期間、書き込み信号に係わらず電気ヒューズ素子２への書き込みを書き込み制御部１１に停止させる。 （もっと読む）

【課題】データの信頼性を維持しつつ、書き込み時間を短縮する。
【解決手段】制御回路６は、選択ワード線に書き込みパルス電圧を印加することにより選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、データ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。データ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が実行される。ビットスキャン回路は、ベリファイ読み出し動作のセンスアンプ回路に保持された読み出しデータに基づいて、同時に読み出された複数のメモリセルのうち、所定の閾値電圧に達したと判定されるメモリセルの数が所定数以上となったか否かを判定する。制御回路は、前記ビットスキャン回路の判定結果に基づいて、ステップアップ電圧の大きさを変化させる。 （もっと読む）

【課題】 リファレンスメモリセルの閾値電圧を設定するための試験時間を短縮する。
【解決手段】 記憶部は、リファレンスメモリセルのいずれかである選択リファレンスメモリセルを示す情報を記憶する。デコード部は、リアルメモリセルがアクセスされるときに、記憶部に記憶されている情報に応じて選択リファレンスメモリセルに対応する１つの選択信号を出力し、複数のリファレンスセルトランジスタの閾値電圧を設定するときに、複数のリファレンスメモリセルにそれぞれ対応する複数の選択信号を出力する。スイッチ回路は、選択信号をそれぞれ受けてオンし、リファレンスメモリセルのドレインをリファレンスグローバルビット線にそれぞれ接続する。制御部は、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する。 （もっと読む）

【課題】電源投入後システムリセットが完了する前にヒューズメモリやアンチヒューズメモリの様なリード動作によりストレスが生じる不揮発性メモリへの不必要なリードアクセスが連続することを防止する半導体装置を提供する。
【解決手段】ｎワード（ｎは２以上の整数）のデータを記憶し、チップイネーブル信号がアクティブなときにアクセスクロックに同期してアクセス可能な不揮発性メモリと、アクセスクロックを計数し、計数値がｎに達すると、不揮発性メモリに対するアクセスを禁止し、チップイネーブル信号が非アクティブになるとリセットされるカウンタ回路と、を備える。好ましくはさらに揮発性メモリを備え、システムリセットにより、不揮発性メモリのデータを揮発性メモリへ転送し、不揮発性メモリへのリードアクセスに代えて、揮発性メモリへアクセスする。 （もっと読む）

【課題】複数の不揮発性半導体メモリを有するメモリシステムで発生する消費電力のピークを低く抑えることができる。
【解決手段】チップ１は、コントローラ２０から第１制御信号を受け取ると、第１動作のうちの第１サブ動作を実行して、第１動作を中断する。コントローラ２０は第１動作が中断されると、第２制御信号をチップ２に送信する。第２制御信号を受け取ると、チップ２は第２動作のうちの第３サブ動作を実行して、第２動作を中断する。コントローラ２０は第２動作が中断されると、第３制御信号をチップ１に送信する。第３制御信号を受け取ると、チップ１は第１動作を再開し、第２サブ動作を実行する。コントローラ２０は第２サブ動作が終了すると、第４制御信号をチップ２に送信する。第４制御信号を受け取ると、チップ２は第２動作を再開し、第４サブ動作を実行する。 （もっと読む）

【課題】電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない半導体装置を提供する。
【解決手段】第１半導体素子１００は基板上に形成されており、第１絶縁膜、第１電極、及び第１拡散層を備えている。第２半導体素子２００は基板に形成されており、第２絶縁膜、第２電極、及び第２拡散層を備えている。第２電極は第１電極に接続している。制御トランジスタ３００は、ソース及びドレインの一方が第１電極及び第２電極に接続しており、ソース及びドレインの他方がビットラインＢＬ１に接続しており、ゲート電極がワードラインＷＬ１に接続している。第１電位制御ラインＳＬ１−１は第１拡散層に接続しており、第１拡散層の電位を制御する。第２電位制御ラインＳＬ１−２は第２拡散層に接続しており、第２拡散層の電位を制御する。 （もっと読む）

【課題】現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズを有する半導体装置を提供する。
【解決手段】第１フィラメントＦＳ１と、第１フィラメントＦＳ１に接続された第２フィラメントＦＳ２とを有する電気ヒューズ素子を有し、第１フィラメントＦＳ１の第２フィラメントＦＳ２との接続端と反対の端部に接続された第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出す直列読み出し部ＲＤＳとを有する構成とする。 （もっと読む）

【課題】消費電流のピーク値を低減する。
【解決手段】複数のメモリチップと、クロック発生回路と、クロック配線とを備える。複数のメモリチップは、夫々、メモリセルアレイと、メモリセルアレイに印加する電位を生成する電位発生回路と、メモリセルアレイに電位発生回路が生成した電位を印加してメモリセルアレイに対するアクセスを行う周辺回路とを備えている。クロック発生回路は、クロック信号を生成する。クロック配線は、クロック発生回路が生成したクロック信号を複数のメモリチップの夫々に共通入力する。ここで、複数のメモリチップは、夫々、クロック配線から入力されるクロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック遅延回路をさらに備え、周辺回路は、電位発生回路が生成した電位をクロック遅延回路が遅延させたクロック信号に基づくタイミングでメモリセルアレイに印加する。 （もっと読む）

【課題】インターコネクト及びコンタクト用の実装面積が小さい３次元集積回路メモリ用の構造を低製造コストで提供する。
【解決手段】３次元メモリデバイスは、絶縁材料２１，２２，２３，２４で分離され、復号化回路を介してセンスアンプに結合可能なビット線ＢＬ_ｎとして導電材料の複数の帯片の形状をしている。導電材料帯片１１，１２，１３，１４は、スタック横面に側面を有する。ワード線ＷＬ_ｎ，ＷＬ_ｎ＋１の複数の導電線１６，１７は行デコーダに結合でき、複数のスタック上で直交して延びる。導電線は、スタックの表面に共形である。記憶素子は、スタック上の半導体材料帯片の側面と導電線の間の交点の界面領域の多層アレイに設けられる。３次元メモリは、複数層に対する２つの最小線幅のマスクで作られる。半導体材料帯片の端部に階段構造が含まれる。半導体材料帯片に平行な金属層上と、ワード線に平行な上部金属層上にＳＳＬインターコネクトを含む。 （もっと読む）

【課題】メモリセルの閾値電圧分布を狭くした不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】不揮発性半導体記憶装置のデータ書き込み部は、書き込みループとして、プログラム動作、及び第１のベリファイ動作を順次実行する第１の動作モードと、プログラム動作、第１及び第２のベリファイ動作を順次実行する第２の動作モードとを有し、第１のベリファイ動作では、第１のメモリセルに接続されたビット線及び第１のメモリセルに隣接する第２のメモリセルに接続されたビット線をプリチャージした上で、第１のメモリセルのデータを検証し、引き続き、第２のベリファイ動作において、第２のメモリセルの書き込みが完了している場合に、第２のメモリセルに接続されたビット線をプリチャージすることなく、第１のメモリセルに接続されたビット線をプリチャージした上で、第１のメモリセルのデータを検証する。 （もっと読む）

【課題】適切なステップ幅のプログラム電圧を用いてデータを書き込む不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、選択ワード線にプログラムに必要なプログラム電圧を印加するプログラム動作及び選択ワード線にベリファイに必要なベリファイ電圧を印加するベリファイ動作からなる書き込みループを、選択ワード線で選択される複数のメモリセルからなるページ単位で、データが書き込まれるまでプログラム電圧を所定のステップ幅で変化させながら繰り返し実行するデータ書き込み部と、ページに属するメモリセルのエンデュランスを判定するエンデュランス判定部とを備え、データ書き込み部は、エンデュランスに応じたステップ幅のプログラム電圧を選択ワード線に供給することを特徴とする。 （もっと読む）

【課題】追加のマスクや追加のプロセスを必要とせず、トランジスタを含む半導体装置に搭載することが可能なメモリ素子を実現する。
【解決手段】半導体装置を、絶縁膜１７と金属膜又は金属化合物膜１９とを積層した構造を有するメモリ素子１６と、メモリ素子１６と同一の積層構造を有するゲート構造を持つトランジスタとを備えるものとする。 （もっと読む）