半導体記憶素子及び半導体記憶装置
【課題】ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供する。
【解決手段】半導体記憶素子１００は、第１ヒューズ線１１１と、第１ヒューズ線１１１と並列接続された第２ヒューズ線１１２とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子１１０と、一端がワード線１３０に接続されており、ヒューズ素子１１０に電流を流すか否かを選択する選択素子１２０と、を備える。
【解決手段】半導体記憶素子１００は、第１ヒューズ線１１１と、第１ヒューズ線１１１と並列接続された第２ヒューズ線１１２とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子１１０と、一端がワード線１３０に接続されており、ヒューズ素子１１０に電流を流すか否かを選択する選択素子１２０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶素子及び半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶素子は、半導体素子で構成されたメモリであり、多くの電子機器に搭載されている。半導体記憶素子には、電源を切ると半導体記憶素子に記憶された情報が失われる揮発性メモリと、電源を切っても半導体記憶素子に記憶された情報が失われない不揮発性メモリとがある。
【０００３】
不揮発性メモリの一種としてヒューズ型メモリが知られている。ヒューズ型メモリは、データを記憶する記憶部がヒューズ素子で構成されている。ヒューズ素子は、大きな電流が流れると切断されるという特徴を有している。ヒューズ素子が切断されている場合、ヒューズ素子は非導通状態となる。ヒューズ素子が非導通状態の場合、例えばヒューズ型メモリは「１」という情報を記憶している。ヒューズ素子が切断されていない場合、ヒューズ素子は導通状態となる。ヒューズ素子が導通状態の場合、例えばヒューズ型メモリは「０」という状態を記憶している。このようにヒューズ型メモリは、ヒューズ素子を切断することで導通／非道通状態を切り替えて「０，１」の２値の情報を記憶する。
【０００４】
ヒューズ型メモリが有するヒューズ素子は初期状態では導通状態となっている。ヒューズ型メモリに「１」という情報を記憶させる場合、ヒューズ型メモリは、必要なヒューズ素子に大きな電流を流してヒューズ素子を切断する。ヒューズ型メモリに記憶された情報を読み出す場合、ヒューズ型メモリは、ヒューズ素子が切断されない程度の電流をヒューズ素子に流す。ヒューズ素子に電流が流れる場合は、ヒューズ素子が導通状態であり、「０」という情報を読み出す。一方、ヒューズ素子に電流が流れない場合は、ヒューズ素子が非導通状態であり、「１」という情報を読み出す。
【０００５】
ヒューズ型メモリは、一度情報を書き込むと再度情報を上書きできない。ヒューズ型メモリは、一般的に書き換えをしないＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍｉｎｇ）メモリやＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として使用される。
【０００６】
ヒューズ素子は、例えばポリシリコンや、ポリシリコンとシリサイドの積層構造で形成される。ヒューズ素子の形成には、ポリシリコン上の自己整合シリサイドを用いた技術が知られている（例えば特許文献１参照）。
【０００７】
ヒューズ型メモリは、一般的に、ヒューズ素子とトランジスタ等のＬＳＩ素子とで構成される。ヒューズ素子をポリシリコンとシリサイドの積層構造とする場合、ＬＳＩ素子の製造プロセスの観点から自己整合シリサイドを用いてヒューズ素子を形成することが多い。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００４−５１５０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ヒューズ型メモリのヒューズ素子をポリシリコン上の自己整合シリサイドによって形成する場合、シリサイド膜厚やシリサイド形成温度がシリサイド形成プロセスの重要な要素となる。同様に、これらのプロセス条件は、ヒューズ素子以外のＬＳＩ素子の性能にも大きな影響を与える。例えばトランジスタの場合、シリサイド膜厚やシリサイド形成時の熱処理温度の影響によってトランジスタの性能が左右される。
【００１０】
ヒューズ素子の形成プロセスの最適条件と、ＬＳＩ素子の形成プロセスの最適条件とが一致する場合は問題ないが、一致しない場合もあり得る。近年トランジスタの微細化に伴って、トランジスタの熱処理温度は低温化し、シリサイド膜厚は薄膜化する傾向にある。熱処理温度の低温下及びシリサイド膜厚の薄膜化は、シリサイド形成時にはシリサイド未形成を増加させる要因となる。なぜなら、シリサイドは、金属とポリシリコンとの熱反応によって合金形成されるからである。
【００１１】
このように、ヒューズ型メモリの形成プロセス条件をＬＳＩ素子の最適条件に合わせると、シリサイド未形成によるヒューズ素子の欠陥が増加してしまうという問題がある。一方、ヒューズ型メモリの形成プロセス条件をヒューズ素子の最適条件に合わせるとトランジスタ等のＬＳＩ素子の性能が劣化してしまう可能性がある。
【００１２】
本開示は、上述の点を鑑みてなされたものであり、ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１３】
本開示に係る半導体記憶素子は、第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、を備える。
【００１４】
本開示に係る半導体記憶装置は、第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、一部が切断されているか否かによって２値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択部と、を備える半導体記憶素子を複数備える。
【発明の効果】
【００１５】
本開示によれば、ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る半導体記憶装置を示す図。
【図２】第１実施形態に係るメモリ部を示す図。
【図３】第１実施形態に係る半導体記憶素子の一例を示す図。
【図４】第１実施形態に係る半導体記憶素子の配線図。
【図５】第１実施形態に係る半導体記憶素子を示す図。
【図６】第１実施形態に係る半導体記憶素子の配線図。
【図７】第２実施形態に係る半導体記憶素子を示す図。
【図８】第２実施形態に係る半導体記憶素子の配線図。
【図９】第２実施形態に係る半導体記憶素子の配線図。
【図１０】第３実施形態に係る半導体記憶素子を示す図。
【図１１】第３実施形態に係る半導体記憶素子の配線図。
【発明を実施するための形態】
【００１７】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を示す図である。半導体記憶装置１は、ヒューズ型メモリである。図１に示す通り、半導体記憶装置１は、メモリ部１０と書き込み部１１と読み出し部１２を有する。
【００１８】
書き込み部１１は、図示しない外部装置からの指示に従いメモリ部１０にヒューズ素子が切断される程度に高い電流を流し、２値の情報をメモリ部１０に書き込む。読み出し部１２は、書き込み時より小さい電流を流し、２値の情報をメモリ部１０から読み出す。
【００１９】
図２に、メモリ部１０の詳細を示す。図２に示すようにメモリ部１０は、複数の半導体記憶素子１００、複数のワード線１３０、及び複数のデータ線１４０を備える。
【００２０】
複数の半導体記憶素子１００は、マトリクス状に配置されている。複数の半導体記憶素子１００は、行毎に各ワード線１３０に接続されている。複数の半導体記憶素子１００は列ごとに各データ線１４０に接続されている。すなわち、半導体記憶素子１００は、１つのワード線１３０及びデータ線１４０に接続されている。
【００２１】
図１の書き込み部１１及び読み出し部１２は、ワード線１３０及びデータ線１４０に電圧を加えることで、任意の半導体記憶素子１００にデータの書き込み又は読み出しを行う。
【００２２】
ここで、図３及び図４を用いて一般的な半導体記憶素子９００の一例を説明する。図３の半導体記憶素子９００は、ヒューズ素子９１０及び選択素子９２０を有する。
選択素子９２０は、例えばトランジスタで構成される。選択素子９２０を構成するトランジスタは、ゲート端子がワード線１３０に接続され、ドレイン端子がヒューズ素子９１０に接続され、ソース端子が接地されている。
ヒューズ素子９１０は、例えば信号線のような抵抗素子で構成される。ヒューズ素子９１０の一端はデータ線１４０に接続され、他端が選択素子９２０に接続されている。
【００２３】
図４は、半導体記憶素子９００の配線図を示す図である。図４の例では、ヒューズ素子９１０及び選択素子９２０を構成するトランジスタのゲート端子が同一配線層に形成される。
ヒューズ素子９１０は、データ線１４０とコンタクト１５０を介して接続する第１接続部９１２を有する。ヒューズ素子９１０は、接続線１６０とコンタクトを介して接続する第２接続部９１３を備えている。ヒューズ素子９１０は、接続線１６０を介して選択素子９２０と接続する。ヒューズ素子９１０は、一端が第１接続部９１２に接続され、他端が第２接続部９１３に接続されたヒューズ線９１１を有する。ヒューズ線９１１は、第１、第２接続部９１２，９１３より線幅が狭く、大電流が流れると一部が切断される。
【００２４】
選択素子９２０は、ドレイン端子、ソース端子及びゲート端子で構成されるトランジスタである。ドレイン端子は接続線１６０を介してヒューズ素子９１０の第２接続部９１３に接続される。ゲート端子は一端がコンタクトを介してワード線１３０に接続される。ソース端子は、接続線１７０を介して図示しないグランド端子に接地される。
【００２５】
図４の半導体記憶素子９００の例では、ワード線１３０、データ線１４０、接続線１６０、及び接続線１７０は、ヒューズ素子９１０及び選択素子９２０とは異なる配線層に形成される。ワード線１３０、データ線１４０、接続線１６０、及び接続線１７０と、ヒューズ素子９１０及び選択素子９２０とは、複数のコンタクト１５０によって互いに接続される。なお、ここでは、ワード線１３０及びデータ線１４０が同一配線層に形成される例を示しているが、例えば図２に示すように複数の半導体記憶素子９００がアレイ状に配置されている場合など、ワード線１３０とデータ線１４０とが異なる配線層に形成される場合もある。
【００２６】
書き込み部１１は、半導体記憶素子９００に「１」という情報を書き込む場合、ワード線１３０に電圧を印加し、選択素子９２０を導通状態とする。即ち、書き込み部１１は、ワード線１３０に電圧を印加することで複数の半導体記憶素子９００の中から任意の行の半導体記憶素子９００を選択する。選択素子９２０はトランジスタで構成されており、このトランジスタのゲート端子にワード線１３０を介して電圧が印加される。これにより、トランジスタのドレイン端子とソース端子との間が導通し、ヒューズ素子９１０の他端が選択素子９２０を介して接地された状態となる。
【００２７】
書き込み部１１は、ワード線１３０に電圧を印加するとともに、データ線１４０に大きな電流を流す。選択素子９２０のゲート端子に電圧が印加されていない場合、選択素子９２０のドレイン端子とソース端子との間に電流が流れないため、ヒューズ素子９１０にもデータ線１４０からの大きな電流は流れない。一方、選択素子９２０のゲート端子に電圧が印加されている場合、ヒューズ素子９１０の他端が接地された状態となっているため、ヒューズ素子９１０に大きな電流が流れ、ヒューズ素子９１０のヒューズ線９１１が切断される。このように、書き込み部１１は、「１」という情報を書き込みたい半導体記憶素子９００のワード線１３０及びデータ線１４０に電圧及び電流を加えることで、半導体記憶素子９００のヒューズ線９１１を切断し、情報を書き込む。
【００２８】
読み出し部１２は、半導体記憶素子９００に記憶された情報を読み出す場合、ワード線１３０に電圧を印加し、選択素子９２０を導通状態とする。即ち、読み出し部１２は、ワード線１３０に電圧を印加することで複数の半導体記憶素子９００の中から任意の行の半導体記憶素子９００を選択する。これにより、ヒューズ素子９１０の他端が選択素子９２０を介して接地された状態となる。
【００２９】
読み出し部１２は、ワード線１３０に電圧を印加するとともに、データ線１４０に電圧を印加する。ヒューズ線９１１が切断されている場合、ヒューズ素子９１０に電流が流れないため、データ線１４０にも電流が流れない。読み出し部１２は、ワード線１３０に電圧を印加してもヒューズ素子９１０及びデータ線１４０に電流が流れない場合、半導体記憶素子９００に「１」という情報が記憶されていると判断する。一方、ヒューズ線９１１が切断されていない場合、ヒューズ素子９１０に電流が流れ、データ線１４０にも電流が流れる。読み出し部１２は、ワード線１３０に電圧を印加するとヒューズ素子９１０及びデータ線１４０に電流が流れる場合、半導体記憶素子９００に「０」という情報が記憶されていると判断する。このように、読み出し部１２は、ワード線１３０及びデータ線１４０に電圧を加えることで、半導体記憶素子９００に記憶されている情報を読み出す。
【００３０】
半導体記憶素子９００は、ヒューズ線９１１が切断されているか否かによって「０，１」の情報を記憶している。ヒューズ素子９１０及び選択素子９２０を、トランジスタである選択素子９２０の性能が劣化しにくい製造プロセスで形成すると、ヒューズ素子９１０にシリサイド未成形部分が発生する可能性がある。ヒューズ素子９１０にシリサイド未成形部分が発生すると、ヒューズ素子９１０が初期状態で高抵抗になってしまう場合がある。
【００３１】
ヒューズ素子９１０は、初期状態では低抵抗であり導通状態となっている。つまりヒューズ素子９１０は、初期状態では「０」という情報を記憶しており、書き込み部１１によって、非導通状態（高抵抗状態）となることで「１」という情報を記憶する。上述したように、ヒューズ素子９１０にシリサイド未成形部分が発生し、初期状態で非導通状態（高抵抗状態）となってしまうと、書き込み部１１が「１」という情報を書き込むか否かにかかわらず、半導体記憶素子９００が「１」という情報を記憶している状態となってしまう。このように、ヒューズ素子９１０にシリサイド未成形部分が存在すると、「０」という情報を記憶してほしいにもかかわらず「１」という情報を記憶してしまい、半導体記憶素子９００の不良の原因となってしまう。
【００３２】
ヒューズ素子９１０のシリサイド未成形部分を減らす方法としては、ヒューズ線９１１の長さを短くする方法が考えられる。シリサイド未成形部分は複数の半導体記憶素子９００のヒューズ線９１１にランダムに発生する。従って、ヒューズ線９１１を短くすることで、シリサイド未成形部分の発生確率を小さくできる。
【００３３】
しかしながら、ヒューズ線９１１の長さを短くすると、ヒューズ素子９１０に大電流を流した場合にヒューズ線９１１の温度が十分に上昇しにくくなり、ヒューズ線９１１を切断しにくくなるという問題が発生する。従って、ヒューズ線９１１の長さを単純に短くすることは難しく、一定の長さ、例えば０．６ｕｍ以上にする必要がある。
【００３４】
図５及び図６を用いて本実施形態に係る半導体記憶素子１００を説明する。本実施形態に係る半導体記憶素子１００は、２本のヒューズ線１１１，１１２を有している点で図３及び図４に示す半導体記憶素子９００と異なる。
【００３５】
図５は、半導体記憶素子１００の等価回路を示す図である。図５の半導体記憶素子１００は、ヒューズ素子１１０及び選択素子１２０を有する。
選択素子１２０は、例えばトランジスタで構成される。選択素子１２０を構成するトランジスタは、ゲート端子がワード線１３０に接続され、ドレイン端子がヒューズ素子１１０に接続され、ソース端子が接地されている。
ヒューズ素子１１０は、並列に接続された第１ヒューズ線１１１及び第２ヒューズ線１１２で構成される。第１，第２ヒューズ線１１１，１１２は例えば信号線のような抵抗素子で構成される。ヒューズ素子１１０の一端はデータ線１４０に接続され、他端が選択素子１２０に接続される。
【００３６】
図６は、半導体記憶素子１００の配線図を示す図である。図６の例では、ヒューズ素子１１０及び選択素子１２０を構成するトランジスタのゲート端子は同一配線層に形成される。
ヒューズ素子１１０は、データ線１４０とコンタクト１５０を介して接続する第１接続部１１３を有する。ヒューズ素子１１０は、接続線１６０とコンタクトを介して接続する第２接続部１１４を備える。ヒューズ素子１１０は、接続線１６０を介して選択素子１２０と接続する。
ヒューズ素子１１０は、一端が第１接続部１１３に接続され、他端が第２接続部１１４に接続された第１，第２ヒューズ線１１１，１１２を有する。図６に示す例では、第１，第２ヒューズ線１１１，１１２は略平行に形成される。第１，第２ヒューズ線１１１は、第１，第２接続部１１３，１１４より線幅が狭く、大電流が流れると一部が切断される。
【００３７】
選択素子１２０は、ドレイン端子Ｄ、ソース端子Ｓ、及びゲート端子Ｇで構成されるトランジスタである。ドレイン端子Ｄは接続線１６０を介してヒューズ素子１１０の第２接続部１１４に接続される。ゲート端子Ｇは一端がコンタクトを介してワード線１３０に接続される。ソース端子Ｓは、接続線１７０を介して図示しないグランド端子に接地される。
【００３８】
図６の半導体記憶素子１００のワード線１３０、データ線１４０、及び接続線１６０，１７０は、ヒューズ素子１１０及び選択素子１２０とは異なる配線層に形成される。ワード線１３０、データ線１４０、及び接続線１６０，１７０と、ヒューズ素子１１０及び選択素子１２０とは、複数のコンタクト１５０によって互いに接続される。
【００３９】
半導体記憶素子１００のヒューズ素子１１０は、初期状態では導通状態（低抵抗状態）となっており、「０」を示す状態を保持している。書き込み部１１は、半導体記憶素子１００に「１」を示す情報を書き込む場合、ワード線１３０に電圧を印加し、複数の半導体記憶素子１００の中から任意の行の半導体記憶素子１００を選択する。選択素子１２０は、トランジスタで構成されており、書き込み部１１によってトランジスタのゲート端子Ｇにワード線１３０を介して電圧が印加される。これにより、トランジスタのドレイン端子Ｄとソース端子Ｓとの間が導通し、ヒューズ素子１１０の他端が選択素子１２０を介して接地された状態となる。
【００４０】
書き込み部１１は、ワード線１３０に電圧を印加するとともに、データ線１４０に大きな電流を流す。選択素子１２０のゲート端子Ｇに電圧が印加されていない場合、選択素子１２０のドレイン端子Ｄとソース端子Ｓとの間に電流が流れないため、ヒューズ素子１１０にも大きな電流は流れない。一方、選択素子１２０のゲート端子Ｇに電圧が印加されている場合、ヒューズ素子１１０の他端が接地状態となっているため、ヒューズ素子１１０に大きな電流が流れ、第１，第２ヒューズ線１１１，１１２が切断される。このように、書き込み部１１は、「１」という情報を書き込みたい半導体記憶素子１００のワード線１３０及びデータ線１４０に電圧及び電流を加えることで、半導体記憶素子１００の第１，第２ヒューズ線１１１，１１２を切断し、情報を書き込む。
【００４１】
読み出し部１２は、半導体記憶素子１００から情報を読み出す場合、ワード線１３０に電圧を印加し、複数の半導体記憶素子１００の中から任意の行の半導体記憶素子１００を選択する。選択素子１２０は、トランジスタで構成されており、読み出し部１２によってトランジスタのゲート端子Ｇにワード線１３０を介して電圧が印加される。これにより、トランジスタのドレイン端子Ｄとソース端子Ｓとの間が導通し、ヒューズ素子１１０の他端が選択素子１２０を介して接地された状態となる。
【００４２】
読み出し部１２は、ワード線１３０に電圧を印加するとともに、データ線１４０に電圧を印加する。第１，第２ヒューズ線１１１，１１２が切断されている場合、ヒューズ素子１１０に電流が流れないため、データ線１４０にも電流が流れない。読み出し部１２は、ワード線１３０に電流を流してもヒューズ素子１１０及びデータ線１４０に電流が流れない場合、半導体記憶素子１００に「１」という情報が記憶されていると判断する。一方、第１，第２ヒューズ線１１１，１１２の少なくとも一方が切断されていない場合、ヒューズ素子１１０及びデータ線１４０に電流が流れる。読み出し部１２は、ヒューズ素子１１０及びデータ線１４０に電流が流れる場合、半導体記憶素子１００に「０」という情報が記憶されていると判断する。このように、読み出し部１２は、ワード線１３０及びデータ線１４０に電圧を加えることで、半導体記憶素子１００に記憶されている情報を読み出す。
【００４３】
次に、ヒューズ線を複数にした場合の効果について説明する。
ここでは、１本のヒューズ線の抵抗値が約９０Ωであるとする。また、ヒューズ線にシリサイド未成形部分が発生した場合、ヒューズ線の抵抗値は約９００Ω程度の高抵抗値となるものとする。
【００４４】
図３に示すようにヒューズ素子９１０が１本のヒューズ線９１１しか有していない場合、ヒューズ線９１１にシリサイド未成形部分が発生すると、ヒューズ素子９１０の抵抗値は約９００Ωと高抵抗となる。この場合、半導体記憶素子９００が「１」を示す情報を記憶していないにもかかわらず、読み出し部１２は、半導体記憶素子９００に「１」という情報が記憶されているという誤判定をしてしまう可能性がある。このように、ヒューズ線９１１が１本の場合、シリサイド未成形により半導体記憶素子９００に欠陥が生じる可能性がある。
【００４５】
図５に示すように、本実施形態に係るヒューズ素子１１０は、第１，第２ヒューズ線１１１，１１２が並列に接続された構成となっている。従って、シリサイド未成形部分が発生していない状態のヒューズ素子１１０の抵抗値は、第１，第２ヒューズ線１１１，１１２の合成抵抗の値と等しく約４５Ωである。
【００４６】
ここで、第１ヒューズ線１１１にシリサイド未形成部分が発生した場合を考える。第１ヒューズ線１１１にシリサイド未形成部分が発生すると、第１ヒューズ線１１１の抵抗値は約９００Ωとなる。この場合、ヒューズ素子１１０の抵抗値は、第１，第２ヒューズ線１１１，１１２の合成抵抗の値となり、約８２Ω程度となる。
【００４７】
このように、ヒューズ素子１１０が複数のヒューズ線を有している場合、複数のヒューズ線１１１，１１２全てにシリサイド未形成部分が発生しない限り、ヒューズ素子１１０の抵抗値はシリサイド未成形部分が発生したヒューズ素子１１１の抵抗値に比べ非常に小さい値（約８２Ω＜＜約９００Ω）となる。半導体記憶素子１００にシリサイド未形成部分が発生しても、ヒューズ素子１１０に欠陥が生じる可能性を抑制することができる。
【００４８】
なお、本実施形態では、ヒューズ素子１１０が有するヒューズ線の本数を２本として説明したが、２本以上としてもよい。例えばヒューズ素子１１０を、４本のヒューズ線を並列に接続した構成としてもよい。この場合、２本以上のヒューズ線にシリサイド未形成部分が発生しても、ヒューズ素子１１０の抵抗値を低くすることができ、ヒューズ素子１１０の欠陥が生じる可能性をより低減することができる。
【００４９】
以上のように、本実施形態に係る半導体記憶素子１００は、ヒューズ素子１１０を複数のヒューズ線を並列に接続した構成とすることで、選択素子１２０であるトランジスタの性能が劣化しない条件でヒューズ素子１１０を形成したとしてもヒューズ素子１１０の欠陥の増加を抑制することができる。従って、本実施形態に係る半導体記憶装置１は、選択素子１２０を含めたＬＳＩ素子の性能劣化及びヒューズ素子１１０の欠陥の増加を抑制することができる。
【００５０】
（第２実施形態）
図７乃至図９を用いて第２実施形態に係る半導体記憶装置２を説明する。本実施形態に係る半導体記憶装置２は、ヒューズ素子２１０のヒューズ線が分岐している点で第１実施形態の半導体記憶装置１と異なる。それ以外の構成要素には同一符号を付し、説明を省略する。
【００５１】
図７及び図８を用いて本実施形態に係る半導体記憶装置２の半導体記憶素子２００を説明する。本実施形態に係る半導体記憶素子２００は、ヒューズ線が１点で２本に分岐した構成を有する。
【００５２】
図７は、半導体記憶素子２００の等価回路を示す図である。図７の半導体記憶素子２００は、ヒューズ素子２１０及び選択素子１２０を有する。
ヒューズ素子２１０は、第１ヒューズ線２１１、第１ヒューズ線２１１と並列に接続された第２ヒューズ線２１２、及び第１，第２ヒューズ線２１１，２１２に直列に接続された第３ヒューズ線２１３を有している。ヒューズ素子２１０の一端はデータ線１４０に接続され、他端が選択素子１２０に接続される。
【００５３】
図８は、ヒューズ素子２１０の配線図である。それ以外の半導体記憶素子２００の構成要素は、図６と同じであるため図示を省略する。
ヒューズ素子２１０は、図示しないデータ線１４０とコンタクト１５０を介して接続する第１接続部２１４を有する。ヒューズ素子２１０は、図示しない接続線１６０とコンタクトを介して接続する第２接続部２１５を有する。ヒューズ素子２１０は、接続線１６０を介して選択素子１２０と接続する。
【００５４】
ヒューズ素子２１０は、一端が第３ヒューズ線２１３に接続され、他端が第２接続部２１５に接続された第１，第２ヒューズ線２１１，２１２を有する。ヒューズ素子２１０は、一端が第１接続部２１４に接続され、他端が第１，第２ヒューズ線２１１，２１２の他端に接続された第３ヒューズ線２１３を有する。図８に示す例では、第１〜第３ヒューズ線２１１〜２１３は、互いに略平行に形成される。第１〜第３ヒューズ線２１１〜２１３は、第１，第２接続部２１４，２１５より線幅が狭い。図８に示す例では、第１ヒューズ線２１１の長さｄ１と第２ヒューズ線２１２の長さｄ２はほぼ等しく（ｄ１≒ｄ２）、第３ヒューズ線２１３の長さは、第１，２ヒューズ線２１１，２１２の長さｄ１，ｄ２より短い（ｄ３＜ｄ１＝ｄ２）。
【００５５】
半導体記憶素子２１０に「１，０」の情報を書き込む、又は読み出す動作は、第１実施形態と同じであるため、説明を省略する。
【００５６】
次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２が第３ヒューズ線２１３の長さｄ３の２倍（２×ｄ３＝ｄ１＝ｄ２）であるとする。第１，第２ヒューズ線２１１，２１２の抵抗値を約６０Ω，第３ヒューズ線２１３の抵抗値を約３０Ωとする。
【００５７】
半導体記憶素子２００の初期状態において、ヒューズ素子２１０にシリサイド未形成部分が発生していない場合、第１〜第３ヒューズ線２１１〜２１３の合成抵抗値、すなわちヒューズ素子２１０の抵抗値は、約６０Ωとなる。ここで、第１ヒューズ線２１１にシリサイド未形成部分が発生した場合を考える。第１ヒューズ線２１１にシリサイド未形成部分が発生したため、第１ヒューズ線２１１の抵抗値が約９００Ωになったとする。この場合、第１〜第３ヒューズ線２１１〜２１３の合成抵抗値、すなわちヒューズ素子２１０の抵抗値は、約８６Ωとなる。シリサイド未成形部分の発生の有無にかかわらず、ヒューズ素子２１０は、初期状態において低抵抗である。
【００５８】
また、シリサイド未形成部分は、ヒューズ線の長さが短いほど発生確率が低くなる。本実施形態では、第３ヒューズ線２１３の長さｄ３を第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２より短くしている。これにより、第１，第２ヒューズ線２１１，２１２に比べ第３ヒューズ線２１３はシリサイド未成形部分の発生確率が低くなり、高抵抗になりにくくなる。本実施形態に係るヒューズ素子２１０の構成によれば、第１，第２ヒューズ線２１１，２１２のいずれか一方にシリサイド未形成部分が発生し高抵抗となっても、ヒューズ素子２１０の抵抗値を低くすることができる。このように、本実施形態に係るヒューズ素子２１０は、トランジスタで構成される選択素子１２０等のＬＳＩ素子の性能が劣化しない条件で形成されることで、シリサイド未形成部分が発生しても、ヒューズ素子２１０の抵抗値が高くなりにくくし、半導体記憶素子２００に欠陥が生じる可能性を低くすることができる。
【００５９】
さらに本実施形態に係る半導体記憶素子２００は書き込み時間を第１実施形態に示す半導体記憶素子１００より短くすることができるという効果も奏する。以下、書き込み時間が短縮できる効果について説明する。
【００６０】
第１実施形態に示すヒューズ素子１１０は、ヒューズ線を２本有しているため、各ヒューズ線を切断する時間が必要となる。一方、本実施形態に係るヒューズ素子２１０は、ヒューズ線が分岐した構造となっているため、第３ヒューズ線２１３が切断されるとヒューズ素子２１０が切断される構成となっている。従って、本実施形態に係るヒューズ素子２１０は、複数のヒューズ線を切断する必要がなく、第３ヒューズ線２１３が切断されればよく、ヒューズ線を切断する時間が短くて済む。
【００６１】
また、第３ヒューズ線２１３には、第１ヒューズ線２１１及び第２ヒューズ線２１２に流れる電流の両方が流れる。ヒューズ素子１１０と同じ大きさの電流をヒューズ素子２１０に流しても、第３ヒューズ線２１３に流れる電流は、第１，第２ヒューズ線１１１，１１２の倍の大きさになる。従って、第３ヒューズ線２１３でのエレクトロマイグレーションと発熱が大きくなり、第３ヒューズ線２１３が切断されやすくなる。これにより、ヒューズ素子２１０の書き込み時間を短くすることができる。
【００６２】
なお、図８では、第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２がほぼ等しい場合について示したが、第３ヒューズ線２１３が第１，第２ヒューズ線２１１，２１２より短ければよく、第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２が等しくなくても良い。例えば、図９に示すように、第１，第３ヒューズ線２１１ａ，２１３ａを同一直線上に形成し、第１，第３ヒューズ線２１１ａ，２１３ａを形成する直線部分から第２ヒューズ線２１２ａが分岐するような構成としてもよい。
【００６３】
また、ヒューズ素子２１０の並列接続されているヒューズ線の本数を第１，第２ヒューズ線２１１，２１２の２本としたが、２本以上設けても良い。また、第１〜第３ヒューズ線２１１〜２１３は互いに並行に形成されていなくともよい。このように、第２実施形態に係るヒューズ素子２１０は、分岐点（図８では、第１，第２ヒューズ線１１１，１１２と第３ヒューズ線２１３の接続点）を１つ有しており、第３ヒューズ線２１３が第１，第２ヒューズ線２１１，２１２より短ければよく、ヒューズ線の本数及び形状は図８、図９の例に限定されない。
【００６４】
本実施形態では、第３ヒューズ線２１３の一端が第１接続部２１４に接続される場合について説明したが、第３ヒューズ線２１３の一端が第２接続部２１５に接続されるようにしてもよい。この場合、第１，第２ヒューズ線１１１，１１２の他端が第１接続部２１４に接続される。
【００６５】
以上のように、本実施形態に係る半導体記憶素子２００は、ヒューズ素子２１０を複数のヒューズ線を接続した構成とすることで、選択素子１２０であるトランジスタの性能が劣化しない条件でヒューズ素子２１０を形成したとしてもヒューズ素子２１０の欠陥の増加を抑制することができる。また、ヒューズ線の長さを短くすることができるため、ヒューズ素子に発生するシリサイド未形成部分を低減することができる。これにより、本実施形態に係る半導体記憶装置２は、選択素子１２０を含めたＬＳＩ素子の性能劣化及びヒューズ素子２１０の欠陥の増加を抑制することができる。
さらに本実施形態に係る半導体記憶装置２は、分岐部を設けることで、半導体記憶素子２００への書き込み時間を短縮することができる。
【００６６】
（第３実施形態）
図１０及び図１１を用いて第３実施形態に係る半導体記憶装置３を説明する。本実施形態に係る半導体記憶装置３は、ヒューズ素子３１０のヒューズ線が２つの分岐部で分岐している点で第２実施形態の半導体記憶装置２と異なる。
【００６７】
図１０は、半導体記憶装置３の半導体記憶素子３００の等価回路を示す図である。図１０の半導体記憶素子３００は、ヒューズ素子３１０及び選択素子１２０を有する。
ヒューズ素子３１０は、第１〜第５ヒューズ線３１１〜３１５を有する。第１，第２ヒューズ線３１１，３１２は並列に接続される。第４，第５ヒューズ線３１４，３１５は並列に接続される。第１，第２ヒューズ線３１１，３１２と、第３ヒューズ線３１３と、第４，第５ヒューズ線３１４，３１５とが直列に接続される。
【００６８】
図１１にヒューズ素子３１０の配線図を示す。ヒューズ素子３１０以外の半導体記憶素子３００の構成要素は図６と同じであるため図示を省略する。
ヒューズ素子３１０は、図示しないデータ線１４０とコンタクト１５０を介して接続する第１接続部３１６を有する。ヒューズ素子３１０は、図示しない接続線１６０とコンタクトを介して接続する第２接続部３１７を有する。ヒューズ素子３１０は、接続線１６０を介して選択素子１２０と接続する。
【００６９】
ヒューズ素子３１０は、一端が第３ヒューズ線３１３に接続され、他端が第２接続部３１７に接続された第１，第２ヒューズ線３１１，３１２を有する。ヒューズ素子３１０は、一端が第４，第５ヒューズ線３１４，３１５に接続され、他端が第１，第２ヒューズ線１１１，１１２の一端に接続された第３ヒューズ線３１３を有する。ヒューズ素子３１０は、一端が第１接続部３１６に接続され、他端が第３ヒューズ線３１３の一端に接続された第４，第５ヒューズ線３１４，３１５を有する。
【００７０】
図１１に示す例では、第１〜第５ヒューズ線３１１〜３１５は、互いに略平行に形成される。第１〜第５ヒューズ線３１１〜３１５は、第１，第２接続部３１６，３１７より線幅が狭い。図１１に示す例では、第１ヒューズ線３１１の長さｄ１と第２ヒューズ線３１２の長さｄ２はほぼ等しい（ｄ１＝ｄ２）。第４ヒューズ線３１４の長さｄ４と第５ヒューズ線３１５の長さｄ５はほぼ等しい（ｄ４＝ｄ５）。第３ヒューズ線３１３の長さｄ３は、第１，第２ヒューズ線３１１，３１２の長さｄ１，ｄ２以下であり、かつ第４，第５ヒューズ線３１４，３１５の長さｄ４，ｄ５以下である（ｄ３≦ｄ１＝ｄ２，ｄ３≦ｄ４＝ｄ５）。
【００７１】
半導体記憶素子３１０に「１，０」の情報を書き込む、又は読み出す動作は、第１実施形態と同じであるため、説明を省略する。
【００７２】
次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、第１〜第５ヒューズ線３１１〜３１５の長さｄ１〜ｄ５が全て同じ長さであり、各ヒューズ線の抵抗値が約３０Ωである場合について説明する。
【００７３】
半導体記憶素子３００の初期状態において、ヒューズ素子３１０にシリサイド未形成部分が発生していない場合、第１〜第５ヒューズ線３１１〜３１５の合成抵抗値、すなわちヒューズ素子３１０の抵抗値は、約６０Ωとなる。
【００７４】
ここで、第１ヒューズ線３１１にシリサイド未形成部分が発生した場合を考える。第１ヒューズ線３１１にシリサイド未形成部分が発生したため、第１ヒューズ線３１１の抵抗値が約２０００Ωになったとする。この場合、第１〜第５ヒューズ線３１１〜３１５の合成抵抗値は、約７５Ωとなる。このように、シリサイド未形成部分の発生の有無にかかわらず、ヒューズ素子３１０は、初期状態において低抵抗とすることができる。
【００７５】
また、シリサイド未形成部分は、ヒューズ線の長さが短いほど発生確率が低くなる。本実施形態では、ヒューズ素子３１０に分岐点を２つ設け、ヒューズ素子を５本とすることで、一つのヒューズ線の長さを短くすることができる。これにより、第１〜第５ヒューズ線３１１〜３１５のシリサイド未形成部分の発生確率を低くすることができ、シリサイド未形成部分による半導体記憶素子３００の欠陥を低減することができる。
【００７６】
第２実施形態と同様に、第１接続部３１６及び第２接続部３１７との間の経路は、第３ヒューズ線３１３で結ばれている。従って、第１接続部３１６及び第２接続部３１７の間を切断するためには、第３ヒューズ線３１３を切断すればよい。
また、第１，第２ヒューズ線３１１，３１２に流れる電流、第４，第５ヒューズ線３１４，３１５に流れる電流の両方の電流が第３ヒューズ線３１３に流れる。従って、ヒューズ素子３１０に電流を流すと、第３ヒューズ線３１３が切断されやすくなる。
【００７７】
このように、ヒューズ素子３１０も第２実施形態のヒューズ素子２１０と同様に大きな電流が流れる第３ヒューズ線３１３が切断されるとヒューズ素子３１０に情報を書き込むことができ、半導体記憶素子３００への書き込み時間を短縮することができる。
【００７８】
また、ヒューズ素子３１０の並列接続されているヒューズ線の本数を第１，第２ヒューズ線３１１，３１２の２本及び第４，第５ヒューズ線３１４，３１５の２本としたが、２本以上のヒューズ線を並列接続しても良い。また、第１〜第５ヒューズ線３１１〜３１５は並列に形成されていなくともよい。本実施形態に係るヒューズ素子３１０は、分岐点を２つ（図１１では、第１，第２ヒューズ線３１１，３１２と第３ヒューズ線３１３との接続点、及び第４，第５ヒューズ線３１４，３１５と第３ヒューズ線３１３との接続点）としたが３つ以上の接続点を持つようにしてもよい。
【００７９】
以上のように、本実施形態に係る半導体記憶素子３００は、ヒューズ素子３１０を複数のヒューズ線を接続した構成とすることで、選択素子１２０であるトランジスタの性能が劣化しない条件でヒューズ素子３１０を形成したとしてもヒューズ素子３１０の欠陥の増加を抑制することができる。また、ヒューズ線の長さを短くすることができるため、ヒューズ素子に発生するシリサイド未形成部分を低減することができる。これにより、本実施形態に係る半導体記憶装置３は、選択素子１２０を含めたＬＳＩ素子の性能劣化及びヒューズ素子３１０の欠陥の増加を抑制することができる。
さらに本実施形態に係る半導体記憶装置３は、分岐部を設けることで、半導体記憶素子３００への書き込み時間を短縮することができる。
【００８０】
最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【符号の説明】
【００８１】
１１０，２１０，３１０ ヒューズ素子
１２０ 選択素子
１３０ ワード線
１４０ データ線
１５０ コンタクト
１６０，１７０ 接続線
１１１，１１２，２１１〜２１３，３１１〜３１５ ヒューズ線
【技術分野】
【０００１】
本開示は、半導体記憶素子及び半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶素子は、半導体素子で構成されたメモリであり、多くの電子機器に搭載されている。半導体記憶素子には、電源を切ると半導体記憶素子に記憶された情報が失われる揮発性メモリと、電源を切っても半導体記憶素子に記憶された情報が失われない不揮発性メモリとがある。
【０００３】
不揮発性メモリの一種としてヒューズ型メモリが知られている。ヒューズ型メモリは、データを記憶する記憶部がヒューズ素子で構成されている。ヒューズ素子は、大きな電流が流れると切断されるという特徴を有している。ヒューズ素子が切断されている場合、ヒューズ素子は非導通状態となる。ヒューズ素子が非導通状態の場合、例えばヒューズ型メモリは「１」という情報を記憶している。ヒューズ素子が切断されていない場合、ヒューズ素子は導通状態となる。ヒューズ素子が導通状態の場合、例えばヒューズ型メモリは「０」という状態を記憶している。このようにヒューズ型メモリは、ヒューズ素子を切断することで導通／非道通状態を切り替えて「０，１」の２値の情報を記憶する。
【０００４】
ヒューズ型メモリが有するヒューズ素子は初期状態では導通状態となっている。ヒューズ型メモリに「１」という情報を記憶させる場合、ヒューズ型メモリは、必要なヒューズ素子に大きな電流を流してヒューズ素子を切断する。ヒューズ型メモリに記憶された情報を読み出す場合、ヒューズ型メモリは、ヒューズ素子が切断されない程度の電流をヒューズ素子に流す。ヒューズ素子に電流が流れる場合は、ヒューズ素子が導通状態であり、「０」という情報を読み出す。一方、ヒューズ素子に電流が流れない場合は、ヒューズ素子が非導通状態であり、「１」という情報を読み出す。
【０００５】
ヒューズ型メモリは、一度情報を書き込むと再度情報を上書きできない。ヒューズ型メモリは、一般的に書き換えをしないＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍｉｎｇ）メモリやＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として使用される。
【０００６】
ヒューズ素子は、例えばポリシリコンや、ポリシリコンとシリサイドの積層構造で形成される。ヒューズ素子の形成には、ポリシリコン上の自己整合シリサイドを用いた技術が知られている（例えば特許文献１参照）。
【０００７】
ヒューズ型メモリは、一般的に、ヒューズ素子とトランジスタ等のＬＳＩ素子とで構成される。ヒューズ素子をポリシリコンとシリサイドの積層構造とする場合、ＬＳＩ素子の製造プロセスの観点から自己整合シリサイドを用いてヒューズ素子を形成することが多い。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００４−５１５０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ヒューズ型メモリのヒューズ素子をポリシリコン上の自己整合シリサイドによって形成する場合、シリサイド膜厚やシリサイド形成温度がシリサイド形成プロセスの重要な要素となる。同様に、これらのプロセス条件は、ヒューズ素子以外のＬＳＩ素子の性能にも大きな影響を与える。例えばトランジスタの場合、シリサイド膜厚やシリサイド形成時の熱処理温度の影響によってトランジスタの性能が左右される。
【００１０】
ヒューズ素子の形成プロセスの最適条件と、ＬＳＩ素子の形成プロセスの最適条件とが一致する場合は問題ないが、一致しない場合もあり得る。近年トランジスタの微細化に伴って、トランジスタの熱処理温度は低温化し、シリサイド膜厚は薄膜化する傾向にある。熱処理温度の低温下及びシリサイド膜厚の薄膜化は、シリサイド形成時にはシリサイド未形成を増加させる要因となる。なぜなら、シリサイドは、金属とポリシリコンとの熱反応によって合金形成されるからである。
【００１１】
このように、ヒューズ型メモリの形成プロセス条件をＬＳＩ素子の最適条件に合わせると、シリサイド未形成によるヒューズ素子の欠陥が増加してしまうという問題がある。一方、ヒューズ型メモリの形成プロセス条件をヒューズ素子の最適条件に合わせるとトランジスタ等のＬＳＩ素子の性能が劣化してしまう可能性がある。
【００１２】
本開示は、上述の点を鑑みてなされたものであり、ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１３】
本開示に係る半導体記憶素子は、第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、を備える。
【００１４】
本開示に係る半導体記憶装置は、第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、一部が切断されているか否かによって２値のデータを保持するヒューズ素子と、一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択部と、を備える半導体記憶素子を複数備える。
【発明の効果】
【００１５】
本開示によれば、ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る半導体記憶装置を示す図。
【図２】第１実施形態に係るメモリ部を示す図。
【図３】第１実施形態に係る半導体記憶素子の一例を示す図。
【図４】第１実施形態に係る半導体記憶素子の配線図。
【図５】第１実施形態に係る半導体記憶素子を示す図。
【図６】第１実施形態に係る半導体記憶素子の配線図。
【図７】第２実施形態に係る半導体記憶素子を示す図。
【図８】第２実施形態に係る半導体記憶素子の配線図。
【図９】第２実施形態に係る半導体記憶素子の配線図。
【図１０】第３実施形態に係る半導体記憶素子を示す図。
【図１１】第３実施形態に係る半導体記憶素子の配線図。
【発明を実施するための形態】
【００１７】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を示す図である。半導体記憶装置１は、ヒューズ型メモリである。図１に示す通り、半導体記憶装置１は、メモリ部１０と書き込み部１１と読み出し部１２を有する。
【００１８】
書き込み部１１は、図示しない外部装置からの指示に従いメモリ部１０にヒューズ素子が切断される程度に高い電流を流し、２値の情報をメモリ部１０に書き込む。読み出し部１２は、書き込み時より小さい電流を流し、２値の情報をメモリ部１０から読み出す。
【００１９】
図２に、メモリ部１０の詳細を示す。図２に示すようにメモリ部１０は、複数の半導体記憶素子１００、複数のワード線１３０、及び複数のデータ線１４０を備える。
【００２０】
複数の半導体記憶素子１００は、マトリクス状に配置されている。複数の半導体記憶素子１００は、行毎に各ワード線１３０に接続されている。複数の半導体記憶素子１００は列ごとに各データ線１４０に接続されている。すなわち、半導体記憶素子１００は、１つのワード線１３０及びデータ線１４０に接続されている。
【００２１】
図１の書き込み部１１及び読み出し部１２は、ワード線１３０及びデータ線１４０に電圧を加えることで、任意の半導体記憶素子１００にデータの書き込み又は読み出しを行う。
【００２２】
ここで、図３及び図４を用いて一般的な半導体記憶素子９００の一例を説明する。図３の半導体記憶素子９００は、ヒューズ素子９１０及び選択素子９２０を有する。
選択素子９２０は、例えばトランジスタで構成される。選択素子９２０を構成するトランジスタは、ゲート端子がワード線１３０に接続され、ドレイン端子がヒューズ素子９１０に接続され、ソース端子が接地されている。
ヒューズ素子９１０は、例えば信号線のような抵抗素子で構成される。ヒューズ素子９１０の一端はデータ線１４０に接続され、他端が選択素子９２０に接続されている。
【００２３】
図４は、半導体記憶素子９００の配線図を示す図である。図４の例では、ヒューズ素子９１０及び選択素子９２０を構成するトランジスタのゲート端子が同一配線層に形成される。
ヒューズ素子９１０は、データ線１４０とコンタクト１５０を介して接続する第１接続部９１２を有する。ヒューズ素子９１０は、接続線１６０とコンタクトを介して接続する第２接続部９１３を備えている。ヒューズ素子９１０は、接続線１６０を介して選択素子９２０と接続する。ヒューズ素子９１０は、一端が第１接続部９１２に接続され、他端が第２接続部９１３に接続されたヒューズ線９１１を有する。ヒューズ線９１１は、第１、第２接続部９１２，９１３より線幅が狭く、大電流が流れると一部が切断される。
【００２４】
選択素子９２０は、ドレイン端子、ソース端子及びゲート端子で構成されるトランジスタである。ドレイン端子は接続線１６０を介してヒューズ素子９１０の第２接続部９１３に接続される。ゲート端子は一端がコンタクトを介してワード線１３０に接続される。ソース端子は、接続線１７０を介して図示しないグランド端子に接地される。
【００２５】
図４の半導体記憶素子９００の例では、ワード線１３０、データ線１４０、接続線１６０、及び接続線１７０は、ヒューズ素子９１０及び選択素子９２０とは異なる配線層に形成される。ワード線１３０、データ線１４０、接続線１６０、及び接続線１７０と、ヒューズ素子９１０及び選択素子９２０とは、複数のコンタクト１５０によって互いに接続される。なお、ここでは、ワード線１３０及びデータ線１４０が同一配線層に形成される例を示しているが、例えば図２に示すように複数の半導体記憶素子９００がアレイ状に配置されている場合など、ワード線１３０とデータ線１４０とが異なる配線層に形成される場合もある。
【００２６】
書き込み部１１は、半導体記憶素子９００に「１」という情報を書き込む場合、ワード線１３０に電圧を印加し、選択素子９２０を導通状態とする。即ち、書き込み部１１は、ワード線１３０に電圧を印加することで複数の半導体記憶素子９００の中から任意の行の半導体記憶素子９００を選択する。選択素子９２０はトランジスタで構成されており、このトランジスタのゲート端子にワード線１３０を介して電圧が印加される。これにより、トランジスタのドレイン端子とソース端子との間が導通し、ヒューズ素子９１０の他端が選択素子９２０を介して接地された状態となる。
【００２７】
書き込み部１１は、ワード線１３０に電圧を印加するとともに、データ線１４０に大きな電流を流す。選択素子９２０のゲート端子に電圧が印加されていない場合、選択素子９２０のドレイン端子とソース端子との間に電流が流れないため、ヒューズ素子９１０にもデータ線１４０からの大きな電流は流れない。一方、選択素子９２０のゲート端子に電圧が印加されている場合、ヒューズ素子９１０の他端が接地された状態となっているため、ヒューズ素子９１０に大きな電流が流れ、ヒューズ素子９１０のヒューズ線９１１が切断される。このように、書き込み部１１は、「１」という情報を書き込みたい半導体記憶素子９００のワード線１３０及びデータ線１４０に電圧及び電流を加えることで、半導体記憶素子９００のヒューズ線９１１を切断し、情報を書き込む。
【００２８】
読み出し部１２は、半導体記憶素子９００に記憶された情報を読み出す場合、ワード線１３０に電圧を印加し、選択素子９２０を導通状態とする。即ち、読み出し部１２は、ワード線１３０に電圧を印加することで複数の半導体記憶素子９００の中から任意の行の半導体記憶素子９００を選択する。これにより、ヒューズ素子９１０の他端が選択素子９２０を介して接地された状態となる。
【００２９】
読み出し部１２は、ワード線１３０に電圧を印加するとともに、データ線１４０に電圧を印加する。ヒューズ線９１１が切断されている場合、ヒューズ素子９１０に電流が流れないため、データ線１４０にも電流が流れない。読み出し部１２は、ワード線１３０に電圧を印加してもヒューズ素子９１０及びデータ線１４０に電流が流れない場合、半導体記憶素子９００に「１」という情報が記憶されていると判断する。一方、ヒューズ線９１１が切断されていない場合、ヒューズ素子９１０に電流が流れ、データ線１４０にも電流が流れる。読み出し部１２は、ワード線１３０に電圧を印加するとヒューズ素子９１０及びデータ線１４０に電流が流れる場合、半導体記憶素子９００に「０」という情報が記憶されていると判断する。このように、読み出し部１２は、ワード線１３０及びデータ線１４０に電圧を加えることで、半導体記憶素子９００に記憶されている情報を読み出す。
【００３０】
半導体記憶素子９００は、ヒューズ線９１１が切断されているか否かによって「０，１」の情報を記憶している。ヒューズ素子９１０及び選択素子９２０を、トランジスタである選択素子９２０の性能が劣化しにくい製造プロセスで形成すると、ヒューズ素子９１０にシリサイド未成形部分が発生する可能性がある。ヒューズ素子９１０にシリサイド未成形部分が発生すると、ヒューズ素子９１０が初期状態で高抵抗になってしまう場合がある。
【００３１】
ヒューズ素子９１０は、初期状態では低抵抗であり導通状態となっている。つまりヒューズ素子９１０は、初期状態では「０」という情報を記憶しており、書き込み部１１によって、非導通状態（高抵抗状態）となることで「１」という情報を記憶する。上述したように、ヒューズ素子９１０にシリサイド未成形部分が発生し、初期状態で非導通状態（高抵抗状態）となってしまうと、書き込み部１１が「１」という情報を書き込むか否かにかかわらず、半導体記憶素子９００が「１」という情報を記憶している状態となってしまう。このように、ヒューズ素子９１０にシリサイド未成形部分が存在すると、「０」という情報を記憶してほしいにもかかわらず「１」という情報を記憶してしまい、半導体記憶素子９００の不良の原因となってしまう。
【００３２】
ヒューズ素子９１０のシリサイド未成形部分を減らす方法としては、ヒューズ線９１１の長さを短くする方法が考えられる。シリサイド未成形部分は複数の半導体記憶素子９００のヒューズ線９１１にランダムに発生する。従って、ヒューズ線９１１を短くすることで、シリサイド未成形部分の発生確率を小さくできる。
【００３３】
しかしながら、ヒューズ線９１１の長さを短くすると、ヒューズ素子９１０に大電流を流した場合にヒューズ線９１１の温度が十分に上昇しにくくなり、ヒューズ線９１１を切断しにくくなるという問題が発生する。従って、ヒューズ線９１１の長さを単純に短くすることは難しく、一定の長さ、例えば０．６ｕｍ以上にする必要がある。
【００３４】
図５及び図６を用いて本実施形態に係る半導体記憶素子１００を説明する。本実施形態に係る半導体記憶素子１００は、２本のヒューズ線１１１，１１２を有している点で図３及び図４に示す半導体記憶素子９００と異なる。
【００３５】
図５は、半導体記憶素子１００の等価回路を示す図である。図５の半導体記憶素子１００は、ヒューズ素子１１０及び選択素子１２０を有する。
選択素子１２０は、例えばトランジスタで構成される。選択素子１２０を構成するトランジスタは、ゲート端子がワード線１３０に接続され、ドレイン端子がヒューズ素子１１０に接続され、ソース端子が接地されている。
ヒューズ素子１１０は、並列に接続された第１ヒューズ線１１１及び第２ヒューズ線１１２で構成される。第１，第２ヒューズ線１１１，１１２は例えば信号線のような抵抗素子で構成される。ヒューズ素子１１０の一端はデータ線１４０に接続され、他端が選択素子１２０に接続される。
【００３６】
図６は、半導体記憶素子１００の配線図を示す図である。図６の例では、ヒューズ素子１１０及び選択素子１２０を構成するトランジスタのゲート端子は同一配線層に形成される。
ヒューズ素子１１０は、データ線１４０とコンタクト１５０を介して接続する第１接続部１１３を有する。ヒューズ素子１１０は、接続線１６０とコンタクトを介して接続する第２接続部１１４を備える。ヒューズ素子１１０は、接続線１６０を介して選択素子１２０と接続する。
ヒューズ素子１１０は、一端が第１接続部１１３に接続され、他端が第２接続部１１４に接続された第１，第２ヒューズ線１１１，１１２を有する。図６に示す例では、第１，第２ヒューズ線１１１，１１２は略平行に形成される。第１，第２ヒューズ線１１１は、第１，第２接続部１１３，１１４より線幅が狭く、大電流が流れると一部が切断される。
【００３７】
選択素子１２０は、ドレイン端子Ｄ、ソース端子Ｓ、及びゲート端子Ｇで構成されるトランジスタである。ドレイン端子Ｄは接続線１６０を介してヒューズ素子１１０の第２接続部１１４に接続される。ゲート端子Ｇは一端がコンタクトを介してワード線１３０に接続される。ソース端子Ｓは、接続線１７０を介して図示しないグランド端子に接地される。
【００３８】
図６の半導体記憶素子１００のワード線１３０、データ線１４０、及び接続線１６０，１７０は、ヒューズ素子１１０及び選択素子１２０とは異なる配線層に形成される。ワード線１３０、データ線１４０、及び接続線１６０，１７０と、ヒューズ素子１１０及び選択素子１２０とは、複数のコンタクト１５０によって互いに接続される。
【００３９】
半導体記憶素子１００のヒューズ素子１１０は、初期状態では導通状態（低抵抗状態）となっており、「０」を示す状態を保持している。書き込み部１１は、半導体記憶素子１００に「１」を示す情報を書き込む場合、ワード線１３０に電圧を印加し、複数の半導体記憶素子１００の中から任意の行の半導体記憶素子１００を選択する。選択素子１２０は、トランジスタで構成されており、書き込み部１１によってトランジスタのゲート端子Ｇにワード線１３０を介して電圧が印加される。これにより、トランジスタのドレイン端子Ｄとソース端子Ｓとの間が導通し、ヒューズ素子１１０の他端が選択素子１２０を介して接地された状態となる。
【００４０】
書き込み部１１は、ワード線１３０に電圧を印加するとともに、データ線１４０に大きな電流を流す。選択素子１２０のゲート端子Ｇに電圧が印加されていない場合、選択素子１２０のドレイン端子Ｄとソース端子Ｓとの間に電流が流れないため、ヒューズ素子１１０にも大きな電流は流れない。一方、選択素子１２０のゲート端子Ｇに電圧が印加されている場合、ヒューズ素子１１０の他端が接地状態となっているため、ヒューズ素子１１０に大きな電流が流れ、第１，第２ヒューズ線１１１，１１２が切断される。このように、書き込み部１１は、「１」という情報を書き込みたい半導体記憶素子１００のワード線１３０及びデータ線１４０に電圧及び電流を加えることで、半導体記憶素子１００の第１，第２ヒューズ線１１１，１１２を切断し、情報を書き込む。
【００４１】
読み出し部１２は、半導体記憶素子１００から情報を読み出す場合、ワード線１３０に電圧を印加し、複数の半導体記憶素子１００の中から任意の行の半導体記憶素子１００を選択する。選択素子１２０は、トランジスタで構成されており、読み出し部１２によってトランジスタのゲート端子Ｇにワード線１３０を介して電圧が印加される。これにより、トランジスタのドレイン端子Ｄとソース端子Ｓとの間が導通し、ヒューズ素子１１０の他端が選択素子１２０を介して接地された状態となる。
【００４２】
読み出し部１２は、ワード線１３０に電圧を印加するとともに、データ線１４０に電圧を印加する。第１，第２ヒューズ線１１１，１１２が切断されている場合、ヒューズ素子１１０に電流が流れないため、データ線１４０にも電流が流れない。読み出し部１２は、ワード線１３０に電流を流してもヒューズ素子１１０及びデータ線１４０に電流が流れない場合、半導体記憶素子１００に「１」という情報が記憶されていると判断する。一方、第１，第２ヒューズ線１１１，１１２の少なくとも一方が切断されていない場合、ヒューズ素子１１０及びデータ線１４０に電流が流れる。読み出し部１２は、ヒューズ素子１１０及びデータ線１４０に電流が流れる場合、半導体記憶素子１００に「０」という情報が記憶されていると判断する。このように、読み出し部１２は、ワード線１３０及びデータ線１４０に電圧を加えることで、半導体記憶素子１００に記憶されている情報を読み出す。
【００４３】
次に、ヒューズ線を複数にした場合の効果について説明する。
ここでは、１本のヒューズ線の抵抗値が約９０Ωであるとする。また、ヒューズ線にシリサイド未成形部分が発生した場合、ヒューズ線の抵抗値は約９００Ω程度の高抵抗値となるものとする。
【００４４】
図３に示すようにヒューズ素子９１０が１本のヒューズ線９１１しか有していない場合、ヒューズ線９１１にシリサイド未成形部分が発生すると、ヒューズ素子９１０の抵抗値は約９００Ωと高抵抗となる。この場合、半導体記憶素子９００が「１」を示す情報を記憶していないにもかかわらず、読み出し部１２は、半導体記憶素子９００に「１」という情報が記憶されているという誤判定をしてしまう可能性がある。このように、ヒューズ線９１１が１本の場合、シリサイド未成形により半導体記憶素子９００に欠陥が生じる可能性がある。
【００４５】
図５に示すように、本実施形態に係るヒューズ素子１１０は、第１，第２ヒューズ線１１１，１１２が並列に接続された構成となっている。従って、シリサイド未成形部分が発生していない状態のヒューズ素子１１０の抵抗値は、第１，第２ヒューズ線１１１，１１２の合成抵抗の値と等しく約４５Ωである。
【００４６】
ここで、第１ヒューズ線１１１にシリサイド未形成部分が発生した場合を考える。第１ヒューズ線１１１にシリサイド未形成部分が発生すると、第１ヒューズ線１１１の抵抗値は約９００Ωとなる。この場合、ヒューズ素子１１０の抵抗値は、第１，第２ヒューズ線１１１，１１２の合成抵抗の値となり、約８２Ω程度となる。
【００４７】
このように、ヒューズ素子１１０が複数のヒューズ線を有している場合、複数のヒューズ線１１１，１１２全てにシリサイド未形成部分が発生しない限り、ヒューズ素子１１０の抵抗値はシリサイド未成形部分が発生したヒューズ素子１１１の抵抗値に比べ非常に小さい値（約８２Ω＜＜約９００Ω）となる。半導体記憶素子１００にシリサイド未形成部分が発生しても、ヒューズ素子１１０に欠陥が生じる可能性を抑制することができる。
【００４８】
なお、本実施形態では、ヒューズ素子１１０が有するヒューズ線の本数を２本として説明したが、２本以上としてもよい。例えばヒューズ素子１１０を、４本のヒューズ線を並列に接続した構成としてもよい。この場合、２本以上のヒューズ線にシリサイド未形成部分が発生しても、ヒューズ素子１１０の抵抗値を低くすることができ、ヒューズ素子１１０の欠陥が生じる可能性をより低減することができる。
【００４９】
以上のように、本実施形態に係る半導体記憶素子１００は、ヒューズ素子１１０を複数のヒューズ線を並列に接続した構成とすることで、選択素子１２０であるトランジスタの性能が劣化しない条件でヒューズ素子１１０を形成したとしてもヒューズ素子１１０の欠陥の増加を抑制することができる。従って、本実施形態に係る半導体記憶装置１は、選択素子１２０を含めたＬＳＩ素子の性能劣化及びヒューズ素子１１０の欠陥の増加を抑制することができる。
【００５０】
（第２実施形態）
図７乃至図９を用いて第２実施形態に係る半導体記憶装置２を説明する。本実施形態に係る半導体記憶装置２は、ヒューズ素子２１０のヒューズ線が分岐している点で第１実施形態の半導体記憶装置１と異なる。それ以外の構成要素には同一符号を付し、説明を省略する。
【００５１】
図７及び図８を用いて本実施形態に係る半導体記憶装置２の半導体記憶素子２００を説明する。本実施形態に係る半導体記憶素子２００は、ヒューズ線が１点で２本に分岐した構成を有する。
【００５２】
図７は、半導体記憶素子２００の等価回路を示す図である。図７の半導体記憶素子２００は、ヒューズ素子２１０及び選択素子１２０を有する。
ヒューズ素子２１０は、第１ヒューズ線２１１、第１ヒューズ線２１１と並列に接続された第２ヒューズ線２１２、及び第１，第２ヒューズ線２１１，２１２に直列に接続された第３ヒューズ線２１３を有している。ヒューズ素子２１０の一端はデータ線１４０に接続され、他端が選択素子１２０に接続される。
【００５３】
図８は、ヒューズ素子２１０の配線図である。それ以外の半導体記憶素子２００の構成要素は、図６と同じであるため図示を省略する。
ヒューズ素子２１０は、図示しないデータ線１４０とコンタクト１５０を介して接続する第１接続部２１４を有する。ヒューズ素子２１０は、図示しない接続線１６０とコンタクトを介して接続する第２接続部２１５を有する。ヒューズ素子２１０は、接続線１６０を介して選択素子１２０と接続する。
【００５４】
ヒューズ素子２１０は、一端が第３ヒューズ線２１３に接続され、他端が第２接続部２１５に接続された第１，第２ヒューズ線２１１，２１２を有する。ヒューズ素子２１０は、一端が第１接続部２１４に接続され、他端が第１，第２ヒューズ線２１１，２１２の他端に接続された第３ヒューズ線２１３を有する。図８に示す例では、第１〜第３ヒューズ線２１１〜２１３は、互いに略平行に形成される。第１〜第３ヒューズ線２１１〜２１３は、第１，第２接続部２１４，２１５より線幅が狭い。図８に示す例では、第１ヒューズ線２１１の長さｄ１と第２ヒューズ線２１２の長さｄ２はほぼ等しく（ｄ１≒ｄ２）、第３ヒューズ線２１３の長さは、第１，２ヒューズ線２１１，２１２の長さｄ１，ｄ２より短い（ｄ３＜ｄ１＝ｄ２）。
【００５５】
半導体記憶素子２１０に「１，０」の情報を書き込む、又は読み出す動作は、第１実施形態と同じであるため、説明を省略する。
【００５６】
次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２が第３ヒューズ線２１３の長さｄ３の２倍（２×ｄ３＝ｄ１＝ｄ２）であるとする。第１，第２ヒューズ線２１１，２１２の抵抗値を約６０Ω，第３ヒューズ線２１３の抵抗値を約３０Ωとする。
【００５７】
半導体記憶素子２００の初期状態において、ヒューズ素子２１０にシリサイド未形成部分が発生していない場合、第１〜第３ヒューズ線２１１〜２１３の合成抵抗値、すなわちヒューズ素子２１０の抵抗値は、約６０Ωとなる。ここで、第１ヒューズ線２１１にシリサイド未形成部分が発生した場合を考える。第１ヒューズ線２１１にシリサイド未形成部分が発生したため、第１ヒューズ線２１１の抵抗値が約９００Ωになったとする。この場合、第１〜第３ヒューズ線２１１〜２１３の合成抵抗値、すなわちヒューズ素子２１０の抵抗値は、約８６Ωとなる。シリサイド未成形部分の発生の有無にかかわらず、ヒューズ素子２１０は、初期状態において低抵抗である。
【００５８】
また、シリサイド未形成部分は、ヒューズ線の長さが短いほど発生確率が低くなる。本実施形態では、第３ヒューズ線２１３の長さｄ３を第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２より短くしている。これにより、第１，第２ヒューズ線２１１，２１２に比べ第３ヒューズ線２１３はシリサイド未成形部分の発生確率が低くなり、高抵抗になりにくくなる。本実施形態に係るヒューズ素子２１０の構成によれば、第１，第２ヒューズ線２１１，２１２のいずれか一方にシリサイド未形成部分が発生し高抵抗となっても、ヒューズ素子２１０の抵抗値を低くすることができる。このように、本実施形態に係るヒューズ素子２１０は、トランジスタで構成される選択素子１２０等のＬＳＩ素子の性能が劣化しない条件で形成されることで、シリサイド未形成部分が発生しても、ヒューズ素子２１０の抵抗値が高くなりにくくし、半導体記憶素子２００に欠陥が生じる可能性を低くすることができる。
【００５９】
さらに本実施形態に係る半導体記憶素子２００は書き込み時間を第１実施形態に示す半導体記憶素子１００より短くすることができるという効果も奏する。以下、書き込み時間が短縮できる効果について説明する。
【００６０】
第１実施形態に示すヒューズ素子１１０は、ヒューズ線を２本有しているため、各ヒューズ線を切断する時間が必要となる。一方、本実施形態に係るヒューズ素子２１０は、ヒューズ線が分岐した構造となっているため、第３ヒューズ線２１３が切断されるとヒューズ素子２１０が切断される構成となっている。従って、本実施形態に係るヒューズ素子２１０は、複数のヒューズ線を切断する必要がなく、第３ヒューズ線２１３が切断されればよく、ヒューズ線を切断する時間が短くて済む。
【００６１】
また、第３ヒューズ線２１３には、第１ヒューズ線２１１及び第２ヒューズ線２１２に流れる電流の両方が流れる。ヒューズ素子１１０と同じ大きさの電流をヒューズ素子２１０に流しても、第３ヒューズ線２１３に流れる電流は、第１，第２ヒューズ線１１１，１１２の倍の大きさになる。従って、第３ヒューズ線２１３でのエレクトロマイグレーションと発熱が大きくなり、第３ヒューズ線２１３が切断されやすくなる。これにより、ヒューズ素子２１０の書き込み時間を短くすることができる。
【００６２】
なお、図８では、第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２がほぼ等しい場合について示したが、第３ヒューズ線２１３が第１，第２ヒューズ線２１１，２１２より短ければよく、第１，第２ヒューズ線２１１，２１２の長さｄ１，ｄ２が等しくなくても良い。例えば、図９に示すように、第１，第３ヒューズ線２１１ａ，２１３ａを同一直線上に形成し、第１，第３ヒューズ線２１１ａ，２１３ａを形成する直線部分から第２ヒューズ線２１２ａが分岐するような構成としてもよい。
【００６３】
また、ヒューズ素子２１０の並列接続されているヒューズ線の本数を第１，第２ヒューズ線２１１，２１２の２本としたが、２本以上設けても良い。また、第１〜第３ヒューズ線２１１〜２１３は互いに並行に形成されていなくともよい。このように、第２実施形態に係るヒューズ素子２１０は、分岐点（図８では、第１，第２ヒューズ線１１１，１１２と第３ヒューズ線２１３の接続点）を１つ有しており、第３ヒューズ線２１３が第１，第２ヒューズ線２１１，２１２より短ければよく、ヒューズ線の本数及び形状は図８、図９の例に限定されない。
【００６４】
本実施形態では、第３ヒューズ線２１３の一端が第１接続部２１４に接続される場合について説明したが、第３ヒューズ線２１３の一端が第２接続部２１５に接続されるようにしてもよい。この場合、第１，第２ヒューズ線１１１，１１２の他端が第１接続部２１４に接続される。
【００６５】
以上のように、本実施形態に係る半導体記憶素子２００は、ヒューズ素子２１０を複数のヒューズ線を接続した構成とすることで、選択素子１２０であるトランジスタの性能が劣化しない条件でヒューズ素子２１０を形成したとしてもヒューズ素子２１０の欠陥の増加を抑制することができる。また、ヒューズ線の長さを短くすることができるため、ヒューズ素子に発生するシリサイド未形成部分を低減することができる。これにより、本実施形態に係る半導体記憶装置２は、選択素子１２０を含めたＬＳＩ素子の性能劣化及びヒューズ素子２１０の欠陥の増加を抑制することができる。
さらに本実施形態に係る半導体記憶装置２は、分岐部を設けることで、半導体記憶素子２００への書き込み時間を短縮することができる。
【００６６】
（第３実施形態）
図１０及び図１１を用いて第３実施形態に係る半導体記憶装置３を説明する。本実施形態に係る半導体記憶装置３は、ヒューズ素子３１０のヒューズ線が２つの分岐部で分岐している点で第２実施形態の半導体記憶装置２と異なる。
【００６７】
図１０は、半導体記憶装置３の半導体記憶素子３００の等価回路を示す図である。図１０の半導体記憶素子３００は、ヒューズ素子３１０及び選択素子１２０を有する。
ヒューズ素子３１０は、第１〜第５ヒューズ線３１１〜３１５を有する。第１，第２ヒューズ線３１１，３１２は並列に接続される。第４，第５ヒューズ線３１４，３１５は並列に接続される。第１，第２ヒューズ線３１１，３１２と、第３ヒューズ線３１３と、第４，第５ヒューズ線３１４，３１５とが直列に接続される。
【００６８】
図１１にヒューズ素子３１０の配線図を示す。ヒューズ素子３１０以外の半導体記憶素子３００の構成要素は図６と同じであるため図示を省略する。
ヒューズ素子３１０は、図示しないデータ線１４０とコンタクト１５０を介して接続する第１接続部３１６を有する。ヒューズ素子３１０は、図示しない接続線１６０とコンタクトを介して接続する第２接続部３１７を有する。ヒューズ素子３１０は、接続線１６０を介して選択素子１２０と接続する。
【００６９】
ヒューズ素子３１０は、一端が第３ヒューズ線３１３に接続され、他端が第２接続部３１７に接続された第１，第２ヒューズ線３１１，３１２を有する。ヒューズ素子３１０は、一端が第４，第５ヒューズ線３１４，３１５に接続され、他端が第１，第２ヒューズ線１１１，１１２の一端に接続された第３ヒューズ線３１３を有する。ヒューズ素子３１０は、一端が第１接続部３１６に接続され、他端が第３ヒューズ線３１３の一端に接続された第４，第５ヒューズ線３１４，３１５を有する。
【００７０】
図１１に示す例では、第１〜第５ヒューズ線３１１〜３１５は、互いに略平行に形成される。第１〜第５ヒューズ線３１１〜３１５は、第１，第２接続部３１６，３１７より線幅が狭い。図１１に示す例では、第１ヒューズ線３１１の長さｄ１と第２ヒューズ線３１２の長さｄ２はほぼ等しい（ｄ１＝ｄ２）。第４ヒューズ線３１４の長さｄ４と第５ヒューズ線３１５の長さｄ５はほぼ等しい（ｄ４＝ｄ５）。第３ヒューズ線３１３の長さｄ３は、第１，第２ヒューズ線３１１，３１２の長さｄ１，ｄ２以下であり、かつ第４，第５ヒューズ線３１４，３１５の長さｄ４，ｄ５以下である（ｄ３≦ｄ１＝ｄ２，ｄ３≦ｄ４＝ｄ５）。
【００７１】
半導体記憶素子３１０に「１，０」の情報を書き込む、又は読み出す動作は、第１実施形態と同じであるため、説明を省略する。
【００７２】
次に、ヒューズ線を複数にした場合の効果について説明する。ここでは、第１〜第５ヒューズ線３１１〜３１５の長さｄ１〜ｄ５が全て同じ長さであり、各ヒューズ線の抵抗値が約３０Ωである場合について説明する。
【００７３】
半導体記憶素子３００の初期状態において、ヒューズ素子３１０にシリサイド未形成部分が発生していない場合、第１〜第５ヒューズ線３１１〜３１５の合成抵抗値、すなわちヒューズ素子３１０の抵抗値は、約６０Ωとなる。
【００７４】
ここで、第１ヒューズ線３１１にシリサイド未形成部分が発生した場合を考える。第１ヒューズ線３１１にシリサイド未形成部分が発生したため、第１ヒューズ線３１１の抵抗値が約２０００Ωになったとする。この場合、第１〜第５ヒューズ線３１１〜３１５の合成抵抗値は、約７５Ωとなる。このように、シリサイド未形成部分の発生の有無にかかわらず、ヒューズ素子３１０は、初期状態において低抵抗とすることができる。
【００７５】
また、シリサイド未形成部分は、ヒューズ線の長さが短いほど発生確率が低くなる。本実施形態では、ヒューズ素子３１０に分岐点を２つ設け、ヒューズ素子を５本とすることで、一つのヒューズ線の長さを短くすることができる。これにより、第１〜第５ヒューズ線３１１〜３１５のシリサイド未形成部分の発生確率を低くすることができ、シリサイド未形成部分による半導体記憶素子３００の欠陥を低減することができる。
【００７６】
第２実施形態と同様に、第１接続部３１６及び第２接続部３１７との間の経路は、第３ヒューズ線３１３で結ばれている。従って、第１接続部３１６及び第２接続部３１７の間を切断するためには、第３ヒューズ線３１３を切断すればよい。
また、第１，第２ヒューズ線３１１，３１２に流れる電流、第４，第５ヒューズ線３１４，３１５に流れる電流の両方の電流が第３ヒューズ線３１３に流れる。従って、ヒューズ素子３１０に電流を流すと、第３ヒューズ線３１３が切断されやすくなる。
【００７７】
このように、ヒューズ素子３１０も第２実施形態のヒューズ素子２１０と同様に大きな電流が流れる第３ヒューズ線３１３が切断されるとヒューズ素子３１０に情報を書き込むことができ、半導体記憶素子３００への書き込み時間を短縮することができる。
【００７８】
また、ヒューズ素子３１０の並列接続されているヒューズ線の本数を第１，第２ヒューズ線３１１，３１２の２本及び第４，第５ヒューズ線３１４，３１５の２本としたが、２本以上のヒューズ線を並列接続しても良い。また、第１〜第５ヒューズ線３１１〜３１５は並列に形成されていなくともよい。本実施形態に係るヒューズ素子３１０は、分岐点を２つ（図１１では、第１，第２ヒューズ線３１１，３１２と第３ヒューズ線３１３との接続点、及び第４，第５ヒューズ線３１４，３１５と第３ヒューズ線３１３との接続点）としたが３つ以上の接続点を持つようにしてもよい。
【００７９】
以上のように、本実施形態に係る半導体記憶素子３００は、ヒューズ素子３１０を複数のヒューズ線を接続した構成とすることで、選択素子１２０であるトランジスタの性能が劣化しない条件でヒューズ素子３１０を形成したとしてもヒューズ素子３１０の欠陥の増加を抑制することができる。また、ヒューズ線の長さを短くすることができるため、ヒューズ素子に発生するシリサイド未形成部分を低減することができる。これにより、本実施形態に係る半導体記憶装置３は、選択素子１２０を含めたＬＳＩ素子の性能劣化及びヒューズ素子３１０の欠陥の増加を抑制することができる。
さらに本実施形態に係る半導体記憶装置３は、分岐部を設けることで、半導体記憶素子３００への書き込み時間を短縮することができる。
【００８０】
最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【符号の説明】
【００８１】
１１０，２１０，３１０ ヒューズ素子
１２０ 選択素子
１３０ ワード線
１４０ データ線
１５０ コンタクト
１６０，１７０ 接続線
１１１，１１２，２１１〜２１３，３１１〜３１５ ヒューズ線
【特許請求の範囲】
【請求項１】
第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子と、
一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、
を備える半導体記憶素子。
【請求項２】
前記ヒューズ素子は、一端が前記第１ヒューズ線の一端及び前記第２ヒューズ線の一端に接続された第３ヒューズ線を有する請求項１に記載の半導体記憶素子。
【請求項３】
前記第３ヒューズ線の長さは、前記第１，第２ヒューズ線の長さより短い請求項２に記載の半導体記憶素子。
【請求項４】
前記第３ヒューズ線が切断されているか否かによって前記２値のデータを保持する請求項１又は請求項２に記載の半導体記憶素子。
【請求項５】
前記ヒューズ素子は、一端が前記第３ヒューズ線の他端に接続された第４ヒューズ線と、一端が前記第３ヒューズ線の他端に接続され、前記第４ヒューズ線と並列接続された第５ヒューズ線とを有する請求項２〜請求項４のいずれか１項に記載の半導体記憶素子。
【請求項６】
第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、一部が切断されているか否かによって２値のデータを保持するヒューズ素子と、
一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、
を備える半導体記憶素子を複数備える半導体記憶装置。
【請求項１】
第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子と、
一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、
を備える半導体記憶素子。
【請求項２】
前記ヒューズ素子は、一端が前記第１ヒューズ線の一端及び前記第２ヒューズ線の一端に接続された第３ヒューズ線を有する請求項１に記載の半導体記憶素子。
【請求項３】
前記第３ヒューズ線の長さは、前記第１，第２ヒューズ線の長さより短い請求項２に記載の半導体記憶素子。
【請求項４】
前記第３ヒューズ線が切断されているか否かによって前記２値のデータを保持する請求項１又は請求項２に記載の半導体記憶素子。
【請求項５】
前記ヒューズ素子は、一端が前記第３ヒューズ線の他端に接続された第４ヒューズ線と、一端が前記第３ヒューズ線の他端に接続され、前記第４ヒューズ線と並列接続された第５ヒューズ線とを有する請求項２〜請求項４のいずれか１項に記載の半導体記憶素子。
【請求項６】
第１ヒューズ線と、該第１ヒューズ線と並列接続された第２ヒューズ線とを有し、一部が切断されているか否かによって２値のデータを保持するヒューズ素子と、
一端がワード線に接続されており、前記ヒューズ素子に電流を流すか否かを選択する選択素子と、
を備える半導体記憶素子を複数備える半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８９８２４（Ｐ２０１３−８９８２４Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３０２５４（Ｐ２０１１−２３０２５４）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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