【課題】全てのＲＯＭに共通するデータと個々のＲＯＭごとに異なるデータとを１つの工程で書き込むことができ、また、書き込みデータの秘匿性を保つことができるデータ書き込み装置およびデータ書き込み方法を提供する。
【解決手段】データ書き込み装置１０は、経路切り替え手段１１とデータ書き込み手段１２とデータ格納手段１３とを備え、経路切り替え手段１１は、制御装置から受信した共通データをデータ格納手段１３に記憶させ、制御装置から共通データの書き込み開始の要求があった場合は、データ格納手段１３から読み出した共通データをデータ書き込み手段１２に出力し、制御装置から個別データの書き込み開始の要求があった場合は、制御装置から受信した個別データをデータ書き込み手段１２に出力し、データ書き込み手段１２は、経路切り替え手段１１から入力されたデータをデータ書き換え可能な記憶素子の所定領域に書き込む。 （もっと読む）

【課題】ＯＴＰメモリセルのための負バイアス温度不安定性（ＮＢＴＩ）耐性の高いラッチングセンスアンプを提供する。
【解決手段】集積回路は、ＯＴＰメモリセルと、第１および第２ビット線を介してメモリセルに接続されたセンスアンプ２０とを備える。センスアンプは、ラッチを提供するために交差結合第１および第２インバータを備える。第１インバータは、第１ビット線に亘ってメモリセルによって提供された第１データ信号に応答する。第２インバータは、第２ビット線に亘ってメモリセルによって提供された第２データ信号に応答する。第１ＮＢＴＩ補償トランジスタ３８は、ソース電極、ドレイン電極、および第１データ信号に応答する第１論理に接続されたゲート電極を備える。第２ＮＢＴＩ補償トランジスタ４０は、ソース電極、ドレイン電極、および第２データ信号に応答する第２論理に接続されたゲート電極を備える。 （もっと読む）

【課題】マイクロ回路カードへ攻撃が検出されたときに、不揮発性メモリのセルへの書き込み動作指令手段に電力を供給する。
【解決手段】マイクロ回路カード１００は、当該カードへの攻撃を検出するための手段と、攻撃が検出されたときに不揮発性メモリのセル１１０への書き込み動作を指令すべくプログラミング電圧（Ｕ_Ｐ）を印加することができるチャージポンプ１２０を充電することができる指令手段１３０と、通常の動作の際に電力が供給され、攻撃が検出されたときにのみ前記チャージポンプ１２０へと電力を供給するように構成されたコンデンサ１４０とを備えており、攻撃が検出されたときに前記コンデンサ１４０が前記指令手段１３０にも電力を供給する。 （もっと読む）

【課題】 印加される電源電圧が低電圧であってもメモリ装置のメモリセルに流れる電流を検出する電流検出動作を正常に行うことができる電流検出回路を提供する。
【解決手段】 同一チャネル型の第１及び第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタとは異なるチャネル型の第３ないし第６のＭＯＳトランジスタとからなる電流検出手段と、電源電圧が第１及び第２のＭＯＳトランジスタ各々の閾値電圧の絶対値以上であるとき電源電圧から閾値電圧の絶対値を差し引いた電圧を第１及び第２のＭＯＳトランジスタ各々の制御電極に供給するＭＯＳゲート制御手段と、を備える。 （もっと読む）

【課題】メモリを他の機能回路と同一の基板上に作製した時にも、メモリのための仕様の限定を生じず、生産性を向上し、使用者にとって使いやすく、安価な記憶装置を提供する。
【解決手段】絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含むメモリセルを有し、第２の領域は第１の領域と第３の領域の間に設けられ、第４の領域は第３の領域と第５の領域の間に設けられ、第１の電極は絶縁膜を介して第２の領域と重なって設けられ、第２の電極は絶縁膜を介して第４の領域と重なって設けられ、メモリセルは、書き込み処理時に第１の領域及び第５の領域のうち少なくとも一方の領域と、第１の電極及び第２の電極との間に電圧を印加して第２の領域及び第４の領域のうち少なくとも一方の領域の半導体膜を絶縁状態に変化させる。 （もっと読む）

【課題】オンボードで複数回書換えが可能な、低価格な不揮発性メモリ１を提供する。
【解決手段】複数のワンタイムＰＲＯＭ（２−０、２−１）と、前記ワンタイムＰＲＯＭ（２−０、２−１）のいずれが書込済かの情報を保持する状態保持手段（５ｗ、５ｒ）と、前記状態保持手段（５ｗ、５ｒ）の情報に基づきいずれのワンタイムＰＲＯＭ（２−０、２−１）にアクセスするかを切替える切替手段６を備え、複数回書換え可能とした。 （もっと読む）

【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリ装置１００ｓは、記憶領域１３２ｓと、セレクトデコーダ１３１ｓと、セレクトアドレス処理部１２ｓとを備え、記憶領域１３２ｓがｎビット幅（ｎ＞１）の記憶素子をｍ＋１個有し、セレクトデコーダ１３１ｓが記憶領域１３２ｓのうちいずれか１つの記憶素子に記憶されるセレクトアドレスに応じて、他のｍ個の記憶素子のいずれか１つを選択し、セレクトアドレス処理部１２ｓが、記憶領域１３２ｓにデータを書き込むとき、セレクトアドレスを更新して、更新したセレクトアドレスをセレクトデコーダ１３１ｓに出力する。 （もっと読む）

【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリ装置１００ｓは、データ記憶部であるＭＴＰブロック部１２ｓと、セレクトアドレスを記憶するメモリ制御部１２１ｓとを備え、ＭＴＰブロック部１２ｓが、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍを含み構成される。不揮発性半導体メモリ装置１００ｓは、データを読み出す場合、セレクトアドレスによりＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍからいずれか１つを選択し、当該ＯＴＰアレイが記憶するデータを出力し、データを書き込む場合、セレクトアドレスを更新し、ＯＴＰアレイ１２６ｓ−１〜１２６ｓ−ｍのうちまだデータが書き込まれていないＯＴＰアレイを選択して、当該ＯＴＰアレイにデータを記憶させる。 （もっと読む）

【課題】一対の相補信号のそれぞれについて、消去状態を示すものであるか否かをチェックすることできる差動センスアンプを提供する。
【解決手段】本発明の一態様に係る差動センスアンプは、第１ビット線と第２ビット線とから入力された一対の相補信号の差を検出する第１差動増幅部と、前記第１ビット線から入力された一方の相補信号と第１基準信号との差を検出する第２差動増幅部と、前記第２ビット線から入力された他方の相補信号と第２基準信号との差を検出する第３差動増幅部とを備える。 （もっと読む）

【課題】メモリセルのデータ値の如何にかかわらずメモリセルのリーク不良を検出することができるような構成の不揮発性半導体メモリ及びそのリーク不良検出方法を提供する。
【解決手段】
通常モード及びテストモードのいずれか１を選択し、当該通常モードのときには通常モード電圧を選択ワード線へ供給し且つ当該テストモードのときには当該通常モード電圧よりも低いテストモード電圧を選択ワード線へ供給する不揮発性半導体メモリ。
かかる不揮発性半導体メモリにおいて、テストモード選択をなすことによってそのリーク電流を検出する。 （もっと読む）

【課題】複数ビットの書き込みを安定的に行うことができるとともに、読み出し時の消費電力を低減させることのできる不揮発性半導体記憶装置を提供する。
【解決手段】アンチヒューズ素子を含むメモリセル１１が配置されたメモリセルアレイ１を２つのメモリバンクＭＢ１、ＭＢ２に分割し、２つの昇圧回路２により、それぞれのメモリバンクのアンチヒューズ素子へ供給する書き込みおよび読み出し電圧ＶＢＰ１、ＶＢＰ２を発生させる。昇圧回路制御部３は、その２つの昇圧回路２に対して書き込み電圧および読み出し電圧の発生を指示する。ワード線選択部４は、アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させる。書き込みビット線選択部５は、書き込み時に、全ビット線の中から同時に書き込みを行うビット線を選択し、読み出しビット線選択部６は、読み出し時に、データの出力を行うビット線を選択する。 （もっと読む）

メモリデバイスと、メモリデバイス内に漏洩電流を低減する方法とが開示される。メモリデバイスは、複数のビットラインを含むメモリコアアレイと、このメモリコアアレイとインターフェースするように構成された周辺論理回路とを含む。メモリデバイスはさらに、周辺論理回路をグランド電圧から分離するように構成されたフットスイッチと、プリチャージ電流経路をメモリコアアレイの複数のビットラインから分離するように構成されたヘッドスイッチとを含む。メモリデバイス内の漏洩電流は、フットスイッチおよびヘッドスイッチで行われる分離によって低減することができる。
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【課題】ＯＴＰメモリで構成するメモリと、擬似ＭＴＰメモリで構成するメモリの機能を維持したまま、回路構成を簡単にすることができるメモリ装置を提供する。
【解決手段】消去したデータであることを示すマークビットを記憶するマークビット記憶領域と、記憶するべきデータを記憶するデータビット記憶領域とからなるメモリセットを複数有し、メモリセットのうち、所定数のメモリセットをＯＴＰメモリとして動作させるＯＴＰメモリブロックと、メモリセットのうち、ＯＴＰメモリブロックを除くメモリセットを擬似ＭＴＰメモリとして動作させる擬似ＭＴＰメモリブロックとからなるＯＴＰ（One Time Programmable）メモリで構成するメモリ装置であって、ＯＴＰメモリブロックのマークビット記憶領域には、予めマークビットが書き込まれている。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、ＯＴＰおよびＭＴＰを実現する。
【解決手段】トランジスタ形成部３を上下方向に配置し、トランジスタ形成部３の左側にメタル配線１２を配置しドレインと接続する。また、ソースに接続されるメタル配線１３を左右方向に配置する。またトランジスタ形成部３の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面とトランジスタのゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、フローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。そして、ドレインＤとコントロールゲートＣＧとソースＳに印加する信号を制御することにより、このメモリセルをＯＴＰまたはＭＴＰとして動作させる。 （もっと読む）

【課題】メモリデバイスへの書き込み動作にかかる時間を従来よりも短縮するメモリコントローラを提供する。
【解決手段】メモリコントローラ１０には、内蔵する揮発性メモリ２２ａ、２２ｂから対応する不揮発性メモリ２１ａ、２１ｂへのデータのコピーが可能になっているメモリデバイス２０ａ、２０ｂが接続される。メモリコントローラ１０からメモリデバイス２０ａ、２０ｂの揮発性メモリ２２ａ、２２ｂにデータが書き込まれると、メモリデバイス２０ａ、２０ｂ内で、揮発性メモリ２２ａ、２２ｂから不揮発性メモリ２１ａ、２１ｂにデータのコピーが行われる。メモリコントローラ１０は、不揮発性メモリ２１ａに書き込まれたデータを、揮発性メモリ２２ｂに書き込まれたデータを用いてベリファイする。 （もっと読む）

【課題】半導体記憶回路の不良が発生した位置を特定することができななかった。
【解決手段】半導体記憶回路（ＲＯＭ１００）と、半導体記憶回路に記憶するデータを指定する入力アドレスＡｉｎ［ｉ：０］を生成し、前記半導体記憶回路へ入力することを、開始アドレスＡｓｔａ［ｉ：０］から終了アドレスＡｓｔｐ［ｉ：０］まで繰り返すアドレス入力部２００と、開始アドレスと終了アドレスの範囲について、入力アドレスに対応して半導体記憶回路から読み出された出力データのうち、計数対象とする選択データを選択し、前記選択データの値を計数する出力データ処理部３００と、チップ上に備える。 （もっと読む）

【課題】半導体メモリの良否を確実に判定することができる半導体検査装置及び半導体検査方法を得る。
【解決手段】メモリセルアレイ１１０に対して最初にステップ４４０ａの１ビット分のセルの”１”読み出しテスト、ステップ４４０ｂの１ビット分のセルの”０”書き込み、ステップ４４０ｃの１ビット分のセルの”０”読み出しテストを実行することで、電源供給からステップ４４０ｃのリファレンスセルの”０”読み出しテスト開始までの時間を大幅に短縮できる。また、その結果、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇの断線又は高抵抗によるリファレンスビット線１１６ｂの不良をスクリーニングすることができる。 （もっと読む）

３Ｄ集積素子（１０）として実施された読み出し専用メモリは、第１の層（１０’）、第２の層（１０’’）及び該第１の層を該第２の層に結合する結合層間接続（２８、３０、３２、３４、３６、３８）を有する。２つの層の間の物理的結合は、読み出し専用メモリのプログラミングを実施する。層はウエハ形式又はダイ形式であってもよい。第１の層は、機能能動素子（２６、２７、４６、４８、４９）及び少なくとも１つの未プログラミング能動素子（４０、４１、４２、４３）を有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路（１６、１７）を有する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路をプログラミング済み能動素子に提供するために、少なくとも１つの結合されたプログラマブル層間接続（３２、３４、３６、３８）を有する。従って、２つの層は、プログラミングされたＲＯＭを形成する。２つの層を結合することにより他の種類のプログラマブル記憶素子が実施されてもよい。
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【課題】電源ＩＣなどの半導体装置において、パッケージ組み立て後に特性合わせ込みを行うことができるようにする。
【解決手段】特性の合わせ込みのトリミング手段としての複数のスイッチングトランジスタを含む半導体装置において、上記複数のスイッチングトランジスタと接続しており、且つ、上記複数のスイッチングトランジスタの開閉を決定するデータを格納する不揮発性メモリを備え、半導体装置動作時には上記データにより上記複数のスイッチングトランジスタの開閉が決定されることを特徴とする。 （もっと読む）

【課題】ＲＯＭデータの外部読出禁止を保持しつつ、ＲＯＭデータの適否を検査できるプログラマブルＲＯＭの記憶内容検査システムを提供する。
【解決手段】外部読出禁止のプログラムが書き込まれたＲＯＭ１１を内蔵するワンチップＣＰＵ１へ、ＲＯＭライタ２からデータ記憶部２２に予め記憶している検査用データを供給し、この検査用データとＲＯＭ１１より読み出したＲＯＭデータとを比較回路１５でベリファイし、ベリファイ結果をベリファイ結果保持用フリップフロップ１９のＱ出力として保持し、ＲＯＭデータの読出アドレスを生成してＲＯＭ１１へ供給するアドレスカウンタ回路１８が最終アドレスまでカウントして、ＲＯＭ１１の全データに対するベリファイが完了した後に、ベリファイ信号がＲＯＭライタ２に入力され、ＲＯＭデータが検査用データと一致していたか否かの結果を知ることができる。 （もっと読む）