不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
【課題】標準ロジックのCMOSプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、OTPおよびMTPを実現する。
【解決手段】トランジスタ形成部3を上下方向に配置し、トランジスタ形成部3の左側にメタル配線12を配置しドレインと接続する。また、ソースに接続されるメタル配線13を左右方向に配置する。またトランジスタ形成部3の左側にn型ウェル2を配置し、このn型ウェル2の表面とトランジスタのゲート領域部(符号4で示す領域)とに対向するようにフローティングゲート9を左右方向に配置し、フローティングゲート9に電位を付与するコントロールゲート配線19も左右方向に配置する。そして、ドレインDとコントロールゲートCGとソースSに印加する信号を制御することにより、このメモリセルをOTPまたはMTPとして動作させる。
【解決手段】トランジスタ形成部3を上下方向に配置し、トランジスタ形成部3の左側にメタル配線12を配置しドレインと接続する。また、ソースに接続されるメタル配線13を左右方向に配置する。またトランジスタ形成部3の左側にn型ウェル2を配置し、このn型ウェル2の表面とトランジスタのゲート領域部(符号4で示す領域)とに対向するようにフローティングゲート9を左右方向に配置し、フローティングゲート9に電位を付与するコントロールゲート配線19も左右方向に配置する。そして、ドレインDとコントロールゲートCGとソースSに印加する信号を制御することにより、このメモリセルをOTPまたはMTPとして動作させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に関し、特に、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)、および該不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置(メモリセルアレイ)に関する。
【背景技術】
【0002】
EPROM(Electrically Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、EPROMの代表的な用途としては、中容量のマスクROMマイコン内のマスクROMの置き換えとして使われている。また、EPROMは、紫外線で消去可能であり複数回書き換えが出来るが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去は出来ないが安価な不揮発性メモリとして、OTP(One Time Programmable ROM)が普及してきた。さらに、近年では、システムLSIや、論理ICの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(EmbeddedMemory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Kビット程度の小規模の不揮発性メモリも必要になってきている。
【0003】
しかしながら、不揮発性メモリは2層ポリシリコンあるいは3層ポリシリコンを用いたセル構造が一般的で、製造工程は標準CMOSロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを1チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格(コスト)が上る問題が生じていた。
【0004】
この問題を解決するひとつの手段として、1層ポリシリコンを用いたEEPROM(Electrically Erasable Programmable Read Only Memory)が提案されている(例えば、特許文献1を参照)。この1層ポリシリコンEEPROMを用いれば、従来の2層ポリシリコンプロセスより製造工程を削減できる。また、フローティングゲート型ではなく、キャパシタの酸化膜に高電圧を印加してゲート破壊させて記憶させる、アンチフューズ型の標準CMOSプロセスのOTPも出始めている。
【0005】
しかしながら、1層ポリシリコンEEPROMでは、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準CMOSプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
【0006】
また、アンチフューズ型のOTPは、ゲート破壊を100%起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平10−289959号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
前述の如く、従来の1層ポリシリコンを用いたEEPROMにおいては、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準CMOSプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
また、アンチフューズ型のOTPは、ゲート破壊を100%起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
【0009】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、1層ポリシリコンを用いたOTP、MTP(Multi Time Programmable ROM)を提供できる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
【0010】
また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0011】
本発明は上記課題を解決するためになされたものであり、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、を備えることを特徴とする。
【0012】
また、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えることを特徴とする。
【0013】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はOTP(One Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、を特徴とする。
【0014】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第1の消去手段として、前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、前記第1の消去手段の実行後に行われる第2の消去手段として、前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、を備えることを特徴とする。
【0015】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、OTP(One Time Programmable ROM)として、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0016】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、OTP(One Time Programmable ROM)として、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、ioビット(io≧1)の入出力I/Oビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0017】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入する第1の工程と、前記第1の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第2の工程と、が実行されるように構成されたことを特徴とする。
【0018】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される列選択信号Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0019】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、2ビットの書き込み制御信号E1、E2を制御入力とし、前記制御信号E1、E2の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0020】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ioビット(io≧1)の入出力I/Oビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0021】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、2ビットの書き込み制御信号E1、E2を制御入力とし、前記制御信号E1、E2の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0022】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0023】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0024】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ioビット(io≧1)の入出力I/Oビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0025】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0026】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルとの計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【0027】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置される2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【0028】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置され前記2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【0029】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして2つの前記メモリセルを左右対称に配置し、該左右に対称に配置された2つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの4つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置すること、を特徴とする。
【0030】
また、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるn型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、前記n型ウェルに所望の電位を与えるためのn型拡散層であって、前記n型ウェルの表面上において、前記p型拡散層の上側、かつ前記第1のn型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第4のn型拡散層と、前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第4のn型拡散層にコンタクトにより接続される第3のメタル配線と、を備えることを特徴とする。
【0031】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子は、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、OTP(One Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、を特徴とする。
【0032】
また、本発明の不揮発性半導体メモリ素子は、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第1の消去手段として、前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、前記第1の消去手段の実行後に行われる第2の消去手段として、前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、を備えることを特徴とする。
【0033】
また、本発明の不揮発性半導体メモリ素子は、前記第3のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたことを特徴とする。
【0034】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0035】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記各メモリセルの配置において、前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルと、の計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【発明の効果】
【0036】
本発明の不揮発性半導体メモリ素子および不揮発性半導体メモリ装置においては、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、1層ポリシリコン構成のOTP(One Time Programmable ROM)、およびMTP(Multi Time Programmable ROM)を提供できる。
【0037】
また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。このため、メモリセルおよびメモリセルアレイの面積を最小限にすることができる。
【図面の簡単な説明】
【0038】
【図1】本発明の第1の実施形態に係る不揮発性半導体メモリ素子の構成図である。
【図2】図1に示すメモリセルの動作を説明するための図である。
【図3】図1に示すメモリセルのトランジスタT1の特性を示す図である。
【図4】ドレインストレスによる閾値の自己収束特性を示す図である。
【図5】メモリセルのカップリング系の等価回路を示す図である。
【図6】本発明の第2の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図7】本発明の第3の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。
【図8】図7に示す行デコーダの構成を示す図である。
【図9】図8に示す行デコーダの動作表を示す図である。
【図10】本発明の第4の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図11】本発明の第5の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図12】図11に示す行デコーダの構成を示す図である。
【図13】図12に示す行デコーダの動作表を示す図である。
【図14】本発明の第6の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図15】本発明の第7の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。
【図16】本発明の第8の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図17】本発明の第9の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図18】本発明の第10の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図19】本発明の第11の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図20】本発明の第12の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図21】本発明の第13の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。
【図22】図21に示すメモリセルの動作を説明するための図である。
【図23】本発明の第14の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図24】本発明の第15の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図25】図23に示すメモリセルアレイの動作表を示す図である。
【発明を実施するための形態】
【0039】
以下、本発明の実施の形態を添付図面を参照して説明する。
[第1の実施の形態]
図1は、本発明の第1の実施形態に係る不揮発性半導体メモリ素子の構成図である。なお、以下の説明において、「不揮発性半導体メモリ素子」のことを、単に「メモリセル」と呼ぶことがある。
【0040】
図1(A)に、メモリセルの平面図を示す。図1(B)には等価回路図、図1(C)には図1(A)のA−A’に沿った断面図、図1(D)にはB−B’に沿った断面図を示す。
【0041】
このメモリセルは、図1(B)の等価回路に示すように、トランジスタT1と、キャパシタC1からなり、ドレインD、ソースS、コントロールゲートCG、フローティングゲートFGを有する。C1は、コントロールゲートCGとフローティングゲートFGとの間のキャパシタである。
【0042】
構造的には、図1(A)〜(D)において、1はp型半導体基板、2はp型半導体基板1上に形成されたn型ウェル(以下n−well)、3はトランジスタ形成部、4はトランジスタT1を構成するフローティングゲート型トランジスタのチャネル形成部(ゲート領域部)、5はトランジスタT1のn型拡散層、6はトランジスタT1のソースとなるn型拡散層、9はトランジスタT1のフローティングゲートとなるポリシリコン層でキャパシタC1の一端となる。10は拡散層5とメタル配線12を接続するコンタクト、11は拡散層6とメタル配線13を接続するコンタクト、12はトランジスタT1のドレインDを引き出すためのメタル配線、13はトランジスタT1のソースSを引き出すためのメタル配線、14はキャパシタC1、15はp型拡散層であり、キャパシタC1の他端となる。
16はp型拡散層15とコントロールゲート配線19を接続するコンタクト、17はn型ウェル2上に形成されたn型拡散層、18はn型拡散層17とコントロールゲート配線19とを接続するコンタクト、19はコントロールゲート配線となるメタル配線、20は分離用絶縁酸化膜である。
【0043】
このメモリセルの特徴は、図に示すように、トランジスタT1のn型拡散層5、およびトランジスタT1のソースとなるn型拡散層6等を含むトランジスタ形成部3を縦方向(図面上において上下方向)に配置する。また、ビット線となる、メモリセルのドレインのメタル配線12も縦方向に配置し、コントロールゲート配線19となるメタル配線を横方向(図面上において左右方向)に配置し、さらに、面積の大きくなるキャパシタC1(2、9、14、15,16等で構成される)をコンパクトに配置して、メモリセルの面積を最小限にしたことである。
【0044】
図2は、図1に示すメモリセルの動作を説明するための図である。以下、図2を参照してその動作について説明する。
【0045】
動作としては、OTPとして用いる場合と、複数回書き込み、消去を行うことが出来る、MTPとして用いる場合とがあり、場合分けして説明する。
【0046】
図2(A)は、OTPとして動作させる場合の動作表を示している。以下、OTPとして動作させる場合を、図2(A)を用いて説明する。
【0047】
OTP動作の場合における書き込みは、ホットエレクトロン注入により、電子をフローティングゲートに注入する。
【0048】
この場合に、コントロールゲートCGに6V、ドレインDに5V、ソースSに0Vを印加する。ドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、フローティングゲート型トランジスタT1の閾値は見かけ上、高くなる。
【0049】
なお、ここでは、書込み電圧は、コントロールゲートCGを6V、ドレインDを5V(CG=6V、D=5V)に設定したが、ホットエレクトロンが発生するために、飽和領域で動作をさせればよいので、この電圧に規定されない。例えば、コントロールゲートCGを5V、ドレインDを5V(CG=D=5V)でも良いし、ドレインDの電圧が、コントロールゲートCGの電圧より高くなっても、動作上は問題ない。
【0050】
次に、読み出しは、コントロールゲートCGに3V、ドレインDに1V、ソースSに0Vを印加すると、初期の閾値は1V程度なので、書き込みしないときはトランジスタT1はオン(論理“1”)、書き込みすると、電子が注入されて閾値が見かけ上5V程度になるので、オフ(論理“0”)となり、データが記憶される。
【0051】
図2(B)は、MTPとして動作させる場合の動作表を示している。以下、MTPとして動作させる場合を、図2(B)を用いて説明する。
【0052】
MTP動作における書き込みは、OTPの場合と同様である。
【0053】
消去の場合は、消去1と消去2の2ステップで行う。
消去1のステップでは、コントロールゲートCGに0V、ドレインDに8V、ソースSをopen(オープン)あるいは2V程度にバイアスして置く。この状態では、ドレインとフローティングゲート間に高電界が印加され、ファウラーノルトハイムのトンネル電流(Fauler-Nordheim:以下FNトンネル電流と略す)が流れ、フローティングゲートからドレインに電子が放出され、見かけ上、閾値が下がって見える。
【0054】
次に、消去2のステップとして、コントロールゲートCGに0あるいは1V、ドレインDに8V、ソースSを0Vとする。
【0055】
メモリセルが過消去されていれば、フローティングゲートが正に帯電しているため、ソースを0Vとすると、オン電流が流れる。ここで、ドレインを高電圧にしているので、弱いホットエレクトロンが発生し、書き込みが生じる。これを弱書き込み(ドレインストレス)と定義する。
【0056】
なお、図3は、図1に示すメモリセルのトランジスタT1の特性を示す図であり、VCG−ID特性を示している。図3において、初期値の特性Aの状態において、書き込みを行うと、書込み特性Bとなる。
【0057】
次に、消去1のステップを実行すると、過消去の特性Cとなる。その後に、消去2のステップを実行することにより、過消去の特性Cから初期値の特性Aの状態に向かって書き戻すことができる。
【0058】
図4に、弱書き込みの特性を示す。横軸にドレインストレスを印加した時間、縦軸に閾値を取ると、例えば、ゲート電圧CGを0Vにすると、ドレインストレスを印加することで、微小ではあるがドレイン近傍の高電界により高エネルギーを得たホットエレクトロンが発生し、その一部がフローティングゲート内に取り込まれて、弱書き込みとなり、最終的に初期状態に自己収束する。ここで、もし、ゲート電圧CGを1Vにすると、収束する閾値レベルは1V並行シフトした値に収束する。この特性を用いれば、もし、消去1で過消去したセルがあっても、消去2で、ある程度任意な正の閾値に、自己収束させることができ、過消去を対策できる。
【0059】
図5に、このセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態(中性状態)とすると、この系のトータルチャージはゼロということから、
(VCG−VFG)*C(FC)+(Vsub−VFG)*C(FB)+
(VD−VFG)*C(FD)+(VS−VFG)*C(FS)=0、
C(FC)+C(FB)+C(FD)+C(FS)=CT(トータル)
とすると、
VFG=VCG*C(FC)/CT+Vsub*C(FB)/CT+
VD*C(FD)/CT+VS*C(FS)/CT
ここで、C(FD)=C(FS)≒0、Vsub=VS=0 とすると、
VFG=VCG*C(FC)/{C(FC)+C(FB)}
ここで、C(FC)/{C(FC)+C(FB)}=α(カップリング比)
とすると、
VFG=αVCG となる。
通常、α≒0.6 に設定する。
【0060】
なお、前述のトランジスタのドレインとなる第1のn型拡散層はn型拡散層5が、前述の第2のn型拡散層はn型拡散層6がそれぞれ相当する。また、前述のゲート領域部は、第1のn型拡散層5と第2のn型拡散層6との間の領域が相当し、前述の第1のメタル配線はメタル配線12が、前述第2のメタル配線はメタル配線13がそれぞれ相当する。
【0061】
また、フローティングゲートへの電荷の蓄積時(書き込み時)において、前述の第1トランジスタのゲートに印加される第1の高電圧は、図2(A)に示すコントロールゲートCGの電圧“6”Vが相当し、前述のドレインDに印加する第2の電圧は、ドレインDの電圧“5”Vが相当する。また、前述の第1の消去手段において、ドレインDに印加される第3の電圧は、図2(B)に示すドレインDの電圧“8”Vが相当し、前述のソースSに印加される第4の電圧は、ソースSの電圧“2”Vが相当する。また、前述の第2の消去手段において、コントロールゲートCGに印加される第5の電圧は、図2(B)に示す、コントロールゲートCGの電圧“1”Vが相当する。
【0062】
そして、半導体基板表面上の第1の方向(図1上において上下方向)に、トランジスタを形成するトランジスタ形成部3を配置し、このトランジスタ形成部3は、上から順番に、トランジスタT1のドレインとなる第1のn型拡散層5と、チャネルを形成するゲート領域部4(第1の拡散層5と第2の拡散層6の中間の領域)と、トランジスタT1のソースとなる第2のn型拡散層6とが配置される。
【0063】
このトランジスタ形成部3の左側に、メタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタT1のドレイン(第1のn型拡散層5)とコンタクト10により接続される。
【0064】
トランジスタ形成部3の左側には、方形状のn型ウェル2が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がトランジスタT1のゲート領域部4(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0065】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクト16により接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりp型拡散層15と接続される。第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクト11により第2のn型拡散層6に接続される。
【0066】
このような構成により、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、OTPまたはMTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。
【0067】
なお、図1に示す第1の実施の形態では、メタル配線12を、トランジスタ形成部3の左側に配置したが、真上に配置したり、右側に配置することもできる。
【0068】
[第2の実施の形態]
図6は、本発明の第2の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図6に示す例は、本発明の不揮発性半導体メモリ素子(メモリセル)をマトリックスアレイ(メモリセルアレイ)に組み込んだ例であり、OTPの場合の例である。
【0069】
図6に示す例では、メモリアレイの構成としては、入出力I/Oを、IO−0〜IO−7の8ビット構成とし、メモリアレイは、列方向にnビットおよび行方向にmビットの単位のメモリセルブロック100−0〜100−7により構成されている。すなわち、メモリセルはM11−0〜M1n−0、M11−7〜M1n−7というように、列方向にnビットのアドレス単位でまとめて、メモリセルブロック100−0〜100−7までを構成する。なお、メモリセルのソースは全て共通接続される。
【0070】
行デコーダ200−1〜200−mは、それぞれアドレスデコーダ201、インバータ202およびレベルシフト回路203で構成される。レベルシフト回路203は、行デコーダ200−1〜200−nから出力される行選択信号を第1の信号電圧Vp1に変換する。レベルシフト回路203の出力はそれぞれワード線WL1〜WLmへの出力信号となる。
【0071】
OTPの場合は消去の必要が無いので、ワード線WL1〜WLmは行方向に共通に接続できる。例えば、ワード線WL1はメモリセルM11−0〜M1n−0、M11−7〜M1n−7全て共通に接続される。ワード線WLmについても同様である。
【0072】
列デコーダ300−1〜300−nも行デコーダと同様に、それぞれアドレスデコーダ301、インバータ302およびレベルシフト回路303で構成される。レベルシフト回路303は、列デコーダ300−1〜300−nから出力され列選択信号を第2の信号電圧Vp2に変換する。
【0073】
このレベルシフト回路303の出力はそれぞれ信号COL1〜COLnとなり、それぞれ、列選択トランジスタCG1−0〜CG1−7、・・・、CGn−0〜CGn−7のゲートに入力される。例えば、列デコーダ300−1の出力は、列選択トランジスタCG1−0〜CG1−7のゲート入力信号となる。
【0074】
メモリセルのドレインが接続されるビット線BIT1−0〜BIT1−7は列選択トランジスタCG1−0〜CG1−7を介して、それぞれデータ入力線D0〜D7に接続される。同様に、ビット線BITn−0〜BITn−7は列選択トランジスタCGn−0〜CGn−7を介して、それぞれデータ入力線D0〜D7に接続される。
【0075】
データ入力線D0〜D7には、書き込み入力データDin0〜Din7を受けて、書き込みデータ(例えば、書き込み電圧5V)を出力するデータ変換回路400、および読み出し時のメモリセルのデータを受けて、信号を増幅出力するセンスアンプ回路500−0〜500−7が接続される。
【0076】
次に動作を説明する。
書き込み時に、例えば、行デコーダ200−1及び列デコーダ300−1が選択されると、ワード線WL1及び信号COL1が選択され、それぞれ6V(第1の信号電圧Vp1)及び8V(第2の信号電圧Vp2)の電圧が印加される。また、このとき、書込みデータDin0〜Din7に対応して、データ変換回路400より、5V(第3の信号電圧Vp3)がデータ入力線D0〜D7に出力される。
【0077】
ここで、書き込みデータとして「Din0=Din2=Din4=Din6=“0”(データ書き込みする)」、「Din1=Din3=Din5=Din7=“1”(データ書き込みしない)」が入力されたとする。
【0078】
この場合、データ入出力線D0〜D7には、「D0=D2=D4=D6=5V」、「D1=D3=D5=D7=0V」、が出力され、信号COL1が選択されて8Vになっているので、ビット線BIT1−0、BIT1−2、BIT1−4、BIT1−6は5Vとなり、ビット線BIT1−1、BIT1−3、BIT1−5、BIT1−7は0Vとなり、メモリセルM11−0、M11−2、M11−4、M11−6には書き込みが行われ、メモリセルM11−1、M11−3、M11−5、M11−7は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
【0079】
読み出しは、選択されたメモリセルが消去状態(“1”;オン)であれば、メモリセルに電流が流れ、書き込み状態(“0”;オフ)であれば、電流が流れないので、それを、センスアンプ回路500により判定して、データDout0〜Dout7を出力する。
【0080】
このように、第2の実施の形態に示す不揮発性半導体メモリ装置の構成においては、図6に示すように、メモリセルはOTPとして構成され、このメモリセルが列方向に8分割され、列方向にnビットの幅を有する8個のメモリセルブロックで構成されるように配置される。
【0081】
そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。また、メモリセルアレイを構成する各メモリセルのトランジスタのソースはソース線S1により共通接続され、このソース線S1はGND(“0”V)に接続される。
【0082】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成すると共に、該行選択信号を第1の信号電圧Vp1に変換してワード線WL1〜WLmに印加する。
【0083】
列デコーダ300−1〜300−nは、メモリセルブロックにおける列方向のビット数nに対応して設けられるn個の列デコーダであり、各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0084】
また、各メモリセルブロックごとに、nビット単位の列選択トランジスタ(CG1−0〜CGn−0、・・・・、CG1−7〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号Vp2をゲート入力とし、各メモリセルブロックごとに1つのメモリセルのビット線を選択し、合計8ビット単位のメモリセルを選択する。
【0085】
この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込み行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の信号電圧Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0086】
このような構成により、本発明の不揮発性半導体メモリ素子を使用して、OTPを構成することができる。
【0087】
[第3の実施の形態]
図7は、本発明の第3の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図3に示す例は、MTPの例である。
【0088】
図7に示す不揮発性半導体メモリ装置が、図6に示す不揮発性半導体メモリ装置との構成上で異なる点は、行デコーダ200−1〜200−mを改良した点にある。また、ワード単位で消去を行うために、メモリセルのソースは、行毎に共通接続されており、共通ソースS1〜Smにより、各行ごとにソースが共通化される点が異なる。他の構成は図6に示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。
【0089】
図8は、図7に示す行デコーダ200−1〜200−mの構成を示す図である。
図8に示す行デコーダ200には、この行デコーダ200の動作モードを制御するための制御信号E1およびE2が入力される。
【0090】
また、この行デコーダ200において、221は行アドレスを受けて選択されるNAND回路、222はNAND回路221の出力を反転するインバータ、223は制御信号E2を反転するインバータ、224、225はトランファスイッチ、226はインバータ、227はレベルシフト回路、228はNOR回路である。
【0091】
図9は、図8に示す行デコーダの動作を説明するための動作表を示す図である。
例えば、図7に示す列デコーダ300−1が選択され(すなわち、COL1が選択され)、また、行デコーダ200−1が選択された場合を説明する。この場合、メモリセルM11−0〜M11−7が選択される。
【0092】
最初に、書き込み(書き込みモード)の場合について説明する。この場合、図9に示す動作表において、書き込みの場合は、制御信号E1およびE2が、「E1=E2=“0”」となる。アドレスデコーダが選択された場合は、NAND回路221の出力が“0”、インバータ222の出力は“1”、E2は“0”なので、トランファスイッチ224がオン、トランファスイッチ225がオフとなり、インバータ226の出力“0”、レベルシフト回路227の出力、すなわちワード線WL1の信号が第1の信号電圧Vp1(5V)となる。
【0093】
一方、制御信号E1が“0”なので、NOR回路228の出力信号SB1は“1”となり、メモリセルのソースS1は0Vとなる。
【0094】
この状態で選択されたメモリセルのドレインD(D0〜D7)に5Vが印加されるので、メモリセルは書き込みが起こる。非選択デコーダ200−mに繋がった非選択メモリセルは、ワード線WLmは0V、ソースSmはopen(オープン:開放)となるので、書き込みは起きない。
【0095】
次に、消去1のステップ(第1の消去モード)について説明する。
消去1のステップにおいては、制御信号E1およびE2を、「E1=E2=“1”」とする。アドレスデコーダが選択されると、NAND回路221出力は“0”、制御信号E2が“1”なので、トランファスイッチ224がオフ、トランファスイッチ225がオンとなり、インバータ226の出力が“1”、レベルシフト回路227の出力、すなわちワード線WL1が0Vとなる。また、「E1=“1”」なので、NOR回路228の出力は必ず“0”となるので、ソース線Smはopenとなる。この状態でドレインDが8Vとなるので、メモリセルが消去される。
【0096】
一方、非選択行に繋がった非選択セルに関しては、NAND回路221の出力が“1”となるので、ワード線WLmが、例えば3V、ソース線Smのスイッチ用トランジスタSBmへの信号が0Vなので、ソース線Smもopenとなる。ドレインDは8Vで有るが、ワード線WLmに印加されるゲート電圧が3Vと高いので、ドレイン−ゲート間の電界が緩和されて消去は起きない。これにより、選択された行のみが消去される。
【0097】
次に、消去2のステップ(第2の消去モード)について説明する。
消去2のステップの場合は、制御信号E1およびE2を、「E1=“0”、E2=“1”」とする。制御信号E2が“1”なので、アドレスデコーダの出力は反転されて、ワード線WL1は0Vとなる。また、制御信号E1は“0”なので、NOR回路228はNAND回路221の出力“0”を受けて、ソース線S1のスイッチ用トランジスタSB1への信号が“1”(SB1=“1”)、すなわちソース線S1が0Vとなり、選択されたメモリセルは自己収束する。
【0098】
一方、非選択デコーダ221は、出力が反転されて、ワード線WLmは、例えば3V、ソースSBmは“0”、ソースSmはopenとなり、自己収束は起こらない。
【0099】
読み出しの場合は、制御信号E1およびE2が、E1=E2=“0”となるので、選択されたワード線WL1に3V、ドレインDに1Vが印加され、メモリセルのデータにより、“1”あるいは“0”が読み出される。
【0100】
このように、第3の実施の形態に示す不揮発性半導体メモリ装置は、図7に示すように、メモリセルはMTPとして構成され、このメモリセルが列方向に8分割され、列方向にnビットの幅を有する8個のメモリセルブロックで構成されるように配置される。
【0101】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0102】
また、各行ごとに設けられるソース線S1〜Smにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタSB1〜SBmが設けられる。
【0103】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書込みおよび消去モード(消去1と消去2)に応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加するともに、スイッチ用トランジスタSB1〜SBmをオン・オフ制御する制御信号を出力する。
【0104】
列デコーダ300−1〜300−nは、メモリセルブロックにおける列方向のビット数nに対応して設けられるn個の列デコーダであり、各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0105】
また、各メモリセルブロックごとに、nビット単位の列選択トランジスタ(CG1−0〜CGn−0、・・・・、CG1−7〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号(第2の信号電圧Vp2)をゲート入力とし、各メモリセルブロックごとに1つのメモリセルのビット線を選択し、合計8ビット単位のメモリセルを選択する。
【0106】
この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0107】
このような構成により、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができる。
【0108】
[第4の実施の形態]
図10は、本発明の第4の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図であり、MTPの例である。
【0109】
図10に示す第4の実施の形態では、8ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に8ビット単位で分割されたメモリセルブロック101−1〜101−nで構成する。例えば、メモリセルブロック101−1は、列方向に8ビット、行方向にmビットのメモリセルM11−0〜M11−7、・・・、Mm1−0〜Mm1−7で構成される。
【0110】
また、ワード単位で消去を行うために、図7に示す不揮発性半導体メモリ装置と同様に、メモリセルのソースは、行毎に共通接続されており、共通ソース線S1〜Smまで同様に共通化される。行デコーダも図8に示す行デコーダ200と同じである。
【0111】
このように、第4の実施の形態の不揮発性半導体メモリ装置においては、図10に示すように、メモリセルはMTPとして構成され、メモリセルが各行ごとに列方向に1バイト単位で列選択される8ビット単位のメモリセルブロックで構成されるように配置される。
【0112】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0113】
また、各行ごとに設けられるソース線S1〜Smにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタ209−1〜209−mが設けられる。
【0114】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加するとともに、スイッチ用トランジスタ209−1〜209−mをオン・オフ制御する制御信号SB1〜SBmを出力する。
【0115】
列デコーダ300−1〜300−nは、メモリセルブロック101−1〜101−nごとに設けられる列デコーダであり、列方向に8ビット単位で1つのメモリセルブロックを選択する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0116】
また、各メモリセルブロックごとに、8ビット単位の列選択トランジスタ(CG1−0〜CG1−7、・・・・、CGn−0〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号COL1〜COLn(第2の信号電圧Vp2)をゲート入力とし、1つのメモリセルブロックのビット線を選択し、8ビット単位のメモリセルを選択する。
【0117】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0118】
これにより、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができると共に、メモリセルアレイを列方向に8ビット単位で分割して、8ビット単位でデータの書き込み及び読み出しを行うことができる。
【0119】
[第5の実施の形態]
図11は、本発明の第5の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図11に示す例は、図10に示す不揮発性半導体メモリ装置において、ソース線を2行ずつで共通にしたものである。このようにすると、レイアウト上で、無駄な空き領域がなくなる。
【0120】
行デコーダの回路を図12に示す。この図12に示す行デコーダ200Aは、図8の行デコーダ200に対して、制御信号E3Bを追加し、図8に示すインバータ226をNAND回路226Aに変更して、制御信号E3Bを入力する。
【0121】
図13に、図12に示す行デコーダの動作表を示す。図13に示す動作表が、図9に示す動作表と異なる点は、非選択セルの消去2のステップである。注目するところを太枠で囲ってある。
【0122】
図8に示す行デコーダの回路では、消去2のステップのとき、非選択のワード線WL2は3V、ソースSはopenになるが、図11に示すメモリセルアレイの構成にすると、ソース線S(1,2)が共通となり、動作表における信号S1,2となるので、信号SB2は“0”でトランジスタ209−2はオフとなるが、信号SB1が“1”なので、トランジスタ209−1がオンとなる。
【0123】
従って、共通のソース線S(1,2)に印加される信号S1,2が0Vとなり、ワード線WL2が3Vであると、ワード線WL2に繋がるメモリセルがオンとなってしまう。それを避けるために、制御信号E3Bを設け、消去2のときに“0”となるように設定すれば、NAND回路206の出力は“1”となり、201のデコーダ出力が非選択であっても、レベルシフト回路207のワード線WL2への出力信号は0Vとなり、非選択のメモリセルの電流は流れない。
【0124】
ここで、この状態では、消去2のステップ、すなわち、自己収束動作のときに、選択されたワード線WL1に繋がるメモリセルと、隣のワード線WL2に繋がる非選択メモリセルには、同時に、自己収束の電圧、すなわち、ドレインが5V、ゲートが0V、ソースが0Vとなり、消去されているセルには自己収束が起こる。もし、ワード線WL2に繋がるメモリセルが前の状態で、一度自己収束されていると、ここで、2回目の自己収束動作が起こるので、2回自己収束されることになる。
【0125】
しかしながら、図4に示す自己収束動作の特徴を見れば、自己収束の極限は、初期値に収束するので、過剰に自己収束動作が加わっても問題は無い。
【0126】
このように、第5の実施の形態に示す不揮発性半導体メモリ装置は、図11に示すように、メモリセルはMTPとして構成され、メモリセルが各行ごとに列方向に1バイト単位で列選択される8ビット単位のメモリセルブロックで構成されるように配置される。
【0127】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0128】
また、2行ごとに設けられるソース線S(1,2)〜S(m−1,m)により、2行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号(例えば、信号SB1)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)と、他方の行からオン・オフ信号(例えば、信号SB2)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第2のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−2)が共通に接続される。
【0129】
また、各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加する。また、行デコーダ200−1〜200−mは、2ずつで対をなしており、一方の行デコーダ(例えば、行デコーダ200−1)から第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)をオン・オフする制御信号(例えば、信号SB1)を出力する。また、他方の行デコーダ(例えば、行デコーダ200−2)から第2のスイッチ用トランジスタ(例えば、209−2)をオン・オフする制御信号(例えば、信号SB2)を出力する。
【0130】
列デコーダ300−1〜300−n(図10を参照)は、メモリセルブロック101−1〜101−nごとに設けられる列デコーダであり、列方向に8ビット単位で1つのメモリセルブロックを選択する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0131】
また、各メモリセルブロックごとに、8ビット単位の列選択トランジスタ(CG1−0〜CG1−7、・・・・、CGn−0〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号(第2の信号電圧Vp2)をゲート入力とし、1つのメモリセルブロックのメモリセルのビット線を選択し、8ビット単位のメモリセルを選択する。
【0132】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0133】
これにより、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができると共に、ソース線を2行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすことができる。
【0134】
なお、第2、第3、第4、および第5の実施の形態において、バイト単位の書込み、消去動作について説明を行ったが、バイト単位に限るものではない。
【0135】
例えば、図示しない、列デコーダ一括選択信号を列デコーダ300に入力して、列デコーダ300−1〜300−nを同時に選択するように設定すれば、1つのワード線に接続されるメモリセル、例えばM11−0〜M1n−7(n×8個)の全てが同時に、書込みあるいは消去できる。これにより、所謂、ページ単位での書込み、消去が可能となる。
【0136】
また、メモリアレイ(メモリセルブロック)の構成は、図6、図7に示す例では、列アドレス単位(nビット)でまとめて配置されているが、図10、図11に示す例では、I/Oビット数単位(ここではバイト単位)でまとめる構成としている。
どちらの方式を採用するかは、レイアウト上の配置の都合も考慮して、判断される。
【0137】
さらには、図10、図11に示す例では、入出力I/O単位として、バイト単位(8ビット)としているが、これは、ワード単位(16ビット)あるいはダブルワード単位(32ビット)、あるいはそれ以上のI/Oビット数で構成しても、主旨および効果は同一である。
【0138】
[第6の実施の形態]
図14は、本発明の第6の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図14に示す例は、図6に示すOTPのメモリセルのレイアウト配置の例を示したものである。すなわち、図1に示すメモリセルをアレイに配置したものである。
【0139】
図14において、ワード線(コントロールゲート)WL1、WL2、WL3・・・をメタル配線により図面上で左右方向(横方向)に通し、ソース線S1、S2を左右方向に通し、ビット線BIT1、BIT2、BIT3・・・を図面上で上下方向(縦方向)に通し、図1に示す不揮発性半導体メモリ(メモリセル)を、上下左右に対称型に配置し、n−wellを互いに共通にして、面積縮小を図っている。このようして、無駄な空きスペースをなくし、効率の良い配置としている。特性的にも、面積的にも最適な配置となる。このレイアウトは、図11に示すソース共通型の不揮発性半導体メモリ装置にも適用できる。
【0140】
このように、第6の実施の形態に示す不揮発性半導体メモリ装置においては、メモリセルとして、図1に示す本発明の不揮発性半導体メモリ素子(メモリセル)がOTPとして使用される。
【0141】
そして、このレイアウトで配置されるメモリセルは、例えば、図14において破線で囲った部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0142】
このトランジスタ形成部3の左側に、第1のメタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタのドレイン(第1のn型拡散層5)とコンタクトにより接続される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0143】
トランジスタ形成部3の左側に方形状のn型ウェル2を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がゲート領域部(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0144】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクトにより接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクトによりp型拡散層15と接続される。コントロールゲート配線19は、共通のワード線WL1に接続される。
【0145】
第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクトにより第2のn型拡散層6に接続される。この第2のメタル配線13は、共通のソース線S1に接続される。
【0146】
そして、各メモリセルの配置において、n型ウェル2を互いに共通にして左右に対称に配置される2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、第2のメタル配線13(ソース線S1)を互いに共通にして下方向に対称に配置される2つのメモリセルとの計4つのメモリセルを配置の基本単位として、この構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
【0147】
これにより、本発明の不揮発性半導体メモリ素子を使用して、OTPを構成することができると共に、レイアウト上で、無駄な空き領域をなくすことができる。
【0148】
なお、図14に示す第6の実施の形態では、メモリセル(ビット線BIT2とワード線WL1とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0149】
[第7の実施の形態]
図15は、本発明の第7の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図1に示す第1の実施の形態のメモリセルに対して、n−wellを省略して、さらに面積縮小効果を出したものである。
【0150】
図15(A)は平面図、図15(B)はB−B’に沿った断面図を示している。図15に示すメモリセルが、図1に示すメモリセルと構成上異なるのは、図1(A)に示すn−Well(n型ウェル)2を省略して、その代わり図15(B)に示すD−タイプ(Depletion−type)のチャネルインプラ21を設け、p型拡散層15をn型拡散層15´に変更した点である。すなわち、図1に示すトランジスタ形成部3内の、トランジスタT1のドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1の拡散層5と第2の拡散層6の中間の領域)と、第2のn型拡散層6の配置が同じであり、また、メタル配線12、13、コントロールゲート配線等についても同様である。また、図1(B)に示す等価回路も同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【0151】
このように、第7の実施の形態で示すメモリセルにおいては、n−wellを省略したため、キャパシタ14のゲート下にはD−タイプ(Depletion−type)のチャネルインプラ21を行い、効率よくカップリングを行えるようにしている。標準CMOSプロセスに対して、Dタイプのチャネルインプラが必要であるが、インプラ工程の追加なので、総工程に対して微増ですむため、プロセスの煩雑さの負荷にはならない。
【0152】
なお、第7の実施の形態において、前述のトランジスタのドレインとなる第1のn型拡散層はn型拡散層5が、前述の第2のn型拡散層はn型拡散層6が、第3のn型拡散層はn型拡散層15´がそれぞれ相当する。また、前述の第1のメタル配線はメタル配線12が、前述の第2のメタル配線はメタル配線13がそれぞれ相当する。
【0153】
そして、半導体基板表面上の第1の方向(図上において上下方向)に、トランジスタ形成部3を配置し、このトランジスタ形成部3は、上から順番に、トランジスタT1のドレインとなる第1のn型拡散層5と、トランジスタT1のチャネルを形成するゲート領域部(第1の拡散層5と第2の拡散層6の中間の領域)と、トランジスタT1のソースとなる第2のn型拡散層6とが配置される。
【0154】
このトランジスタ形成部3の左側に、メタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタのドレイン(第1のn型拡散層5)とコンタクトにより接続される。
【0155】
また、トランジスタ形成部3の左側に方形状のD−タイプ(Depletion−type)のチャネルインプラ21を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラ21の表面に対向し、かつ右端部側の領域がゲート領域部(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0156】
チャネルインプラ21の左側には、このチャネルインプラ21に隣接して、n型拡散層15´が左右方向に形成され、このn型拡散層15´とコントロールゲート配線19とがコンタクトにより接続される。コントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりn型拡散層15´と接続される。第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、このメタル配線13はコンタクト11により第2のn型拡散層6に接続される。
【0157】
このような構成により、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、OTPまたはMTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。さらに、図1に示すメモリセルに対して、n−wellを省略して、さらに面積縮小効果を出すことができる。
【0158】
なお、図15に示す第7の実施の形態では、メタル配線12を、トランジスタ形成部30の左側に配置したが、右側に配置することもできるし、真上に配置することもできる。。
【0159】
[第8の実施の形態]
図16は、本発明の第8の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図16に示す不揮発性半導体メモリ装置は、図15に示す不揮発性半導体メモリ素子(メモリセル)をアレイ上に配置したものである。
【0160】
図14に示す不揮発性半導体メモリ装置と同様にメモリセルを上下左右対称に配置し、n−wellを省略した分、面積縮小が図られている。
【0161】
このように、第8の実施の形態に示す不揮発性半導体メモリ装置においては、メモリセルは、例えば、図16において破線で囲った部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3に、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0162】
このトランジスタ形成部3の左側に、第1のメタル配線12が、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0163】
また、半導体基板上において、前記トランジスタ形成部3の左側に、図示しないD−タイプ(Depletion−type)のチャネルインプラ(図15(B)のチャネルインプラ21を参照)が、所定の幅と深さを持って左右方向に形成される。
【0164】
フローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部3のゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)に対向するように配置される。
【0165】
チャネルインプラの左側には、このチャネルインプラに隣接してn型拡散層15´が設けられる。また、コントロールゲート配線19が、フローティングゲート9に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線19はワード線WL1に接続される。また、第2のメタル配線13が、第2のn型拡散層6に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13は、第2のn型拡散層6とコンタクトにより接続される。この第2のメタル配線13は、ソース線S1に接続される。
【0166】
そして、メモリセルアレイの配置において、n型拡散層15´を共有するように2つのメモリセルを左右対称に配置し(図上で左側のメモリセル)、該左右に対称に配置された2つのメモリセルに対して、ソース線S1を共有するようにして、上下方向に2つのメモリセルを対称に配置し(図上で下側の2つのメモリセル)、これらの4つのメモリセルを基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
【0167】
このような構成により、2つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【0168】
なお、図16に示す第8の実施の形態では、メモリセル(ビット線BIT2とワード線WL1とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0169】
[第9の実施の形態]
図17は、本発明の第9の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図17のフローティングゲートの形状に対して、トランジスタチャネル部分の幅よりキャパシタ部分の幅を広くして、無駄な空間を削減して、さらに面積の縮小を図ったものである。
【0170】
すなわち、このレイアウトで配置されるメモリセルは、例えば、図17において破線で囲った部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0171】
このトランジスタ形成部3の左側に、第1のメタル配線12が、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0172】
また、半導体基板上において、前記トランジスタ形成部3の左側に、図示しないD−タイプ(Depletion−type)のチャネルインプラ(図15(B)のチャネルインプラ21を参照)が、所定の幅と深さを持って左右方向に形成される。
【0173】
フローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部3のゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)に対向するように配置される。また、このフローティングゲート9には、左端部の領域に方形状の面積拡張部9Aを備えており、この面積拡張部9Aによりキャパシタの容量を大きくするように構成されている。
【0174】
チャネルインプラの左側には、このチャネルインプラに隣接してn型拡散層15´が設けられる。また、コントロールゲート配線19が、フローティングゲート9に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線19はワード線WL1に接続される。また、第2のメタル配線13が、第2のn型拡散層6に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13は、第2のn型拡散層6とコンタクトにより接続される。この第2のメタル配線13は、ソース線S1に接続される。
【0175】
そして、メモリセルアレイの配置において、n型拡散層15´を共有するように2つのメモリセルを左右対称に配置し(図上で左側のメモリセル)、該左右に対称に配置された2つのメモリセルに対して、ソース線S1を共有するようにして、上下方向に2つのメモリセルを対称に配置し(図上で下側の2つのメモリセル)、これらの4つのメモリセルを構成に基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
【0176】
このような構成により、2つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【0177】
なお、図17に示す第9の実施の形態では、メモリセル(ビット線BIT2とワード線WL1とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0178】
[第10の実施の形態]
図18は、本発明の第10の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図7に示す不揮発性半導体メモリ装置の回路構成、および図10に示す不揮発性半導体メモリ装置の回路構成に対応したレイアウト配置例であり、例えば、ソース線S1がワード線WL1に対応して配置され、同様に、ソース線S2、S3、S4がワード線WL2、WL2、WL4に対応して配置される。すなわち、ソース線がワード線毎に独立した場合のレイアウトである。
【0179】
このレイアウトで配置されるメモリセルは、例えば、図18において破線で囲った部分Aのメモリセル(ワード線WL3とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが配置される。
【0180】
このトランジスタ形成部3の左側に、第1のメタル配線12が、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0181】
また、半導体基板上において、前記トランジスタ形成部3の左側に、図示しないD−タイプ(Depletion−type)のチャネルインプラ(図15(B)のチャネルインプラ21を参照)が、所定の幅と深さを持って左右方向に形成される。
【0182】
フローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域がチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部3のゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)に対向するように配置される。また、このフローティングゲート9には、左端部の領域に方形状の面積拡張部9Aを備えており、この面積拡張部9Aによりキャパシタの容量を大きくするように構成されている。
【0183】
チャネルインプラの左側には、このチャネルインプラに隣接してn型拡散層15´が設けられる。また、コントロールゲート配線19が、フローティングゲート9に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線19はワード線WL3に接続される。また、第2のメタル配線13が、第2のn型拡散層6に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13は、第2のn型拡散層6とコンタクトにより接続される。
【0184】
そして、メモリセルアレイの配置において、n型拡散層15´を共有するように2つのメモリセルを左右対称に配置し(図上で左側のメモリセル)、該左右に対称に配置された2つのメモリセルに対して上下方向に2つのメモリセルを対称に配置し(図上で上側のメモリセル)、これらの4つのメモリセルを単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置する。
【0185】
このような構成により、ソース線がワード線毎に独立した場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【0186】
なお、図18に示す第10の実施の形態では、メモリセル(ビット線BIT2とワード線WL3とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0187】
[第11の実施の形態]
【0188】
図19は、本発明の第11の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図6に示す第2の実施の形態の不揮発性半導体メモリ装置を変形した例である。
図19に示す不揮発性半導体メモリ装置が、図6に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図6に示す例では、メモリアレイを列方向にI/Oビット数(図の例では8ビット)に応じて8分割し、列方向にnビットの単位(アドレス単位)のメモリセルブロック100−0〜100−7を構成している。一方、図19に示す第11の実施の形態では、メモリセルアレイをI/Oビット数(図の例では8ビット)の単位で列方向に分割している。すなわち、メモリセルアレイに対して、8ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に8ビット単位(I/O単位)で分割されたメモリセルブロック101−1〜101−nで構成する。例えば、メモリセルブロック101−1は、列方向に8ビット、行方向にmビットのメモリセルM11−0〜M11−7、・・・、Mm1−0〜Mm1−7で構成される。
【0189】
このように、第11実施の形態の不揮発性半導体メモリ装置においては、メモリセルはMTPとして構成され、メモリセルが各行ごとに列方向に1バイト単位(I/Oビット数の単位)で列選択されるメモリセルブロックで構成されるように配置される。
【0190】
そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT1−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0191】
また、ソース線S1により、各行のメモリセルのトランジスタのソースが共通接続される。このソース線S1は、GND(“0”V)に接地される。
【0192】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加する。
【0193】
列デコーダ300−1〜300−nは、メモリセルブロック101−1〜101−nごとに設けられる列デコーダであり、列方向に8ビット単位で1つのメモリセルブロックを選択する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0194】
また、各メモリセルブロックごとに、8ビット単位の列選択トランジスタ(CG1−0〜CG1−7、・・・・、CGn−0〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号(第2の信号電圧Vp2)をゲート入力とし、1つのメモリセルブロックのビット線を選択し、8ビット単位のメモリセルを選択する。
【0195】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、当該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0196】
これにより、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができると共に、メモリセルアレイを列方向に8ビット単位で分割して、8ビット単位でデータの書き込み及び読み出しを行うことができる。
【0197】
なお、図19に示す例では、メモリセルアレイを列方向に、8ビット単位でn個に分割する例について説明したが、これに限られず、I/Oビット数の要求仕様に応じて、ワード単位(16ビットセル)あるいは、ダブルワード(32ビットセル)等の任意のビット数の単位で分割することができる。
【0198】
[第12の実施の形態]
図20は、本発明の第12の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図11に示す第5の実施の形態の不揮発性半導体メモリ装置を変形した例である。
【0199】
図20に示す不揮発性半導体メモリ装置が、図11に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図11に示す例では、メモリセルアレイを列方向にI/Oビット数(8ビット)の単位で分割してメモリセルブロックを構成している。一方、図20に示す例は、メモリアレイを列方向にI/Oビット数(図の例では8ビット)に応じて8分割し、列方向にnビットおよび行方向にmビットの単位のメモリセルブロック100−0〜100−7を構成している。すなわち、メモリセルはM11−0〜M1n−0、・・・・、M11−7〜M1n−7というように、列方向にnビットのアドレス単位でまとめて、メモリセルブロック100−0〜100−7までを構成する。
【0200】
列デコーダ300−1〜300−nは、各メモリセルブロック100−0〜100−7のアドレス幅nビットに対向して設けられるn個の列デコーダである。この列デコーダ300−1〜300−nは、それぞれアドレスデコーダ301、インバータ302およびレベルシフト回路303で構成される。レベルシフト回路303は、列デコーダ300−1〜300−nから出力され列選択信号を第2の信号電圧Vp2に変換する。
【0201】
列選択トランジスタCG1−0〜CGn−0、・・・、CG1−7〜CGn−7は、メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、第2のレベルシフト回路から出力される第2の信号電圧Vp2(信号COL1〜COLn)をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、合計8ビット(I/Oビット数)のメモリセルのビット線を選択する。
【0202】
行デコーダ200−1〜200−mの構成は、図11に示す行デコーダと同じ構成のもである。また、メモリセルブロックにおけるビット線BIT1−0〜BITn−7の接続方法、ワード線WL1〜WLmの接続方法、ソース線S(1,2)〜S(m−1,m)、スイッチ用トランジスタ209−1、209−2〜209−(m−1)、209−mの接続方法も図11に示す回路と同様である。
【0203】
すなわち、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT1−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0204】
また、2行ごとに設けられるソース線S(1,2)〜S(m−1,m)により、対となる2行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号(例えば、信号SB1)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)と、他方の行からオン・オフ信号(例えば、信号SB2)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第2のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−2)が共通に接続される。
【0205】
また、各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加する。また、行デコーダ200−1〜200−mは、2ずつで対をなしており、一方の行デコーダ(例えば、行デコーダ200−1)から第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)をオン・オフする制御信号(例えば、信号SB1)を出力する。
また、他方の行デコーダ(例えば、行デコーダ200−2)から第2のスイッチ用トランジスタ(例えば、209−2)をオン・オフする制御信号(例えば、信号SB2)を出力する。
【0206】
また、列選択トランジスタCG1−0〜CGn−0、・・・、CG1−7〜CGn−7により選択されたメモリセルブロックの合計8本のビット線は、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0207】
このように、第12の実施の形態に示す不揮発性半導体メモリ装置は、メモリセルはMTPとして構成され、列方向にnビットのアドレス単位でまとめて、メモリセルブロックを構成し、また、またソース線を2行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすように構成されている。
【0208】
[第13の実施の形態]
図21は、本発明の第13の実施の形態に係る不揮発性半導体メモリ装置(メモリセル)の構成を示す図である。図21に示すメモリセルが、図1に示すメモリセルと異なるところは、図1に示すコントロールゲートCG(19)に繋がるn型拡散層17及びコンタクト18を削除してn型ウェル2と切り離し、新たに、n型ウェル2に接続するためのn型拡散層23、n型ウェル2に所望の電圧CGWellを与えるメタル配線25と、n型拡散層23とメタル配線25を接続するコンタクト24を設けたことである。このn型拡散層23、コンタクト24及びメタル配線25はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図1に示すn型拡散層17、コンタクト18を削除することによる面積縮小効果が大きい。
【0209】
図21(A)に第13の実施の形態に係るメモリセルの平面図を示す。図21(B)には等価回路図、図21(C)には、図21(A)のA−A’に沿った断面図、図21(D)にはB−B’に沿った断面図、図21(E)にはE−E’に沿った断面図を示す。
【0210】
このメモリセルは、図21(B)の等価回路に示すように、トランジスタT1とキャパシタC1からなり、ドレインD、ソースS、コントロールゲートCG、フローティングゲートFGを有する。キャパシタC1は、コントロールゲートCGとフローティングゲートFGとの間のキャパシタである。
【0211】
構造的には、図1(A)〜(E)において、1はp型半導体基板、2はp型半導体基板1上に形成されたn型ウェル(n−well)、3はトランジスタ形成部、4はトランジスタT1を構成するフローティングゲート型トランジスタのチャネル形成部(ゲート領域部)、5はトランジスタT1のドレインとなるn型拡散層、6はトランジスタT1のソースとなるn型拡散層、9はトランジスタT1のフローティングゲートとなるポリシリコン層でキャパシタC1の一端となる。10はn型拡散層5とメタル配線12を接続するコンタクト、11はn型拡散層6とメタル配線13を接続するコンタクト、12はトランジスタT1のドレインDを引き出すためのメタル配線、13はトランジスタT1のソースSを引き出すためのメタル配線、14はキャパシタC1、15はp型拡散層であり、キャパシタC1の他端となる。
【0212】
16はp型拡散層15とコントロールゲート配線19を接続するコンタクト、23はn型ウェル2上に形成されたn型拡散層、24はn型拡散層23とn型ウェル2へ電圧を供給するメタル配線25とを接続するコンタクトである。19はコントロールゲート配線となるメタル配線、20は分離用絶縁酸化膜である。
【0213】
図22は、図21に示すメモリセルの動作を説明するための図である。以下、図22を参照して、その動作について説明する。
【0214】
図22(A)はOTPの場合、図22(B)はMTPの場合である。
図22(A)に示す動作表は図2(A)に示す動作表と同様のものであり、また、図22(B)に示す動作表は図2(B)に示す動作表と同様のものであり、メタル配線25を通して、n型ウェル2に印加する電圧CGWellを追加した点だけが異なる。このため、重複する説明は省略し、電圧CGWellについてだけ説明する。
【0215】
図22に示すように、メタル配線25に印加する電圧CGWellには、n型ウェル2とn型拡散層23とで形成されるダイオードが順方向にバイアスされないように、常に高い電圧に設定して置く。例えば、コントロールゲートCG19(キャパシタ14のp型拡散層側)の電圧よりCGWell25の電圧が高い場合は、キャパシタ14の反転層にバックバイアスが印加されるため、閾値がよりマイナスになり、多少効率が悪くなるが、微小であり、大きな問題とはならない。
【0216】
なお、図21に示す第13の実施の形態では、メタル配線12を、トランジスタ形成部3の左側に配置したが、右側に配置することもできる。
【0217】
なお、図21に示す第13の実施の形態の不揮発性半導体メモリ素子において、前述のトランジスタのドレインとなる第1のn型拡散層はn型拡散層5が、前述の第2のn型拡散層はn型拡散層6が、前述の第4のn型拡散層はn型拡散層23が、それぞれ相当する。また、前述のゲート領域部は、第1のn型拡散層5と第2のn型拡散層6との間の領域が相当する。前述の第1のメタル配線はメタル配線12が、前述の第2のメタル配線はメタル配線13が、前述の第3のメタル配線はメタル配線25が、それぞれ相当する。
【0218】
また、フローティングゲートへの電荷の蓄積時(書き込み時)において、前述の第1トランジスタのゲートに印加される第1の高電圧は、図22(A)に示すコントロールゲートCGの電圧“6”Vが相当し、前述のドレインDに印加する第2の電圧は、ドレインDの電圧“5”Vが相当する。また、前述の第1の消去手段において、ドレインDに印加される第3の電圧は、図22(B)に示すドレインDの電圧“8”Vが相当し、前述のソースSに印加される第4の電圧は、ソースSの電圧“2”Vが相当する。また、前述の第2の消去手段において、コントロールゲートCGに印加される第5の電圧は、図22(B)に示す、コントロールゲートCGの電圧“1”Vが相当する。
【0219】
そして、半導体基板表面上の第1の方向(図21上において上下方向)に、トランジスタを形成するトランジスタ形成部3を配置し、このトランジスタ形成部3は、上から順番に、トランジスタT1のドレインとなる第1のn型拡散層5と、チャネルを形成するゲート領域部4(第1の拡散層5と第2の拡散層6の中間の領域)と、トランジスタT1のソースとなる第2のn型拡散層6とが配置される。
【0220】
このトランジスタ形成部3の左側に、メタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタT1のドレイン(第1のn型拡散層5)とコンタクト10により接続される。
【0221】
トランジスタ形成部3の左側には、n型ウェル2が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がトランジスタT1のゲート領域部4(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0222】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクト16により接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりp型拡散層15と接続される。第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクト11により第2のn型拡散層6に接続される。
【0223】
また、p型拡散層15の上側、かつ第1のn型拡散層の左側の位置に、所定の幅と深さを持って第4のn型拡散層23を形成する。そして、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される第3のメタル配線25を設け、このメタル配線25と第4のn型拡散層23とをココンタクト24により接続する。このメタル配線25とn型拡散層23とにより、n型ウェル2に所望の電位を与える。
【0224】
このような構成により、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、OTPまたはMTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。さらには、n型ウェルに所定の電圧CGWellを与えるn型拡散層とメタル配線とを、空きスペースに配置することが出来、メモリセルの面積をより縮小することができる。
【0225】
[第14の実施の形態]
図23は、本発明の第14の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図23に示す例は、本発明の不揮発性半導体メモリ素子(メモリセル)をマトリックスアレイ(メモリセルアレイ)に組み込んだ例であり、OTPの場合の例である。
【0226】
図23に示す例では、メモリアレイの構成としては、入出力I/Oを、IO−0〜IO−7の8ビット構成とし、メモリアレイは、列方向にnビットおよび行方向にmビットの単位のメモリセルブロック100−0〜100−7により構成されている。
【0227】
すなわち、メモリセルをM11−0〜M1n−0、M11−7〜M1n−7というように、列方向にnビットのアドレス単位でまとめて、メモリセルブロック100−0〜100−7までを構成する。従って、m行×n列×8ビットのメモリ容量となる。
【0228】
行デコーダ200−1〜200−mはそれぞれアドレスデコーダ201、インバータ202およびレベルシフト回路203で構成される。また、レベルシフト回路203の出力はそれぞれワード線WL1〜WLmの信号となる。
【0229】
OTPは消去が無いので、ワード線は行方向に共通に接続できる。例えば、ワード線WL1はメモリセルM11−0〜M1n−0、M11−7〜M1n−7全て共通に接続される。ワード線WLmも同様である。
【0230】
列デコーダ300−1〜300−nも行デコーダと同様に、それぞれアドレスデコーダ301、インバータ302およびレベルシフト回路303で構成される。レベルシフト回路303は、列デコーダ300−1〜300−nから出力され列選択信号を第2の信号電圧Vp2に変換する。
【0231】
このレベルシフト回路303の出力はそれぞれ信号COL1〜COLnとなり、それぞれ、列選択トランジスタCG1−0〜CG1−7、・・・、CGn−0〜CGn−7のゲートに入力される。例えば、列デコーダ300−1の出力は、列選択トランジスタCG1−0〜CG1−7のゲート入力信号となる。
【0232】
メモリセルのドレインが接続されるビット線BIT1−0〜BIT1−7は列選択トランジスタCG1−0〜CG1−7を介して、それぞれデータ線D0〜D7に接続される。同様に、ビット線BITn−0〜BITn−7は列選択トランジスタCGn−0〜CGn−7を介して、それぞれデータ線D0〜D7に接続される。
【0233】
データ線D0〜D7には、書き込み入力データDin0〜Din7を受けて、書き込みデータ(書き込み電圧5V)を出力するデータ変換回路400、および読み出し時のメモリセルのデータを受けて、信号を増幅出力する読み出し出力回路となるセンスアンプ回路500−1〜500−7が接続される。
【0234】
次に動作を説明する。
書き込み時に、例えば、行デコーダ200−1及び列デコーダ300−1が選択されると、ワード線WL1及び信号COL1が選択され、それぞれ6V(第1の信号電圧VP1)及び8V(第2の信号電圧VP2)の電圧が印加される。また、このとき、書込みデータDin0〜Din7に対応して、データ変換回路400より、書込み電圧5V(第3の信号電圧VP3)がデータ入出力線D0〜D7に出力される。
【0235】
ここで、書き込みデータとして「Din0=Din2=Din4=Din6=“0”データ(書き込みする)」、「Din1=Din3=Din5=Din7=“1”データ(書き込みしない)」が入力されたとする。
【0236】
この場合、データ線には、「D0=D2=D4=D6=5V」、「D1=D3=D5=D7=0V」が出力され、信号COL1が選択されて8Vになっているので、ビット線の信号電圧は、「BIT1−0=BIT1−2=BIT1−4=BIT1−6=5V」、「BIT1−1=BIT1−3=BIT1−5=BIT1−7=0V」となり、メモリセルM11−0、M11−2、M11−4、M11−6には書き込みが行われ、メモリセルM11−1、M11−3、M11−5、M11−7は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
【0237】
読み出しは、選択されたメモリセルが消去状態(“1”;オン)であれば、メモリセルに電流が流れ、書き込み状態(“0”;オフ)であれば、電流が流れないので、それを、センスアンプ回路500で増幅判定して、データDout0〜Dout7を出力する。なお、この回路はOTPであり、通常はメモリセルのデータの消去は行わないが、メモリセルを消去する必要が生じた場合は、選択されたコントロールゲートWLを0V、選択された列デコーダを介してドレインに8Vを印加すれば良い。
【0238】
なお、図25(A)に、上述した書き込み動作における動作表を示している。図に示すように、メタル配線25に印加する電圧CGWellを常にコントロールゲートCG(ワード線)の電圧と等しいか、それ以上に設定する。
【0239】
なお、図23に示す第15の実施の形態に係る不揮発性半導体メモリ素子においては、前述の第1のレベルシフト回路はレベルシフト回路203が、前述の第2のレベルシフト回路はレベルシフト回路303が、それぞれ相当する。
【0240】
そして、第15の実施の形態の不揮発性半導体メモリ装置では、その構成として、列アドレスnビット(n≧1)と、ioビット(io≧1)の入出力I/Oビット数、例えば、8ビットとを基に、メモリセルアレイを列方向に列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロック100−0〜100−7が配置される。
【0241】
そして、各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線BIT1−0〜BITbn−7と、各行ごとに設けられるワード線であって、メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線とWL1〜WLmと、各メモリセルのトランジスタのソースが共通接続されるソース線Sと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダ200−1〜200−mと、各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路203と、メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダ300−1〜300−nと、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路303と、メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、第2のレベルシフト回路303から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタCG1−0〜CGn−7と、列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線D0〜D7と、I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線を通してトランジスタのドレインに印加する第3の電圧信号Vp3を出力するデータ変換回路400と、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路500と、を有して構成される。
【0242】
これにより、図21に示す不揮発性半導体メモリ素子を使用して、OTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。さらに、n型ウェル2に所望の電圧CGWellを与えるn型拡散層23とメタル配線25とを、空きスペースに配置することができ、メモリセルの面積をより縮小することができる。
【0243】
以上、本発明の第14の実施の形態として、図21に示す不揮発性半導体メモリ素子を用いてOTPを構成する場合の例について説明したが、これに限定されず、他の構成のOTPや、MTPを構成することができる。
【0244】
例えば、図7に示す第3の実施の形態や、図20に示す第12の実施の形態と同様に、メモリセルアレイを列方向にnビットのアドレス単位でまとめたMTPを構成することができる。また、図10に示す第4の実施の形態と同様に、メモリセルアレイを列方向にI/Oビット単位(例えば、8ビット)でまとめたMTPを構成することができる。さらには、図19に示す第11の実施の形態と同様に、メモリセルアレイを列方向にI/Oビット単位(例えば、8ビット)でまとめたOTPを構成することができる。
【0245】
図25(B)には、図21に示す不揮発性半導体メモリ素子により、OTPおよびMTPを構成する場合の動作表を示している。
【0246】
[第15の実施の形態]
図24は、本発明の第15の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイのレイアウト配置を示している。
【0247】
図24に示すメモリセルアレイのレイアウトは、図21に示す不揮発性半導体メモリ素子(メモリセル)をアレイ状に配置したものであり、このメモリセルは、前述のようにn型ウェル2に接続するためのn型拡散層23、N−Wellに所定の電圧CGWellを与えるメタル配線25と、n型拡散層23とメタル配線25を接続するコンタクト24を有している。
【0248】
そして、図24に示すメモリセルアレイでは、ワード線WL1,WL2,WL3,・・・、およびソース線S1(S1,S2),S1(S3,S4),・・・を横に通し、ビット線BIT1、BIT2、BIT3・・・を縦に通し、また、メタル配線25を縦に通している。そして、図21のメモリセルユニットを、メタル配線25を中心にして左右に対称に配置し、ソース線S1を中心にして上下対称に配置し、また、n型ウェル2を互いに共通にして、面積縮小を図っている。このn型ウェル2は、2列のメモリセル(例えば、ビット線BIT1およびビット線BIT2にドレインが接続される2列のメモリセル)ごとに共有されるn型ウェルであり、このn型ウェル2は、n型ウェル2の複数個所に形成されたn型拡散層23とコンタクト24によりメタル配線25に接続される。
【0249】
そして、このレイアウトで配置されるメモリセルは、例えば、図24において破線で囲まれた部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0250】
このトランジスタ形成部3の左側に、第1のメタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタのドレイン(第1のn型拡散層5)とコンタクト10により接続される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0251】
方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がゲート領域部(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0252】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクト16により接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりp型拡散層15と接続される。コントロールゲート配線19は、共通のワード線WL1に接続される。
【0253】
第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクト11により第2のn型拡散層6に接続される。この第2のメタル配線13は、共通のソース線S1に接続される。
【0254】
また、p型拡散層15の上側、かつ第1のn型拡散層5の左側の位置に、所定の幅と深さを持って第4のn型拡散層23が形成され、第3のメタル配線25は、第1のメタル配線12と平行に半導体基板表面から所定の距離を隔て上下方向に配置される。この第3のメタル配線25に、コンタクト24により、第4のn型拡散層23が接続される。
【0255】
そして、図24に示す不揮発性半導体メモリ装置では、n型ウェル2を互いに共通にして、メタル配線25を中心にして左右に対称に配置される2つのメモリセル(BIT1,WL1、およびBIT2,WL1により選択される2つのメモリセル)と、該左右に対称に配置された2つのメモリセルに対して、共通のソース線S1を互いに共通にして下方向に対称に配置される2つのメモリセル(BIT1,WL2、およびBIT2,WL2により選択される2つのメモリセル)と、の計4つのメモリセルを配置の基本単位にする。
【0256】
そして、この配置の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
【0257】
これにより、図21に示す不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
【0258】
以上説明したように、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置においては、標準ロジックのCMOSプロセスで不揮発性メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【0259】
以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【0260】
1…p型半導体基板、2…n型ウェル(n−well)、3…トランジスタ形成部、4…トランジスのチャネル形成部(ゲート領域部)、5…n型拡散層(第1のn型拡散層)、6…n型拡散層(第2のn型拡散層)、9…フローティングゲート、9A…面積拡張部、10、11…コンタクト、12…メタル配線(第1のメタル配線)、13…メタル配線(第2のメタル配線)、14…キャパシタ、15…p型拡散層、15´・・・n型拡散層(第3のn型拡散層)、19…コントロールゲート配線、21…D−タイプ(Depletion−type)のチャネルインプラ、23・・・n型拡散層(第4のn型拡散層)、24・・・コンタクト、25・・・メタル配線(第3のメタル配線)、100−0〜100−7…メモリセルブロック、101−1〜101−n…メモリセルブロック、200、200A、200−1〜200−m…行デコーダ、201…アドレスデコーダ、202…インバータ、203…レベルシフト回路(第1のレベルシフト回路)、300−1〜300−n…列デコーダ、301…アドレスデコーダ、302…インバータ、303…レベルシフト回路(第2のレベルシフト回路)、209−1、209−2、209−m…スイッチ用トランジスタ、220…行デコーダ、400…データ変換回路、500…センスアンプ回路、CG1−0〜CG1−7、CGn−0〜CGn−7…列選択トランジスタ、D0−D7…データ入出力線
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に関し、特に、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)、および該不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置(メモリセルアレイ)に関する。
【背景技術】
【0002】
EPROM(Electrically Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、EPROMの代表的な用途としては、中容量のマスクROMマイコン内のマスクROMの置き換えとして使われている。また、EPROMは、紫外線で消去可能であり複数回書き換えが出来るが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去は出来ないが安価な不揮発性メモリとして、OTP(One Time Programmable ROM)が普及してきた。さらに、近年では、システムLSIや、論理ICの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(EmbeddedMemory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Kビット程度の小規模の不揮発性メモリも必要になってきている。
【0003】
しかしながら、不揮発性メモリは2層ポリシリコンあるいは3層ポリシリコンを用いたセル構造が一般的で、製造工程は標準CMOSロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを1チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格(コスト)が上る問題が生じていた。
【0004】
この問題を解決するひとつの手段として、1層ポリシリコンを用いたEEPROM(Electrically Erasable Programmable Read Only Memory)が提案されている(例えば、特許文献1を参照)。この1層ポリシリコンEEPROMを用いれば、従来の2層ポリシリコンプロセスより製造工程を削減できる。また、フローティングゲート型ではなく、キャパシタの酸化膜に高電圧を印加してゲート破壊させて記憶させる、アンチフューズ型の標準CMOSプロセスのOTPも出始めている。
【0005】
しかしながら、1層ポリシリコンEEPROMでは、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準CMOSプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
【0006】
また、アンチフューズ型のOTPは、ゲート破壊を100%起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平10−289959号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
前述の如く、従来の1層ポリシリコンを用いたEEPROMにおいては、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準CMOSプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
また、アンチフューズ型のOTPは、ゲート破壊を100%起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
【0009】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、1層ポリシリコンを用いたOTP、MTP(Multi Time Programmable ROM)を提供できる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
【0010】
また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0011】
本発明は上記課題を解決するためになされたものであり、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、を備えることを特徴とする。
【0012】
また、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えることを特徴とする。
【0013】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はOTP(One Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、を特徴とする。
【0014】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第1の消去手段として、前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、前記第1の消去手段の実行後に行われる第2の消去手段として、前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、を備えることを特徴とする。
【0015】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、OTP(One Time Programmable ROM)として、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0016】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、OTP(One Time Programmable ROM)として、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、ioビット(io≧1)の入出力I/Oビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0017】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入する第1の工程と、前記第1の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第2の工程と、が実行されるように構成されたことを特徴とする。
【0018】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される列選択信号Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0019】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、2ビットの書き込み制御信号E1、E2を制御入力とし、前記制御信号E1、E2の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0020】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ioビット(io≧1)の入出力I/Oビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0021】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、2ビットの書き込み制御信号E1、E2を制御入力とし、前記制御信号E1、E2の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0022】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0023】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0024】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ioビット(io≧1)の入出力I/Oビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0025】
また、本発明の不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、を備えることを特徴とする。
【0026】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルとの計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【0027】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置される2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【0028】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置され前記2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【0029】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして2つの前記メモリセルを左右対称に配置し、該左右に対称に配置された2つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの4つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置すること、を特徴とする。
【0030】
また、本発明の不揮発性半導体メモリ素子は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるn型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、前記n型ウェルに所望の電位を与えるためのn型拡散層であって、前記n型ウェルの表面上において、前記p型拡散層の上側、かつ前記第1のn型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第4のn型拡散層と、前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第4のn型拡散層にコンタクトにより接続される第3のメタル配線と、を備えることを特徴とする。
【0031】
また、本発明の不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子は、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、OTP(One Time Programmable ROM)として構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、を特徴とする。
【0032】
また、本発明の不揮発性半導体メモリ素子は、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第1の消去手段として、前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、前記第1の消去手段の実行後に行われる第2の消去手段として、前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、を備えることを特徴とする。
【0033】
また、本発明の不揮発性半導体メモリ素子は、前記第3のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたことを特徴とする。
【0034】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備えることを特徴とする。
【0035】
また、本発明の不揮発性半導体メモリ装置は、半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前述のn型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記各メモリセルの配置において、前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルと、の計4つのメモリセルを配置の基本単位として、前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、を特徴とする。
【発明の効果】
【0036】
本発明の不揮発性半導体メモリ素子および不揮発性半導体メモリ装置においては、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、1層ポリシリコン構成のOTP(One Time Programmable ROM)、およびMTP(Multi Time Programmable ROM)を提供できる。
【0037】
また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。このため、メモリセルおよびメモリセルアレイの面積を最小限にすることができる。
【図面の簡単な説明】
【0038】
【図1】本発明の第1の実施形態に係る不揮発性半導体メモリ素子の構成図である。
【図2】図1に示すメモリセルの動作を説明するための図である。
【図3】図1に示すメモリセルのトランジスタT1の特性を示す図である。
【図4】ドレインストレスによる閾値の自己収束特性を示す図である。
【図5】メモリセルのカップリング系の等価回路を示す図である。
【図6】本発明の第2の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図7】本発明の第3の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。
【図8】図7に示す行デコーダの構成を示す図である。
【図9】図8に示す行デコーダの動作表を示す図である。
【図10】本発明の第4の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図11】本発明の第5の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図12】図11に示す行デコーダの構成を示す図である。
【図13】図12に示す行デコーダの動作表を示す図である。
【図14】本発明の第6の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図15】本発明の第7の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。
【図16】本発明の第8の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図17】本発明の第9の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図18】本発明の第10の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図19】本発明の第11の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図20】本発明の第12の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図21】本発明の第13の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。
【図22】図21に示すメモリセルの動作を説明するための図である。
【図23】本発明の第14の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図24】本発明の第15の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図25】図23に示すメモリセルアレイの動作表を示す図である。
【発明を実施するための形態】
【0039】
以下、本発明の実施の形態を添付図面を参照して説明する。
[第1の実施の形態]
図1は、本発明の第1の実施形態に係る不揮発性半導体メモリ素子の構成図である。なお、以下の説明において、「不揮発性半導体メモリ素子」のことを、単に「メモリセル」と呼ぶことがある。
【0040】
図1(A)に、メモリセルの平面図を示す。図1(B)には等価回路図、図1(C)には図1(A)のA−A’に沿った断面図、図1(D)にはB−B’に沿った断面図を示す。
【0041】
このメモリセルは、図1(B)の等価回路に示すように、トランジスタT1と、キャパシタC1からなり、ドレインD、ソースS、コントロールゲートCG、フローティングゲートFGを有する。C1は、コントロールゲートCGとフローティングゲートFGとの間のキャパシタである。
【0042】
構造的には、図1(A)〜(D)において、1はp型半導体基板、2はp型半導体基板1上に形成されたn型ウェル(以下n−well)、3はトランジスタ形成部、4はトランジスタT1を構成するフローティングゲート型トランジスタのチャネル形成部(ゲート領域部)、5はトランジスタT1のn型拡散層、6はトランジスタT1のソースとなるn型拡散層、9はトランジスタT1のフローティングゲートとなるポリシリコン層でキャパシタC1の一端となる。10は拡散層5とメタル配線12を接続するコンタクト、11は拡散層6とメタル配線13を接続するコンタクト、12はトランジスタT1のドレインDを引き出すためのメタル配線、13はトランジスタT1のソースSを引き出すためのメタル配線、14はキャパシタC1、15はp型拡散層であり、キャパシタC1の他端となる。
16はp型拡散層15とコントロールゲート配線19を接続するコンタクト、17はn型ウェル2上に形成されたn型拡散層、18はn型拡散層17とコントロールゲート配線19とを接続するコンタクト、19はコントロールゲート配線となるメタル配線、20は分離用絶縁酸化膜である。
【0043】
このメモリセルの特徴は、図に示すように、トランジスタT1のn型拡散層5、およびトランジスタT1のソースとなるn型拡散層6等を含むトランジスタ形成部3を縦方向(図面上において上下方向)に配置する。また、ビット線となる、メモリセルのドレインのメタル配線12も縦方向に配置し、コントロールゲート配線19となるメタル配線を横方向(図面上において左右方向)に配置し、さらに、面積の大きくなるキャパシタC1(2、9、14、15,16等で構成される)をコンパクトに配置して、メモリセルの面積を最小限にしたことである。
【0044】
図2は、図1に示すメモリセルの動作を説明するための図である。以下、図2を参照してその動作について説明する。
【0045】
動作としては、OTPとして用いる場合と、複数回書き込み、消去を行うことが出来る、MTPとして用いる場合とがあり、場合分けして説明する。
【0046】
図2(A)は、OTPとして動作させる場合の動作表を示している。以下、OTPとして動作させる場合を、図2(A)を用いて説明する。
【0047】
OTP動作の場合における書き込みは、ホットエレクトロン注入により、電子をフローティングゲートに注入する。
【0048】
この場合に、コントロールゲートCGに6V、ドレインDに5V、ソースSに0Vを印加する。ドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、フローティングゲート型トランジスタT1の閾値は見かけ上、高くなる。
【0049】
なお、ここでは、書込み電圧は、コントロールゲートCGを6V、ドレインDを5V(CG=6V、D=5V)に設定したが、ホットエレクトロンが発生するために、飽和領域で動作をさせればよいので、この電圧に規定されない。例えば、コントロールゲートCGを5V、ドレインDを5V(CG=D=5V)でも良いし、ドレインDの電圧が、コントロールゲートCGの電圧より高くなっても、動作上は問題ない。
【0050】
次に、読み出しは、コントロールゲートCGに3V、ドレインDに1V、ソースSに0Vを印加すると、初期の閾値は1V程度なので、書き込みしないときはトランジスタT1はオン(論理“1”)、書き込みすると、電子が注入されて閾値が見かけ上5V程度になるので、オフ(論理“0”)となり、データが記憶される。
【0051】
図2(B)は、MTPとして動作させる場合の動作表を示している。以下、MTPとして動作させる場合を、図2(B)を用いて説明する。
【0052】
MTP動作における書き込みは、OTPの場合と同様である。
【0053】
消去の場合は、消去1と消去2の2ステップで行う。
消去1のステップでは、コントロールゲートCGに0V、ドレインDに8V、ソースSをopen(オープン)あるいは2V程度にバイアスして置く。この状態では、ドレインとフローティングゲート間に高電界が印加され、ファウラーノルトハイムのトンネル電流(Fauler-Nordheim:以下FNトンネル電流と略す)が流れ、フローティングゲートからドレインに電子が放出され、見かけ上、閾値が下がって見える。
【0054】
次に、消去2のステップとして、コントロールゲートCGに0あるいは1V、ドレインDに8V、ソースSを0Vとする。
【0055】
メモリセルが過消去されていれば、フローティングゲートが正に帯電しているため、ソースを0Vとすると、オン電流が流れる。ここで、ドレインを高電圧にしているので、弱いホットエレクトロンが発生し、書き込みが生じる。これを弱書き込み(ドレインストレス)と定義する。
【0056】
なお、図3は、図1に示すメモリセルのトランジスタT1の特性を示す図であり、VCG−ID特性を示している。図3において、初期値の特性Aの状態において、書き込みを行うと、書込み特性Bとなる。
【0057】
次に、消去1のステップを実行すると、過消去の特性Cとなる。その後に、消去2のステップを実行することにより、過消去の特性Cから初期値の特性Aの状態に向かって書き戻すことができる。
【0058】
図4に、弱書き込みの特性を示す。横軸にドレインストレスを印加した時間、縦軸に閾値を取ると、例えば、ゲート電圧CGを0Vにすると、ドレインストレスを印加することで、微小ではあるがドレイン近傍の高電界により高エネルギーを得たホットエレクトロンが発生し、その一部がフローティングゲート内に取り込まれて、弱書き込みとなり、最終的に初期状態に自己収束する。ここで、もし、ゲート電圧CGを1Vにすると、収束する閾値レベルは1V並行シフトした値に収束する。この特性を用いれば、もし、消去1で過消去したセルがあっても、消去2で、ある程度任意な正の閾値に、自己収束させることができ、過消去を対策できる。
【0059】
図5に、このセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態(中性状態)とすると、この系のトータルチャージはゼロということから、
(VCG−VFG)*C(FC)+(Vsub−VFG)*C(FB)+
(VD−VFG)*C(FD)+(VS−VFG)*C(FS)=0、
C(FC)+C(FB)+C(FD)+C(FS)=CT(トータル)
とすると、
VFG=VCG*C(FC)/CT+Vsub*C(FB)/CT+
VD*C(FD)/CT+VS*C(FS)/CT
ここで、C(FD)=C(FS)≒0、Vsub=VS=0 とすると、
VFG=VCG*C(FC)/{C(FC)+C(FB)}
ここで、C(FC)/{C(FC)+C(FB)}=α(カップリング比)
とすると、
VFG=αVCG となる。
通常、α≒0.6 に設定する。
【0060】
なお、前述のトランジスタのドレインとなる第1のn型拡散層はn型拡散層5が、前述の第2のn型拡散層はn型拡散層6がそれぞれ相当する。また、前述のゲート領域部は、第1のn型拡散層5と第2のn型拡散層6との間の領域が相当し、前述の第1のメタル配線はメタル配線12が、前述第2のメタル配線はメタル配線13がそれぞれ相当する。
【0061】
また、フローティングゲートへの電荷の蓄積時(書き込み時)において、前述の第1トランジスタのゲートに印加される第1の高電圧は、図2(A)に示すコントロールゲートCGの電圧“6”Vが相当し、前述のドレインDに印加する第2の電圧は、ドレインDの電圧“5”Vが相当する。また、前述の第1の消去手段において、ドレインDに印加される第3の電圧は、図2(B)に示すドレインDの電圧“8”Vが相当し、前述のソースSに印加される第4の電圧は、ソースSの電圧“2”Vが相当する。また、前述の第2の消去手段において、コントロールゲートCGに印加される第5の電圧は、図2(B)に示す、コントロールゲートCGの電圧“1”Vが相当する。
【0062】
そして、半導体基板表面上の第1の方向(図1上において上下方向)に、トランジスタを形成するトランジスタ形成部3を配置し、このトランジスタ形成部3は、上から順番に、トランジスタT1のドレインとなる第1のn型拡散層5と、チャネルを形成するゲート領域部4(第1の拡散層5と第2の拡散層6の中間の領域)と、トランジスタT1のソースとなる第2のn型拡散層6とが配置される。
【0063】
このトランジスタ形成部3の左側に、メタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタT1のドレイン(第1のn型拡散層5)とコンタクト10により接続される。
【0064】
トランジスタ形成部3の左側には、方形状のn型ウェル2が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がトランジスタT1のゲート領域部4(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0065】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクト16により接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりp型拡散層15と接続される。第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクト11により第2のn型拡散層6に接続される。
【0066】
このような構成により、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、OTPまたはMTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。
【0067】
なお、図1に示す第1の実施の形態では、メタル配線12を、トランジスタ形成部3の左側に配置したが、真上に配置したり、右側に配置することもできる。
【0068】
[第2の実施の形態]
図6は、本発明の第2の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図6に示す例は、本発明の不揮発性半導体メモリ素子(メモリセル)をマトリックスアレイ(メモリセルアレイ)に組み込んだ例であり、OTPの場合の例である。
【0069】
図6に示す例では、メモリアレイの構成としては、入出力I/Oを、IO−0〜IO−7の8ビット構成とし、メモリアレイは、列方向にnビットおよび行方向にmビットの単位のメモリセルブロック100−0〜100−7により構成されている。すなわち、メモリセルはM11−0〜M1n−0、M11−7〜M1n−7というように、列方向にnビットのアドレス単位でまとめて、メモリセルブロック100−0〜100−7までを構成する。なお、メモリセルのソースは全て共通接続される。
【0070】
行デコーダ200−1〜200−mは、それぞれアドレスデコーダ201、インバータ202およびレベルシフト回路203で構成される。レベルシフト回路203は、行デコーダ200−1〜200−nから出力される行選択信号を第1の信号電圧Vp1に変換する。レベルシフト回路203の出力はそれぞれワード線WL1〜WLmへの出力信号となる。
【0071】
OTPの場合は消去の必要が無いので、ワード線WL1〜WLmは行方向に共通に接続できる。例えば、ワード線WL1はメモリセルM11−0〜M1n−0、M11−7〜M1n−7全て共通に接続される。ワード線WLmについても同様である。
【0072】
列デコーダ300−1〜300−nも行デコーダと同様に、それぞれアドレスデコーダ301、インバータ302およびレベルシフト回路303で構成される。レベルシフト回路303は、列デコーダ300−1〜300−nから出力され列選択信号を第2の信号電圧Vp2に変換する。
【0073】
このレベルシフト回路303の出力はそれぞれ信号COL1〜COLnとなり、それぞれ、列選択トランジスタCG1−0〜CG1−7、・・・、CGn−0〜CGn−7のゲートに入力される。例えば、列デコーダ300−1の出力は、列選択トランジスタCG1−0〜CG1−7のゲート入力信号となる。
【0074】
メモリセルのドレインが接続されるビット線BIT1−0〜BIT1−7は列選択トランジスタCG1−0〜CG1−7を介して、それぞれデータ入力線D0〜D7に接続される。同様に、ビット線BITn−0〜BITn−7は列選択トランジスタCGn−0〜CGn−7を介して、それぞれデータ入力線D0〜D7に接続される。
【0075】
データ入力線D0〜D7には、書き込み入力データDin0〜Din7を受けて、書き込みデータ(例えば、書き込み電圧5V)を出力するデータ変換回路400、および読み出し時のメモリセルのデータを受けて、信号を増幅出力するセンスアンプ回路500−0〜500−7が接続される。
【0076】
次に動作を説明する。
書き込み時に、例えば、行デコーダ200−1及び列デコーダ300−1が選択されると、ワード線WL1及び信号COL1が選択され、それぞれ6V(第1の信号電圧Vp1)及び8V(第2の信号電圧Vp2)の電圧が印加される。また、このとき、書込みデータDin0〜Din7に対応して、データ変換回路400より、5V(第3の信号電圧Vp3)がデータ入力線D0〜D7に出力される。
【0077】
ここで、書き込みデータとして「Din0=Din2=Din4=Din6=“0”(データ書き込みする)」、「Din1=Din3=Din5=Din7=“1”(データ書き込みしない)」が入力されたとする。
【0078】
この場合、データ入出力線D0〜D7には、「D0=D2=D4=D6=5V」、「D1=D3=D5=D7=0V」、が出力され、信号COL1が選択されて8Vになっているので、ビット線BIT1−0、BIT1−2、BIT1−4、BIT1−6は5Vとなり、ビット線BIT1−1、BIT1−3、BIT1−5、BIT1−7は0Vとなり、メモリセルM11−0、M11−2、M11−4、M11−6には書き込みが行われ、メモリセルM11−1、M11−3、M11−5、M11−7は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
【0079】
読み出しは、選択されたメモリセルが消去状態(“1”;オン)であれば、メモリセルに電流が流れ、書き込み状態(“0”;オフ)であれば、電流が流れないので、それを、センスアンプ回路500により判定して、データDout0〜Dout7を出力する。
【0080】
このように、第2の実施の形態に示す不揮発性半導体メモリ装置の構成においては、図6に示すように、メモリセルはOTPとして構成され、このメモリセルが列方向に8分割され、列方向にnビットの幅を有する8個のメモリセルブロックで構成されるように配置される。
【0081】
そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。また、メモリセルアレイを構成する各メモリセルのトランジスタのソースはソース線S1により共通接続され、このソース線S1はGND(“0”V)に接続される。
【0082】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成すると共に、該行選択信号を第1の信号電圧Vp1に変換してワード線WL1〜WLmに印加する。
【0083】
列デコーダ300−1〜300−nは、メモリセルブロックにおける列方向のビット数nに対応して設けられるn個の列デコーダであり、各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0084】
また、各メモリセルブロックごとに、nビット単位の列選択トランジスタ(CG1−0〜CGn−0、・・・・、CG1−7〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号Vp2をゲート入力とし、各メモリセルブロックごとに1つのメモリセルのビット線を選択し、合計8ビット単位のメモリセルを選択する。
【0085】
この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込み行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の信号電圧Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0086】
このような構成により、本発明の不揮発性半導体メモリ素子を使用して、OTPを構成することができる。
【0087】
[第3の実施の形態]
図7は、本発明の第3の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図3に示す例は、MTPの例である。
【0088】
図7に示す不揮発性半導体メモリ装置が、図6に示す不揮発性半導体メモリ装置との構成上で異なる点は、行デコーダ200−1〜200−mを改良した点にある。また、ワード単位で消去を行うために、メモリセルのソースは、行毎に共通接続されており、共通ソースS1〜Smにより、各行ごとにソースが共通化される点が異なる。他の構成は図6に示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。
【0089】
図8は、図7に示す行デコーダ200−1〜200−mの構成を示す図である。
図8に示す行デコーダ200には、この行デコーダ200の動作モードを制御するための制御信号E1およびE2が入力される。
【0090】
また、この行デコーダ200において、221は行アドレスを受けて選択されるNAND回路、222はNAND回路221の出力を反転するインバータ、223は制御信号E2を反転するインバータ、224、225はトランファスイッチ、226はインバータ、227はレベルシフト回路、228はNOR回路である。
【0091】
図9は、図8に示す行デコーダの動作を説明するための動作表を示す図である。
例えば、図7に示す列デコーダ300−1が選択され(すなわち、COL1が選択され)、また、行デコーダ200−1が選択された場合を説明する。この場合、メモリセルM11−0〜M11−7が選択される。
【0092】
最初に、書き込み(書き込みモード)の場合について説明する。この場合、図9に示す動作表において、書き込みの場合は、制御信号E1およびE2が、「E1=E2=“0”」となる。アドレスデコーダが選択された場合は、NAND回路221の出力が“0”、インバータ222の出力は“1”、E2は“0”なので、トランファスイッチ224がオン、トランファスイッチ225がオフとなり、インバータ226の出力“0”、レベルシフト回路227の出力、すなわちワード線WL1の信号が第1の信号電圧Vp1(5V)となる。
【0093】
一方、制御信号E1が“0”なので、NOR回路228の出力信号SB1は“1”となり、メモリセルのソースS1は0Vとなる。
【0094】
この状態で選択されたメモリセルのドレインD(D0〜D7)に5Vが印加されるので、メモリセルは書き込みが起こる。非選択デコーダ200−mに繋がった非選択メモリセルは、ワード線WLmは0V、ソースSmはopen(オープン:開放)となるので、書き込みは起きない。
【0095】
次に、消去1のステップ(第1の消去モード)について説明する。
消去1のステップにおいては、制御信号E1およびE2を、「E1=E2=“1”」とする。アドレスデコーダが選択されると、NAND回路221出力は“0”、制御信号E2が“1”なので、トランファスイッチ224がオフ、トランファスイッチ225がオンとなり、インバータ226の出力が“1”、レベルシフト回路227の出力、すなわちワード線WL1が0Vとなる。また、「E1=“1”」なので、NOR回路228の出力は必ず“0”となるので、ソース線Smはopenとなる。この状態でドレインDが8Vとなるので、メモリセルが消去される。
【0096】
一方、非選択行に繋がった非選択セルに関しては、NAND回路221の出力が“1”となるので、ワード線WLmが、例えば3V、ソース線Smのスイッチ用トランジスタSBmへの信号が0Vなので、ソース線Smもopenとなる。ドレインDは8Vで有るが、ワード線WLmに印加されるゲート電圧が3Vと高いので、ドレイン−ゲート間の電界が緩和されて消去は起きない。これにより、選択された行のみが消去される。
【0097】
次に、消去2のステップ(第2の消去モード)について説明する。
消去2のステップの場合は、制御信号E1およびE2を、「E1=“0”、E2=“1”」とする。制御信号E2が“1”なので、アドレスデコーダの出力は反転されて、ワード線WL1は0Vとなる。また、制御信号E1は“0”なので、NOR回路228はNAND回路221の出力“0”を受けて、ソース線S1のスイッチ用トランジスタSB1への信号が“1”(SB1=“1”)、すなわちソース線S1が0Vとなり、選択されたメモリセルは自己収束する。
【0098】
一方、非選択デコーダ221は、出力が反転されて、ワード線WLmは、例えば3V、ソースSBmは“0”、ソースSmはopenとなり、自己収束は起こらない。
【0099】
読み出しの場合は、制御信号E1およびE2が、E1=E2=“0”となるので、選択されたワード線WL1に3V、ドレインDに1Vが印加され、メモリセルのデータにより、“1”あるいは“0”が読み出される。
【0100】
このように、第3の実施の形態に示す不揮発性半導体メモリ装置は、図7に示すように、メモリセルはMTPとして構成され、このメモリセルが列方向に8分割され、列方向にnビットの幅を有する8個のメモリセルブロックで構成されるように配置される。
【0101】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0102】
また、各行ごとに設けられるソース線S1〜Smにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタSB1〜SBmが設けられる。
【0103】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書込みおよび消去モード(消去1と消去2)に応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加するともに、スイッチ用トランジスタSB1〜SBmをオン・オフ制御する制御信号を出力する。
【0104】
列デコーダ300−1〜300−nは、メモリセルブロックにおける列方向のビット数nに対応して設けられるn個の列デコーダであり、各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0105】
また、各メモリセルブロックごとに、nビット単位の列選択トランジスタ(CG1−0〜CGn−0、・・・・、CG1−7〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号(第2の信号電圧Vp2)をゲート入力とし、各メモリセルブロックごとに1つのメモリセルのビット線を選択し、合計8ビット単位のメモリセルを選択する。
【0106】
この列選択トランジスタにより選択されたメモリセルは、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0107】
このような構成により、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができる。
【0108】
[第4の実施の形態]
図10は、本発明の第4の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図であり、MTPの例である。
【0109】
図10に示す第4の実施の形態では、8ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に8ビット単位で分割されたメモリセルブロック101−1〜101−nで構成する。例えば、メモリセルブロック101−1は、列方向に8ビット、行方向にmビットのメモリセルM11−0〜M11−7、・・・、Mm1−0〜Mm1−7で構成される。
【0110】
また、ワード単位で消去を行うために、図7に示す不揮発性半導体メモリ装置と同様に、メモリセルのソースは、行毎に共通接続されており、共通ソース線S1〜Smまで同様に共通化される。行デコーダも図8に示す行デコーダ200と同じである。
【0111】
このように、第4の実施の形態の不揮発性半導体メモリ装置においては、図10に示すように、メモリセルはMTPとして構成され、メモリセルが各行ごとに列方向に1バイト単位で列選択される8ビット単位のメモリセルブロックで構成されるように配置される。
【0112】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0113】
また、各行ごとに設けられるソース線S1〜Smにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタ209−1〜209−mが設けられる。
【0114】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加するとともに、スイッチ用トランジスタ209−1〜209−mをオン・オフ制御する制御信号SB1〜SBmを出力する。
【0115】
列デコーダ300−1〜300−nは、メモリセルブロック101−1〜101−nごとに設けられる列デコーダであり、列方向に8ビット単位で1つのメモリセルブロックを選択する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0116】
また、各メモリセルブロックごとに、8ビット単位の列選択トランジスタ(CG1−0〜CG1−7、・・・・、CGn−0〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号COL1〜COLn(第2の信号電圧Vp2)をゲート入力とし、1つのメモリセルブロックのビット線を選択し、8ビット単位のメモリセルを選択する。
【0117】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0118】
これにより、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができると共に、メモリセルアレイを列方向に8ビット単位で分割して、8ビット単位でデータの書き込み及び読み出しを行うことができる。
【0119】
[第5の実施の形態]
図11は、本発明の第5の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図11に示す例は、図10に示す不揮発性半導体メモリ装置において、ソース線を2行ずつで共通にしたものである。このようにすると、レイアウト上で、無駄な空き領域がなくなる。
【0120】
行デコーダの回路を図12に示す。この図12に示す行デコーダ200Aは、図8の行デコーダ200に対して、制御信号E3Bを追加し、図8に示すインバータ226をNAND回路226Aに変更して、制御信号E3Bを入力する。
【0121】
図13に、図12に示す行デコーダの動作表を示す。図13に示す動作表が、図9に示す動作表と異なる点は、非選択セルの消去2のステップである。注目するところを太枠で囲ってある。
【0122】
図8に示す行デコーダの回路では、消去2のステップのとき、非選択のワード線WL2は3V、ソースSはopenになるが、図11に示すメモリセルアレイの構成にすると、ソース線S(1,2)が共通となり、動作表における信号S1,2となるので、信号SB2は“0”でトランジスタ209−2はオフとなるが、信号SB1が“1”なので、トランジスタ209−1がオンとなる。
【0123】
従って、共通のソース線S(1,2)に印加される信号S1,2が0Vとなり、ワード線WL2が3Vであると、ワード線WL2に繋がるメモリセルがオンとなってしまう。それを避けるために、制御信号E3Bを設け、消去2のときに“0”となるように設定すれば、NAND回路206の出力は“1”となり、201のデコーダ出力が非選択であっても、レベルシフト回路207のワード線WL2への出力信号は0Vとなり、非選択のメモリセルの電流は流れない。
【0124】
ここで、この状態では、消去2のステップ、すなわち、自己収束動作のときに、選択されたワード線WL1に繋がるメモリセルと、隣のワード線WL2に繋がる非選択メモリセルには、同時に、自己収束の電圧、すなわち、ドレインが5V、ゲートが0V、ソースが0Vとなり、消去されているセルには自己収束が起こる。もし、ワード線WL2に繋がるメモリセルが前の状態で、一度自己収束されていると、ここで、2回目の自己収束動作が起こるので、2回自己収束されることになる。
【0125】
しかしながら、図4に示す自己収束動作の特徴を見れば、自己収束の極限は、初期値に収束するので、過剰に自己収束動作が加わっても問題は無い。
【0126】
このように、第5の実施の形態に示す不揮発性半導体メモリ装置は、図11に示すように、メモリセルはMTPとして構成され、メモリセルが各行ごとに列方向に1バイト単位で列選択される8ビット単位のメモリセルブロックで構成されるように配置される。
【0127】
また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0128】
また、2行ごとに設けられるソース線S(1,2)〜S(m−1,m)により、2行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号(例えば、信号SB1)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)と、他方の行からオン・オフ信号(例えば、信号SB2)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第2のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−2)が共通に接続される。
【0129】
また、各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加する。また、行デコーダ200−1〜200−mは、2ずつで対をなしており、一方の行デコーダ(例えば、行デコーダ200−1)から第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)をオン・オフする制御信号(例えば、信号SB1)を出力する。また、他方の行デコーダ(例えば、行デコーダ200−2)から第2のスイッチ用トランジスタ(例えば、209−2)をオン・オフする制御信号(例えば、信号SB2)を出力する。
【0130】
列デコーダ300−1〜300−n(図10を参照)は、メモリセルブロック101−1〜101−nごとに設けられる列デコーダであり、列方向に8ビット単位で1つのメモリセルブロックを選択する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0131】
また、各メモリセルブロックごとに、8ビット単位の列選択トランジスタ(CG1−0〜CG1−7、・・・・、CGn−0〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号(第2の信号電圧Vp2)をゲート入力とし、1つのメモリセルブロックのメモリセルのビット線を選択し、8ビット単位のメモリセルを選択する。
【0132】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0133】
これにより、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができると共に、ソース線を2行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすことができる。
【0134】
なお、第2、第3、第4、および第5の実施の形態において、バイト単位の書込み、消去動作について説明を行ったが、バイト単位に限るものではない。
【0135】
例えば、図示しない、列デコーダ一括選択信号を列デコーダ300に入力して、列デコーダ300−1〜300−nを同時に選択するように設定すれば、1つのワード線に接続されるメモリセル、例えばM11−0〜M1n−7(n×8個)の全てが同時に、書込みあるいは消去できる。これにより、所謂、ページ単位での書込み、消去が可能となる。
【0136】
また、メモリアレイ(メモリセルブロック)の構成は、図6、図7に示す例では、列アドレス単位(nビット)でまとめて配置されているが、図10、図11に示す例では、I/Oビット数単位(ここではバイト単位)でまとめる構成としている。
どちらの方式を採用するかは、レイアウト上の配置の都合も考慮して、判断される。
【0137】
さらには、図10、図11に示す例では、入出力I/O単位として、バイト単位(8ビット)としているが、これは、ワード単位(16ビット)あるいはダブルワード単位(32ビット)、あるいはそれ以上のI/Oビット数で構成しても、主旨および効果は同一である。
【0138】
[第6の実施の形態]
図14は、本発明の第6の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図14に示す例は、図6に示すOTPのメモリセルのレイアウト配置の例を示したものである。すなわち、図1に示すメモリセルをアレイに配置したものである。
【0139】
図14において、ワード線(コントロールゲート)WL1、WL2、WL3・・・をメタル配線により図面上で左右方向(横方向)に通し、ソース線S1、S2を左右方向に通し、ビット線BIT1、BIT2、BIT3・・・を図面上で上下方向(縦方向)に通し、図1に示す不揮発性半導体メモリ(メモリセル)を、上下左右に対称型に配置し、n−wellを互いに共通にして、面積縮小を図っている。このようして、無駄な空きスペースをなくし、効率の良い配置としている。特性的にも、面積的にも最適な配置となる。このレイアウトは、図11に示すソース共通型の不揮発性半導体メモリ装置にも適用できる。
【0140】
このように、第6の実施の形態に示す不揮発性半導体メモリ装置においては、メモリセルとして、図1に示す本発明の不揮発性半導体メモリ素子(メモリセル)がOTPとして使用される。
【0141】
そして、このレイアウトで配置されるメモリセルは、例えば、図14において破線で囲った部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0142】
このトランジスタ形成部3の左側に、第1のメタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタのドレイン(第1のn型拡散層5)とコンタクトにより接続される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0143】
トランジスタ形成部3の左側に方形状のn型ウェル2を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がゲート領域部(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0144】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクトにより接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクトによりp型拡散層15と接続される。コントロールゲート配線19は、共通のワード線WL1に接続される。
【0145】
第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクトにより第2のn型拡散層6に接続される。この第2のメタル配線13は、共通のソース線S1に接続される。
【0146】
そして、各メモリセルの配置において、n型ウェル2を互いに共通にして左右に対称に配置される2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、第2のメタル配線13(ソース線S1)を互いに共通にして下方向に対称に配置される2つのメモリセルとの計4つのメモリセルを配置の基本単位として、この構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
【0147】
これにより、本発明の不揮発性半導体メモリ素子を使用して、OTPを構成することができると共に、レイアウト上で、無駄な空き領域をなくすことができる。
【0148】
なお、図14に示す第6の実施の形態では、メモリセル(ビット線BIT2とワード線WL1とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0149】
[第7の実施の形態]
図15は、本発明の第7の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図1に示す第1の実施の形態のメモリセルに対して、n−wellを省略して、さらに面積縮小効果を出したものである。
【0150】
図15(A)は平面図、図15(B)はB−B’に沿った断面図を示している。図15に示すメモリセルが、図1に示すメモリセルと構成上異なるのは、図1(A)に示すn−Well(n型ウェル)2を省略して、その代わり図15(B)に示すD−タイプ(Depletion−type)のチャネルインプラ21を設け、p型拡散層15をn型拡散層15´に変更した点である。すなわち、図1に示すトランジスタ形成部3内の、トランジスタT1のドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1の拡散層5と第2の拡散層6の中間の領域)と、第2のn型拡散層6の配置が同じであり、また、メタル配線12、13、コントロールゲート配線等についても同様である。また、図1(B)に示す等価回路も同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【0151】
このように、第7の実施の形態で示すメモリセルにおいては、n−wellを省略したため、キャパシタ14のゲート下にはD−タイプ(Depletion−type)のチャネルインプラ21を行い、効率よくカップリングを行えるようにしている。標準CMOSプロセスに対して、Dタイプのチャネルインプラが必要であるが、インプラ工程の追加なので、総工程に対して微増ですむため、プロセスの煩雑さの負荷にはならない。
【0152】
なお、第7の実施の形態において、前述のトランジスタのドレインとなる第1のn型拡散層はn型拡散層5が、前述の第2のn型拡散層はn型拡散層6が、第3のn型拡散層はn型拡散層15´がそれぞれ相当する。また、前述の第1のメタル配線はメタル配線12が、前述の第2のメタル配線はメタル配線13がそれぞれ相当する。
【0153】
そして、半導体基板表面上の第1の方向(図上において上下方向)に、トランジスタ形成部3を配置し、このトランジスタ形成部3は、上から順番に、トランジスタT1のドレインとなる第1のn型拡散層5と、トランジスタT1のチャネルを形成するゲート領域部(第1の拡散層5と第2の拡散層6の中間の領域)と、トランジスタT1のソースとなる第2のn型拡散層6とが配置される。
【0154】
このトランジスタ形成部3の左側に、メタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタのドレイン(第1のn型拡散層5)とコンタクトにより接続される。
【0155】
また、トランジスタ形成部3の左側に方形状のD−タイプ(Depletion−type)のチャネルインプラ21を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラ21の表面に対向し、かつ右端部側の領域がゲート領域部(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0156】
チャネルインプラ21の左側には、このチャネルインプラ21に隣接して、n型拡散層15´が左右方向に形成され、このn型拡散層15´とコントロールゲート配線19とがコンタクトにより接続される。コントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりn型拡散層15´と接続される。第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、このメタル配線13はコンタクト11により第2のn型拡散層6に接続される。
【0157】
このような構成により、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、OTPまたはMTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。さらに、図1に示すメモリセルに対して、n−wellを省略して、さらに面積縮小効果を出すことができる。
【0158】
なお、図15に示す第7の実施の形態では、メタル配線12を、トランジスタ形成部30の左側に配置したが、右側に配置することもできるし、真上に配置することもできる。。
【0159】
[第8の実施の形態]
図16は、本発明の第8の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図16に示す不揮発性半導体メモリ装置は、図15に示す不揮発性半導体メモリ素子(メモリセル)をアレイ上に配置したものである。
【0160】
図14に示す不揮発性半導体メモリ装置と同様にメモリセルを上下左右対称に配置し、n−wellを省略した分、面積縮小が図られている。
【0161】
このように、第8の実施の形態に示す不揮発性半導体メモリ装置においては、メモリセルは、例えば、図16において破線で囲った部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3に、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0162】
このトランジスタ形成部3の左側に、第1のメタル配線12が、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0163】
また、半導体基板上において、前記トランジスタ形成部3の左側に、図示しないD−タイプ(Depletion−type)のチャネルインプラ(図15(B)のチャネルインプラ21を参照)が、所定の幅と深さを持って左右方向に形成される。
【0164】
フローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部3のゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)に対向するように配置される。
【0165】
チャネルインプラの左側には、このチャネルインプラに隣接してn型拡散層15´が設けられる。また、コントロールゲート配線19が、フローティングゲート9に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線19はワード線WL1に接続される。また、第2のメタル配線13が、第2のn型拡散層6に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13は、第2のn型拡散層6とコンタクトにより接続される。この第2のメタル配線13は、ソース線S1に接続される。
【0166】
そして、メモリセルアレイの配置において、n型拡散層15´を共有するように2つのメモリセルを左右対称に配置し(図上で左側のメモリセル)、該左右に対称に配置された2つのメモリセルに対して、ソース線S1を共有するようにして、上下方向に2つのメモリセルを対称に配置し(図上で下側の2つのメモリセル)、これらの4つのメモリセルを基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
【0167】
このような構成により、2つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【0168】
なお、図16に示す第8の実施の形態では、メモリセル(ビット線BIT2とワード線WL1とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0169】
[第9の実施の形態]
図17は、本発明の第9の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図17のフローティングゲートの形状に対して、トランジスタチャネル部分の幅よりキャパシタ部分の幅を広くして、無駄な空間を削減して、さらに面積の縮小を図ったものである。
【0170】
すなわち、このレイアウトで配置されるメモリセルは、例えば、図17において破線で囲った部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0171】
このトランジスタ形成部3の左側に、第1のメタル配線12が、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0172】
また、半導体基板上において、前記トランジスタ形成部3の左側に、図示しないD−タイプ(Depletion−type)のチャネルインプラ(図15(B)のチャネルインプラ21を参照)が、所定の幅と深さを持って左右方向に形成される。
【0173】
フローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部3のゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)に対向するように配置される。また、このフローティングゲート9には、左端部の領域に方形状の面積拡張部9Aを備えており、この面積拡張部9Aによりキャパシタの容量を大きくするように構成されている。
【0174】
チャネルインプラの左側には、このチャネルインプラに隣接してn型拡散層15´が設けられる。また、コントロールゲート配線19が、フローティングゲート9に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線19はワード線WL1に接続される。また、第2のメタル配線13が、第2のn型拡散層6に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13は、第2のn型拡散層6とコンタクトにより接続される。この第2のメタル配線13は、ソース線S1に接続される。
【0175】
そして、メモリセルアレイの配置において、n型拡散層15´を共有するように2つのメモリセルを左右対称に配置し(図上で左側のメモリセル)、該左右に対称に配置された2つのメモリセルに対して、ソース線S1を共有するようにして、上下方向に2つのメモリセルを対称に配置し(図上で下側の2つのメモリセル)、これらの4つのメモリセルを構成に基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
【0176】
このような構成により、2つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【0177】
なお、図17に示す第9の実施の形態では、メモリセル(ビット線BIT2とワード線WL1とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0178】
[第10の実施の形態]
図18は、本発明の第10の実施の形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図7に示す不揮発性半導体メモリ装置の回路構成、および図10に示す不揮発性半導体メモリ装置の回路構成に対応したレイアウト配置例であり、例えば、ソース線S1がワード線WL1に対応して配置され、同様に、ソース線S2、S3、S4がワード線WL2、WL2、WL4に対応して配置される。すなわち、ソース線がワード線毎に独立した場合のレイアウトである。
【0179】
このレイアウトで配置されるメモリセルは、例えば、図18において破線で囲った部分Aのメモリセル(ワード線WL3とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが配置される。
【0180】
このトランジスタ形成部3の左側に、第1のメタル配線12が、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0181】
また、半導体基板上において、前記トランジスタ形成部3の左側に、図示しないD−タイプ(Depletion−type)のチャネルインプラ(図15(B)のチャネルインプラ21を参照)が、所定の幅と深さを持って左右方向に形成される。
【0182】
フローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域がチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部3のゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)に対向するように配置される。また、このフローティングゲート9には、左端部の領域に方形状の面積拡張部9Aを備えており、この面積拡張部9Aによりキャパシタの容量を大きくするように構成されている。
【0183】
チャネルインプラの左側には、このチャネルインプラに隣接してn型拡散層15´が設けられる。また、コントロールゲート配線19が、フローティングゲート9に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線19はワード線WL3に接続される。また、第2のメタル配線13が、第2のn型拡散層6に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13は、第2のn型拡散層6とコンタクトにより接続される。
【0184】
そして、メモリセルアレイの配置において、n型拡散層15´を共有するように2つのメモリセルを左右対称に配置し(図上で左側のメモリセル)、該左右に対称に配置された2つのメモリセルに対して上下方向に2つのメモリセルを対称に配置し(図上で上側のメモリセル)、これらの4つのメモリセルを単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置する。
【0185】
このような構成により、ソース線がワード線毎に独立した場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
【0186】
なお、図18に示す第10の実施の形態では、メモリセル(ビット線BIT2とワード線WL3とで選択されるメモリセル)において、メタル配線12は、トランジスタ形成部3の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線12の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
【0187】
[第11の実施の形態]
【0188】
図19は、本発明の第11の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図6に示す第2の実施の形態の不揮発性半導体メモリ装置を変形した例である。
図19に示す不揮発性半導体メモリ装置が、図6に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図6に示す例では、メモリアレイを列方向にI/Oビット数(図の例では8ビット)に応じて8分割し、列方向にnビットの単位(アドレス単位)のメモリセルブロック100−0〜100−7を構成している。一方、図19に示す第11の実施の形態では、メモリセルアレイをI/Oビット数(図の例では8ビット)の単位で列方向に分割している。すなわち、メモリセルアレイに対して、8ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に8ビット単位(I/O単位)で分割されたメモリセルブロック101−1〜101−nで構成する。例えば、メモリセルブロック101−1は、列方向に8ビット、行方向にmビットのメモリセルM11−0〜M11−7、・・・、Mm1−0〜Mm1−7で構成される。
【0189】
このように、第11実施の形態の不揮発性半導体メモリ装置においては、メモリセルはMTPとして構成され、メモリセルが各行ごとに列方向に1バイト単位(I/Oビット数の単位)で列選択されるメモリセルブロックで構成されるように配置される。
【0190】
そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT1−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0191】
また、ソース線S1により、各行のメモリセルのトランジスタのソースが共通接続される。このソース線S1は、GND(“0”V)に接地される。
【0192】
各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加する。
【0193】
列デコーダ300−1〜300−nは、メモリセルブロック101−1〜101−nごとに設けられる列デコーダであり、列方向に8ビット単位で1つのメモリセルブロックを選択する。第2のレベルシフト回路303は、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換して出力する。
【0194】
また、各メモリセルブロックごとに、8ビット単位の列選択トランジスタ(CG1−0〜CG1−7、・・・・、CGn−0〜CGn−7)が設けられ、この列選択トランジスタは、第2のレベルシフト回路から出力される列選択信号(第2の信号電圧Vp2)をゲート入力とし、1つのメモリセルブロックのビット線を選択し、8ビット単位のメモリセルを選択する。
【0195】
この列選択トランジスタにより選択されたメモリセルブロックのビット線は、当該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0196】
これにより、本発明の不揮発性半導体メモリ素子を使用して、MTPを構成することができると共に、メモリセルアレイを列方向に8ビット単位で分割して、8ビット単位でデータの書き込み及び読み出しを行うことができる。
【0197】
なお、図19に示す例では、メモリセルアレイを列方向に、8ビット単位でn個に分割する例について説明したが、これに限られず、I/Oビット数の要求仕様に応じて、ワード単位(16ビットセル)あるいは、ダブルワード(32ビットセル)等の任意のビット数の単位で分割することができる。
【0198】
[第12の実施の形態]
図20は、本発明の第12の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図11に示す第5の実施の形態の不揮発性半導体メモリ装置を変形した例である。
【0199】
図20に示す不揮発性半導体メモリ装置が、図11に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図11に示す例では、メモリセルアレイを列方向にI/Oビット数(8ビット)の単位で分割してメモリセルブロックを構成している。一方、図20に示す例は、メモリアレイを列方向にI/Oビット数(図の例では8ビット)に応じて8分割し、列方向にnビットおよび行方向にmビットの単位のメモリセルブロック100−0〜100−7を構成している。すなわち、メモリセルはM11−0〜M1n−0、・・・・、M11−7〜M1n−7というように、列方向にnビットのアドレス単位でまとめて、メモリセルブロック100−0〜100−7までを構成する。
【0200】
列デコーダ300−1〜300−nは、各メモリセルブロック100−0〜100−7のアドレス幅nビットに対向して設けられるn個の列デコーダである。この列デコーダ300−1〜300−nは、それぞれアドレスデコーダ301、インバータ302およびレベルシフト回路303で構成される。レベルシフト回路303は、列デコーダ300−1〜300−nから出力され列選択信号を第2の信号電圧Vp2に変換する。
【0201】
列選択トランジスタCG1−0〜CGn−0、・・・、CG1−7〜CGn−7は、メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、第2のレベルシフト回路から出力される第2の信号電圧Vp2(信号COL1〜COLn)をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、合計8ビット(I/Oビット数)のメモリセルのビット線を選択する。
【0202】
行デコーダ200−1〜200−mの構成は、図11に示す行デコーダと同じ構成のもである。また、メモリセルブロックにおけるビット線BIT1−0〜BITn−7の接続方法、ワード線WL1〜WLmの接続方法、ソース線S(1,2)〜S(m−1,m)、スイッチ用トランジスタ209−1、209−2〜209−(m−1)、209−mの接続方法も図11に示す回路と同様である。
【0203】
すなわち、各メモリセルのトランジスタのドレインが行方向に沿ってビット線BIT1−0〜BITn−7により共通接続され、各行ごとに設けられるワード線WL1〜WLmにより、各行のメモリセルのトランジスタのコントロールゲートCGが、それぞれ列方向に沿って共通接続される。
【0204】
また、2行ごとに設けられるソース線S(1,2)〜S(m−1,m)により、対となる2行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号(例えば、信号SB1)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)と、他方の行からオン・オフ信号(例えば、信号SB2)を受けて、ソース線をGND(“0”V)に接地またはオープンにするかを選択するための第2のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−2)が共通に接続される。
【0205】
また、各行ごとに設けられる行デコーダ200−1〜200−mは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、該行選択信号の電圧レベルを選択してワード線WL1〜WLmに印加する。また、行デコーダ200−1〜200−mは、2ずつで対をなしており、一方の行デコーダ(例えば、行デコーダ200−1)から第1のスイッチ用トランジスタ(例えば、スイッチ用トランジスタ209−1)をオン・オフする制御信号(例えば、信号SB1)を出力する。
また、他方の行デコーダ(例えば、行デコーダ200−2)から第2のスイッチ用トランジスタ(例えば、209−2)をオン・オフする制御信号(例えば、信号SB2)を出力する。
【0206】
また、列選択トランジスタCG1−0〜CGn−0、・・・、CG1−7〜CGn−7により選択されたメモリセルブロックの合計8本のビット線は、該列選択トランジスタを介して、データ入出力線D0〜D7に接続される。またデータ変換回路400は、1バイト単位の書き込み込みデータの入力信号Din0〜Din7を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線D0〜D7を通してメモリセルのトランジスタのドレインに印加する第3の電圧信号Vp3を出力する。また、センスアンプ回路500−0〜500−7は、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力する。
【0207】
このように、第12の実施の形態に示す不揮発性半導体メモリ装置は、メモリセルはMTPとして構成され、列方向にnビットのアドレス単位でまとめて、メモリセルブロックを構成し、また、またソース線を2行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすように構成されている。
【0208】
[第13の実施の形態]
図21は、本発明の第13の実施の形態に係る不揮発性半導体メモリ装置(メモリセル)の構成を示す図である。図21に示すメモリセルが、図1に示すメモリセルと異なるところは、図1に示すコントロールゲートCG(19)に繋がるn型拡散層17及びコンタクト18を削除してn型ウェル2と切り離し、新たに、n型ウェル2に接続するためのn型拡散層23、n型ウェル2に所望の電圧CGWellを与えるメタル配線25と、n型拡散層23とメタル配線25を接続するコンタクト24を設けたことである。このn型拡散層23、コンタクト24及びメタル配線25はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図1に示すn型拡散層17、コンタクト18を削除することによる面積縮小効果が大きい。
【0209】
図21(A)に第13の実施の形態に係るメモリセルの平面図を示す。図21(B)には等価回路図、図21(C)には、図21(A)のA−A’に沿った断面図、図21(D)にはB−B’に沿った断面図、図21(E)にはE−E’に沿った断面図を示す。
【0210】
このメモリセルは、図21(B)の等価回路に示すように、トランジスタT1とキャパシタC1からなり、ドレインD、ソースS、コントロールゲートCG、フローティングゲートFGを有する。キャパシタC1は、コントロールゲートCGとフローティングゲートFGとの間のキャパシタである。
【0211】
構造的には、図1(A)〜(E)において、1はp型半導体基板、2はp型半導体基板1上に形成されたn型ウェル(n−well)、3はトランジスタ形成部、4はトランジスタT1を構成するフローティングゲート型トランジスタのチャネル形成部(ゲート領域部)、5はトランジスタT1のドレインとなるn型拡散層、6はトランジスタT1のソースとなるn型拡散層、9はトランジスタT1のフローティングゲートとなるポリシリコン層でキャパシタC1の一端となる。10はn型拡散層5とメタル配線12を接続するコンタクト、11はn型拡散層6とメタル配線13を接続するコンタクト、12はトランジスタT1のドレインDを引き出すためのメタル配線、13はトランジスタT1のソースSを引き出すためのメタル配線、14はキャパシタC1、15はp型拡散層であり、キャパシタC1の他端となる。
【0212】
16はp型拡散層15とコントロールゲート配線19を接続するコンタクト、23はn型ウェル2上に形成されたn型拡散層、24はn型拡散層23とn型ウェル2へ電圧を供給するメタル配線25とを接続するコンタクトである。19はコントロールゲート配線となるメタル配線、20は分離用絶縁酸化膜である。
【0213】
図22は、図21に示すメモリセルの動作を説明するための図である。以下、図22を参照して、その動作について説明する。
【0214】
図22(A)はOTPの場合、図22(B)はMTPの場合である。
図22(A)に示す動作表は図2(A)に示す動作表と同様のものであり、また、図22(B)に示す動作表は図2(B)に示す動作表と同様のものであり、メタル配線25を通して、n型ウェル2に印加する電圧CGWellを追加した点だけが異なる。このため、重複する説明は省略し、電圧CGWellについてだけ説明する。
【0215】
図22に示すように、メタル配線25に印加する電圧CGWellには、n型ウェル2とn型拡散層23とで形成されるダイオードが順方向にバイアスされないように、常に高い電圧に設定して置く。例えば、コントロールゲートCG19(キャパシタ14のp型拡散層側)の電圧よりCGWell25の電圧が高い場合は、キャパシタ14の反転層にバックバイアスが印加されるため、閾値がよりマイナスになり、多少効率が悪くなるが、微小であり、大きな問題とはならない。
【0216】
なお、図21に示す第13の実施の形態では、メタル配線12を、トランジスタ形成部3の左側に配置したが、右側に配置することもできる。
【0217】
なお、図21に示す第13の実施の形態の不揮発性半導体メモリ素子において、前述のトランジスタのドレインとなる第1のn型拡散層はn型拡散層5が、前述の第2のn型拡散層はn型拡散層6が、前述の第4のn型拡散層はn型拡散層23が、それぞれ相当する。また、前述のゲート領域部は、第1のn型拡散層5と第2のn型拡散層6との間の領域が相当する。前述の第1のメタル配線はメタル配線12が、前述の第2のメタル配線はメタル配線13が、前述の第3のメタル配線はメタル配線25が、それぞれ相当する。
【0218】
また、フローティングゲートへの電荷の蓄積時(書き込み時)において、前述の第1トランジスタのゲートに印加される第1の高電圧は、図22(A)に示すコントロールゲートCGの電圧“6”Vが相当し、前述のドレインDに印加する第2の電圧は、ドレインDの電圧“5”Vが相当する。また、前述の第1の消去手段において、ドレインDに印加される第3の電圧は、図22(B)に示すドレインDの電圧“8”Vが相当し、前述のソースSに印加される第4の電圧は、ソースSの電圧“2”Vが相当する。また、前述の第2の消去手段において、コントロールゲートCGに印加される第5の電圧は、図22(B)に示す、コントロールゲートCGの電圧“1”Vが相当する。
【0219】
そして、半導体基板表面上の第1の方向(図21上において上下方向)に、トランジスタを形成するトランジスタ形成部3を配置し、このトランジスタ形成部3は、上から順番に、トランジスタT1のドレインとなる第1のn型拡散層5と、チャネルを形成するゲート領域部4(第1の拡散層5と第2の拡散層6の中間の領域)と、トランジスタT1のソースとなる第2のn型拡散層6とが配置される。
【0220】
このトランジスタ形成部3の左側に、メタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタT1のドレイン(第1のn型拡散層5)とコンタクト10により接続される。
【0221】
トランジスタ形成部3の左側には、n型ウェル2が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がトランジスタT1のゲート領域部4(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0222】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクト16により接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりp型拡散層15と接続される。第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクト11により第2のn型拡散層6に接続される。
【0223】
また、p型拡散層15の上側、かつ第1のn型拡散層の左側の位置に、所定の幅と深さを持って第4のn型拡散層23を形成する。そして、トランジスタ形成部3と平行にかつ半導体基板表面から所定の距離を隔てて配置される第3のメタル配線25を設け、このメタル配線25と第4のn型拡散層23とをココンタクト24により接続する。このメタル配線25とn型拡散層23とにより、n型ウェル2に所望の電位を与える。
【0224】
このような構成により、標準ロジックのCMOSプロセスで不揮発性メモリが実現できると共に、OTPまたはMTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。さらには、n型ウェルに所定の電圧CGWellを与えるn型拡散層とメタル配線とを、空きスペースに配置することが出来、メモリセルの面積をより縮小することができる。
【0225】
[第14の実施の形態]
図23は、本発明の第14の実施の形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図23に示す例は、本発明の不揮発性半導体メモリ素子(メモリセル)をマトリックスアレイ(メモリセルアレイ)に組み込んだ例であり、OTPの場合の例である。
【0226】
図23に示す例では、メモリアレイの構成としては、入出力I/Oを、IO−0〜IO−7の8ビット構成とし、メモリアレイは、列方向にnビットおよび行方向にmビットの単位のメモリセルブロック100−0〜100−7により構成されている。
【0227】
すなわち、メモリセルをM11−0〜M1n−0、M11−7〜M1n−7というように、列方向にnビットのアドレス単位でまとめて、メモリセルブロック100−0〜100−7までを構成する。従って、m行×n列×8ビットのメモリ容量となる。
【0228】
行デコーダ200−1〜200−mはそれぞれアドレスデコーダ201、インバータ202およびレベルシフト回路203で構成される。また、レベルシフト回路203の出力はそれぞれワード線WL1〜WLmの信号となる。
【0229】
OTPは消去が無いので、ワード線は行方向に共通に接続できる。例えば、ワード線WL1はメモリセルM11−0〜M1n−0、M11−7〜M1n−7全て共通に接続される。ワード線WLmも同様である。
【0230】
列デコーダ300−1〜300−nも行デコーダと同様に、それぞれアドレスデコーダ301、インバータ302およびレベルシフト回路303で構成される。レベルシフト回路303は、列デコーダ300−1〜300−nから出力され列選択信号を第2の信号電圧Vp2に変換する。
【0231】
このレベルシフト回路303の出力はそれぞれ信号COL1〜COLnとなり、それぞれ、列選択トランジスタCG1−0〜CG1−7、・・・、CGn−0〜CGn−7のゲートに入力される。例えば、列デコーダ300−1の出力は、列選択トランジスタCG1−0〜CG1−7のゲート入力信号となる。
【0232】
メモリセルのドレインが接続されるビット線BIT1−0〜BIT1−7は列選択トランジスタCG1−0〜CG1−7を介して、それぞれデータ線D0〜D7に接続される。同様に、ビット線BITn−0〜BITn−7は列選択トランジスタCGn−0〜CGn−7を介して、それぞれデータ線D0〜D7に接続される。
【0233】
データ線D0〜D7には、書き込み入力データDin0〜Din7を受けて、書き込みデータ(書き込み電圧5V)を出力するデータ変換回路400、および読み出し時のメモリセルのデータを受けて、信号を増幅出力する読み出し出力回路となるセンスアンプ回路500−1〜500−7が接続される。
【0234】
次に動作を説明する。
書き込み時に、例えば、行デコーダ200−1及び列デコーダ300−1が選択されると、ワード線WL1及び信号COL1が選択され、それぞれ6V(第1の信号電圧VP1)及び8V(第2の信号電圧VP2)の電圧が印加される。また、このとき、書込みデータDin0〜Din7に対応して、データ変換回路400より、書込み電圧5V(第3の信号電圧VP3)がデータ入出力線D0〜D7に出力される。
【0235】
ここで、書き込みデータとして「Din0=Din2=Din4=Din6=“0”データ(書き込みする)」、「Din1=Din3=Din5=Din7=“1”データ(書き込みしない)」が入力されたとする。
【0236】
この場合、データ線には、「D0=D2=D4=D6=5V」、「D1=D3=D5=D7=0V」が出力され、信号COL1が選択されて8Vになっているので、ビット線の信号電圧は、「BIT1−0=BIT1−2=BIT1−4=BIT1−6=5V」、「BIT1−1=BIT1−3=BIT1−5=BIT1−7=0V」となり、メモリセルM11−0、M11−2、M11−4、M11−6には書き込みが行われ、メモリセルM11−1、M11−3、M11−5、M11−7は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
【0237】
読み出しは、選択されたメモリセルが消去状態(“1”;オン)であれば、メモリセルに電流が流れ、書き込み状態(“0”;オフ)であれば、電流が流れないので、それを、センスアンプ回路500で増幅判定して、データDout0〜Dout7を出力する。なお、この回路はOTPであり、通常はメモリセルのデータの消去は行わないが、メモリセルを消去する必要が生じた場合は、選択されたコントロールゲートWLを0V、選択された列デコーダを介してドレインに8Vを印加すれば良い。
【0238】
なお、図25(A)に、上述した書き込み動作における動作表を示している。図に示すように、メタル配線25に印加する電圧CGWellを常にコントロールゲートCG(ワード線)の電圧と等しいか、それ以上に設定する。
【0239】
なお、図23に示す第15の実施の形態に係る不揮発性半導体メモリ素子においては、前述の第1のレベルシフト回路はレベルシフト回路203が、前述の第2のレベルシフト回路はレベルシフト回路303が、それぞれ相当する。
【0240】
そして、第15の実施の形態の不揮発性半導体メモリ装置では、その構成として、列アドレスnビット(n≧1)と、ioビット(io≧1)の入出力I/Oビット数、例えば、8ビットとを基に、メモリセルアレイを列方向に列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロック100−0〜100−7が配置される。
【0241】
そして、各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線BIT1−0〜BITbn−7と、各行ごとに設けられるワード線であって、メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線とWL1〜WLmと、各メモリセルのトランジスタのソースが共通接続されるソース線Sと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダ200−1〜200−mと、各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路203と、メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダ300−1〜300−nと、列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路303と、メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、第2のレベルシフト回路303から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタCG1−0〜CGn−7と、列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線D0〜D7と、I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線を通してトランジスタのドレインに印加する第3の電圧信号Vp3を出力するデータ変換回路400と、データ入出力線D0〜D7に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路500と、を有して構成される。
【0242】
これにより、図21に示す不揮発性半導体メモリ素子を使用して、OTPを実現できる。また、面積の大きくなるキャパシタ(フローティングゲートと半導体基板表面で形成されるキャパシタ)をコンパクトに配置して面積を最小限にすることができる。さらに、n型ウェル2に所望の電圧CGWellを与えるn型拡散層23とメタル配線25とを、空きスペースに配置することができ、メモリセルの面積をより縮小することができる。
【0243】
以上、本発明の第14の実施の形態として、図21に示す不揮発性半導体メモリ素子を用いてOTPを構成する場合の例について説明したが、これに限定されず、他の構成のOTPや、MTPを構成することができる。
【0244】
例えば、図7に示す第3の実施の形態や、図20に示す第12の実施の形態と同様に、メモリセルアレイを列方向にnビットのアドレス単位でまとめたMTPを構成することができる。また、図10に示す第4の実施の形態と同様に、メモリセルアレイを列方向にI/Oビット単位(例えば、8ビット)でまとめたMTPを構成することができる。さらには、図19に示す第11の実施の形態と同様に、メモリセルアレイを列方向にI/Oビット単位(例えば、8ビット)でまとめたOTPを構成することができる。
【0245】
図25(B)には、図21に示す不揮発性半導体メモリ素子により、OTPおよびMTPを構成する場合の動作表を示している。
【0246】
[第15の実施の形態]
図24は、本発明の第15の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイのレイアウト配置を示している。
【0247】
図24に示すメモリセルアレイのレイアウトは、図21に示す不揮発性半導体メモリ素子(メモリセル)をアレイ状に配置したものであり、このメモリセルは、前述のようにn型ウェル2に接続するためのn型拡散層23、N−Wellに所定の電圧CGWellを与えるメタル配線25と、n型拡散層23とメタル配線25を接続するコンタクト24を有している。
【0248】
そして、図24に示すメモリセルアレイでは、ワード線WL1,WL2,WL3,・・・、およびソース線S1(S1,S2),S1(S3,S4),・・・を横に通し、ビット線BIT1、BIT2、BIT3・・・を縦に通し、また、メタル配線25を縦に通している。そして、図21のメモリセルユニットを、メタル配線25を中心にして左右に対称に配置し、ソース線S1を中心にして上下対称に配置し、また、n型ウェル2を互いに共通にして、面積縮小を図っている。このn型ウェル2は、2列のメモリセル(例えば、ビット線BIT1およびビット線BIT2にドレインが接続される2列のメモリセル)ごとに共有されるn型ウェルであり、このn型ウェル2は、n型ウェル2の複数個所に形成されたn型拡散層23とコンタクト24によりメタル配線25に接続される。
【0249】
そして、このレイアウトで配置されるメモリセルは、例えば、図24において破線で囲まれた部分Aのメモリセル(ワード線WL1とビット線BIT2とで選択されるメモリセル)に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部3には、トランジスタのドレインとなる第1のn型拡散層5と、トランジスタのチャネルを形成するゲート領域部(第1のn型拡散層5と第2のn型拡散層6との中間の領域)と、トランジスタのソースとなる第2のn型拡散層6とが含まれる。
【0250】
このトランジスタ形成部3の左側に、第1のメタル配線12を上下方向に配置する。このメタル配線12は、トランジスタ形成部3と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線12はトランジスタのドレイン(第1のn型拡散層5)とコンタクト10により接続される。この第1のメタル配線12は、ビット線BIT2に接続されている。
【0251】
方形状のフローティングゲート9は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がn型ウェル2の表面に対向し、かつ右端部側の領域がゲート領域部(第1のn型拡散層5と第2のn型拡散層6の中間のチャネル形成領域)に対向するように配置される。
【0252】
n型ウェル2の左側には、このn型ウェル2のフローティングゲート9と対向する領域の左側に隣接して、所定の幅と深さを持ってp型拡散層15が左右方向に形成される。このp型拡散層15とコントロールゲート配線19はコンタクト16により接続される。このコントロールゲート配線19は、フローティングゲート9に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト16によりp型拡散層15と接続される。コントロールゲート配線19は、共通のワード線WL1に接続される。
【0253】
第2のメタル配線13は、トランジスタT1のソースとなる第2のn型拡散層6に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第2のメタル配線13はコンタクト11により第2のn型拡散層6に接続される。この第2のメタル配線13は、共通のソース線S1に接続される。
【0254】
また、p型拡散層15の上側、かつ第1のn型拡散層5の左側の位置に、所定の幅と深さを持って第4のn型拡散層23が形成され、第3のメタル配線25は、第1のメタル配線12と平行に半導体基板表面から所定の距離を隔て上下方向に配置される。この第3のメタル配線25に、コンタクト24により、第4のn型拡散層23が接続される。
【0255】
そして、図24に示す不揮発性半導体メモリ装置では、n型ウェル2を互いに共通にして、メタル配線25を中心にして左右に対称に配置される2つのメモリセル(BIT1,WL1、およびBIT2,WL1により選択される2つのメモリセル)と、該左右に対称に配置された2つのメモリセルに対して、共通のソース線S1を互いに共通にして下方向に対称に配置される2つのメモリセル(BIT1,WL2、およびBIT2,WL2により選択される2つのメモリセル)と、の計4つのメモリセルを配置の基本単位にする。
【0256】
そして、この配置の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
【0257】
これにより、図21に示す不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
【0258】
以上説明したように、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置においては、標準ロジックのCMOSプロセスで不揮発性メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【0259】
以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【0260】
1…p型半導体基板、2…n型ウェル(n−well)、3…トランジスタ形成部、4…トランジスのチャネル形成部(ゲート領域部)、5…n型拡散層(第1のn型拡散層)、6…n型拡散層(第2のn型拡散層)、9…フローティングゲート、9A…面積拡張部、10、11…コンタクト、12…メタル配線(第1のメタル配線)、13…メタル配線(第2のメタル配線)、14…キャパシタ、15…p型拡散層、15´・・・n型拡散層(第3のn型拡散層)、19…コントロールゲート配線、21…D−タイプ(Depletion−type)のチャネルインプラ、23・・・n型拡散層(第4のn型拡散層)、24・・・コンタクト、25・・・メタル配線(第3のメタル配線)、100−0〜100−7…メモリセルブロック、101−1〜101−n…メモリセルブロック、200、200A、200−1〜200−m…行デコーダ、201…アドレスデコーダ、202…インバータ、203…レベルシフト回路(第1のレベルシフト回路)、300−1〜300−n…列デコーダ、301…アドレスデコーダ、302…インバータ、303…レベルシフト回路(第2のレベルシフト回路)、209−1、209−2、209−m…スイッチ用トランジスタ、220…行デコーダ、400…データ変換回路、500…センスアンプ回路、CG1−0〜CG1−7、CGn−0〜CGn−7…列選択トランジスタ、D0−D7…データ入出力線
【特許請求の範囲】
【請求項1】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、
前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項2】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項3】
前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートに蓄積された電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、
第1の消去手段として、
前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、
ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、
前記第1の消去手段の実行後に行われる第2の消去手段として、
前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、
を備えることを特徴とする請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項4】
前記不揮発性半導体メモリ素子はOTP(One Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、
を特徴とする請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項5】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、OTP(One Time Programmable ROM)として、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項6】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、OTP(One Time Programmable ROM)として、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
前記不揮発性半導体メモリ装置は、
ioビット(io≧1)の入出力I/Oビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、
アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項7】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、
前記フローティングゲートへの電荷の消去時に、
FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入する第1の工程と、
前記第1の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第2の工程と、
が実行されるように構成されたことを特徴とする不揮発性半導体メモリ装置。
【請求項8】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される列選択信号Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項9】
前記行デコーダは、
2ビットの書き込み制御信号E1、E2を制御入力とし、
前記制御信号E1、E2の値に応じて、
メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
【請求項10】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
ioビット(io≧1)の入出力I/Oビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項11】
前記行デコーダは、
2ビットの書き込み制御信号E1、E2を制御入力とし、
前記制御信号E1、E2の値に応じて、
メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
【請求項12】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、
対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項13】
前記行デコーダは、
メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項12に記載の不揮発性半導体メモリ装置。
【請求項14】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
ioビット(io≧1)の入出力I/Oビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、
対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項15】
前記行デコーダは、
メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項14に記載の不揮発性半導体メモリ装置。
【請求項16】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルとの計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項17】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置される2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項18】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置され前記2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項19】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして2つの前記メモリセルを左右対称に配置し、該左右に対称に配置された2つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの4つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、
前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項20】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるn型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、
前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、
前記n型ウェルに所望の電位を与えるためのn型拡散層であって、前記n型ウェルの表面上において、前記p型拡散層の上側、かつ前記第1のn型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第4のn型拡散層と、
前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第4のn型拡散層にコンタクトにより接続される第3のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項21】
前記不揮発性半導体メモリ素子はOTP(One Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、
を特徴とする請求項20に記載の不揮発性半導体メモリ素子。
【請求項22】
前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートに蓄積された電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、
第1の消去手段として、
前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、
ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、
前記第1の消去手段の実行後に行われる第2の消去手段として、
前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、
を備えることを特徴とする請求項20に記載の不揮発性半導体メモリ素子。
【請求項23】
前記第3のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたこと
を特徴とする請求項20から請求項22のいずれかに記載の不揮発性半導体メモリ素子。
【請求項24】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記各メモリセルは、請求項20に記載の不揮発性半導体メモリ素子であって、n型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項25】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記各メモリセルは、請求項20に記載の不揮発性半導体メモリ素子であって、n型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
前記各メモリセルの配置において、
前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルと、の計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項1】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、
前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項2】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項3】
前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートに蓄積された電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、
第1の消去手段として、
前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、
ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、
前記第1の消去手段の実行後に行われる第2の消去手段として、
前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、
を備えることを特徴とする請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項4】
前記不揮発性半導体メモリ素子はOTP(One Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、
を特徴とする請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項5】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、OTP(One Time Programmable ROM)として、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項6】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、OTP(One Time Programmable ROM)として、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
前記不揮発性半導体メモリ装置は、
ioビット(io≧1)の入出力I/Oビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、
アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項7】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、
前記フローティングゲートへの電荷の消去時に、
FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入する第1の工程と、
前記第1の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第2の工程と、
が実行されるように構成されたことを特徴とする不揮発性半導体メモリ装置。
【請求項8】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される列選択信号Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項9】
前記行デコーダは、
2ビットの書き込み制御信号E1、E2を制御入力とし、
前記制御信号E1、E2の値に応じて、
メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
【請求項10】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
ioビット(io≧1)の入出力I/Oビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記各ソース線ごとに設けられ、該ソース線をGND(“0”V)に接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項11】
前記行デコーダは、
2ビットの書き込み制御信号E1、E2を制御入力とし、
前記制御信号E1、E2の値に応じて、
メモリセルへのデータ書き込み時に、前記ワード線に第1の信号電圧Vp1を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、前記ワード線に“0”Vを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、前記ワード線の“0”Vを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
【請求項12】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、
対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項13】
前記行デコーダは、
メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項12に記載の不揮発性半導体メモリ装置。
【請求項14】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記メモリセルは、MTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、MOSトランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
前記不揮発性半導体メモリ装置は、
ioビット(io≧1)の入出力I/Oビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートCGを列方向に沿って共通接続するワード線と、
対となる2つの行ごとに設けられるソース線であって、前記2つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
前記ソース線ごとに設けられる2つのスイッチ用トランジスタであって、前記対となる2つの行デコーダの一方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第1のスイッチ用トランジスタ、および前記対となる2つの行デコーダの他方からの信号により該ソース線をGND(“0”V)に接地またはオープンにするかを選択する第2のスイッチ用トランジスタと、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、該行選択信号の電圧レベルを選択してワード線に印加するとともに、2つで対をなし、一方から前記第1のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第2のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
アドレス信号を受けて前記メモリセルを列方向に前記I/Oビット数の単位で選択する列選択信号を出力する列デコーダと、
前記列デコーダから出力される選択信号を第2の信号電圧Vp2に変換する第2のレベルシフト回路と、
前記メモリセルブロックごとに設けられる前記I/Oビット数単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、選択されたメモリセルブロックから前記I/Oビット数のメモリセルのビット線を選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第1トランジスタのドレインに印加する第4の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項15】
前記行デコーダは、
メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第1の信号電圧Vp1を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第1の消去モードと、
メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に“0”Vを出力し、該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に“0”を出力すると共に、該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第2の消去モードと、
を備えることを特徴とする請求項14に記載の不揮発性半導体メモリ装置。
【請求項16】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のn型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルとの計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項17】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置される2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項18】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして左右に対称に配置され前記2つのメモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして、下方向に対称に配置される2つのメモリセルの計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項19】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記メモリセルはその構成部分のレイアウトとして、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のD−タイプ(Depletion−type)のチャネルインプラと、
前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第3のn型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第3のn型拡散層とコンタクトにより接続されるコントロールゲート配線と、
前記トランジスタのソースとなる第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層とコンタクトにより接続される第2のメタル配線と、
を備えると共に、
前記各メモリセルの配置において、
前記コントロールゲートの接続端子となる第3のn型拡散層を互いに共有するようにして2つの前記メモリセルを左右対称に配置し、該左右に対称に配置された2つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの4つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、
前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【請求項20】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であって、
前記半導体基板上の第1の方向を上下方向で表し、前記第1の方向と直交する第2の方向を左右方向で表した場合に、
前記上下方向に、トランジスタのドレインとなる第1のn型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第2のn型拡散層とが順次に配置される方形状のトランジスタ形成部と、
前記トランジスタ形成部の左側あるいは右側に、該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第1のメタル配線と、
前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるn型ウェルと、
前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記n型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
前記n型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるp型拡散層と、
前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記p型拡散層と接続されるコントロールゲート配線と、
前記第2のn型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第2のn型拡散層にコンタクトにより接続される第2のメタル配線と、
前記n型ウェルに所望の電位を与えるためのn型拡散層であって、前記n型ウェルの表面上において、前記p型拡散層の上側、かつ前記第1のn型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第4のn型拡散層と、
前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第4のn型拡散層にコンタクトにより接続される第3のメタル配線と、
を備えることを特徴とする不揮発性半導体メモリ素子。
【請求項21】
前記不揮発性半導体メモリ素子はOTP(One Time Programmable ROM)として構成され、
前記フローティングゲートへの電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入するように構成されたこと、
を特徴とする請求項20に記載の不揮発性半導体メモリ素子。
【請求項22】
前記不揮発性半導体メモリ素子はMTP(Multi Time Programmable ROM)として構成され、
前記フローティングゲートに蓄積された電荷の蓄積時に、
前記トランジスタのコントロールゲートに第1の電圧を印加し、ドレインに第2の電圧を印加し、前記ソースに“0”Vの電圧を印加し、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを前記フローティングゲートに注入すると共に、
前記フローティングゲートへの電荷の消去時に、
第1の消去手段として、
前記トランジスタのコントロールゲートに“0”Vの電圧を印加し、前記ドレインに第3の電圧を印加し、前記ソースをオープンにするか、または第4の電圧を印加し(第3の電圧>第4の電圧)、
ドレインとフローティングゲート間に高電界を印加することにより、FN電流(ファウラーノルトハイムのトンネル電流)により前記フローティングゲートの電荷を放出する手段と、
前記第1の消去手段の実行後に行われる第2の消去手段として、
前記トランジスタのコントロールゲートに“0”Vまたは第5の電圧を印加し、前記ドレインに前記第3の電圧を印加し、前記ソースに“0”Vを印加し(第3の電圧>第5の電圧)、
前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、該ホットエレクトロンを所定時間、前記フローティングゲートに注入する手段と、
を備えることを特徴とする請求項20に記載の不揮発性半導体メモリ素子。
【請求項23】
前記第3のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定するように構成されたこと
を特徴とする請求項20から請求項22のいずれかに記載の不揮発性半導体メモリ素子。
【請求項24】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
前記各メモリセルは、請求項20に記載の不揮発性半導体メモリ素子であって、n型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
前記不揮発性半導体メモリ装置は、
列アドレスnビット(n≧1)とioビット(io≧1)の入出力I/Oビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスnビット単位で、前記I/Oビット数に分割して構成される複数のメモリセルブロックが配置され、
前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
各メモリセルのトランジスタのソースが共通接続されるソース線と、
各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
前記各行デコーダから出力される行選択信号を前記ワード線に印加する第1の信号電圧Vp1の信号に変換する第1のレベルシフト回路と、
前記メモリセルブロックにおける列方向のビット数nに対応して設けられる列デコーダであって、前記各メモリセルブロックから1つのメモリセルを選択する列選択信号を出力するn個の列デコーダと、
前記列デコーダから出力される列選択信号を第2の信号電圧Vp2の信号に変換する第2のレベルシフト回路と、
前記メモリセルブロックのそれぞれに対して設けられるnビット単位の列選択トランジスタであって、前記第2のレベルシフト回路から出力される第2の信号電圧Vp2をゲート入力とし、各メモリセルブロックから1つのメモリセルのビット線を選択し、前記I/Oビット数のメモリセルを選択する列選択トランジスタと、
前記列選択トランジスタにより選択された前記I/Oビット数のビット線に当該列選択トランジスタを介して接続される前記I/Oビット数のデータ入出力線と、
前記I/Oビット数の書き込み込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第3の電圧信号Vp3を出力する書き込み制御回路と、
前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項25】
半導体基板上に標準CMOSプロセスで構成されるフローティングゲートタイプの1層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
前記各メモリセルは、請求項20に記載の不揮発性半導体メモリ素子であって、n型ウェルに所望の電圧を印加するための第4のn型拡散層と第3のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
前記各メモリセルの配置において、
前記n型ウェルを互いに共通にして左右に対称に配置される2つの前記メモリセルと、該左右に対称に配置された2つのメモリセルに対して、前記第2のメタル配線を互いに共通にして下方向に対称に配置される2つのメモリセルと、の計4つのメモリセルを配置の基本単位として、
前記構成の基本単位となる4つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置すること、
を特徴とする不揮発性半導体メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2010−56518(P2010−56518A)
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願番号】特願2009−69066(P2009−69066)
【出願日】平成21年3月19日(2009.3.19)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.EEPROM
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願日】平成21年3月19日(2009.3.19)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.EEPROM
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】
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