【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリにおいてにおいて完全なフルブロックよりも小さい１つもしくはそれ以上のページ単位での消去を可能とする。
【解決手段】消去動作時、選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用することができる。 （もっと読む）

【課題】面積の縮小を図る。
【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング２００を具備し、各メモリストリングは、一対の柱状部Ａ、および一対の柱状部の下端を連結させるように形成された連結部Ｂを有する半導体層ＳＰと、柱状部に直交したコントロールゲートＣＧと、一対の柱状部の一方と直交し、コントロールゲートの上方に形成された第１選択ゲートＳＧＳと、一対の柱状部の他方と直交し、コントロールゲートの上方に形成され、第１選択ゲートと同一レベルでかつ一体である第２選択ゲートＳＧＤと、柱状部とコントロールゲートとの各交差部に形成されたメモリセルトランジスタＭＴｒと、柱状部と第１選択ゲートとの交差部に形成された第１選択トランジスタＳＳＴｒと、柱状部と第２選択ゲートとの交差部に形成された第２選択トランジスタＳＤＴｒと、を含む。 （もっと読む）

【課題】 最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】 ビットラインBLとソースラインSLとの間に連結されるチャンネル層SCを有するメモリストリングMSを含むメモリブロックと、チャンネル層SCにホットホールｈを供給し、メモリストリングMSに含まれたメモリセルＣの消去動作を行うように構成された動作回路グループと、チャンネル層SCにホットホールｈが目標量以上に供給されれば、ブロック消去イネーブル信号BERASE_ENを出力するように構成された消去動作決定回路460と、ブロック消去イネーブル信号BERASE_ENに応答して動作回路グループが消去動作を行う時点を制御するように構成された制御回路450と、を含む。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のセルユニットを有し且つ複数のセルユニットに保持されたデータを消去する消去動作実行の単位とされる複数のメモリブロックを備える。セルユニットは、メモリストリング、第１トランジスタ、第２トランジスタ、及びダイオードを備える。第１トランジスタは、メモリストリングの一端に一端を接続されている、第２トランジスタは、メモリストリングの他端と第２配線との間に設けられている。ダイオードは、第１トランジスタの他端と第１配線との間に設けられている。ダイオードは、基板に対して垂直方向に延びる第１導電型の第２半導体層と、第２半導体層の上面に接して基板に対して垂直方向に延びる第２導電型の第３半導体層とを備える。 （もっと読む）

【課題】 本発明は、不揮発性メモリ・セルにおける電荷貯蔵層を論理工程において形成する方法を提供する。
【解決手段】 論理工程において不揮発性メモリ・セルにおける電荷貯蔵層を形成する方法は、基板のアクティブ領域の上にセレクト・ゲートを形成するステップ、その基板のアクティブ領域に部分的に重なる長いポリシリコン・ゲートを形成するステップ、及びその長いポリシリコン・ゲートの間に電荷貯蔵層を充填するステップを含む。 （もっと読む）

【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC12、MC19の読み出しを行うとき、ビット線選択トランジスタTRd1、TRd5によって選択されたローカルビット線LBLd1、LBLd5に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0、TRs2によって選択された第１のローカルビット線LBLs0、LBLs2に0vを印加する。隣接するメモリセルMC13、MC18のソースは、第２の選択トランジスタTRs4、TRs5によって一定電位にクランプされ、隣接するメモリセルMC11、MC1Aのソースは、ビット線選択トランジスタTRd0、TRd5によって0vに印加される。 （もっと読む）

【課題】 本発明は、チャネル熱電子注入プログラミング方法及び関連する装置を提供する。
【解決手段】 プログラミング電流を低減し、信頼性を向上させる不揮発性メモリ素子は、メモリ・セル・アレイ、書き込み回路、及び検証回路を有する。メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。書き込み回路は、プログラミングのために各ワード線に複数の可変パルスを提供する。複数の可変パルスは、プログラミング動作中の伝導電流を低減しながら、ゲート注入電流をほぼ最大値に維持するため所定の大きさを有している。検証回路は、プログラミング動作中の伝導電流の変化を検知し、該検知されたプログラミング動作中の伝導電流が所定値に達した場合に、前記プログラミング動作を停止する。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 （もっと読む）

【課題】過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 （もっと読む）

【課題】メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。
【解決手段】ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、前記制御回路は、前記ビット線のうち第１のビット線ＢＬｏに接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線ＢＬｅと、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線ＳＲＣに、正の第１の電圧Ｖｆｉｘを供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給する。 （もっと読む）

【課題】 ベリファイ動作を高速化し、データの書き込み速度を向上する。
【解決手段】 メモリセルＭＣは、第１閾値電圧乃至第ｎ閾値電圧（ｎは２以上の自然数）により、データを記憶する。制御回路７は、入力データに応じて前記メモリセルに前記第１乃至第ｎ閾値電圧のいずれかを書き込む。制御回路７は、第１回目の書き込み動作により、メモリセルに第ｎ閾値電圧、第（ｎ−１）閾値電圧…第（ｎ−ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第２回目の書き込み動作により、メモリセルに第（ｎ−ｋ）閾値電圧、第（ｎ−ｋ−１）閾値電圧…第（ｎ−２ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第ｎ／ｋ回目の書き込み動作により、メモリセルに第ｋ閾値電圧、第（ｋ−１）閾値電圧…第２閾値電圧の（ｋ−１）値の閾値電圧を書き込む。 （もっと読む）

【課題】電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤストリングにおいて、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧する。
【解決手段】各ＮＡＮＤストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、書き込みシーケンスの初期段階において、ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、セルソース線からの容量カップリングにより電源電圧以上に昇圧させる。 （もっと読む）

【課題】選択消去が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部と制御部とを備える不揮発性半導体記憶装置を提供する。メモリ部は、互いに電気的に分離された第１、第２第半導体層に形成された第１、第２メモリストリングＭＣＳ１、ＭＣＳ２と、第１、第２半導体層に接続された第１、第２配線Ｗ１１、Ｗ１２と、を有する。第１、第２メモリストリングは、複数のメモリセルを有する第１、第２メモリセル群と、第１、第２選択ゲートと、を有する。第１メモリセル群の選択セルトランジスタＣＬ１を選択的に消去する際に、制御部は、第１配線に高電圧Ｖｐｐを、選択セルトランジスタの制御ゲートに０Ｖを、選択セルトランジスタ以外の第１メモリストリングの非選択セルの制御ゲート、及び、第１選択ゲートに中間電圧Ｖｍを、第２配線に中間電圧以下の低電圧Ｖｃｃまたは０Ｖを印加する。 （もっと読む）

【課題】プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供する。
【解決手段】本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 （もっと読む）

【課題】チャネルをより高くブーストすることで、メモリセルへの誤書き込みを抑制する。
【解決手段】不揮発性半導体記憶装置１０は、直列に接続されかつ電気的に書き換えが可能なメモリセル群と、メモリセル群の一端とビット線ＢＬとの間に接続された選択トランジスタＳＴ１と、メモリセル群の他端とソース線ＳＬとの間に接続された選択トランジスタＳＴ２とを含むメモリストリングと、メモリセル群のゲートにそれぞれ接続された複数のワード線ＷＬと、メモリセル群のうち両端のメモリセルの間に配置され、かつチャネル長がメモリセルのそれより長いダミートランジスタＤＴと、ダミートランジスタＤＴのゲートに接続されたダミーワード線ＤＷＬとを含む。 （もっと読む）

【課題】電気的に書き込み可能かつ消去可能な不揮発性メモリを有する集積回路デバイスの製造方法およびデータとコードの保存方法を提供する。
【解決手段】第１の動作アルゴリズムに従って第１のデータ用途のためのデータを保存する第１のメモリアレイと、第２の動作アルゴリズムに従って第２のデータ用途のためのデータを保存する前記半導体基板上の第２のメモリアレイと、を備え、前記第１のメモリアレイと前記第２のメモリアレイにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を備えた互いに略同一構造を有する複数のフラッシュメモリセルを含み、前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することを含むことを特徴とする集積回路デバイス。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、ＯＴＰおよびＭＴＰを実現する。
【解決手段】トランジスタ形成部３を上下方向に配置し、トランジスタ形成部３の左側にメタル配線１２を配置しドレインと接続する。また、ソースに接続されるメタル配線１３を左右方向に配置する。またトランジスタ形成部３の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面とトランジスタのゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、フローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。そして、ドレインＤとコントロールゲートＣＧとソースＳに印加する信号を制御することにより、このメモリセルをＯＴＰまたはＭＴＰとして動作させる。 （もっと読む）

【課題】メモリに書き込むための電圧、時間、及び電力を低減するための不揮発性メモリのプログラミング方法を提供する。
【解決手段】不揮発性メモリのプログラミング方法が提供される。その方法は、ソース又はドレインのキャリアを基板内へ注入すべくソース又はドレインに少なくとも電圧を印加する工程と、十分なエネルギーを有する基板内にあるキャリアが電荷記憶デバイスに到達すべく酸化層を通過することができるようにゲート又は基板に第３の電圧を印加する工程とを備える。 （もっと読む）