不揮発性半導体記憶装置
【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電荷トラップ膜を具備したメモリセル構造を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、ストレージ用途の拡大及び製造コストの抑制を目的として設計ルールの縮小化、素子の微細化、高集積化が積極的に進められている（例えば、特許文献１、２参照）。現在では低消費電力であるためハードディスクに代わるデバイスとして用いられている。
【０００３】
微細化が進められると、特にフローティングゲート型の不揮発性メモリでは隣接メモリセル間に発生する寄生容量によってメモリセル間干渉が増大する。この場合、非選択メモリセルの誤書込や書込速度の遅延時間の増大化などの諸問題が引き起こされてしまう。
【０００４】
これに対して活性領域上面上にそれぞれトンネル絶縁膜を介して電荷トラップ膜を形成した構造を採用しているＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発性メモリは隣接セル間の寄生容量を小さくできるという利点があるが電荷を蓄積した自メモリセルに隣接する活性領域に対して電圧が印加されると、隣接メモリセルに向かう電界が発生し、トラップされた電子がホッピング伝導してしまいデータリテンション特性が悪化しやすいという問題があった。
【０００５】
また、ＭＯＮＯＳ型のメモリセルは、活性領域を分離する素子分離溝内に埋め込まれる絶縁膜の高さばらつきによって電界の強度分布が各メモリセル毎にばらついてしまい、書込消去特性がばらついてしまうが、この変動を抑制することが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１８４３８０号公報
【特許文献２】特開２００９−２９０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
各メモリセルの書込消去特性を極力一定にできるようにした不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
不揮発性半導体記憶装置の実施形態は、活性領域が第１素子分離溝によって互いに第１方向に分離して形成された複数のメモリセルトランジスタを備えた構成を対象としている。これらのメモリセルトランジスタはそれぞれ活性領域の上面上または上方にトンネル絶縁膜を介して電荷蓄積機能を有する電荷トラップ膜を備えている。トンネル絶縁膜が第１素子分離溝の内面に沿って形成されると共に電荷トラップ膜がトンネル絶縁膜の上面に沿って形成され、これらは積層絶縁膜として構成されている。第１素子分離溝内の全領域が積層絶縁膜により埋込まれている。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の電気的構成を示すブロック図
【図２】メモリセル領域のメモリセルトランジスタのレイアウトパターンを模式的に示す平面図
【図３】周辺回路領域の周辺トランジスタのレイアウトパターンを模式的に示す平面図（（ａ）は低電圧回路領域の平面レイアウトパターン、（ｂ）は高電圧回路領域の平面レイアウトパターン）
【図４】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の模式的な断面図
【図５】メモリセル領域内の各メモリセルトランジスタのゲート電極の一部分を模式的に示す斜視図
【図６】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１）
【図７】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その２）
【図８】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その３）
【図９】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その４）
【図１０】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その５）
【図１１】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その６）
【図１２】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その７）
【図１３】第２実施形態を示す図４相当図
【図１４】図５相当図
【図１５】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その８）
【図１６】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その９）
【図１７】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１０）
【図１８】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１１）
【図１９】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１２）
【図２０】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１３）
【図２１】第３実施形態を示す図５相当図
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した第１実施形態について図１〜図１２を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置Ｄは、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去処理を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。
【００１２】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個直列接続されたメモリセルトランジスタＭＴとからなる。
【００１３】
これらのセルユニットＵＣは行方向（図１中左右方向）にｎ列並列に配列され、これによって１つのブロックが構成されている。メモリセルアレイＡｒは、当該ブロックのセルユニットＵＣが列方向（図１中上下方向）に複数配列されることによって構成されている。尚、説明の簡略化のため、図１には１つのブロックのみを示している。
【００１４】
周辺回路領域Ｐの周辺回路ＰＣは、メモリセル領域ＭのメモリセルアレイＡｒの周囲に配置形成されている。周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路により構成された昇圧回路ＢＳ、および転送トランジスタ部ＷＴＢなどから構成されている。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに接続されている。
【００１５】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられると、対応するブロックを選択する選択信号ＳＥＬを出力する。昇圧回路ＢＳは、外部から駆動電圧が供給され、これを昇圧して転送ゲート線ＴＧを介して転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳおよびＷＴにゲート電圧を与える。
【００１６】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して構成された転送ゲートトランジスタＷＴＧＤと、転送ゲートトランジスタＳＴＳに対応して構成された転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴに対応してそれぞれ構成されたワード線転送ゲートトランジスタＷＴとを備えて構成される。
【００１７】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、ワード線転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に構成されるワード線ＷＬにそれぞれ接続されている。
【００１８】
選択ゲートトランジスタＳＴＤは、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＤにより共通接続されている。同様に、選択ゲートトランジスタＳＴＳも、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＳにより共通接続されている。各選択ゲートトランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００１９】
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極同士が転送ゲート線ＴＧにより共通に接続され昇圧回路ＢＳに接続されている。センスアンプＳＡは、各ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２０】
次に、前記した電気的構成の平面的なレイアウトパターンについて図２、図３を参照して説明する。図２はメモリセル領域の一部を示すもので、選択ゲートトランジスタＳＴＤと隣接するブロックの選択ゲートトランジスタＳＴＤが配置された部分を含んだレイアウトパターンを平面図により示している。
【００２１】
図２に示すように、複数の素子分離領域Ｓｂが列方向に沿って互いに平行に形成されており、これらは行方向に所定間隔で配設されている。これらの複数の素子分離領域Ｓｂが形成されることによって、複数の活性領域Ｓａが列方向に沿って形成されると共に互いに行方向に分離されている。
【００２２】
ワード線ＷＬは行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴのゲート電極ＭＧを互いに共通接続している。このワード線ＷＬは、活性領域Ｓａと直交するように図２中の行方向に沿って複数形成されている。また、選択ゲート線ＳＧＬＤはワード線ＷＬに並設されており、複数の選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤを行方向に沿って接続している。
【００２３】
この選択ゲート線ＳＧＬＤは一対に設けられており、当該一対の選択ゲート線ＳＧＬＤ−ＳＧＬＤ間の活性領域Ｓａには、ビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域Ｓａ上にはメモリセルトランジスタＭＴの各ゲート電極ＭＧが形成されており、選択ゲート線ＳＧＬＤと交差する活性領域Ｓａ上には選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤが構成されている。
【００２４】
図３（ａ）、図３（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを平面図で示している。周辺回路領域Ｐ内のトランジスタとしては、図１の構成で説明した転送ゲートトランジスタＷＴＧＤ，ＷＴＧＳ，ＷＴに加えて、図示しない低電圧トランジスタがある。これらの周辺トランジスタＰＴは、平面レイアウトではほぼ同じパターンに形成されている。
【００２５】
これらの周辺トランジスタＰＴは、ＳＴＩ構造の素子分離領域Ｓｂが矩形状をなす活性領域Ｓａを囲うように形成されている。そして、一の周辺トランジスタＰＴの活性領域Ｓａは、他の周辺トランジスタＰＴの活性領域Ｓａとの間が素子分離領域Ｓｂによって分離されている。ゲート電極ＰＧは、活性領域Ｓａを横切って素子分離領域Ｓｂに渡って形成されている。また、図示しないが、周辺回路領域Ｐには回路素子として容量性素子や抵抗素子などが構成されている。
【００２６】
図４（ａ）〜図４（ｅ）は、それぞれ図２、図３中の切断線４Ａ−４Ａ〜４Ｅ−４Ｅで切断した部分の模式的な断面図を示している。具体的には、図４（ａ）はワード線ＷＬに沿って切断して示す断面図であり、図４（ｂ）は活性領域Ｓａに沿って切断したメモリセルトランジスタＭＴのゲート電極ＭＧ部分の断面図を示している。
【００２７】
図４（ｃ）、図４（ｄ）は周辺回路領域Ｐの特に低電圧回路領域ＰＬにおける要部の断面図、図４（ｅ）は周辺回路領域Ｐの特に高電圧回路領域ＰＨにおける要部の断面図を模式的に示している。また、図５は、メモリセル領域Ｍ内の素子構造を３次元的に表した斜視図を示している。
【００２８】
図４（ａ）を参照して断面構造を説明する。半導体基板（例えばシリコン基板）１には素子分離溝２が形成されており、この素子分離溝２が活性領域Ｓａを複数に分離する。これらの活性領域Ｓａ上にはトンネル絶縁膜３が形成されている。このトンネル絶縁膜３は、活性領域Ｓａ上において半導体基板１の上面上に沿って形成されると共に活性領域Ｓａの側面において素子分離溝２の内面に沿って形成されている。これにより、トンネル絶縁膜３は活性領域Ｓａの上面および側面を囲うように形成されている。このトンネル絶縁膜３は例えばシリコン酸化膜により形成されている。
【００２９】
電荷トラップ膜４がこのトンネル絶縁膜３の上面上に沿って形成されている。この電荷トラップ膜４は素子分離溝２内においてトンネル絶縁膜３上に沿って形成されており、活性領域Ｓａの上面および側面を囲うように構成されている。この電荷トラップ膜４は例えばシリコン窒化膜により構成され、特に活性領域Ｓａの上方および上側方に位置する膜部が主に電荷を蓄積するメモリセル構造となっている。
【００３０】
ブロック膜５がこの電荷トラップ膜４の上面上に沿って形成されている。本実施形態では、このブロック膜５は素子分離溝２内において電荷トラップ膜４上に沿って形成されており、活性領域Ｓａの上面および側面を囲うように構成されている。このブロック膜５は例えばシリコン酸化膜により構成され、特に電荷トラップ膜４から上方に電荷の放出を防止する機能を備える。
【００３１】
メモリセル領域Ｍにおいて、素子分離溝２はその深さがその幅よりも格段に大きく形成されており、素子分離溝２内は、トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５による３種の機能膜により全て埋込まれている。素子分離領域Ｓｂはこれらの３種の膜のみにより構成されており例えばＨＤＰ膜など他種膜は埋込まれていない。ブロック膜５上には多結晶シリコン層６、７が形成されている。この多結晶シリコン層６、７は、リン（Ｐ）ドープ型の多結晶シリコンである。多結晶シリコン層６、７の上には金属シリサイド層８が形成されている。
【００３２】
このような構造により、半導体基板１の活性領域Ｓａの上面にトンネル絶縁膜３を介して複数のゲート電極ＭＧが所定間隔を存して配置されている。すなわち、各ゲート電極ＭＧは、トンネル絶縁膜３上に、電荷蓄積層としての電荷トラップ膜４、ブロック膜５、多結晶シリコン層６、７、金属シリサイド層８を積層した構成とされている。制御ゲート電極ＣＧは、多結晶シリコン層６、７および金属シリサイド層８の積層構造によって構成されている。このような構造はＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Substrate）セルと称される。
【００３３】
図４（ｂ）に示す断面図を参照して構造を説明する。図４（ｂ）に示す断面において、半導体基板１上には、トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５、多結晶シリコン層６、７、金属シリサイド層８が順次積層されているが、これらの積層構造３〜８は、この断面では複数に分断されており、特に複数の積層構造３〜７の側面はそれぞれ面一に形成されている。層間絶縁膜となるシリコン酸化膜１４が複数の積層構造３〜８間にそれぞれ埋込まれている。図４（ｃ）、図４（ｄ）を参照しながら低電圧回路領域ＰＬ内における断面構造を説明する。
【００３４】
図４（ｃ）、図４（ｄ）は、周辺回路領域Ｐの低電圧回路領域ＰＬ内における断面構造を模式的に示している。図４（ｃ）に示すように、半導体基板１の上面上にはゲート絶縁膜１０が形成されており、このゲート絶縁膜１０の上には、リン（Ｐ）ドープ型の多結晶シリコン層１２、７、金属シリサイド層８が順に形成されており、これらの構造を主としてゲート電極ＰＧが構成されている。多結晶シリコン層１２および７間には，下から順にトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５、多結晶シリコン層６が順に形成されている。
【００３５】
複数のゲート電極ＰＧ−ＰＧ間には、素子分離膜としてのＨＤＰ(High Density Plasma enhanced chemical vapor deposition silicon oxide)膜１１が形成されている。このＨＤＰ膜１１は、周辺回路領域Ｐの素子分離溝２内の全領域に埋込まれると共に、半導体基板１の上面から上方に突出して構成されている。このＨＤＰ膜１１の上面は多結晶シリコン層１２の上面とほぼ同一の高さに形成されている。
【００３６】
複数のゲート電極ＰＧ−ＰＧ間には、ＨＤＰ膜１１の上面上に位置して、シリコン酸化膜１４、１５、シリコン窒化膜１６、ＴＥＯＳ(Tetra Ethoxy silane)／Ｏ3膜１７が構成されている。シリコン酸化膜１４は、積層膜３〜７の側面および金属シリサイド層８の側面下部に沿って形成されている。また、シリコン酸化膜１５は、シリコン酸化膜１４の外側面に沿って形成されている。また、シリコン窒化膜１６は、シリコン酸化膜１５の外側面に沿って形成されると共にシリコン酸化膜１４、１５の上面に沿って形成されている。図４（ｄ）に示す断面構造においては、ゲート電極ＰＧの脇に拡散層（図示せず）が例えばＬＤＤ(Lightly Doped Drain)構造によって形成されている。
【００３７】
図４（ｅ）は、周辺回路領域Ｐの高電圧回路領域ＰＨ内における断面構造を模式的に示している。この図４（ｅ）に示すように、高電圧回路領域ＰＨ内のゲート電極ＰＧの構造は、図４（ｃ）に示すゲート電極ＰＧの断面構造とほぼ同様の構造をなしているが、厚いゲート絶縁膜１３がゲート絶縁膜１０に代えて構成されている。ゲート絶縁膜１３はシリコン熱酸化膜を備えて構成されている。ゲート絶縁膜１３は、その下面の位置がゲート絶縁膜１０の下面の位置よりも低い位置に形成されている。
【００３８】
図５は、メモリセル領域Ｍ内のメモリセルトランジスタＭＴの構造を斜視図によって示している。この図５に示すように、ワード線ＷＬは行方向に沿って各メモリセルゲート電極ＭＧの制御ゲート電極ＣＧを連結して構成されている。これらのワード線ＷＬによる連結構造は列方向に分断されている。
【００３９】
トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５による積層絶縁膜Ｂは素子分離溝２の内面に沿って形成されているが、この積層絶縁膜Ｂは素子分離溝２内面に沿って列方向に延伸している。この積層絶縁膜Ｂは、各メモリセルトランジスタＭＴのゲート電極ＭＧ−ＭＧ間の活性領域Ｓａの上面上において分断されている。また、この積層絶縁膜Ｂは素子分離領域Ｓｂ上において一部除去されている。
【００４０】
上記構造の製造方法について説明する。本実施形態では、メモリセル領域Ｍにおいて素子分離溝２内をトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５の積層構造によって埋込み、周辺回路領域Ｐにおいて素子分離溝２内をＨＤＰ膜１１で埋込む実施形態を示す。以下、図６（ａ）〜図６（ｅ）に示す構造の製造方法を説明する。
【００４１】
半導体基板１にイオン注入することでウェルおよびチャネル領域（何れも図示せず）を形成する。次に、周辺回路領域Ｐの低電圧回路領域ＰＬを第１深さ（例えば４０ｎｍ）、高電圧回路領域ＰＨを第２深さ（＞第１深さ：例えば７０ｎｍ）だけ、リソグラフィ技術および反応性イオンエッチング（ＲＩＥ）技術により半導体基板１の上面をエッチング処理する。次に、半導体基板１の全面に高電圧回路領域ＰＨのゲート絶縁膜１３としてシリコン熱酸化膜を第１所定膜厚（例えば２６ｎｍ）形成する。次に、リソグラフィ技術およびウェットエッチング技術により周辺回路領域Ｐの高電圧回路領域ＰＨ以外のゲート絶縁膜１３を除去処理する。
【００４２】
次に、周辺回路領域Ｐ内における低電圧回路領域ＰＬのゲート絶縁膜１０を第２所定膜厚（例えば、６ｎｍ）形成する。これにより周辺回路領域Ｐの高電圧回路領域ＰＨでは、第１所定膜厚より厚い第３所定膜厚（例えば、３０ｎｍ）のゲート絶縁膜１３を形成できる。また、低電圧回路領域ＰＬおよびメモリセル領域Ｍ内では、第２所定膜厚のゲート絶縁膜１０を形成できる。
【００４３】
次に、ゲート電極ＰＧの一部となるリン（Ｐ）ドープ多結晶シリコン層１２を所定膜厚（例えば４０ｎｍ）形成する。次に、リソグラフィ技術および反応性イオンエッチング技術により周辺回路領域Ｐの高電圧回路領域ＰＨおよび低電圧回路領域ＰＬにおいて素子分離溝２を形成し、ＨＤＰ膜１１で完全に埋込み、ＣＭＰ(Chemical Mechanical Polishing)法により平坦化処理を行い、周辺回路領域Ｐのシャロートレンチアイソレーション（ＳＴＩ）を形成する。
【００４４】
図７（ａ）〜図７（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりメモリセル領域Ｍの多結晶シリコン層１２を除去処理する。次に、半導体基板１の全面にシリコン窒化膜１８を所定膜厚（例えば１０ｎｍ）形成し、ハードマスク１９をＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法によりＴＥＯＳガスを用いて所定膜厚（例えば１００ｎｍ）形成する。
【００４５】
次に、図８（ａ）〜図８（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりメモリセル領域Ｍ内のハードマスク１９に素子分離溝２の形成用のパターンを形成する。尚、このパターンを形成するときに通常のリソグラフィの限界を超えるリソグラフィ技術を必要とするときには、側壁転写技術を適用してパターニングすると良い。
【００４６】
次に、ハードマスク１９をマスクとしてシリコン窒化膜１８から半導体基板１までを反応性イオンエッチングにより加工し、ＳＴＩ構造の素子分離領域Ｓｂを構成するための素子分離溝２を形成する。次に、ハードマスク１９の残存膜をウェットエッチング、または、ドライエッチング処理を行うことで除去し、シリコン窒化膜１８をウェットエッチング処理によって除去する。
【００４７】
このような工程を経て、メモリセル領域Ｍでは、電荷トラップ膜４を形成するための半導体基板１の表面を露出させることができ、周辺回路領域Ｐではゲート電極ＰＧの一部となるリンドープ多結晶シリコン層１２の表面を露出させることができる。
【００４８】
次に、図９（ａ）〜図９（ｅ）に示す構造の製造方法を説明する。半導体基板１の表面全体にトンネル絶縁膜３（トンネル誘電体膜）となるシリコン酸化膜を所定膜厚（例えば５ｎｍ）形成し、電荷を保持する電荷トラップ膜４を構成するシリコン窒化膜を所定膜厚（例えば４ｎｍ）形成し、電荷トラップ膜４から制御ゲート電極ＣＧ側に電荷漏洩を抑制するためのブロック膜５となるシリコン酸化膜を所定膜厚（例えば８ｎｍ）形成する。このとき、これらの３種の機能膜によって素子分離溝２内を完全に埋込むように形成する。これらの絶縁膜は、ＣＶＤ(Chemical Vapor Deposition)法、ＡＬＤ(Atomic Layer Deposition)法を適用して形成できる。また、前記のシリコン酸化膜に代えてＳｉＯ／ＳｉＮ／ＳｉＯ積層膜にしても良く、所望の性能を得るための膜構成を適用できる。
【００４９】
電荷トラップ膜４としてシリコン窒化膜を適用したときにはシリコンリッチな組成を適用すると良い。シリコンリッチなシリコン窒化膜は、ＡＬＤ法、あるいは、Ｓｉ2Ｈ6／ＮＨ3系のＬＰ−ＣＶＤ法、あるいは、ＳｉＨ2Ｃｌ2／ＮＨ3系のＣＶＤ法においてＳｉＨ2Ｃｌ2ガスを過剰な条件として適用することで成膜できる。このとき、活性領域Ｓａの上方における電荷トラップ膜４の上面と素子分離領域Ｓｂの上方におけるブロック膜５の上面の高さは自動的にほぼ等しくなる。
【００５０】
次に、メモリセルトランジスタＭＴのゲート電極ＭＧの基層となるリン（Ｐ）ドープ多結晶シリコン層６を所定膜厚（例えば２０ｎｍ）形成する。このとき、多結晶シリコン層６の形状はほぼ平坦（例えば平板状）の形状とされ、ゲート電極ＭＧの形状が凸型、または、凹型になることで発生する書込消去速度のばらつきを抑制することができる。
【００５１】
次に、図１０（ａ）〜図１０（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術により、メモリセル領域Ｍ以外の周辺回路領域Ｐ（ＰＬ、ＰＨ）内の多結晶シリコン層６を部分的に除去処理し、ブロック膜５、電荷トラップ膜４、トンネル絶縁膜３に対し多結晶シリコン層１２の上面まで貫通する穴を形成する。次に、半導体基板１の全面にリン（Ｐ）ドープ多結晶シリコン層７を成膜し、周辺回路領域Ｐ（ＰＬ、ＰＨ）のリン（Ｐ）ドープ多結晶シリコン層６と構造的に接続するように形成する。次に、半導体基板１の全面にゲート加工用のマスクとなるシリコン窒化膜２０を形成する。
【００５２】
次に、図１１（ａ）〜図１１（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術により、シリコン窒化膜２０、リン（Ｐ）ドープ多結晶シリコン層７、６、ブロック膜５、電荷トラップ膜４、トンネル絶縁膜３、リン（Ｐ）ドープ多結晶シリコン層１２を加工し、メモリセルトランジスタＭＴの制御ゲート電極ＣＧのパターン、周辺トランジスタＰＴのゲート電極ＰＧのパターンを形成する。ここで、電荷トラップ膜４であるシリコン窒化膜も完全に分離するように形成すると良い。これは、電荷トラップ膜４が隣接メモリセル間で分離していると、トラップ電荷が隣接するメモリセルトランジスタＭＴ間で移動しないためである。これにより良好なデータリテンション特性を実現できる。
【００５３】
次に、図１２（ａ）〜図１２（ｅ）に示すように、サイドウォールスペーサとなるシリコン酸化膜１４をＡＬＤ法により所定膜厚（３ｎｍ）形成し、リソグラフィ技術およびイオン注入技術を用いて拡散層（図示せず）の不純物を注入する。このとき、拡散層はＮＡＮＤストリングの両端に位置するビット線コンタクトＣＢ、ソース線コンタクトのソース／ドレイン領域のみ形成し、メモリセル領域Ｍ内においてはソース／ドレインレス構造にすると良い。これは、メモリセルトランジスタＭＴのショートチャネル効果の抑制やメモリセルトランジスタＭＴの動作時に非選択メモリセルに電荷が書き込まれるリードディスターブ／プログラムディスターブ対策になるためである。
【００５４】
次に、半導体基板１の全面に周辺回路領域Ｐの周辺トランジスタＰＴのサイドウォールスペーサとなるシリコン酸化膜１５をＬＰＣＶＤ法により形成する。このシリコン酸化膜１５はＨＴＯ膜、ＴＥＯＳ膜とすると良い。
【００５５】
次に、リソグラフィ技術およびイオン注入技術を適用し、ビット線コンタクトＣＢの形成領域、ソース線コンタクトの形成領域、周辺トランジスタＰＴの拡散層（図示せず）を形成する。例えば，周辺回路領域Ｐ（ＰＬ、ＰＨ）における不純物の拡散層を形成する工程では、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、側壁絶縁膜１４、１５を用いて自己整合的にイオン注入を行うことでＬＤＤ構造に形成すると良い。
【００５６】
次に、半導体基板１の全面にバリア窒化膜となるシリコン窒化膜１６を形成し、ＰＭＤ（Pre-Metal-Dielectric）となるＴＥＯＳ／Ｏ3膜１７を埋込み、ＣＭＰ法によりシリコン窒化膜１６をストッパとしてＴＥＯＳ／Ｏ3膜１７を平坦化する。
【００５７】
次に、反応性イオンエッチング法により多結晶シリコン層７上のシリコン窒化膜２０、１６を除去し、半導体基板１の全面に金属をＰＶＤ法により形成し、シリサイデーションアニールを行うことによって金属シリサイド層８を形成する。以上の工程を経て、メモリセルトランジスタＭＴおよび周辺トランジスタＰＴが形成される。以降の工程は、通常のフラッシュメモリと同様の多層配線工程を行うことになるが、本実施形態の特徴部分とは関係しないためその説明を省略する。
【００５８】
従来の素子分離領域に素子分離用の絶縁膜を埋め込む構造では、リソグラフィ技術および異方性エッチング処理のばらつきで素子によって素子分離溝内の埋め込み絶縁膜の高さがばらつくことが予測される。するとメモリセルの素子特性も素子毎にばらついてしまうことになるため素子特性を一定に保つには厳しいプロセス制御が必要になる。
【００５９】
これに対して本実施形態によれば、素子分離溝２内がトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５により全て埋め込まれているため、各メモリセルトランジスタＭＴの活性領域Ｓａ間の素子分離溝２に埋め込まれる積層絶縁膜Ｂ（トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５）の上面高さを極力一定とすることができ、制御ゲート電極ＣＧと活性領域Ｓａとの間の距離を極力一定にすることができる。したがって、各メモリセルトランジスタＭＴの印加電圧を極力一定にできる。すなわち、複数のメモリセルトランジスタＭＴの素子特性のばらつき、具体的には書込消去特性のばらつきを極力抑制できる。
【００６０】
積層絶縁膜Ｂが素子分離溝２の内面に沿って形成されているため、電荷が電荷トラップ膜４を介して隣接するメモリセルトランジスタＭＴ側に漏出することを極力抑制できる。
電荷トラップ膜４が、メモリセル領域ＭのＳＴＩ構造の素子分離領域Ｓｂ内に埋め込まれており電荷をトラップ可能に構成しているため、隣接メモリセルトランジスタＭＴ間のＳＴＩ耐圧を改善することができる。なお、これは、設計ルールが極小化しＳＴＩ耐圧を確保する上で極めて有効となる。
【００６１】
ＳＴＩ構造の素子分離領域Ｓｂの高さを一定にできるため、メモリセルトランジスタＭＴの書込／消去特性を安定化させることができる。また、メモリセル領域Ｍの素子分離溝２内をＨＤＰ膜などにより埋込む工程を不要にできる。
【００６２】
周辺回路領域Ｐ（ＰＬ、ＰＨ）では、周辺トランジスタＰＴが素子分離溝２によって分離形成されており、ＨＤＰ膜１１が素子分離溝２内に埋込み形成されているため、周辺回路領域Ｓｂにおける幅広の素子分離領域Ｓｂを容易に埋め込むことができる。
【００６３】
微細な素子分離領域Ｓｂの素子分離溝２内を埋込みつつ理想的な平面セル構造を実現することができるので、フラッシュメモリの継続的な微細化によるビット密度向上による更なるアプリケーション拡大が期待できる。
【００６４】
（第２実施形態）
以下、第２実施形態について図１３〜図２０を参照して説明する。図１３（ａ）〜図１３（ｅ）は、それぞれ、図４（ａ）〜図４（ｅ）に対応した断面図を示している。図１４は、図５に対応した斜視図を示している。これらのうち、前述実施形態と主に異なるところは、メモリセル領域Ｍ内において、半導体基板１とトンネル絶縁膜３との間にゲート絶縁膜３ａとフローティングゲート電極ＦＧとなる多結晶シリコン層（導電膜に相当）２１とが積層されているところにある。
【００６５】
例えば、制御回路がメモリセルトランジスタＭＴにデータを書込むときには、電荷トラップ膜４に電子をトラップさせる。このとき電子は活性領域Ｓａからフローティングゲート電極ＦＧを経由して電荷トラップ膜４に移動することになる。このため、活性領域Ｓａから注入された電子をフローティングゲート電極ＦＧの作用によって上方および上側方に向けて分散させることができる。
【００６６】
したがって、トラップ電子はフローティングゲート電極ＦＧの上側に拡散して貯留することになり、電荷トラップ膜４に対する局所的な電荷蓄積を防ぐことができる。電荷トラップ膜４の一部分に電子が集中して貯留してしまうと、当該集中部分からブロック膜５側に電子が抜けやすくなることが推定されている。本実施形態の構造を適用すれば、電子が電荷トラップ膜４に拡散して貯留することになるため、電荷保持特性を良好にできる。
【００６７】
以下、製造方法を説明する。まず、図１５（ａ）〜図１５（ｅ）に示す構造の製造方法を示す。
半導体基板１にイオン注入によりウェルおよびチャネル領域（図示せず）を形成する。次に、周辺回路領域Ｐの低電圧回路領域ＰＬを所定深さ（例えば４０ｎｍ）、高電圧回路領域ＰＨを第２所定深さ（＞第１所定深さ：例えば８０ｎｍ）だけ、リソグラフィ技術および反応性イオンエッチング（ＲＩＥ）技術によりリセスする。
【００６８】
次に、半導体基板１の全面に高電圧回路領域ＰＨのゲート絶縁膜１０となるシリコン熱酸化膜を第１所定膜厚（例えば２６ｎｍ）形成し、リソグラフィ技術およびウェットエッチング技術により周辺回路領域Ｐの高電圧回路領域ＰＨ以外のシリコン熱酸化膜を除去処理する。
【００６９】
次に、周辺回路領域Ｐの低電圧回路領域ＰＬのゲート絶縁膜１３を第２所定膜厚（例えば６ｎｍ）形成する。これにより、周辺回路領域Ｐの高電圧回路領域ＰＨでは第１所定膜厚より厚い第３所定膜厚（例えば３０ｎｍ）のゲート絶縁膜１３を形成できる。また低電圧回路領域ＰＬおよびメモリセル領域Ｍ内では、第２所定膜厚のゲート絶縁膜１０を形成できる。
【００７０】
次に、ゲート電極ＰＧの一部となるリン（Ｐ）ドープ多結晶シリコン層１２を所定膜厚（例えば４０ｎｍ）形成する。次に、リソグラフィ技術および反応性イオンエッチング法により、周辺回路領域Ｐ（ＰＬ、ＰＨ）の素子分離領域Ｓｂとなる素子分離溝２を形成し、ＮＳＧ膜１１ａで完全に埋込みＣＭＰ法により平坦化処理を行い、周辺回路領域ＰにおいてＳＴＩ構造の素子分離領域Ｓｂを形成する。次に、半導体基板１の上方全面（多結晶シリコン層１２の上面およびＮＳＧ膜１１ａの上面）上にシリコン窒化膜２２を所定膜厚（例えば１０ｎｍ）形成する。
【００７１】
次に、図１６（ａ）〜図１６（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング法によりメモリセル領域Ｍのシリコン窒化膜２２、多結晶シリコン層１２、ゲート絶縁膜１０を除去処理する。
【００７２】
次に、半導体基板１を熱酸化処理することで特にメモリセル領域Ｍの半導体基板１の上面にトンネル絶縁膜３ａとなるシリコン酸化膜を所定膜厚（４ｎｍ）形成し、フローティングゲート電極ＦＧとなるリン（Ｐ）ドープ多結晶シリコン層２１を所定膜厚（例えば１５ｎｍ）、ハードマスクとの緩衝層となるシリコン窒化膜２３を所定膜厚（例えば５ｎｍ）、順次形成する。
【００７３】
次に、周辺回路領域Ｐ（ＰＬ、ＰＨ）内では、多結晶シリコン層２１およびシリコン窒化膜２３がシリコン窒化膜２２上に順次積層されるため、当該領域Ｐ内のシリコン窒化膜２３および多結晶シリコン層２１をリソグラフィ技術および反応性イオンエッチング技術により除去する。次に、半導体基板１の全面（シリコン窒化膜２２、２３の上面）上にハードマスクとなるＢＳＧ膜２４をＬＰＣＶＤ法により所定膜厚（例えば１００ｎｍ）形成する。
【００７４】
次に、図１７（ａ）〜図１７（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりＢＳＧ膜２４を加工し、メモリセル領域Ｍの活性領域Ｓａの上方に位置するパターンを形成する。尚、このパターンを形成するときに、通常のリソグラフィの限界を超えるリソグラフィ技術を必要とするときには、側壁転写技術（Double Patterning、あるいは、Quadruple Patterning技術）を適用してパターニングすると良い。次に、ＢＳＧ膜２４のパターンを転写することで、シリコン窒化膜２３、多結晶シリコン層２１、トンネル絶縁膜３ａ、半導体基板１の上部に素子分離溝２を形成する。この素子分離溝２はＳＴＩ構造の素子分離領域Ｓｂを構成するための溝となる。
【００７５】
次に、ＢＳＧ膜２４を弗酸ベーパーエッチング処理によって除去処理し、シリコン窒化膜２２、２３をウェットエッチング処理によって除去処理する。このような工程を経て、メモリセル領域Ｍ内では、フローティングゲート電極ＦＧとなる多結晶シリコン層２１の上面および側面が露出するようになり、トンネル絶縁膜３ａの側面も露出する。また、周辺回路領域Ｐ（ＰＬ、ＰＨ）ではゲート電極ＰＧの一部となる多結晶シリコン層１２の上面が露出する。
【００７６】
次に、図１８（ａ）〜図１８（ｅ）に示すように、半導体基板１の全面にＳＯＮＯＳセルのトンネル絶縁膜３となるシリコン酸化膜を所定膜厚（例えば４ｎｍ）、電荷を蓄積する電荷トラップ膜４となるシリコン窒化膜を所定膜厚（例えば５ｎｍ）、電荷トラップ膜４から制御ゲート電極ＣＧ側にチャージ漏洩を抑制するためのブロック膜５となるシリコン酸化膜を所定膜厚（例えば６ｎｍ）だけ順次形成する。このとき、トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５によりメモリセル領域Ｍ内の素子分離溝２内を完全に埋め込むことができる。これらのトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５はＣＶＤ法、ＡＬＤ法により成膜できる。
【００７７】
メモリセル領域Ｍの素子分離溝２内には他の機能膜が埋め込まれないので、ブロック膜５の上面を平坦に形成することができる。すなわち、ブロック膜５の上面は、素子分離領域Ｓｂの上方、活性領域Ｓａの上方に渡りほぼ高さが同じに形成され平坦に構成されている。
【００７８】
次に、メモリセル領域Ｍの制御ゲート電極ＣＧを構成する多結晶シリコン層６を所定膜厚（例えば２０ｎｍ）形成する。ブロック膜５の上面が平坦に形成され、多結晶シリコン層６の下面も平坦に形成される。多結晶シリコン層６の下面とメモリセルトランジスタＭＴの各活性領域Ｓａとの間の距離が互いにほぼ等しくなるため、各メモリセルトランジスタＭＴ毎の書込速度、消去速度のばらつきを抑制することができ、書込時間、消去時間、読出時間等の電気的制御時間を各メモリセルトランジスタＭＴ間でほぼ一定にできる。
【００７９】
次に、図１９（ａ）〜図１９（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりメモリセル領域Ｍ以外の周辺回路領域Ｐ（ＰＬ、ＰＨ）の多結晶シリコン層６を部分的に除去処理し、さらに、メモリセル領域Ｍ以外の周辺回路領域Ｐ（ＰＬ、ＰＨ）内のブロック膜５、電荷トラップ膜４、トンネル絶縁膜３を構成するＯＮＯ膜を部分的に除去処理する。
【００８０】
次に、半導体基板１の全面（多結晶シリコン層６の上面、側面、多結晶シリコン層１２の上面等）の上に、ボロン（Ｂ）ドープ多結晶シリコン層７ａを形成し、周辺回路領域Ｐ（ＰＬ、ＰＨ）の多結晶シリコン層１２の上面に構造的に接続する。次に、半導体基板１の全面（多結晶シリコン層７ａの上面）上に、ゲート加工のマスクとなるシリコン窒化膜２０を形成する。
【００８１】
次に、図２０（ａ）〜図２０（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術により、シリコン窒化膜２０の上面上にレジスト（図示せず）をパターニングし、ボロン（Ｂ）ドープ多結晶シリコン層７ａ、多結晶シリコン層６、ブロック膜５、電荷トラップ膜４、トンネル絶縁膜３、メモリセル領域Ｍのリン（Ｐ）ドープ多結晶シリコン層２１、周辺回路領域Ｐの多結晶シリコン層１２に転写する。この工程を行うことで、メモリセル領域Ｍの制御ゲート電極ＣＧのパターン、および、周辺回路領域ＰのトランジスタＰＴのゲート電極ＰＧのパターンを形成する。
【００８２】
次に、図１３（ａ）〜図１３（ｅ）に示すように、サイドウォールスペーサとなるシリコン酸化膜１４を所定膜厚（例えば３ｎｍ）だけＬＰＣＶＤ法により形成する。このシリコン酸化膜１４はＨＴＯ膜とすると良い。次に、リソグラフィ技術およびイオン注入技術を用いて拡散層（図示せず）を形成する。この拡散層は、ＮＡＮＤストリングの両端に位置するビット線コンタクト領域、ソース線コンタクト領域のみ形成し、メモリセル領域Ｍ内はソース／ドレインレス構造とすると良い。
【００８３】
これは、メモリセルトランジスタＭＴのショートチャネル効果の抑制やメモリセルトランジスタＭＴの動作時に非選択メモリセルに電荷が書き込まれるリードディスターブ／プログラムディスターブの対策になるためである。
【００８４】
次に、半導体基板１の全面に周辺回路領域Ｐのサイドウォールスペーサとなるシリコン酸化膜１５をＬＰＣＶＤ法により形成する。このシリコン酸化膜１５はＨＴＯ膜、ＴＥＯＳ膜等で形成すると良い。次に、リソグラフィ技術およびイオン注入技術を用いて周辺トランジスタＰＴの拡散層（図示せず）を形成する。例えば，周辺回路領域Ｐ（ＰＬ、ＰＨ）における不純物の拡散層を形成する工程では、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、側壁絶縁膜１４、１５等を用いて自己整合的にイオン注入を行うことでＬＤＤ構造に形成すると良い。
【００８５】
次に、半導体基板１の全面にバリア膜となるシリコン窒化膜１６を形成し、ＰＭＤとなるＢＰＳＧ膜１７ａを形成し、ＣＭＰ法によりシリコン窒化膜１６をストッパとして平坦化処理する。
【００８６】
次に、周辺回路領域Ｐおよびメモリセル領域Ｍ内において、反応性イオンエッチング法により多結晶シリコン層７ａの上のシリコン窒化膜２０を除去処理し、半導体基板１の全面にメタルをＰＶＤ法により形成し、シリサイデーションアニールを行うことで金属シリサイド層８を形成する。以降の工程では、通常のフラッシュメモリと同様の多層配線工程を行うことになるが、本実施形態の特徴とは関係しないため説明を省略する。
【００８７】
本実施形態によれば、多結晶シリコン層２１が半導体基板１の上面に形成されたトンネル絶縁膜３ａを介してフローティングゲート電極ＦＧを構成し、当該フローティングゲート電極ＦＧを介してトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５が順次積層されている。このとき、ブロック膜５の上面の高さが活性領域Ｓａの上方および素子分離領域Ｓｂの上方に渡ってほぼ同一高さで形成できるため、制御ゲート電極ＣＧを構成する多結晶シリコン層６の下面と各メモリセルトランジスタＭＴの活性領域Ｓａとの間の距離をほぼ同一とすることができ、各メモリセルトランジスタＭＴの書込速度、消去速度をほぼ一定とすることができる。
【００８８】
また、フローティングゲート電極ＦＧがトンネル絶縁膜３ａ上に形成されているため、電荷がデータ書込時に活性領域Ｓａから電荷トラップ膜４に注入されるときに、フローティングゲート電極ＦＧによって上方に拡散された状態で電荷トラップ膜４に拡散注入されるようになり、電荷が電荷トラップ膜４の一部領域に対し集中的に注入することを抑制でき、電荷トラップ膜４のストレスを緩和できる。
【００８９】
（第３実施形態）
図２１は、第３実施形態を示すもので、前述実施形態と異なるところは、トンネル絶縁膜３、電荷トラップ膜４のみがメモリセル領域Ｍの素子分離溝２内に埋め込まれているところにある。すなわち、トンネル絶縁膜３は素子分離溝２の内面に沿って形成されていると共に電荷トラップ膜４がトンネル絶縁膜３の上面上に沿って形成されているが、この素子分離溝２内にはブロック膜５が形成されていない。このような実施形態においても、前述実施形態とほぼ同様の作用効果を奏する。
【００９０】
なお、この第３実施形態では多結晶シリコン層２１がゲート絶縁膜３ａ上に形成されている実施形態を示しているが、第１実施形態に示したように、多結晶シリコン層２１、ゲート絶縁膜３ａが形成されていない形態に適用しても良い。
【００９１】
（他の実施形態）
前述の実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前記した実施形態に記載した材料系、膜厚、加工方法に限定されるものではなく、様々な材料系、膜厚、加工方法を適用できる。例えば半導体基板１としては、ＳＯＩ(Silicon On Insulator)基板を適用して構成しても良い。
【００９２】
前述実施形態においては、積層絶縁膜（トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５）としてシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の構造を適用しているが、１ｎｍ程度のシリコン酸化膜間に１ｎｍ〜２ｎｍ程度の直径のシリコン微結晶を分散させた構造を適用しても良い。
また、金属シリサイド層８としてはタングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金ニッケルシリサイドなどを適用できるが、また多結晶シリコン層７、７ａ上にバリアメタルを介してメタル（例えばタングステン）を形成したポリメタル電極を適用しても良い。
【００９３】
ＮＡＮＤ型フラッシュメモリ装置Ｄに適用した場合を示したが、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Substrate）構造の電荷蓄積層を備えたＮＯＲ型やＡＮＤ型フラッシュメモリ装置やその他電荷トラップ膜４を有する構造の不揮発性半導体記憶装置に適用することができる。
【符号の説明】
【００９４】
図面中、１は半導体基板、２は素子分離溝、３、３ａはトンネル絶縁膜、４は電荷トラップ膜、５はブロック膜、１１はＨＤＰ膜（素子分離膜）、１１ａはＮＳＧ膜（素子分離膜）、２１は多結晶シリコン層（導電膜）、Ｓａは活性領域、Ｓｂは素子分離領域、Ｐは周辺回路領域、Ｍはメモリセル領域、ＰＬは低電圧回路領域、ＰＨは高電圧回路領域、ＦＧはフローティングゲート電極、Ｄはフラッシュメモリ装置（不揮発性半導体記憶装置）を示す。
【技術分野】
【０００１】
本発明の実施形態は、電荷トラップ膜を具備したメモリセル構造を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、ストレージ用途の拡大及び製造コストの抑制を目的として設計ルールの縮小化、素子の微細化、高集積化が積極的に進められている（例えば、特許文献１、２参照）。現在では低消費電力であるためハードディスクに代わるデバイスとして用いられている。
【０００３】
微細化が進められると、特にフローティングゲート型の不揮発性メモリでは隣接メモリセル間に発生する寄生容量によってメモリセル間干渉が増大する。この場合、非選択メモリセルの誤書込や書込速度の遅延時間の増大化などの諸問題が引き起こされてしまう。
【０００４】
これに対して活性領域上面上にそれぞれトンネル絶縁膜を介して電荷トラップ膜を形成した構造を採用しているＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発性メモリは隣接セル間の寄生容量を小さくできるという利点があるが電荷を蓄積した自メモリセルに隣接する活性領域に対して電圧が印加されると、隣接メモリセルに向かう電界が発生し、トラップされた電子がホッピング伝導してしまいデータリテンション特性が悪化しやすいという問題があった。
【０００５】
また、ＭＯＮＯＳ型のメモリセルは、活性領域を分離する素子分離溝内に埋め込まれる絶縁膜の高さばらつきによって電界の強度分布が各メモリセル毎にばらついてしまい、書込消去特性がばらついてしまうが、この変動を抑制することが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１８４３８０号公報
【特許文献２】特開２００９−２９０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
各メモリセルの書込消去特性を極力一定にできるようにした不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
不揮発性半導体記憶装置の実施形態は、活性領域が第１素子分離溝によって互いに第１方向に分離して形成された複数のメモリセルトランジスタを備えた構成を対象としている。これらのメモリセルトランジスタはそれぞれ活性領域の上面上または上方にトンネル絶縁膜を介して電荷蓄積機能を有する電荷トラップ膜を備えている。トンネル絶縁膜が第１素子分離溝の内面に沿って形成されると共に電荷トラップ膜がトンネル絶縁膜の上面に沿って形成され、これらは積層絶縁膜として構成されている。第１素子分離溝内の全領域が積層絶縁膜により埋込まれている。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の電気的構成を示すブロック図
【図２】メモリセル領域のメモリセルトランジスタのレイアウトパターンを模式的に示す平面図
【図３】周辺回路領域の周辺トランジスタのレイアウトパターンを模式的に示す平面図（（ａ）は低電圧回路領域の平面レイアウトパターン、（ｂ）は高電圧回路領域の平面レイアウトパターン）
【図４】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の模式的な断面図
【図５】メモリセル領域内の各メモリセルトランジスタのゲート電極の一部分を模式的に示す斜視図
【図６】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１）
【図７】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その２）
【図８】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その３）
【図９】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その４）
【図１０】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その５）
【図１１】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その６）
【図１２】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その７）
【図１３】第２実施形態を示す図４相当図
【図１４】図５相当図
【図１５】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その８）
【図１６】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その９）
【図１７】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１０）
【図１８】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１１）
【図１９】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１２）
【図２０】（ａ）は図２中切断線４Ａ−４Ａ、（ｂ）は図２中切断線４Ｂ−４Ｂ、（ｃ）は図３中切断線４Ｃ−４Ｃ、（ｄ）は図３中切断線４Ｄ−４Ｄ、（ｅ）は図３中切断線４Ｅ−４Ｅで示す部分の製造工程の一段階における模式的な断面図（その１３）
【図２１】第３実施形態を示す図５相当図
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した第１実施形態について図１〜図１２を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置Ｄは、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去処理を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。
【００１２】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個直列接続されたメモリセルトランジスタＭＴとからなる。
【００１３】
これらのセルユニットＵＣは行方向（図１中左右方向）にｎ列並列に配列され、これによって１つのブロックが構成されている。メモリセルアレイＡｒは、当該ブロックのセルユニットＵＣが列方向（図１中上下方向）に複数配列されることによって構成されている。尚、説明の簡略化のため、図１には１つのブロックのみを示している。
【００１４】
周辺回路領域Ｐの周辺回路ＰＣは、メモリセル領域ＭのメモリセルアレイＡｒの周囲に配置形成されている。周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路により構成された昇圧回路ＢＳ、および転送トランジスタ部ＷＴＢなどから構成されている。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに接続されている。
【００１５】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられると、対応するブロックを選択する選択信号ＳＥＬを出力する。昇圧回路ＢＳは、外部から駆動電圧が供給され、これを昇圧して転送ゲート線ＴＧを介して転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳおよびＷＴにゲート電圧を与える。
【００１６】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して構成された転送ゲートトランジスタＷＴＧＤと、転送ゲートトランジスタＳＴＳに対応して構成された転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴに対応してそれぞれ構成されたワード線転送ゲートトランジスタＷＴとを備えて構成される。
【００１７】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、ワード線転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に構成されるワード線ＷＬにそれぞれ接続されている。
【００１８】
選択ゲートトランジスタＳＴＤは、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＤにより共通接続されている。同様に、選択ゲートトランジスタＳＴＳも、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＳにより共通接続されている。各選択ゲートトランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００１９】
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極同士が転送ゲート線ＴＧにより共通に接続され昇圧回路ＢＳに接続されている。センスアンプＳＡは、各ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２０】
次に、前記した電気的構成の平面的なレイアウトパターンについて図２、図３を参照して説明する。図２はメモリセル領域の一部を示すもので、選択ゲートトランジスタＳＴＤと隣接するブロックの選択ゲートトランジスタＳＴＤが配置された部分を含んだレイアウトパターンを平面図により示している。
【００２１】
図２に示すように、複数の素子分離領域Ｓｂが列方向に沿って互いに平行に形成されており、これらは行方向に所定間隔で配設されている。これらの複数の素子分離領域Ｓｂが形成されることによって、複数の活性領域Ｓａが列方向に沿って形成されると共に互いに行方向に分離されている。
【００２２】
ワード線ＷＬは行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴのゲート電極ＭＧを互いに共通接続している。このワード線ＷＬは、活性領域Ｓａと直交するように図２中の行方向に沿って複数形成されている。また、選択ゲート線ＳＧＬＤはワード線ＷＬに並設されており、複数の選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤを行方向に沿って接続している。
【００２３】
この選択ゲート線ＳＧＬＤは一対に設けられており、当該一対の選択ゲート線ＳＧＬＤ−ＳＧＬＤ間の活性領域Ｓａには、ビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域Ｓａ上にはメモリセルトランジスタＭＴの各ゲート電極ＭＧが形成されており、選択ゲート線ＳＧＬＤと交差する活性領域Ｓａ上には選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤが構成されている。
【００２４】
図３（ａ）、図３（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを平面図で示している。周辺回路領域Ｐ内のトランジスタとしては、図１の構成で説明した転送ゲートトランジスタＷＴＧＤ，ＷＴＧＳ，ＷＴに加えて、図示しない低電圧トランジスタがある。これらの周辺トランジスタＰＴは、平面レイアウトではほぼ同じパターンに形成されている。
【００２５】
これらの周辺トランジスタＰＴは、ＳＴＩ構造の素子分離領域Ｓｂが矩形状をなす活性領域Ｓａを囲うように形成されている。そして、一の周辺トランジスタＰＴの活性領域Ｓａは、他の周辺トランジスタＰＴの活性領域Ｓａとの間が素子分離領域Ｓｂによって分離されている。ゲート電極ＰＧは、活性領域Ｓａを横切って素子分離領域Ｓｂに渡って形成されている。また、図示しないが、周辺回路領域Ｐには回路素子として容量性素子や抵抗素子などが構成されている。
【００２６】
図４（ａ）〜図４（ｅ）は、それぞれ図２、図３中の切断線４Ａ−４Ａ〜４Ｅ−４Ｅで切断した部分の模式的な断面図を示している。具体的には、図４（ａ）はワード線ＷＬに沿って切断して示す断面図であり、図４（ｂ）は活性領域Ｓａに沿って切断したメモリセルトランジスタＭＴのゲート電極ＭＧ部分の断面図を示している。
【００２７】
図４（ｃ）、図４（ｄ）は周辺回路領域Ｐの特に低電圧回路領域ＰＬにおける要部の断面図、図４（ｅ）は周辺回路領域Ｐの特に高電圧回路領域ＰＨにおける要部の断面図を模式的に示している。また、図５は、メモリセル領域Ｍ内の素子構造を３次元的に表した斜視図を示している。
【００２８】
図４（ａ）を参照して断面構造を説明する。半導体基板（例えばシリコン基板）１には素子分離溝２が形成されており、この素子分離溝２が活性領域Ｓａを複数に分離する。これらの活性領域Ｓａ上にはトンネル絶縁膜３が形成されている。このトンネル絶縁膜３は、活性領域Ｓａ上において半導体基板１の上面上に沿って形成されると共に活性領域Ｓａの側面において素子分離溝２の内面に沿って形成されている。これにより、トンネル絶縁膜３は活性領域Ｓａの上面および側面を囲うように形成されている。このトンネル絶縁膜３は例えばシリコン酸化膜により形成されている。
【００２９】
電荷トラップ膜４がこのトンネル絶縁膜３の上面上に沿って形成されている。この電荷トラップ膜４は素子分離溝２内においてトンネル絶縁膜３上に沿って形成されており、活性領域Ｓａの上面および側面を囲うように構成されている。この電荷トラップ膜４は例えばシリコン窒化膜により構成され、特に活性領域Ｓａの上方および上側方に位置する膜部が主に電荷を蓄積するメモリセル構造となっている。
【００３０】
ブロック膜５がこの電荷トラップ膜４の上面上に沿って形成されている。本実施形態では、このブロック膜５は素子分離溝２内において電荷トラップ膜４上に沿って形成されており、活性領域Ｓａの上面および側面を囲うように構成されている。このブロック膜５は例えばシリコン酸化膜により構成され、特に電荷トラップ膜４から上方に電荷の放出を防止する機能を備える。
【００３１】
メモリセル領域Ｍにおいて、素子分離溝２はその深さがその幅よりも格段に大きく形成されており、素子分離溝２内は、トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５による３種の機能膜により全て埋込まれている。素子分離領域Ｓｂはこれらの３種の膜のみにより構成されており例えばＨＤＰ膜など他種膜は埋込まれていない。ブロック膜５上には多結晶シリコン層６、７が形成されている。この多結晶シリコン層６、７は、リン（Ｐ）ドープ型の多結晶シリコンである。多結晶シリコン層６、７の上には金属シリサイド層８が形成されている。
【００３２】
このような構造により、半導体基板１の活性領域Ｓａの上面にトンネル絶縁膜３を介して複数のゲート電極ＭＧが所定間隔を存して配置されている。すなわち、各ゲート電極ＭＧは、トンネル絶縁膜３上に、電荷蓄積層としての電荷トラップ膜４、ブロック膜５、多結晶シリコン層６、７、金属シリサイド層８を積層した構成とされている。制御ゲート電極ＣＧは、多結晶シリコン層６、７および金属シリサイド層８の積層構造によって構成されている。このような構造はＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Substrate）セルと称される。
【００３３】
図４（ｂ）に示す断面図を参照して構造を説明する。図４（ｂ）に示す断面において、半導体基板１上には、トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５、多結晶シリコン層６、７、金属シリサイド層８が順次積層されているが、これらの積層構造３〜８は、この断面では複数に分断されており、特に複数の積層構造３〜７の側面はそれぞれ面一に形成されている。層間絶縁膜となるシリコン酸化膜１４が複数の積層構造３〜８間にそれぞれ埋込まれている。図４（ｃ）、図４（ｄ）を参照しながら低電圧回路領域ＰＬ内における断面構造を説明する。
【００３４】
図４（ｃ）、図４（ｄ）は、周辺回路領域Ｐの低電圧回路領域ＰＬ内における断面構造を模式的に示している。図４（ｃ）に示すように、半導体基板１の上面上にはゲート絶縁膜１０が形成されており、このゲート絶縁膜１０の上には、リン（Ｐ）ドープ型の多結晶シリコン層１２、７、金属シリサイド層８が順に形成されており、これらの構造を主としてゲート電極ＰＧが構成されている。多結晶シリコン層１２および７間には，下から順にトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５、多結晶シリコン層６が順に形成されている。
【００３５】
複数のゲート電極ＰＧ−ＰＧ間には、素子分離膜としてのＨＤＰ(High Density Plasma enhanced chemical vapor deposition silicon oxide)膜１１が形成されている。このＨＤＰ膜１１は、周辺回路領域Ｐの素子分離溝２内の全領域に埋込まれると共に、半導体基板１の上面から上方に突出して構成されている。このＨＤＰ膜１１の上面は多結晶シリコン層１２の上面とほぼ同一の高さに形成されている。
【００３６】
複数のゲート電極ＰＧ−ＰＧ間には、ＨＤＰ膜１１の上面上に位置して、シリコン酸化膜１４、１５、シリコン窒化膜１６、ＴＥＯＳ(Tetra Ethoxy silane)／Ｏ3膜１７が構成されている。シリコン酸化膜１４は、積層膜３〜７の側面および金属シリサイド層８の側面下部に沿って形成されている。また、シリコン酸化膜１５は、シリコン酸化膜１４の外側面に沿って形成されている。また、シリコン窒化膜１６は、シリコン酸化膜１５の外側面に沿って形成されると共にシリコン酸化膜１４、１５の上面に沿って形成されている。図４（ｄ）に示す断面構造においては、ゲート電極ＰＧの脇に拡散層（図示せず）が例えばＬＤＤ(Lightly Doped Drain)構造によって形成されている。
【００３７】
図４（ｅ）は、周辺回路領域Ｐの高電圧回路領域ＰＨ内における断面構造を模式的に示している。この図４（ｅ）に示すように、高電圧回路領域ＰＨ内のゲート電極ＰＧの構造は、図４（ｃ）に示すゲート電極ＰＧの断面構造とほぼ同様の構造をなしているが、厚いゲート絶縁膜１３がゲート絶縁膜１０に代えて構成されている。ゲート絶縁膜１３はシリコン熱酸化膜を備えて構成されている。ゲート絶縁膜１３は、その下面の位置がゲート絶縁膜１０の下面の位置よりも低い位置に形成されている。
【００３８】
図５は、メモリセル領域Ｍ内のメモリセルトランジスタＭＴの構造を斜視図によって示している。この図５に示すように、ワード線ＷＬは行方向に沿って各メモリセルゲート電極ＭＧの制御ゲート電極ＣＧを連結して構成されている。これらのワード線ＷＬによる連結構造は列方向に分断されている。
【００３９】
トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５による積層絶縁膜Ｂは素子分離溝２の内面に沿って形成されているが、この積層絶縁膜Ｂは素子分離溝２内面に沿って列方向に延伸している。この積層絶縁膜Ｂは、各メモリセルトランジスタＭＴのゲート電極ＭＧ−ＭＧ間の活性領域Ｓａの上面上において分断されている。また、この積層絶縁膜Ｂは素子分離領域Ｓｂ上において一部除去されている。
【００４０】
上記構造の製造方法について説明する。本実施形態では、メモリセル領域Ｍにおいて素子分離溝２内をトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５の積層構造によって埋込み、周辺回路領域Ｐにおいて素子分離溝２内をＨＤＰ膜１１で埋込む実施形態を示す。以下、図６（ａ）〜図６（ｅ）に示す構造の製造方法を説明する。
【００４１】
半導体基板１にイオン注入することでウェルおよびチャネル領域（何れも図示せず）を形成する。次に、周辺回路領域Ｐの低電圧回路領域ＰＬを第１深さ（例えば４０ｎｍ）、高電圧回路領域ＰＨを第２深さ（＞第１深さ：例えば７０ｎｍ）だけ、リソグラフィ技術および反応性イオンエッチング（ＲＩＥ）技術により半導体基板１の上面をエッチング処理する。次に、半導体基板１の全面に高電圧回路領域ＰＨのゲート絶縁膜１３としてシリコン熱酸化膜を第１所定膜厚（例えば２６ｎｍ）形成する。次に、リソグラフィ技術およびウェットエッチング技術により周辺回路領域Ｐの高電圧回路領域ＰＨ以外のゲート絶縁膜１３を除去処理する。
【００４２】
次に、周辺回路領域Ｐ内における低電圧回路領域ＰＬのゲート絶縁膜１０を第２所定膜厚（例えば、６ｎｍ）形成する。これにより周辺回路領域Ｐの高電圧回路領域ＰＨでは、第１所定膜厚より厚い第３所定膜厚（例えば、３０ｎｍ）のゲート絶縁膜１３を形成できる。また、低電圧回路領域ＰＬおよびメモリセル領域Ｍ内では、第２所定膜厚のゲート絶縁膜１０を形成できる。
【００４３】
次に、ゲート電極ＰＧの一部となるリン（Ｐ）ドープ多結晶シリコン層１２を所定膜厚（例えば４０ｎｍ）形成する。次に、リソグラフィ技術および反応性イオンエッチング技術により周辺回路領域Ｐの高電圧回路領域ＰＨおよび低電圧回路領域ＰＬにおいて素子分離溝２を形成し、ＨＤＰ膜１１で完全に埋込み、ＣＭＰ(Chemical Mechanical Polishing)法により平坦化処理を行い、周辺回路領域Ｐのシャロートレンチアイソレーション（ＳＴＩ）を形成する。
【００４４】
図７（ａ）〜図７（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりメモリセル領域Ｍの多結晶シリコン層１２を除去処理する。次に、半導体基板１の全面にシリコン窒化膜１８を所定膜厚（例えば１０ｎｍ）形成し、ハードマスク１９をＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法によりＴＥＯＳガスを用いて所定膜厚（例えば１００ｎｍ）形成する。
【００４５】
次に、図８（ａ）〜図８（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりメモリセル領域Ｍ内のハードマスク１９に素子分離溝２の形成用のパターンを形成する。尚、このパターンを形成するときに通常のリソグラフィの限界を超えるリソグラフィ技術を必要とするときには、側壁転写技術を適用してパターニングすると良い。
【００４６】
次に、ハードマスク１９をマスクとしてシリコン窒化膜１８から半導体基板１までを反応性イオンエッチングにより加工し、ＳＴＩ構造の素子分離領域Ｓｂを構成するための素子分離溝２を形成する。次に、ハードマスク１９の残存膜をウェットエッチング、または、ドライエッチング処理を行うことで除去し、シリコン窒化膜１８をウェットエッチング処理によって除去する。
【００４７】
このような工程を経て、メモリセル領域Ｍでは、電荷トラップ膜４を形成するための半導体基板１の表面を露出させることができ、周辺回路領域Ｐではゲート電極ＰＧの一部となるリンドープ多結晶シリコン層１２の表面を露出させることができる。
【００４８】
次に、図９（ａ）〜図９（ｅ）に示す構造の製造方法を説明する。半導体基板１の表面全体にトンネル絶縁膜３（トンネル誘電体膜）となるシリコン酸化膜を所定膜厚（例えば５ｎｍ）形成し、電荷を保持する電荷トラップ膜４を構成するシリコン窒化膜を所定膜厚（例えば４ｎｍ）形成し、電荷トラップ膜４から制御ゲート電極ＣＧ側に電荷漏洩を抑制するためのブロック膜５となるシリコン酸化膜を所定膜厚（例えば８ｎｍ）形成する。このとき、これらの３種の機能膜によって素子分離溝２内を完全に埋込むように形成する。これらの絶縁膜は、ＣＶＤ(Chemical Vapor Deposition)法、ＡＬＤ(Atomic Layer Deposition)法を適用して形成できる。また、前記のシリコン酸化膜に代えてＳｉＯ／ＳｉＮ／ＳｉＯ積層膜にしても良く、所望の性能を得るための膜構成を適用できる。
【００４９】
電荷トラップ膜４としてシリコン窒化膜を適用したときにはシリコンリッチな組成を適用すると良い。シリコンリッチなシリコン窒化膜は、ＡＬＤ法、あるいは、Ｓｉ2Ｈ6／ＮＨ3系のＬＰ−ＣＶＤ法、あるいは、ＳｉＨ2Ｃｌ2／ＮＨ3系のＣＶＤ法においてＳｉＨ2Ｃｌ2ガスを過剰な条件として適用することで成膜できる。このとき、活性領域Ｓａの上方における電荷トラップ膜４の上面と素子分離領域Ｓｂの上方におけるブロック膜５の上面の高さは自動的にほぼ等しくなる。
【００５０】
次に、メモリセルトランジスタＭＴのゲート電極ＭＧの基層となるリン（Ｐ）ドープ多結晶シリコン層６を所定膜厚（例えば２０ｎｍ）形成する。このとき、多結晶シリコン層６の形状はほぼ平坦（例えば平板状）の形状とされ、ゲート電極ＭＧの形状が凸型、または、凹型になることで発生する書込消去速度のばらつきを抑制することができる。
【００５１】
次に、図１０（ａ）〜図１０（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術により、メモリセル領域Ｍ以外の周辺回路領域Ｐ（ＰＬ、ＰＨ）内の多結晶シリコン層６を部分的に除去処理し、ブロック膜５、電荷トラップ膜４、トンネル絶縁膜３に対し多結晶シリコン層１２の上面まで貫通する穴を形成する。次に、半導体基板１の全面にリン（Ｐ）ドープ多結晶シリコン層７を成膜し、周辺回路領域Ｐ（ＰＬ、ＰＨ）のリン（Ｐ）ドープ多結晶シリコン層６と構造的に接続するように形成する。次に、半導体基板１の全面にゲート加工用のマスクとなるシリコン窒化膜２０を形成する。
【００５２】
次に、図１１（ａ）〜図１１（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術により、シリコン窒化膜２０、リン（Ｐ）ドープ多結晶シリコン層７、６、ブロック膜５、電荷トラップ膜４、トンネル絶縁膜３、リン（Ｐ）ドープ多結晶シリコン層１２を加工し、メモリセルトランジスタＭＴの制御ゲート電極ＣＧのパターン、周辺トランジスタＰＴのゲート電極ＰＧのパターンを形成する。ここで、電荷トラップ膜４であるシリコン窒化膜も完全に分離するように形成すると良い。これは、電荷トラップ膜４が隣接メモリセル間で分離していると、トラップ電荷が隣接するメモリセルトランジスタＭＴ間で移動しないためである。これにより良好なデータリテンション特性を実現できる。
【００５３】
次に、図１２（ａ）〜図１２（ｅ）に示すように、サイドウォールスペーサとなるシリコン酸化膜１４をＡＬＤ法により所定膜厚（３ｎｍ）形成し、リソグラフィ技術およびイオン注入技術を用いて拡散層（図示せず）の不純物を注入する。このとき、拡散層はＮＡＮＤストリングの両端に位置するビット線コンタクトＣＢ、ソース線コンタクトのソース／ドレイン領域のみ形成し、メモリセル領域Ｍ内においてはソース／ドレインレス構造にすると良い。これは、メモリセルトランジスタＭＴのショートチャネル効果の抑制やメモリセルトランジスタＭＴの動作時に非選択メモリセルに電荷が書き込まれるリードディスターブ／プログラムディスターブ対策になるためである。
【００５４】
次に、半導体基板１の全面に周辺回路領域Ｐの周辺トランジスタＰＴのサイドウォールスペーサとなるシリコン酸化膜１５をＬＰＣＶＤ法により形成する。このシリコン酸化膜１５はＨＴＯ膜、ＴＥＯＳ膜とすると良い。
【００５５】
次に、リソグラフィ技術およびイオン注入技術を適用し、ビット線コンタクトＣＢの形成領域、ソース線コンタクトの形成領域、周辺トランジスタＰＴの拡散層（図示せず）を形成する。例えば，周辺回路領域Ｐ（ＰＬ、ＰＨ）における不純物の拡散層を形成する工程では、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、側壁絶縁膜１４、１５を用いて自己整合的にイオン注入を行うことでＬＤＤ構造に形成すると良い。
【００５６】
次に、半導体基板１の全面にバリア窒化膜となるシリコン窒化膜１６を形成し、ＰＭＤ（Pre-Metal-Dielectric）となるＴＥＯＳ／Ｏ3膜１７を埋込み、ＣＭＰ法によりシリコン窒化膜１６をストッパとしてＴＥＯＳ／Ｏ3膜１７を平坦化する。
【００５７】
次に、反応性イオンエッチング法により多結晶シリコン層７上のシリコン窒化膜２０、１６を除去し、半導体基板１の全面に金属をＰＶＤ法により形成し、シリサイデーションアニールを行うことによって金属シリサイド層８を形成する。以上の工程を経て、メモリセルトランジスタＭＴおよび周辺トランジスタＰＴが形成される。以降の工程は、通常のフラッシュメモリと同様の多層配線工程を行うことになるが、本実施形態の特徴部分とは関係しないためその説明を省略する。
【００５８】
従来の素子分離領域に素子分離用の絶縁膜を埋め込む構造では、リソグラフィ技術および異方性エッチング処理のばらつきで素子によって素子分離溝内の埋め込み絶縁膜の高さがばらつくことが予測される。するとメモリセルの素子特性も素子毎にばらついてしまうことになるため素子特性を一定に保つには厳しいプロセス制御が必要になる。
【００５９】
これに対して本実施形態によれば、素子分離溝２内がトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５により全て埋め込まれているため、各メモリセルトランジスタＭＴの活性領域Ｓａ間の素子分離溝２に埋め込まれる積層絶縁膜Ｂ（トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５）の上面高さを極力一定とすることができ、制御ゲート電極ＣＧと活性領域Ｓａとの間の距離を極力一定にすることができる。したがって、各メモリセルトランジスタＭＴの印加電圧を極力一定にできる。すなわち、複数のメモリセルトランジスタＭＴの素子特性のばらつき、具体的には書込消去特性のばらつきを極力抑制できる。
【００６０】
積層絶縁膜Ｂが素子分離溝２の内面に沿って形成されているため、電荷が電荷トラップ膜４を介して隣接するメモリセルトランジスタＭＴ側に漏出することを極力抑制できる。
電荷トラップ膜４が、メモリセル領域ＭのＳＴＩ構造の素子分離領域Ｓｂ内に埋め込まれており電荷をトラップ可能に構成しているため、隣接メモリセルトランジスタＭＴ間のＳＴＩ耐圧を改善することができる。なお、これは、設計ルールが極小化しＳＴＩ耐圧を確保する上で極めて有効となる。
【００６１】
ＳＴＩ構造の素子分離領域Ｓｂの高さを一定にできるため、メモリセルトランジスタＭＴの書込／消去特性を安定化させることができる。また、メモリセル領域Ｍの素子分離溝２内をＨＤＰ膜などにより埋込む工程を不要にできる。
【００６２】
周辺回路領域Ｐ（ＰＬ、ＰＨ）では、周辺トランジスタＰＴが素子分離溝２によって分離形成されており、ＨＤＰ膜１１が素子分離溝２内に埋込み形成されているため、周辺回路領域Ｓｂにおける幅広の素子分離領域Ｓｂを容易に埋め込むことができる。
【００６３】
微細な素子分離領域Ｓｂの素子分離溝２内を埋込みつつ理想的な平面セル構造を実現することができるので、フラッシュメモリの継続的な微細化によるビット密度向上による更なるアプリケーション拡大が期待できる。
【００６４】
（第２実施形態）
以下、第２実施形態について図１３〜図２０を参照して説明する。図１３（ａ）〜図１３（ｅ）は、それぞれ、図４（ａ）〜図４（ｅ）に対応した断面図を示している。図１４は、図５に対応した斜視図を示している。これらのうち、前述実施形態と主に異なるところは、メモリセル領域Ｍ内において、半導体基板１とトンネル絶縁膜３との間にゲート絶縁膜３ａとフローティングゲート電極ＦＧとなる多結晶シリコン層（導電膜に相当）２１とが積層されているところにある。
【００６５】
例えば、制御回路がメモリセルトランジスタＭＴにデータを書込むときには、電荷トラップ膜４に電子をトラップさせる。このとき電子は活性領域Ｓａからフローティングゲート電極ＦＧを経由して電荷トラップ膜４に移動することになる。このため、活性領域Ｓａから注入された電子をフローティングゲート電極ＦＧの作用によって上方および上側方に向けて分散させることができる。
【００６６】
したがって、トラップ電子はフローティングゲート電極ＦＧの上側に拡散して貯留することになり、電荷トラップ膜４に対する局所的な電荷蓄積を防ぐことができる。電荷トラップ膜４の一部分に電子が集中して貯留してしまうと、当該集中部分からブロック膜５側に電子が抜けやすくなることが推定されている。本実施形態の構造を適用すれば、電子が電荷トラップ膜４に拡散して貯留することになるため、電荷保持特性を良好にできる。
【００６７】
以下、製造方法を説明する。まず、図１５（ａ）〜図１５（ｅ）に示す構造の製造方法を示す。
半導体基板１にイオン注入によりウェルおよびチャネル領域（図示せず）を形成する。次に、周辺回路領域Ｐの低電圧回路領域ＰＬを所定深さ（例えば４０ｎｍ）、高電圧回路領域ＰＨを第２所定深さ（＞第１所定深さ：例えば８０ｎｍ）だけ、リソグラフィ技術および反応性イオンエッチング（ＲＩＥ）技術によりリセスする。
【００６８】
次に、半導体基板１の全面に高電圧回路領域ＰＨのゲート絶縁膜１０となるシリコン熱酸化膜を第１所定膜厚（例えば２６ｎｍ）形成し、リソグラフィ技術およびウェットエッチング技術により周辺回路領域Ｐの高電圧回路領域ＰＨ以外のシリコン熱酸化膜を除去処理する。
【００６９】
次に、周辺回路領域Ｐの低電圧回路領域ＰＬのゲート絶縁膜１３を第２所定膜厚（例えば６ｎｍ）形成する。これにより、周辺回路領域Ｐの高電圧回路領域ＰＨでは第１所定膜厚より厚い第３所定膜厚（例えば３０ｎｍ）のゲート絶縁膜１３を形成できる。また低電圧回路領域ＰＬおよびメモリセル領域Ｍ内では、第２所定膜厚のゲート絶縁膜１０を形成できる。
【００７０】
次に、ゲート電極ＰＧの一部となるリン（Ｐ）ドープ多結晶シリコン層１２を所定膜厚（例えば４０ｎｍ）形成する。次に、リソグラフィ技術および反応性イオンエッチング法により、周辺回路領域Ｐ（ＰＬ、ＰＨ）の素子分離領域Ｓｂとなる素子分離溝２を形成し、ＮＳＧ膜１１ａで完全に埋込みＣＭＰ法により平坦化処理を行い、周辺回路領域ＰにおいてＳＴＩ構造の素子分離領域Ｓｂを形成する。次に、半導体基板１の上方全面（多結晶シリコン層１２の上面およびＮＳＧ膜１１ａの上面）上にシリコン窒化膜２２を所定膜厚（例えば１０ｎｍ）形成する。
【００７１】
次に、図１６（ａ）〜図１６（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング法によりメモリセル領域Ｍのシリコン窒化膜２２、多結晶シリコン層１２、ゲート絶縁膜１０を除去処理する。
【００７２】
次に、半導体基板１を熱酸化処理することで特にメモリセル領域Ｍの半導体基板１の上面にトンネル絶縁膜３ａとなるシリコン酸化膜を所定膜厚（４ｎｍ）形成し、フローティングゲート電極ＦＧとなるリン（Ｐ）ドープ多結晶シリコン層２１を所定膜厚（例えば１５ｎｍ）、ハードマスクとの緩衝層となるシリコン窒化膜２３を所定膜厚（例えば５ｎｍ）、順次形成する。
【００７３】
次に、周辺回路領域Ｐ（ＰＬ、ＰＨ）内では、多結晶シリコン層２１およびシリコン窒化膜２３がシリコン窒化膜２２上に順次積層されるため、当該領域Ｐ内のシリコン窒化膜２３および多結晶シリコン層２１をリソグラフィ技術および反応性イオンエッチング技術により除去する。次に、半導体基板１の全面（シリコン窒化膜２２、２３の上面）上にハードマスクとなるＢＳＧ膜２４をＬＰＣＶＤ法により所定膜厚（例えば１００ｎｍ）形成する。
【００７４】
次に、図１７（ａ）〜図１７（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりＢＳＧ膜２４を加工し、メモリセル領域Ｍの活性領域Ｓａの上方に位置するパターンを形成する。尚、このパターンを形成するときに、通常のリソグラフィの限界を超えるリソグラフィ技術を必要とするときには、側壁転写技術（Double Patterning、あるいは、Quadruple Patterning技術）を適用してパターニングすると良い。次に、ＢＳＧ膜２４のパターンを転写することで、シリコン窒化膜２３、多結晶シリコン層２１、トンネル絶縁膜３ａ、半導体基板１の上部に素子分離溝２を形成する。この素子分離溝２はＳＴＩ構造の素子分離領域Ｓｂを構成するための溝となる。
【００７５】
次に、ＢＳＧ膜２４を弗酸ベーパーエッチング処理によって除去処理し、シリコン窒化膜２２、２３をウェットエッチング処理によって除去処理する。このような工程を経て、メモリセル領域Ｍ内では、フローティングゲート電極ＦＧとなる多結晶シリコン層２１の上面および側面が露出するようになり、トンネル絶縁膜３ａの側面も露出する。また、周辺回路領域Ｐ（ＰＬ、ＰＨ）ではゲート電極ＰＧの一部となる多結晶シリコン層１２の上面が露出する。
【００７６】
次に、図１８（ａ）〜図１８（ｅ）に示すように、半導体基板１の全面にＳＯＮＯＳセルのトンネル絶縁膜３となるシリコン酸化膜を所定膜厚（例えば４ｎｍ）、電荷を蓄積する電荷トラップ膜４となるシリコン窒化膜を所定膜厚（例えば５ｎｍ）、電荷トラップ膜４から制御ゲート電極ＣＧ側にチャージ漏洩を抑制するためのブロック膜５となるシリコン酸化膜を所定膜厚（例えば６ｎｍ）だけ順次形成する。このとき、トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５によりメモリセル領域Ｍ内の素子分離溝２内を完全に埋め込むことができる。これらのトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５はＣＶＤ法、ＡＬＤ法により成膜できる。
【００７７】
メモリセル領域Ｍの素子分離溝２内には他の機能膜が埋め込まれないので、ブロック膜５の上面を平坦に形成することができる。すなわち、ブロック膜５の上面は、素子分離領域Ｓｂの上方、活性領域Ｓａの上方に渡りほぼ高さが同じに形成され平坦に構成されている。
【００７８】
次に、メモリセル領域Ｍの制御ゲート電極ＣＧを構成する多結晶シリコン層６を所定膜厚（例えば２０ｎｍ）形成する。ブロック膜５の上面が平坦に形成され、多結晶シリコン層６の下面も平坦に形成される。多結晶シリコン層６の下面とメモリセルトランジスタＭＴの各活性領域Ｓａとの間の距離が互いにほぼ等しくなるため、各メモリセルトランジスタＭＴ毎の書込速度、消去速度のばらつきを抑制することができ、書込時間、消去時間、読出時間等の電気的制御時間を各メモリセルトランジスタＭＴ間でほぼ一定にできる。
【００７９】
次に、図１９（ａ）〜図１９（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術によりメモリセル領域Ｍ以外の周辺回路領域Ｐ（ＰＬ、ＰＨ）の多結晶シリコン層６を部分的に除去処理し、さらに、メモリセル領域Ｍ以外の周辺回路領域Ｐ（ＰＬ、ＰＨ）内のブロック膜５、電荷トラップ膜４、トンネル絶縁膜３を構成するＯＮＯ膜を部分的に除去処理する。
【００８０】
次に、半導体基板１の全面（多結晶シリコン層６の上面、側面、多結晶シリコン層１２の上面等）の上に、ボロン（Ｂ）ドープ多結晶シリコン層７ａを形成し、周辺回路領域Ｐ（ＰＬ、ＰＨ）の多結晶シリコン層１２の上面に構造的に接続する。次に、半導体基板１の全面（多結晶シリコン層７ａの上面）上に、ゲート加工のマスクとなるシリコン窒化膜２０を形成する。
【００８１】
次に、図２０（ａ）〜図２０（ｅ）に示すように、リソグラフィ技術および反応性イオンエッチング技術により、シリコン窒化膜２０の上面上にレジスト（図示せず）をパターニングし、ボロン（Ｂ）ドープ多結晶シリコン層７ａ、多結晶シリコン層６、ブロック膜５、電荷トラップ膜４、トンネル絶縁膜３、メモリセル領域Ｍのリン（Ｐ）ドープ多結晶シリコン層２１、周辺回路領域Ｐの多結晶シリコン層１２に転写する。この工程を行うことで、メモリセル領域Ｍの制御ゲート電極ＣＧのパターン、および、周辺回路領域ＰのトランジスタＰＴのゲート電極ＰＧのパターンを形成する。
【００８２】
次に、図１３（ａ）〜図１３（ｅ）に示すように、サイドウォールスペーサとなるシリコン酸化膜１４を所定膜厚（例えば３ｎｍ）だけＬＰＣＶＤ法により形成する。このシリコン酸化膜１４はＨＴＯ膜とすると良い。次に、リソグラフィ技術およびイオン注入技術を用いて拡散層（図示せず）を形成する。この拡散層は、ＮＡＮＤストリングの両端に位置するビット線コンタクト領域、ソース線コンタクト領域のみ形成し、メモリセル領域Ｍ内はソース／ドレインレス構造とすると良い。
【００８３】
これは、メモリセルトランジスタＭＴのショートチャネル効果の抑制やメモリセルトランジスタＭＴの動作時に非選択メモリセルに電荷が書き込まれるリードディスターブ／プログラムディスターブの対策になるためである。
【００８４】
次に、半導体基板１の全面に周辺回路領域Ｐのサイドウォールスペーサとなるシリコン酸化膜１５をＬＰＣＶＤ法により形成する。このシリコン酸化膜１５はＨＴＯ膜、ＴＥＯＳ膜等で形成すると良い。次に、リソグラフィ技術およびイオン注入技術を用いて周辺トランジスタＰＴの拡散層（図示せず）を形成する。例えば，周辺回路領域Ｐ（ＰＬ、ＰＨ）における不純物の拡散層を形成する工程では、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、側壁絶縁膜１４、１５等を用いて自己整合的にイオン注入を行うことでＬＤＤ構造に形成すると良い。
【００８５】
次に、半導体基板１の全面にバリア膜となるシリコン窒化膜１６を形成し、ＰＭＤとなるＢＰＳＧ膜１７ａを形成し、ＣＭＰ法によりシリコン窒化膜１６をストッパとして平坦化処理する。
【００８６】
次に、周辺回路領域Ｐおよびメモリセル領域Ｍ内において、反応性イオンエッチング法により多結晶シリコン層７ａの上のシリコン窒化膜２０を除去処理し、半導体基板１の全面にメタルをＰＶＤ法により形成し、シリサイデーションアニールを行うことで金属シリサイド層８を形成する。以降の工程では、通常のフラッシュメモリと同様の多層配線工程を行うことになるが、本実施形態の特徴とは関係しないため説明を省略する。
【００８７】
本実施形態によれば、多結晶シリコン層２１が半導体基板１の上面に形成されたトンネル絶縁膜３ａを介してフローティングゲート電極ＦＧを構成し、当該フローティングゲート電極ＦＧを介してトンネル絶縁膜３、電荷トラップ膜４、ブロック膜５が順次積層されている。このとき、ブロック膜５の上面の高さが活性領域Ｓａの上方および素子分離領域Ｓｂの上方に渡ってほぼ同一高さで形成できるため、制御ゲート電極ＣＧを構成する多結晶シリコン層６の下面と各メモリセルトランジスタＭＴの活性領域Ｓａとの間の距離をほぼ同一とすることができ、各メモリセルトランジスタＭＴの書込速度、消去速度をほぼ一定とすることができる。
【００８８】
また、フローティングゲート電極ＦＧがトンネル絶縁膜３ａ上に形成されているため、電荷がデータ書込時に活性領域Ｓａから電荷トラップ膜４に注入されるときに、フローティングゲート電極ＦＧによって上方に拡散された状態で電荷トラップ膜４に拡散注入されるようになり、電荷が電荷トラップ膜４の一部領域に対し集中的に注入することを抑制でき、電荷トラップ膜４のストレスを緩和できる。
【００８９】
（第３実施形態）
図２１は、第３実施形態を示すもので、前述実施形態と異なるところは、トンネル絶縁膜３、電荷トラップ膜４のみがメモリセル領域Ｍの素子分離溝２内に埋め込まれているところにある。すなわち、トンネル絶縁膜３は素子分離溝２の内面に沿って形成されていると共に電荷トラップ膜４がトンネル絶縁膜３の上面上に沿って形成されているが、この素子分離溝２内にはブロック膜５が形成されていない。このような実施形態においても、前述実施形態とほぼ同様の作用効果を奏する。
【００９０】
なお、この第３実施形態では多結晶シリコン層２１がゲート絶縁膜３ａ上に形成されている実施形態を示しているが、第１実施形態に示したように、多結晶シリコン層２１、ゲート絶縁膜３ａが形成されていない形態に適用しても良い。
【００９１】
（他の実施形態）
前述の実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前記した実施形態に記載した材料系、膜厚、加工方法に限定されるものではなく、様々な材料系、膜厚、加工方法を適用できる。例えば半導体基板１としては、ＳＯＩ(Silicon On Insulator)基板を適用して構成しても良い。
【００９２】
前述実施形態においては、積層絶縁膜（トンネル絶縁膜３、電荷トラップ膜４、ブロック膜５）としてシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の構造を適用しているが、１ｎｍ程度のシリコン酸化膜間に１ｎｍ〜２ｎｍ程度の直径のシリコン微結晶を分散させた構造を適用しても良い。
また、金属シリサイド層８としてはタングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金ニッケルシリサイドなどを適用できるが、また多結晶シリコン層７、７ａ上にバリアメタルを介してメタル（例えばタングステン）を形成したポリメタル電極を適用しても良い。
【００９３】
ＮＡＮＤ型フラッシュメモリ装置Ｄに適用した場合を示したが、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Substrate）構造の電荷蓄積層を備えたＮＯＲ型やＡＮＤ型フラッシュメモリ装置やその他電荷トラップ膜４を有する構造の不揮発性半導体記憶装置に適用することができる。
【符号の説明】
【００９４】
図面中、１は半導体基板、２は素子分離溝、３、３ａはトンネル絶縁膜、４は電荷トラップ膜、５はブロック膜、１１はＨＤＰ膜（素子分離膜）、１１ａはＮＳＧ膜（素子分離膜）、２１は多結晶シリコン層（導電膜）、Ｓａは活性領域、Ｓｂは素子分離領域、Ｐは周辺回路領域、Ｍはメモリセル領域、ＰＬは低電圧回路領域、ＰＨは高電圧回路領域、ＦＧはフローティングゲート電極、Ｄはフラッシュメモリ装置（不揮発性半導体記憶装置）を示す。
【特許請求の範囲】
【請求項１】
活性領域が第１素子分離溝によって互いに第１方向に分離して形成された複数のメモリセルトランジスタであって、それぞれ、前記活性領域の上面上または上方にトンネル絶縁膜を介して電荷蓄積機能を有する電荷トラップ膜を備えた複数のメモリセルトランジスタと、
前記トンネル絶縁膜および前記電荷トラップ膜を少なくとも含んで構成され、前記トンネル絶縁膜が前記第１素子分離溝の内面に沿って形成されると共に前記電荷トラップ膜がトンネル絶縁膜の上面に沿って積層された積層絶縁膜であって、前記第１素子分離溝内の全領域に埋込まれた積層絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルトランジスタは、前記活性領域の上面および前記電荷トラップ膜間にフローティングゲート電極となる導電膜を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記積層絶縁膜は、前記電荷トラップ膜上面上に沿って形成されたブロック膜を備えたことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
メモリセル領域の前記複数のメモリセルトランジスタを駆動する周辺トランジスタが第２素子分離溝により分離形成された周辺回路領域を備え、
前記周辺回路領域には、前記第２素子分離溝内に前記積層絶縁膜とは異なる材質の絶縁膜が埋込み形成されていることを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルトランジスタは、前記第１方向および前記第１方向に交差する第２方向にマトリクス状に配設され、
前記活性領域、前記素子分離溝および前記積層絶縁膜は、それぞれ、前記第２方向に沿って形成され、
前記積層絶縁膜を構成する電荷トラップ膜は、前記素子分離溝内で前記第２方向に沿って形成されると共に、前記活性領域上面上または上方では前記第２方向の複数のメモリセルトランジスタ間で分断されていることを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置。
【請求項１】
活性領域が第１素子分離溝によって互いに第１方向に分離して形成された複数のメモリセルトランジスタであって、それぞれ、前記活性領域の上面上または上方にトンネル絶縁膜を介して電荷蓄積機能を有する電荷トラップ膜を備えた複数のメモリセルトランジスタと、
前記トンネル絶縁膜および前記電荷トラップ膜を少なくとも含んで構成され、前記トンネル絶縁膜が前記第１素子分離溝の内面に沿って形成されると共に前記電荷トラップ膜がトンネル絶縁膜の上面に沿って積層された積層絶縁膜であって、前記第１素子分離溝内の全領域に埋込まれた積層絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルトランジスタは、前記活性領域の上面および前記電荷トラップ膜間にフローティングゲート電極となる導電膜を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記積層絶縁膜は、前記電荷トラップ膜上面上に沿って形成されたブロック膜を備えたことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
メモリセル領域の前記複数のメモリセルトランジスタを駆動する周辺トランジスタが第２素子分離溝により分離形成された周辺回路領域を備え、
前記周辺回路領域には、前記第２素子分離溝内に前記積層絶縁膜とは異なる材質の絶縁膜が埋込み形成されていることを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルトランジスタは、前記第１方向および前記第１方向に交差する第２方向にマトリクス状に配設され、
前記活性領域、前記素子分離溝および前記積層絶縁膜は、それぞれ、前記第２方向に沿って形成され、
前記積層絶縁膜を構成する電荷トラップ膜は、前記素子分離溝内で前記第２方向に沿って形成されると共に、前記活性領域上面上または上方では前記第２方向の複数のメモリセルトランジスタ間で分断されていることを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−２３３６７７（Ｐ２０１１−２３３６７７Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０２０４０（Ｐ２０１０−１０２０４０）
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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