【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板１０上に第１絶縁膜１１及び第１導電膜１２を形成するステップと、第１領域Ｃの第１導電膜１２、第１絶縁膜１１及び基板１０をエッチングして、第１素子分離トレンチを形成するステップと、第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、第２絶縁膜１６及び導電性のキャップ膜１７を形成するステップと、第２領域Ｐのキャップ膜１７及び第２絶縁膜１６をエッチングするステップと、第２導電膜１９を形成するステップと、第１領域Ｃの第２導電膜１９、キャップ膜１７、第２絶縁膜１６、第１導電膜１２及び第１絶縁膜１１を選択的にエッチングして、第１ゲートパターンを形成しながら、第２領域Ｐの第２導電膜１９、第１導電膜１２、第１絶縁膜１１及び基板１０を選択的にエッチングして、第２領域Ｐに第２素子分離トレンチＴ２、Ｔ３を形成するステップとを含む。 （もっと読む）

【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】素子分離絶縁膜の応力に起因する素子特性の劣化を低減する。
【解決手段】本実施形態の半導体メモリは、第１のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第１のアクティブ領域ＡＡ内のメモリセルＭＣと、第２のゲート絶縁膜２０Ｌ上の第１の電極層２１Ｌと、を含む、第２のアクティブ領域ＡＡＬ内の第１のトランジスタＬＴとを具備する。第２のアクティブ領域ＡＡＬを定義する第２の素子分離絶縁膜１９Ｘは、第１の膜１９０と、第１の膜１９０と第２のアクティブ領域ＡＡＬとの間の第２の膜１９５とを含み、第１の膜１９０の上面は、第２の膜１９５の上面よりも、半導体基板１０の底部側に位置している。 （もっと読む）

【課題】素子間リークを低減できる半導体メモリを提供する。
【解決手段】本実施形態の半導体装置は、第１のゲート絶縁膜上の電荷蓄積層と、第１の絶縁体を介して電荷蓄積層上に設けられる制御ゲート電極とを含むメモリセルと、アクティブ領域ＡＡＨ上の第２のゲート絶縁膜２０Ｈと、第２のゲート絶縁膜上の第１の電極層２１Ｈと、を含むトランジスタＨＴと、素子分離絶縁膜１５Ｈ上に設けられるシールドゲート電極ＳＩＧと、を有する。シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの最も高い上面より半導体基板１０の底部側に位置している。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】同一セル内に複数設けられたビットへの個々への書き込み動作が他ビットへの書き込み量に依存することなく正常に行われ、さらには、書き込み・読み出し特性を損なうことなくＳＯＮＯＳ構造セルのいっそうの微細化を可能とする半導体装置およびその製造方法を提供する。
【解決手段】本発明による半導体装置は、一対の第１拡散領域を有する基板と、該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有するゲート部とを有し、前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有する電気的絶縁膜である。また、酸化膜は、ビット領域に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部およびビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部を有している。 （もっと読む）

【課題】キャリア移動度（チャネル移動度）を増加させて、オン電流を増加させること。
【解決手段】トランジスタを形成するための半導体基板（１０）は、主面（１１ａ）を持つシリコン基板（１１）と、このシリコン基板（１１）の主面（１１ａ）上に形成された歪緩和ＳｉＧｅ層（１２）と、この歪緩和ＳｉＧｅ層（１２）上に形成された歪Ｓｉ層（１３）と、を含む。 （もっと読む）

【課題】埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ_３Ｎ_４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。 （もっと読む）

【課題】周辺回路素子の寿命を長くすると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止する。
【解決手段】本実施形態の半導体装置の製造方法は、半導体基板上の第１の領域に複数のメモリセルを形成し、前記半導体基板上の第２の領域に周辺回路素子を形成する半導体装置の製造方法であって、前記第１の領域に第１の開口幅を有する複数の第１の素子分離溝、前記第２の領域に前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離溝をそれぞれ形成する工程を備えた。さらに、前記第１の素子分離溝の内面に第１の膜厚の酸化膜を、前記第２の素子分離溝の内面に前記第１の膜厚よりも厚い第２の膜厚の酸化膜を、プラズマ酸化により一括形成する工程を備えた。 （もっと読む）

【課題】容量コンタクトプラグと半導体基板の活性領域との間の重ねマージンを十分に確保して、低抵抗且つ接続信頼性の高い半導体装置を提供する。
【解決手段】埋め込みゲート電極１９Ａ及びキャップ絶縁膜２０Ａと、活性領域１Ａの上面に設けられたビットコンタクト２７Ａ及びビット線２７と、半導体基板１上に設けられた絶縁層３２，４０と、第１容量コンタクトプラグ３９Ａと、を備え、第１容量コンタクトプラグ３９Ａは、柱状部３９ａとこの柱状部３９ａの下方に設けられた板状部３９ｂとを有し、板状部３９ｂの底面と、素子分離領域及びキャップ絶縁膜２０Ａによって区画された活性領域１Ａの表面１ａ，１ｃとが全面で接触するように設けられていることを特徴とする半導体装置を選択する。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０内に形成された素子領域１０Ａと、素子領域１０Ａ上に形成された第１のゲート絶縁膜１４と、第１のゲート絶縁膜１４上に形成された第１のゲート電極１５と、第１のゲート電極１５上に形成され、開口を有するゲート間絶縁膜１６と、ゲート間絶縁膜１６上に形成され、開口を介して第１のゲート電極１５と接する第２のゲート電極１２と、素子領域１０Ａ、第１のゲート絶縁膜１４および第１のゲート電極１５によって形成された積層構造を囲む素子分離領域１１とを備える。素子領域１０Ａの側面、第１のゲート絶縁膜１４の側面及び第１のゲート電極１５の側面と、素子分離領域１１との間には空隙１８Ａが形成されている。 （もっと読む）

【課題】デバイス特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。 （もっと読む）

【課題】動作速度の向上と面積の縮小を図る。
【解決手段】半導体記憶装置は、半導体基板１００と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部Ａと、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔１０６内に形成されて前記半導体基板に接続された単結晶半導体層１０９と、前記単結晶半導体層上に形成された回路部Ｂと、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。 （もっと読む）

【課題】メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。 （もっと読む）

【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板にゲート絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上に形成され、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜の前記シリコン窒化膜について、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜よりも薄くし、前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜よりも厚くした。 （もっと読む）

【課題】スタック構造のゲート電極を有する不揮発性メモリの低電圧動作化・低消費電力化を実現しうる半導体装置の製造方法を提供する。
【解決手段】素子分離絶縁膜上に第１の導電膜を形成し、素子領域上に第１の絶縁膜を形成し、第１の絶縁膜上及び第１の導電膜が形成された素子分離絶縁膜上に第２の導電膜を形成し、第２の導電膜及び第１の導電膜をパターニングし、第２の導電膜により形成された第１の部分が素子領域上に位置し、第１の導電膜と第２の導電膜の積層膜により形成された第２の部分が素子分離絶縁膜上に位置するフローティングゲートを形成し、フローティングゲート上に第２の絶縁膜を形成し、第２の絶縁膜上にコントロールゲートを形成する。 （もっと読む）