半導体基板、半導体装置及びその製造方法
【課題】キャリア移動度（チャネル移動度）を増加させて、オン電流を増加させること。
【解決手段】トランジスタを形成するための半導体基板（１０）は、主面（１１ａ）を持つシリコン基板（１１）と、このシリコン基板（１１）の主面（１１ａ）上に形成された歪緩和ＳｉＧｅ層（１２）と、この歪緩和ＳｉＧｅ層（１２）上に形成された歪Ｓｉ層（１３）と、を含む。
【解決手段】トランジスタを形成するための半導体基板（１０）は、主面（１１ａ）を持つシリコン基板（１１）と、このシリコン基板（１１）の主面（１１ａ）上に形成された歪緩和ＳｉＧｅ層（１２）と、この歪緩和ＳｉＧｅ層（１２）上に形成された歪Ｓｉ層（１３）と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板及び半導体装置に関し、特に、半導体基板上にトレンチゲート構造のＭＩＳ（metal insulator silicon）トランジスタ（以下、「トレンチゲート型トランジスタ」とも呼ぶ）を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの縮小に伴い、伝導領域のシリコンの体積が減少することで、抵抗が増加する傾向がある。そのため、必要な動作電流を確保することが困難になってきている。
【０００３】
半導体装置として、トレンチゲート構造のＭＩＳ（metal insulator silicon）トランジスタ（トレンチゲート型トランジスタ）を有する半導体装置が知られている。このようなＭＩＳトランジスタは、例えばシリコンから成る半導体基板の表面から下方へ延在するトレンチ内に位置するゲートを有している。ＤＲＡＭセルの微細化・高集積化に伴い、高速・高精度なＭＩＳトランジスタの動作が必要となる。また、ＤＲＡＭセルでは、より信頼性の高い周辺トランジスタ（以下、「プレーナ型トランジスタ」とも呼ぶ）を形成することも課題となっている。
【０００４】
本発明に関連する先行特許文献も種々知られている。
【０００５】
例えば、特許文献１（特開２００７−１２３５５１号公報）は、同一半導体基板上に、厚いゲート酸化膜を有するトレンチゲート型トランジスタと薄いゲート酸化膜を有するプレーナ型トランジスタとを並存させた「半導体装置の製造方法」を開示している。この特許文献１では、周辺回路領域上の第１ゲート酸化膜を保護膜で覆った状態で、メモリセル領域にゲートトレンチを形成する。その後、そのまま周辺回路領域の第１ゲート酸化膜を保護膜で覆った状態で、ゲートトレンチの内壁に第１ゲート酸化膜よりも厚い第２ゲート酸化膜を形成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の半導体装置では、半導体基板としてシリコン基板を用いている。
【０００８】
そのため、半導体基板上に形成したトレンチゲート型トランジスタのキャリア移動度を増加させることができない。また、半導体基板上に形成したプレーナ型トランジスタのチャネル移動度を増加させることができない。
【課題を解決するための手段】
【０００９】
本発明による半導体基板は、トランジスタを形成するための半導体基板であって、主面を持つシリコン基板と、このシリコン基板の主面上に形成された歪緩和ＳｉＧｅ層と、この歪緩和ＳｉＧｅ層上に形成された歪Ｓｉ層と、を有して構成される。
【発明の効果】
【００１０】
本発明によると、上記半導体基板を用いてトレンチゲート型トランジスタを形成すると、ソース／ドレイン領域が歪Ｓｉ層および／または歪緩和ＳｉＧｅ層となるので、キャリア移動度が増加し、オン電流を増加させることができる。また、上記半導体基板を用いてプレーナ型トランジスタを形成すると、チャネル部が歪Ｓｉ層となるので、チャネル移動度が増加し、オン電流を増加させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例に係る半導体基板を示す断面図である。
【図２】図１に示した半導体基板上に、ゲートトレンチ内にワード線ＷＬ（ゲート電極）と接続されるドープドシリコン膜を埋め込んだ状態を示す断面図で、図２（Ａ）は、ゲート電極を平行に切断した縦断面図であり、図２（Ｂ）は、ゲート電極を垂直に切断した縦断面図である。
【図３】本発明の第２の実施例による半導体装置の製造方法の一工程（ＳＴＩ形成）を示す断面図である。
【図４】本発明の第２の実施例による半導体装置の製造方法の一工程（トレンチエッチ）を示す断面図である。
【図５】本発明の第２の実施例による半導体装置の製造方法の一工程（ゲート作成）を示す断面図である。
【図６】本発明の第２の実施例による半導体装置の製造方法の一工程（ソース／ドレイン形成）を示す断面図である。
【図７】本発明の第２の実施例による半導体装置の製造方法の一工程（完成）を示す断面図である。
【発明を実施するための形態】
【００１２】
先ず、本発明の要点について説明する。
【００１３】
シリコン基板上にエピタキシャル成長した歪緩和ＳｉＧｅ層は格子定数がＳｉより大きいため、その歪緩和ＳｉＧｅ層上にＳｉ層をエピタキシャル成長すると、引っ張り応力が加わった状態で成長されることになる（歪Ｓｉ層）。この状態の歪Ｓｉ層中では、電子の散乱が減り、正孔の有効質量が減少するため、両者のキャリアの移動度が向上することが知られている。
【００１４】
そこで、本発明では、シリコン基板上に歪緩和ＳｉＧｅ層を介して歪Ｓｉ層をエピタキシャル成長し、これを半導体基板として用いる。そして、この半導体基板上にトレンチゲート構造のＭＩＳトランジスタ（トレンチゲート型トランジスタ）を形成する。このＭＩＳトランジスタでは、ソース／ドレイン領域が歪Ｓｉ層および／または歪緩和ＳｉＧｅ層となり、キャリア移動度が増加し、オン電流Ｉｏｎを増加させることができる。
【００１５】
また、上記半導体基板上に、トレンチゲート構造のＭＩＳトランジスタ（トレンチゲート型トランジスタ）を形成すると同時に、プレーナ型ＭＩＳトランジスタ（プレーナ型トランジスタ）をも形成することも可能である。このとき、プレーナ型ＭＩＳトランジスタではチャネル部が歪Ｓｉ層となるため、チャネル移動度が増加し、オン電流Ｉｏｎを増加させることができる。
【実施例１】
【００１６】
図１を参照して、本発明の第１の実施例に係る半導体基板１０について説明する。
【００１７】
図示の半導体基板１０は、後述するトランジスタを形成するためのものである。半導体基板１０は、主面１１ａを持つシリコン基板１１を備える。このシリコン基板１１の主面１１ａ上に、歪緩和ＳｉＧｅ層１２をエピタキシャル成長させて、歪緩和ＳｉＧｅ層１２を形成している。この歪緩和ＳｉＧｅ層１２上に、歪Ｓｉ層１３をエピタキシャル成長させて、歪Ｓｉ層１３を形成している。
【００１８】
とにかく、半導体基板１０は、主面１１ａを持つシリコン基板１１と、このシリコン基板１１の主面１１ａ上に形成された歪緩和ＳｉＧｅ層１２と、この歪緩和ＳｉＧｅ層１２上に形成された歪Ｓｉ層１３と、から構成されている。
【００１９】
歪緩和ＳｉＧｅ層１２は、格子定数がシリコン（Ｓｉ）より大きいため、歪緩和ＳｉＧｅ層１２上に歪Ｓｉ層１３をエピタキシャル成長すると、歪Ｓｉ層１３は、引っ張り応力が加わった状態で成長される。
【００２０】
詳述すると、歪Ｓｉ層１３の結晶構造は、面内平行方向に広がり、垂直方向には縮んだ結晶格子となる。したがって、面内平行方向のキャリア移動度が増加している。
【００２１】
図２（Ａ）及び図２（Ｂ）は、図１に示した半導体基板１０上に、ゲートトレンチ内にワード線ＷＬ（ゲート電極）と接続されるＤＯＰＯＳ（Doped Poly-Silicon）層２０を埋め込んだ状態を示す断面図である。図２（Ａ）は、ゲート電極を平行に切断した縦断面図であり、図２（Ｂ）は、ゲート電極を垂直に切断した縦断面図である。尚、ＤＯＰＯＳ層２０は、ドープドシリコン膜とも呼ばれる。
【００２２】
歪Ｓｉ層１３と歪緩和ＳｉＧｅ層１２との合計の厚さは、チャネル部（チャネル領域）をシリコン基板１１で構成するように調整される。換言すれば、歪Ｓｉ層１３と歪緩和ＳｉＧｅ層１２との合計の厚さは、チャネル領域より上部ならば、可変でよい。こうすることで、チャネル部のゲート絶縁膜１９に信頼性の高いＳｉＯ２を用いることができる。
【００２３】
また、伝導領域（ソース／ドレイン領域）を歪Ｓｉ層１３／歪緩和ＳｉＧｅ層１２で構成した、トレンチゲート型トランジスタ（後述する）を形成することで、伝導領域（ソース／ドレイン領域）のキャリア移動度が増加し、オン電流Ｉｏｎが向上する。
【００２４】
さらに、半導体基板１０上にプレーナ型トランジスタ（後述する）を形成した場合、チャネル部が歪Ｓｉ層１３となる。その結果、面内平行方向のチャネル移動度が向上し、信頼性の高いプレーナ型トランジスタを作成できる。
【実施例２】
【００２５】
次に、図３乃至図７を参照して、本発明の第２の実施例に係るトレンチゲート型トランジスタとプレーナ型トランジスタとを有する半導体装置の製造方法について説明する。図３乃至図７において、「Ｍ」はトレンチゲート型トランジスタが形成されるセル領域を表し、「ＰＥ」はプレーナ型トランジスタが形成される周辺領域を表している。
【００２６】
まず、図３に示すように、シリコン基板１１の主面１１ａ上に歪緩和ＳｉＧｅ層１２、歪Ｓｉ層１３を、順に、温度６００〜８００℃の下で、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル成長させる。これにより、図１に示した、半導体基板１０が構成される。
【００２７】
次に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域形成のため、各素子形成領域上にレジストパターン（図示せず）を形成する。
【００２８】
レジストパターンをマスクに歪Ｓｉ層１３をパターニングし、レジストパターンを除去する。パターニングされた歪Ｓｉ層１３をマスクとして、歪緩和ＳｉＧｅ層１２及びシリコン基板１１をドライエッチングすることにより、歪緩和ＳｉＧｅ層１２をパターニングし、更に、シリコン基板１１にＳＴＩ用のトレンチ（図示せず）を形成する。
【００２９】
続いて、トレンチの内壁のエッチングダメージを除去するための熱処理を行なった後、ＨＤＰ（High-Density Plasma）−ＣＶＤ法により、トレンチ内を埋め込むように全面にシリコン酸化膜（図示せず）を形成する。
【００３０】
次に、歪Ｓｉ層１３をストッパとしてＣＭＰ（化学機械研磨）を行い、歪Ｓｉ層１３上のシリコン酸化膜を研磨除去して、トレンチ内にシリコン酸化膜を残す。これにより、図３に示すように、素子分離領域１６が形成される。
【００３１】
次に、図４に移って、周辺領域ＰＥにおいて、歪Ｓｉ層１３にチャネルをドープする。
【００３２】
そして、セル領域Ｍにおいて、トレンチゲート型のメモリセルトランジスタのゲートトレンチを形成するため、セル領域Ｍ上に複数の開口を備えたレジストパターン（図示せず）を形成する。このとき、周辺領域ＰＥは、レジストパターン（図示せず）で完全に覆われる。
【００３３】
レジストパターンをマスクとして、歪Ｓｉ層１３をマスク状にパターニングする。レジストパターンを除去した後、パターニングされた歪Ｓｉ層１３をマスクとして、歪緩和ＳｉＧｅ層１２をドライエッチングし、さらにシリコン基板１１をエッチングすることにより、図４に示すように、半導体基板１０にゲートトレンチ１８を形成する。したがって、このゲートトレンチ１８は、シリコン基板１１まで達する。
【００３４】
このように、図３において、ＳＴＩ用のトレンチを形成するためのマスクとして用いた歪Ｓｉ層１３は、そのまま除去されることなく、図４に示すように、ゲートトレンチ１８を形成するためのマスクとしても用いられる。
【００３５】
次に、歪Ｓｉ層１３の表面を熱酸化することにより、図４に示されるように、セル領域Ｍ及び周辺領域ＰＥにゲート酸化膜１９を形成する。このとき、ゲート酸化膜１９の膜厚が異なるものは、マスクをかけ分ける。したがって、ゲート酸化膜１９は、ゲートトレンチ１８の内壁にも形成される。
【００３６】
次に、図５に示すように、ゲート酸化膜１９上に、ＣＶＤ法により、リン（Ｐ）をドーピングしたＤＯＰＯＳ（Doped Poly-Silicon）層２０を形成する。このとき、ゲートトレンチ１８内にＤＯＰＯＳ層２０が埋め込まれる。前述したように、ＤＯＰＯＳ層２０は、ドープドシリコン膜とも呼ばれる。
【００３７】
引き続いて、セル領域Ｍにおいて、歪Ｓｉ層１３にチャネルをドープし、セル領域Ｍ／周辺領域ＰＥにおいて、歪Ｓｉ層１３にゲートをドープする。
【００３８】
そして、ＤＯＰＯＳ層（ドープドシリコン膜）２０上に、高融点金属シリサイド層としてのゲートＷ層２１を形成し、そのゲートＷ層２１上にゲート電極加工用のハードマスク層（ＳｉＮ層）２２を形成する。ゲートＷ層２１の代わりに、ゲートＷＮ層を使用しても良い。又は、ゲートＷ層２１の代わりに、ＤＯＰＯＳ層（ドープドシリコン膜）２０の界面にＷＳｉ層を形成してもよい。
【００３９】
その後、図示しないレジストパターンをマスクとして、ドライエッチングにより、ハードマスク層２２、ゲートＷ層２１、およびＤＯＰＯＳ層２０をパターニングして、図５に示されるような、ゲート電極を形成する。尚、ゲートＷ層２１は、ワード線ＷＬとして使用される。
【００４０】
次に、周辺領域ＰＥにおいて、ゲート電極をマスクとして、歪Ｓｉ層１３に対してイオン注入をすることにより、ＬＤＤ（Low-Doped-Drain）の低濃度イオン注入層２９を形成する。
【００４１】
次に、図６に示すように、セル領域Ｍおよび周辺領域ＰＥにおいて、全面にＳｉＮ膜２３を堆積し、エッチバックすることにより、セル領域Ｍにはビットコンデンサ用のコンタクトホール２４及び容量コンデンサ用のコンタクトホール２５を形成し、周辺領域ＰＥにはサイドウォール２６を形成する。
【００４２】
次に、図６に示すように、セル領域Ｍにおいて、上記コンタクトホール２４および２５内に、シリコン（Ｓｉ）層２７を選択的にエピタキシャル成長して、ソース／ドレイン電極２７を形成する。したがって、このソース／ドレイン電極２７の下の歪Ｓｉ層１３および歪緩和ＳｉＧｅ層１２が、ソース／ドレイン領域として働く。また、周辺領域ＰＥにおいて、サイドウォール２６をマスクとして、イオン注入して、ソース／ドレイン拡散層２８を形成する。したがって、ソース／ドレイン拡散層２８間に挟まれたゲート電極下の歪Ｓｉ層１３が、チャネル部として働く。
【００４３】
これにより、セル領域Ｍにトレンチゲート型のメモリセルトランジスタが、周辺領域ＰＥにプレーナ型トランジスタが形成される。
【００４４】
次に、図７に示すように、セル領域Ｍには、一般的な方法を用いて各種配線やセルキャパシタを積層し、周辺領域ＰＥには、一般的な方法を用いて各種配線を積層する。
【００４５】
詳述すると、セル領域Ｍおよび周辺領域ＰＥに、第１の層間膜３０を形成する。そして、セル領域Ｍにおいて、ゲート電極（図５参照）に隣接するコンタクトホール２４および２５を、ゲート電極に対して自己整合的に形成する。すなわち、ＳＡＣ（Self Aligned Contact）法により、コンタクトホール２４および２５を形成する。コンタクトホール２４および２５に、それぞれ、ＤＯＰＯＳ層３１および３２を埋め込んで、エッチバックする。コンタクトホール２４に埋め込まれたＤＯＰＯＳ層３１は、ビットコンデンサとして働き、コンタクトホール２５に埋め込まれたＤＯＰＯＳ層３２は、容量コンデンサとして働く。
【００４６】
次に、周辺領域ＰＥにおいて、第１の層間膜３０に、ソース／ドレイン拡散層２８まで到達する２本のコンタクトホールを形成し、これら２本のコンタクトホール中にタングステンを堆積し、ＣＭＰ（化学機械研磨）により第１の層間膜３０を平坦化して、２本のコンタクトホールに２本のコンタクトプラグ３３を形成する。
【００４７】
セル領域Ｍにおいて、第１の層間膜３１中に、ＤＯＰＯＳ層（ビットコンデンサ）３１と接続するタングステンのビット線３４を形成し、第１の層間膜３１上に第２の層間膜３７を形成する。第２の層間膜３７および第１の層間膜３１中に、ＤＯＰＯＳ層（容量コンデンサ）３２まで到達するコンタクトホールを形成し、そのコンタクトホール中にプラグ３８を形成し、プラグ３８上に選択線３９を形成する。
【００４８】
これにより、セル領域Ｍには、トレンチゲート型のメモリセルトランジスタを有するＤＲＡＭが完成する。
【００４９】
一方、周辺領域ＰＥにおいて、一方のコンタクトプラグ３３と接続されるビット線３４を形成し、そのビット線３４をＳｉＮ膜３５で覆い、そのＳｉＮ膜３５を覆うように、第１の層間膜３１上に第２の層間膜３７を形成する。その第２の層間膜３７中に、他方のコンタクトプラグ３３まで到達するコンタクトホールを形成し、そのコンタクトホール中にプラグ３８を形成し、プラグ３８上に選択線３９を形成する。
【００５０】
これにより、周辺領域ＰＥには、プレーナ型トランジスタを有する周辺回路が完成する。
【００５１】
すなわち、本第２の実施例による半導体装置の製造方法は、半導体基板（１０）を準備する工程と、半導体基板（１０）上に素子分離領域（１６）を形成する工程と、ドライエッチングにより、半導体基板（１０）にシリコン基板（１１）まで達するゲートトレンチ（１８）を形成する工程と、半導体基板（１０）の歪Ｓｉ層（１３）上およびゲートトレンチ（１８）の内壁にゲート酸化膜（１９を形成する工程と、ゲートトレンチ（１８）を埋め込むように、ゲート酸化膜（１９）上にゲートとして使用されるドープドシリコン膜（２０）を形成する工程と、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）にチャネルをドープする工程と、ドープドシリコン膜（２０）にゲートをドープする工程と、ドープドシリコン膜（２０）上にゲート電極（２１，２２）を形成する工程と、ゲート電極（２１，２２）を覆うように、ゲート酸化膜（１９）上にＳｉＮ膜（２３）を形成した後、エッチバックして、コンタクトホール（２４，２５）を形成する工程と、コンタクトホール（２４，２５）下部の歪Ｓｉ層（１３）および／または歪緩和ＳｉＧｅ層（１２）上にソース／ドレイン電極（２７）を形成する工程と、を含む。
【００５２】
また、本第２の実施例による半導体装置の製造方法は、セル領域（Ｍ）及び周辺領域（ＰＥ）を有する半導体装置の製造方法であって、セル領域（Ｍ）および周辺領域（ＰＥ）を持つ半導体基板（１０）を準備する工程と、セル領域（Ｍ）および周辺領域（ＰＥ）上に素子分離領域（１６）を形成する工程と、周辺領域（ＰＥ）において、歪Ｓｉ層（１３）にチャネルをドープする工程と、ドライエッチングにより、セル領域（Ｍ）にシリコン基板（１１）まで達するゲートトレンチ（１８）を形成する工程と、セル領域（Ｍ）および周辺領域（ＰＥ）の歪Ｓｉ層（１３）上およびゲートトレンチ（１８）の内壁にゲート酸化膜（１９）を形成する工程と、ゲートトレンチ（１８）を埋め込むように、セル領域（Ｍ）及び周辺領域（ＰＥ）のゲート酸化膜（１９）上にゲートとして使用されるドープドシリコン膜（２０）を形成する工程と、セル領域（Ｍ）において、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）にチャネルをドープする工程と、セル領域（Ｍ）及び周辺領域（ＰＥ）において、ドープドシリコン膜（２０）にゲートをドープする工程と、セル領域（Ｍ）及び周辺領域（ＰＥ）において、ドープドシリコン膜（２０）上にゲート電極（２１，２２）を形成する工程と、周辺領域（ＰＥ）において、ゲート電極（２１，２２）をマスクとして、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）に低濃度イオン注入層（１９）を形成する工程と、セル領域（Ｍ）および周辺領域（ＰＥ）において、ゲート電極（２１，２２）を覆うように、ＳｉＮ膜（２３）を形成した後にエッチバックして、セル領域（Ｍ）及び周辺領域（ＰＥ）に、それぞれ、コンタクトホール（２４，２５）及びサイドウォール（２６）を形成する工程と、セル領域（Ｍ）において、コンタクトホール（２４，２５下部の歪Ｓｉ層（１３）および／または歪緩和ＳｉＧｅ層（１２）上にソース／ドレイン電極（２７）を形成する工程と、周辺領域（ＰＥ）において、サイドウォール（２６）をマスクにして、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）及び歪緩和ＳｉＧｅ層（１２）にイオン注入して、ソース／ドレイン領域（２８）を形成する工程と、を含む。
【００５３】
本発明の第２の実施例の効果について説明する。
【００５４】
シリコン基板１１の主面１１ａ上に歪緩和ＳｉＧｅ層１２をエピタキシャル成長させ、その歪緩和ＳｉＧｅ層１２上に歪Ｓｉ層１３をエピタキシャル成長させた、半導体基板１０を用いることで、歪緩和ＳｉＧｅ層１２は、トレンチゲート型トランジスタのソース／ドレイン領域の抵抗を低減し、歪Ｓｉ層１３は、プレーナ型トランジスタのチャネル領域のチャネル移動度を向上させることができる。その結果、セル領域Ｍに高性能なトレンチゲート型のメモリセルトランジスタと、周辺領域ＰＥにプレーナ型トランジスタとを同時に作成することが出来る。
【００５５】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、コンタクトホール２４、２５を形成後に、歪Ｓｉ層１３上にシリコンエピタキシャル層２７を形成しているが、このシリコンエピタキシャル層２７の代わりに金属やポリシリコンを歪Ｓｉ層１３上に形成しても良い。また、コンタクトホール２４、２５を形成後に、その下の歪Ｓｉ層１３を除去して、歪緩和ＳｉＧｅ層１２上にシリコンエピタキシャル層２７、金属、或いはポリシリコンを形成しても良い。
【符号の説明】
【００５６】
１０ 半導体基板
１１ シリコン基板
１１ａ 主面
１２ 歪緩和ＳｉＧｅ層
１３ 歪Ｓｉ層
１６ 素子分離領域（ＳＴＩ）
１８ ゲートトレンチ
１９ ゲート酸化膜
２０ ＤＯＰＯＳ層（ドープドシリコン膜）
２１ ゲートＷ層（ワード線）
２２ ＳｉＮ層（ハードマスク層）
２３ ＳｉＮ膜
２４ ビットコンデンサ用コンタクトホール
２５ 容量コンデンサ用コンタクトホール
２６ サイドウォール
２７ シリコンエピタキシャル層（ソース／ドレイン電極）
２８ ソース／ドレイン拡散層
２９ 低濃度イオン注入層（ＬＤＤ）
３０ 第１の層間膜
３１ ＤＯＰＯＳ層（ビットコンデンサ）
３２ ＤＯＰＯＳ層（容量コンデンサ）
３３ コンタクトプラグ（タングステン）
３４ ビット線
３５ ＳｉＮ膜
３７ 第２の層間膜
３８ プラグ
３９ 選択線
Ｍ セル領域
ＰＥ 周辺領域
【技術分野】
【０００１】
本発明は、半導体基板及び半導体装置に関し、特に、半導体基板上にトレンチゲート構造のＭＩＳ（metal insulator silicon）トランジスタ（以下、「トレンチゲート型トランジスタ」とも呼ぶ）を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの縮小に伴い、伝導領域のシリコンの体積が減少することで、抵抗が増加する傾向がある。そのため、必要な動作電流を確保することが困難になってきている。
【０００３】
半導体装置として、トレンチゲート構造のＭＩＳ（metal insulator silicon）トランジスタ（トレンチゲート型トランジスタ）を有する半導体装置が知られている。このようなＭＩＳトランジスタは、例えばシリコンから成る半導体基板の表面から下方へ延在するトレンチ内に位置するゲートを有している。ＤＲＡＭセルの微細化・高集積化に伴い、高速・高精度なＭＩＳトランジスタの動作が必要となる。また、ＤＲＡＭセルでは、より信頼性の高い周辺トランジスタ（以下、「プレーナ型トランジスタ」とも呼ぶ）を形成することも課題となっている。
【０００４】
本発明に関連する先行特許文献も種々知られている。
【０００５】
例えば、特許文献１（特開２００７−１２３５５１号公報）は、同一半導体基板上に、厚いゲート酸化膜を有するトレンチゲート型トランジスタと薄いゲート酸化膜を有するプレーナ型トランジスタとを並存させた「半導体装置の製造方法」を開示している。この特許文献１では、周辺回路領域上の第１ゲート酸化膜を保護膜で覆った状態で、メモリセル領域にゲートトレンチを形成する。その後、そのまま周辺回路領域の第１ゲート酸化膜を保護膜で覆った状態で、ゲートトレンチの内壁に第１ゲート酸化膜よりも厚い第２ゲート酸化膜を形成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の半導体装置では、半導体基板としてシリコン基板を用いている。
【０００８】
そのため、半導体基板上に形成したトレンチゲート型トランジスタのキャリア移動度を増加させることができない。また、半導体基板上に形成したプレーナ型トランジスタのチャネル移動度を増加させることができない。
【課題を解決するための手段】
【０００９】
本発明による半導体基板は、トランジスタを形成するための半導体基板であって、主面を持つシリコン基板と、このシリコン基板の主面上に形成された歪緩和ＳｉＧｅ層と、この歪緩和ＳｉＧｅ層上に形成された歪Ｓｉ層と、を有して構成される。
【発明の効果】
【００１０】
本発明によると、上記半導体基板を用いてトレンチゲート型トランジスタを形成すると、ソース／ドレイン領域が歪Ｓｉ層および／または歪緩和ＳｉＧｅ層となるので、キャリア移動度が増加し、オン電流を増加させることができる。また、上記半導体基板を用いてプレーナ型トランジスタを形成すると、チャネル部が歪Ｓｉ層となるので、チャネル移動度が増加し、オン電流を増加させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例に係る半導体基板を示す断面図である。
【図２】図１に示した半導体基板上に、ゲートトレンチ内にワード線ＷＬ（ゲート電極）と接続されるドープドシリコン膜を埋め込んだ状態を示す断面図で、図２（Ａ）は、ゲート電極を平行に切断した縦断面図であり、図２（Ｂ）は、ゲート電極を垂直に切断した縦断面図である。
【図３】本発明の第２の実施例による半導体装置の製造方法の一工程（ＳＴＩ形成）を示す断面図である。
【図４】本発明の第２の実施例による半導体装置の製造方法の一工程（トレンチエッチ）を示す断面図である。
【図５】本発明の第２の実施例による半導体装置の製造方法の一工程（ゲート作成）を示す断面図である。
【図６】本発明の第２の実施例による半導体装置の製造方法の一工程（ソース／ドレイン形成）を示す断面図である。
【図７】本発明の第２の実施例による半導体装置の製造方法の一工程（完成）を示す断面図である。
【発明を実施するための形態】
【００１２】
先ず、本発明の要点について説明する。
【００１３】
シリコン基板上にエピタキシャル成長した歪緩和ＳｉＧｅ層は格子定数がＳｉより大きいため、その歪緩和ＳｉＧｅ層上にＳｉ層をエピタキシャル成長すると、引っ張り応力が加わった状態で成長されることになる（歪Ｓｉ層）。この状態の歪Ｓｉ層中では、電子の散乱が減り、正孔の有効質量が減少するため、両者のキャリアの移動度が向上することが知られている。
【００１４】
そこで、本発明では、シリコン基板上に歪緩和ＳｉＧｅ層を介して歪Ｓｉ層をエピタキシャル成長し、これを半導体基板として用いる。そして、この半導体基板上にトレンチゲート構造のＭＩＳトランジスタ（トレンチゲート型トランジスタ）を形成する。このＭＩＳトランジスタでは、ソース／ドレイン領域が歪Ｓｉ層および／または歪緩和ＳｉＧｅ層となり、キャリア移動度が増加し、オン電流Ｉｏｎを増加させることができる。
【００１５】
また、上記半導体基板上に、トレンチゲート構造のＭＩＳトランジスタ（トレンチゲート型トランジスタ）を形成すると同時に、プレーナ型ＭＩＳトランジスタ（プレーナ型トランジスタ）をも形成することも可能である。このとき、プレーナ型ＭＩＳトランジスタではチャネル部が歪Ｓｉ層となるため、チャネル移動度が増加し、オン電流Ｉｏｎを増加させることができる。
【実施例１】
【００１６】
図１を参照して、本発明の第１の実施例に係る半導体基板１０について説明する。
【００１７】
図示の半導体基板１０は、後述するトランジスタを形成するためのものである。半導体基板１０は、主面１１ａを持つシリコン基板１１を備える。このシリコン基板１１の主面１１ａ上に、歪緩和ＳｉＧｅ層１２をエピタキシャル成長させて、歪緩和ＳｉＧｅ層１２を形成している。この歪緩和ＳｉＧｅ層１２上に、歪Ｓｉ層１３をエピタキシャル成長させて、歪Ｓｉ層１３を形成している。
【００１８】
とにかく、半導体基板１０は、主面１１ａを持つシリコン基板１１と、このシリコン基板１１の主面１１ａ上に形成された歪緩和ＳｉＧｅ層１２と、この歪緩和ＳｉＧｅ層１２上に形成された歪Ｓｉ層１３と、から構成されている。
【００１９】
歪緩和ＳｉＧｅ層１２は、格子定数がシリコン（Ｓｉ）より大きいため、歪緩和ＳｉＧｅ層１２上に歪Ｓｉ層１３をエピタキシャル成長すると、歪Ｓｉ層１３は、引っ張り応力が加わった状態で成長される。
【００２０】
詳述すると、歪Ｓｉ層１３の結晶構造は、面内平行方向に広がり、垂直方向には縮んだ結晶格子となる。したがって、面内平行方向のキャリア移動度が増加している。
【００２１】
図２（Ａ）及び図２（Ｂ）は、図１に示した半導体基板１０上に、ゲートトレンチ内にワード線ＷＬ（ゲート電極）と接続されるＤＯＰＯＳ（Doped Poly-Silicon）層２０を埋め込んだ状態を示す断面図である。図２（Ａ）は、ゲート電極を平行に切断した縦断面図であり、図２（Ｂ）は、ゲート電極を垂直に切断した縦断面図である。尚、ＤＯＰＯＳ層２０は、ドープドシリコン膜とも呼ばれる。
【００２２】
歪Ｓｉ層１３と歪緩和ＳｉＧｅ層１２との合計の厚さは、チャネル部（チャネル領域）をシリコン基板１１で構成するように調整される。換言すれば、歪Ｓｉ層１３と歪緩和ＳｉＧｅ層１２との合計の厚さは、チャネル領域より上部ならば、可変でよい。こうすることで、チャネル部のゲート絶縁膜１９に信頼性の高いＳｉＯ２を用いることができる。
【００２３】
また、伝導領域（ソース／ドレイン領域）を歪Ｓｉ層１３／歪緩和ＳｉＧｅ層１２で構成した、トレンチゲート型トランジスタ（後述する）を形成することで、伝導領域（ソース／ドレイン領域）のキャリア移動度が増加し、オン電流Ｉｏｎが向上する。
【００２４】
さらに、半導体基板１０上にプレーナ型トランジスタ（後述する）を形成した場合、チャネル部が歪Ｓｉ層１３となる。その結果、面内平行方向のチャネル移動度が向上し、信頼性の高いプレーナ型トランジスタを作成できる。
【実施例２】
【００２５】
次に、図３乃至図７を参照して、本発明の第２の実施例に係るトレンチゲート型トランジスタとプレーナ型トランジスタとを有する半導体装置の製造方法について説明する。図３乃至図７において、「Ｍ」はトレンチゲート型トランジスタが形成されるセル領域を表し、「ＰＥ」はプレーナ型トランジスタが形成される周辺領域を表している。
【００２６】
まず、図３に示すように、シリコン基板１１の主面１１ａ上に歪緩和ＳｉＧｅ層１２、歪Ｓｉ層１３を、順に、温度６００〜８００℃の下で、ＣＶＤ（Chemical Vapor Deposition）法により、エピタキシャル成長させる。これにより、図１に示した、半導体基板１０が構成される。
【００２７】
次に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域形成のため、各素子形成領域上にレジストパターン（図示せず）を形成する。
【００２８】
レジストパターンをマスクに歪Ｓｉ層１３をパターニングし、レジストパターンを除去する。パターニングされた歪Ｓｉ層１３をマスクとして、歪緩和ＳｉＧｅ層１２及びシリコン基板１１をドライエッチングすることにより、歪緩和ＳｉＧｅ層１２をパターニングし、更に、シリコン基板１１にＳＴＩ用のトレンチ（図示せず）を形成する。
【００２９】
続いて、トレンチの内壁のエッチングダメージを除去するための熱処理を行なった後、ＨＤＰ（High-Density Plasma）−ＣＶＤ法により、トレンチ内を埋め込むように全面にシリコン酸化膜（図示せず）を形成する。
【００３０】
次に、歪Ｓｉ層１３をストッパとしてＣＭＰ（化学機械研磨）を行い、歪Ｓｉ層１３上のシリコン酸化膜を研磨除去して、トレンチ内にシリコン酸化膜を残す。これにより、図３に示すように、素子分離領域１６が形成される。
【００３１】
次に、図４に移って、周辺領域ＰＥにおいて、歪Ｓｉ層１３にチャネルをドープする。
【００３２】
そして、セル領域Ｍにおいて、トレンチゲート型のメモリセルトランジスタのゲートトレンチを形成するため、セル領域Ｍ上に複数の開口を備えたレジストパターン（図示せず）を形成する。このとき、周辺領域ＰＥは、レジストパターン（図示せず）で完全に覆われる。
【００３３】
レジストパターンをマスクとして、歪Ｓｉ層１３をマスク状にパターニングする。レジストパターンを除去した後、パターニングされた歪Ｓｉ層１３をマスクとして、歪緩和ＳｉＧｅ層１２をドライエッチングし、さらにシリコン基板１１をエッチングすることにより、図４に示すように、半導体基板１０にゲートトレンチ１８を形成する。したがって、このゲートトレンチ１８は、シリコン基板１１まで達する。
【００３４】
このように、図３において、ＳＴＩ用のトレンチを形成するためのマスクとして用いた歪Ｓｉ層１３は、そのまま除去されることなく、図４に示すように、ゲートトレンチ１８を形成するためのマスクとしても用いられる。
【００３５】
次に、歪Ｓｉ層１３の表面を熱酸化することにより、図４に示されるように、セル領域Ｍ及び周辺領域ＰＥにゲート酸化膜１９を形成する。このとき、ゲート酸化膜１９の膜厚が異なるものは、マスクをかけ分ける。したがって、ゲート酸化膜１９は、ゲートトレンチ１８の内壁にも形成される。
【００３６】
次に、図５に示すように、ゲート酸化膜１９上に、ＣＶＤ法により、リン（Ｐ）をドーピングしたＤＯＰＯＳ（Doped Poly-Silicon）層２０を形成する。このとき、ゲートトレンチ１８内にＤＯＰＯＳ層２０が埋め込まれる。前述したように、ＤＯＰＯＳ層２０は、ドープドシリコン膜とも呼ばれる。
【００３７】
引き続いて、セル領域Ｍにおいて、歪Ｓｉ層１３にチャネルをドープし、セル領域Ｍ／周辺領域ＰＥにおいて、歪Ｓｉ層１３にゲートをドープする。
【００３８】
そして、ＤＯＰＯＳ層（ドープドシリコン膜）２０上に、高融点金属シリサイド層としてのゲートＷ層２１を形成し、そのゲートＷ層２１上にゲート電極加工用のハードマスク層（ＳｉＮ層）２２を形成する。ゲートＷ層２１の代わりに、ゲートＷＮ層を使用しても良い。又は、ゲートＷ層２１の代わりに、ＤＯＰＯＳ層（ドープドシリコン膜）２０の界面にＷＳｉ層を形成してもよい。
【００３９】
その後、図示しないレジストパターンをマスクとして、ドライエッチングにより、ハードマスク層２２、ゲートＷ層２１、およびＤＯＰＯＳ層２０をパターニングして、図５に示されるような、ゲート電極を形成する。尚、ゲートＷ層２１は、ワード線ＷＬとして使用される。
【００４０】
次に、周辺領域ＰＥにおいて、ゲート電極をマスクとして、歪Ｓｉ層１３に対してイオン注入をすることにより、ＬＤＤ（Low-Doped-Drain）の低濃度イオン注入層２９を形成する。
【００４１】
次に、図６に示すように、セル領域Ｍおよび周辺領域ＰＥにおいて、全面にＳｉＮ膜２３を堆積し、エッチバックすることにより、セル領域Ｍにはビットコンデンサ用のコンタクトホール２４及び容量コンデンサ用のコンタクトホール２５を形成し、周辺領域ＰＥにはサイドウォール２６を形成する。
【００４２】
次に、図６に示すように、セル領域Ｍにおいて、上記コンタクトホール２４および２５内に、シリコン（Ｓｉ）層２７を選択的にエピタキシャル成長して、ソース／ドレイン電極２７を形成する。したがって、このソース／ドレイン電極２７の下の歪Ｓｉ層１３および歪緩和ＳｉＧｅ層１２が、ソース／ドレイン領域として働く。また、周辺領域ＰＥにおいて、サイドウォール２６をマスクとして、イオン注入して、ソース／ドレイン拡散層２８を形成する。したがって、ソース／ドレイン拡散層２８間に挟まれたゲート電極下の歪Ｓｉ層１３が、チャネル部として働く。
【００４３】
これにより、セル領域Ｍにトレンチゲート型のメモリセルトランジスタが、周辺領域ＰＥにプレーナ型トランジスタが形成される。
【００４４】
次に、図７に示すように、セル領域Ｍには、一般的な方法を用いて各種配線やセルキャパシタを積層し、周辺領域ＰＥには、一般的な方法を用いて各種配線を積層する。
【００４５】
詳述すると、セル領域Ｍおよび周辺領域ＰＥに、第１の層間膜３０を形成する。そして、セル領域Ｍにおいて、ゲート電極（図５参照）に隣接するコンタクトホール２４および２５を、ゲート電極に対して自己整合的に形成する。すなわち、ＳＡＣ（Self Aligned Contact）法により、コンタクトホール２４および２５を形成する。コンタクトホール２４および２５に、それぞれ、ＤＯＰＯＳ層３１および３２を埋め込んで、エッチバックする。コンタクトホール２４に埋め込まれたＤＯＰＯＳ層３１は、ビットコンデンサとして働き、コンタクトホール２５に埋め込まれたＤＯＰＯＳ層３２は、容量コンデンサとして働く。
【００４６】
次に、周辺領域ＰＥにおいて、第１の層間膜３０に、ソース／ドレイン拡散層２８まで到達する２本のコンタクトホールを形成し、これら２本のコンタクトホール中にタングステンを堆積し、ＣＭＰ（化学機械研磨）により第１の層間膜３０を平坦化して、２本のコンタクトホールに２本のコンタクトプラグ３３を形成する。
【００４７】
セル領域Ｍにおいて、第１の層間膜３１中に、ＤＯＰＯＳ層（ビットコンデンサ）３１と接続するタングステンのビット線３４を形成し、第１の層間膜３１上に第２の層間膜３７を形成する。第２の層間膜３７および第１の層間膜３１中に、ＤＯＰＯＳ層（容量コンデンサ）３２まで到達するコンタクトホールを形成し、そのコンタクトホール中にプラグ３８を形成し、プラグ３８上に選択線３９を形成する。
【００４８】
これにより、セル領域Ｍには、トレンチゲート型のメモリセルトランジスタを有するＤＲＡＭが完成する。
【００４９】
一方、周辺領域ＰＥにおいて、一方のコンタクトプラグ３３と接続されるビット線３４を形成し、そのビット線３４をＳｉＮ膜３５で覆い、そのＳｉＮ膜３５を覆うように、第１の層間膜３１上に第２の層間膜３７を形成する。その第２の層間膜３７中に、他方のコンタクトプラグ３３まで到達するコンタクトホールを形成し、そのコンタクトホール中にプラグ３８を形成し、プラグ３８上に選択線３９を形成する。
【００５０】
これにより、周辺領域ＰＥには、プレーナ型トランジスタを有する周辺回路が完成する。
【００５１】
すなわち、本第２の実施例による半導体装置の製造方法は、半導体基板（１０）を準備する工程と、半導体基板（１０）上に素子分離領域（１６）を形成する工程と、ドライエッチングにより、半導体基板（１０）にシリコン基板（１１）まで達するゲートトレンチ（１８）を形成する工程と、半導体基板（１０）の歪Ｓｉ層（１３）上およびゲートトレンチ（１８）の内壁にゲート酸化膜（１９を形成する工程と、ゲートトレンチ（１８）を埋め込むように、ゲート酸化膜（１９）上にゲートとして使用されるドープドシリコン膜（２０）を形成する工程と、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）にチャネルをドープする工程と、ドープドシリコン膜（２０）にゲートをドープする工程と、ドープドシリコン膜（２０）上にゲート電極（２１，２２）を形成する工程と、ゲート電極（２１，２２）を覆うように、ゲート酸化膜（１９）上にＳｉＮ膜（２３）を形成した後、エッチバックして、コンタクトホール（２４，２５）を形成する工程と、コンタクトホール（２４，２５）下部の歪Ｓｉ層（１３）および／または歪緩和ＳｉＧｅ層（１２）上にソース／ドレイン電極（２７）を形成する工程と、を含む。
【００５２】
また、本第２の実施例による半導体装置の製造方法は、セル領域（Ｍ）及び周辺領域（ＰＥ）を有する半導体装置の製造方法であって、セル領域（Ｍ）および周辺領域（ＰＥ）を持つ半導体基板（１０）を準備する工程と、セル領域（Ｍ）および周辺領域（ＰＥ）上に素子分離領域（１６）を形成する工程と、周辺領域（ＰＥ）において、歪Ｓｉ層（１３）にチャネルをドープする工程と、ドライエッチングにより、セル領域（Ｍ）にシリコン基板（１１）まで達するゲートトレンチ（１８）を形成する工程と、セル領域（Ｍ）および周辺領域（ＰＥ）の歪Ｓｉ層（１３）上およびゲートトレンチ（１８）の内壁にゲート酸化膜（１９）を形成する工程と、ゲートトレンチ（１８）を埋め込むように、セル領域（Ｍ）及び周辺領域（ＰＥ）のゲート酸化膜（１９）上にゲートとして使用されるドープドシリコン膜（２０）を形成する工程と、セル領域（Ｍ）において、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）にチャネルをドープする工程と、セル領域（Ｍ）及び周辺領域（ＰＥ）において、ドープドシリコン膜（２０）にゲートをドープする工程と、セル領域（Ｍ）及び周辺領域（ＰＥ）において、ドープドシリコン膜（２０）上にゲート電極（２１，２２）を形成する工程と、周辺領域（ＰＥ）において、ゲート電極（２１，２２）をマスクとして、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）に低濃度イオン注入層（１９）を形成する工程と、セル領域（Ｍ）および周辺領域（ＰＥ）において、ゲート電極（２１，２２）を覆うように、ＳｉＮ膜（２３）を形成した後にエッチバックして、セル領域（Ｍ）及び周辺領域（ＰＥ）に、それぞれ、コンタクトホール（２４，２５）及びサイドウォール（２６）を形成する工程と、セル領域（Ｍ）において、コンタクトホール（２４，２５下部の歪Ｓｉ層（１３）および／または歪緩和ＳｉＧｅ層（１２）上にソース／ドレイン電極（２７）を形成する工程と、周辺領域（ＰＥ）において、サイドウォール（２６）をマスクにして、ゲート酸化膜（１９）下の歪Ｓｉ層（１３）及び歪緩和ＳｉＧｅ層（１２）にイオン注入して、ソース／ドレイン領域（２８）を形成する工程と、を含む。
【００５３】
本発明の第２の実施例の効果について説明する。
【００５４】
シリコン基板１１の主面１１ａ上に歪緩和ＳｉＧｅ層１２をエピタキシャル成長させ、その歪緩和ＳｉＧｅ層１２上に歪Ｓｉ層１３をエピタキシャル成長させた、半導体基板１０を用いることで、歪緩和ＳｉＧｅ層１２は、トレンチゲート型トランジスタのソース／ドレイン領域の抵抗を低減し、歪Ｓｉ層１３は、プレーナ型トランジスタのチャネル領域のチャネル移動度を向上させることができる。その結果、セル領域Ｍに高性能なトレンチゲート型のメモリセルトランジスタと、周辺領域ＰＥにプレーナ型トランジスタとを同時に作成することが出来る。
【００５５】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、コンタクトホール２４、２５を形成後に、歪Ｓｉ層１３上にシリコンエピタキシャル層２７を形成しているが、このシリコンエピタキシャル層２７の代わりに金属やポリシリコンを歪Ｓｉ層１３上に形成しても良い。また、コンタクトホール２４、２５を形成後に、その下の歪Ｓｉ層１３を除去して、歪緩和ＳｉＧｅ層１２上にシリコンエピタキシャル層２７、金属、或いはポリシリコンを形成しても良い。
【符号の説明】
【００５６】
１０ 半導体基板
１１ シリコン基板
１１ａ 主面
１２ 歪緩和ＳｉＧｅ層
１３ 歪Ｓｉ層
１６ 素子分離領域（ＳＴＩ）
１８ ゲートトレンチ
１９ ゲート酸化膜
２０ ＤＯＰＯＳ層（ドープドシリコン膜）
２１ ゲートＷ層（ワード線）
２２ ＳｉＮ層（ハードマスク層）
２３ ＳｉＮ膜
２４ ビットコンデンサ用コンタクトホール
２５ 容量コンデンサ用コンタクトホール
２６ サイドウォール
２７ シリコンエピタキシャル層（ソース／ドレイン電極）
２８ ソース／ドレイン拡散層
２９ 低濃度イオン注入層（ＬＤＤ）
３０ 第１の層間膜
３１ ＤＯＰＯＳ層（ビットコンデンサ）
３２ ＤＯＰＯＳ層（容量コンデンサ）
３３ コンタクトプラグ（タングステン）
３４ ビット線
３５ ＳｉＮ膜
３７ 第２の層間膜
３８ プラグ
３９ 選択線
Ｍ セル領域
ＰＥ 周辺領域
【特許請求の範囲】
【請求項１】
トランジスタを形成するための半導体基板であって、
主面を持つシリコン基板と、
該シリコン基板の主面上に形成された歪緩和ＳｉＧｅ層と、
該歪緩和ＳｉＧｅ層上に形成された歪Ｓｉ層と、
を含む半導体基板。
【請求項２】
請求項１に記載の半導体基板と、
該半導体基板上に前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層をソース／ドレイン領域として形成されたトレンチゲート型トランジスタと、
を含む半導体装置。
【請求項３】
請求項１に記載の半導体基板と、
該半導体基板上に前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層をソース／ドレイン領域として形成されたトレンチゲート型トランジスタと、
前記半導体基板上に前記歪Ｓｉ層をチャネル部として形成されたプレーナ型トランジスタと、
を含む半導体装置。
【請求項４】
前記トレンチゲート型トランジスタはセル領域に形成され、
前記プレーナ型トランジスタは周辺領域に形成される、
請求項３に記載の半導体装置。
【請求項５】
請求項１に記載の半導体基板を準備する工程と、
前記半導体基板上に素子分離領域を形成する工程と、
ドライエッチングにより、前記半導体基板に前記シリコン基板まで達するゲートトレンチを形成する工程と、
前記半導体基板の前記歪Ｓｉ層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、
前記ゲートトレンチを埋め込むように、前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、
前記ゲート酸化膜下の前記歪Ｓｉ層にチャネルをドープする工程と、
前記ドープドシリコン膜にゲートをドープする工程と、
前記ドープドシリコン膜上にゲート電極を形成する工程と、
前記ゲート電極を覆うように、前記ゲート酸化膜上にＳｉＮ膜を形成した後、エッチバックして、コンタクトホールを形成する工程と、
前記コンタクトホール下部の前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層上にソース／ドレイン電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
セル領域及び周辺領域を有する半導体装置の製造方法であって、
前記セル領域および前記周辺領域を持つ請求項１に記載の半導体基板を準備する工程と、
前記セル領域および前記周辺領域上に素子分離領域を形成する工程と、
前記周辺領域において、前記歪Ｓｉ層にチャネルをドープする工程と、
ドライエッチングにより、前記セル領域に前記シリコン基板まで達するゲートトレンチを形成する工程と、
前記セル領域および前記周辺領域の前記歪Ｓｉ層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、
前記ゲートトレンチを埋め込むように、前記セル領域及び前記周辺領域の前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、
前記セル領域において、前記ゲート酸化膜下の前記歪Ｓｉ層にチャネルをドープする工程と、
前記セル領域及び前記周辺領域において、前記ドープドシリコン膜にゲートをドープする工程と、
前記セル領域及び前記周辺領域において、前記ドープドシリコン膜上にゲート電極を形成する工程と、
前記周辺領域において、前記ゲート電極をマスクとして、前記ゲート酸化膜下の前記歪Ｓｉ層に低濃度イオン注入層を形成する工程と、
前記セル領域および前記周辺領域において、前記ゲート電極を覆うように、ＳｉＮ膜を形成した後にエッチバックして、前記セル領域及び前記周辺領域に、それぞれ、コンタクトホール及びサイドウォールを形成する工程と、
前記セル領域において、前記コンタクトホール下部の前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層上にソース／ドレイン電極を形成する工程と、
前記周辺領域において、前記サイドウォールをマスクにして、前記ゲート酸化膜下の前記歪Ｓｉ層及び前記歪緩和ＳｉＧｅ層にイオン注入して、ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項１】
トランジスタを形成するための半導体基板であって、
主面を持つシリコン基板と、
該シリコン基板の主面上に形成された歪緩和ＳｉＧｅ層と、
該歪緩和ＳｉＧｅ層上に形成された歪Ｓｉ層と、
を含む半導体基板。
【請求項２】
請求項１に記載の半導体基板と、
該半導体基板上に前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層をソース／ドレイン領域として形成されたトレンチゲート型トランジスタと、
を含む半導体装置。
【請求項３】
請求項１に記載の半導体基板と、
該半導体基板上に前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層をソース／ドレイン領域として形成されたトレンチゲート型トランジスタと、
前記半導体基板上に前記歪Ｓｉ層をチャネル部として形成されたプレーナ型トランジスタと、
を含む半導体装置。
【請求項４】
前記トレンチゲート型トランジスタはセル領域に形成され、
前記プレーナ型トランジスタは周辺領域に形成される、
請求項３に記載の半導体装置。
【請求項５】
請求項１に記載の半導体基板を準備する工程と、
前記半導体基板上に素子分離領域を形成する工程と、
ドライエッチングにより、前記半導体基板に前記シリコン基板まで達するゲートトレンチを形成する工程と、
前記半導体基板の前記歪Ｓｉ層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、
前記ゲートトレンチを埋め込むように、前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、
前記ゲート酸化膜下の前記歪Ｓｉ層にチャネルをドープする工程と、
前記ドープドシリコン膜にゲートをドープする工程と、
前記ドープドシリコン膜上にゲート電極を形成する工程と、
前記ゲート電極を覆うように、前記ゲート酸化膜上にＳｉＮ膜を形成した後、エッチバックして、コンタクトホールを形成する工程と、
前記コンタクトホール下部の前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層上にソース／ドレイン電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
セル領域及び周辺領域を有する半導体装置の製造方法であって、
前記セル領域および前記周辺領域を持つ請求項１に記載の半導体基板を準備する工程と、
前記セル領域および前記周辺領域上に素子分離領域を形成する工程と、
前記周辺領域において、前記歪Ｓｉ層にチャネルをドープする工程と、
ドライエッチングにより、前記セル領域に前記シリコン基板まで達するゲートトレンチを形成する工程と、
前記セル領域および前記周辺領域の前記歪Ｓｉ層上および前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、
前記ゲートトレンチを埋め込むように、前記セル領域及び前記周辺領域の前記ゲート酸化膜上にゲートとして使用されるドープドシリコン膜を形成する工程と、
前記セル領域において、前記ゲート酸化膜下の前記歪Ｓｉ層にチャネルをドープする工程と、
前記セル領域及び前記周辺領域において、前記ドープドシリコン膜にゲートをドープする工程と、
前記セル領域及び前記周辺領域において、前記ドープドシリコン膜上にゲート電極を形成する工程と、
前記周辺領域において、前記ゲート電極をマスクとして、前記ゲート酸化膜下の前記歪Ｓｉ層に低濃度イオン注入層を形成する工程と、
前記セル領域および前記周辺領域において、前記ゲート電極を覆うように、ＳｉＮ膜を形成した後にエッチバックして、前記セル領域及び前記周辺領域に、それぞれ、コンタクトホール及びサイドウォールを形成する工程と、
前記セル領域において、前記コンタクトホール下部の前記歪Ｓｉ層および／または前記歪緩和ＳｉＧｅ層上にソース／ドレイン電極を形成する工程と、
前記周辺領域において、前記サイドウォールをマスクにして、前記ゲート酸化膜下の前記歪Ｓｉ層及び前記歪緩和ＳｉＧｅ層にイオン注入して、ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２３０９９３（Ｐ２０１２−２３０９９３Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９７９８５（Ｐ２０１１−９７９８５）
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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