半導体装置
【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置を組み込んだ電子機器等の小型化に伴い、半導体装置の微細化の要望が強くなっている。そのため、ＤＲＡＭ等の半導体装置においても、小さなスペースを有効に活用できるような構造のものが鋭意研究開発されている。
【０００３】
一般にＤＲＡＭ等の半導体装置では、半導体基板に設けられた素子分離領域によって区画された活性領域に、トランジスタ等が形成される構造のものが知られている。そして、このような半導体装置では、リソグラフィ技術を用いて各種パターンを形成することで製造していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体装置の微細化の要望が強まった結果、活性領域を形成するリソグラフィのパターンを形成する際に、設計どおりの孤立パターンが形成できなくなってきていた。
そこで、このような不都合が回避する目的で、長手方向に連続したパターンで活性領域を形成し、素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）が採用されるようになってきている。
【０００６】
もっとも、ダミーの補助ゲートを配置する場合、この補助ゲートに給電するための配線が必要となり、周辺回路領域等に新たな専用の配線の領域を設けなければならず、チップの縮小化の弊害となっていた。
【課題を解決するための手段】
【０００７】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、半導体基板に埋め込み形成された素子分離膜によって、複数の活性領域が区画された半導体装置であって、前記半導体基板に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲートが、半導体基板と電気的に接続されている。
【発明の効果】
【０００８】
本発明の半導体装置は、半導体基板に設けられた補助セルゲートが、半導体基板と電気的に接続された構成を採用している。
これにより、補助セルゲートに専用の配線等を設けることなく、半導体基板に給電された電位を補助セルゲートに与えることができる。その結果、補助セルゲート専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート専用の配線を意識せずに配線のレイアウトできるので、配線の自由度を向上させることもできる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、本発明の第１の実施形態である半導体装置を示すＡ−Ａ’間断面図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施形態である半導体装置を示すＣ−Ｃ’間断面図である。
【図１Ｃ】図１Ｃは、本発明の第１の実施形態である半導体装置を示すＥ−Ｅ’間断面図である。
【図１Ｄ】図１Ｄは、本発明の第１の実施形態である半導体装置を示すＧ−Ｇ’間断面図である。
【図１Ｅ】図１Ｅは、本発明の第１の実施形態である半導体装置を示すＫ−Ｋ’間断面図である。
【図１Ｆ】図１Ｆは、本発明の第１の実施形態である半導体装置を示すＨ−Ｈ’間断面図である。
【図２Ａ】図２Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２Ｄ】図２Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図２Ｅ】図２Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図４Ａ】図４Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図４Ｃ】図４Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図４Ｄ】図４Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図４Ｅ】図４Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図５Ａ】図５Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図５Ｃ】図５Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図５Ｄ】図５Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図７Ｂ】図７Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図９Ａ】図９Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図９Ｂ】図９Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図９Ｃ】図９Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図９Ｄ】図９Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図９Ｅ】図９Ａは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１０Ａ】図１０Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１０Ｃ】図１０Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１１Ａ】図１１Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１２Ａ】図１２Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１２Ｃ】図１２Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＤ−Ｄ’間断面図である。
【図１２Ｄ】図１２Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図１２Ｅ】図１２Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図１２Ｆ】図１２Ｆは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１３Ａ】図１３Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１３Ｂ】図１３Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１４Ａ】図１４Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１４Ｃ】図１４Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１４Ｄ】図１４Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１４Ｅ】図１４Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１５Ａ】図１５Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１５Ｃ】図１５Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１５Ｄ】図１５Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１６Ａ】図１６Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１６Ｂ】図１６Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１６Ｃ】図１６Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１６Ｄ】図１６Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図１６Ｅ】図１６Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１６Ｆ】図１６Ｆは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１７】図１７は、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１８Ａ】図１８Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１８Ｂ】図１８Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１８Ｃ】図１８Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１８Ｄ】図１８Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１９】図１９は、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図２０Ａ】図２０Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２０Ｂ】図２０Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２０Ｃ】図２０Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２１Ａ】図２１Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２１Ｂ】図２１Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２１Ｃ】図２１Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２２Ａ】図２２Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２２Ｂ】図２２Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２２Ｃ】図２２Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２３Ａ】図２３Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２３Ｂ】図２３Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図２３Ｃ】図２３Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２３Ｄ】図２３Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図２３Ｅ】図２３Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２４】図２４は、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２５Ａ】図２５Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２５Ｂ】図２５Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図２５Ｃ】図２５Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２５Ｄ】図２５Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図２５Ｅ】図２５Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２６Ａ】図２６Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２６Ｂ】図２６Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図２６Ｃ】図２６Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２６Ｄ】図２６Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図２６Ｅ】図２６Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図２６Ｆ】図２６Ｆは、本発明の第１の実施形態である半導体装置の製造工程を示すＪ−Ｊ’間断面図である。
【図２６Ｇ】図２６Ａは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２７】図２７は、本発明の第２の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２８Ａ】図２８Ａは、本発明の第２の実施形態である半導体装置を示すＣ−Ｃ’間断面図である。
【図２８Ｂ】図２８Ｂは、本発明の第２の実施形態である半導体装置を示すＧ−Ｇ’間断面図である。
【図２９】図２９は、本発明の第２の実施形態である半導体装置を示すＫ−Ｋ’間断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１１】
［第１の実施形態］
＜半導体装置＞
まず、本実施形態の半導体装置１について説明するが、半導体装置１に用いられている各種の膜等の材料等については、半導体装置の製造方法において詳しく説明するので適宜省略して説明する。
【００１２】
半導体装置１は、図１Ａないし図１Ｆに示すように、制御セルゲート２８ｂや補助セルゲート２８ａが形成された半導体基板２を中心とした第１の層Ｌと、半導体基板２上であって、ビット線６１や周辺ゲート６２が形成されている第２の層Ｍと、キャパシタ９５が形成されている第３の層Ｎと、から概略構成されている。
【００１３】
なお、図１においては、平面図が記載されていないが、概ね図２６Ｇと平面視した形状は類似しており、図２６ＧのＡ−Ａ’間断面図が図１Ａであり、Ｃ−Ｃ’間断面図が図１Ｂであり、Ｅ−Ｅ’間断面図が図１Ｃであり、Ｇ−Ｇ’間断面図が図１Ｄであり、Ｋ−Ｋ’間断面図が図１Ｅであり、Ｈ−Ｈ’間断面図が図１Ｆである。
また、図２６Ｇ中、Ｘ方向は概ねビット線６１が延在する方向であり、Ｙ方向（第２の方向）はセルゲート２８（図１０Ｃ参照）が延在する方向であり、Ｖ方向（第１の方向）はセル部活性領域１３ａ（図４Ｅ参照）が延在する方向であり、Ｘ方向とＹ方向、およびＶ方向とＷ方向は直交している。
【００１４】
＜＜第１の層Ｌ＞＞
半導体基板２には、表層に素子分離膜６が埋め込み形成されており、セル部活性領域１３ａと、ガードリング部活性領域１３ｂと、周辺部活性領域１３ｃとが形成されている。
セル部活性領域１３ａは、図４Ｅに示すように、Ｖ方向に延在して設けられており、複数のセル部活性領域１３ａが、Ｗ方向に並設されている。
【００１５】
ガードリング部活性領域１３ｂは、複数のセル部活性領域１３ａを囲うように形成されおり、周辺部活性領域１３ｃは、ガードリング部活性領域１３ｂの外側に配置されている。
本実施形態では、ガードリング部活性領域１３ｂを、平面視矩形状に形成しているが、このような形状に限定されず、例えば島状のパターンを断続的に形成してもよい。この場合は、後述する補助セルゲート第１コンタクトプラグ８２ａが、島状のガードリング部活性領域上に形成されるようにする。
【００１６】
なお、以下の説明では、ガードリング部活性領域１３ｂおよびその内側の領域をメモリセルアレイ部１１と、ガードリング部活性領域１３ｂの外側の領域を周辺回路部１２と呼称することがある。
【００１７】
また、半導体基板２には、図９Ｅに示すように、Ｙ方向に延在したセルゲート溝２７がＸ方向に複数並設して形成されている。なお、セルゲート溝２７は、ガードリング部活性領域２８ｂの外側まで延在するように形成されている。
【００１８】
また、セルゲート溝２７は、補助セルゲート溝２７ａと制御セルゲート溝２７ｂとから構成されており、図１Ａに示すように、それぞれ内部にセルゲート絶縁膜３０を介して補助セルゲート２８ａと、制御セルゲート２８ｂが形成されている。
【００１９】
また、セルゲート溝２７内には、補助セルゲート２８ａおよび制御セルゲート２８ｂの上に、絶縁体であるセルゲートキャップ４１が設けられている。これにより、例えば制御セルゲート２８ｂと、後述するビット線６１が短絡するのを防止することができる。
【００２０】
また、セル部活性領域１３ａにおいて、セルゲートキャップ４１が設けられていない領域の表層には、不純物がドープされたセル拡散層７が形成されている。このセル拡散層７は、ソース・ドレインとして機能することで、制御セルゲート２８ｂと併せてトランジスタを形成する。
【００２１】
また、図２５Ｅおよび図１Ｄに示すように、ガードリング部活性領域１３ｂにおいて、補助セルゲート２８ａ上には、補助セルゲート導電性の補助セルゲート第１コンタクトプラグ８２ａが形成されている。
【００２２】
そして、補助セルゲート溝２７ａの側面で、補助セルゲート第１コンタクトプラグ８２ａと接続されている部分の近傍には、不純物が導入されたコンタクト拡散層８１が形成されている。
【００２３】
このように本実施形態では、導電性の補助セルゲート第１コンタクトプラグ８２ａと、補助セルゲート２８ａが接続さることで、補助セルゲート第１コンタクトプラグ８２ａと補助セルゲート２８ａは、電気的に接続されている。また、補助セルゲート第１コンタクトプラグ８２ａと、補助セルゲート溝２７ａの側面に形成された拡散層８１が接続されることで、第１コンタクトプラグ８２ａと半導体基板２とが電気的に接続される。
したがって、補助セルゲート２８ａと半導体基板２は、補助セルゲート第１コンタクトプラグ８２ａを介して、電気的に接続されている。
【００２４】
また、図２５Ｅおよび図１Ｆに示すように、ガードリング部活性領域１３ｂの外側の制御セルゲート２８ｂ上には、制御セルゲート第１コンタクトプラグ８２ｃが設けられている。
【００２５】
なお、制御セルゲート第１コンタクトプラグ８２ｃと接触する制御セルゲート溝２７ｂの側面は、絶縁体である素子分離膜によって覆われているので、半導体基板２と制御セルゲート溝２７ｂとが電気的に接続することはない。
【００２６】
また、図１Ｃに示すように、周辺部活性領域１３ｃにおいて、後述する周辺ゲート６２が形成される領域には、絶縁膜である第１ゲート絶縁膜が形成されている。
また、図１Ｂに示すように、周辺部活性領域１３ｃにおいて、後述する周辺ゲート６２と自己整合となる位置には、不純物が導入された周辺拡散層６５が形成されている。この周辺拡散層６５は、周辺ゲート６２のソース・ドレインとして機能する。
【００２７】
＜＜第２の層Ｍ＞＞
図１Ａないし図１Ｆに示すように、メモリセルアレイ部１１においては、半導体基板２上には、略全面にわたって第１層間絶縁膜４２が形成されている。
また、図１Ａに示すように、隣接する制御セルゲート２８ｂの間に配置されるセル拡散層７上には、ビット線６１が形成されている。
【００２８】
具体的には、隣接する制御セルゲート２８ｂの間に配置されるセル拡散層７上には、導電性の第２ゲートシリコン膜４６、導電性のゲート低抵抗導電膜４８、および絶縁性のゲート保護膜が順に積層されている。
【００２９】
また、第２ゲートシリコン膜４６とゲート低抵抗導電膜４８の側面はサイドウォール６４で覆われており、この第２ゲートシリコン膜４６とゲート低抵抗導電膜４８から、ビット線６１が形成されている。
【００３０】
そして、制御セルゲート２８ｂと補助セルゲート２８ａの間に配置されたセル拡散層７上には、キャパシタコンタクトプラグ６７が形成されている。
【００３１】
また、図１Ｃに示すように、周辺部活性領域１３ｃでは、第１ゲート絶縁膜２１上に、第１ゲートシリコン膜２２、第２ゲートシリコン膜４６、ゲート低抵抗導電膜４８、及びゲート保護膜が、この順に積層されている。
【００３２】
また、この第１ゲートシリコン膜２２と、第２ゲートシリコン膜４６と、ゲート低抵抗導電膜から周辺ゲート６２が形成されており、周辺ゲート６２の側面にはサイドウォール６４が形成されている。
なお、ゲート低抵抗導電膜４８の一部の領域の上には、周辺ゲート第１コンタクトプラグ８２ｄが接続されて設けられている。
【００３３】
また、図１Ｂに示すように、周辺部活性領域１３ｃで、周辺ゲート６２に対して自己整合な位置に設けられた周辺拡散層６５上には、周辺活性領域第１コンタクトプラグ８２ｂが形成されている。
【００３４】
また、図２５Ｅおよび図１Ｅに示すように、ガードリング部活性領域１３ｂにおいて、セルゲート溝２７が設けられていない領域の一部の上には、ガードリング部第１コンタクトプラグ８２ｅが形成されている。
そして、ビット線６１、周辺ゲート６２、キャパシタコンタクトプラグ６７、周辺活性領域第１コンタクトプラグ８２ｂ、周辺ゲート第１コンタクトプラグ８２ｄ、及びガードリング部第１コンタクトプラグ８２ｅを覆うように第２層間絶縁膜６６および第３層間絶縁膜６８が形成されている。
【００３５】
＜＜第３の層Ｎ＞＞
図１Ａないし図１Ｆに示すように、周辺活性領域第１コンタクトプラグ８２ｂと、制御セルゲート第１コンタクトプラグ８２ｃと、周辺ゲート第１コンタクトプラグ８２ｄと、ガードリング部第１コンタクトプラグ８２ｅ上には、第１配線８６が形成されている。
また、第１配線８６上には、第２コンタクトプラグ９３が形成されており、この第２コンタクトプラグ９３上に第２配線９２が形成されている。
【００３６】
このように構成することで、図１Ｅに示すように、ガードリング部１３ｂ上には、ガードリング部第１コンタクトプラグ８２ｅと、第１配線８６と、第２コンタクトプラグ９３と、第２配線９２とが形成されることとなる。
その結果、ガードリング部活性領域１３ｂを介して、半導体基板２の電位を第２配線９２から給電することができる。
【００３７】
なお、補助セルゲート第１コンタクトプラグ８２ａは、補助セルゲート２８ａと半導体基板２を電気的に接続することを主たる目的として形成されているので、補助セルゲート第１コンタクトプラグ８２ａ上には、第１配線が形成されていない。
【００３８】
また、図１Ａに示すように、各キャパシタコンタクトプラグ６７上には、円柱状のキャパシタ９５が形成されている。具体的には、キャパシタ９５は、導電性で有底筒形状のキャパシタ下部電極８８と、キャパシタ下部電極８８内を覆うように形成された絶縁性のキャパシタ絶縁膜８９と、キャパシタ絶縁膜８９内を覆うように形成されたキャパシタ上部電極９０から構成されている。
【００３９】
なお、キャパシタ下部電極８８の外周は、第４層間絶縁膜８７によって覆われており、キャパシタ絶縁膜８９とキャパシタ上部電極９０は、第４層間絶縁膜８７上を覆うように拡がって形成されている。
したがって、複数のキャパシタ下部電極８８を、キャパシタ絶縁膜８９と、キャパシタ上部電極９０は、１つの膜で覆うように形成されている。
【００４０】
そして、キャパシタ上部電極９０内を充填しつつ第４層間絶縁膜８７上を覆うように第５層間絶縁膜９１が形成されている。
また、図１Ｂに示すように、第２コンタクトプラグ９３も第４層間絶縁膜８７と、第５層間絶縁膜９１によって覆われており、第２配線９２は、第５層間絶縁膜９１上に形成されるように構成されている。
本実施形態の半導体装置１は、以上のような構成をしている。
【００４１】
本実施形態の半導体装置１によれば、半導体基板２に設けられた補助セルゲート２８ａが、半導体基板２と電気的に接続された構成を採用している。
具体的には、補助セルゲート第１コンタクトプラグ８２ａは、底面で補助セルゲート２８ａと、側面でコンタクト拡散層８１に接続される。これにより、補助セルゲート２８ａは、補助セルゲート第１コンタクトプラグ８２ａを介して、Ｐ型の半導体基板２と接続される。つまり、補助セルゲート２８ａの電位は、補助セルゲート第１コンタクトプラグ８２ａを介して半導体基板２の電位に設定することができる。
【００４２】
これにより、補助セルゲート２８ａに専用の配線等を設けることなく、半導体基板２に給電された電位を補助セルゲート２８ａに与えることができる。その結果、補助セルゲート２８ａ専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート２８ａ専用の配線を意識せずに配線のレイアウトできるので、配線の自由度も向上させることができる。
【００４３】
すなわち、従来、補助セルゲートの電位は、補助セルゲート上に形成したコンタクトプラグに配線を接続して、配線から電位を与える構成をとっていた。そして、その配線を電源配線まで引き回す必要があり、チップ面積が増加する、その周りの配線のレイアウトの自由度を阻害してしまう、という問題を有していた。しかも、その配線が、複数の配線層を用いて形成される場合には、その影響がさらに大きなものとなっていた。
【００４４】
これに対し、本実施形態の半導体装置１は、半導体基板２に掘り込まれて形成された補助セルゲート溝２７ａと、補助セルゲート溝２７ａ内に埋め込まれて形成された補助セルゲート２８ａと、補助セルゲート溝２７ａに隣接する半導体基板２に接続されると共にセルゲートに接続される補助セルゲート第１コンタクトプラグ８２ａを備える構造をとり、補助セルゲート溝２７ａに隣接する半導体基板２と補助セルゲート２８ａが、電気的に短絡する構造をとる。
【００４５】
したがって、本実施形態では、補助セルゲート２８ａに電位を与えるための配線を設ける必要がないため、配線引き回しによるチップ面積を縮小することができ、配線のレイアウトの自由度を向上することができる。
【００４６】
加えて、半導体基板２と補助セルゲート２８ａとのコンタクトの形成は、１つの補助セルゲート第１コンタクトプラグ８２ａによって行っているので、従来の補助セルゲート上にコンタクトプラグ、配線を形成する方法に比べてコンタクト形成の領域が増加することはなく実現できる。
【００４７】
なお、本実施形態では、補助セルゲート第１コンタクトプラグ８２ａと半導体基板２を接続させるため、補助セルゲート第１コンタクト開口部７０ａの下に活性領域が配置される必要があるが、活性領域は、補助セルゲート第１コンタクト開口部７０ａと同程度の大きさのものであれば良く、この構成を実現するための面積の増加は小さく、配線を用いて電源を与える方法に比べて、小さくできる。
特に、本実施形態のように、回路上用いていないガードリング部活性領域１３ｂを用いる場合には、特別な活性領域の領域を増加させることなく実現することができる。
【００４８】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について説明する。
まず、図２Ａないし図２Ｅに示すように、半導体基板２上に、素子分離形成用保護膜３を形成する。
【００４９】
なお、図２Ｅは、半導体基板２の平面図であり、図２Ａは、図２ＥのＡ−Ａ’間断面図であり、図２Ｂは、図２ＥのＢ−Ｂ’間断面図であり、図２Ｃは、図２ＥのＣ−Ｃ’間断面図であり、図２Ｄは、図２ＥのＩ−Ｉ’間断面図である。また、以下の図面において、Ａ−Ａ’間ないしＫ−Ｋ’間断面図は、図２Ｅに記された位置による、それぞれの工程における断面図を示している。
【００５０】
素子分離形成用保護膜３としては、例えばシリコン窒化膜などの絶縁膜を用いることができる。なお、以下では、便宜上半導体基板２として、Ｐ型のシリコン基板を用いた場合について説明するが、これに限定されず、様々な材料のものを用いることができる。
【００５１】
次に、活性領域が形成される予定領域を覆う第１レジストマスク４を形成する。第１レジストマスク４は、セル部第１レジストマスク４ａと、ガードリング部第１レジストマスク４ｂと、周辺部第１レジストマスク４ｃとから概略構成されている。
【００５２】
セル部第１レジストマスク４ａは、図２Ｅに示すように、メモリセルアレイ部１１内に配置されたレジストマスクであり、Ｖ方向に細長矩形状に延在して形成されており、Ｗ方向に複数、並設されている。なお、メモリセルアレイ部１１については、後述する。
また、セル部第１レジストマスク４ａは、Ｗ方向の幅がプロセスの最小加工寸法の限界近くで形成されている。
【００５３】
また、ガードリング部第１レジストマスク４ｂは、セル第１レジストマスク４ａの外周部においては、セル第１レジストマスク４ａと隣接しつつ、複数のセル部第１レジストマスク４ａを囲うように配置されている。すなわち、ガードリング部第１レジストマスク４ｂは、ガードリング状に形成されている。なお、ここで用いた隣接とは、直接接することなく、近傍に配置されている状態のことをいう。
【００５４】
以下の説明では、便宜上、平面視した際に、ガードリング部第１レジストマスク４ｂの内側の領域（ガードリング部第１レジストマスク４ｂが設けられている領域を含む）を、メモリセルアレイ部１１と呼び、その外側の領域を周辺回路部１２と呼ぶ。したがって、メモリセル部１１は、平面視矩形状に形成されている。
【００５５】
周辺部第１レジストマスク４ｃは、周辺回路部１２に形成されている。そして、この周辺部第１レジストマスク４ｃが形成される領域は、周辺ゲート６２からなるトランジスタの活性領域、およびコンタクトの活性領域が形成される予定領域である。
【００５６】
本実施形態のように、細長矩形状のセル部第１レジストマスク４ａを、リソグラフィイー技術を用いて形成した場合には、Ｖ方向の端部が、光近接効果の影響により、内側に後退し、端部での幅が減るという現象が発生しやすい。
そして、その結果、セル活性領域のＶ方向の端部では、活性領域の面積が小さくなり、トランジスタの駆動能力が低下するという問題や、コンタクトの接触面積が減り、コンタクト抵抗が上昇するというデバイス特性の問題が指摘されていた。加えて、レジストパターンが倒れて歩留まりを低下させるという問題も指摘されていた。
【００５７】
しかしながら、本願発明者らは、ガードリング部第１レジストマスク４ｂを設けることで、これらの問題を防止することができることを見出した。
すなわち、セル部第１レジストマスク４ａの周りに隣接して、ガードリング部第１レジストマスク４ｂを設けると、セル部第１レジストマスク４ａの端部において、光近接効果の影響を抑制することができ、セル部第１レジストマスク４ａの端部のパターンの後退、細りを防ぐことができる。
【００５８】
なお、ガードリング部第１レジストマスク４ｂの形状は、図２Ｅに示されるような環状（平面視矩形の枠状）に連続的に繋がったパターンに限定されない。例えば、島状のパターンが断続的に配置されるような構成を採用しても構わない。
その場合は、後の工程で形成する補助セルゲート第１コンタクトプラグ８２ａが形成される位置に、島状のガードリング部第１レジストマスクが配置されることとなる。
【００５９】
次に、図３に示すように、第１レジストマスク４を用いて、素子分離形成用保護膜３と半導体基板２を順次エッチングして、素子分離溝５を形成する。
その後、第１レジスト膜４を除去する。
【００６０】
次に、図４Ａないし図４Ｅに示すように、素子分離膜６を、素子分離溝５内に埋め込むように形成する。
この際、素子分離形成用保護膜３をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法によって研磨することで、素子分離溝５内に、素子分離膜６を埋め込むのが好ましい。
素子分離膜６を埋め込んだ後は、素子分離形成用保護膜３を除去する。
【００６１】
以上の工程を経て、素子分離溝５内に素子分離膜６が埋め込まれたＳＴＩ構造の素子分離が形成される。
以下では、素子分離膜６が形成された領域を素子分離領域１４と呼び、素子分離領域１４で区画された領域を活性領域１３と呼ぶ。また、セル部第１レジストマスク４ａ、ガードリング部第１レジストマスク４ｂ、および周辺部第１レジストマスク１３ｃが形成されていた領域に対応する活性領域１３を、それぞれセル部活性領域１３ａ、ガードリング部活性領域１３ｂ、および周辺部活性領域１３ｃと呼ぶ。
【００６２】
次に、図５Ａないし図５Ｄに示すように、半導体基板２上に開口部１９を有する第２レジストマスク８を形成する。ここで、開口部１９は、図５Ｄに示すように、平面視した際に、全てのセル部活性領域１３ａを露出させるとともに、ガードリング部活性領域１３ｂよりも少し内側に食い込んだ領域を開口させる、略矩形状の開口である。したがって、ガードリング部活性領域１３ｂは露出されないように形成されている。
このようにして、ガードリング部活性領域１３ｂの外側、ガードリング部活性領域１３ｂ上および、ガードリング部活性領域１３ｂに接した素子分離領域１４の一部の上には、第２レジストマスク８が形成されることになる。
【００６３】
第２レジストマスク８を形成した後は、これをマスクとして、半導体基板２のセル部活性領域１３ａに不純物を導入し、セル部活性領域１３ａの表層にセル拡散層７を形成する。なお、不純物としては、例えばリンを用いることができ、イオン注入方によって導入すればよい。
【００６４】
次に、図６に示すように、第２レジストマスク８を除去する。
その後、素子分離領域１４を除いた半導体基板２上に、例えば熱酸化法などによって第１ゲート絶縁膜２１を成膜する。その後、半導体基板２の全面にわたって、第１ゲートシリコン膜２２を成膜する。この第１ゲート絶縁膜２１と第１ゲートシリコン膜２２は、後の工程で、周辺回路部１２に形成される周辺ゲート６２の一部を構成する。
【００６５】
第１ゲートシリコン膜２２は、後に形成するトランジスタに応じて様々な材料を用いることができ、例えばＮＭＯＳトランジスタを形成する場合は、リンが導入されたドープトシリコン膜を用いることができ、ＰＭＯＳトランジスタを形成する場合は、ホウ素が導入されたドープトシリコン膜を用いることができる。
なお、以下では、便宜上、周辺回路部１２に形成するトランジスタをＮＭＯＳトランジスタとして説明するが、これに限定されるものではない。
【００６６】
次に、図７Ａ及び図７Ｂに示すように、第１ゲートシリコン膜２２上に第３レジストマスク２４を形成する。この際、第３レジストマスク２４は、メモリセルアレイ部１１において、後の工程でセルゲート２８が形成される領域およびビット線６１が形成される領域を開口するように形成し、周辺回路部１２において、後の工程で周辺ゲート６２が形成される領域を覆うように形成する。
【００６７】
その後、第３レジストマスク２４をマスクとして、第１ゲートシリコン膜２２と、第１ゲート絶縁膜２１をエッチングによって除去する。
これにより、セル部活性領域１３ａの上方と、ガードリング部活性領域１３ｂの上方と、素子分離領域１４の上方で第３レジストマスク２４に覆われていない部分と、にある第１ゲートシリコン膜２２を除去することができる。
そして、第３レジストマスク２４が形成された領域には、第１ゲートシリコン膜２２を残存させることができる。
【００６８】
次に、図８に示すように、第３レジストマスク２４を除去する。
その後、半導体基板２の全面にわたって周辺保護絶縁膜２５を形成する。すなわち、露出しているセル部活性領域１３ａ（セル拡散層７）と、ガードリング部活性領域１３ｂと、素子分離領域６と、第１ゲートシリコン膜２２上に周辺保護絶縁膜２５を形成する。
周辺保護絶縁膜２５の材料としては、例えばシリコン窒化膜を用いることができる。
【００６９】
なお、この周辺保護絶縁膜２５は、後にセルゲート溝２７内に導電膜をエッチバックして埋め込む工程において、第１ゲートシリコン膜２２が、エッチングにより損傷を受ける、あるいは除去されるのを防止するために形成されている。
【００７０】
次に、図９Ａないし図９Ｅに示すように、周辺保護絶縁膜２５上に全面にわたって、開口部２６を有する第４レジストマスク２６を形成する。なお、第４レジストマスク２６に形成される開口部２６ａは、セルゲート溝２７が形成される予定領域を開口するように形成する。具体的には、開口部２６ａは、Ｙ方向に延在する細長矩形状で、複数のセル部活性領域１３ａをＹ方向に横断するように形成されており、Ｘ方向に複数並設されている。
【００７１】
また、第４レジストマスク２６の開口部２６ａのＹ方向の両端側は、それぞれガードリング部活性領域１３ｂを横切っており、ガードリング部活性領域１３ｂの外側の素子分離領域６にまで延在するように形成されている。
【００７２】
第４レジストマスク２６を形成した後は、この第４レジストマスク２６をマスクとして、周辺保護絶縁膜２５をエッチングによって除去する。これにより、第４レジストマスク２６に覆われていない、セル部活性領域１３ａの上面（セル拡散層７の上面）と、ガードリング部活性領域１３ｂの上面と、素子分離領域６の上面が露出する。
【００７３】
その後、引き続き第４レジストマスク２６をマスクとして、更に半導体基板２および素子分離膜６に対してエッチングを行うことで、Ｙ方向に延在するセルゲート溝２７を形成する。ここで、セルゲート溝２７は、半導体基板２と素子分離膜６に跨って、Ｙ方向に延在するような溝として形成する。
【００７４】
セルゲート溝２７の深さは、半導体基板２に形成された溝部分と、素子分離膜６に形成された溝部分とで、略等しくなるように形成しても構わない。もっともこの形状に限定されるものではなく、半導体基板２に形成された溝部分と、素子分離膜６に形成された溝部分とで、深さは必ずしも同じである必要はなく、必要とされるデバイス特性に応じて、適宜深さを変えればよい。
【００７５】
また、セルゲート溝２７には、補助セルゲート溝２７ａと、制御セルゲート溝２７ｂとがある。
制御セルゲート溝２７ｂは、トランジスタの制御セルゲート２８ｂが形成される部分に対応する部分に形成される溝であり、補助セルゲート溝２７ａは、Ｖ方向に隣接する２つのトランジスタ間を分離するために設けられた溝である。
そして、隣接する２つの制御セルゲート溝２７ｂから１つの組が形成されており、組と組の間に補助セルゲート溝２７ａが形成される構成となっている。
【００７６】
次に、図１０Ａないし図１０Ｃに示すように、第４レジストマスク２６を除去する。
そして、セルゲート溝２７内の露出した半導体基板２の表面に、セルゲート絶縁膜３０を、例えば熱酸化法によって形成する。なお、製法はこれに限定されず、ＣＶＤ法などを用いて形成しても構わない。
以上のようにして、図１０Ａに示すように、セルゲート溝２７の内壁面および底面がセルゲート絶縁膜３０によって覆われる。
【００７７】
その後、セルゲート溝２７内を埋め込むように、セルゲート材を充填する。セルゲート材としては、窒化チタン膜とタングステン膜の積層膜を用いることができる。もっともこれに限定されず、例えば高融点材料、ドープトシリコン膜、及びそれらの積層膜などを用いることもできる。
【００７８】
次に、セルゲート材に対して、エッチバックを行い、その上面の高さが、半導体基板２の主表面よりも低くなるようにする。なお、このセルゲート材よりも上方で、半導体基板２の主表面よりも低い空間部分を凹部２９と呼ぶ。
以上のようにして、セルゲート溝２７内に、セルゲート２８を形成する。このセルゲート２８は、セルゲート絶縁膜３０を介することで、半導体基板２とは、絶縁分離されている。
【００７９】
なお、以下の説明では、セルゲート２８のうち、制御セルゲート溝２７ｂに形成されたものを制御セルゲート２８ｂと呼び、補助セルゲート溝２７ａに形成されたものを補助セルゲート２８ａと呼ぶ。
【００８０】
制御セルゲート２８ｂは、トランジスタのゲート電極として機能し、補助セルゲート２８ａは、Ｖ方向に隣接する２つのセル拡散層７を分離するための素子分離として機能する。
そして、隣接する２つの制御セルゲート２８ｂから１つの組が形成され、組と組の間に補助セルゲート２８ａが形成されている。
【００８１】
制御セルゲート２８ｂとセル拡散層７は、それぞれ制御セルゲート２８ｂがゲート電極として機能し、制御セルゲート２８ｂの左右に形成されたセル拡散層７がソース／ドレイン拡散層として機能することで、トランジスタを構成する。
【００８２】
次に、図１１Ａおよび図１１Ｂに示すように、凹部２９を埋め込むように、セルゲートキャップ膜４１ａを成膜する。セルゲートキャップ膜４１ａの材料としては、凹部２９の底面から順に、シリコン窒化膜とシリコン酸化膜の積層膜を用いても構わない。もっとも、セルゲートキャップ膜４１ａの材料は、これに限定されず、窒化膜単層、酸化膜単層、その他の絶縁膜を用いることもできる。
【００８３】
その後、セルゲートキャップ膜４１ａをエッチバックして、凹部２９内に埋め込むことで、セルゲートキャップ４１を形成する。なお、凹部２９内に埋め込む方法としては、ＣＭＰ法を用いてもよい。
【００８４】
次に、図１２Ａないし図１２Ｆに示すように、周辺保護絶縁膜２５を除去する。これにより、セル部活性領域１３ａと、ガードリング部活性領域１３ｂと、素子分離膜６の一部と、セルゲートキャップ４１と、第１ゲートシリコン２２は、それぞれ上面が露出する。
【００８５】
次に、図１３Ａおよび図１３Ｂに示すように、露出したセル部活性領域１３ａと、ガードリング部活性領域１３ｂと、素子分離膜６の一部と、セルゲートキャップ４１と、第１ゲートシリコン２２の上に、第１層間絶縁膜４２を形成する。
【００８６】
次に、図１４Ａないし図１４Ｅに示すように、第１層間絶縁膜４２上に開口部４３ａ，４３ｂを有する第５レジストマスク４３を形成する。ここで、開口部４３ａは、後述するビット線コンタクト開口部４４に対応する位置に形成される開口で、開口部４３ｂは、後述する周辺開口部４５に対応する開口である。
【００８７】
そして、第５レジストマスク４３を形成した後は、これをマスクとして、第１層間絶縁膜４２をエッチングによって除去する。これにより、メモリセルアレイ部１１に、セル拡散層７の上面が露出したビット線コンタクト開口部４４を形成するとともに、周辺回路部１２の第１ゲートシリコン２２の上面が露出した周辺開口部４５を形成する。
【００８８】
ビット線コンタクト開口部４４は、隣接する２つの制御セルゲート２８ｂ間に形成されるセル拡散層７を開口するように形成される。また、ビット線コンタクト開口部４４は、Ｙ方向に延在する細長矩形状のパターンをもち、Ｙ方向に並設されるセル拡散層７の上面を一つの開口部で開口するように形成されている。
【００８９】
このように、ビット線コンタクト開口部４４を細長矩形状に形成することで、それぞれのセル拡散層７上を開口するホール状に形成する場合と比較して、リソグラフィー技術を用いたレジストパターン（第５レジストマスク４３）形成時の露光マージンを大きくすることができる。これにより、より詳細なパターンを形成することができる。
【００９０】
なお、エッチングの結果、第１層間絶縁膜４２は、メモリセルアレイ部１１においては、ビット線コンタクト開口部４４が形成される部分以外には残存し、周辺回路部１２においては、全部除去される。
【００９１】
次に、図１５Ａないし図１５Ｄに示すように、第５レジストマスク４３を除去する。
その後、半導体基板２の全面にわたって、第２ゲートシリコン膜４６を形成する。これにより、ビット線コンタクト開口部４４において、第２ゲートシリコン膜４６は、セル拡散層７と接続される。以下、この第２ゲートシリコン膜４６と接続するセル拡散層７をビット線コンタクト４７と呼ぶ。
【００９２】
また、周辺回路部１２の第１ゲートシリコン２２上には、第２ゲートシリコン膜４６が積層される。すなわち、周辺回路部１２においては、第１ゲートシリコン膜２２と第２ゲートシリコン膜４６が積層された構造となる。
【００９３】
その後、第２ゲートシリコン膜４６上にゲート低抵抗導電膜４８を形成する。ゲート低抵抗導電膜４８の材料としては、高融点金属膜を用いることができ、タングステンシリサイド膜、窒化チタン膜とタングステン膜の積層膜、窒化タングステン膜とタングステン膜の積層膜、または窒化タンタル膜とタングステン膜の積層膜などを用いることができる。
その後、ゲート低抵抗導電膜４８上に、ゲート保護膜４９を形成する。
【００９４】
次に、図１６Ａないし図１６Ｅに示すように、後述するビット線６１と、周辺ゲート６２を形成するための第６レジストマスク５０を形成する。すなわち、第６レジストマスク５０は、ビット線６１と周辺ゲート６２に対応した形状で形成されている。
【００９５】
その後、第６レジストマスク５０をマスクとして、ゲート保護膜４９、ゲート低抵抗導電膜４８、第２ゲートシリコン膜２２を順次エッチングする。
これにより、メモリセルアレイ部１１では、第１層間絶縁膜４２が露出され、第６レジストマスク５０の下に、第２ゲートシリコン膜４６とゲート低抵抗導電膜４８からなるビット線６１が形成される。
【００９６】
ビット線６１は、図１６Ｆに示すように、ビット線コンタクト４７が形成されるセル拡散層７を横断し、Ｘ方向に蛇行しながら延在するパターンで形成されており、Ｙ方向に複数並設されるように形成されている。
なお、ビット線６１は、ビット線コンタクト４７を介して制御セルゲート２８ｂ間に設けられたセル拡散層７と接続される。
【００９７】
その後、第１ゲートシリコン膜２２をエッチングし、周辺回路部１２において、素子分離膜６の一部と、周辺活性領域１３ｃを露出させ、第６レジストマスク５０の下に周辺ゲート６２を形成する。
【００９８】
周辺ゲート６２の構造は、半導体基板２側から順に、第１ゲートシリコン膜２２、第２ゲートシリコン膜４６、ゲート低抵抗導電膜４８、ゲート保護膜４９から構成される。
したがって、周辺ゲート６２は、ビット線６１と比較して、第１ゲートシリコン膜２２の分だけ厚く形成されている。
【００９９】
次に、図１７に示すように、第６レジストマスク５０を除去する。
その後、周辺回路部１２に形成されるＮＭＯＳトランジスタの周辺活性領域１３ｃを開口するレジストマスク（図示略）を形成する。そして、それをマスクに、不純物を周辺活性領域１３ｃに導入することで、Ｎ型の周辺エクステンション拡散層６３を形成する。不純物としては、例えばリンを用いることができ、イオン注入法で導入することができる。
【０１００】
その後、レジストマスクを除去する。
また、同様にして、周辺回路部１２に形成されるＰＭＯＳトランジスタの周辺活性領域１３ｃに、Ｐ型の周辺エクステンション拡散層を形成する（図示せず）。
【０１０１】
次に、図１８Ａないし図１８Ｄに示すように、半導体基板２上にサイドウォール膜６４ａを成膜する。
そして、サイドウォール膜６４ａをエッチバックして、ビット線６１、周辺ゲート６２の側壁にサイドウォール６４を形成する。
【０１０２】
次に、図１９に示すように、周辺回路部１２のＮＭＯＳトランジスタの周辺活性領域１３ｃを開口するレジストマスク（図示略）を形成する。そして、それをマスクに、周辺活性領域１３ｃに不純物を導入することで、Ｎ＋型のソース・ドレインとして機能する周辺拡散層６５を形成する。不純物としては、例えば砒素を用いることができ、イオン注入法で導入することができる。
【０１０３】
その後、レジストマスクを除去する。
また、同様にして、周辺回路部１２に形成されるＰＭＯＳトランジスタの周辺活性領域１３ｃにも、Ｐ＋型のソース・ドレインとして機能する周辺拡散層を形成する（図示せず）。
【０１０４】
次に、図２０Ａないし図２０Ｃに示すように、半導体基板２上に第２層間絶縁膜６６を形成する。
次いで、図２１（ａ）ないし図２１（ｃ）に示すように、第２層間絶縁膜６６を貫通するキャパシタコンタクトプラグ６７を形成する。この際、キャパシタコンタクトプラグ６７が、制御セルゲート２８ｂと補助セルゲート２８ａで挟まれた部分のセル拡散層７と接続されるように形成する。
【０１０５】
以上のようにして、図２１Ａに示すように、制御セルゲート２８ｂのＶ方向の左右に形成されたセル拡散層７は、一方はビット線６１と接続するように形成され、他方は、キャパシタコンタクトプラグ６７と接続するように形成される。
【０１０６】
次に、図２２Ａないし図２２Ｃに示すように、第２層間絶縁膜６６およびキャパシタコンタクトプラグ６７上に、第３層間絶縁膜６８を形成する。
【０１０７】
次に、図２３Ａないし図２３Ｅに示すように、第１コンタクト開口部７０を形成するための第７レジストマスク６９を、第３層間絶縁膜６８上に形成する。なお、この第７レジストマスク６９は、第１コンタクト開口部７０の形成予定部分が開口されたパターンに形成されている。
【０１０８】
具体的には、第７レジストマスク６９の開口パターンは、補助セルゲート第１コンタクト開口部７０ａと、周辺活性領域第１コンタクト開口部７０ｂと、制御セルゲート第１コンタクト開口部７０ｃと、周辺ゲート第１コンタクト開口部７０ｄと、ガードリング部第１コンタクト開口部７０ｅに対応する位置が開口されるように形成されている。
【０１０９】
ここで、補助セルゲート第１コンタクト開口部７０ａは、補助セルゲート２８ａ上を開口する開口部であり、周辺活性領域第１コンタクト開口部７０ｂは、周辺部活性領域１３ｃ上を開口する開口部である。また、制御セルゲート第１コンタクト開口部７０ｃは、制御セルゲート２８ｂ上を開口する開口部であり、周辺ゲート第１コンタクト開口部７０ｄは、周辺ゲート６２上を開口する開口部であり、ガードリング部第１コンタクト開口部７０ｅは、ガードリング部活性領域１３ｂ上を開口する開口部である。
【０１１０】
なお、補助セルゲート第１コンタクト開口部７０ａは、補助セルゲート２８ａとガードリング部活性領域１３ｂが重なる領域上に形成される。
また、制御セルゲート第１コンタクト開口部７０ｃは、ガードリング部活性領域１３ｂから外側の素子分離領域６に形成される制御セルゲート２８ｂ上に配置され、ガードリング部活性領域１３ｂおよび周辺部活性領域１３ｃと接触しないように形成される。
【０１１１】
第７レジストマスク６９を形成した後は、これをマスクとしてエッチングを行う。具体的には、第７レジストマスク６９を用いて、第３層間絶縁膜６８、第２層間絶縁膜６６を順次エッチングによって除去する。
これにより、周辺部活性領域１３ｃに、周辺活性領域第１コンタクト開口部７０ｂが形成されるとともに、周辺ゲート６２部分に周辺ゲート第１コンタクト開口部７０ｄが形成され、ガードリング部活性領域１３ｂにガードリング部第１コンタクト開口部７０ｅが形成される。
【０１１２】
その後、第７レジストマスク６９をマスクとして、第１層間絶縁膜４２をエッチングによって除去する。これにより、補助セルゲート第１コンタクト開口部７０ａと制御セルゲートコンタクト開口部７０ｃにおいて、セルゲートキャップ４１が露出される。
この際、補助セルゲート第１コンタクト開口部７０ａでは、セルゲートキャップ４１に隣接するガードリング部活性領域１３ｂが露出されるようにする。
【０１１３】
したがって、第７レジストマスク６９の開口幅は、セルゲート２８の幅よりも広くなるように形成しておくのが好ましい。
もっとも、この方法以外に、第７レジストマスク６９の開口幅をセルゲート２８の幅程度に形成して、コンタクト形成のエッチングの際に幅を拡大しても構わない。また、セルゲートキャップ４１の左右のガードリング部活性領域１３ｂのいずれか一方が開口されるように形成されても良い。
【０１１４】
なお、ガードリング部活性領域１３ｂを露出させる補助セルゲート第１コンタクト開口部７０ａの形成の際には、開口が大きく成り過ぎて、隣のセルゲート２８を開口しないように形成するのが好ましい。隣のセルゲート２８が開口されると、後に形成するコンタクトプラグがセルゲートと短絡してしまうからである。
【０１１５】
その後、第７レジストマスク６９をマスクとして、セルゲートキャップ４１をエッチングによって除去する。これにより、補助セルゲート第１コンタクト開口部７０ａの底部と、制御セルゲートコンタクト開口部７０ｃの底部において、セルゲート２８が露出する。
以上の工程により、補助セルゲート第１コンタクト開口部７０ａと、制御セルゲート第１コンタクト開口部７０ｃが形成される。
【０１１６】
補助セルゲート第１コンタクト開口部７０ａでは、セルゲート溝２７の側面が露出され、左右の側面にガードリング活性領域１３ｂの半導体基板２が露出する。セルゲート溝２７の側面は、左右の両方とも露出するように形成するのが、コンタクト抵抗を低減できるので好ましい。もっとも、左右の側面のうち、少なくともどちらか一方が露出するように形成されれば良い。
また、制御セルゲート第１コンタクト開口部７０ｃでは、セルゲート溝２７の左右の両側の素子分離膜６がエッチングされるように行われても良い。
【０１１７】
以上のようにすることで、補助セルゲート２８ａと制御セルゲート２８ｂとを、異なる構造で開口させる第１コンタクト開口部７０が形成される。
なお、図２３Ｅでは、第１コンタクト開口部７０の底部の形状を省略して図示している。
【０１１８】
次に、図２４に示すように、第７レジストマスクを除去する。
その後に、補助セルゲート第１コンタクト開口部７０ａが開口されたレジストマスク（図示略）を形成する。そして、このレジストマスクを用いて、補助セルゲート第１コンタクト開口部７０ａ内に不純物を導入して、露出している半導体基板２に、例えばＰ型のコンタクト拡散層８１を形成する。不純物としては、例えばホウ素を用いることができ、イオン注入法により導入しても構わない。
その後、レジストマスクを除去する。
【０１１９】
コンタクト拡散層８１は、後に形成する補助セルゲート第１コンタクトプラグ８２ａと半導体基板２とのコンタクト抵抗を低減化されるために形成するのが好ましい。なお、抵抗に問題がなければコンタクト拡散層８１は形成しなくても構わない。
【０１２０】
次に、図２５Ａないし図２５Ｅに示すように、第１コンタクト開口部７０内に、第１コンタクト材を充填する。具体的には、接触層としてチタン膜を成膜し、バリア層として窒化チタン膜、プラグ層としてタングステン膜を順次成膜して、第１コンタクト材８２を形成しても構わない。
【０１２１】
その後、ＣＭＰ法を用いて、第１コンタクト材を研磨除去して、第１コンタクトプラグ８２を形成する。
具体的には、補助セルゲート第１コンタクト開口部７０ａ、周辺活性領域第１コンタクト開口部７０ｂ、制御セルゲート第１コンタクト開口部７０ｃ、周辺ゲート第１コンタクト開口部７０ｄ、およびガードリング部第１コンタクト開口部７０ｅに、それぞれ補助セルゲート第１コンタクトプラグ８２ａ、周辺活性領域第１コンタクトプラグ８２ｂ、制御セルゲート第１コンタクトプラグ８２ｃ、周辺ゲート第１コンタクトプラグ８２ｄ、およびガードリング部第１コンタクトプラグ８２ｅを形成する。
【０１２２】
また、補助セルゲート第１コンタクトプラグ８２ａは、図２５Ｅに示すように、底面で補助セルゲート２８ａと接続され、側面でコンタクト拡散層８１に接続される。これにより、補助セルゲート２８ａは、補助セルゲート第１コンタクトプラグ８２ａとコンタクト拡散層８１を介して、半導体基板２と接続される。
したがって、補助セルゲート２８ａの電位は、補助セルゲート第１コンタクトプラグ８２ａとコンタクト拡散層８１を介して、半導体基板２と同じ電位に設定することができる構造となる。
【０１２３】
次に、図２６Ａないし図２６Ｇに示すように、第３層間絶縁膜６８と、第１コンタクトプラグ８２上に、第１配線材８６ａを形成する。第１配線材８６ａは、例えばバリア層として窒化チタン膜を成膜し、その上に主配線層として銅含有アルミニウム膜を成膜した積層膜であっても構わない。
【０１２４】
その後、第１配線材８６ａ上に、所望のパターンを有するレジストマスク（図示略）を形成し、これを用いて第１配線材８６ａをエッチングすることで、第１配線８６を形成する。その後、レジストマスクを除去する。
【０１２５】
これにより、制御セルゲート第１コンタクトプラグ８２ｃ上に第１配線８６が形成され、周辺回路部１２に引き出されて、周辺回路部１２から電位が与えられる構造となる。一方、補助セルゲート第１コンタクトプラグ８２ａ上には、第１配線８６が形成されない構造となる。
【０１２６】
次に、図１Ａないし図１Ｆに示すように、第３層間絶縁膜６８上に第４層間絶縁膜８７を形成する。第４層間絶縁膜８７としては、例えばシリコン酸化膜を用いることができ、膜厚を２μｍ程度に形成しても構わない。
その後、第４層間絶縁膜８７を貫き、各キャパシタコンタクトプラグ６７の上面を露出するように、複数のキャパシタホールを形成する。
【０１２７】
そして、各キャパシタホール内の内壁にキャパシタ下部電極８８を形成し、キャパシタ下部電極上にキャパシタ絶縁膜８９を形成する。その後、キャパシタ絶縁膜８９上に、キャパシタ上部電極膜９０を形成する。
キャパシタホールは、例えばドライエッチング技術を用いて形成すればよく、また、キャパシタ上部電極９０は、メモリセルアレイ部１１の上方において、全面にわたって形成しても構わない。
【０１２８】
その後、第４層間絶縁膜８７上およびキャパシタ上部電極膜９０上に、第５層間絶縁膜９１を形成する。そして、第５層間絶縁膜９１と第４層間絶縁膜８７を貫き、第１配線８６の上面を露出させる第２コンタクト開口部を形成する。
その後、第２コンタクト開口部内に導電膜を埋めこみ、第２コンタクトプラグ９３を形成する。そして、第２コンタクトプラグ９３上に、第２配線９２を形成する。
【０１２９】
以上の工程により、ガードリング活性領域１３ｂ上には、ガードリング部第１コンタクトプラグ８２ｅと、第１配線８６と、第２コンタクトプラグ９３と、第２配線９２が形成されることとなる。これにより、ガードリング活性領域１３ｂを介して、半導体基板２の電位を、第２配線９２から与えることができる。
【０１３０】
なお、半導体基板２の電位を与えるコンタクトは、本実施形態で示したようなガードリング活性領域１３ｂに形成する必要性はなく、周辺回路部１２等に形成された活性領域に形成してもよく、また、半導体基板２の裏面から与えても良い。
その後、必要に応じて各種の層間絶縁膜、スルーホール、配線、パッシベーション膜が形成されて半導体装置１が完成する。
【０１３１】
本実施形態の半導体装置の製造方法は、半導体基板２を掘り込んでセルゲート溝２７を形成する工程、セルゲート溝２７内にセルゲート絶縁膜３０を形成する工程、セルゲート溝２７内に導電膜を埋め込んでセルゲート２８を形成する工程、セルゲート２８及び半導体基板２上に層間絶縁膜４２，６６，６８を形成する工程、層間絶縁膜４２，６６，６８を貫いて半導体基板２とセルゲート２８上を同時に開口する第１コンタクト開口部７０を形成する工程、第１コンタクト開口部７０に導電膜を埋め込んで第１コンタクトプラグ８２を形成する工程とを備える。
【０１３２】
したがって、補助セルゲート２８ａと半導体基板２との接続は、一つの補助セルゲート第１コンタクト開口部７０ａで補助セルゲート２８と半導体基板２を同時に開口させ、同時に接続させる補助セルゲート第１コンタクトプラグ８２ａを形成する構造をとるので、特別な工程の追加は必要なく生産コストの増加なく実現することができる。
【０１３３】
［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置１００について説明する。本実施形態は、第１の実施形態の変形例であり、同様の部分については、適宜説明を省略する。
【０１３４】
＜半導体装置＞
本実施形態の半導体装置１００は、図２８Ａおよび図２８Ｂに示すように、ガードリング部活性領域１３ｂに不純物が導入されたガードリング拡散層１０２が形成されている。
また、このガードリング拡散層１０２は、セルゲート溝２７の深さよりも深くなるように形成されている。このように構成することで、ガードリング拡散層１０２は分断されることがなくなり、ガードリング拡散層１０２の電位はどの部位でも概ね等しくなる。
【０１３５】
そして、図２８Ｂに示すように、補助セルゲート２８ａは、ガードリング部活性領域１３ｂにおいて、補助セルゲート第１コンタクトプラグ８２ａとコンタクト拡散層８１を介して、半導体基板２の一部であるガードリング拡散層１０２と接続するように形成されている。
【０１３６】
また、図２９に示すように、ガードリング拡散層１０２ｂ上には、ガードリング部第１コンタクトプラグ８２ｅと、第１配線８６と、第２コンタクトプラグ９３と、第３配線１０３とが形成されている。
したがって、ガードリング拡散層１０２には、第３配線１０３から給電することができ、半導体基板２の電位と異なる電位に設定することができる。
【０１３７】
なお、本実施形態では、ガードリング拡散層１０２以外の部分の半導体基板２とは電位が異なり得るが、ガードリング拡散層１０２が半導体基板２の一部であることから、ガードリング拡散層１０２と電気的に接続することをもって、補助セルゲート２８ａと半導体基板２とが電気的に接続されていると説明している。
【０１３８】
本実施形態の半導体装置１００は、半導体基板２に設けられた補助セルゲート２８ａが、半導体基板２に設けられたガードリング部拡散層１０２と電気的に接続された構成を採用している。
これにより、第１の実施形態と同様に、補助セルゲート２８ａに専用の配線等を設けることなく、半導体基板２に給電された電位を補助セルゲート２８ａに与えることができる。その結果、補助セルゲート２８ａ専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート２８ａ専用の配線を意識せずに配線のレイアウトできるので、配線の自由度も向上させることができる。
【０１３９】
加えて、本実施形態では、ガードリング拡散層１０２に、半導体基板２に与える電位と異なる電位を与えることができる。
したがって、例えば半導体基板２に−１Ｖの電位が与えられている時に、ガードリング拡散層（ひいては補助セルゲート２８ａ）に０Ｖの電位を与えることができる。これにより、補助セルゲート２８ａに隣接するセル拡散層７と、半導体基板２の間の電界を緩和させ、ゲート誘起ダイオードリークを抑制させることができる。
【０１４０】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態では、図４Ａないし図４Ｅに示した工程まで、第１の実施形態と同様な工程を行う。
【０１４１】
その後、図２７に示すように、半導体基板２上にガードリング活性領域１３ｂ上が開口された第８レジストマスク１０１を形成する。
そして、第８レジストマスク１０１をマスクとして、ガードリング部活性領域１３ｂに、Ｎ型＋不純物を導入して、ガードリング拡散層１０２を形成する。
【０１４２】
不純物としては、例えばリンを用いることができ、イオン注入法で導入すればよい。なお、ガードリング拡散層１０２は、後に形成するセルゲート溝２７の深さよりも深くなるように形成する。
【０１４３】
ガードリング拡散層１０２を形成した後は、第１の実施形態の図５Ａないし図５Ｄ以下に示す工程と同様の工程を行うことで、半導体装置１００を形成することができる。
なお、本実施形態では、第１の実施形態の図４Ａないし図４Ｅの工程と図５Ａないし図５Ｄの工程の間において、ガードリング拡散層１０２を形成する場合について説明したが、第１の実施形態の図５Ａないし図５Ｄの工程と図６の工程の間において形成しても構わない。
【０１４４】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、半導体基板にＰ型ウエルを形成した上で、当該ウエル内に半導体素子を形成するようにしても構わない。また、半導体装置の半導体層の導電型は、上記実施形態に示した導電型に限定されず、各半導体層の導電型は逆であっても構わない。
【産業上の利用可能性】
【０１４５】
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【０１４６】
１，１０００・・・半導体装置、２・・・半導体基板、６・・・素子分離膜、７・・・セル拡散層、１１・・・メモリセルアレイ部、１２・・・周辺回路部、１３・・・活性領域、１３ａ・・・セル部活性領域、１３ｂ・・・ガードリング部活性領域、１３ｃ・・・周辺部活性領域、１４・・・素子分離領域、２７・・・セルゲート溝、２７ａ・・・補助セルゲート溝、２７ｂ・・・制御セルゲート溝、２８・・・セルゲート、２８ａ・・・補助セルゲート、２８ｂ・・・制御セルゲート、３０・・・セルゲート絶縁膜、４２・・・第１層間絶縁膜、４６・・・第２ゲートシリコン膜、４８・・・ゲート低抵抗導電膜、６１・・・ビット線、６２・・・周辺ゲート、６５・・・周辺拡散層、６６・・・第２層間絶縁膜、６７・・・キャパシタコンタクトプラグ、６８・・・第３層間絶縁膜、８１・・・コンタクト拡散層、８２ａ・・・補助セルゲート第１コンタクトプラグ、８２ｂ・・・周辺活性領域第１コンタクトプラグ、８２ｃ・・・制御セルゲート第１コンタクトプラグ、８２ｄ・・・周辺ゲート第１コンタクトプラグ、８２ｅ・・・ガードリング部第１コンタクトプラグ、８６・・・第１配線、８７・・・第４層間絶縁膜、８８・・・キャパシタ下部電極、８９・・・キャパシタ絶縁膜、９０・・・キャパシタ上部電極、９１・・・第５層間絶縁膜、９２・・・第２配線、９５・・・キャパシタ
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置を組み込んだ電子機器等の小型化に伴い、半導体装置の微細化の要望が強くなっている。そのため、ＤＲＡＭ等の半導体装置においても、小さなスペースを有効に活用できるような構造のものが鋭意研究開発されている。
【０００３】
一般にＤＲＡＭ等の半導体装置では、半導体基板に設けられた素子分離領域によって区画された活性領域に、トランジスタ等が形成される構造のものが知られている。そして、このような半導体装置では、リソグラフィ技術を用いて各種パターンを形成することで製造していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体装置の微細化の要望が強まった結果、活性領域を形成するリソグラフィのパターンを形成する際に、設計どおりの孤立パターンが形成できなくなってきていた。
そこで、このような不都合が回避する目的で、長手方向に連続したパターンで活性領域を形成し、素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）が採用されるようになってきている。
【０００６】
もっとも、ダミーの補助ゲートを配置する場合、この補助ゲートに給電するための配線が必要となり、周辺回路領域等に新たな専用の配線の領域を設けなければならず、チップの縮小化の弊害となっていた。
【課題を解決するための手段】
【０００７】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、半導体基板に埋め込み形成された素子分離膜によって、複数の活性領域が区画された半導体装置であって、前記半導体基板に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲートが、半導体基板と電気的に接続されている。
【発明の効果】
【０００８】
本発明の半導体装置は、半導体基板に設けられた補助セルゲートが、半導体基板と電気的に接続された構成を採用している。
これにより、補助セルゲートに専用の配線等を設けることなく、半導体基板に給電された電位を補助セルゲートに与えることができる。その結果、補助セルゲート専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート専用の配線を意識せずに配線のレイアウトできるので、配線の自由度を向上させることもできる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、本発明の第１の実施形態である半導体装置を示すＡ−Ａ’間断面図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施形態である半導体装置を示すＣ−Ｃ’間断面図である。
【図１Ｃ】図１Ｃは、本発明の第１の実施形態である半導体装置を示すＥ−Ｅ’間断面図である。
【図１Ｄ】図１Ｄは、本発明の第１の実施形態である半導体装置を示すＧ−Ｇ’間断面図である。
【図１Ｅ】図１Ｅは、本発明の第１の実施形態である半導体装置を示すＫ−Ｋ’間断面図である。
【図１Ｆ】図１Ｆは、本発明の第１の実施形態である半導体装置を示すＨ−Ｈ’間断面図である。
【図２Ａ】図２Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２Ｄ】図２Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図２Ｅ】図２Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図４Ａ】図４Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図４Ｃ】図４Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図４Ｄ】図４Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図４Ｅ】図４Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図５Ａ】図５Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図５Ｃ】図５Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図５Ｄ】図５Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図７Ｂ】図７Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図９Ａ】図９Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図９Ｂ】図９Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図９Ｃ】図９Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図９Ｄ】図９Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図９Ｅ】図９Ａは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１０Ａ】図１０Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１０Ｃ】図１０Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１１Ａ】図１１Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１２Ａ】図１２Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１２Ｃ】図１２Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＤ−Ｄ’間断面図である。
【図１２Ｄ】図１２Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図１２Ｅ】図１２Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図１２Ｆ】図１２Ｆは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１３Ａ】図１３Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１３Ｂ】図１３Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１４Ａ】図１４Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１４Ｃ】図１４Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１４Ｄ】図１４Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１４Ｅ】図１４Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１５Ａ】図１５Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１５Ｃ】図１５Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１５Ｄ】図１５Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１６Ａ】図１６Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１６Ｂ】図１６Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１６Ｃ】図１６Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１６Ｄ】図１６Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図１６Ｅ】図１６Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１６Ｆ】図１６Ｆは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図１７】図１７は、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１８Ａ】図１８Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図１８Ｂ】図１８Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図１８Ｃ】図１８Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図１８Ｄ】図１８Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図１９】図１９は、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図２０Ａ】図２０Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２０Ｂ】図２０Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２０Ｃ】図２０Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２１Ａ】図２１Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２１Ｂ】図２１Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２１Ｃ】図２１Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２２Ａ】図２２Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＡ−Ａ’間断面図である。
【図２２Ｂ】図２２Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＢ−Ｂ’間断面図である。
【図２２Ｃ】図２２Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２３Ａ】図２３Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２３Ｂ】図２３Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図２３Ｃ】図２３Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２３Ｄ】図２３Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図２３Ｅ】図２３Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２４】図２４は、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２５Ａ】図２５Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２５Ｂ】図２５Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図２５Ｃ】図２５Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２５Ｄ】図２５Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図２５Ｅ】図２５Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２６Ａ】図２６Ａは、本発明の第１の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２６Ｂ】図２６Ｂは、本発明の第１の実施形態である半導体装置の製造工程を示すＥ−Ｅ’間断面図である。
【図２６Ｃ】図２６Ｃは、本発明の第１の実施形態である半導体装置の製造工程を示すＧ−Ｇ’間断面図である。
【図２６Ｄ】図２６Ｄは、本発明の第１の実施形態である半導体装置の製造工程を示すＨ−Ｈ’間断面図である。
【図２６Ｅ】図２６Ｅは、本発明の第１の実施形態である半導体装置の製造工程を示すＩ−Ｉ’間断面図である。
【図２６Ｆ】図２６Ｆは、本発明の第１の実施形態である半導体装置の製造工程を示すＪ−Ｊ’間断面図である。
【図２６Ｇ】図２６Ａは、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。
【図２７】図２７は、本発明の第２の実施形態である半導体装置の製造工程を示すＣ−Ｃ’間断面図である。
【図２８Ａ】図２８Ａは、本発明の第２の実施形態である半導体装置を示すＣ−Ｃ’間断面図である。
【図２８Ｂ】図２８Ｂは、本発明の第２の実施形態である半導体装置を示すＧ−Ｇ’間断面図である。
【図２９】図２９は、本発明の第２の実施形態である半導体装置を示すＫ−Ｋ’間断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１１】
［第１の実施形態］
＜半導体装置＞
まず、本実施形態の半導体装置１について説明するが、半導体装置１に用いられている各種の膜等の材料等については、半導体装置の製造方法において詳しく説明するので適宜省略して説明する。
【００１２】
半導体装置１は、図１Ａないし図１Ｆに示すように、制御セルゲート２８ｂや補助セルゲート２８ａが形成された半導体基板２を中心とした第１の層Ｌと、半導体基板２上であって、ビット線６１や周辺ゲート６２が形成されている第２の層Ｍと、キャパシタ９５が形成されている第３の層Ｎと、から概略構成されている。
【００１３】
なお、図１においては、平面図が記載されていないが、概ね図２６Ｇと平面視した形状は類似しており、図２６ＧのＡ−Ａ’間断面図が図１Ａであり、Ｃ−Ｃ’間断面図が図１Ｂであり、Ｅ−Ｅ’間断面図が図１Ｃであり、Ｇ−Ｇ’間断面図が図１Ｄであり、Ｋ−Ｋ’間断面図が図１Ｅであり、Ｈ−Ｈ’間断面図が図１Ｆである。
また、図２６Ｇ中、Ｘ方向は概ねビット線６１が延在する方向であり、Ｙ方向（第２の方向）はセルゲート２８（図１０Ｃ参照）が延在する方向であり、Ｖ方向（第１の方向）はセル部活性領域１３ａ（図４Ｅ参照）が延在する方向であり、Ｘ方向とＹ方向、およびＶ方向とＷ方向は直交している。
【００１４】
＜＜第１の層Ｌ＞＞
半導体基板２には、表層に素子分離膜６が埋め込み形成されており、セル部活性領域１３ａと、ガードリング部活性領域１３ｂと、周辺部活性領域１３ｃとが形成されている。
セル部活性領域１３ａは、図４Ｅに示すように、Ｖ方向に延在して設けられており、複数のセル部活性領域１３ａが、Ｗ方向に並設されている。
【００１５】
ガードリング部活性領域１３ｂは、複数のセル部活性領域１３ａを囲うように形成されおり、周辺部活性領域１３ｃは、ガードリング部活性領域１３ｂの外側に配置されている。
本実施形態では、ガードリング部活性領域１３ｂを、平面視矩形状に形成しているが、このような形状に限定されず、例えば島状のパターンを断続的に形成してもよい。この場合は、後述する補助セルゲート第１コンタクトプラグ８２ａが、島状のガードリング部活性領域上に形成されるようにする。
【００１６】
なお、以下の説明では、ガードリング部活性領域１３ｂおよびその内側の領域をメモリセルアレイ部１１と、ガードリング部活性領域１３ｂの外側の領域を周辺回路部１２と呼称することがある。
【００１７】
また、半導体基板２には、図９Ｅに示すように、Ｙ方向に延在したセルゲート溝２７がＸ方向に複数並設して形成されている。なお、セルゲート溝２７は、ガードリング部活性領域２８ｂの外側まで延在するように形成されている。
【００１８】
また、セルゲート溝２７は、補助セルゲート溝２７ａと制御セルゲート溝２７ｂとから構成されており、図１Ａに示すように、それぞれ内部にセルゲート絶縁膜３０を介して補助セルゲート２８ａと、制御セルゲート２８ｂが形成されている。
【００１９】
また、セルゲート溝２７内には、補助セルゲート２８ａおよび制御セルゲート２８ｂの上に、絶縁体であるセルゲートキャップ４１が設けられている。これにより、例えば制御セルゲート２８ｂと、後述するビット線６１が短絡するのを防止することができる。
【００２０】
また、セル部活性領域１３ａにおいて、セルゲートキャップ４１が設けられていない領域の表層には、不純物がドープされたセル拡散層７が形成されている。このセル拡散層７は、ソース・ドレインとして機能することで、制御セルゲート２８ｂと併せてトランジスタを形成する。
【００２１】
また、図２５Ｅおよび図１Ｄに示すように、ガードリング部活性領域１３ｂにおいて、補助セルゲート２８ａ上には、補助セルゲート導電性の補助セルゲート第１コンタクトプラグ８２ａが形成されている。
【００２２】
そして、補助セルゲート溝２７ａの側面で、補助セルゲート第１コンタクトプラグ８２ａと接続されている部分の近傍には、不純物が導入されたコンタクト拡散層８１が形成されている。
【００２３】
このように本実施形態では、導電性の補助セルゲート第１コンタクトプラグ８２ａと、補助セルゲート２８ａが接続さることで、補助セルゲート第１コンタクトプラグ８２ａと補助セルゲート２８ａは、電気的に接続されている。また、補助セルゲート第１コンタクトプラグ８２ａと、補助セルゲート溝２７ａの側面に形成された拡散層８１が接続されることで、第１コンタクトプラグ８２ａと半導体基板２とが電気的に接続される。
したがって、補助セルゲート２８ａと半導体基板２は、補助セルゲート第１コンタクトプラグ８２ａを介して、電気的に接続されている。
【００２４】
また、図２５Ｅおよび図１Ｆに示すように、ガードリング部活性領域１３ｂの外側の制御セルゲート２８ｂ上には、制御セルゲート第１コンタクトプラグ８２ｃが設けられている。
【００２５】
なお、制御セルゲート第１コンタクトプラグ８２ｃと接触する制御セルゲート溝２７ｂの側面は、絶縁体である素子分離膜によって覆われているので、半導体基板２と制御セルゲート溝２７ｂとが電気的に接続することはない。
【００２６】
また、図１Ｃに示すように、周辺部活性領域１３ｃにおいて、後述する周辺ゲート６２が形成される領域には、絶縁膜である第１ゲート絶縁膜が形成されている。
また、図１Ｂに示すように、周辺部活性領域１３ｃにおいて、後述する周辺ゲート６２と自己整合となる位置には、不純物が導入された周辺拡散層６５が形成されている。この周辺拡散層６５は、周辺ゲート６２のソース・ドレインとして機能する。
【００２７】
＜＜第２の層Ｍ＞＞
図１Ａないし図１Ｆに示すように、メモリセルアレイ部１１においては、半導体基板２上には、略全面にわたって第１層間絶縁膜４２が形成されている。
また、図１Ａに示すように、隣接する制御セルゲート２８ｂの間に配置されるセル拡散層７上には、ビット線６１が形成されている。
【００２８】
具体的には、隣接する制御セルゲート２８ｂの間に配置されるセル拡散層７上には、導電性の第２ゲートシリコン膜４６、導電性のゲート低抵抗導電膜４８、および絶縁性のゲート保護膜が順に積層されている。
【００２９】
また、第２ゲートシリコン膜４６とゲート低抵抗導電膜４８の側面はサイドウォール６４で覆われており、この第２ゲートシリコン膜４６とゲート低抵抗導電膜４８から、ビット線６１が形成されている。
【００３０】
そして、制御セルゲート２８ｂと補助セルゲート２８ａの間に配置されたセル拡散層７上には、キャパシタコンタクトプラグ６７が形成されている。
【００３１】
また、図１Ｃに示すように、周辺部活性領域１３ｃでは、第１ゲート絶縁膜２１上に、第１ゲートシリコン膜２２、第２ゲートシリコン膜４６、ゲート低抵抗導電膜４８、及びゲート保護膜が、この順に積層されている。
【００３２】
また、この第１ゲートシリコン膜２２と、第２ゲートシリコン膜４６と、ゲート低抵抗導電膜から周辺ゲート６２が形成されており、周辺ゲート６２の側面にはサイドウォール６４が形成されている。
なお、ゲート低抵抗導電膜４８の一部の領域の上には、周辺ゲート第１コンタクトプラグ８２ｄが接続されて設けられている。
【００３３】
また、図１Ｂに示すように、周辺部活性領域１３ｃで、周辺ゲート６２に対して自己整合な位置に設けられた周辺拡散層６５上には、周辺活性領域第１コンタクトプラグ８２ｂが形成されている。
【００３４】
また、図２５Ｅおよび図１Ｅに示すように、ガードリング部活性領域１３ｂにおいて、セルゲート溝２７が設けられていない領域の一部の上には、ガードリング部第１コンタクトプラグ８２ｅが形成されている。
そして、ビット線６１、周辺ゲート６２、キャパシタコンタクトプラグ６７、周辺活性領域第１コンタクトプラグ８２ｂ、周辺ゲート第１コンタクトプラグ８２ｄ、及びガードリング部第１コンタクトプラグ８２ｅを覆うように第２層間絶縁膜６６および第３層間絶縁膜６８が形成されている。
【００３５】
＜＜第３の層Ｎ＞＞
図１Ａないし図１Ｆに示すように、周辺活性領域第１コンタクトプラグ８２ｂと、制御セルゲート第１コンタクトプラグ８２ｃと、周辺ゲート第１コンタクトプラグ８２ｄと、ガードリング部第１コンタクトプラグ８２ｅ上には、第１配線８６が形成されている。
また、第１配線８６上には、第２コンタクトプラグ９３が形成されており、この第２コンタクトプラグ９３上に第２配線９２が形成されている。
【００３６】
このように構成することで、図１Ｅに示すように、ガードリング部１３ｂ上には、ガードリング部第１コンタクトプラグ８２ｅと、第１配線８６と、第２コンタクトプラグ９３と、第２配線９２とが形成されることとなる。
その結果、ガードリング部活性領域１３ｂを介して、半導体基板２の電位を第２配線９２から給電することができる。
【００３７】
なお、補助セルゲート第１コンタクトプラグ８２ａは、補助セルゲート２８ａと半導体基板２を電気的に接続することを主たる目的として形成されているので、補助セルゲート第１コンタクトプラグ８２ａ上には、第１配線が形成されていない。
【００３８】
また、図１Ａに示すように、各キャパシタコンタクトプラグ６７上には、円柱状のキャパシタ９５が形成されている。具体的には、キャパシタ９５は、導電性で有底筒形状のキャパシタ下部電極８８と、キャパシタ下部電極８８内を覆うように形成された絶縁性のキャパシタ絶縁膜８９と、キャパシタ絶縁膜８９内を覆うように形成されたキャパシタ上部電極９０から構成されている。
【００３９】
なお、キャパシタ下部電極８８の外周は、第４層間絶縁膜８７によって覆われており、キャパシタ絶縁膜８９とキャパシタ上部電極９０は、第４層間絶縁膜８７上を覆うように拡がって形成されている。
したがって、複数のキャパシタ下部電極８８を、キャパシタ絶縁膜８９と、キャパシタ上部電極９０は、１つの膜で覆うように形成されている。
【００４０】
そして、キャパシタ上部電極９０内を充填しつつ第４層間絶縁膜８７上を覆うように第５層間絶縁膜９１が形成されている。
また、図１Ｂに示すように、第２コンタクトプラグ９３も第４層間絶縁膜８７と、第５層間絶縁膜９１によって覆われており、第２配線９２は、第５層間絶縁膜９１上に形成されるように構成されている。
本実施形態の半導体装置１は、以上のような構成をしている。
【００４１】
本実施形態の半導体装置１によれば、半導体基板２に設けられた補助セルゲート２８ａが、半導体基板２と電気的に接続された構成を採用している。
具体的には、補助セルゲート第１コンタクトプラグ８２ａは、底面で補助セルゲート２８ａと、側面でコンタクト拡散層８１に接続される。これにより、補助セルゲート２８ａは、補助セルゲート第１コンタクトプラグ８２ａを介して、Ｐ型の半導体基板２と接続される。つまり、補助セルゲート２８ａの電位は、補助セルゲート第１コンタクトプラグ８２ａを介して半導体基板２の電位に設定することができる。
【００４２】
これにより、補助セルゲート２８ａに専用の配線等を設けることなく、半導体基板２に給電された電位を補助セルゲート２８ａに与えることができる。その結果、補助セルゲート２８ａ専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート２８ａ専用の配線を意識せずに配線のレイアウトできるので、配線の自由度も向上させることができる。
【００４３】
すなわち、従来、補助セルゲートの電位は、補助セルゲート上に形成したコンタクトプラグに配線を接続して、配線から電位を与える構成をとっていた。そして、その配線を電源配線まで引き回す必要があり、チップ面積が増加する、その周りの配線のレイアウトの自由度を阻害してしまう、という問題を有していた。しかも、その配線が、複数の配線層を用いて形成される場合には、その影響がさらに大きなものとなっていた。
【００４４】
これに対し、本実施形態の半導体装置１は、半導体基板２に掘り込まれて形成された補助セルゲート溝２７ａと、補助セルゲート溝２７ａ内に埋め込まれて形成された補助セルゲート２８ａと、補助セルゲート溝２７ａに隣接する半導体基板２に接続されると共にセルゲートに接続される補助セルゲート第１コンタクトプラグ８２ａを備える構造をとり、補助セルゲート溝２７ａに隣接する半導体基板２と補助セルゲート２８ａが、電気的に短絡する構造をとる。
【００４５】
したがって、本実施形態では、補助セルゲート２８ａに電位を与えるための配線を設ける必要がないため、配線引き回しによるチップ面積を縮小することができ、配線のレイアウトの自由度を向上することができる。
【００４６】
加えて、半導体基板２と補助セルゲート２８ａとのコンタクトの形成は、１つの補助セルゲート第１コンタクトプラグ８２ａによって行っているので、従来の補助セルゲート上にコンタクトプラグ、配線を形成する方法に比べてコンタクト形成の領域が増加することはなく実現できる。
【００４７】
なお、本実施形態では、補助セルゲート第１コンタクトプラグ８２ａと半導体基板２を接続させるため、補助セルゲート第１コンタクト開口部７０ａの下に活性領域が配置される必要があるが、活性領域は、補助セルゲート第１コンタクト開口部７０ａと同程度の大きさのものであれば良く、この構成を実現するための面積の増加は小さく、配線を用いて電源を与える方法に比べて、小さくできる。
特に、本実施形態のように、回路上用いていないガードリング部活性領域１３ｂを用いる場合には、特別な活性領域の領域を増加させることなく実現することができる。
【００４８】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について説明する。
まず、図２Ａないし図２Ｅに示すように、半導体基板２上に、素子分離形成用保護膜３を形成する。
【００４９】
なお、図２Ｅは、半導体基板２の平面図であり、図２Ａは、図２ＥのＡ−Ａ’間断面図であり、図２Ｂは、図２ＥのＢ−Ｂ’間断面図であり、図２Ｃは、図２ＥのＣ−Ｃ’間断面図であり、図２Ｄは、図２ＥのＩ−Ｉ’間断面図である。また、以下の図面において、Ａ−Ａ’間ないしＫ−Ｋ’間断面図は、図２Ｅに記された位置による、それぞれの工程における断面図を示している。
【００５０】
素子分離形成用保護膜３としては、例えばシリコン窒化膜などの絶縁膜を用いることができる。なお、以下では、便宜上半導体基板２として、Ｐ型のシリコン基板を用いた場合について説明するが、これに限定されず、様々な材料のものを用いることができる。
【００５１】
次に、活性領域が形成される予定領域を覆う第１レジストマスク４を形成する。第１レジストマスク４は、セル部第１レジストマスク４ａと、ガードリング部第１レジストマスク４ｂと、周辺部第１レジストマスク４ｃとから概略構成されている。
【００５２】
セル部第１レジストマスク４ａは、図２Ｅに示すように、メモリセルアレイ部１１内に配置されたレジストマスクであり、Ｖ方向に細長矩形状に延在して形成されており、Ｗ方向に複数、並設されている。なお、メモリセルアレイ部１１については、後述する。
また、セル部第１レジストマスク４ａは、Ｗ方向の幅がプロセスの最小加工寸法の限界近くで形成されている。
【００５３】
また、ガードリング部第１レジストマスク４ｂは、セル第１レジストマスク４ａの外周部においては、セル第１レジストマスク４ａと隣接しつつ、複数のセル部第１レジストマスク４ａを囲うように配置されている。すなわち、ガードリング部第１レジストマスク４ｂは、ガードリング状に形成されている。なお、ここで用いた隣接とは、直接接することなく、近傍に配置されている状態のことをいう。
【００５４】
以下の説明では、便宜上、平面視した際に、ガードリング部第１レジストマスク４ｂの内側の領域（ガードリング部第１レジストマスク４ｂが設けられている領域を含む）を、メモリセルアレイ部１１と呼び、その外側の領域を周辺回路部１２と呼ぶ。したがって、メモリセル部１１は、平面視矩形状に形成されている。
【００５５】
周辺部第１レジストマスク４ｃは、周辺回路部１２に形成されている。そして、この周辺部第１レジストマスク４ｃが形成される領域は、周辺ゲート６２からなるトランジスタの活性領域、およびコンタクトの活性領域が形成される予定領域である。
【００５６】
本実施形態のように、細長矩形状のセル部第１レジストマスク４ａを、リソグラフィイー技術を用いて形成した場合には、Ｖ方向の端部が、光近接効果の影響により、内側に後退し、端部での幅が減るという現象が発生しやすい。
そして、その結果、セル活性領域のＶ方向の端部では、活性領域の面積が小さくなり、トランジスタの駆動能力が低下するという問題や、コンタクトの接触面積が減り、コンタクト抵抗が上昇するというデバイス特性の問題が指摘されていた。加えて、レジストパターンが倒れて歩留まりを低下させるという問題も指摘されていた。
【００５７】
しかしながら、本願発明者らは、ガードリング部第１レジストマスク４ｂを設けることで、これらの問題を防止することができることを見出した。
すなわち、セル部第１レジストマスク４ａの周りに隣接して、ガードリング部第１レジストマスク４ｂを設けると、セル部第１レジストマスク４ａの端部において、光近接効果の影響を抑制することができ、セル部第１レジストマスク４ａの端部のパターンの後退、細りを防ぐことができる。
【００５８】
なお、ガードリング部第１レジストマスク４ｂの形状は、図２Ｅに示されるような環状（平面視矩形の枠状）に連続的に繋がったパターンに限定されない。例えば、島状のパターンが断続的に配置されるような構成を採用しても構わない。
その場合は、後の工程で形成する補助セルゲート第１コンタクトプラグ８２ａが形成される位置に、島状のガードリング部第１レジストマスクが配置されることとなる。
【００５９】
次に、図３に示すように、第１レジストマスク４を用いて、素子分離形成用保護膜３と半導体基板２を順次エッチングして、素子分離溝５を形成する。
その後、第１レジスト膜４を除去する。
【００６０】
次に、図４Ａないし図４Ｅに示すように、素子分離膜６を、素子分離溝５内に埋め込むように形成する。
この際、素子分離形成用保護膜３をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法によって研磨することで、素子分離溝５内に、素子分離膜６を埋め込むのが好ましい。
素子分離膜６を埋め込んだ後は、素子分離形成用保護膜３を除去する。
【００６１】
以上の工程を経て、素子分離溝５内に素子分離膜６が埋め込まれたＳＴＩ構造の素子分離が形成される。
以下では、素子分離膜６が形成された領域を素子分離領域１４と呼び、素子分離領域１４で区画された領域を活性領域１３と呼ぶ。また、セル部第１レジストマスク４ａ、ガードリング部第１レジストマスク４ｂ、および周辺部第１レジストマスク１３ｃが形成されていた領域に対応する活性領域１３を、それぞれセル部活性領域１３ａ、ガードリング部活性領域１３ｂ、および周辺部活性領域１３ｃと呼ぶ。
【００６２】
次に、図５Ａないし図５Ｄに示すように、半導体基板２上に開口部１９を有する第２レジストマスク８を形成する。ここで、開口部１９は、図５Ｄに示すように、平面視した際に、全てのセル部活性領域１３ａを露出させるとともに、ガードリング部活性領域１３ｂよりも少し内側に食い込んだ領域を開口させる、略矩形状の開口である。したがって、ガードリング部活性領域１３ｂは露出されないように形成されている。
このようにして、ガードリング部活性領域１３ｂの外側、ガードリング部活性領域１３ｂ上および、ガードリング部活性領域１３ｂに接した素子分離領域１４の一部の上には、第２レジストマスク８が形成されることになる。
【００６３】
第２レジストマスク８を形成した後は、これをマスクとして、半導体基板２のセル部活性領域１３ａに不純物を導入し、セル部活性領域１３ａの表層にセル拡散層７を形成する。なお、不純物としては、例えばリンを用いることができ、イオン注入方によって導入すればよい。
【００６４】
次に、図６に示すように、第２レジストマスク８を除去する。
その後、素子分離領域１４を除いた半導体基板２上に、例えば熱酸化法などによって第１ゲート絶縁膜２１を成膜する。その後、半導体基板２の全面にわたって、第１ゲートシリコン膜２２を成膜する。この第１ゲート絶縁膜２１と第１ゲートシリコン膜２２は、後の工程で、周辺回路部１２に形成される周辺ゲート６２の一部を構成する。
【００６５】
第１ゲートシリコン膜２２は、後に形成するトランジスタに応じて様々な材料を用いることができ、例えばＮＭＯＳトランジスタを形成する場合は、リンが導入されたドープトシリコン膜を用いることができ、ＰＭＯＳトランジスタを形成する場合は、ホウ素が導入されたドープトシリコン膜を用いることができる。
なお、以下では、便宜上、周辺回路部１２に形成するトランジスタをＮＭＯＳトランジスタとして説明するが、これに限定されるものではない。
【００６６】
次に、図７Ａ及び図７Ｂに示すように、第１ゲートシリコン膜２２上に第３レジストマスク２４を形成する。この際、第３レジストマスク２４は、メモリセルアレイ部１１において、後の工程でセルゲート２８が形成される領域およびビット線６１が形成される領域を開口するように形成し、周辺回路部１２において、後の工程で周辺ゲート６２が形成される領域を覆うように形成する。
【００６７】
その後、第３レジストマスク２４をマスクとして、第１ゲートシリコン膜２２と、第１ゲート絶縁膜２１をエッチングによって除去する。
これにより、セル部活性領域１３ａの上方と、ガードリング部活性領域１３ｂの上方と、素子分離領域１４の上方で第３レジストマスク２４に覆われていない部分と、にある第１ゲートシリコン膜２２を除去することができる。
そして、第３レジストマスク２４が形成された領域には、第１ゲートシリコン膜２２を残存させることができる。
【００６８】
次に、図８に示すように、第３レジストマスク２４を除去する。
その後、半導体基板２の全面にわたって周辺保護絶縁膜２５を形成する。すなわち、露出しているセル部活性領域１３ａ（セル拡散層７）と、ガードリング部活性領域１３ｂと、素子分離領域６と、第１ゲートシリコン膜２２上に周辺保護絶縁膜２５を形成する。
周辺保護絶縁膜２５の材料としては、例えばシリコン窒化膜を用いることができる。
【００６９】
なお、この周辺保護絶縁膜２５は、後にセルゲート溝２７内に導電膜をエッチバックして埋め込む工程において、第１ゲートシリコン膜２２が、エッチングにより損傷を受ける、あるいは除去されるのを防止するために形成されている。
【００７０】
次に、図９Ａないし図９Ｅに示すように、周辺保護絶縁膜２５上に全面にわたって、開口部２６を有する第４レジストマスク２６を形成する。なお、第４レジストマスク２６に形成される開口部２６ａは、セルゲート溝２７が形成される予定領域を開口するように形成する。具体的には、開口部２６ａは、Ｙ方向に延在する細長矩形状で、複数のセル部活性領域１３ａをＹ方向に横断するように形成されており、Ｘ方向に複数並設されている。
【００７１】
また、第４レジストマスク２６の開口部２６ａのＹ方向の両端側は、それぞれガードリング部活性領域１３ｂを横切っており、ガードリング部活性領域１３ｂの外側の素子分離領域６にまで延在するように形成されている。
【００７２】
第４レジストマスク２６を形成した後は、この第４レジストマスク２６をマスクとして、周辺保護絶縁膜２５をエッチングによって除去する。これにより、第４レジストマスク２６に覆われていない、セル部活性領域１３ａの上面（セル拡散層７の上面）と、ガードリング部活性領域１３ｂの上面と、素子分離領域６の上面が露出する。
【００７３】
その後、引き続き第４レジストマスク２６をマスクとして、更に半導体基板２および素子分離膜６に対してエッチングを行うことで、Ｙ方向に延在するセルゲート溝２７を形成する。ここで、セルゲート溝２７は、半導体基板２と素子分離膜６に跨って、Ｙ方向に延在するような溝として形成する。
【００７４】
セルゲート溝２７の深さは、半導体基板２に形成された溝部分と、素子分離膜６に形成された溝部分とで、略等しくなるように形成しても構わない。もっともこの形状に限定されるものではなく、半導体基板２に形成された溝部分と、素子分離膜６に形成された溝部分とで、深さは必ずしも同じである必要はなく、必要とされるデバイス特性に応じて、適宜深さを変えればよい。
【００７５】
また、セルゲート溝２７には、補助セルゲート溝２７ａと、制御セルゲート溝２７ｂとがある。
制御セルゲート溝２７ｂは、トランジスタの制御セルゲート２８ｂが形成される部分に対応する部分に形成される溝であり、補助セルゲート溝２７ａは、Ｖ方向に隣接する２つのトランジスタ間を分離するために設けられた溝である。
そして、隣接する２つの制御セルゲート溝２７ｂから１つの組が形成されており、組と組の間に補助セルゲート溝２７ａが形成される構成となっている。
【００７６】
次に、図１０Ａないし図１０Ｃに示すように、第４レジストマスク２６を除去する。
そして、セルゲート溝２７内の露出した半導体基板２の表面に、セルゲート絶縁膜３０を、例えば熱酸化法によって形成する。なお、製法はこれに限定されず、ＣＶＤ法などを用いて形成しても構わない。
以上のようにして、図１０Ａに示すように、セルゲート溝２７の内壁面および底面がセルゲート絶縁膜３０によって覆われる。
【００７７】
その後、セルゲート溝２７内を埋め込むように、セルゲート材を充填する。セルゲート材としては、窒化チタン膜とタングステン膜の積層膜を用いることができる。もっともこれに限定されず、例えば高融点材料、ドープトシリコン膜、及びそれらの積層膜などを用いることもできる。
【００７８】
次に、セルゲート材に対して、エッチバックを行い、その上面の高さが、半導体基板２の主表面よりも低くなるようにする。なお、このセルゲート材よりも上方で、半導体基板２の主表面よりも低い空間部分を凹部２９と呼ぶ。
以上のようにして、セルゲート溝２７内に、セルゲート２８を形成する。このセルゲート２８は、セルゲート絶縁膜３０を介することで、半導体基板２とは、絶縁分離されている。
【００７９】
なお、以下の説明では、セルゲート２８のうち、制御セルゲート溝２７ｂに形成されたものを制御セルゲート２８ｂと呼び、補助セルゲート溝２７ａに形成されたものを補助セルゲート２８ａと呼ぶ。
【００８０】
制御セルゲート２８ｂは、トランジスタのゲート電極として機能し、補助セルゲート２８ａは、Ｖ方向に隣接する２つのセル拡散層７を分離するための素子分離として機能する。
そして、隣接する２つの制御セルゲート２８ｂから１つの組が形成され、組と組の間に補助セルゲート２８ａが形成されている。
【００８１】
制御セルゲート２８ｂとセル拡散層７は、それぞれ制御セルゲート２８ｂがゲート電極として機能し、制御セルゲート２８ｂの左右に形成されたセル拡散層７がソース／ドレイン拡散層として機能することで、トランジスタを構成する。
【００８２】
次に、図１１Ａおよび図１１Ｂに示すように、凹部２９を埋め込むように、セルゲートキャップ膜４１ａを成膜する。セルゲートキャップ膜４１ａの材料としては、凹部２９の底面から順に、シリコン窒化膜とシリコン酸化膜の積層膜を用いても構わない。もっとも、セルゲートキャップ膜４１ａの材料は、これに限定されず、窒化膜単層、酸化膜単層、その他の絶縁膜を用いることもできる。
【００８３】
その後、セルゲートキャップ膜４１ａをエッチバックして、凹部２９内に埋め込むことで、セルゲートキャップ４１を形成する。なお、凹部２９内に埋め込む方法としては、ＣＭＰ法を用いてもよい。
【００８４】
次に、図１２Ａないし図１２Ｆに示すように、周辺保護絶縁膜２５を除去する。これにより、セル部活性領域１３ａと、ガードリング部活性領域１３ｂと、素子分離膜６の一部と、セルゲートキャップ４１と、第１ゲートシリコン２２は、それぞれ上面が露出する。
【００８５】
次に、図１３Ａおよび図１３Ｂに示すように、露出したセル部活性領域１３ａと、ガードリング部活性領域１３ｂと、素子分離膜６の一部と、セルゲートキャップ４１と、第１ゲートシリコン２２の上に、第１層間絶縁膜４２を形成する。
【００８６】
次に、図１４Ａないし図１４Ｅに示すように、第１層間絶縁膜４２上に開口部４３ａ，４３ｂを有する第５レジストマスク４３を形成する。ここで、開口部４３ａは、後述するビット線コンタクト開口部４４に対応する位置に形成される開口で、開口部４３ｂは、後述する周辺開口部４５に対応する開口である。
【００８７】
そして、第５レジストマスク４３を形成した後は、これをマスクとして、第１層間絶縁膜４２をエッチングによって除去する。これにより、メモリセルアレイ部１１に、セル拡散層７の上面が露出したビット線コンタクト開口部４４を形成するとともに、周辺回路部１２の第１ゲートシリコン２２の上面が露出した周辺開口部４５を形成する。
【００８８】
ビット線コンタクト開口部４４は、隣接する２つの制御セルゲート２８ｂ間に形成されるセル拡散層７を開口するように形成される。また、ビット線コンタクト開口部４４は、Ｙ方向に延在する細長矩形状のパターンをもち、Ｙ方向に並設されるセル拡散層７の上面を一つの開口部で開口するように形成されている。
【００８９】
このように、ビット線コンタクト開口部４４を細長矩形状に形成することで、それぞれのセル拡散層７上を開口するホール状に形成する場合と比較して、リソグラフィー技術を用いたレジストパターン（第５レジストマスク４３）形成時の露光マージンを大きくすることができる。これにより、より詳細なパターンを形成することができる。
【００９０】
なお、エッチングの結果、第１層間絶縁膜４２は、メモリセルアレイ部１１においては、ビット線コンタクト開口部４４が形成される部分以外には残存し、周辺回路部１２においては、全部除去される。
【００９１】
次に、図１５Ａないし図１５Ｄに示すように、第５レジストマスク４３を除去する。
その後、半導体基板２の全面にわたって、第２ゲートシリコン膜４６を形成する。これにより、ビット線コンタクト開口部４４において、第２ゲートシリコン膜４６は、セル拡散層７と接続される。以下、この第２ゲートシリコン膜４６と接続するセル拡散層７をビット線コンタクト４７と呼ぶ。
【００９２】
また、周辺回路部１２の第１ゲートシリコン２２上には、第２ゲートシリコン膜４６が積層される。すなわち、周辺回路部１２においては、第１ゲートシリコン膜２２と第２ゲートシリコン膜４６が積層された構造となる。
【００９３】
その後、第２ゲートシリコン膜４６上にゲート低抵抗導電膜４８を形成する。ゲート低抵抗導電膜４８の材料としては、高融点金属膜を用いることができ、タングステンシリサイド膜、窒化チタン膜とタングステン膜の積層膜、窒化タングステン膜とタングステン膜の積層膜、または窒化タンタル膜とタングステン膜の積層膜などを用いることができる。
その後、ゲート低抵抗導電膜４８上に、ゲート保護膜４９を形成する。
【００９４】
次に、図１６Ａないし図１６Ｅに示すように、後述するビット線６１と、周辺ゲート６２を形成するための第６レジストマスク５０を形成する。すなわち、第６レジストマスク５０は、ビット線６１と周辺ゲート６２に対応した形状で形成されている。
【００９５】
その後、第６レジストマスク５０をマスクとして、ゲート保護膜４９、ゲート低抵抗導電膜４８、第２ゲートシリコン膜２２を順次エッチングする。
これにより、メモリセルアレイ部１１では、第１層間絶縁膜４２が露出され、第６レジストマスク５０の下に、第２ゲートシリコン膜４６とゲート低抵抗導電膜４８からなるビット線６１が形成される。
【００９６】
ビット線６１は、図１６Ｆに示すように、ビット線コンタクト４７が形成されるセル拡散層７を横断し、Ｘ方向に蛇行しながら延在するパターンで形成されており、Ｙ方向に複数並設されるように形成されている。
なお、ビット線６１は、ビット線コンタクト４７を介して制御セルゲート２８ｂ間に設けられたセル拡散層７と接続される。
【００９７】
その後、第１ゲートシリコン膜２２をエッチングし、周辺回路部１２において、素子分離膜６の一部と、周辺活性領域１３ｃを露出させ、第６レジストマスク５０の下に周辺ゲート６２を形成する。
【００９８】
周辺ゲート６２の構造は、半導体基板２側から順に、第１ゲートシリコン膜２２、第２ゲートシリコン膜４６、ゲート低抵抗導電膜４８、ゲート保護膜４９から構成される。
したがって、周辺ゲート６２は、ビット線６１と比較して、第１ゲートシリコン膜２２の分だけ厚く形成されている。
【００９９】
次に、図１７に示すように、第６レジストマスク５０を除去する。
その後、周辺回路部１２に形成されるＮＭＯＳトランジスタの周辺活性領域１３ｃを開口するレジストマスク（図示略）を形成する。そして、それをマスクに、不純物を周辺活性領域１３ｃに導入することで、Ｎ型の周辺エクステンション拡散層６３を形成する。不純物としては、例えばリンを用いることができ、イオン注入法で導入することができる。
【０１００】
その後、レジストマスクを除去する。
また、同様にして、周辺回路部１２に形成されるＰＭＯＳトランジスタの周辺活性領域１３ｃに、Ｐ型の周辺エクステンション拡散層を形成する（図示せず）。
【０１０１】
次に、図１８Ａないし図１８Ｄに示すように、半導体基板２上にサイドウォール膜６４ａを成膜する。
そして、サイドウォール膜６４ａをエッチバックして、ビット線６１、周辺ゲート６２の側壁にサイドウォール６４を形成する。
【０１０２】
次に、図１９に示すように、周辺回路部１２のＮＭＯＳトランジスタの周辺活性領域１３ｃを開口するレジストマスク（図示略）を形成する。そして、それをマスクに、周辺活性領域１３ｃに不純物を導入することで、Ｎ＋型のソース・ドレインとして機能する周辺拡散層６５を形成する。不純物としては、例えば砒素を用いることができ、イオン注入法で導入することができる。
【０１０３】
その後、レジストマスクを除去する。
また、同様にして、周辺回路部１２に形成されるＰＭＯＳトランジスタの周辺活性領域１３ｃにも、Ｐ＋型のソース・ドレインとして機能する周辺拡散層を形成する（図示せず）。
【０１０４】
次に、図２０Ａないし図２０Ｃに示すように、半導体基板２上に第２層間絶縁膜６６を形成する。
次いで、図２１（ａ）ないし図２１（ｃ）に示すように、第２層間絶縁膜６６を貫通するキャパシタコンタクトプラグ６７を形成する。この際、キャパシタコンタクトプラグ６７が、制御セルゲート２８ｂと補助セルゲート２８ａで挟まれた部分のセル拡散層７と接続されるように形成する。
【０１０５】
以上のようにして、図２１Ａに示すように、制御セルゲート２８ｂのＶ方向の左右に形成されたセル拡散層７は、一方はビット線６１と接続するように形成され、他方は、キャパシタコンタクトプラグ６７と接続するように形成される。
【０１０６】
次に、図２２Ａないし図２２Ｃに示すように、第２層間絶縁膜６６およびキャパシタコンタクトプラグ６７上に、第３層間絶縁膜６８を形成する。
【０１０７】
次に、図２３Ａないし図２３Ｅに示すように、第１コンタクト開口部７０を形成するための第７レジストマスク６９を、第３層間絶縁膜６８上に形成する。なお、この第７レジストマスク６９は、第１コンタクト開口部７０の形成予定部分が開口されたパターンに形成されている。
【０１０８】
具体的には、第７レジストマスク６９の開口パターンは、補助セルゲート第１コンタクト開口部７０ａと、周辺活性領域第１コンタクト開口部７０ｂと、制御セルゲート第１コンタクト開口部７０ｃと、周辺ゲート第１コンタクト開口部７０ｄと、ガードリング部第１コンタクト開口部７０ｅに対応する位置が開口されるように形成されている。
【０１０９】
ここで、補助セルゲート第１コンタクト開口部７０ａは、補助セルゲート２８ａ上を開口する開口部であり、周辺活性領域第１コンタクト開口部７０ｂは、周辺部活性領域１３ｃ上を開口する開口部である。また、制御セルゲート第１コンタクト開口部７０ｃは、制御セルゲート２８ｂ上を開口する開口部であり、周辺ゲート第１コンタクト開口部７０ｄは、周辺ゲート６２上を開口する開口部であり、ガードリング部第１コンタクト開口部７０ｅは、ガードリング部活性領域１３ｂ上を開口する開口部である。
【０１１０】
なお、補助セルゲート第１コンタクト開口部７０ａは、補助セルゲート２８ａとガードリング部活性領域１３ｂが重なる領域上に形成される。
また、制御セルゲート第１コンタクト開口部７０ｃは、ガードリング部活性領域１３ｂから外側の素子分離領域６に形成される制御セルゲート２８ｂ上に配置され、ガードリング部活性領域１３ｂおよび周辺部活性領域１３ｃと接触しないように形成される。
【０１１１】
第７レジストマスク６９を形成した後は、これをマスクとしてエッチングを行う。具体的には、第７レジストマスク６９を用いて、第３層間絶縁膜６８、第２層間絶縁膜６６を順次エッチングによって除去する。
これにより、周辺部活性領域１３ｃに、周辺活性領域第１コンタクト開口部７０ｂが形成されるとともに、周辺ゲート６２部分に周辺ゲート第１コンタクト開口部７０ｄが形成され、ガードリング部活性領域１３ｂにガードリング部第１コンタクト開口部７０ｅが形成される。
【０１１２】
その後、第７レジストマスク６９をマスクとして、第１層間絶縁膜４２をエッチングによって除去する。これにより、補助セルゲート第１コンタクト開口部７０ａと制御セルゲートコンタクト開口部７０ｃにおいて、セルゲートキャップ４１が露出される。
この際、補助セルゲート第１コンタクト開口部７０ａでは、セルゲートキャップ４１に隣接するガードリング部活性領域１３ｂが露出されるようにする。
【０１１３】
したがって、第７レジストマスク６９の開口幅は、セルゲート２８の幅よりも広くなるように形成しておくのが好ましい。
もっとも、この方法以外に、第７レジストマスク６９の開口幅をセルゲート２８の幅程度に形成して、コンタクト形成のエッチングの際に幅を拡大しても構わない。また、セルゲートキャップ４１の左右のガードリング部活性領域１３ｂのいずれか一方が開口されるように形成されても良い。
【０１１４】
なお、ガードリング部活性領域１３ｂを露出させる補助セルゲート第１コンタクト開口部７０ａの形成の際には、開口が大きく成り過ぎて、隣のセルゲート２８を開口しないように形成するのが好ましい。隣のセルゲート２８が開口されると、後に形成するコンタクトプラグがセルゲートと短絡してしまうからである。
【０１１５】
その後、第７レジストマスク６９をマスクとして、セルゲートキャップ４１をエッチングによって除去する。これにより、補助セルゲート第１コンタクト開口部７０ａの底部と、制御セルゲートコンタクト開口部７０ｃの底部において、セルゲート２８が露出する。
以上の工程により、補助セルゲート第１コンタクト開口部７０ａと、制御セルゲート第１コンタクト開口部７０ｃが形成される。
【０１１６】
補助セルゲート第１コンタクト開口部７０ａでは、セルゲート溝２７の側面が露出され、左右の側面にガードリング活性領域１３ｂの半導体基板２が露出する。セルゲート溝２７の側面は、左右の両方とも露出するように形成するのが、コンタクト抵抗を低減できるので好ましい。もっとも、左右の側面のうち、少なくともどちらか一方が露出するように形成されれば良い。
また、制御セルゲート第１コンタクト開口部７０ｃでは、セルゲート溝２７の左右の両側の素子分離膜６がエッチングされるように行われても良い。
【０１１７】
以上のようにすることで、補助セルゲート２８ａと制御セルゲート２８ｂとを、異なる構造で開口させる第１コンタクト開口部７０が形成される。
なお、図２３Ｅでは、第１コンタクト開口部７０の底部の形状を省略して図示している。
【０１１８】
次に、図２４に示すように、第７レジストマスクを除去する。
その後に、補助セルゲート第１コンタクト開口部７０ａが開口されたレジストマスク（図示略）を形成する。そして、このレジストマスクを用いて、補助セルゲート第１コンタクト開口部７０ａ内に不純物を導入して、露出している半導体基板２に、例えばＰ型のコンタクト拡散層８１を形成する。不純物としては、例えばホウ素を用いることができ、イオン注入法により導入しても構わない。
その後、レジストマスクを除去する。
【０１１９】
コンタクト拡散層８１は、後に形成する補助セルゲート第１コンタクトプラグ８２ａと半導体基板２とのコンタクト抵抗を低減化されるために形成するのが好ましい。なお、抵抗に問題がなければコンタクト拡散層８１は形成しなくても構わない。
【０１２０】
次に、図２５Ａないし図２５Ｅに示すように、第１コンタクト開口部７０内に、第１コンタクト材を充填する。具体的には、接触層としてチタン膜を成膜し、バリア層として窒化チタン膜、プラグ層としてタングステン膜を順次成膜して、第１コンタクト材８２を形成しても構わない。
【０１２１】
その後、ＣＭＰ法を用いて、第１コンタクト材を研磨除去して、第１コンタクトプラグ８２を形成する。
具体的には、補助セルゲート第１コンタクト開口部７０ａ、周辺活性領域第１コンタクト開口部７０ｂ、制御セルゲート第１コンタクト開口部７０ｃ、周辺ゲート第１コンタクト開口部７０ｄ、およびガードリング部第１コンタクト開口部７０ｅに、それぞれ補助セルゲート第１コンタクトプラグ８２ａ、周辺活性領域第１コンタクトプラグ８２ｂ、制御セルゲート第１コンタクトプラグ８２ｃ、周辺ゲート第１コンタクトプラグ８２ｄ、およびガードリング部第１コンタクトプラグ８２ｅを形成する。
【０１２２】
また、補助セルゲート第１コンタクトプラグ８２ａは、図２５Ｅに示すように、底面で補助セルゲート２８ａと接続され、側面でコンタクト拡散層８１に接続される。これにより、補助セルゲート２８ａは、補助セルゲート第１コンタクトプラグ８２ａとコンタクト拡散層８１を介して、半導体基板２と接続される。
したがって、補助セルゲート２８ａの電位は、補助セルゲート第１コンタクトプラグ８２ａとコンタクト拡散層８１を介して、半導体基板２と同じ電位に設定することができる構造となる。
【０１２３】
次に、図２６Ａないし図２６Ｇに示すように、第３層間絶縁膜６８と、第１コンタクトプラグ８２上に、第１配線材８６ａを形成する。第１配線材８６ａは、例えばバリア層として窒化チタン膜を成膜し、その上に主配線層として銅含有アルミニウム膜を成膜した積層膜であっても構わない。
【０１２４】
その後、第１配線材８６ａ上に、所望のパターンを有するレジストマスク（図示略）を形成し、これを用いて第１配線材８６ａをエッチングすることで、第１配線８６を形成する。その後、レジストマスクを除去する。
【０１２５】
これにより、制御セルゲート第１コンタクトプラグ８２ｃ上に第１配線８６が形成され、周辺回路部１２に引き出されて、周辺回路部１２から電位が与えられる構造となる。一方、補助セルゲート第１コンタクトプラグ８２ａ上には、第１配線８６が形成されない構造となる。
【０１２６】
次に、図１Ａないし図１Ｆに示すように、第３層間絶縁膜６８上に第４層間絶縁膜８７を形成する。第４層間絶縁膜８７としては、例えばシリコン酸化膜を用いることができ、膜厚を２μｍ程度に形成しても構わない。
その後、第４層間絶縁膜８７を貫き、各キャパシタコンタクトプラグ６７の上面を露出するように、複数のキャパシタホールを形成する。
【０１２７】
そして、各キャパシタホール内の内壁にキャパシタ下部電極８８を形成し、キャパシタ下部電極上にキャパシタ絶縁膜８９を形成する。その後、キャパシタ絶縁膜８９上に、キャパシタ上部電極膜９０を形成する。
キャパシタホールは、例えばドライエッチング技術を用いて形成すればよく、また、キャパシタ上部電極９０は、メモリセルアレイ部１１の上方において、全面にわたって形成しても構わない。
【０１２８】
その後、第４層間絶縁膜８７上およびキャパシタ上部電極膜９０上に、第５層間絶縁膜９１を形成する。そして、第５層間絶縁膜９１と第４層間絶縁膜８７を貫き、第１配線８６の上面を露出させる第２コンタクト開口部を形成する。
その後、第２コンタクト開口部内に導電膜を埋めこみ、第２コンタクトプラグ９３を形成する。そして、第２コンタクトプラグ９３上に、第２配線９２を形成する。
【０１２９】
以上の工程により、ガードリング活性領域１３ｂ上には、ガードリング部第１コンタクトプラグ８２ｅと、第１配線８６と、第２コンタクトプラグ９３と、第２配線９２が形成されることとなる。これにより、ガードリング活性領域１３ｂを介して、半導体基板２の電位を、第２配線９２から与えることができる。
【０１３０】
なお、半導体基板２の電位を与えるコンタクトは、本実施形態で示したようなガードリング活性領域１３ｂに形成する必要性はなく、周辺回路部１２等に形成された活性領域に形成してもよく、また、半導体基板２の裏面から与えても良い。
その後、必要に応じて各種の層間絶縁膜、スルーホール、配線、パッシベーション膜が形成されて半導体装置１が完成する。
【０１３１】
本実施形態の半導体装置の製造方法は、半導体基板２を掘り込んでセルゲート溝２７を形成する工程、セルゲート溝２７内にセルゲート絶縁膜３０を形成する工程、セルゲート溝２７内に導電膜を埋め込んでセルゲート２８を形成する工程、セルゲート２８及び半導体基板２上に層間絶縁膜４２，６６，６８を形成する工程、層間絶縁膜４２，６６，６８を貫いて半導体基板２とセルゲート２８上を同時に開口する第１コンタクト開口部７０を形成する工程、第１コンタクト開口部７０に導電膜を埋め込んで第１コンタクトプラグ８２を形成する工程とを備える。
【０１３２】
したがって、補助セルゲート２８ａと半導体基板２との接続は、一つの補助セルゲート第１コンタクト開口部７０ａで補助セルゲート２８と半導体基板２を同時に開口させ、同時に接続させる補助セルゲート第１コンタクトプラグ８２ａを形成する構造をとるので、特別な工程の追加は必要なく生産コストの増加なく実現することができる。
【０１３３】
［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置１００について説明する。本実施形態は、第１の実施形態の変形例であり、同様の部分については、適宜説明を省略する。
【０１３４】
＜半導体装置＞
本実施形態の半導体装置１００は、図２８Ａおよび図２８Ｂに示すように、ガードリング部活性領域１３ｂに不純物が導入されたガードリング拡散層１０２が形成されている。
また、このガードリング拡散層１０２は、セルゲート溝２７の深さよりも深くなるように形成されている。このように構成することで、ガードリング拡散層１０２は分断されることがなくなり、ガードリング拡散層１０２の電位はどの部位でも概ね等しくなる。
【０１３５】
そして、図２８Ｂに示すように、補助セルゲート２８ａは、ガードリング部活性領域１３ｂにおいて、補助セルゲート第１コンタクトプラグ８２ａとコンタクト拡散層８１を介して、半導体基板２の一部であるガードリング拡散層１０２と接続するように形成されている。
【０１３６】
また、図２９に示すように、ガードリング拡散層１０２ｂ上には、ガードリング部第１コンタクトプラグ８２ｅと、第１配線８６と、第２コンタクトプラグ９３と、第３配線１０３とが形成されている。
したがって、ガードリング拡散層１０２には、第３配線１０３から給電することができ、半導体基板２の電位と異なる電位に設定することができる。
【０１３７】
なお、本実施形態では、ガードリング拡散層１０２以外の部分の半導体基板２とは電位が異なり得るが、ガードリング拡散層１０２が半導体基板２の一部であることから、ガードリング拡散層１０２と電気的に接続することをもって、補助セルゲート２８ａと半導体基板２とが電気的に接続されていると説明している。
【０１３８】
本実施形態の半導体装置１００は、半導体基板２に設けられた補助セルゲート２８ａが、半導体基板２に設けられたガードリング部拡散層１０２と電気的に接続された構成を採用している。
これにより、第１の実施形態と同様に、補助セルゲート２８ａに専用の配線等を設けることなく、半導体基板２に給電された電位を補助セルゲート２８ａに与えることができる。その結果、補助セルゲート２８ａ専用の配線を設計する必要がなくなり、半導体チップを縮小化することが可能となり、また補助セルゲート２８ａ専用の配線を意識せずに配線のレイアウトできるので、配線の自由度も向上させることができる。
【０１３９】
加えて、本実施形態では、ガードリング拡散層１０２に、半導体基板２に与える電位と異なる電位を与えることができる。
したがって、例えば半導体基板２に−１Ｖの電位が与えられている時に、ガードリング拡散層（ひいては補助セルゲート２８ａ）に０Ｖの電位を与えることができる。これにより、補助セルゲート２８ａに隣接するセル拡散層７と、半導体基板２の間の電界を緩和させ、ゲート誘起ダイオードリークを抑制させることができる。
【０１４０】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態では、図４Ａないし図４Ｅに示した工程まで、第１の実施形態と同様な工程を行う。
【０１４１】
その後、図２７に示すように、半導体基板２上にガードリング活性領域１３ｂ上が開口された第８レジストマスク１０１を形成する。
そして、第８レジストマスク１０１をマスクとして、ガードリング部活性領域１３ｂに、Ｎ型＋不純物を導入して、ガードリング拡散層１０２を形成する。
【０１４２】
不純物としては、例えばリンを用いることができ、イオン注入法で導入すればよい。なお、ガードリング拡散層１０２は、後に形成するセルゲート溝２７の深さよりも深くなるように形成する。
【０１４３】
ガードリング拡散層１０２を形成した後は、第１の実施形態の図５Ａないし図５Ｄ以下に示す工程と同様の工程を行うことで、半導体装置１００を形成することができる。
なお、本実施形態では、第１の実施形態の図４Ａないし図４Ｅの工程と図５Ａないし図５Ｄの工程の間において、ガードリング拡散層１０２を形成する場合について説明したが、第１の実施形態の図５Ａないし図５Ｄの工程と図６の工程の間において形成しても構わない。
【０１４４】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、半導体基板にＰ型ウエルを形成した上で、当該ウエル内に半導体素子を形成するようにしても構わない。また、半導体装置の半導体層の導電型は、上記実施形態に示した導電型に限定されず、各半導体層の導電型は逆であっても構わない。
【産業上の利用可能性】
【０１４５】
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【０１４６】
１，１０００・・・半導体装置、２・・・半導体基板、６・・・素子分離膜、７・・・セル拡散層、１１・・・メモリセルアレイ部、１２・・・周辺回路部、１３・・・活性領域、１３ａ・・・セル部活性領域、１３ｂ・・・ガードリング部活性領域、１３ｃ・・・周辺部活性領域、１４・・・素子分離領域、２７・・・セルゲート溝、２７ａ・・・補助セルゲート溝、２７ｂ・・・制御セルゲート溝、２８・・・セルゲート、２８ａ・・・補助セルゲート、２８ｂ・・・制御セルゲート、３０・・・セルゲート絶縁膜、４２・・・第１層間絶縁膜、４６・・・第２ゲートシリコン膜、４８・・・ゲート低抵抗導電膜、６１・・・ビット線、６２・・・周辺ゲート、６５・・・周辺拡散層、６６・・・第２層間絶縁膜、６７・・・キャパシタコンタクトプラグ、６８・・・第３層間絶縁膜、８１・・・コンタクト拡散層、８２ａ・・・補助セルゲート第１コンタクトプラグ、８２ｂ・・・周辺活性領域第１コンタクトプラグ、８２ｃ・・・制御セルゲート第１コンタクトプラグ、８２ｄ・・・周辺ゲート第１コンタクトプラグ、８２ｅ・・・ガードリング部第１コンタクトプラグ、８６・・・第１配線、８７・・・第４層間絶縁膜、８８・・・キャパシタ下部電極、８９・・・キャパシタ絶縁膜、９０・・・キャパシタ上部電極、９１・・・第５層間絶縁膜、９２・・・第２配線、９５・・・キャパシタ
【特許請求の範囲】
【請求項１】
半導体基板に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置であって、
前記半導体基板に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲートが、半導体基板と電気的に接続されている半導体装置。
【請求項２】
前記補助セルゲート上にコンタクトプラグが設けられ、
前記補助セルゲートの上面と前記コンタクトプラグが電気的に接続されており、
前記ゲート溝の側面と前記コンタクトプラグが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトプラグと電気的に接続されている前記ゲート溝の側面近傍に、コンタクト拡散層が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板には、前記セル部活性領域が形成される領域に隣接して、前記複数のセル部活性領域を囲うように形成されたガードリング部活性領域が設けられ、
前記ガードリング活性領域が、前記補助セルゲートと電気的に接続されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記ガードリング活性領域に、ガードリング拡散層が設けられ、
前記ガードリング拡散層と、前記補助セルゲートとが電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記活性領域が第１の方向に延在して形成されており、
前記ゲート溝が、前記活性領域を横切るように第２の方向に延在して形成されており、
前記ゲート溝が、補助セルゲート溝と、制御セルゲート溝とからなり、
前記補助セルゲート溝内に前記ゲート絶縁膜を介して前記補助セルゲートが形成され、
前記制御セルゲート溝内に前記ゲート絶縁膜を介して前記制御セルゲートが形成されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記制御セルゲートと、前記半導体基板に形成された拡散層とからなるトランジスタと、
前記半導体基板の上方に形成されたキャパシタと、を備えることを特徴とする請求項６に記載の半導体装置。
【請求項１】
半導体基板に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置であって、
前記半導体基板に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲートが、半導体基板と電気的に接続されている半導体装置。
【請求項２】
前記補助セルゲート上にコンタクトプラグが設けられ、
前記補助セルゲートの上面と前記コンタクトプラグが電気的に接続されており、
前記ゲート溝の側面と前記コンタクトプラグが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトプラグと電気的に接続されている前記ゲート溝の側面近傍に、コンタクト拡散層が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板には、前記セル部活性領域が形成される領域に隣接して、前記複数のセル部活性領域を囲うように形成されたガードリング部活性領域が設けられ、
前記ガードリング活性領域が、前記補助セルゲートと電気的に接続されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記ガードリング活性領域に、ガードリング拡散層が設けられ、
前記ガードリング拡散層と、前記補助セルゲートとが電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記活性領域が第１の方向に延在して形成されており、
前記ゲート溝が、前記活性領域を横切るように第２の方向に延在して形成されており、
前記ゲート溝が、補助セルゲート溝と、制御セルゲート溝とからなり、
前記補助セルゲート溝内に前記ゲート絶縁膜を介して前記補助セルゲートが形成され、
前記制御セルゲート溝内に前記ゲート絶縁膜を介して前記制御セルゲートが形成されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記制御セルゲートと、前記半導体基板に形成された拡散層とからなるトランジスタと、
前記半導体基板の上方に形成されたキャパシタと、を備えることを特徴とする請求項６に記載の半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１４Ｅ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１６Ｅ】
【図１６Ｆ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】
【図２３Ｅ】
【図２４】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２５Ｄ】
【図２５Ｅ】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】
【図２６Ｅ】
【図２６Ｆ】
【図２６Ｇ】
【図２７】
【図２８Ａ】
【図２８Ｂ】
【図２９】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１４Ｅ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１６Ｅ】
【図１６Ｆ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】
【図２３Ｅ】
【図２４】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２５Ｄ】
【図２５Ｅ】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】
【図２６Ｅ】
【図２６Ｆ】
【図２６Ｇ】
【図２７】
【図２８Ａ】
【図２８Ｂ】
【図２９】
【公開番号】特開２０１３−６９９８１（Ｐ２０１３−６９９８１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８９５３（Ｐ２０１１−２０８９５３）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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