半導体装置および半導体装置の製造方法
【課題】埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、より詳細には、ゲート絶縁膜中に電荷を蓄積してデータ保持する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、単位面積あたりのビット量を高めて単位ビットあたりのコストを低減させるための技術開発が進められている。
【０００３】
不揮発性メモリとしては、一般に、ＮＯＲ型やＮＡＮＤ型のアレイ形式のフローティングゲート式フラッシュメモリが使用されている。このうち、ＮＯＲ型のアレイ形式のフローティングゲート式フラッシュメモリはランダムアクセスが可能であるという特長を有する反面、各セルごとにビットライン・コンタクトを設けることが必要とされるために高密度化が難しいという問題がある。一方、ＮＡＮＤ型のアレイ形式のフローティングゲート式フラッシュメモリはセルを直列接続させてビットライン・コンタクトの数を少なくすることができるためにセルの高密度配置が可能となる反面、ランダムアクセスができないという問題がある。また、フローティングゲート型のフラッシュメモリは、一般にそのトンネル絶縁膜の薄膜化が容易ではなく、このことがメモリを大容量化する際の技術的な障害となっている。
【０００４】
このような問題に対処するために、フローティングゲート型メモリの閾値を書き込み電荷量により変化させ、これにより１セルに多値データを記憶させるという方法が知られている。これは、通常のフローティングゲート型のフラッシュメモリではフローティングゲートの中に電荷が空間的に一様に蓄えられこの蓄積電荷量を制御することでセル・トランジスタの閾値変化の読み取りがなされるのに対して、ゲート絶縁膜の少なくとも一部を電荷捕獲性の材料で形成しこの部分に捕獲された電荷の量を制御することでセル・トランジスタの閾値の変化を読み取る形式のメモリセルである。具体的には、ゲート電極直下のゲート絶縁膜構造をＯＮ構造もしくはＯＮＯ構造とし、トランジスタのソース・ドレイン近傍のＳｉ３Ｎ４膜に局所的に電荷を蓄積させ、これにより１セル当たり２ビットのデータ記憶を可能とするものである。このような形式のメモリとしては埋め込みビットライン型ＳＯＮＯＳ式などの形式が知られており、蓄積電荷は絶縁膜中に必ずしも空間的に一様には分布せず、むしろ、電荷の注入ムラなどに起因する非一様性を有することとなる。
【０００５】
埋め込みビットライン型ＳＯＮＯＳ式メモリのセル構造と埋め込みビットライン型のフローティングゲート式メモリのセル構造とを比較すると、同じく埋め込みビットライン型のメモリ・セルでありながら、電荷の保持形態の違いに加え、埋め込みビットライン型ＳＯＮＯＳ式メモリのセル構造においてはソースラインとビットラインが全く同じものであるという点で異なっている。なお、埋め込みビットライン型ＳＯＮＯＳ式メモリにおいては、ビットラインは各セルのソースとドレインの役割を果たしているので、以降の説明においては、セルのソースおよびドレインを意味する場合にもビットラインという表現を用いる。
【０００６】
このような埋め込みビットライン型ＳＯＮＯＳ式メモリは、フローティングゲート型のセルに比較して構造がシンプルであり、ランダムアクセス可能であるうえに、そのアレイ構造はコンタクトレスであり、１セルに２ビットの情報を記憶できるために高密度の情報記憶が可能であり（セル面積を約１／２に縮小化可能）、産業上極めて有用なデバイスである。ここで、埋め込みビットライン構造とは、ＳＯＮＯＳ式メモリのビットラインとなるソース・ドレイン拡散層をワードラインの下に形成することにより、ＮＯＲ型メモリでありながら各トランジスタにビットライン・コンタクト窓を設けることを不要としたアレイ構造である。
【０００７】
図１は、埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための従来の作製プロセスを説明するための図で、図中１００は半導体基板、１０１は窒化膜などの絶縁膜、１０２および１０３はウェル領域、１１０は素子分離用トレンチ溝、１１１は素子分離用絶縁膜、１１２は素子分離形成用レジストパターン、１２１はトンネル絶縁膜、１２２はストレージ用窒化膜、１２３はＯＮＯ構造の上部酸化膜、１２４はビットライン拡散層、１３１および１３２はゲート酸化膜、１５１はゲート電極、１６１はコンタクトホール、そして１６２は配線である。ここに示した従来例では、周辺回路の素子分離にシャロー・トレンチ・アイソレーション（ＳＴＩ）を用いている。また、メモリセルアレイ部（コア部）はプレーナ型の構造とされている一方、周辺回路部はＣＭＯＳ構造とされ、コア部と周辺回路部とは異なる構造となっている。
【０００８】
図１（ａ）を参照すると、半導体基板１００の主面に絶縁膜１０１を形成し、この絶縁膜１０１上に、フォトリソグラフィ技術とエッチング技術とによりレジストパターン１１２を形成して、素子分離用トレンチ溝１１０を設ける。例えば、半導体基板１００をｐ型半導体基板とし、絶縁膜１０１としてＳｉ３Ｎ４膜を１００ｎｍ成長させ、レジスト塗布してこれをパターニングし、得られたレジストパターン１１２を素子分離形成用のマスクとして所定箇所のＳｉ３Ｎ４膜と半導体基板をエッチングして深さ３５０ｎｍ程度の素子分離用トレンチ１１０を形成する。
【０００９】
次に、素子分離形成用レジストパターン１１２を除去して半導体基板１００の主面上に埋め込み用絶縁膜を成長させ、ＣＭＰ法によって絶縁膜１０１が露出するまで研磨し、素子分離用トレンチ１１０の内部のみに上記埋め込み用絶縁膜を残して素子分離用絶縁膜１１１とする。この素子分離用絶縁膜１１１の形成後に絶縁膜１０１を除去する（図１（ｂ））。例えば、埋め込み用絶縁膜として５５０ｎｍの膜厚のＨＤＰ（高密度プラズマ）酸化膜を用い、絶縁膜１０１としてのＳｉ３Ｎ４膜の除去は燐酸によるエッチングにより実行する。これに続いて、イオン注入により、周辺回路部にウェル領域１０２、１０３を形成する（図１（ｃ））。この工程は、例えば、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される。なお、かかるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ウェル領域１０３をトリプルウェル構造とするようにしてもよい。
【００１０】
さらに、トンネル絶縁膜１２１、ストレージ用窒化膜１２２、および上部酸化膜１２３を順次積層させてＯＮＯ構造を形成し、この積層膜の所定の箇所にフォトリソグラフィ技術によりビットライン拡散層１２４を形成するための開口部を設ける。そして、これらの開口部からイオン注入してビットライン拡散層１２４を形成する（図１（ｄ））。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板１００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜の表面を熱酸化して１０ｎｍの膜厚の上部酸化膜を形成してＯＮＯ構造とする。また、ビットライン拡散層形成用の開口部から加速電圧５０ＫｅＶでドーズ量１．０×１０１５ｃｍ−２の砒素をイオン注入してビットライン拡散層１２４が形成される。なお、上記ＯＮＯ構造はコア部のみならず周辺回路部にも形成されることとなるが、このＯＮＯ構造は周辺回路部には不要であるため、レジストパターニング技術により周辺回路部のＯＮＯ構造を除去する（図１（ｅ））。
【００１１】
これに続き、熱酸化により、互いに膜厚が異なる周辺回路用ゲート絶縁膜１３１および１３２を形成する（図１（ｆ））。これらのゲート絶縁膜１３１、１３２は、例えば、先ず９００℃の熱処理により８ｎｍのゲート絶縁膜を形成し、レジストパターニングとＨＦ処理を施した後に、再度９００℃で熱酸化して１０ｎｍの膜厚の熱酸化膜を形成することで、その膜厚を１０ｎｍと１３ｎｍのように異ならせることができる。
【００１２】
このようなゲート絶縁膜の形成後、ＯＮＯ構造およびゲート絶縁膜の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してワードラインおよび周辺回路のゲート電極１５１を形成する（図１（ｇ））。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み１８０ｎｍのポリシリコン膜とする。
最後に、レジストパターニングとイオン注入により、周辺回路部にソース・ドレイン領域を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール１６１、および配線１６２を形成する（図１（ｈ））。
【００１３】
このような片側１ビットの従来のＳＯＮＯＳ構造のセル・トランジスタは以下のような動作をする。すなわち、ドレイン近傍において、書き込み動作時においてはチャネルホットエレクトロンが、消去動作時においてはバンド間トンネリングによるホットホールが生成するが、これらの電子やホールはゲート絶縁膜中にトラップされる。一方、読み出し動作時には、ソースとドレインを反転させてトラップされた電荷の正負の電荷量の違いによる閾値の違いを検出する。片側１ビットＳＯＮＯＳ構造のセルを高密度に配置するため、アレイには上述の埋め込み型のビットラインが用いられ、このビットラインは、書き込み・消去動作時のドレイン、読み出し動作時のソースを兼ねている。また、埋め込みビットラインを備えるプレーナ型ＳＯＮＯＳ構造のセルでは、上述のＯＮＯ膜によりビットライン拡散層とワードラインとの間の分離がなされる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図２は、埋め込みビットラインを有するＳＯＮＯＳ構造セルの概念的な平面図（図２（ａ））および図２（ａ）のＡ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´およびＤ−Ｄ´に沿う各断面図（図２（ｂ））である。図中、符号２０１はワードラインＷＬ、符号２０２はビットラインＢＬ、符号２０３はビットライン・コンタクト、そして符号２０４はゲート絶縁膜である。このＳＯＮＯＳ構造セルはＮＯＲ型セルでありながら、通常は複数のワードライン（ＷＬ：２０１）毎に１つのビットライン・コンタクト２０３が配置されている。これは、ビットライン（拡散層）２０２がゲート絶縁膜２０４を介してワードライン２０１下に形成されていることによるメリットである。
【００１５】
しかしながら、セルの微細化に伴ってビットライン拡散層２０２の幅は狭くなり、また短チャネル化を防止のために注入イオンのドーズ量を低くする必要性があることから、ビットライン拡散層２０２の抵抗が高くなり、結果としてコンタクトの数を増やさなければならなくなる。これは、ビットライン拡散層２０２の抵抗が高くなると、動作時（例えば、プログラム時）にビットラインを流れる電流による電圧効果の影響により、ビットライン・コンタクト２０３のすぐ横に位置しているワードライン２０１とビットライン・コンタクト２０３から離れて設けられているワードライン２０１のそれぞれに接続されているセルへの実効的な印加電圧が異なるために、各セル間においてビットライン・コンタクト２０３からの距離に依存した特性差を生じてしまうためである。
【００１６】
したがって、セルの微細化を進める上では、例えば、１６ワードライン毎にビットライン・コンタクト２０３を設けるレイアウトから、８ワードライン毎にビットライン・コンタクト２０３を設けるレイアウトへと変更することが必要となる。しかしながら、このようなレイアウトでは、埋め込みビットラインＳＯＮＯＳ構造セルの利点であるところの小さなセル面積という技術的特長を損なうこととなってしまう。このような問題を解決するためには、ビットライン拡散層２０２の基板面上での平面的な表面積を大きくせずにビットライン拡散層２０２の抵抗を低くするという選択があり得る。
【００１７】
本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、ビットライン拡散層をシャロートレンチの中に形成し、セル面積を増大させることなく安定した電気的特性が得られる構成の埋め込みビットラインＳＯＮＯＳ構造セルを提供することにある。
【００１８】
また、本発明の他の目的は、埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供することにある。
【００１９】
特に、埋め込みビットライン型ＳＯＮＯＳ式メモリに対しては、ビットラインの不純物の拡散による横方向の拡がりを抑制し、ビットライン抵抗を小さくすることが可能な技術の提供を目的とする。
【課題を解決するための手段】
【００２０】
本発明は、かかる課題を解決するために、本発明の半導体装置は、埋め込みビットライン構造を有し、ビットラインが内部に埋め込まれた溝の内面に導電層を備えている構成である。好ましくは、前記導電層は、不純物拡散層である。また、好ましくは、前記不純物拡散層は、イオン注入により形成されたものである。また、前記溝は、基板主面に設けられたトレンチ溝とすることができる。好ましくは、前記溝の側壁に形成された不純物拡散層中の不純物濃度は、該溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である。さらに好ましくは、前記溝の側壁に形成された不純物拡散層表面に絶縁膜が設けられている。また、前記溝の内面には、底面の不純物拡散層表面上に形成された高融点金属のシリサイド膜が設けられている。前記高融点金属は、例えば、ＴｉまたはＣｏである。
【００２１】
本発明の第１の半導体装置の製造方法は、半導体基板の主面上に素子分離により埋め込みビットライン形成領域を画定する第１のステップと、前記画定された埋め込みビットライン形成領域に溝を形成する第２のステップと、前記溝の内面に導電層を形成する第３のステップと、前記溝内に導電体膜を埋め込む第４のステップと、を備えている構成である。好ましくは、前記第２のステップにより形成される溝は、エッチングにより形成されたトレンチ溝である。また、好ましくは、前記第３のステップにより形成される導電層は、イオン注入により形成された不純物拡散層である。
【００２２】
さらに好ましくは、前記第３のステップにおけるイオン注入は、第１および第２のイオン注入工程からなり、第１のイオン注入により前記溝の側壁にイオンを打ち込む第１のサブステップと、前記溝の側壁に形成された不純物拡散層表面に絶縁膜を形成する第２のサブステップと、第２のイオン注入により前記溝の底部にイオンを打ち込む第３のサブステップと、を備えている。前記第３のサブステップに続いて、前記溝底面の不純物拡散層表面上に高融点金属のシリサイド膜を形成する第４のサブステップを備えるようにしてもよい。
【００２３】
好ましくは、第４のステップにおける前記溝内への導電膜の埋め込みは、一様に成膜された導電膜をＣＭＰ処理して前記溝内の導電膜を残存させることにより実行されるものである。また、好ましくは、前記第３のステップは、前記半導体基板の主面に窒化珪素のサイドウォールを予め設ける工程を備え、当該ステップにおいてイオン注入される領域は、前記サイドウォールによりセルフアラインされる。
【００２４】
本発明の第２の半導体装置の製造方法は、半導体基板の主面上に、コラム方向に延在する電極を形成する第１のステップと、前記電極の側壁に窒化珪素のサイドウォールを形成する第２のステップと、前記窒化珪素のサイドウォールをマスクとしてイオン注入しビットラインをセルフアライン形成する第３のステップと、前記半導体基板上にロウ方向に延在するワードラインを形成する第４のステップと、前記ワードラインが設けられていない領域の前記コラム方向に延在する電極の一部を除去して複数の電極に分離する第５のステップと、を備えている構成である。好ましくは、前記半導体基板の主面には酸化膜−窒化膜−酸化膜の積層膜（ＯＮＯ膜）が予め設けられており、前記第１のステップは、前記電極で被覆されていない領域の前記ＯＮＯ膜のうちの少なくとも窒化膜を除去する工程を備えている。
【００２５】
また、好ましくは、前記第２のステップは、前記電極の側壁下端部の前記半導体基板表面近傍領域にイオン注入してコアポケットを形成する工程を備えている。また、好ましくは、前記第３のステップにおけるイオン注入は、前記電極下端部から所定の間隔だけ離隔したオフセット領域に実行されるものである。さらに好ましくは、前記第３のステップは、少なくとも前記ビットラインの露出表面をシリサイド化するサブステップを備えている。
【発明の効果】
【００２６】
本発明によれば、導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとすることができるので、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。
【００２７】
また、本発明によれば、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成することとしたので、メモリセルの微細化が可能となる。
【００２８】
さらに、トレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフアライン形成した埋込みビットライン構造のＳＯＮＯＳ構造とすれば、セル面積を増大させることなく安定した電気的特性を得ることと、メモリセルの微細化とを同時に実現することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｈ）は埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための従来の作製プロセスを説明するための図である。
【図２】埋め込みビットラインを有するＳＯＮＯＳ構造セルの概念的な平面図（ａ）および図（ａ）のＡ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´およびＤ−Ｄ´に沿う各断面図（ｂ）である。
【図３】（ａ）〜（ｈ）は本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための本実施例の作製プロセスを説明するための図である。
【図４】（ａ）〜（ｅ）は本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための第２の作製プロセスを説明するための図である。
【図５】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、単一のダイ領域の上面概略図である。
【図６】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）はダイのコア部から周辺回路部に至る断面の概略図、図（ｂ）は図（ａ）に続きＯＮＯ膜を形成した後の断面概略図、図（ｃ）は図（ｂ）に続く工程後の該当部の断面概略図、図（ｄ）は図（ａ）に続く工程後の該当部の断面概略図である。
【図７】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図６（ｄ）の状態のダイの上面概略図である。
【図８】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）は図６（ｄ）に続く工程後の該当部の断面概略図、図（ｂ）はコアポケットへのイオン注入角度を０度とした場合の図６（ｄ）に続く工程後の該当部の断面概略図、図（ｃ）は図（ｂ）に続いて２回目のイオン注入を実行してビットラインＢＬを形成した後の該当部の断面概略図、図（ｄ）は図（ａ）に続く工程後の該当部の断面概略図である。
【図９】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図８（ａ）に続く工程後のダイの上面概略図である。
【図１０】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）は図８（ｄ）に続くサリサイド工程後の該当部の断面概略図、図（ｂ）は図（ａ）に続く工程後の該当部の断面概略図、図（ｃ）は図（ｂ）に続く工程後の該当部の断面概略図、図（ｄ）は図（ｃ）に続く工程後の該当部の断面概略図、図（ｅ）は図（ｄ）に続く工程後の該当部の断面概略図である。
【図１１】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）および図（ｂ）は、図１０（ｅ）に続く工程後における、ワードラインおよびこの上の周辺配線に該当する部分およびワードラインおよびワードライン上にない部分の周辺配線に該当する部分の断面概略図である。
【図１２】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図１１（ａ）および図１１（ｂ）に示した周辺配線を有するダイの上面概略図である。
【図１３】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）および図（ｂ）は各々、図１１（ａ）および図１１（ｂ）に続く工程後における該当部の断面概略図である。
【図１４】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）および図（ｂ）は各々、図１３（ａ）および図１３（ｂ）に続く工程後における該当部の断面概略図である。
【図１５】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、ダイの上面概略図である。
【図１６】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、コア部に設けられているコンタクト孔に位置ずれがある状態を示す図である。
【図１７】実施例３におけるセルの作製プロセスにおいて図１０（ａ）で説明した工程に対応するものである。
【図１８】（ａ）〜（ｅ）は、図１７に示した構造を形成するためのプロセスを説明する図である。
【発明を実施するための形態】
【００３０】
以下に図面を参照して、本発明の実施の形態について説明する。
【実施例１】
【００３１】
図３は、本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための本実施例の作製プロセスを説明するための図で、図中３００は半導体基板、３０１は窒化膜などの絶縁膜、３０２および３０３はウェル領域、３０４はビットライン形成用マスク、３０５はビットライン形成用シャロートレンチ溝、３１０は素子分離用トレンチ溝、３１１は素子分離用絶縁膜、３２１はトンネル絶縁膜、３２２はストレージ用窒化膜、３２３はＯＮＯ構造の上部酸化膜、３２４はトレンチ溝内ビットライン拡散層、３２０はビットライントレンチ内に埋め込まれた導電体膜、３３１および３３２はゲート酸化膜、３５１はゲート電極、３６１はコンタクトホール、そして３６２は配線である。
【００３２】
図３（ａ）を参照すると、半導体基板３００の主面に絶縁膜３０１を形成し、この絶縁膜３０１上に、フォトリソグラフィ技術とエッチング技術とによりレジストパターンを形成して素子分離用トレンチ溝３１０を設け、半導体基板３００の主面上に埋め込み用絶縁膜を成長させ、ＣＭＰ法によって絶縁膜３０１が露出するまで研磨し、素子分離用トレンチ３１０の内部のみに上記埋め込み用絶縁膜を残して素子分離用絶縁膜３１１とする。
【００３３】
例えば、半導体基板３００をｐ型半導体基板とし、絶縁膜３０１としてＳｉ３Ｎ４膜を１００ｎｍ成長させ、レジスト塗布してこれをパターニングし、得られたレジストパターンを素子分離形成用のマスクとして所定箇所のＳｉ３Ｎ４膜と半導体基板をエッチングして深さが３５０ｎｍ程度の素子分離用トレンチ３１０を形成する。そして、埋め込み用絶縁膜として例えば５５０ｎｍの膜厚のＨＤＰ（高密度プラズマ）酸化膜を成長させ、ＣＭＰ法により素子分離用トレンチ３１０内にのみＨＤＰ酸化膜が残るようにする。なお、絶縁膜３０１としてのＳｉ３Ｎ４膜の除去は燐酸によるエッチングにより実行する。
【００３４】
これに続いて、レジストパターニングにより、ビットライン形成用マスク３０４を形成し、エッチングによりビットライン形成用シャロートレンチ溝３０５を形成する（図３（ｂ））。このエッチングは、ビットライン形成用マスク３０４の開口部からＳｉ３Ｎ４膜をエッチングし、さらに半導体基板３００を例えば１００ｎｍ程度エッチングする。この後ビットライン形成用マスク３０４を除去し、イオン注入によりトレンチ溝内ビットライン拡散層３２４を形成する（図３（ｃ））。このときのイオン注入条件は、例えば、加速電圧を３５ＫｅＶ、砒素のドーズ量を２×１０１５ｃｍ−２とし、トレンチ溝の側面へもイオンが打ち込まれるようにチルト角３０度の２方向注入ないしは４方向注入とする。
【００３５】
膜厚が１００ｎｍの窒化膜を貫通させて下地の半導体基板３００（Ｓｉ基板）に砒素イオンを注入するのに必要な加速エネルギは１１０ＫｅＶ以上であるので、ビットライン用トレンチ溝３０５以外の領域の半導体基板３００に砒素イオンが注入されることはない。すなわち、ビットライン用トレンチ溝３０５内にのみ砒素イオンが注入されることとなる。なお、ビットライン形成用マスク３０４を残したままビットライン用トレンチ溝３０５内にイオン注入するようにすることも可能であるが、この場合のイオン注入は、ビットライン形成用マスク３０４の高さを考慮してイオン注入時のチルト角を設定することとなる。
【００３６】
次に、半導体基板３００の主面全面に導電体膜を成長させ、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内にのみ導電体膜３２０が埋め込まれるようにする（図３（ｄ））。つまり、シャロートレンチ溝３０５の内面に導電体膜３２０を備えた構造である。この導電体膜３２０としては、例えば、１×１０２０ｃｍ−３のリン濃度の膜厚２００ｎｍのポリシリコン膜とし、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内への導電体膜３２０の埋め込みを行う。この後、絶縁膜３０１を除去し、イオン注入により、周辺回路部にウェル領域３０２、３０３を形成する（図３（ｅ））。この工程は、例えば、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される。なお、かかるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ウェル領域３０３をトリプルウェル構造とするようにしてもよい。
【００３７】
さらに、トンネル絶縁膜３２１、ストレージ用窒化膜３２２、および上部酸化膜３２３を順次積層させてＯＮＯ構造を形成し、フォトリソグラフィ技術により、周辺回路部のＯＮＯ構造を除去し、互いに膜厚が異なる周辺回路用ゲート絶縁膜３３１および３３２を熱酸化により形成する（図３（ｆ））。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板３００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜の表面を熱酸化して１０ｎｍの膜厚の上部酸化膜を形成してＯＮＯ構造とする。また、ゲート絶縁膜３３１、３３２は、例えば、先ず９００℃の熱処理により８ｎｍのゲート絶縁膜を形成し、レジストパターニングとＨＦ処理を施した後に、再度９００℃で熱酸化して１０ｎｍの膜厚の熱酸化膜を形成することで、その膜厚を１０ｎｍと１３ｎｍのように異ならせることができる。
【００３８】
このようなゲート絶縁膜の形成後、ＯＮＯ構造およびゲート絶縁膜の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してワードラインおよび周辺回路のゲート電極３５１を形成する（図３（ｇ））。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み１８０ｎｍのポリシリコン膜とする。最後に、レジストパターニングとイオン注入により、周辺回路部にソース・ドレイン領域を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール３６１、および配線３６２を形成する（図３（ｈ））。
【００３９】
このようにして、導電体膜３２０が埋め込まれたシャロートレンチ溝３０５内にビットライン拡散層３２４が設けられたＳＯＮＯＳ構造セルが得られ、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができる。これにより、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。
【実施例２】
【００４０】
本実施例は、埋め込みビットラインの拡散層の抵抗を、実施例１におけるビットライン拡散層の抵抗に比較してさらに低くする場合のセルの作製プロセスに関するものである。
【００４１】
図４は、本実施例の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための作製プロセスを説明するための図で、図中の符号３１２はビットライン形成用シャロートレンチ溝３０５の側壁に設けられた導電性もしくは絶縁性の膜であり、３２５および３２６は第１および第２のビットラインの拡散層である。なお、図３に示したものと同じ要素には同じ符号を付して図示している。
【００４２】
図３（ａ）を用いて説明したのと同様にして素子分離用トレンチ３１０の内部に素子分離用絶縁膜３１１を形成した後に、レジストパターニングにより、ビットライン形成用マスク３０４を形成し、エッチングによりビットライン形成用シャロートレンチ溝３０５を形成する（図４（ａ））。このエッチングは、ビットライン形成用マスク３０４の開口部からＳｉ３Ｎ４膜をエッチングし、さらに半導体基板３００を例えば１００ｎｍ程度エッチングする。
【００４３】
この後ビットライン形成用マスク３０４を除去し、イオン注入（Ｉ２１）により第１のトレンチ溝内ビットライン拡散層３２５を形成する（図４（ｂ））。このときのイオン注入条件は、後述する第２のトレンチ溝内ビットライン拡散層形成のためのイオン注入よりも少ない注入量とされ、例えば、加速電圧を２０ＫｅＶ、砒素のドーズ量を５×１０１４ｃｍ−２とし、トレンチ溝の側面へもイオンが打ち込まれるようにチルト角３０度の２方向注入ないしは４方向注入とする。
【００４４】
次に、導電膜もしくは絶縁膜を半導体基板３００の主面全面に成膜し、ビットライン形成用シャロートレンチ溝３０５の側面にのみ当該膜３１２が残るように異方性エッチングを施す（図４（ｃ））。この工程は、トランジスタの側壁にサイドウォールを形成するのと同様の要領で実行することができる。具体的には、例えば膜厚が５０ｎｍの酸化膜を成長させ、これを異方性エッチングしてシャロートレンチ溝３０５の側面にのみ当該膜３１２を残す。なお、この膜３１２を導電膜であるポリシリコン膜としてもよい。この絶縁膜３１２は保護膜として作用する。
【００４５】
さらに、絶縁膜３０１および膜３１２をマスクとして、２回目のイオン注入（Ｉ２２）を施し、シャロートレンチ溝３０５の底部に第２のトレンチ溝内ビットライン拡散層３２６を形成する（図４（ｄ））。このときのイオン注入条件は、既に述べたように、第１のトレンチ溝内ビットライン拡散層形成のためのイオン注入よりも高い注入量とされ、例えば、加速電圧を３５ＫｅＶ、砒素のドーズ量を２×１０１５ｃｍ−２とし、トレンチ溝の底部のみにイオン注入されるようにチルト角を０度とする。なお、所望により、トレンチ溝の側面へもイオンが打ち込まれるチルト角として２方向注入ないしは４方向注入としてもよい。
【００４６】
なお、図示はしないが、図４（ｄ）の工程に続いて、トレンチ溝内ビットライン拡散層３２６の上部に、高融点金属（例えば、ＴｉやＣｏなど）によるシリサイド膜を形成しておくようにしてもよい。図４（ｄ）に示されているように、Ｓｉ表面が露出しているのはトレンチ溝内ビットライン拡散層３２６のみであるから、公知のシリサイド膜形成法により、このトレンチ溝内ビットライン拡散層３２６の上部にのみシリサイド膜を形成することは容易である。シリサイドの形成条件としては、例えば、先ず高融点金属を成長させ、Ｓｉ面に接している高融点金属のみを熱処理によりシリサイド化する。そして、シリサイド化しなかった高融点金属はウェット処理により除去し、シリサイド化した高融点金属に再度の熱処理を施して低抵抗化する。
【００４７】
次に、半導体基板３００の主面全面に導電体膜を成長させ、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内にのみ導電体膜３２０が埋め込まれるようにする（図４（ｅ））。この導電体膜３２０としては、例えば、１×１０２０ｃｍ−３のリン濃度の膜厚２００ｎｍのポリシリコン膜とし、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内への導電体膜３２０の埋め込みを行う。
【００４８】
この後、図３（ｅ）を用いて説明したように、絶縁膜３０１を除去し、イオン注入により、周辺回路部にウェル領域３０２、３０３を形成する。この工程においても、例えば、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される。なお、かかるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ウェル領域３０３をトリプルウェル構造とするようにしてもよい。
【００４９】
さらに、図３（ｆ）同様に、トンネル絶縁膜３２１、ストレージ用窒化膜３２２、および上部酸化膜３２３を順次積層させてＯＮＯ構造を形成し、フォトリソグラフィ技術により、周辺回路部のＯＮＯ構造を除去し、互いに膜厚が異なる周辺回路用ゲート絶縁膜３３１および３３２を熱酸化により形成する。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板３００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜の表面を熱酸化して１０ｎｍの膜厚の上部酸化膜を形成してＯＮＯ構造とする。また、ゲート絶縁膜３３１、３３２は、例えば、先ず９００℃の熱処理により８ｎｍのゲート絶縁膜を形成し、レジストパターニングとＨＦ処理を施した後に、再度９００℃で熱酸化して１０ｎｍの膜厚の熱酸化膜を形成することで、その膜厚を１０ｎｍと１３ｎｍのように異ならせることができる。
【００５０】
このようなゲート絶縁膜の形成後、ＯＮＯ構造およびゲート絶縁膜の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してワードラインおよび周辺回路のゲート電極３５１を形成する。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み１８０ｎｍのポリシリコン膜とする。最後に、レジストパターニングとイオン注入により、周辺回路部にソース・ドレイン領域を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール３６１、および配線３６２を形成する。
【００５１】
このようにして、導電体膜３２０が埋め込まれたシャロートレンチ溝３０５内に第１および第２のビットライン拡散層３２５および３２６が設けられたＳＯＮＯＳ構造セルが得られる。このセルのビットライン拡散層は第１のビットライン拡散層３２５と第２のビットライン拡散層３２６とで構成され、実施例１のセルよりもさらにビットライン拡散層の抵抗を低くすることができる。これにより、セル面積を増大させることなくさらに安定した電気的特性の半導体記憶装置が得られる。
【実施例３】
【００５２】
本実施例は、コア部に設けられたゲート電極（下部）の側壁に形成されたＳｉ３Ｎ４のサイドウォールを用いてイオン注入を行い、これによりビットラインをセルフアラインで形成した本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成する例である。詳細は後述するが、Ｓｉ３Ｎ４のサイドウォールを用いてイオン注入することで狭い領域にイオンを打ち込むことができ、細い線幅でビットラインを形成することが可能となる。また、サイドウォールとしてＳｉ３Ｎ４を用いることとしているために、ビットラインへのセルフアライン・コンタクトが可能となる。
【００５３】
図５〜１４は、本実施例の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図である。
【００５４】
図５は単一のダイ領域の上面概略図で、１つのダイ領域５００はコア部５０１と周辺回路部５０２とを含む。コア部５０１の外周部には、素子分離境界５０３、第１のコアウェル境界５０４、および第２のコアウェル境界５０５が設けられている。また、周辺回路部５０２の一部には、第１の周辺ウェル境界５０６および第２の周辺ウェル境界５０７で区画された領域内に、素子分離境界５０８ａ、５０８ｂ、および５０８ｃで画定された領域が設けられている。なお、後述するように、コア部５０１にはメモリセルトランジスタのアレイが形成され、周辺回路部５０２には周辺トランジスタおよびその他の素子が多数形成されることになる。
【００５５】
図６（ａ）は、ダイのコア部から周辺回路部に至る断面の概略図である。半導体基板５０中には第１および第２のウェルが形成されており、後に活性領域となる領域の半導体基板５０表面は犠牲膜５３により被覆されている。また、活性領域を区分けするための素子分離領域にはシャロートレンチ５４が形成されている。なお、埋め込みビットライン型ＳＯＮＯＳ式メモリにおいては、その特徴としてコア部５０１内部に素子分離領域を設けることは必須ではない。従って、この図に示したウェル構造は、埋め込みビットライン型ＳＯＮＯＳ式メモリに関して必ずしも必須のものというわけではない。具体的な作製プロセスは、半導体基板５０としてシリコン基板を、犠牲膜５３として熱酸化により形成されるシリコン酸化膜を、素子分離構造として公知の方法により形成されるシャロートレンチ５４を、ウェル５１、５２としてパターニングされたフォトレジストをマスクとして使用してその開口部から所定領域に所定深さでイオン注入法により注入されたボロンおよびリンおよび砒素を用いる。
【００５６】
図６（ｂ）は、図６（ａ）に続きＯＮＯ膜を形成した後の断面概略図である。コア部５０１には半導体基板５０の主面側から、トンネル膜５２１、ストレージ膜５２２、およびトップ膜５２３が順次積層されており、周辺回路部５０２に設けられた活性領域には厚いゲート絶縁膜５３１と薄いゲート絶縁膜５３２が形成されている。なお、活性領域の半導体基板５０中には、それぞれ閾値調整用の不純物注入Ｉ２ａ〜Ｉ２ｄがなされている。具体的な作製プロセスは、図６（ａ）の状態から、閾値調整としてボロン、リン、または砒素などの不純物を打ち込み、トンネル膜５２１として犠牲膜５３としてのシリコン酸化膜をフッ酸（ＨＦ）で半導体基板５０の主面全面から剥離した後に熱酸化法により形成されるシリコン酸化膜を形成する。また、ストレージ膜５２２としては半導体基板５０上のウェーハ全面に熱ＣＶＤ法により堆積されるシリコン窒化膜を、トップ膜５２３としてはストレージ膜５２２である窒化膜の表面を熱酸化して形成されたシリコン酸化膜または当該窒化膜上に熱ＣＶＤ法で堆積されたシリコン酸化膜を用いる。
【００５７】
厚いゲート絶縁膜５３１は、２度の熱酸化を行ういわゆる「ダブルゲートプロセス」の結果として膜厚が厚くなるもので、フォトレジストをパターニングしてコア部５０１を覆い、ドライエッチングにより周辺回路部５０２に形成されているトップ膜５２３とストレージ膜５２２とを除去し、さらにフッ酸により周辺回路部５０２のトンネル膜５２１を除去し、シリコン酸化膜（熱酸化膜）を形成する。
【００５８】
また、薄いゲート絶縁膜５３２としては、厚いゲート絶縁膜５３１を形成した後にレジストをパターニングし、所定の位置を開口してこの開口部からフッ酸によるエッチングを施して、その領域に熱酸化法により形成されたシリコン酸化膜を用いる。なお、トンネル膜（ＳｉＯ２）５２１とストレージ膜（Ｓｉ３Ｎ４）５２２とトップ膜（ＳｉＯ２）５２３の積層膜がＯＮＯ膜となる。
【００５９】
図６（ｃ）は、図６（ｂ）に続く工程後の該当部の断面概略図である。コア部５０１には、上記ＯＮＯ膜の上にゲート電極膜５５とキャップ膜５６とが積層されて形成されており、周辺回路部５０２にはゲート電極膜５５のみが形成されている。詳細は後述するが、このようにしておくと、コア部５０１のワードラインと周辺回路部５０２のプラグと配線とを同時に形成することができるようになる。具体的な作製プロセスは、ゲート電極膜５５としては、熱ＣＶＤ法により形成されたドープト（またはアンドープト）・アモルファスシリコンまたはドープト（またはアンドープト）・ポリシリコンを用いる。キャップ膜５６としては、熱ＣＶＤ法またはプラズマＣＶＤ法により堆積されるシリコン窒化膜を用い、さらにパターニングしたレジストをマスクとして用いたドライエッチングにより周辺回路部５０２のキャップ膜５６だけを除去する。
【００６０】
図６（ｄ）は、図６（ａ）に続く工程後の該当部の断面概略図である。コア部５０１ではゲート電極５５１の下部となる部分５５１ａが、周辺回路部５０２ではゲート電極５５１および低濃度ドープドレイン（ＬＤＤ）５７が形成されている。
【００６１】
図７は、図６（ｄ）の状態のダイの上面概略図である。ここで注意すべき点は、この時点でコア部５０１に残っているゲート電極下部５５１ａは、最終的な半導体装置においてすべてが残るわけではないことである。すなわち、この段階ではゲート電極下部５５１ａはビットライン方向（コラム方向）に伸びた複数のストライプ状に形成されており、後述の工程でワードライン方向（ロウ方向）に複数に分離される。
【００６２】
図８（ａ）は、図６（ｄ）に続く工程後の該当部の断面概略図である。コア部５０１のゲート電極下部５５１ａが設けられていない部分のＯＮＯ膜のトップ膜５２３とストレージ膜５２２とが除去されている。これにより、ストレージ膜５２２が後述するビットラインの上に重ならない構造とすることができ、書き換え耐性の向上が期待できる。また、コア部５０１には、所定のチルト角でイオン注入を行うことによりコアポケット５８が形成されている（ポケット構造）。これにより、ビットライン間隔が狭くなると生じ易くなる短チャンネル効果を抑制することができる。従来方法のようにビットラインをレジストマスクによりイオン注入して形成する場合には、最小線幅が１３０ｎｍを下回るとビットライン形成が困難になり、とりわけ最小線幅が９０ｎｍを下回る場合にはその形成は極めて困難となる。これに対して、上述した本発明の方法では、ゲート電極下部５５１ａをマスクとしてコアポケット５８を形成するため、レジストマスクを用いる従来方法に比較してビットラインの微細化が可能となる。
【００６３】
図８（ｂ）は、コアポケット５８へのイオン注入角度を０度とした場合の図６（ｄ）に続く工程後の該当部の断面概略図である。図８（ａ）では、所定のチルト角でイオン注入してゲート電極下部５５１ａの下端領域にコアポケット５８を形成したが、この図では、イオン注入角度を０度としてゲート電極下部５５１ａ相互間の半導体基板５０主面領域にコアポケット５８を形成している。また、図８（ｃ）は、図８（ｂ）に続いて２回目のイオン注入を実行してビットラインＢＬを形成した後の該当部の断面概略図である。
【００６４】
図６（ｄ）、図８（ａ）、図８（ｂ）、および図８（ｃ）に示した各構造は、具体的には、レジストをパターニングしてキャップ膜５６およびゲート電極膜５５をドライエッチングして上記のコア部５０１のゲート電極下部５５１ａおよび周辺回路部５０２のゲート電極５５１の構造を実現できる。また、ＬＤＤ５７は、所定部分を開口させたレジストおよび周辺回路部５０２のゲート電極５５１自体をマスクとして用いてイオン注入することにより形成できる。さらに、コア部５０１のコアポケット５８およびビットラインＢＬは、コア部５０１を開口したレジストとコア部５０１のゲート電極下部５５１ａをマスクとして用いてイオン注入することにより形成できる。
【００６５】
図８（ｃ）に示した時点でビットライン注入を行うと、周辺回路部５０２のゲート電極５５１の側壁およびコア部５０１のゲート電極下部５５１ａの側壁の酸化、周辺回路部５０２のＬＤＤ５７の不純物活性化、ならびにコア部５０１のコアポケット５８の不純物活性化の後にビットライン注入することができるので、従来の方法で形成されるビットラインに比較して不純物拡散が抑制されて、微細化に有利である。
【００６６】
図８（ｄ）および図９は、図８（ａ）に続く工程後の該当部の断面概略図およびダイの上面概略図である。コア部５０１のゲート電極下部５５１ａおよび周辺回路部５０２のゲート電極５５１にはサイドウォール５９が、ゲート電極５５１およびサイドウォール５９に被覆されずに露出している活性領域には、コア部５０１のビットラインＢＬと周辺回路部５０２のソース・ドレインＳ／Ｄが形成されている。具体的な作製プロセスとしては、サイドウォール５９は熱ＣＶＤ法によりウェーハ全面に形成されたシリコン窒化膜を非等方的にエッチバックすることにより形成される。また、ビットラインＢＬはコア部５０１にのみ開口部を有するレジストマスクとコア部５０１のゲート電極下部５５１ａおよびこのゲート電極下部５５１ａ側壁のサイドウォール５９をマスクとして砒素を注入することにより形成される。そして、周辺回路部５０２のソース・ドレインＳ／Ｄは周辺回路部５０２にのみ開口部を有するレジストマスクとゲート電極５５１およびこのゲート電極５５１側壁のサイドウォール５９をマスクとして砒素またはリンあるいはボロンの不純物を注入することにより形成することができる。
【００６７】
図８（ｄ）に図示したように、サイドウォール５９をマスクとしてビットラインＢＬを形成すると、リソグラフィの限界を超えた細さの領域にビットライン注入することが可能となるため、ビットラインの微細化に有利である。また、後続の工程を経た後でも、熱バジェットを一定値よりも小さくすることで、ゲート電極下部５５１ａとビットラインＢＬとの接合間にオフセット（ＯＳ）をもたせたり、あるいはこの接合位置とゲート電極下部５５１ａのエッジの横方向の位置とを一致させることができる。これにより、プログラム時に注入される負の電荷と消去時に注入される正の電荷の位置ずれを抑えることができ、書き換え耐性が向上する。
【００６８】
図１０（ａ）は、図８（ｄ）に続くサリサイド工程後の該当部の断面概略図である。コア部５０１に形成されたビットラインＢＬの表面、周辺回路部５０２に形成されたソース・ドレインＳ／Ｄの露出部表面、コア部５０１のゲート電極下部５５１ａ側壁のサイドウォール５９およびキャップ膜５６で被覆されずに露出しているゲート電極下部５５１ａ側壁面、周辺回路部５０２のゲート電極５５１側壁のサイドウォール５９で被覆されずに露出している側壁面と上面、がシリサイド化（図中に波線で示した部分）されている。この工程には、コバルトを用いた従来のサリサイドプロセスを適用可能である。なお、図１０（ａ）に見られるコア部５０１のゲート電極下部５５１ａ側壁のサイドウォール５９およびキャップ膜５６で被覆されずに露出している表面のシリサイドは、プロセス上不可避的に形成されるものであって技術上の特別な役割を果たすわけではない。
【００６９】
図１０（ｂ）は、図１０（ａ）に続く工程後の該当部の断面概略図である。コア部５０１のゲート間および周辺回路部５０２のウェーハ主面上にギャップフィル膜５６０が形成されて表面が平坦化されている。具体的な作製プロセスとしては、ギャップフィル膜５６０として、ＢＰＳＧやＴＥＯＳあるいはＨＤＰなどのＣＶＤ法によるシリコン酸化膜を堆積し、ＣＭＰ法でコア部５０１に設けられているゲート上のキャップ膜５６をパッド膜としてポリッシュすることにより上記の構造を実現できる。
【００７０】
図１０（ｃ）は、図１０（ｂ）に続く工程後の該当部の断面概略図である。コア部５０１に設けられたゲート電極下部５５１ａ上面のキャップ膜５６が除去されてゲート電極下部５５１ａの表面が露出している。なお、周辺回路部５０２のゲート電極５５１上のキャップ膜５６は図Ｄに示した段階で既に取り除かれている。具体的には、燐酸ボイル法によりキャップ膜５６としての窒化膜をウェットエッチすることでゲート電極下部５５１ａ上面のキャップ膜５６を除去する。
【００７１】
図１０（ｄ）は、図１０（ｃ）に続く工程後の該当部の断面概略図である。必要に応じて、周辺回路部５０２にコンタクト孔５６３が開口されている。なお、この図ではソース・ドレインＳ／Ｄ上へのコンタクト孔５６３のみが図示されているが、当然のことながらゲート電極から直接延びているポリシリコン上へもコンタクトが開口されることになる。
具体的には、レジストをマスクとしてドライエッチングすることにより上記の構造を実現できる。
【００７２】
図１０（ｅ）は、図１０（ｄ）に続く工程後の該当部の断面概略図である。ウェーハの全面に、配線材５６４とその上のキャップ膜５６５が堆積されている。このとき、コア部５０１のゲート電極下部５５１ａの上方および周辺回路部５０２のコンタクト孔５６３の内部へ配線材５６４が埋め込まれることになる。具体的には、配線材５６４としてＣＶＤ法によりタングステンまたはタングステンシリサイドを堆積し、キャップ膜５６５としてＣＶＤ法によりシリコン窒化膜を堆積する。
【００７３】
図１１（ａ）および図１１（ｂ）は、図１０（ｅ）に続く工程後における、ワードラインおよびこの上の周辺配線に該当する部分およびワードラインおよびワードライン上にない部分の周辺配線に該当する部分の断面概略図である。
【００７４】
また、図１２は、図１１（ａ）および図１１（ｂ）に示した周辺配線を有するダイの上面概略図である。コア部５０１に着目すると、図１１（ａ）に示すように、キャップ膜５６５と配線材５６４とからなるワードラインＷＬが、ビットラインＢＬと垂直方向（ロウ方向）に形成されている。また、図１１（ｂ）に示すように、隣接するワードラインＷＬ相互の間のゲート電極材は取り去られて空隙が形成されている。このとき、空隙の底のＯＮＯ膜のうち、特にストレージ膜５２２が残るような構造にしておくと、例えコア部５０１へのコンタクト位置ずれが生じたとしても、シリコン酸化膜とシリコン窒化膜サイドウォールおよびビットライン外のＯＮＯ膜中のストレージ膜をエッチストップ膜として用いることができるためにコアプラグとビットラインＢＬ外とのショートが起こらず、デバイス特性上問題を生じないようにすることができる。
【００７５】
また、図１２を参照すると分かるように、周辺回路部５０２では、コンタクト孔５６３に配線材５６４が埋め込まれて周辺プラグ５６６が形成され、配線材５６４のパターニングによって周辺配線５６７が形成されている。具体的には、レジストを適当にパターニングしてドライエッチングすることによりコア部５０１のワードラインＷＬと周辺回路部の配線５６７が形成される。このとき、キャップ膜５６５および配線材５６４およびゲート電極材が選択的にエッチングされる。
【００７６】
図１３（ａ）および図１３（ｂ）は各々、図１１（ａ）および図１１（ｂ）に続く工程後における該当部の断面概略図であり、何れにおいても、ウェーハ全面にギャップフィル膜５６８が堆積されて表面が平坦化されている。具体的には、ギャップフィル膜５６８として、ＢＰＳＧやＴＥＯＳあるいはＨＤＰなどのＣＶＤ法によるシリコン酸化膜を堆積し、ＣＭＰ法でポリッシュすることにより上記の構造を実現できる。
【００７７】
図１４（ａ）および図１４（ｂ）は各々、図１３（ａ）および図１３（ｂ）に続く工程後における該当部の断面概略図であり、図１５はこの状態のダイの上面概略図である。これらの図に示されているように、コア部５０１のコアプラグ５６９とコア配線５７０、および周辺回路部５０２の２層目の周辺配線５７１が形成されている。
【００７８】
このとき、図１６に図示されているように、コア部５０１に設けられているコンタクト孔に位置ずれがあっても、シリコン酸化膜とシリコン窒化膜サイドウォールおよびビットライン外のＯＮＯ膜中のストレージ膜をエッチストップ膜として用いることができ、コアプラグとビットラインＢＬ外とのショートが起こらない。なお、このような構造は極めて一般的な方法で実現できる。最後に、広く一般的に用いられている方法で所定の配線と層間絶縁膜とを形成し、半導体装置として完成させる。
【００７９】
これまでは埋め込みビットライン型ＳＯＮＯＳ構造のメモリセルを例にＳｉ３Ｎ４のサイドウォールを用いたイオン注入によりビットラインを形成する本発明の手法について説明してきたが、かかるビットライン形成は埋め込みビットライン型フローティングゲート式メモリについても適用可能である。
【００８０】
上述した手法によれば、コンタクト孔の形成位置がサイドウォールの外に位置ずれした場合はＯＮＯ膜のうちの窒化膜をエッチストップ膜として使うことによりサイドウォール開口部のみにコンタクトさせることができる。したがって、埋め込みビットライン型ＳＯＮＯＳ式メモリに対しては、コンタクトの位置ずれに対する余裕を増やすことができる。
また、少なくともＯＮＯ膜形成および周辺回路のゲート絶縁膜形成およびゲート電極の側壁酸化と、さらに場合によってはサイドウォール堆積および少なくとも周辺部ＬＤＤおよびソース・ドレインの注入イオン活性化とをビットラインの不純物注入前に行うことができ、従来の方法に比べてビットラインの不純物の拡散による横方向の拡がりが抑制されるとともに、上述のシリサイド化によりビットライン抵抗を小さくできる。さらに、ＯＮＯ膜のチャネル方向端とビットラインの接合を合わせる（またはオフセットをもたせる）ことで、消去位置を限定することができ、書き込み位置と消去位置の不均衡を防ぐことができる。
【実施例４】
【００８１】
本実施例では、実施例１および２で説明したトレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、実施例３で説明したＳｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフアライン形成した埋込みビットライン構造のＳＯＮＯＳ構造について説明する。
【００８２】
図１７は、実施例３におけるセルの作製プロセスにおいて図１０（ａ）で説明した工程に対応するものである。すなわち、本実施例では、図８（ａ）の工程に続いて、図８（ｄ）で図示したビットラインＢＬを形成することに替えて、実施例１および実施例２で説明したのと同様に、コアポケット５８間にトレンチ溝を形成してこの溝内面にビットライン注入層３２４を形成したうえで、例えばポリシリコンなどの導電体膜３２０を当該溝内に埋め込んでいる。ここで、図中、符号６０は埋め込み用ビットライン・サイドウォールであり、符号６１はビットライン溝内に埋め込まれたポリシリコンである。なお、本実施例におけるセルの作製プロセスは、このビットライン形成の工程以外は実施例３と基本的に同じであるので、以下においてはこのビットライン形成工程のみを説明することとし、他の工程の説明は省略するものとする。
【００８３】
図１８は、図１７に示した構造を形成するためのプロセスを説明する図である。先ず、図１８（ａ）に示すように、側壁にＳｉ３Ｎ４のサイドウォール５９を有するゲート電極下部５５１ａ相互間にビットライン形成用のビットライン溝（シャロートレンチ溝）３０５を形成するためのエッチングを行い、Ｓｉ３Ｎ４のサイドウォール５９をマスクとしてこの溝３０５の内側壁および底面にビットライン形成のための１回目のイオン注入を行う（図１８（ｂ））。次に、ビットライン溝３２４の側壁面にＳｉＯ２のビットライン・サイドウォール６０を形成する（図１８（ｃ））。なお、このとき、レジストで覆っておくことにより周辺部分はサイドウォール材を全面的に残しておく。
【００８４】
これに続いて、ＳｉＯ２のビットライン・サイドウォール６０をマスクとしてビットライン溝３２４の底部に２回目のイオン注入を行った後に、ポリシリコン６１を堆積してこれをエッチバックする（図１８（ｄ））。このようなポリシリコンは、コア部のビットラインで最も段差が大きいため、ビットライン溝部にのみ残り、周辺回路部のポリシリコンは全面除去されてしまうことになる。さらに、コア部をレジストで覆い周辺回路部のサイドウォールだけをエッチバックすることにより周辺回路部のゲート電極頂部とソース・ドレイン表面を露出させる。
【００８５】
なお、このとき、ゲート電極下部５５１ａ側壁のサイドウォール５９上部にもサイドウォールが形成されるが、これはビットライン・サイドウォール６０の形成に伴って必然的に形成されるものに過ぎず、特段の意味があるわけではない。
【００８６】
そして、コア部のビットライン溝３０５内に埋め込まれたポリシリコン６１の表面、および、周辺回路部に形成されたソース・ドレインＳ／Ｄの露出部表面ならびにゲート電極５５１側壁のサイドウォール５９で被覆されずに露出している側壁面と上面、がシリサイド化（図中に波線で示した部分）される（図１８（ｅ））。このようにして図１７に示した構造が得られる。
【００８７】
本実施例のように、トレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフアライン形成した埋込みビットライン構造のＳＯＮＯＳ構造とすれば、ビットライン拡散層をシャロートレンチの中に形成してセル面積を増大させることなく安定した電気的特性を得るとともに、メモリセルの微細化とコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造とを同時に実現することが可能となる。
【産業上の利用可能性】
【００８８】
本発明は、ビットライン拡散層をシャロートレンチの中に形成し、セル面積を増大させることなく安定した電気的特性が得られる構成の埋め込みビットラインＳＯＮＯＳ構造セルを提供する。また、本発明は、埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、より詳細には、ゲート絶縁膜中に電荷を蓄積してデータ保持する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、単位面積あたりのビット量を高めて単位ビットあたりのコストを低減させるための技術開発が進められている。
【０００３】
不揮発性メモリとしては、一般に、ＮＯＲ型やＮＡＮＤ型のアレイ形式のフローティングゲート式フラッシュメモリが使用されている。このうち、ＮＯＲ型のアレイ形式のフローティングゲート式フラッシュメモリはランダムアクセスが可能であるという特長を有する反面、各セルごとにビットライン・コンタクトを設けることが必要とされるために高密度化が難しいという問題がある。一方、ＮＡＮＤ型のアレイ形式のフローティングゲート式フラッシュメモリはセルを直列接続させてビットライン・コンタクトの数を少なくすることができるためにセルの高密度配置が可能となる反面、ランダムアクセスができないという問題がある。また、フローティングゲート型のフラッシュメモリは、一般にそのトンネル絶縁膜の薄膜化が容易ではなく、このことがメモリを大容量化する際の技術的な障害となっている。
【０００４】
このような問題に対処するために、フローティングゲート型メモリの閾値を書き込み電荷量により変化させ、これにより１セルに多値データを記憶させるという方法が知られている。これは、通常のフローティングゲート型のフラッシュメモリではフローティングゲートの中に電荷が空間的に一様に蓄えられこの蓄積電荷量を制御することでセル・トランジスタの閾値変化の読み取りがなされるのに対して、ゲート絶縁膜の少なくとも一部を電荷捕獲性の材料で形成しこの部分に捕獲された電荷の量を制御することでセル・トランジスタの閾値の変化を読み取る形式のメモリセルである。具体的には、ゲート電極直下のゲート絶縁膜構造をＯＮ構造もしくはＯＮＯ構造とし、トランジスタのソース・ドレイン近傍のＳｉ３Ｎ４膜に局所的に電荷を蓄積させ、これにより１セル当たり２ビットのデータ記憶を可能とするものである。このような形式のメモリとしては埋め込みビットライン型ＳＯＮＯＳ式などの形式が知られており、蓄積電荷は絶縁膜中に必ずしも空間的に一様には分布せず、むしろ、電荷の注入ムラなどに起因する非一様性を有することとなる。
【０００５】
埋め込みビットライン型ＳＯＮＯＳ式メモリのセル構造と埋め込みビットライン型のフローティングゲート式メモリのセル構造とを比較すると、同じく埋め込みビットライン型のメモリ・セルでありながら、電荷の保持形態の違いに加え、埋め込みビットライン型ＳＯＮＯＳ式メモリのセル構造においてはソースラインとビットラインが全く同じものであるという点で異なっている。なお、埋め込みビットライン型ＳＯＮＯＳ式メモリにおいては、ビットラインは各セルのソースとドレインの役割を果たしているので、以降の説明においては、セルのソースおよびドレインを意味する場合にもビットラインという表現を用いる。
【０００６】
このような埋め込みビットライン型ＳＯＮＯＳ式メモリは、フローティングゲート型のセルに比較して構造がシンプルであり、ランダムアクセス可能であるうえに、そのアレイ構造はコンタクトレスであり、１セルに２ビットの情報を記憶できるために高密度の情報記憶が可能であり（セル面積を約１／２に縮小化可能）、産業上極めて有用なデバイスである。ここで、埋め込みビットライン構造とは、ＳＯＮＯＳ式メモリのビットラインとなるソース・ドレイン拡散層をワードラインの下に形成することにより、ＮＯＲ型メモリでありながら各トランジスタにビットライン・コンタクト窓を設けることを不要としたアレイ構造である。
【０００７】
図１は、埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための従来の作製プロセスを説明するための図で、図中１００は半導体基板、１０１は窒化膜などの絶縁膜、１０２および１０３はウェル領域、１１０は素子分離用トレンチ溝、１１１は素子分離用絶縁膜、１１２は素子分離形成用レジストパターン、１２１はトンネル絶縁膜、１２２はストレージ用窒化膜、１２３はＯＮＯ構造の上部酸化膜、１２４はビットライン拡散層、１３１および１３２はゲート酸化膜、１５１はゲート電極、１６１はコンタクトホール、そして１６２は配線である。ここに示した従来例では、周辺回路の素子分離にシャロー・トレンチ・アイソレーション（ＳＴＩ）を用いている。また、メモリセルアレイ部（コア部）はプレーナ型の構造とされている一方、周辺回路部はＣＭＯＳ構造とされ、コア部と周辺回路部とは異なる構造となっている。
【０００８】
図１（ａ）を参照すると、半導体基板１００の主面に絶縁膜１０１を形成し、この絶縁膜１０１上に、フォトリソグラフィ技術とエッチング技術とによりレジストパターン１１２を形成して、素子分離用トレンチ溝１１０を設ける。例えば、半導体基板１００をｐ型半導体基板とし、絶縁膜１０１としてＳｉ３Ｎ４膜を１００ｎｍ成長させ、レジスト塗布してこれをパターニングし、得られたレジストパターン１１２を素子分離形成用のマスクとして所定箇所のＳｉ３Ｎ４膜と半導体基板をエッチングして深さ３５０ｎｍ程度の素子分離用トレンチ１１０を形成する。
【０００９】
次に、素子分離形成用レジストパターン１１２を除去して半導体基板１００の主面上に埋め込み用絶縁膜を成長させ、ＣＭＰ法によって絶縁膜１０１が露出するまで研磨し、素子分離用トレンチ１１０の内部のみに上記埋め込み用絶縁膜を残して素子分離用絶縁膜１１１とする。この素子分離用絶縁膜１１１の形成後に絶縁膜１０１を除去する（図１（ｂ））。例えば、埋め込み用絶縁膜として５５０ｎｍの膜厚のＨＤＰ（高密度プラズマ）酸化膜を用い、絶縁膜１０１としてのＳｉ３Ｎ４膜の除去は燐酸によるエッチングにより実行する。これに続いて、イオン注入により、周辺回路部にウェル領域１０２、１０３を形成する（図１（ｃ））。この工程は、例えば、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される。なお、かかるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ウェル領域１０３をトリプルウェル構造とするようにしてもよい。
【００１０】
さらに、トンネル絶縁膜１２１、ストレージ用窒化膜１２２、および上部酸化膜１２３を順次積層させてＯＮＯ構造を形成し、この積層膜の所定の箇所にフォトリソグラフィ技術によりビットライン拡散層１２４を形成するための開口部を設ける。そして、これらの開口部からイオン注入してビットライン拡散層１２４を形成する（図１（ｄ））。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板１００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜の表面を熱酸化して１０ｎｍの膜厚の上部酸化膜を形成してＯＮＯ構造とする。また、ビットライン拡散層形成用の開口部から加速電圧５０ＫｅＶでドーズ量１．０×１０１５ｃｍ−２の砒素をイオン注入してビットライン拡散層１２４が形成される。なお、上記ＯＮＯ構造はコア部のみならず周辺回路部にも形成されることとなるが、このＯＮＯ構造は周辺回路部には不要であるため、レジストパターニング技術により周辺回路部のＯＮＯ構造を除去する（図１（ｅ））。
【００１１】
これに続き、熱酸化により、互いに膜厚が異なる周辺回路用ゲート絶縁膜１３１および１３２を形成する（図１（ｆ））。これらのゲート絶縁膜１３１、１３２は、例えば、先ず９００℃の熱処理により８ｎｍのゲート絶縁膜を形成し、レジストパターニングとＨＦ処理を施した後に、再度９００℃で熱酸化して１０ｎｍの膜厚の熱酸化膜を形成することで、その膜厚を１０ｎｍと１３ｎｍのように異ならせることができる。
【００１２】
このようなゲート絶縁膜の形成後、ＯＮＯ構造およびゲート絶縁膜の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してワードラインおよび周辺回路のゲート電極１５１を形成する（図１（ｇ））。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み１８０ｎｍのポリシリコン膜とする。
最後に、レジストパターニングとイオン注入により、周辺回路部にソース・ドレイン領域を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール１６１、および配線１６２を形成する（図１（ｈ））。
【００１３】
このような片側１ビットの従来のＳＯＮＯＳ構造のセル・トランジスタは以下のような動作をする。すなわち、ドレイン近傍において、書き込み動作時においてはチャネルホットエレクトロンが、消去動作時においてはバンド間トンネリングによるホットホールが生成するが、これらの電子やホールはゲート絶縁膜中にトラップされる。一方、読み出し動作時には、ソースとドレインを反転させてトラップされた電荷の正負の電荷量の違いによる閾値の違いを検出する。片側１ビットＳＯＮＯＳ構造のセルを高密度に配置するため、アレイには上述の埋め込み型のビットラインが用いられ、このビットラインは、書き込み・消去動作時のドレイン、読み出し動作時のソースを兼ねている。また、埋め込みビットラインを備えるプレーナ型ＳＯＮＯＳ構造のセルでは、上述のＯＮＯ膜によりビットライン拡散層とワードラインとの間の分離がなされる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図２は、埋め込みビットラインを有するＳＯＮＯＳ構造セルの概念的な平面図（図２（ａ））および図２（ａ）のＡ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´およびＤ−Ｄ´に沿う各断面図（図２（ｂ））である。図中、符号２０１はワードラインＷＬ、符号２０２はビットラインＢＬ、符号２０３はビットライン・コンタクト、そして符号２０４はゲート絶縁膜である。このＳＯＮＯＳ構造セルはＮＯＲ型セルでありながら、通常は複数のワードライン（ＷＬ：２０１）毎に１つのビットライン・コンタクト２０３が配置されている。これは、ビットライン（拡散層）２０２がゲート絶縁膜２０４を介してワードライン２０１下に形成されていることによるメリットである。
【００１５】
しかしながら、セルの微細化に伴ってビットライン拡散層２０２の幅は狭くなり、また短チャネル化を防止のために注入イオンのドーズ量を低くする必要性があることから、ビットライン拡散層２０２の抵抗が高くなり、結果としてコンタクトの数を増やさなければならなくなる。これは、ビットライン拡散層２０２の抵抗が高くなると、動作時（例えば、プログラム時）にビットラインを流れる電流による電圧効果の影響により、ビットライン・コンタクト２０３のすぐ横に位置しているワードライン２０１とビットライン・コンタクト２０３から離れて設けられているワードライン２０１のそれぞれに接続されているセルへの実効的な印加電圧が異なるために、各セル間においてビットライン・コンタクト２０３からの距離に依存した特性差を生じてしまうためである。
【００１６】
したがって、セルの微細化を進める上では、例えば、１６ワードライン毎にビットライン・コンタクト２０３を設けるレイアウトから、８ワードライン毎にビットライン・コンタクト２０３を設けるレイアウトへと変更することが必要となる。しかしながら、このようなレイアウトでは、埋め込みビットラインＳＯＮＯＳ構造セルの利点であるところの小さなセル面積という技術的特長を損なうこととなってしまう。このような問題を解決するためには、ビットライン拡散層２０２の基板面上での平面的な表面積を大きくせずにビットライン拡散層２０２の抵抗を低くするという選択があり得る。
【００１７】
本発明は、かかる問題に鑑みてなされたもので、その目的とするところは、ビットライン拡散層をシャロートレンチの中に形成し、セル面積を増大させることなく安定した電気的特性が得られる構成の埋め込みビットラインＳＯＮＯＳ構造セルを提供することにある。
【００１８】
また、本発明の他の目的は、埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供することにある。
【００１９】
特に、埋め込みビットライン型ＳＯＮＯＳ式メモリに対しては、ビットラインの不純物の拡散による横方向の拡がりを抑制し、ビットライン抵抗を小さくすることが可能な技術の提供を目的とする。
【課題を解決するための手段】
【００２０】
本発明は、かかる課題を解決するために、本発明の半導体装置は、埋め込みビットライン構造を有し、ビットラインが内部に埋め込まれた溝の内面に導電層を備えている構成である。好ましくは、前記導電層は、不純物拡散層である。また、好ましくは、前記不純物拡散層は、イオン注入により形成されたものである。また、前記溝は、基板主面に設けられたトレンチ溝とすることができる。好ましくは、前記溝の側壁に形成された不純物拡散層中の不純物濃度は、該溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である。さらに好ましくは、前記溝の側壁に形成された不純物拡散層表面に絶縁膜が設けられている。また、前記溝の内面には、底面の不純物拡散層表面上に形成された高融点金属のシリサイド膜が設けられている。前記高融点金属は、例えば、ＴｉまたはＣｏである。
【００２１】
本発明の第１の半導体装置の製造方法は、半導体基板の主面上に素子分離により埋め込みビットライン形成領域を画定する第１のステップと、前記画定された埋め込みビットライン形成領域に溝を形成する第２のステップと、前記溝の内面に導電層を形成する第３のステップと、前記溝内に導電体膜を埋め込む第４のステップと、を備えている構成である。好ましくは、前記第２のステップにより形成される溝は、エッチングにより形成されたトレンチ溝である。また、好ましくは、前記第３のステップにより形成される導電層は、イオン注入により形成された不純物拡散層である。
【００２２】
さらに好ましくは、前記第３のステップにおけるイオン注入は、第１および第２のイオン注入工程からなり、第１のイオン注入により前記溝の側壁にイオンを打ち込む第１のサブステップと、前記溝の側壁に形成された不純物拡散層表面に絶縁膜を形成する第２のサブステップと、第２のイオン注入により前記溝の底部にイオンを打ち込む第３のサブステップと、を備えている。前記第３のサブステップに続いて、前記溝底面の不純物拡散層表面上に高融点金属のシリサイド膜を形成する第４のサブステップを備えるようにしてもよい。
【００２３】
好ましくは、第４のステップにおける前記溝内への導電膜の埋め込みは、一様に成膜された導電膜をＣＭＰ処理して前記溝内の導電膜を残存させることにより実行されるものである。また、好ましくは、前記第３のステップは、前記半導体基板の主面に窒化珪素のサイドウォールを予め設ける工程を備え、当該ステップにおいてイオン注入される領域は、前記サイドウォールによりセルフアラインされる。
【００２４】
本発明の第２の半導体装置の製造方法は、半導体基板の主面上に、コラム方向に延在する電極を形成する第１のステップと、前記電極の側壁に窒化珪素のサイドウォールを形成する第２のステップと、前記窒化珪素のサイドウォールをマスクとしてイオン注入しビットラインをセルフアライン形成する第３のステップと、前記半導体基板上にロウ方向に延在するワードラインを形成する第４のステップと、前記ワードラインが設けられていない領域の前記コラム方向に延在する電極の一部を除去して複数の電極に分離する第５のステップと、を備えている構成である。好ましくは、前記半導体基板の主面には酸化膜−窒化膜−酸化膜の積層膜（ＯＮＯ膜）が予め設けられており、前記第１のステップは、前記電極で被覆されていない領域の前記ＯＮＯ膜のうちの少なくとも窒化膜を除去する工程を備えている。
【００２５】
また、好ましくは、前記第２のステップは、前記電極の側壁下端部の前記半導体基板表面近傍領域にイオン注入してコアポケットを形成する工程を備えている。また、好ましくは、前記第３のステップにおけるイオン注入は、前記電極下端部から所定の間隔だけ離隔したオフセット領域に実行されるものである。さらに好ましくは、前記第３のステップは、少なくとも前記ビットラインの露出表面をシリサイド化するサブステップを備えている。
【発明の効果】
【００２６】
本発明によれば、導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとすることができるので、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。
【００２７】
また、本発明によれば、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成することとしたので、メモリセルの微細化が可能となる。
【００２８】
さらに、トレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフアライン形成した埋込みビットライン構造のＳＯＮＯＳ構造とすれば、セル面積を増大させることなく安定した電気的特性を得ることと、メモリセルの微細化とを同時に実現することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｈ）は埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための従来の作製プロセスを説明するための図である。
【図２】埋め込みビットラインを有するＳＯＮＯＳ構造セルの概念的な平面図（ａ）および図（ａ）のＡ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´およびＤ−Ｄ´に沿う各断面図（ｂ）である。
【図３】（ａ）〜（ｈ）は本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための本実施例の作製プロセスを説明するための図である。
【図４】（ａ）〜（ｅ）は本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための第２の作製プロセスを説明するための図である。
【図５】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、単一のダイ領域の上面概略図である。
【図６】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）はダイのコア部から周辺回路部に至る断面の概略図、図（ｂ）は図（ａ）に続きＯＮＯ膜を形成した後の断面概略図、図（ｃ）は図（ｂ）に続く工程後の該当部の断面概略図、図（ｄ）は図（ａ）に続く工程後の該当部の断面概略図である。
【図７】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図６（ｄ）の状態のダイの上面概略図である。
【図８】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）は図６（ｄ）に続く工程後の該当部の断面概略図、図（ｂ）はコアポケットへのイオン注入角度を０度とした場合の図６（ｄ）に続く工程後の該当部の断面概略図、図（ｃ）は図（ｂ）に続いて２回目のイオン注入を実行してビットラインＢＬを形成した後の該当部の断面概略図、図（ｄ）は図（ａ）に続く工程後の該当部の断面概略図である。
【図９】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図８（ａ）に続く工程後のダイの上面概略図である。
【図１０】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）は図８（ｄ）に続くサリサイド工程後の該当部の断面概略図、図（ｂ）は図（ａ）に続く工程後の該当部の断面概略図、図（ｃ）は図（ｂ）に続く工程後の該当部の断面概略図、図（ｄ）は図（ｃ）に続く工程後の該当部の断面概略図、図（ｅ）は図（ｄ）に続く工程後の該当部の断面概略図である。
【図１１】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）および図（ｂ）は、図１０（ｅ）に続く工程後における、ワードラインおよびこの上の周辺配線に該当する部分およびワードラインおよびワードライン上にない部分の周辺配線に該当する部分の断面概略図である。
【図１２】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図１１（ａ）および図１１（ｂ）に示した周辺配線を有するダイの上面概略図である。
【図１３】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）および図（ｂ）は各々、図１１（ａ）および図１１（ｂ）に続く工程後における該当部の断面概略図である。
【図１４】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、図（ａ）および図（ｂ）は各々、図１３（ａ）および図１３（ｂ）に続く工程後における該当部の断面概略図である。
【図１５】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、ダイの上面概略図である。
【図１６】実施例３の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図で、コア部に設けられているコンタクト孔に位置ずれがある状態を示す図である。
【図１７】実施例３におけるセルの作製プロセスにおいて図１０（ａ）で説明した工程に対応するものである。
【図１８】（ａ）〜（ｅ）は、図１７に示した構造を形成するためのプロセスを説明する図である。
【発明を実施するための形態】
【００３０】
以下に図面を参照して、本発明の実施の形態について説明する。
【実施例１】
【００３１】
図３は、本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための本実施例の作製プロセスを説明するための図で、図中３００は半導体基板、３０１は窒化膜などの絶縁膜、３０２および３０３はウェル領域、３０４はビットライン形成用マスク、３０５はビットライン形成用シャロートレンチ溝、３１０は素子分離用トレンチ溝、３１１は素子分離用絶縁膜、３２１はトンネル絶縁膜、３２２はストレージ用窒化膜、３２３はＯＮＯ構造の上部酸化膜、３２４はトレンチ溝内ビットライン拡散層、３２０はビットライントレンチ内に埋め込まれた導電体膜、３３１および３３２はゲート酸化膜、３５１はゲート電極、３６１はコンタクトホール、そして３６２は配線である。
【００３２】
図３（ａ）を参照すると、半導体基板３００の主面に絶縁膜３０１を形成し、この絶縁膜３０１上に、フォトリソグラフィ技術とエッチング技術とによりレジストパターンを形成して素子分離用トレンチ溝３１０を設け、半導体基板３００の主面上に埋め込み用絶縁膜を成長させ、ＣＭＰ法によって絶縁膜３０１が露出するまで研磨し、素子分離用トレンチ３１０の内部のみに上記埋め込み用絶縁膜を残して素子分離用絶縁膜３１１とする。
【００３３】
例えば、半導体基板３００をｐ型半導体基板とし、絶縁膜３０１としてＳｉ３Ｎ４膜を１００ｎｍ成長させ、レジスト塗布してこれをパターニングし、得られたレジストパターンを素子分離形成用のマスクとして所定箇所のＳｉ３Ｎ４膜と半導体基板をエッチングして深さが３５０ｎｍ程度の素子分離用トレンチ３１０を形成する。そして、埋め込み用絶縁膜として例えば５５０ｎｍの膜厚のＨＤＰ（高密度プラズマ）酸化膜を成長させ、ＣＭＰ法により素子分離用トレンチ３１０内にのみＨＤＰ酸化膜が残るようにする。なお、絶縁膜３０１としてのＳｉ３Ｎ４膜の除去は燐酸によるエッチングにより実行する。
【００３４】
これに続いて、レジストパターニングにより、ビットライン形成用マスク３０４を形成し、エッチングによりビットライン形成用シャロートレンチ溝３０５を形成する（図３（ｂ））。このエッチングは、ビットライン形成用マスク３０４の開口部からＳｉ３Ｎ４膜をエッチングし、さらに半導体基板３００を例えば１００ｎｍ程度エッチングする。この後ビットライン形成用マスク３０４を除去し、イオン注入によりトレンチ溝内ビットライン拡散層３２４を形成する（図３（ｃ））。このときのイオン注入条件は、例えば、加速電圧を３５ＫｅＶ、砒素のドーズ量を２×１０１５ｃｍ−２とし、トレンチ溝の側面へもイオンが打ち込まれるようにチルト角３０度の２方向注入ないしは４方向注入とする。
【００３５】
膜厚が１００ｎｍの窒化膜を貫通させて下地の半導体基板３００（Ｓｉ基板）に砒素イオンを注入するのに必要な加速エネルギは１１０ＫｅＶ以上であるので、ビットライン用トレンチ溝３０５以外の領域の半導体基板３００に砒素イオンが注入されることはない。すなわち、ビットライン用トレンチ溝３０５内にのみ砒素イオンが注入されることとなる。なお、ビットライン形成用マスク３０４を残したままビットライン用トレンチ溝３０５内にイオン注入するようにすることも可能であるが、この場合のイオン注入は、ビットライン形成用マスク３０４の高さを考慮してイオン注入時のチルト角を設定することとなる。
【００３６】
次に、半導体基板３００の主面全面に導電体膜を成長させ、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内にのみ導電体膜３２０が埋め込まれるようにする（図３（ｄ））。つまり、シャロートレンチ溝３０５の内面に導電体膜３２０を備えた構造である。この導電体膜３２０としては、例えば、１×１０２０ｃｍ−３のリン濃度の膜厚２００ｎｍのポリシリコン膜とし、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内への導電体膜３２０の埋め込みを行う。この後、絶縁膜３０１を除去し、イオン注入により、周辺回路部にウェル領域３０２、３０３を形成する（図３（ｅ））。この工程は、例えば、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される。なお、かかるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ウェル領域３０３をトリプルウェル構造とするようにしてもよい。
【００３７】
さらに、トンネル絶縁膜３２１、ストレージ用窒化膜３２２、および上部酸化膜３２３を順次積層させてＯＮＯ構造を形成し、フォトリソグラフィ技術により、周辺回路部のＯＮＯ構造を除去し、互いに膜厚が異なる周辺回路用ゲート絶縁膜３３１および３３２を熱酸化により形成する（図３（ｆ））。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板３００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜の表面を熱酸化して１０ｎｍの膜厚の上部酸化膜を形成してＯＮＯ構造とする。また、ゲート絶縁膜３３１、３３２は、例えば、先ず９００℃の熱処理により８ｎｍのゲート絶縁膜を形成し、レジストパターニングとＨＦ処理を施した後に、再度９００℃で熱酸化して１０ｎｍの膜厚の熱酸化膜を形成することで、その膜厚を１０ｎｍと１３ｎｍのように異ならせることができる。
【００３８】
このようなゲート絶縁膜の形成後、ＯＮＯ構造およびゲート絶縁膜の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してワードラインおよび周辺回路のゲート電極３５１を形成する（図３（ｇ））。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み１８０ｎｍのポリシリコン膜とする。最後に、レジストパターニングとイオン注入により、周辺回路部にソース・ドレイン領域を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール３６１、および配線３６２を形成する（図３（ｈ））。
【００３９】
このようにして、導電体膜３２０が埋め込まれたシャロートレンチ溝３０５内にビットライン拡散層３２４が設けられたＳＯＮＯＳ構造セルが得られ、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができる。これにより、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。
【実施例２】
【００４０】
本実施例は、埋め込みビットラインの拡散層の抵抗を、実施例１におけるビットライン拡散層の抵抗に比較してさらに低くする場合のセルの作製プロセスに関するものである。
【００４１】
図４は、本実施例の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するための作製プロセスを説明するための図で、図中の符号３１２はビットライン形成用シャロートレンチ溝３０５の側壁に設けられた導電性もしくは絶縁性の膜であり、３２５および３２６は第１および第２のビットラインの拡散層である。なお、図３に示したものと同じ要素には同じ符号を付して図示している。
【００４２】
図３（ａ）を用いて説明したのと同様にして素子分離用トレンチ３１０の内部に素子分離用絶縁膜３１１を形成した後に、レジストパターニングにより、ビットライン形成用マスク３０４を形成し、エッチングによりビットライン形成用シャロートレンチ溝３０５を形成する（図４（ａ））。このエッチングは、ビットライン形成用マスク３０４の開口部からＳｉ３Ｎ４膜をエッチングし、さらに半導体基板３００を例えば１００ｎｍ程度エッチングする。
【００４３】
この後ビットライン形成用マスク３０４を除去し、イオン注入（Ｉ２１）により第１のトレンチ溝内ビットライン拡散層３２５を形成する（図４（ｂ））。このときのイオン注入条件は、後述する第２のトレンチ溝内ビットライン拡散層形成のためのイオン注入よりも少ない注入量とされ、例えば、加速電圧を２０ＫｅＶ、砒素のドーズ量を５×１０１４ｃｍ−２とし、トレンチ溝の側面へもイオンが打ち込まれるようにチルト角３０度の２方向注入ないしは４方向注入とする。
【００４４】
次に、導電膜もしくは絶縁膜を半導体基板３００の主面全面に成膜し、ビットライン形成用シャロートレンチ溝３０５の側面にのみ当該膜３１２が残るように異方性エッチングを施す（図４（ｃ））。この工程は、トランジスタの側壁にサイドウォールを形成するのと同様の要領で実行することができる。具体的には、例えば膜厚が５０ｎｍの酸化膜を成長させ、これを異方性エッチングしてシャロートレンチ溝３０５の側面にのみ当該膜３１２を残す。なお、この膜３１２を導電膜であるポリシリコン膜としてもよい。この絶縁膜３１２は保護膜として作用する。
【００４５】
さらに、絶縁膜３０１および膜３１２をマスクとして、２回目のイオン注入（Ｉ２２）を施し、シャロートレンチ溝３０５の底部に第２のトレンチ溝内ビットライン拡散層３２６を形成する（図４（ｄ））。このときのイオン注入条件は、既に述べたように、第１のトレンチ溝内ビットライン拡散層形成のためのイオン注入よりも高い注入量とされ、例えば、加速電圧を３５ＫｅＶ、砒素のドーズ量を２×１０１５ｃｍ−２とし、トレンチ溝の底部のみにイオン注入されるようにチルト角を０度とする。なお、所望により、トレンチ溝の側面へもイオンが打ち込まれるチルト角として２方向注入ないしは４方向注入としてもよい。
【００４６】
なお、図示はしないが、図４（ｄ）の工程に続いて、トレンチ溝内ビットライン拡散層３２６の上部に、高融点金属（例えば、ＴｉやＣｏなど）によるシリサイド膜を形成しておくようにしてもよい。図４（ｄ）に示されているように、Ｓｉ表面が露出しているのはトレンチ溝内ビットライン拡散層３２６のみであるから、公知のシリサイド膜形成法により、このトレンチ溝内ビットライン拡散層３２６の上部にのみシリサイド膜を形成することは容易である。シリサイドの形成条件としては、例えば、先ず高融点金属を成長させ、Ｓｉ面に接している高融点金属のみを熱処理によりシリサイド化する。そして、シリサイド化しなかった高融点金属はウェット処理により除去し、シリサイド化した高融点金属に再度の熱処理を施して低抵抗化する。
【００４７】
次に、半導体基板３００の主面全面に導電体膜を成長させ、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内にのみ導電体膜３２０が埋め込まれるようにする（図４（ｅ））。この導電体膜３２０としては、例えば、１×１０２０ｃｍ−３のリン濃度の膜厚２００ｎｍのポリシリコン膜とし、これをＣＭＰ処理してビットライン形成用シャロートレンチ溝３０５内への導電体膜３２０の埋め込みを行う。
【００４８】
この後、図３（ｅ）を用いて説明したように、絶縁膜３０１を除去し、イオン注入により、周辺回路部にウェル領域３０２、３０３を形成する。この工程においても、例えば、レジストを塗布してこれをパターニングし、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される。なお、かかるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ウェル領域３０３をトリプルウェル構造とするようにしてもよい。
【００４９】
さらに、図３（ｆ）同様に、トンネル絶縁膜３２１、ストレージ用窒化膜３２２、および上部酸化膜３２３を順次積層させてＯＮＯ構造を形成し、フォトリソグラフィ技術により、周辺回路部のＯＮＯ構造を除去し、互いに膜厚が異なる周辺回路用ゲート絶縁膜３３１および３３２を熱酸化により形成する。この工程は、例えば、ＨＦ処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板３００の主面を熱酸化して膜厚７ｎｍのトンネル酸化膜を形成し、このトンネル酸化膜上に１０ｎｍの膜厚のＣＶＤ窒化膜を堆積し、さらに、ＣＶＤ窒化膜の表面を熱酸化して１０ｎｍの膜厚の上部酸化膜を形成してＯＮＯ構造とする。また、ゲート絶縁膜３３１、３３２は、例えば、先ず９００℃の熱処理により８ｎｍのゲート絶縁膜を形成し、レジストパターニングとＨＦ処理を施した後に、再度９００℃で熱酸化して１０ｎｍの膜厚の熱酸化膜を形成することで、その膜厚を１０ｎｍと１３ｎｍのように異ならせることができる。
【００５０】
このようなゲート絶縁膜の形成後、ＯＮＯ構造およびゲート絶縁膜の上にゲート電極用導電性膜を成長させ、これにレジストパターニングとエッチング処理を施してワードラインおよび周辺回路のゲート電極３５１を形成する。このゲート電極用導電性膜は、例えば、熱ＣＶＤ法により成長させた厚み１８０ｎｍのポリシリコン膜とする。最後に、レジストパターニングとイオン注入により、周辺回路部にソース・ドレイン領域を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール３６１、および配線３６２を形成する。
【００５１】
このようにして、導電体膜３２０が埋め込まれたシャロートレンチ溝３０５内に第１および第２のビットライン拡散層３２５および３２６が設けられたＳＯＮＯＳ構造セルが得られる。このセルのビットライン拡散層は第１のビットライン拡散層３２５と第２のビットライン拡散層３２６とで構成され、実施例１のセルよりもさらにビットライン拡散層の抵抗を低くすることができる。これにより、セル面積を増大させることなくさらに安定した電気的特性の半導体記憶装置が得られる。
【実施例３】
【００５２】
本実施例は、コア部に設けられたゲート電極（下部）の側壁に形成されたＳｉ３Ｎ４のサイドウォールを用いてイオン注入を行い、これによりビットラインをセルフアラインで形成した本発明の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成する例である。詳細は後述するが、Ｓｉ３Ｎ４のサイドウォールを用いてイオン注入することで狭い領域にイオンを打ち込むことができ、細い線幅でビットラインを形成することが可能となる。また、サイドウォールとしてＳｉ３Ｎ４を用いることとしているために、ビットラインへのセルフアライン・コンタクトが可能となる。
【００５３】
図５〜１４は、本実施例の埋込みビットライン構造を有するＳＯＮＯＳ構造の多値セルを形成するためのプロセスを説明するための図である。
【００５４】
図５は単一のダイ領域の上面概略図で、１つのダイ領域５００はコア部５０１と周辺回路部５０２とを含む。コア部５０１の外周部には、素子分離境界５０３、第１のコアウェル境界５０４、および第２のコアウェル境界５０５が設けられている。また、周辺回路部５０２の一部には、第１の周辺ウェル境界５０６および第２の周辺ウェル境界５０７で区画された領域内に、素子分離境界５０８ａ、５０８ｂ、および５０８ｃで画定された領域が設けられている。なお、後述するように、コア部５０１にはメモリセルトランジスタのアレイが形成され、周辺回路部５０２には周辺トランジスタおよびその他の素子が多数形成されることになる。
【００５５】
図６（ａ）は、ダイのコア部から周辺回路部に至る断面の概略図である。半導体基板５０中には第１および第２のウェルが形成されており、後に活性領域となる領域の半導体基板５０表面は犠牲膜５３により被覆されている。また、活性領域を区分けするための素子分離領域にはシャロートレンチ５４が形成されている。なお、埋め込みビットライン型ＳＯＮＯＳ式メモリにおいては、その特徴としてコア部５０１内部に素子分離領域を設けることは必須ではない。従って、この図に示したウェル構造は、埋め込みビットライン型ＳＯＮＯＳ式メモリに関して必ずしも必須のものというわけではない。具体的な作製プロセスは、半導体基板５０としてシリコン基板を、犠牲膜５３として熱酸化により形成されるシリコン酸化膜を、素子分離構造として公知の方法により形成されるシャロートレンチ５４を、ウェル５１、５２としてパターニングされたフォトレジストをマスクとして使用してその開口部から所定領域に所定深さでイオン注入法により注入されたボロンおよびリンおよび砒素を用いる。
【００５６】
図６（ｂ）は、図６（ａ）に続きＯＮＯ膜を形成した後の断面概略図である。コア部５０１には半導体基板５０の主面側から、トンネル膜５２１、ストレージ膜５２２、およびトップ膜５２３が順次積層されており、周辺回路部５０２に設けられた活性領域には厚いゲート絶縁膜５３１と薄いゲート絶縁膜５３２が形成されている。なお、活性領域の半導体基板５０中には、それぞれ閾値調整用の不純物注入Ｉ２ａ〜Ｉ２ｄがなされている。具体的な作製プロセスは、図６（ａ）の状態から、閾値調整としてボロン、リン、または砒素などの不純物を打ち込み、トンネル膜５２１として犠牲膜５３としてのシリコン酸化膜をフッ酸（ＨＦ）で半導体基板５０の主面全面から剥離した後に熱酸化法により形成されるシリコン酸化膜を形成する。また、ストレージ膜５２２としては半導体基板５０上のウェーハ全面に熱ＣＶＤ法により堆積されるシリコン窒化膜を、トップ膜５２３としてはストレージ膜５２２である窒化膜の表面を熱酸化して形成されたシリコン酸化膜または当該窒化膜上に熱ＣＶＤ法で堆積されたシリコン酸化膜を用いる。
【００５７】
厚いゲート絶縁膜５３１は、２度の熱酸化を行ういわゆる「ダブルゲートプロセス」の結果として膜厚が厚くなるもので、フォトレジストをパターニングしてコア部５０１を覆い、ドライエッチングにより周辺回路部５０２に形成されているトップ膜５２３とストレージ膜５２２とを除去し、さらにフッ酸により周辺回路部５０２のトンネル膜５２１を除去し、シリコン酸化膜（熱酸化膜）を形成する。
【００５８】
また、薄いゲート絶縁膜５３２としては、厚いゲート絶縁膜５３１を形成した後にレジストをパターニングし、所定の位置を開口してこの開口部からフッ酸によるエッチングを施して、その領域に熱酸化法により形成されたシリコン酸化膜を用いる。なお、トンネル膜（ＳｉＯ２）５２１とストレージ膜（Ｓｉ３Ｎ４）５２２とトップ膜（ＳｉＯ２）５２３の積層膜がＯＮＯ膜となる。
【００５９】
図６（ｃ）は、図６（ｂ）に続く工程後の該当部の断面概略図である。コア部５０１には、上記ＯＮＯ膜の上にゲート電極膜５５とキャップ膜５６とが積層されて形成されており、周辺回路部５０２にはゲート電極膜５５のみが形成されている。詳細は後述するが、このようにしておくと、コア部５０１のワードラインと周辺回路部５０２のプラグと配線とを同時に形成することができるようになる。具体的な作製プロセスは、ゲート電極膜５５としては、熱ＣＶＤ法により形成されたドープト（またはアンドープト）・アモルファスシリコンまたはドープト（またはアンドープト）・ポリシリコンを用いる。キャップ膜５６としては、熱ＣＶＤ法またはプラズマＣＶＤ法により堆積されるシリコン窒化膜を用い、さらにパターニングしたレジストをマスクとして用いたドライエッチングにより周辺回路部５０２のキャップ膜５６だけを除去する。
【００６０】
図６（ｄ）は、図６（ａ）に続く工程後の該当部の断面概略図である。コア部５０１ではゲート電極５５１の下部となる部分５５１ａが、周辺回路部５０２ではゲート電極５５１および低濃度ドープドレイン（ＬＤＤ）５７が形成されている。
【００６１】
図７は、図６（ｄ）の状態のダイの上面概略図である。ここで注意すべき点は、この時点でコア部５０１に残っているゲート電極下部５５１ａは、最終的な半導体装置においてすべてが残るわけではないことである。すなわち、この段階ではゲート電極下部５５１ａはビットライン方向（コラム方向）に伸びた複数のストライプ状に形成されており、後述の工程でワードライン方向（ロウ方向）に複数に分離される。
【００６２】
図８（ａ）は、図６（ｄ）に続く工程後の該当部の断面概略図である。コア部５０１のゲート電極下部５５１ａが設けられていない部分のＯＮＯ膜のトップ膜５２３とストレージ膜５２２とが除去されている。これにより、ストレージ膜５２２が後述するビットラインの上に重ならない構造とすることができ、書き換え耐性の向上が期待できる。また、コア部５０１には、所定のチルト角でイオン注入を行うことによりコアポケット５８が形成されている（ポケット構造）。これにより、ビットライン間隔が狭くなると生じ易くなる短チャンネル効果を抑制することができる。従来方法のようにビットラインをレジストマスクによりイオン注入して形成する場合には、最小線幅が１３０ｎｍを下回るとビットライン形成が困難になり、とりわけ最小線幅が９０ｎｍを下回る場合にはその形成は極めて困難となる。これに対して、上述した本発明の方法では、ゲート電極下部５５１ａをマスクとしてコアポケット５８を形成するため、レジストマスクを用いる従来方法に比較してビットラインの微細化が可能となる。
【００６３】
図８（ｂ）は、コアポケット５８へのイオン注入角度を０度とした場合の図６（ｄ）に続く工程後の該当部の断面概略図である。図８（ａ）では、所定のチルト角でイオン注入してゲート電極下部５５１ａの下端領域にコアポケット５８を形成したが、この図では、イオン注入角度を０度としてゲート電極下部５５１ａ相互間の半導体基板５０主面領域にコアポケット５８を形成している。また、図８（ｃ）は、図８（ｂ）に続いて２回目のイオン注入を実行してビットラインＢＬを形成した後の該当部の断面概略図である。
【００６４】
図６（ｄ）、図８（ａ）、図８（ｂ）、および図８（ｃ）に示した各構造は、具体的には、レジストをパターニングしてキャップ膜５６およびゲート電極膜５５をドライエッチングして上記のコア部５０１のゲート電極下部５５１ａおよび周辺回路部５０２のゲート電極５５１の構造を実現できる。また、ＬＤＤ５７は、所定部分を開口させたレジストおよび周辺回路部５０２のゲート電極５５１自体をマスクとして用いてイオン注入することにより形成できる。さらに、コア部５０１のコアポケット５８およびビットラインＢＬは、コア部５０１を開口したレジストとコア部５０１のゲート電極下部５５１ａをマスクとして用いてイオン注入することにより形成できる。
【００６５】
図８（ｃ）に示した時点でビットライン注入を行うと、周辺回路部５０２のゲート電極５５１の側壁およびコア部５０１のゲート電極下部５５１ａの側壁の酸化、周辺回路部５０２のＬＤＤ５７の不純物活性化、ならびにコア部５０１のコアポケット５８の不純物活性化の後にビットライン注入することができるので、従来の方法で形成されるビットラインに比較して不純物拡散が抑制されて、微細化に有利である。
【００６６】
図８（ｄ）および図９は、図８（ａ）に続く工程後の該当部の断面概略図およびダイの上面概略図である。コア部５０１のゲート電極下部５５１ａおよび周辺回路部５０２のゲート電極５５１にはサイドウォール５９が、ゲート電極５５１およびサイドウォール５９に被覆されずに露出している活性領域には、コア部５０１のビットラインＢＬと周辺回路部５０２のソース・ドレインＳ／Ｄが形成されている。具体的な作製プロセスとしては、サイドウォール５９は熱ＣＶＤ法によりウェーハ全面に形成されたシリコン窒化膜を非等方的にエッチバックすることにより形成される。また、ビットラインＢＬはコア部５０１にのみ開口部を有するレジストマスクとコア部５０１のゲート電極下部５５１ａおよびこのゲート電極下部５５１ａ側壁のサイドウォール５９をマスクとして砒素を注入することにより形成される。そして、周辺回路部５０２のソース・ドレインＳ／Ｄは周辺回路部５０２にのみ開口部を有するレジストマスクとゲート電極５５１およびこのゲート電極５５１側壁のサイドウォール５９をマスクとして砒素またはリンあるいはボロンの不純物を注入することにより形成することができる。
【００６７】
図８（ｄ）に図示したように、サイドウォール５９をマスクとしてビットラインＢＬを形成すると、リソグラフィの限界を超えた細さの領域にビットライン注入することが可能となるため、ビットラインの微細化に有利である。また、後続の工程を経た後でも、熱バジェットを一定値よりも小さくすることで、ゲート電極下部５５１ａとビットラインＢＬとの接合間にオフセット（ＯＳ）をもたせたり、あるいはこの接合位置とゲート電極下部５５１ａのエッジの横方向の位置とを一致させることができる。これにより、プログラム時に注入される負の電荷と消去時に注入される正の電荷の位置ずれを抑えることができ、書き換え耐性が向上する。
【００６８】
図１０（ａ）は、図８（ｄ）に続くサリサイド工程後の該当部の断面概略図である。コア部５０１に形成されたビットラインＢＬの表面、周辺回路部５０２に形成されたソース・ドレインＳ／Ｄの露出部表面、コア部５０１のゲート電極下部５５１ａ側壁のサイドウォール５９およびキャップ膜５６で被覆されずに露出しているゲート電極下部５５１ａ側壁面、周辺回路部５０２のゲート電極５５１側壁のサイドウォール５９で被覆されずに露出している側壁面と上面、がシリサイド化（図中に波線で示した部分）されている。この工程には、コバルトを用いた従来のサリサイドプロセスを適用可能である。なお、図１０（ａ）に見られるコア部５０１のゲート電極下部５５１ａ側壁のサイドウォール５９およびキャップ膜５６で被覆されずに露出している表面のシリサイドは、プロセス上不可避的に形成されるものであって技術上の特別な役割を果たすわけではない。
【００６９】
図１０（ｂ）は、図１０（ａ）に続く工程後の該当部の断面概略図である。コア部５０１のゲート間および周辺回路部５０２のウェーハ主面上にギャップフィル膜５６０が形成されて表面が平坦化されている。具体的な作製プロセスとしては、ギャップフィル膜５６０として、ＢＰＳＧやＴＥＯＳあるいはＨＤＰなどのＣＶＤ法によるシリコン酸化膜を堆積し、ＣＭＰ法でコア部５０１に設けられているゲート上のキャップ膜５６をパッド膜としてポリッシュすることにより上記の構造を実現できる。
【００７０】
図１０（ｃ）は、図１０（ｂ）に続く工程後の該当部の断面概略図である。コア部５０１に設けられたゲート電極下部５５１ａ上面のキャップ膜５６が除去されてゲート電極下部５５１ａの表面が露出している。なお、周辺回路部５０２のゲート電極５５１上のキャップ膜５６は図Ｄに示した段階で既に取り除かれている。具体的には、燐酸ボイル法によりキャップ膜５６としての窒化膜をウェットエッチすることでゲート電極下部５５１ａ上面のキャップ膜５６を除去する。
【００７１】
図１０（ｄ）は、図１０（ｃ）に続く工程後の該当部の断面概略図である。必要に応じて、周辺回路部５０２にコンタクト孔５６３が開口されている。なお、この図ではソース・ドレインＳ／Ｄ上へのコンタクト孔５６３のみが図示されているが、当然のことながらゲート電極から直接延びているポリシリコン上へもコンタクトが開口されることになる。
具体的には、レジストをマスクとしてドライエッチングすることにより上記の構造を実現できる。
【００７２】
図１０（ｅ）は、図１０（ｄ）に続く工程後の該当部の断面概略図である。ウェーハの全面に、配線材５６４とその上のキャップ膜５６５が堆積されている。このとき、コア部５０１のゲート電極下部５５１ａの上方および周辺回路部５０２のコンタクト孔５６３の内部へ配線材５６４が埋め込まれることになる。具体的には、配線材５６４としてＣＶＤ法によりタングステンまたはタングステンシリサイドを堆積し、キャップ膜５６５としてＣＶＤ法によりシリコン窒化膜を堆積する。
【００７３】
図１１（ａ）および図１１（ｂ）は、図１０（ｅ）に続く工程後における、ワードラインおよびこの上の周辺配線に該当する部分およびワードラインおよびワードライン上にない部分の周辺配線に該当する部分の断面概略図である。
【００７４】
また、図１２は、図１１（ａ）および図１１（ｂ）に示した周辺配線を有するダイの上面概略図である。コア部５０１に着目すると、図１１（ａ）に示すように、キャップ膜５６５と配線材５６４とからなるワードラインＷＬが、ビットラインＢＬと垂直方向（ロウ方向）に形成されている。また、図１１（ｂ）に示すように、隣接するワードラインＷＬ相互の間のゲート電極材は取り去られて空隙が形成されている。このとき、空隙の底のＯＮＯ膜のうち、特にストレージ膜５２２が残るような構造にしておくと、例えコア部５０１へのコンタクト位置ずれが生じたとしても、シリコン酸化膜とシリコン窒化膜サイドウォールおよびビットライン外のＯＮＯ膜中のストレージ膜をエッチストップ膜として用いることができるためにコアプラグとビットラインＢＬ外とのショートが起こらず、デバイス特性上問題を生じないようにすることができる。
【００７５】
また、図１２を参照すると分かるように、周辺回路部５０２では、コンタクト孔５６３に配線材５６４が埋め込まれて周辺プラグ５６６が形成され、配線材５６４のパターニングによって周辺配線５６７が形成されている。具体的には、レジストを適当にパターニングしてドライエッチングすることによりコア部５０１のワードラインＷＬと周辺回路部の配線５６７が形成される。このとき、キャップ膜５６５および配線材５６４およびゲート電極材が選択的にエッチングされる。
【００７６】
図１３（ａ）および図１３（ｂ）は各々、図１１（ａ）および図１１（ｂ）に続く工程後における該当部の断面概略図であり、何れにおいても、ウェーハ全面にギャップフィル膜５６８が堆積されて表面が平坦化されている。具体的には、ギャップフィル膜５６８として、ＢＰＳＧやＴＥＯＳあるいはＨＤＰなどのＣＶＤ法によるシリコン酸化膜を堆積し、ＣＭＰ法でポリッシュすることにより上記の構造を実現できる。
【００７７】
図１４（ａ）および図１４（ｂ）は各々、図１３（ａ）および図１３（ｂ）に続く工程後における該当部の断面概略図であり、図１５はこの状態のダイの上面概略図である。これらの図に示されているように、コア部５０１のコアプラグ５６９とコア配線５７０、および周辺回路部５０２の２層目の周辺配線５７１が形成されている。
【００７８】
このとき、図１６に図示されているように、コア部５０１に設けられているコンタクト孔に位置ずれがあっても、シリコン酸化膜とシリコン窒化膜サイドウォールおよびビットライン外のＯＮＯ膜中のストレージ膜をエッチストップ膜として用いることができ、コアプラグとビットラインＢＬ外とのショートが起こらない。なお、このような構造は極めて一般的な方法で実現できる。最後に、広く一般的に用いられている方法で所定の配線と層間絶縁膜とを形成し、半導体装置として完成させる。
【００７９】
これまでは埋め込みビットライン型ＳＯＮＯＳ構造のメモリセルを例にＳｉ３Ｎ４のサイドウォールを用いたイオン注入によりビットラインを形成する本発明の手法について説明してきたが、かかるビットライン形成は埋め込みビットライン型フローティングゲート式メモリについても適用可能である。
【００８０】
上述した手法によれば、コンタクト孔の形成位置がサイドウォールの外に位置ずれした場合はＯＮＯ膜のうちの窒化膜をエッチストップ膜として使うことによりサイドウォール開口部のみにコンタクトさせることができる。したがって、埋め込みビットライン型ＳＯＮＯＳ式メモリに対しては、コンタクトの位置ずれに対する余裕を増やすことができる。
また、少なくともＯＮＯ膜形成および周辺回路のゲート絶縁膜形成およびゲート電極の側壁酸化と、さらに場合によってはサイドウォール堆積および少なくとも周辺部ＬＤＤおよびソース・ドレインの注入イオン活性化とをビットラインの不純物注入前に行うことができ、従来の方法に比べてビットラインの不純物の拡散による横方向の拡がりが抑制されるとともに、上述のシリサイド化によりビットライン抵抗を小さくできる。さらに、ＯＮＯ膜のチャネル方向端とビットラインの接合を合わせる（またはオフセットをもたせる）ことで、消去位置を限定することができ、書き込み位置と消去位置の不均衡を防ぐことができる。
【実施例４】
【００８１】
本実施例では、実施例１および２で説明したトレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、実施例３で説明したＳｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフアライン形成した埋込みビットライン構造のＳＯＮＯＳ構造について説明する。
【００８２】
図１７は、実施例３におけるセルの作製プロセスにおいて図１０（ａ）で説明した工程に対応するものである。すなわち、本実施例では、図８（ａ）の工程に続いて、図８（ｄ）で図示したビットラインＢＬを形成することに替えて、実施例１および実施例２で説明したのと同様に、コアポケット５８間にトレンチ溝を形成してこの溝内面にビットライン注入層３２４を形成したうえで、例えばポリシリコンなどの導電体膜３２０を当該溝内に埋め込んでいる。ここで、図中、符号６０は埋め込み用ビットライン・サイドウォールであり、符号６１はビットライン溝内に埋め込まれたポリシリコンである。なお、本実施例におけるセルの作製プロセスは、このビットライン形成の工程以外は実施例３と基本的に同じであるので、以下においてはこのビットライン形成工程のみを説明することとし、他の工程の説明は省略するものとする。
【００８３】
図１８は、図１７に示した構造を形成するためのプロセスを説明する図である。先ず、図１８（ａ）に示すように、側壁にＳｉ３Ｎ４のサイドウォール５９を有するゲート電極下部５５１ａ相互間にビットライン形成用のビットライン溝（シャロートレンチ溝）３０５を形成するためのエッチングを行い、Ｓｉ３Ｎ４のサイドウォール５９をマスクとしてこの溝３０５の内側壁および底面にビットライン形成のための１回目のイオン注入を行う（図１８（ｂ））。次に、ビットライン溝３２４の側壁面にＳｉＯ２のビットライン・サイドウォール６０を形成する（図１８（ｃ））。なお、このとき、レジストで覆っておくことにより周辺部分はサイドウォール材を全面的に残しておく。
【００８４】
これに続いて、ＳｉＯ２のビットライン・サイドウォール６０をマスクとしてビットライン溝３２４の底部に２回目のイオン注入を行った後に、ポリシリコン６１を堆積してこれをエッチバックする（図１８（ｄ））。このようなポリシリコンは、コア部のビットラインで最も段差が大きいため、ビットライン溝部にのみ残り、周辺回路部のポリシリコンは全面除去されてしまうことになる。さらに、コア部をレジストで覆い周辺回路部のサイドウォールだけをエッチバックすることにより周辺回路部のゲート電極頂部とソース・ドレイン表面を露出させる。
【００８５】
なお、このとき、ゲート電極下部５５１ａ側壁のサイドウォール５９上部にもサイドウォールが形成されるが、これはビットライン・サイドウォール６０の形成に伴って必然的に形成されるものに過ぎず、特段の意味があるわけではない。
【００８６】
そして、コア部のビットライン溝３０５内に埋め込まれたポリシリコン６１の表面、および、周辺回路部に形成されたソース・ドレインＳ／Ｄの露出部表面ならびにゲート電極５５１側壁のサイドウォール５９で被覆されずに露出している側壁面と上面、がシリサイド化（図中に波線で示した部分）される（図１８（ｅ））。このようにして図１７に示した構造が得られる。
【００８７】
本実施例のように、トレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフアライン形成した埋込みビットライン構造のＳＯＮＯＳ構造とすれば、ビットライン拡散層をシャロートレンチの中に形成してセル面積を増大させることなく安定した電気的特性を得るとともに、メモリセルの微細化とコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造とを同時に実現することが可能となる。
【産業上の利用可能性】
【００８８】
本発明は、ビットライン拡散層をシャロートレンチの中に形成し、セル面積を増大させることなく安定した電気的特性が得られる構成の埋め込みビットラインＳＯＮＯＳ構造セルを提供する。また、本発明は、埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【特許請求の範囲】
【請求項１】
埋め込みビットライン構造を有し、ビットラインが内部に埋め込まれた溝の内面に導電層を備えている半導体装置。
【請求項２】
前記導電層は、不純物拡散層である請求項１に記載の半導体装置。
【請求項３】
前記不純物拡散層は、イオン注入により形成されたものである請求項２に記載の半導体装置。
【請求項４】
前記溝は、基板主面に設けられたトレンチ溝である請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
前記溝の側壁に形成された不純物拡散層中の不純物濃度は、該溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である請求項２乃至４の何れかに記載の半導体装置。
【請求項６】
前記溝の側壁に形成された不純物拡散層表面に絶縁膜が設けられている請求項２乃至５の何れかに記載の半導体装置。
【請求項７】
前記溝の内面には、底面の不純物拡散層表面上にのみ形成された高融点金属のシリサイド膜が設けられている請求項２乃至６の何れかに記載の半導体装置。
【請求項８】
前記高融点金属は、ＴｉまたはＣｏである請求項７に記載の半導体装置。
【請求項９】
半導体基板の主面上に素子分離により埋め込みビットライン形成領域を画定する第１のステップと、
前記画定された埋め込みビットライン形成領域に溝を形成する第２のステップと、
前記溝の内面に導電層を形成する第３のステップと、
前記溝内に導電体膜を埋め込む第４のステップと、
を備えている半導体装置の製造方法。
【請求項１０】
前記第２のステップにより形成される溝は、エッチングにより形成されたトレンチ溝である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３のステップにより形成される導電層は、イオン注入により形成された不純物拡散層である請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第３のステップにおけるイオン注入は第１及び第２のイオン注入工程を含み、
第１のイオン注入により前記溝の側壁にイオンを打ち込むステップと、
前記溝の側壁に形成された不純物拡散層表面に絶縁膜を形成する第２のステップと、
第２のイオン注入により前記溝の底部にイオンを打ち込む第３のステップと、
を備えている請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記溝底面の不純物拡散層表面上に高融点金属のシリサイド膜を形成するサブステップを更に備えている請求項１２に記載の半導体装置の製造方法。
【請求項１４】
第４のステップにおける前記溝内への導電体膜の埋め込みは、一様に成膜された導電体膜をＣＭＰ処理して前記溝内の導電体膜を残存させることにより実行されるものである請求項９乃至１３の何れかに記載の半導体装置の製造方法。
【請求項１５】
前記第３のステップは、前記半導体基板の主面に窒化珪素のサイドウォールを予め設ける工程を備え、当該ステップにおいてイオン注入される領域は、前記サイドウォールによりセルフアラインされる請求項１１乃至１４の何れかに記載の半導体装置の製造方法。
【請求項１６】
半導体基板の主面上に、コラム方向に延在する電極を形成する第１のステップと、
前記電極の側壁に窒化珪素のサイドウォールを形成する第２のステップと、
前記窒化珪素のサイドウォールをマスクとしてイオン注入しビットラインをセルフアラ
イン形成する第３のステップと、
前記半導体基板上にロウ方向に延在するワードラインを形成する第４のステップと、
前記ワードラインが設けられていない領域の前記コラム方向に延在する電極の一部を除
去して複数の電極に分離する第５のステップと、
を備えている半導体装置の製造方法。
【請求項１７】
前記半導体基板の主面には酸化膜−窒化膜−酸化膜の積層膜（ＯＮＯ膜）が予め設けられており、
前記第１のステップは、前記電極で被覆されていない領域の前記ＯＮＯ膜のうちの少な
くとも窒化膜を除去する工程を備えている請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２のステップは、前記電極の側壁下端部の前記半導体基板表面近傍領域にイオン注入してコアポケットを形成する工程を備えている請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第３のステップにおけるイオン注入は、前記電極下端部から所定の間隔だけ離隔したオフセット領域に実行されるものである請求項１６乃至１８の何れかに記載の半導体装置の製造方法。
【請求項２０】
前記第３のステップは、少なくとも前記ビットラインの露出表面をシリサイド化するサブステップを備えている請求項１６乃至１９の何れかに記載の半導体装置の製造方法。
【請求項１】
埋め込みビットライン構造を有し、ビットラインが内部に埋め込まれた溝の内面に導電層を備えている半導体装置。
【請求項２】
前記導電層は、不純物拡散層である請求項１に記載の半導体装置。
【請求項３】
前記不純物拡散層は、イオン注入により形成されたものである請求項２に記載の半導体装置。
【請求項４】
前記溝は、基板主面に設けられたトレンチ溝である請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
前記溝の側壁に形成された不純物拡散層中の不純物濃度は、該溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である請求項２乃至４の何れかに記載の半導体装置。
【請求項６】
前記溝の側壁に形成された不純物拡散層表面に絶縁膜が設けられている請求項２乃至５の何れかに記載の半導体装置。
【請求項７】
前記溝の内面には、底面の不純物拡散層表面上にのみ形成された高融点金属のシリサイド膜が設けられている請求項２乃至６の何れかに記載の半導体装置。
【請求項８】
前記高融点金属は、ＴｉまたはＣｏである請求項７に記載の半導体装置。
【請求項９】
半導体基板の主面上に素子分離により埋め込みビットライン形成領域を画定する第１のステップと、
前記画定された埋め込みビットライン形成領域に溝を形成する第２のステップと、
前記溝の内面に導電層を形成する第３のステップと、
前記溝内に導電体膜を埋め込む第４のステップと、
を備えている半導体装置の製造方法。
【請求項１０】
前記第２のステップにより形成される溝は、エッチングにより形成されたトレンチ溝である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３のステップにより形成される導電層は、イオン注入により形成された不純物拡散層である請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第３のステップにおけるイオン注入は第１及び第２のイオン注入工程を含み、
第１のイオン注入により前記溝の側壁にイオンを打ち込むステップと、
前記溝の側壁に形成された不純物拡散層表面に絶縁膜を形成する第２のステップと、
第２のイオン注入により前記溝の底部にイオンを打ち込む第３のステップと、
を備えている請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記溝底面の不純物拡散層表面上に高融点金属のシリサイド膜を形成するサブステップを更に備えている請求項１２に記載の半導体装置の製造方法。
【請求項１４】
第４のステップにおける前記溝内への導電体膜の埋め込みは、一様に成膜された導電体膜をＣＭＰ処理して前記溝内の導電体膜を残存させることにより実行されるものである請求項９乃至１３の何れかに記載の半導体装置の製造方法。
【請求項１５】
前記第３のステップは、前記半導体基板の主面に窒化珪素のサイドウォールを予め設ける工程を備え、当該ステップにおいてイオン注入される領域は、前記サイドウォールによりセルフアラインされる請求項１１乃至１４の何れかに記載の半導体装置の製造方法。
【請求項１６】
半導体基板の主面上に、コラム方向に延在する電極を形成する第１のステップと、
前記電極の側壁に窒化珪素のサイドウォールを形成する第２のステップと、
前記窒化珪素のサイドウォールをマスクとしてイオン注入しビットラインをセルフアラ
イン形成する第３のステップと、
前記半導体基板上にロウ方向に延在するワードラインを形成する第４のステップと、
前記ワードラインが設けられていない領域の前記コラム方向に延在する電極の一部を除
去して複数の電極に分離する第５のステップと、
を備えている半導体装置の製造方法。
【請求項１７】
前記半導体基板の主面には酸化膜−窒化膜−酸化膜の積層膜（ＯＮＯ膜）が予め設けられており、
前記第１のステップは、前記電極で被覆されていない領域の前記ＯＮＯ膜のうちの少な
くとも窒化膜を除去する工程を備えている請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２のステップは、前記電極の側壁下端部の前記半導体基板表面近傍領域にイオン注入してコアポケットを形成する工程を備えている請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第３のステップにおけるイオン注入は、前記電極下端部から所定の間隔だけ離隔したオフセット領域に実行されるものである請求項１６乃至１８の何れかに記載の半導体装置の製造方法。
【請求項２０】
前記第３のステップは、少なくとも前記ビットラインの露出表面をシリサイド化するサブステップを備えている請求項１６乃至１９の何れかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２２７５４２（Ｐ２０１２−２２７５４２Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−１５１５９０（Ｐ２０１２−１５１５９０）
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００６−５３７６０５（Ｐ２００６−５３７６０５）の分割
【原出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００６−５３７６０５（Ｐ２００６−５３７６０５）の分割
【原出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
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