【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第ｎの半導体層（ｎは２以上の自然数）１２−１〜１２−３と、第１乃至第ｎの半導体層１２−１〜１２−３をチャネルとする第１乃至第ｎのメモリストリングＳ１〜Ｓ３とを備える。第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）Ｓｉは、第ｉの半導体層１２−ｉの第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数の電荷蓄積層１６及び複数のコントロールゲート１８を備える。また、第ｉのメモリストリング内において、少なくとも第２の方向に隣接する２つのメモリセルＭＣの電荷蓄積層１６が互いに結合される。そして、複数のコントロールゲート１８間に、複数の電荷蓄積層１６のバンドオフセットを上昇させる金属元素１９が添加される。 （もっと読む）

【課題】面内方向での膜厚の均一性に優れ、電荷保持特性に優れた窒化シリコン膜の成膜方法、及び窒化シリコン膜を備えた不揮発性記憶装置の製造方法を提供する。
【解決手段】半導体基板上に第２の窒化シリコン膜を形成する工程と、第２の窒化シリコン膜上に第２の窒化シリコン膜よりも光学吸収係数が大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を、ステップ成膜法により形成する工程と、を有する窒化シリコン膜の成膜方法。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】熱工程による負担を減らし、メモリセル特性の向上を図る。
【解決手段】本実施形態による不揮発性半導体記憶装置の製造方法よれば、基板上３０に、コントロールゲートＣＧとなる導電膜を形成する。前記導電膜の上面から下面まで貫通するホール４０を形成する。前記ホールの内面上に、ブロック絶縁膜１５０を形成する。前記ブロック絶縁膜上に、電荷蓄積膜１５１を形成する。前記電荷蓄積膜上に、トンネル絶縁膜１５２を形成する。前記トンネル絶縁膜上に、半導体層ＳＰを形成する。前記半導体層上に、前記ホールが埋め込まれないように酸素乖離の触媒作用を有する材料を含む膜１５３を形成する。前記ホールの内側から前記膜を介して、前記トンネル絶縁膜と前記半導体層との界面を酸化する。 （もっと読む）

【課題】選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る不揮発性半導体記憶装置を提案する。
【解決手段】不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を例えば4［V］等に設定し得る。 （もっと読む）

【課題】円筒型ＭＯＮＯＳメモリセルで電荷保持特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートＣＧと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜１５０と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜１５１と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜１５２と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層ＳＰと、を具備し、前記トンネル絶縁膜は、ＳｉＯ_２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。 （もっと読む）

【課題】カップリング比の増大と書き込み／消去時のリーク電流の低減とを実現する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１１と、半導体層１１上の第１の絶縁層１３と、第１の絶縁層１３上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁層１５と、第２の絶縁層１５上の制御ゲート電極１６とを備える。第２の絶縁層１５は、電荷蓄積層１４側から制御ゲート電極１６側に向かって、第１のランタンアルミネート層LAO、ランタンアルミシリケート層LASO及び第２のランタンアルミネート層LAOを備える。 （もっと読む）

【課題】同一セル内に複数設けられたビットへの個々への書き込み動作が他ビットへの書き込み量に依存することなく正常に行われ、さらには、書き込み・読み出し特性を損なうことなくＳＯＮＯＳ構造セルのいっそうの微細化を可能とする半導体装置およびその製造方法を提供する。
【解決手段】本発明による半導体装置は、一対の第１拡散領域を有する基板と、該基板上に形成された酸化膜および該酸化膜上に形成された電荷蓄積層とを有するゲート部とを有し、前記電荷蓄積層は当該電荷蓄積層中に離隔して位置する複数のビット領域を有する電気的絶縁膜である。また、酸化膜は、ビット領域に対応する部分がトンネル酸化膜として作用する膜厚の薄膜部およびビット領域間に位置する部分がトンネル効果による電荷輸送を抑制する膜厚の厚膜部を有している。 （もっと読む）

【課題】緻密で高耐圧な絶縁膜を提供することを目的とする。
【解決手段】基板上に半導体膜を有し、半導体膜上に第１の絶縁膜を有し、第１の絶縁膜上に導電膜を有し、導電膜上に第２の絶縁膜を有し、第１の絶縁膜は、第２の絶縁膜よりも緻密であり、第１の絶縁膜は、珪素と、酸素と、窒素とを有する。第１の絶縁膜は、希ガスを有し、その膜厚は、１ｎｍ以上１００ｎｍ以下である。このような第１の絶縁膜はゲート絶縁膜として機能させる。 （もっと読む）

【課題】優れた縮小化特性を有し、閾値電圧の散布を減らすことができるフラッシュメモリーセルストリング及びこの製造方法を提供する。
【解決手段】本発明は、フラッシュメモリーセルストリング及びこの製造方法に関する。前記フラッシュメモリーセルストリングは、多数のセル素子及び前記セル素子の端部に連結されるスイッチング素子を含む。前記セル素子は、半導体基板と、半導体基板に順次に積層される透過絶縁膜と、電荷貯蔵ノードと、コントロール絶縁膜と、制御電極とを備え、ソース／ドレーンが形成されないことを特徴とする。前記スイッチング素子は、セル素子に連結される側にソースまたはドレーンを含まないし、セル素子に連結されない側にソースまたはドレーンを含むが制御電極と重なり、又はまたは重ならないことを特徴とする。 （もっと読む）

【課題】選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたＭＯＮＯＳ型メモリセルを提供する。
【解決手段】主表面ＳＢＳを有する半導体基板ＳＵＢと、主表面ＳＢＳ上に形成された第１のゲート電極ＣＧと、主表面ＳＢＳ上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる第１の絶縁膜ＯＮＯとを備える半導体装置である。上記第２のゲート電極ＭＧの最上面ＭＧＳは第１のゲート電極ＣＧの最上面ＣＧＳより低くなっている。上記第２のゲート電極ＭＧの最上面ＭＧＳは主表面ＳＢＳに沿うように形成されている。 （もっと読む）

【課題】不揮発性半導体装置の高集積化を図ることのできる技術を提供する。
【解決手段】スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧと、スイッチ用ｎＭＩＳ（Ｑｓ）にワード線に対して交差する方向に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとの間に、スイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能し、同時にメモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能する半導体領域を形成し、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨを構成する半導体領域の形状と、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬを構成する半導体領域の形状とを非対称とする。 （もっと読む）

【課題】ＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにＦＭＯＮＯＳメモリセルとしての機能を確保する半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成されたｎチャネル型トランジスタと、主表面上に形成されたｐチャネル型トランジスタとを備える半導体装置である。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの上面に接するように窒化膜ＣＳ１、ＣＳ２が形成されている。上記窒化膜ＣＳ１、ＣＳ２はＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのチャネルに応力を付加する。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。 （もっと読む）

【課題】埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ_３Ｎ_４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】本発明の不揮発性半導体記憶装置の製造方法は、２つの犠牲膜を用いることにより、トップ絶縁膜と側壁保護膜とを同時に形成するエリアを作り出し、酸化処理によってそれらを形成する。このような製造方法とすることで、メモリゲート絶縁膜のサイドエッチングが発生することはない。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】メモリゲート絶縁膜の形成前に保護絶縁膜を形成し、この保護絶縁膜によりメモリゲート絶縁膜のサイドエッチングを防止する製造方法とすることで、電荷蓄積層とゲート電極との間の絶縁性が向上する。そして、この保護絶縁膜を不揮発性半導体記憶装置の製造後も側壁保護膜として残してもよい。そうすると不揮発性半導体記憶装置の完成後に、他の半導体素子を形成するためのウェットエッチング工程があったとしても、メモリゲート絶縁膜がサイドエッチングされることはない。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）