不揮発性半導体記憶装置
【課題】円筒型ＭＯＮＯＳメモリセルで電荷保持特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートＣＧと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜１５０と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜１５１と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜１５２と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層ＳＰと、を具備し、前記トンネル絶縁膜は、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートＣＧと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜１５０と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜１５１と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜１５２と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層ＳＰと、を具備し、前記トンネル絶縁膜は、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
リソグラフィーに頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にＯＴＰ（onetime-programmable）素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことでＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されている。しかしながら、これらの構造では、積層数が増すとともにリソグラフィー回数が増大するという問題が挙げられている。そこで、これらに代わる技術として、３次元の積層型垂直メモリが提案されている。
【０００３】
３次元メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にポリシリコン膜（シリコンピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるメモリストリングを一度に形成することができる。
【０００４】
ところで、ＭＯＮＯＳメモリセルでは、データ保持（電荷保持）特性の向上が課題となっている。特に、書き込み／消去動作を繰り返した後のデータ保持では、メモリセルの閾値電圧の分布が広がり、データの判別が困難になってしまうことがある。これは、平面型のＭＯＮＯＳメモリセルのみならず、円筒型のＭＯＮＯＳメモリセルでも同様である。特に、円筒型であるＭＯＮＯＳメモリセルでは、円筒の径方向で電界の大きさが異なっているので、そのことを考慮したデータ保持の解決策が必要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２０１０−１４７１０３号公報
【特許文献３】特開２００９−２３１３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電荷保持特性の向上を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、を具備し、前記トンネル絶縁膜は、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。
【図面の簡単な説明】
【０００８】
【図１】各実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図２】図１におけるメモリセルアレイを示す斜視図。
【図３】図２におけるＮＡＮＤストリングを拡大した断面図。
【図４】第１の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図。
【図５】第１の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフ。
【図６】第１の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図７】第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調の比較例を示す図。
【図８】第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調を示す図。
【図９】第２の実施形態に係るＭＯＮＯＳメモリセルのＡｌ濃度の分布を示すグラフ。
【図１０】第２の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図１１】第３の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図。
【図１２】第３の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図１３】第４の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図。
【図１４】第４の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフ。
【図１５】第４の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図１６】第５の実施形態に係るＭＯＮＯＳメモリセルを示す断面図。
【図１７】第５の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【発明を実施するための形態】
【０００９】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１０】
＜構成例＞
図１乃至図３を用いて、各実施形態に係る不揮発性半導体記憶装置の構成例について説明する。
【００１１】
図１は、各実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００１２】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ５、複数のワード線駆動回路１３、複数のソース側選択ゲート線駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、および複数のバックゲートトランジスタ駆動回路１８等を備えている。
【００１３】
メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられている。このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタＭＴｒが配置されている。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１４】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。
【００１５】
ソース側選択ゲート線駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００１６】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００１７】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴｒから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００１８】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００１９】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００２０】
図２は、図１におけるメモリセルアレイ５を示す斜視図であり、ＮＡＮＤストリング（メモリセルストリング）３００の構造を示している。図３は、図２におけるＮＡＮＤストリング３００を拡大した断面図である。
【００２１】
図２に示すように、メモリセルアレイ５において、半導体基板３０上に、Ｕ字状シリコンピラー（半導体層）ＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）３００が配置されている。各メモリストリング３００は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００２２】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜１５５を有している。このメモリ膜１５５は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、およびブロック絶縁膜１５０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと、その周囲に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、ブロック絶縁膜１５０およびコントロールゲートＣＧとで構成され、ＭＯＮＯＳ構造を有している。本実施形態に係るＭＯＮＯＳ構造についての詳細は、後述する。
【００２３】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。また、図３に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有している。
【００２４】
また、図２に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端（ドレイン）が複数のメモリセルトランジスタの一端（ソース）に接続され、他端（ソース）がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端（ソース）が複数のメモリセルトランジスタＭＴｒの他端（ドレイン）に接続され、他端（ドレイン）がビット線ＢＬに接続されている。
【００２５】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部１５６が充填されている。
【００２６】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成されている。また、図１に示すように、積層された複数のコントロールゲートＣＧのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続されている。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続されている。
【００２７】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁膜を介して形成されている。また、バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。このバックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２８】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤはＵ字状シリコンピラーＳＰの一方の柱状部に直交するように形成され、ソース側選択ゲートＳＧＳは他方の柱状部に直交するように形成されている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２９】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３０】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３１】
＜第１の実施形態＞
図４乃至図８を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。
【００３２】
第１の実施形態では、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２がシリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＳｉＯＮで構成される。そして、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＮ濃度が大きくなるように構成される。また、トンネル絶縁膜１５２中のＮ濃度の勾配は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって大きくなるように構成される。これにより、トンネル絶縁膜１５２のバンドギャップをシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成でき、電荷保持特性の向上を図ることができる。また、Ｎ濃度の勾配をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって大きくすることによって、円筒型ＭＯＮＯＳメモリセルの外周側ほど電界が低減する形状効果を補い、均一なトンネル絶縁膜電界を実現することができる。
【００３３】
以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
【００３４】
［構造］
まず、第１の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【００３５】
図４は、第１の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図である。より具体的には、図４（ａ）は、第１の実施形態に係るＭＯＮＯＳメモリセルの断面図を示し、図４（ｂ）は、その平面図を示している。
【００３６】
図４（ａ）および図４（ｂ）に示すように、ＭＯＮＯＳメモリセルは、コントロールゲートＣＧ、ブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、およびシリコンピラーＳＰで構成されている。
【００３７】
コントロールゲートＣＧは、その上面から下面まで達する円筒状のメモリホール（貫通ホール）４０を有している。言い換えると、コントロールゲートＣＧは、積層方向に貫通するメモリホール４０を有している。
【００３８】
ブロック絶縁膜１５０は、メモリホール４０内におけるコントロールゲートＣＧの側面上に形成されている。ブロック絶縁膜１５０は、例えば、コントロールゲートＣＧの側面上から順に形成された、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、およびＳｉＯ２の積層膜で構成されている。また、ブロック絶縁膜１５０は、これに限らず、ＳｉＯ２またはＳｉＮの単層膜で構成されてもよい。
【００３９】
電荷蓄積膜１５１は、メモリホール４０内におけるブロック絶縁膜１５０の側面上に形成されている。電荷蓄積膜１５１は、例えば、ＳｉＮで構成されている。また、電荷蓄積膜１５１は、これに限らず、種々の絶縁膜で構成され得るが、後述するトンネル絶縁膜よりもバンドギャップが小さい材料で構成される。
【００４０】
トンネル絶縁膜１５２は、メモリホール４０内における電荷蓄積膜１５１側面上に形成されている。本実施形態に係るトンネル絶縁膜１５２の詳細については、後述する。
【００４１】
シリコンピラーＳＰは、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に形成されている。シリコンピラーＳＰは、例えば、ポリシリコンまたはアモルファスシリコンで構成されている。このシリコンピラーＳＰの内部（メモリホール４０の中央部）には、中空Ｈ１が形成され、絶縁材が埋め込まれている。しかし、これに限らず、中空Ｈ１は、空洞として形成されていてもよい。
【００４２】
これらブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、およびシリコンピラーＳＰは、円筒状のメモリホール４０に沿って形成されているため、それぞれ円筒状に形成されている。また、ブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、およびシリコンピラーＳＰは、メモリホール４０の中心Ｏを中心として同心円状に形成されている。
【００４３】
図５は、第１の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフである。ここで、チャネル（シリコンピラーＳＰ）とトンネル絶縁膜１５２との界面は、メモリホール４０の中心Ｏから１５ｎｍの距離に位置する。また、トンネル絶縁膜１５２の膜厚は、６ｎｍである。すなわち、図５は、主にトンネル絶縁膜１５２のＮ濃度を示している。また、図６は、第１の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【００４４】
第１の実施形態に係るトンネル絶縁膜１５２は、チャネルとの界面においてＳｉＯ２で構成され、電荷蓄積膜１５１との界面においてＳｉＯＮ（酸窒化シリコン）で構成されている。また、その間において、Ｎ濃度が連続的に変化するＳｉＯＮで構成されている。このトンネル絶縁膜１５２は、Ｓｉ（シリコン）およびＯ（酸素）、すなわちＳｉＯ２を母材としている。また、トンネル絶縁膜１５２は、母材と異なるＮ（窒素）を含んでいる。
【００４５】
このＮは、ＳｉＯ２を母材とするトンネル絶縁膜１５２に添加することにより、その母材のバンドギャップを低下させる元素である。より具体的には、トンネル絶縁膜１５２において、Ｎ濃度を大きくすることでそのバンドギャップを小さくすることができ、Ｎ濃度を小さくすることでそのバンドギャップを大きくすることができる。すなわち、トンネル絶縁膜１５２のバンドギャップは、Ｎ濃度に対する減少関数として変化する。また、トンネル絶縁膜１５２のバンドギャップの変化率は、Ｎ濃度の変化率に対応している。
【００４６】
なお、ここで、母材とはトンネル絶縁膜１５２における主要材料を示しているが、単に組成比が大きい材料を示すものではない。それとは異なる元素（ここではＮ）を添加することによりバンドギャップ（もしくはバンドオフセット）が低下するような元の材料を示している。
【００４７】
ここで、図５に示すように、トンネル絶縁膜１５２におけるＮ濃度は、シリコンピラーＳＰ側（メモリホール４０の内側）から電荷蓄積膜１５１側（メモリホール４０の外側）に向かって単調に増加する。すなわち、トンネル絶縁膜１５２は、チャネル側から電荷蓄積膜１５１に向かってＮ濃度が大きくなるＳｉＯＮで構成されている。また、トンネル絶縁膜１５２におけるＮ濃度の勾配（Ｎの濃度をｎ、メモリホール４０の中心Ｏからの距離をｒとした場合、その微分係数ｄｎ／ｄｒ）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。すなわち、トンネル絶縁膜１５２におけるＮ濃度は、メモリホール４０の中心Ｏから外側に向かうにしたがって、その変化率（増加率）が増加する。このとき、トンネル絶縁膜１５２におけるＮ濃度、およびその勾配は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００４８】
このようにＳｉＯ２を母材とするトンネル絶縁膜１５２にその母材とは異なる元素（Ｎ）を導入することで、トンネル絶縁膜１５２のバンド構造を変調させることができる。より具体的には、図６に示すように、トンネル絶縁膜１５２は、チャネル側で大きなバンドギャップ（もしくはバンドオフセット）を有し、電荷蓄積膜１５１側で小さなバンドギャップ（もしくはバンドオフセット）を有する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）の勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。このとき、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。以上の説明におけるバンドオフセットとは、伝導帯バンドオフセット、もしくは価電子帯バンドオフセットのことである。
【００４９】
なお、トンネル絶縁膜１５２を構成する材料（ＳｉＯＮ）の組成比は、（ＳｉＯ２)ｘ(Ｓｉ３Ｎ４)１−ｘと表される。より具体的には、チャネルとの界面においてｘ＝１であり、電荷蓄積膜１５１との界面においてｘ＝０．７５である。すなわち、組成比は、ｘ＝０．７５〜１の範囲で変化する。組成比においてｘが０．７５より小さくなってしまうとトンネル絶縁膜１５２の平均配位数Ｎａｖが３を超えてしまう。平均配位数Ｎａｖが３を超えると、膜中の欠陥が急激に増加する。このため、本実施形態におけるトンネル絶縁膜１５２を構成する材料の組成比において、ｘ≧０．７５としている。
【００５０】
また、図６に示すように、ＳｉＯ２を母材とするトンネル絶縁膜１５２にＮを添加した場合、エネルギーバンドにおいて伝導帯側の変調よりも価電子帯側の変調のほうが大きい。この価電子帯側の変調は、消去特性の向上に寄与することができる。
【００５１】
［製造方法］
次に、第１の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【００５２】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【００５３】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、トンネル絶縁膜１５２が形成される。このトンネル絶縁膜１５２は、以下のように形成される。
【００５４】
まず、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ（Atomic Layer Deposition）法により、ＳｉＯＮで構成される第１膜が形成される。次に、第１膜の側面上に、例えばＡＬＤ法により、第１膜よりもＮ濃度の小さいＳｉＯＮで構成される第２膜が形成される。その後、同様に、第２膜の側面上に、例えばＡＬＤ法により、ＳｉＯＮで構成される複数の膜が形成される。このとき、内側の膜ほどＮ濃度、およびその勾配が小さくなるように形成されていく。そして、最後に、例えばＡＬＤ法により、ＳｉＯ２で構成される膜が形成された後、十分なアニールが行われる。これにより、Ｎが拡散され、Ｎ濃度が連続的で、かつメモリホール４０の内側に向かってＮ濃度、およびその勾配が単調に減少するトンネル絶縁膜１５２が形成される。
【００５５】
または、トンネル絶縁膜１５２は、以下のように形成される。
【００５６】
まず、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ法により、ＳｉＮで構成される膜が形成された後、その膜が酸化され、ＳｉＯＮで構成される第１膜が形成される。次に、第１膜の側面上に、例えばＡＬＤ法により、ＳｉＮで構成される膜が形成され後、その膜が酸化され、第１膜よりもＮ濃度の小さいＳｉＯＮで構成される第２膜が形成される。その後、同様に、第２膜の側面上に、例えばＡＬＤ法により、ＳｉＮで構成される膜が形成された後、その膜が酸化されてＳｉＯＮで構成される膜が形成される工程が繰り返し行われる。このとき、内側の膜ほどＮ濃度、およびその勾配が小さくなるように形成されていく。そして、最後に、例えばＡＬＤ法により、ＳｉＯ２で構成される膜が形成された後、十分なアニールが行われる。これにより、Ｎが拡散され、Ｎ濃度が連続的で、かつメモリホール４０の内側に向かってＮ濃度、およびその勾配が単調に減少するトンネル絶縁膜１５２が形成される。
【００５７】
次に、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。その後、メモリホール４０内におけるシリコンピラーＳＰの側面上に、絶縁材が形成されてメモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【００５８】
［効果］
上記第１の実施形態によれば、ＭＯＮＯＳメモリセルにおけるトンネル絶縁膜１５２は、シリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＳｉＯＮで構成され、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＮ濃度、およびＮ濃度の勾配が大きくなる（単調増加する）ＳｉＯＮで構成されている。これにより、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成できる。その結果、電荷保持特性の向上を図ることができる。以下に、電荷保持によるバンド変調の原理について説明する。
【００５９】
図７は、第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調の比較例を示す図であり、図８は、第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調を示す図である。
【００６０】
図７（ａ）に示すように、比較例によれば、電荷蓄積膜１５１に電荷（電子）が保持されていない場合、トンネル絶縁膜１５２に内部電界（バンドギャップの勾配）はなく、各膜においてバンドギャップは一定の大きさである。そして、図７（ｂ）に示すように、電荷蓄積膜１５１に電荷が保持された場合、その電荷によってバンド変調が生じる。より具体的には、電荷蓄積膜１５１のバンドエネルギーが上がることで伝導帯側の電子に対する障壁が小さくなるとともに、トンネル絶縁膜１５２のバンドエネルギーに電子がデトラッピングしやすいような自己電界が生じる。これにより、電荷蓄積膜１５１における電荷保持特性が劣化してしまう。
【００６１】
これに対し、図８（ａ）に示すように、第１の実施形態によれば、電荷蓄積膜１５１に電荷が保持されていない場合、トンネル絶縁膜１５２に内部電界が生じ、トンネル絶縁膜１５２のバンドギャップがシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成されている。このため、図８（ｂ）に示すように、電荷蓄積膜１５１に電荷が保持された場合、その電荷によってトンネル絶縁膜１５２のバンドエネルギーに自己電界が生じても、それを緩和することができる。すなわち、電荷蓄積膜１５１に保持された電荷のデトラッピングを抑制することができる。
【００６２】
また、第１の実施形態によれば、電子が電荷蓄積膜１５１側に加速しやすいように伝導帯側に内部電界が生じている。これにより、書き込み時の電界を強めることができ、書き込み特性を向上させることができる。また、正孔が電荷蓄積膜１５１側に加速しやすいように価電子帯側にも内部電界が生じている。これにより、消去時の電界を強めることができ、消去特性を向上させることができる。特に、トンネル絶縁膜１５２にＮを添加することで、価電子帯側に大きな内部電界が生じる。このため、さらなる消去特性の向上を図ることができる。このような書き込み／消去特性の向上にともない、メモリセルの耐久性の劣化を抑制することができる。
【００６３】
ところで、円筒型のＭＯＮＯＳメモリセルでは、円筒の径方向にＥ＝Ｃ／εｒの電界が発生する。ここで、Ｅは電界、εは誘電率、ｒはメモリホール４０の中心Ｏからの距離、Ｃは電荷量に比例し、ワード線ＷＬの膜厚に反比例した定数を示している。すなわち、円筒型のＭＯＮＯＳメモリセルでは、書き込みおよび消去動作において、メモリホール４０の中心Ｏからの距離が大きくなるほど電界が小さくなる。言い換えると、メモリホール４０の中心Ｏから外側になるほど電界が小さくなる（円筒型メモリセルの形状効果）。
【００６４】
Ｎ濃度を径方向の外側に向かって単調に増加させると、バンドギャップ（もしくはバンドオフセット）は減少するので、内部電界を作り出すことができる。しかし、Ｎ濃度を単調に増加させるだけでは、円筒型メモリセルの形状効果（距離ｒの増加）による電界の減少、およびＮの導入にともなう誘電率の増加による電界の減少をカバーできない可能性がある。すなわち、トンネル絶縁膜１５２におけるＮ濃度を外側に向かって単調に増加させるだけでは、書き込みおよび消去動作において、その特性をそれほど向上させることができない。
【００６５】
これに対し、第１の実施形態によれば、トンネル絶縁膜１５２においてＮ濃度をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加するだけでなく、Ｎ濃度の勾配も単調に増加している。これにより、電荷蓄積膜１５１側の内部電界をさらに強めることができる。その結果、円筒型メモリセルの形状効果による影響を補正し、書き込み／消去特性の向上を図り、また蓄積電荷による自己電界を十分に緩和し、良好なデータ保持特性を得ることができる。
【００６６】
＜第２の実施形態＞
図９および図１０を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。
【００６７】
第２の実施形態では、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２がシリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＡｌ２Ｏ３で構成される。そして、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＡｌ濃度、およびその勾配が大きくなるように構成される。すなわち、第１の実施形態と異なる点は、トンネル絶縁膜１５２において、Ｎ濃度ではなくＡｌ濃度を変化させていく点である。
【００６８】
以下に、第２の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００６９】
［構造］
まず、第２の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【００７０】
図９は、第２の実施形態に係るＭＯＮＯＳメモリセルのＡｌ（アルミニウム）濃度の分布を示すグラフである。ここで、チャネル（シリコンピラーＳＰ）とトンネル絶縁膜１５２との界面は、メモリホール４０の中心Ｏから１５ｎｍの距離に位置する。また、トンネル絶縁膜１５２の膜厚は、６ｎｍである。すなわち、図９は、主にトンネル絶縁膜１５２のＡｌ濃度を示している。また、図１０は、第２の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【００７１】
第２の実施形態に係るトンネル絶縁膜１５２は、チャネルとの界面においてＳｉＯ２で構成され、電荷蓄積膜１５１との界面においてＡｌ２Ｏ３（アルミナ）で構成されている。また、その間において、Ａｌ濃度が連続的に変化するＡｌＳｉＯ（アルミシリケート）で構成されている。このトンネル絶縁膜１５２は、ＳｉおよびＯ、すなわちＳｉＯ２を母材としている。また、トンネル絶縁膜１５２は、母材と異なる元素Ａｌを含んでいる。
【００７２】
このＡｌは、ＳｉＯ２を母材とするトンネル絶縁膜１５２に添加することにより、その母材のバンドギャップを低下させる元素である。より具体的には、トンネル絶縁膜１５２において、Ａｌ濃度を大きくすることでそのバンドギャップ（もしくはバンドオフセット）を小さくすることができ、Ａｌ濃度を小さくすることでそのバンドギャップ（もしくはバンドオフセット）を大きくすることができる。すなわち、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）は、Ａｌ濃度に対する減少関数として変化する。また、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）の変化率は、Ａｌ濃度の変化率に対応している比例する。
【００７３】
なお、ここで、母材とは主要材料を示しているが、単に組成比が大きい材料を示すものではない。それとは異なる元素（ここではＡｌ）を添加することによりバンドギャップ（もしくはバンドオフセット）が低下するような元の材料を示している。
【００７４】
ここで、図９に示すように、トンネル絶縁膜１５２におけるＡｌ濃度は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。また、トンネル絶縁膜１５２におけるＡｌ濃度の勾配（Ａｌの濃度をｎ、メモリホール４０の中心Ｏからの距離をｒとした場合、その微分係数ｄｎ／ｄｒ）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。すなわち、トンネル絶縁膜１５２におけるＡｌ濃度は、メモリホール４０の中心Ｏから外側に向かうにしたがって、その変化率（増加率）が増加する。このとき、トンネル絶縁膜１５２におけるＡｌ濃度、およびその勾配は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００７５】
このようにＳｉＯ２を母材とするトンネル絶縁膜１５２にその母材とは異なる元素（Ａｌ）を導入することで、トンネル絶縁膜１５２のバンド構造を変調させることができる。より具体的には、図１０に示すように、トンネル絶縁膜１５２は、チャネル側で大きなバンドギャップ（もしくはバンドオフセット）を有し、電荷蓄積膜１５１側で小さなバンドギャップ（もしくはバンドオフセット）を有する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）の勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加減少する。このとき、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００７６】
なお、トンネル絶縁膜１５２を構成する材料（ＡｌＳｉＯ）の組成比は、（ＳｉＯ２)ｘ(Ａｌ２Ｏ３)１−ｘである。より具体的には、チャネルとの界面においてｘ＝１であり、電荷蓄積膜１５１との界面においてｘ＝０である。すなわち、組成比は、ｘ＝０〜１の範囲で変化する。
【００７７】
また、図１０に示すように、ＳｉＯ２を母材とするトンネル絶縁膜１５２にＡｌを添加した場合、エネルギーバンドにおいて価電子帯側の変調よりも伝導帯側の変調のほうが大きい。この伝導帯側の変調は、電荷保持特性および書き込み特性の向上に寄与することができる。
【００７８】
［製造方法］
次に、第２の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【００７９】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【００８０】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、トンネル絶縁膜１５２が形成される。このトンネル絶縁膜１５２は、ＡＬＤ法を用いたアルミニウムシリケートの形成方法によって形成される。より具体的には、トンネル絶縁膜１５２は、以下のように形成される。
【００８１】
まず、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ（Atomic Layer Deposition）法により、Ａｌ２Ｏ３で構成される第１膜が形成される。次に、第１膜の側面上に、例えばＡＬＤ法により、ＳｉＯ２で構成される第２膜が形成される。その後、同様に、第２膜の側面上に、例えばＡＬＤ法により、Ａｌ２Ｏ３で構成される膜、およびＳｉＯ２で構成される膜を交互に形成していく。
【００８２】
ここで、ＡＬＤ法は、原子層を１層単位で形成することが可能な堆積方法である。このため、メモリホール４０内の外側のＡｌ２Ｏ３の膜ほど多い層数とし、内側に向かって層数を減らしていく。一方、メモリホール４０内の外側のＳｉＯ２の膜ほど少ない層数とし、内側に向かって層数を増やしていく。そして、最後に、例えばＡＬＤ法により、ＳｉＯ２で構成される膜が形成された後、十分なアニールが行われる。これにより、Ａｌが拡散され、Ａｌ濃度が連続的で、かつメモリホール４０の内側に向かってＡｌ濃度、およびその勾配が単調に減少するトンネル絶縁膜１５２が形成される。
【００８３】
次に、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。その後、メモリホール４０内におけるシリコンピラーＳＰの側面上に、絶縁材が形成されてメモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【００８４】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができる。
【００８５】
また、第２の実施形態によれば、ＭＯＮＯＳメモリセルにおけるトンネル絶縁膜１５２は、シリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＡｌ２Ｏ３で構成され、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＡｌ濃度、およびその勾配が大きくなる（単調増加する）ＡｌＳｉＯで構成されている。これにより、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成できる。この際、価電子帯側と比べて伝導帯側に大きな内部電界が生じているため、さらなる書き込み特性の向上を図ることができる。
【００８６】
なお、トンネル絶縁膜１５２に添加される元素はＡｌに限らず、例えばＨｆ（ハフニウム）でもよい。すなわち、トンネル絶縁膜１５２は、シリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＨｆＯ２で構成され、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＨｆ濃度が大きくなる（単調増加する）ＨｆＳｉＯ（ハフニウムシリケート）で構成されてもよい。
【００８７】
＜第３の実施形態＞
図１１および図１２を用いて、第３の実施形態に係る不揮発性半導体記憶装置について説明する。
【００８８】
第３の実施形態では、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第１絶縁膜１５２ａと、シリコンピラーＳＰ側のＳｉＯ２を含む第２絶縁膜１５２ｂとで構成される。より具体的には、第１絶縁膜１５２ａはシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＮ濃度が大きくなるように構成され、第２絶縁膜１５２ｂは組成比が一定のＳｉＯ２で構成される。すなわち、第１の実施形態と異なる点は、トンネル絶縁膜１５２がＳｉＯＮを含む第１絶縁膜１５２ａとＳｉＯ２を含む第２絶縁膜１５２ｂとで構成される点である。
【００８９】
以下に、第３の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００９０】
［構造］
まず、第３の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【００９１】
図１１は、第３の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図である。より具体的には、図１１（ａ）は、第３の実施形態に係るＭＯＮＯＳメモリセルの断面図を示し、図１１（ｂ）は、その平面図を示している。
【００９２】
図１１（ａ）および図１１（ｂ）に示すように、第３の実施形態において、トンネル絶縁膜１５２は、第１絶縁膜１５２ａおよび第２絶縁膜１５２ｂで構成されている。
【００９３】
第１絶縁膜１５２ａは、メモリホール４０内における電荷蓄積膜１５１の側面上に形成されている。第１絶縁膜１５２ａは、第１の実施形態におけるトンネル絶縁膜１５２と同様の構造を有している。すなわち、第１絶縁膜１５２ａは、後述する第２絶縁膜１５２ｂとの界面においてＳｉＯ２で構成され、電荷蓄積膜１５１との界面においてＳｉＯＮで構成されている。また、その間において、Ｎ濃度が連続的に変化するＳｉＯＮで構成されている。この第１絶縁膜１５２ａは、ＳｉおよびＯ、すなわちＳｉＯ２を母材としている。また、第１絶縁膜１５２ａは、母材と異なるＮを含んでいる。
【００９４】
第２絶縁膜１５２ｂは、メモリホール４０内における第１絶縁膜１５２ａの側面上に形成されている。第２絶縁膜１５２ｂは、ＳｉＯ２で構成されている。この第２絶縁膜１５２ｂの組成比は一定である。第２絶縁膜１５２ｂの膜厚は、例えば１ｎｍ以上である。第２絶縁膜１５２ｂの側面上に、シリコンピラーＳＰが形成されている。言い換えると、第１絶縁膜１５２ａとシリコンピラーＳＰとの間に、第２絶縁膜１５２ｂが形成されている。
【００９５】
図１２は、第３の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【００９６】
図１２に示すように、第１絶縁膜１５２ａにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、第１絶縁膜１５２ａにおけるバンドギャップの勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。このとき、第１絶縁膜１５２ａにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００９７】
なお、第１絶縁膜１５２ａを構成する材料（ＳｉＯＮ）の組成比は、（ＳｉＯ２)ｘ(Ｓｉ３Ｎ４)１−ｘである。より具体的には、第２絶縁膜１５２ｂとの界面においてｘ＝１であり、電荷蓄積膜１５１との界面においてｘ＝０．７５である。すなわち、組成比は、ｘ＝０．７５〜１の範囲で変化する。
【００９８】
一方、第２絶縁膜１５２ｂにおけるバンドギャップは、一定の大きさである。これは、第２絶縁膜１５２ｂはＮを含まず、ＳｉＯ２で構成され、かつ一定の組成比で構成されているためである。また、第２絶縁膜１５２ｂにおけるバンドギャップは、第１絶縁膜１５２ａのシリコンピラーＳＰ側（メモリホール４０の内側）の端部のバンドギャップと同程度の大きさである。このため、第１絶縁膜１５２ａのバンドギャップと第２絶縁膜１５２ｂのバンドギャップとは、連続的に接している。言い換えると、第１絶縁膜１５２ａと第２絶縁膜１５２ｂとは組成比が連続して接している。
【００９９】
［製造方法］
次に、第３の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【０１００】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【０１０１】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、第１絶縁膜１５２ａが形成される。この第１絶縁膜１５２ａは、第１の実施形態におけるトンネル絶縁膜１５２とほぼ同様の方法により形成される。
【０１０２】
その後、メモリホール４０内における第１絶縁膜１５２ａの側面上に、第２絶縁膜１５２ｂが形成される。このＳｉＯ２で構成される第２絶縁膜１５２ｂは、ＳｉＯＮで構成される第１絶縁膜１５２ａの形成後に、例えばその端部（メモリホール４０の内側）を酸素アニールすることによって形成される。
【０１０３】
または、第２絶縁膜１５２ｂは、ＳｉＯＮで構成される第１絶縁膜１５２ａの形成後に、シリコンピラーＳＰとなる多結晶シリコンを形成し、その後、多結晶シリコンの裏側（メモリホール４０の内側）から酸素アニールすることにより、形成される。すなわち、シリコンピラーＳＰとなる多結晶シリコンを介して酸素を供給することで多結晶シリコンの表側が酸化され、第１絶縁膜１５２ａとシリコンピラーＳＰとの間に、第２絶縁膜１５２が形成される。
【０１０４】
その後は、通常の方法により、メモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【０１０５】
［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができる。
【０１０６】
また、第３の実施形態によれば、トンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第１絶縁膜１５２ａと、シリコンピラーＳＰ側のＳｉＯ２を含む第２絶縁膜１５２ｂとで構成されている。すなわち、チャネルと第１絶縁膜１５２ａとの間にＮが存在しない領域（第２絶縁膜１５２ｂ）がある。チャネルの近傍にＮが存在すると、チャネルにおける電荷の移動度が低下してしまう。第３の実施形態では、チャネルの界面にＮが存在しない第２絶縁膜１５２ｂを形成することで、チャネルにおける電荷の移動度を大きくすることができる。
【０１０７】
なお、第１絶縁膜１５２ａとして第１の実施形態におけるトンネル絶縁膜１５２と同様の構造に限らず、第２の実施形態におけるトンネル絶縁膜１５２と同様の構造にしてもよい。すなわち、第１絶縁膜１５２ａは、第２絶縁膜１５２ｂ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＡｌ２Ｏ３で構成され、その間において第２絶縁膜１５２ｂ側から電荷蓄積膜１５１側に向かってＡｌ濃度、およびその勾配が大きくなる（単調増加する）ＡｌＳｉＯで構成されてもよい。
【０１０８】
＜第４の実施形態＞
図１３および図１５を用いて、第４の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１０９】
第４の実施形態は、第３の実施形態の変形例であり、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２が電荷蓄積膜１５１側から順に積層されたＳｉＯＮを含む第３絶縁膜１５２ｄと、第３絶縁膜１５２ｄよりもＮ濃度が小さいＳｉＯＮを含む第４絶縁膜１５２ｅと、ＳｉＯ２を含む第５絶縁膜１５２ｆとで構成される例である。第４の実施形態において、第３の実施形態と異なる点は、トンネル絶縁膜１５２を構成する第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆが、組成比が連続な膜ではなく、非連続な積層膜である点である。
【０１１０】
以下に、第４の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第４の実施形態において、上記第３の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１１１】
［構造］
まず、第４の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【０１１２】
図１３は、第４の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図である。より具体的には、図１３（ａ）は、第４の実施形態に係るＭＯＮＯＳメモリセルの断面図を示し、図１３（ｂ）は、その平面図を示している。
【０１１３】
図１３（ａ）および図１３（ｂ）に示すように、第４の実施形態において、トンネル絶縁膜１５２は、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆで構成されている。
【０１１４】
第３絶縁膜１５２ｄは、メモリホール４０内における電荷蓄積膜１５１の側面上に形成されている。第３絶縁膜１５２ｄは、ＳｉＯＮで構成されている。第３絶縁膜１５２ｄは、ＳｉおよびＯ、すなわちＳｉＯ２を母材とし、また、母材と異なるＮを含んでいる。第３絶縁膜１５２ｄにおけるＮ濃度は、例えば１８ａｔ．％である。また、第３絶縁膜１５２ｄの組成比は一定であり、膜厚は例えば２ｎｍである。
【０１１５】
第４絶縁膜１５２ｅは、メモリホール４０内における第３絶縁膜１５２ｄの側面上に形成されている。第４絶縁膜１５２ｅは、ＳｉＯＮで構成されている。第４絶縁膜１５２ｅは、ＳｉおよびＯ、すなわちＳｉＯ２を母材とし、また、母材と異なるＮを含んでいる。第４絶縁膜１５２ｅにおけるＮ濃度は、第３絶縁膜１５２ｄにおけるＮ濃度より小さく、例えば７ａｔ．％である。また、第４絶縁膜１５２ｅの組成比は一定であり、膜厚は例えば２ｎｍである。
【０１１６】
第５絶縁膜１５２ｆは、メモリホール４０内における第４絶縁膜１５２ｅの側面上に形成されている。第５絶縁膜１５２ｆは、ＳｉＯ２で構成されている。また、第５絶縁膜１５２ｆの組成比は一定である。第５絶縁膜１５２ｆの膜厚は、例えば２ｎｍである。この第５絶縁膜１５２ｆの側面上に、シリコンピラーＳＰが形成されている。なお、第５絶縁膜１５２ｆは、ＳｉおよびＯ、すなわちＳｉＯ２を母材とし、また、母材と異なるＮを含んでいてもよい。
【０１１７】
なお、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆにおけるＮ濃度の関係は上記に限らず、以下のようになればよい。
【０１１８】
図１４は、第４の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフである。
【０１１９】
図１４に示すように、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆにおけるＮ濃度をそれぞれ、ｎ１，ｎ２，およびｎ３とし、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆにおける膜厚をそれぞれ、ｒ１，ｒ２，およびｒ３とした場合を考える。
【０１２０】
このとき、Ｎ濃度は、ｎ１＞ｎ２＞ｎ３の関係を満たす。また、Ｎ濃度の勾配は、（ｎ１−ｎ２）／（ｒ１＋ｒ２）＞（ｎ２−ｎ３）／（ｒ２＋ｒ３）の関係を満たす。すなわち、トンネル絶縁膜１５２において、Ｎ濃度は、メモリホール４０の中心Ｏから外側の膜ほど大きくなる。また、隣接する膜間のＮ濃度の差（勾配）は、メモリホール４０の中心Ｏから外側に向かうにしたがって、大きくなる。より具体的には、外側に位置する第４絶縁膜１５２ｅと第３絶縁膜１５２ｄとのＮ濃度差は、内側に位置する第５絶縁膜１５２ｆと第４絶縁膜１５２ｅとのＮ濃度差よりも大きくなる。
【０１２１】
なお、ｒ１＝ｒ２＝ｒ３であり（各膜厚が等しく）、ｎ３＝０であれば、ｎ１＞２×ｎ２となる。
【０１２２】
また、絶縁膜が３つの場合のみならず、４つ以上の場合であっても、上記Ｎ濃度、およびＮ濃度勾配の条件は成立する。より具体的には、外側（電荷蓄積膜１５１側）から内側（シリコンピラーＳＰ側）に順に形成された絶縁膜のＮ濃度をそれぞれ、ｎ１，ｎ２，・・・，およびｎｉ（ｉは整数、かつｉ≧３）とし、膜厚をそれぞれ、ｒ１，ｒ２，・・・，およびｒｉとした場合を考える。このとき、Ｎ濃度は、ｎ１＞ｎ２＞・・・＞ｎｉの関係を満たす。また、Ｎ濃度の勾配は、（ｎ１−ｎ２）／（ｒ１＋ｒ２）＞（ｎ２−ｎ３）／（ｒ２＋ｒ３）＞・・・＞（ｎｉ−１−ｎｉ）／（ｒｉ−１＋ｒｉ）の関係を満たす。
【０１２３】
図１５は、第４の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【０１２４】
図１５に示すように、第３絶縁膜１５２ｄにおけるバンドギャップは、一定の大きさである。これは、第３絶縁膜１５２ｄが一定の組成比のＳｉＯＮで構成されているためである。
【０１２５】
第４絶縁膜１５２ｅにおけるバンドギャップは、一定の大きさであり、かつ第３絶縁膜１５２ｄにおけるバンドギャップより大きい。これは、第４絶縁膜１５２ｅが一定の組成比のＳｉＯＮで構成され、かつそのＮ濃度が第３絶縁膜１５２ｄにおけるＮ濃度よりも小さいためである。
【０１２６】
第５絶縁膜１５２ｆにおけるバンドギャップは、一定の大きさである。これは、第５絶縁膜１５２ｆはＮを含まず、ＳｉＯ２で構成され、かつ一定の組成比で構成されているためである。また、第５絶縁膜１５２ｆはＮを含んでいないため、第３絶縁膜１５２ｄおよび第４絶縁膜１５２ｅよりもバンドギャップが大きい。
【０１２７】
図示するように、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆの順にバンドギャップは大きくなっている。言い換えると、トンネル絶縁膜１５２は、電荷蓄積膜１５１側からシリコンピラーＳＰに向かってバンドギャップが大きくなる積層膜で構成されている。また、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆのバンドギャップは、それぞれの界面で段階的であり非連続である。すなわち、図１４に示すように、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆの組成比も、それぞれの界面で段階的であり非連続である。
【０１２８】
［製造方法］
次に、第４の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【０１２９】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【０１３０】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ法により、ＳｉＯＮで構成される第３絶縁膜１５２ｄが形成される。次に、メモリホール４０内における第３絶縁膜１５２ｄの側面上に、例えばＡＬＤ法により、第３絶縁膜１５２ｄよりもＮ濃度が小さいＳｉＯＮで構成される第４絶縁膜１５２ｅが形成される。次に、メモリホール４０内における第４絶縁膜１５２ｅの側面上に、例えばＡＬＤ法により、ＳｉＯ２で構成される第５絶縁膜１５２ｆが形成される。これにより、組成比が非連続な積層膜で構成されるトンネル絶縁膜１５２が形成される。
【０１３１】
次に、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。その後、メモリホール４０内におけるシリコンピラーＳＰの側面上に、絶縁材が形成されてメモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【０１３２】
［効果］
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができ、また、チャネルにおける電荷の移動度を大きくすることができる。
【０１３３】
また、第４の実施形態によれば、トンネル絶縁膜１５２が電荷蓄積膜１５１側から順に積層されたＳｉＯＮを含む第３絶縁膜１５２ｄと、第３絶縁膜１５２ｄよりもＮ濃度が小さいＳｉＯＮを含む第４絶縁膜１５２ｅと、ＳｉＯ２を含む第５絶縁膜１５２ｆとで構成されている。これら第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆはそれぞれ、組成比が一定の膜である。また、各界面において組成比は非連続である。すなわち、第４の実施形態における製造方法では、トンネル絶縁膜１５２は、３パターンのガス種を用いたＡＬＤ法を行うことで形成される。このため、ＡＬＤ法の切り替えシーケンスが少ない。また、その後のアニール処理を行う必要がない。これにより、プロセスを容易にでき、またプロセス時間の短縮を図ることができる。
【０１３４】
なお、第４の実施形態において、トンネル絶縁膜１５２が３層の場合を例に説明したが、４層以上でもよい。また、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆの各膜厚は２ｎｍとしたが、適宜設定可能であり、トータルのトンネル絶縁膜１５２の膜厚として６ｎｍ程度になればよい。
【０１３５】
＜第５の実施形態＞
図１６および図１７を用いて、第５の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１３６】
第５の実施形態は、第３の実施形態の変形例であり、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第６絶縁膜１５２ｇと、シリコンピラーＳＰ側のＳｉＯ２を含む第７絶縁膜１５２ｈとで構成され、その界面近傍にＳｉ微結晶１５２ｉを含有する例である。
【０１３７】
以下に、第５の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第５の実施形態において、上記第３の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１３８】
［構造］
まず、第５の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【０１３９】
図１６は、第５の実施形態に係るＭＯＮＯＳメモリセルを示す断面図である。
【０１４０】
図１６に示すように、第５の実施形態において、トンネル絶縁膜１５２は、第６絶縁膜１５２ｇ、第７絶縁膜１５２ｈ、およびＳｉ微結晶１５２ｉで構成されている。
【０１４１】
第６絶縁膜１５２ｇは、メモリホール４０内における電荷蓄積膜１５１の側面上に形成されている。第６絶縁膜１５２ｇは、第３の実施形態における第１絶縁膜１５２ａと同様の構造を有している。
【０１４２】
第７絶縁膜１５２ｈは、メモリホール４０内における第６絶縁膜１５２ｇの側面上に形成されている。第７絶縁膜１５２ｈは、第３の実施形態における第２絶縁膜１５２ｂと同様の構造を有している。
【０１４３】
Ｓｉ微結晶１５２ｉは、トンネル絶縁膜１５２における第６絶縁膜１５２ｇと第７絶縁膜１５２ｈとの界面近傍に含有されている。Ｓｉ微結晶１５２ｉの存在密度は、一定であることが望ましいが、領域ごとに異なってもよい。また、図１６において、Ｓｉ微結晶１５２ｉは、第６絶縁膜１５２ｇと第７絶縁膜１５２ｈとの界面近傍のみに形成されているが、第７絶縁膜１５２ｈの内部に存在していてもよい。なお、Ｓｉ微結晶１５２ｉは、Ｓｉドット、またはＳｉナノクリスタルとも称される。
【０１４４】
図１７は、第５の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【０１４５】
図１７に示すように、第６絶縁膜１５２ｇにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、第６絶縁膜１５２ｇにおけるバンドギャップの勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。このとき、第６絶縁膜１５２ｇにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【０１４６】
一方、第７絶縁膜１５２ｈにおけるバンドギャップは、一定の大きさである。これは、第２絶縁膜１５２ｂはＮを含まず、ＳｉＯ２で構成され、かつ一定の組成比で構成されているためである。
【０１４７】
ここで、ＳｉＯ２を母材とする第６絶縁膜１５２ｇにＮを添加した場合、エネルギーバンドにおいて伝導帯側の変調よりも価電子帯側の変調のほうが大きい。
【０１４８】
第５の実施形態では、ＳｉＯ２を母材とする第６絶縁膜１５２ｇにＳｉ微結晶１５２ｉも添加している。この場合、図１７に示すように、エネルギーバンドにおいてＳｉ微結晶１５２ｉの導入の影響が現れ、書き込み時の伝導帯側における電子のトンネル確率が増大する。また、消去時の価電子帯側における正孔のトンネル確率も増大する。
【０１４９】
すなわち、消去特性のみならず、さらなる電荷保持特性および書き込み特性の向上を図ることができる。
【０１５０】
［製造方法］
次に、第５の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【０１５１】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【０１５２】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、第６絶縁膜１５２ｇが形成される。この第６絶縁膜１５２ｇは、第３の実施形態における第１絶縁膜１５２ａと同様の方法により形成される。
【０１５３】
次に、メモリホール４０内における第６絶縁膜１５２ｇの側面上に、シリコン薄膜が形成される。その後、例えば９００から１０００℃程度のＲＴＡ（Rapid Thermal Anneal）処理が行われる。このＲＴＡ処理は高温短時間で行われ、Ｓｉ微結晶１５２ｉを形成する。このようにして、第６絶縁膜１５２ｇの表面にＳｉ微結晶１５２ｉが形成される。
【０１５４】
その後、Ｓｉ微結晶１５２ｉが形成された第６絶縁膜１５２ｇの側面上に、第７絶縁膜１５２ｈが形成される。この第７絶縁膜１５２ｈは、第３の実施形態における第２絶縁膜１５２ｂと同様の方法により形成される。
【０１５５】
その後は、通常の方法により、メモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【０１５６】
［効果］
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができ、また、チャネル近傍の絶縁膜がＳｉＯ２で構成されているため、チャネルにおける電荷の移動度を大きくすることができる。
【０１５７】
また、第５の実施形態によれば、トンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第６絶縁膜１５２ｇと、シリコンピラーＳＰ側のＳｉＯ２を含む第７絶縁膜１５２ｈとで構成され、その界面近傍にＳｉ微結晶１５２ｉを含有している。トンネル絶縁膜１５２にＳｉ微結晶１５２ｉを添加することで、特に伝導帯側の電子トンネル確率が増加し、書き込み特性が向上する。すなわち、トンネル絶縁膜１５２に、価電子帯側に大きな内部電界を生じさせるＮだけでなく、書き込み特性を向上させるＳｉ微結晶１５２ｉも添加されている。このため、Ｎを添加することによるさらなる消去特性の向上のみならず、Ｓｉ微結晶１５２ｉを添加することによるさらなる電荷保持特性および書き込み特性の向上を図ることができる。
【０１５８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１５９】
３０…半導体基板、４０…メモリホール、１５０…ブロック絶縁膜、１５１…電荷蓄積膜、１５２…トンネル絶縁膜、１５２ａ…第１絶縁膜、１５２ｂ…第２絶縁膜、１５２ｄ…第３絶縁膜、１５２ｅ…第４絶縁膜、１５２ｆ…第５絶縁膜、１５２ｇ…第６絶縁膜、１５２ｈ…第７絶縁膜、１５２ｉ…Ｓｉ微結晶、ＣＧ…コントロールゲート、ＳＰ…シリコンピラー。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
リソグラフィーに頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にＯＴＰ（onetime-programmable）素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことでＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されている。しかしながら、これらの構造では、積層数が増すとともにリソグラフィー回数が増大するという問題が挙げられている。そこで、これらに代わる技術として、３次元の積層型垂直メモリが提案されている。
【０００３】
３次元メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にポリシリコン膜（シリコンピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるメモリストリングを一度に形成することができる。
【０００４】
ところで、ＭＯＮＯＳメモリセルでは、データ保持（電荷保持）特性の向上が課題となっている。特に、書き込み／消去動作を繰り返した後のデータ保持では、メモリセルの閾値電圧の分布が広がり、データの判別が困難になってしまうことがある。これは、平面型のＭＯＮＯＳメモリセルのみならず、円筒型のＭＯＮＯＳメモリセルでも同様である。特に、円筒型であるＭＯＮＯＳメモリセルでは、円筒の径方向で電界の大きさが異なっているので、そのことを考慮したデータ保持の解決策が必要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２０１０−１４７１０３号公報
【特許文献３】特開２００９−２３１３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電荷保持特性の向上を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、を具備し、前記トンネル絶縁膜は、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。
【図面の簡単な説明】
【０００８】
【図１】各実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図２】図１におけるメモリセルアレイを示す斜視図。
【図３】図２におけるＮＡＮＤストリングを拡大した断面図。
【図４】第１の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図。
【図５】第１の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフ。
【図６】第１の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図７】第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調の比較例を示す図。
【図８】第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調を示す図。
【図９】第２の実施形態に係るＭＯＮＯＳメモリセルのＡｌ濃度の分布を示すグラフ。
【図１０】第２の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図１１】第３の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図。
【図１２】第３の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図１３】第４の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図。
【図１４】第４の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフ。
【図１５】第４の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【図１６】第５の実施形態に係るＭＯＮＯＳメモリセルを示す断面図。
【図１７】第５の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図。
【発明を実施するための形態】
【０００９】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１０】
＜構成例＞
図１乃至図３を用いて、各実施形態に係る不揮発性半導体記憶装置の構成例について説明する。
【００１１】
図１は、各実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００１２】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ５、複数のワード線駆動回路１３、複数のソース側選択ゲート線駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、および複数のバックゲートトランジスタ駆動回路１８等を備えている。
【００１３】
メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられている。このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタＭＴｒが配置されている。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１４】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。
【００１５】
ソース側選択ゲート線駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００１６】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００１７】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴｒから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００１８】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００１９】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００２０】
図２は、図１におけるメモリセルアレイ５を示す斜視図であり、ＮＡＮＤストリング（メモリセルストリング）３００の構造を示している。図３は、図２におけるＮＡＮＤストリング３００を拡大した断面図である。
【００２１】
図２に示すように、メモリセルアレイ５において、半導体基板３０上に、Ｕ字状シリコンピラー（半導体層）ＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）３００が配置されている。各メモリストリング３００は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００２２】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜１５５を有している。このメモリ膜１５５は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、およびブロック絶縁膜１５０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと、その周囲に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、ブロック絶縁膜１５０およびコントロールゲートＣＧとで構成され、ＭＯＮＯＳ構造を有している。本実施形態に係るＭＯＮＯＳ構造についての詳細は、後述する。
【００２３】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。また、図３に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有している。
【００２４】
また、図２に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端（ドレイン）が複数のメモリセルトランジスタの一端（ソース）に接続され、他端（ソース）がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端（ソース）が複数のメモリセルトランジスタＭＴｒの他端（ドレイン）に接続され、他端（ドレイン）がビット線ＢＬに接続されている。
【００２５】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部１５６が充填されている。
【００２６】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成されている。また、図１に示すように、積層された複数のコントロールゲートＣＧのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続されている。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続されている。
【００２７】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁膜を介して形成されている。また、バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。このバックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２８】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤはＵ字状シリコンピラーＳＰの一方の柱状部に直交するように形成され、ソース側選択ゲートＳＧＳは他方の柱状部に直交するように形成されている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２９】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３０】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３１】
＜第１の実施形態＞
図４乃至図８を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。
【００３２】
第１の実施形態では、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２がシリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＳｉＯＮで構成される。そして、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＮ濃度が大きくなるように構成される。また、トンネル絶縁膜１５２中のＮ濃度の勾配は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって大きくなるように構成される。これにより、トンネル絶縁膜１５２のバンドギャップをシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成でき、電荷保持特性の向上を図ることができる。また、Ｎ濃度の勾配をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって大きくすることによって、円筒型ＭＯＮＯＳメモリセルの外周側ほど電界が低減する形状効果を補い、均一なトンネル絶縁膜電界を実現することができる。
【００３３】
以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
【００３４】
［構造］
まず、第１の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【００３５】
図４は、第１の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図である。より具体的には、図４（ａ）は、第１の実施形態に係るＭＯＮＯＳメモリセルの断面図を示し、図４（ｂ）は、その平面図を示している。
【００３６】
図４（ａ）および図４（ｂ）に示すように、ＭＯＮＯＳメモリセルは、コントロールゲートＣＧ、ブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、およびシリコンピラーＳＰで構成されている。
【００３７】
コントロールゲートＣＧは、その上面から下面まで達する円筒状のメモリホール（貫通ホール）４０を有している。言い換えると、コントロールゲートＣＧは、積層方向に貫通するメモリホール４０を有している。
【００３８】
ブロック絶縁膜１５０は、メモリホール４０内におけるコントロールゲートＣＧの側面上に形成されている。ブロック絶縁膜１５０は、例えば、コントロールゲートＣＧの側面上から順に形成された、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、およびＳｉＯ２の積層膜で構成されている。また、ブロック絶縁膜１５０は、これに限らず、ＳｉＯ２またはＳｉＮの単層膜で構成されてもよい。
【００３９】
電荷蓄積膜１５１は、メモリホール４０内におけるブロック絶縁膜１５０の側面上に形成されている。電荷蓄積膜１５１は、例えば、ＳｉＮで構成されている。また、電荷蓄積膜１５１は、これに限らず、種々の絶縁膜で構成され得るが、後述するトンネル絶縁膜よりもバンドギャップが小さい材料で構成される。
【００４０】
トンネル絶縁膜１５２は、メモリホール４０内における電荷蓄積膜１５１側面上に形成されている。本実施形態に係るトンネル絶縁膜１５２の詳細については、後述する。
【００４１】
シリコンピラーＳＰは、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に形成されている。シリコンピラーＳＰは、例えば、ポリシリコンまたはアモルファスシリコンで構成されている。このシリコンピラーＳＰの内部（メモリホール４０の中央部）には、中空Ｈ１が形成され、絶縁材が埋め込まれている。しかし、これに限らず、中空Ｈ１は、空洞として形成されていてもよい。
【００４２】
これらブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、およびシリコンピラーＳＰは、円筒状のメモリホール４０に沿って形成されているため、それぞれ円筒状に形成されている。また、ブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、およびシリコンピラーＳＰは、メモリホール４０の中心Ｏを中心として同心円状に形成されている。
【００４３】
図５は、第１の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフである。ここで、チャネル（シリコンピラーＳＰ）とトンネル絶縁膜１５２との界面は、メモリホール４０の中心Ｏから１５ｎｍの距離に位置する。また、トンネル絶縁膜１５２の膜厚は、６ｎｍである。すなわち、図５は、主にトンネル絶縁膜１５２のＮ濃度を示している。また、図６は、第１の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【００４４】
第１の実施形態に係るトンネル絶縁膜１５２は、チャネルとの界面においてＳｉＯ２で構成され、電荷蓄積膜１５１との界面においてＳｉＯＮ（酸窒化シリコン）で構成されている。また、その間において、Ｎ濃度が連続的に変化するＳｉＯＮで構成されている。このトンネル絶縁膜１５２は、Ｓｉ（シリコン）およびＯ（酸素）、すなわちＳｉＯ２を母材としている。また、トンネル絶縁膜１５２は、母材と異なるＮ（窒素）を含んでいる。
【００４５】
このＮは、ＳｉＯ２を母材とするトンネル絶縁膜１５２に添加することにより、その母材のバンドギャップを低下させる元素である。より具体的には、トンネル絶縁膜１５２において、Ｎ濃度を大きくすることでそのバンドギャップを小さくすることができ、Ｎ濃度を小さくすることでそのバンドギャップを大きくすることができる。すなわち、トンネル絶縁膜１５２のバンドギャップは、Ｎ濃度に対する減少関数として変化する。また、トンネル絶縁膜１５２のバンドギャップの変化率は、Ｎ濃度の変化率に対応している。
【００４６】
なお、ここで、母材とはトンネル絶縁膜１５２における主要材料を示しているが、単に組成比が大きい材料を示すものではない。それとは異なる元素（ここではＮ）を添加することによりバンドギャップ（もしくはバンドオフセット）が低下するような元の材料を示している。
【００４７】
ここで、図５に示すように、トンネル絶縁膜１５２におけるＮ濃度は、シリコンピラーＳＰ側（メモリホール４０の内側）から電荷蓄積膜１５１側（メモリホール４０の外側）に向かって単調に増加する。すなわち、トンネル絶縁膜１５２は、チャネル側から電荷蓄積膜１５１に向かってＮ濃度が大きくなるＳｉＯＮで構成されている。また、トンネル絶縁膜１５２におけるＮ濃度の勾配（Ｎの濃度をｎ、メモリホール４０の中心Ｏからの距離をｒとした場合、その微分係数ｄｎ／ｄｒ）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。すなわち、トンネル絶縁膜１５２におけるＮ濃度は、メモリホール４０の中心Ｏから外側に向かうにしたがって、その変化率（増加率）が増加する。このとき、トンネル絶縁膜１５２におけるＮ濃度、およびその勾配は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００４８】
このようにＳｉＯ２を母材とするトンネル絶縁膜１５２にその母材とは異なる元素（Ｎ）を導入することで、トンネル絶縁膜１５２のバンド構造を変調させることができる。より具体的には、図６に示すように、トンネル絶縁膜１５２は、チャネル側で大きなバンドギャップ（もしくはバンドオフセット）を有し、電荷蓄積膜１５１側で小さなバンドギャップ（もしくはバンドオフセット）を有する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）の勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。このとき、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。以上の説明におけるバンドオフセットとは、伝導帯バンドオフセット、もしくは価電子帯バンドオフセットのことである。
【００４９】
なお、トンネル絶縁膜１５２を構成する材料（ＳｉＯＮ）の組成比は、（ＳｉＯ２)ｘ(Ｓｉ３Ｎ４)１−ｘと表される。より具体的には、チャネルとの界面においてｘ＝１であり、電荷蓄積膜１５１との界面においてｘ＝０．７５である。すなわち、組成比は、ｘ＝０．７５〜１の範囲で変化する。組成比においてｘが０．７５より小さくなってしまうとトンネル絶縁膜１５２の平均配位数Ｎａｖが３を超えてしまう。平均配位数Ｎａｖが３を超えると、膜中の欠陥が急激に増加する。このため、本実施形態におけるトンネル絶縁膜１５２を構成する材料の組成比において、ｘ≧０．７５としている。
【００５０】
また、図６に示すように、ＳｉＯ２を母材とするトンネル絶縁膜１５２にＮを添加した場合、エネルギーバンドにおいて伝導帯側の変調よりも価電子帯側の変調のほうが大きい。この価電子帯側の変調は、消去特性の向上に寄与することができる。
【００５１】
［製造方法］
次に、第１の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【００５２】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【００５３】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、トンネル絶縁膜１５２が形成される。このトンネル絶縁膜１５２は、以下のように形成される。
【００５４】
まず、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ（Atomic Layer Deposition）法により、ＳｉＯＮで構成される第１膜が形成される。次に、第１膜の側面上に、例えばＡＬＤ法により、第１膜よりもＮ濃度の小さいＳｉＯＮで構成される第２膜が形成される。その後、同様に、第２膜の側面上に、例えばＡＬＤ法により、ＳｉＯＮで構成される複数の膜が形成される。このとき、内側の膜ほどＮ濃度、およびその勾配が小さくなるように形成されていく。そして、最後に、例えばＡＬＤ法により、ＳｉＯ２で構成される膜が形成された後、十分なアニールが行われる。これにより、Ｎが拡散され、Ｎ濃度が連続的で、かつメモリホール４０の内側に向かってＮ濃度、およびその勾配が単調に減少するトンネル絶縁膜１５２が形成される。
【００５５】
または、トンネル絶縁膜１５２は、以下のように形成される。
【００５６】
まず、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ法により、ＳｉＮで構成される膜が形成された後、その膜が酸化され、ＳｉＯＮで構成される第１膜が形成される。次に、第１膜の側面上に、例えばＡＬＤ法により、ＳｉＮで構成される膜が形成され後、その膜が酸化され、第１膜よりもＮ濃度の小さいＳｉＯＮで構成される第２膜が形成される。その後、同様に、第２膜の側面上に、例えばＡＬＤ法により、ＳｉＮで構成される膜が形成された後、その膜が酸化されてＳｉＯＮで構成される膜が形成される工程が繰り返し行われる。このとき、内側の膜ほどＮ濃度、およびその勾配が小さくなるように形成されていく。そして、最後に、例えばＡＬＤ法により、ＳｉＯ２で構成される膜が形成された後、十分なアニールが行われる。これにより、Ｎが拡散され、Ｎ濃度が連続的で、かつメモリホール４０の内側に向かってＮ濃度、およびその勾配が単調に減少するトンネル絶縁膜１５２が形成される。
【００５７】
次に、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。その後、メモリホール４０内におけるシリコンピラーＳＰの側面上に、絶縁材が形成されてメモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【００５８】
［効果］
上記第１の実施形態によれば、ＭＯＮＯＳメモリセルにおけるトンネル絶縁膜１５２は、シリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＳｉＯＮで構成され、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＮ濃度、およびＮ濃度の勾配が大きくなる（単調増加する）ＳｉＯＮで構成されている。これにより、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成できる。その結果、電荷保持特性の向上を図ることができる。以下に、電荷保持によるバンド変調の原理について説明する。
【００５９】
図７は、第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調の比較例を示す図であり、図８は、第１の実施形態に係るＭＯＮＯＳメモリセルの電荷保持によるバンド変調を示す図である。
【００６０】
図７（ａ）に示すように、比較例によれば、電荷蓄積膜１５１に電荷（電子）が保持されていない場合、トンネル絶縁膜１５２に内部電界（バンドギャップの勾配）はなく、各膜においてバンドギャップは一定の大きさである。そして、図７（ｂ）に示すように、電荷蓄積膜１５１に電荷が保持された場合、その電荷によってバンド変調が生じる。より具体的には、電荷蓄積膜１５１のバンドエネルギーが上がることで伝導帯側の電子に対する障壁が小さくなるとともに、トンネル絶縁膜１５２のバンドエネルギーに電子がデトラッピングしやすいような自己電界が生じる。これにより、電荷蓄積膜１５１における電荷保持特性が劣化してしまう。
【００６１】
これに対し、図８（ａ）に示すように、第１の実施形態によれば、電荷蓄積膜１５１に電荷が保持されていない場合、トンネル絶縁膜１５２に内部電界が生じ、トンネル絶縁膜１５２のバンドギャップがシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成されている。このため、図８（ｂ）に示すように、電荷蓄積膜１５１に電荷が保持された場合、その電荷によってトンネル絶縁膜１５２のバンドエネルギーに自己電界が生じても、それを緩和することができる。すなわち、電荷蓄積膜１５１に保持された電荷のデトラッピングを抑制することができる。
【００６２】
また、第１の実施形態によれば、電子が電荷蓄積膜１５１側に加速しやすいように伝導帯側に内部電界が生じている。これにより、書き込み時の電界を強めることができ、書き込み特性を向上させることができる。また、正孔が電荷蓄積膜１５１側に加速しやすいように価電子帯側にも内部電界が生じている。これにより、消去時の電界を強めることができ、消去特性を向上させることができる。特に、トンネル絶縁膜１５２にＮを添加することで、価電子帯側に大きな内部電界が生じる。このため、さらなる消去特性の向上を図ることができる。このような書き込み／消去特性の向上にともない、メモリセルの耐久性の劣化を抑制することができる。
【００６３】
ところで、円筒型のＭＯＮＯＳメモリセルでは、円筒の径方向にＥ＝Ｃ／εｒの電界が発生する。ここで、Ｅは電界、εは誘電率、ｒはメモリホール４０の中心Ｏからの距離、Ｃは電荷量に比例し、ワード線ＷＬの膜厚に反比例した定数を示している。すなわち、円筒型のＭＯＮＯＳメモリセルでは、書き込みおよび消去動作において、メモリホール４０の中心Ｏからの距離が大きくなるほど電界が小さくなる。言い換えると、メモリホール４０の中心Ｏから外側になるほど電界が小さくなる（円筒型メモリセルの形状効果）。
【００６４】
Ｎ濃度を径方向の外側に向かって単調に増加させると、バンドギャップ（もしくはバンドオフセット）は減少するので、内部電界を作り出すことができる。しかし、Ｎ濃度を単調に増加させるだけでは、円筒型メモリセルの形状効果（距離ｒの増加）による電界の減少、およびＮの導入にともなう誘電率の増加による電界の減少をカバーできない可能性がある。すなわち、トンネル絶縁膜１５２におけるＮ濃度を外側に向かって単調に増加させるだけでは、書き込みおよび消去動作において、その特性をそれほど向上させることができない。
【００６５】
これに対し、第１の実施形態によれば、トンネル絶縁膜１５２においてＮ濃度をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加するだけでなく、Ｎ濃度の勾配も単調に増加している。これにより、電荷蓄積膜１５１側の内部電界をさらに強めることができる。その結果、円筒型メモリセルの形状効果による影響を補正し、書き込み／消去特性の向上を図り、また蓄積電荷による自己電界を十分に緩和し、良好なデータ保持特性を得ることができる。
【００６６】
＜第２の実施形態＞
図９および図１０を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。
【００６７】
第２の実施形態では、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２がシリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＡｌ２Ｏ３で構成される。そして、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＡｌ濃度、およびその勾配が大きくなるように構成される。すなわち、第１の実施形態と異なる点は、トンネル絶縁膜１５２において、Ｎ濃度ではなくＡｌ濃度を変化させていく点である。
【００６８】
以下に、第２の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００６９】
［構造］
まず、第２の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【００７０】
図９は、第２の実施形態に係るＭＯＮＯＳメモリセルのＡｌ（アルミニウム）濃度の分布を示すグラフである。ここで、チャネル（シリコンピラーＳＰ）とトンネル絶縁膜１５２との界面は、メモリホール４０の中心Ｏから１５ｎｍの距離に位置する。また、トンネル絶縁膜１５２の膜厚は、６ｎｍである。すなわち、図９は、主にトンネル絶縁膜１５２のＡｌ濃度を示している。また、図１０は、第２の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【００７１】
第２の実施形態に係るトンネル絶縁膜１５２は、チャネルとの界面においてＳｉＯ２で構成され、電荷蓄積膜１５１との界面においてＡｌ２Ｏ３（アルミナ）で構成されている。また、その間において、Ａｌ濃度が連続的に変化するＡｌＳｉＯ（アルミシリケート）で構成されている。このトンネル絶縁膜１５２は、ＳｉおよびＯ、すなわちＳｉＯ２を母材としている。また、トンネル絶縁膜１５２は、母材と異なる元素Ａｌを含んでいる。
【００７２】
このＡｌは、ＳｉＯ２を母材とするトンネル絶縁膜１５２に添加することにより、その母材のバンドギャップを低下させる元素である。より具体的には、トンネル絶縁膜１５２において、Ａｌ濃度を大きくすることでそのバンドギャップ（もしくはバンドオフセット）を小さくすることができ、Ａｌ濃度を小さくすることでそのバンドギャップ（もしくはバンドオフセット）を大きくすることができる。すなわち、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）は、Ａｌ濃度に対する減少関数として変化する。また、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）の変化率は、Ａｌ濃度の変化率に対応している比例する。
【００７３】
なお、ここで、母材とは主要材料を示しているが、単に組成比が大きい材料を示すものではない。それとは異なる元素（ここではＡｌ）を添加することによりバンドギャップ（もしくはバンドオフセット）が低下するような元の材料を示している。
【００７４】
ここで、図９に示すように、トンネル絶縁膜１５２におけるＡｌ濃度は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。また、トンネル絶縁膜１５２におけるＡｌ濃度の勾配（Ａｌの濃度をｎ、メモリホール４０の中心Ｏからの距離をｒとした場合、その微分係数ｄｎ／ｄｒ）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。すなわち、トンネル絶縁膜１５２におけるＡｌ濃度は、メモリホール４０の中心Ｏから外側に向かうにしたがって、その変化率（増加率）が増加する。このとき、トンネル絶縁膜１５２におけるＡｌ濃度、およびその勾配は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００７５】
このようにＳｉＯ２を母材とするトンネル絶縁膜１５２にその母材とは異なる元素（Ａｌ）を導入することで、トンネル絶縁膜１５２のバンド構造を変調させることができる。より具体的には、図１０に示すように、トンネル絶縁膜１５２は、チャネル側で大きなバンドギャップ（もしくはバンドオフセット）を有し、電荷蓄積膜１５１側で小さなバンドギャップ（もしくはバンドオフセット）を有する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）の勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加減少する。このとき、トンネル絶縁膜１５２におけるバンドギャップ（もしくはバンドオフセット）は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００７６】
なお、トンネル絶縁膜１５２を構成する材料（ＡｌＳｉＯ）の組成比は、（ＳｉＯ２)ｘ(Ａｌ２Ｏ３)１−ｘである。より具体的には、チャネルとの界面においてｘ＝１であり、電荷蓄積膜１５１との界面においてｘ＝０である。すなわち、組成比は、ｘ＝０〜１の範囲で変化する。
【００７７】
また、図１０に示すように、ＳｉＯ２を母材とするトンネル絶縁膜１５２にＡｌを添加した場合、エネルギーバンドにおいて価電子帯側の変調よりも伝導帯側の変調のほうが大きい。この伝導帯側の変調は、電荷保持特性および書き込み特性の向上に寄与することができる。
【００７８】
［製造方法］
次に、第２の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【００７９】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【００８０】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、トンネル絶縁膜１５２が形成される。このトンネル絶縁膜１５２は、ＡＬＤ法を用いたアルミニウムシリケートの形成方法によって形成される。より具体的には、トンネル絶縁膜１５２は、以下のように形成される。
【００８１】
まず、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ（Atomic Layer Deposition）法により、Ａｌ２Ｏ３で構成される第１膜が形成される。次に、第１膜の側面上に、例えばＡＬＤ法により、ＳｉＯ２で構成される第２膜が形成される。その後、同様に、第２膜の側面上に、例えばＡＬＤ法により、Ａｌ２Ｏ３で構成される膜、およびＳｉＯ２で構成される膜を交互に形成していく。
【００８２】
ここで、ＡＬＤ法は、原子層を１層単位で形成することが可能な堆積方法である。このため、メモリホール４０内の外側のＡｌ２Ｏ３の膜ほど多い層数とし、内側に向かって層数を減らしていく。一方、メモリホール４０内の外側のＳｉＯ２の膜ほど少ない層数とし、内側に向かって層数を増やしていく。そして、最後に、例えばＡＬＤ法により、ＳｉＯ２で構成される膜が形成された後、十分なアニールが行われる。これにより、Ａｌが拡散され、Ａｌ濃度が連続的で、かつメモリホール４０の内側に向かってＡｌ濃度、およびその勾配が単調に減少するトンネル絶縁膜１５２が形成される。
【００８３】
次に、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。その後、メモリホール４０内におけるシリコンピラーＳＰの側面上に、絶縁材が形成されてメモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【００８４】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができる。
【００８５】
また、第２の実施形態によれば、ＭＯＮＯＳメモリセルにおけるトンネル絶縁膜１５２は、シリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＡｌ２Ｏ３で構成され、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＡｌ濃度、およびその勾配が大きくなる（単調増加する）ＡｌＳｉＯで構成されている。これにより、トンネル絶縁膜１５２のバンドギャップ（もしくはバンドオフセット）をシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって小さくなるように構成できる。この際、価電子帯側と比べて伝導帯側に大きな内部電界が生じているため、さらなる書き込み特性の向上を図ることができる。
【００８６】
なお、トンネル絶縁膜１５２に添加される元素はＡｌに限らず、例えばＨｆ（ハフニウム）でもよい。すなわち、トンネル絶縁膜１５２は、シリコンピラーＳＰ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＨｆＯ２で構成され、その間においてシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＨｆ濃度が大きくなる（単調増加する）ＨｆＳｉＯ（ハフニウムシリケート）で構成されてもよい。
【００８７】
＜第３の実施形態＞
図１１および図１２を用いて、第３の実施形態に係る不揮発性半導体記憶装置について説明する。
【００８８】
第３の実施形態では、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第１絶縁膜１５２ａと、シリコンピラーＳＰ側のＳｉＯ２を含む第２絶縁膜１５２ｂとで構成される。より具体的には、第１絶縁膜１５２ａはシリコンピラーＳＰ側から電荷蓄積膜１５１側に向かってＮ濃度が大きくなるように構成され、第２絶縁膜１５２ｂは組成比が一定のＳｉＯ２で構成される。すなわち、第１の実施形態と異なる点は、トンネル絶縁膜１５２がＳｉＯＮを含む第１絶縁膜１５２ａとＳｉＯ２を含む第２絶縁膜１５２ｂとで構成される点である。
【００８９】
以下に、第３の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００９０】
［構造］
まず、第３の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【００９１】
図１１は、第３の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図である。より具体的には、図１１（ａ）は、第３の実施形態に係るＭＯＮＯＳメモリセルの断面図を示し、図１１（ｂ）は、その平面図を示している。
【００９２】
図１１（ａ）および図１１（ｂ）に示すように、第３の実施形態において、トンネル絶縁膜１５２は、第１絶縁膜１５２ａおよび第２絶縁膜１５２ｂで構成されている。
【００９３】
第１絶縁膜１５２ａは、メモリホール４０内における電荷蓄積膜１５１の側面上に形成されている。第１絶縁膜１５２ａは、第１の実施形態におけるトンネル絶縁膜１５２と同様の構造を有している。すなわち、第１絶縁膜１５２ａは、後述する第２絶縁膜１５２ｂとの界面においてＳｉＯ２で構成され、電荷蓄積膜１５１との界面においてＳｉＯＮで構成されている。また、その間において、Ｎ濃度が連続的に変化するＳｉＯＮで構成されている。この第１絶縁膜１５２ａは、ＳｉおよびＯ、すなわちＳｉＯ２を母材としている。また、第１絶縁膜１５２ａは、母材と異なるＮを含んでいる。
【００９４】
第２絶縁膜１５２ｂは、メモリホール４０内における第１絶縁膜１５２ａの側面上に形成されている。第２絶縁膜１５２ｂは、ＳｉＯ２で構成されている。この第２絶縁膜１５２ｂの組成比は一定である。第２絶縁膜１５２ｂの膜厚は、例えば１ｎｍ以上である。第２絶縁膜１５２ｂの側面上に、シリコンピラーＳＰが形成されている。言い換えると、第１絶縁膜１５２ａとシリコンピラーＳＰとの間に、第２絶縁膜１５２ｂが形成されている。
【００９５】
図１２は、第３の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【００９６】
図１２に示すように、第１絶縁膜１５２ａにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、第１絶縁膜１５２ａにおけるバンドギャップの勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。このとき、第１絶縁膜１５２ａにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【００９７】
なお、第１絶縁膜１５２ａを構成する材料（ＳｉＯＮ）の組成比は、（ＳｉＯ２)ｘ(Ｓｉ３Ｎ４)１−ｘである。より具体的には、第２絶縁膜１５２ｂとの界面においてｘ＝１であり、電荷蓄積膜１５１との界面においてｘ＝０．７５である。すなわち、組成比は、ｘ＝０．７５〜１の範囲で変化する。
【００９８】
一方、第２絶縁膜１５２ｂにおけるバンドギャップは、一定の大きさである。これは、第２絶縁膜１５２ｂはＮを含まず、ＳｉＯ２で構成され、かつ一定の組成比で構成されているためである。また、第２絶縁膜１５２ｂにおけるバンドギャップは、第１絶縁膜１５２ａのシリコンピラーＳＰ側（メモリホール４０の内側）の端部のバンドギャップと同程度の大きさである。このため、第１絶縁膜１５２ａのバンドギャップと第２絶縁膜１５２ｂのバンドギャップとは、連続的に接している。言い換えると、第１絶縁膜１５２ａと第２絶縁膜１５２ｂとは組成比が連続して接している。
【００９９】
［製造方法］
次に、第３の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【０１００】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【０１０１】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、第１絶縁膜１５２ａが形成される。この第１絶縁膜１５２ａは、第１の実施形態におけるトンネル絶縁膜１５２とほぼ同様の方法により形成される。
【０１０２】
その後、メモリホール４０内における第１絶縁膜１５２ａの側面上に、第２絶縁膜１５２ｂが形成される。このＳｉＯ２で構成される第２絶縁膜１５２ｂは、ＳｉＯＮで構成される第１絶縁膜１５２ａの形成後に、例えばその端部（メモリホール４０の内側）を酸素アニールすることによって形成される。
【０１０３】
または、第２絶縁膜１５２ｂは、ＳｉＯＮで構成される第１絶縁膜１５２ａの形成後に、シリコンピラーＳＰとなる多結晶シリコンを形成し、その後、多結晶シリコンの裏側（メモリホール４０の内側）から酸素アニールすることにより、形成される。すなわち、シリコンピラーＳＰとなる多結晶シリコンを介して酸素を供給することで多結晶シリコンの表側が酸化され、第１絶縁膜１５２ａとシリコンピラーＳＰとの間に、第２絶縁膜１５２が形成される。
【０１０４】
その後は、通常の方法により、メモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【０１０５】
［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができる。
【０１０６】
また、第３の実施形態によれば、トンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第１絶縁膜１５２ａと、シリコンピラーＳＰ側のＳｉＯ２を含む第２絶縁膜１５２ｂとで構成されている。すなわち、チャネルと第１絶縁膜１５２ａとの間にＮが存在しない領域（第２絶縁膜１５２ｂ）がある。チャネルの近傍にＮが存在すると、チャネルにおける電荷の移動度が低下してしまう。第３の実施形態では、チャネルの界面にＮが存在しない第２絶縁膜１５２ｂを形成することで、チャネルにおける電荷の移動度を大きくすることができる。
【０１０７】
なお、第１絶縁膜１５２ａとして第１の実施形態におけるトンネル絶縁膜１５２と同様の構造に限らず、第２の実施形態におけるトンネル絶縁膜１５２と同様の構造にしてもよい。すなわち、第１絶縁膜１５２ａは、第２絶縁膜１５２ｂ側の界面においてＳｉＯ２、電荷蓄積膜１５１側の界面においてＡｌ２Ｏ３で構成され、その間において第２絶縁膜１５２ｂ側から電荷蓄積膜１５１側に向かってＡｌ濃度、およびその勾配が大きくなる（単調増加する）ＡｌＳｉＯで構成されてもよい。
【０１０８】
＜第４の実施形態＞
図１３および図１５を用いて、第４の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１０９】
第４の実施形態は、第３の実施形態の変形例であり、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２が電荷蓄積膜１５１側から順に積層されたＳｉＯＮを含む第３絶縁膜１５２ｄと、第３絶縁膜１５２ｄよりもＮ濃度が小さいＳｉＯＮを含む第４絶縁膜１５２ｅと、ＳｉＯ２を含む第５絶縁膜１５２ｆとで構成される例である。第４の実施形態において、第３の実施形態と異なる点は、トンネル絶縁膜１５２を構成する第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆが、組成比が連続な膜ではなく、非連続な積層膜である点である。
【０１１０】
以下に、第４の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第４の実施形態において、上記第３の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１１１】
［構造］
まず、第４の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【０１１２】
図１３は、第４の実施形態に係るＭＯＮＯＳメモリセルを示す断面図および平面図である。より具体的には、図１３（ａ）は、第４の実施形態に係るＭＯＮＯＳメモリセルの断面図を示し、図１３（ｂ）は、その平面図を示している。
【０１１３】
図１３（ａ）および図１３（ｂ）に示すように、第４の実施形態において、トンネル絶縁膜１５２は、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆで構成されている。
【０１１４】
第３絶縁膜１５２ｄは、メモリホール４０内における電荷蓄積膜１５１の側面上に形成されている。第３絶縁膜１５２ｄは、ＳｉＯＮで構成されている。第３絶縁膜１５２ｄは、ＳｉおよびＯ、すなわちＳｉＯ２を母材とし、また、母材と異なるＮを含んでいる。第３絶縁膜１５２ｄにおけるＮ濃度は、例えば１８ａｔ．％である。また、第３絶縁膜１５２ｄの組成比は一定であり、膜厚は例えば２ｎｍである。
【０１１５】
第４絶縁膜１５２ｅは、メモリホール４０内における第３絶縁膜１５２ｄの側面上に形成されている。第４絶縁膜１５２ｅは、ＳｉＯＮで構成されている。第４絶縁膜１５２ｅは、ＳｉおよびＯ、すなわちＳｉＯ２を母材とし、また、母材と異なるＮを含んでいる。第４絶縁膜１５２ｅにおけるＮ濃度は、第３絶縁膜１５２ｄにおけるＮ濃度より小さく、例えば７ａｔ．％である。また、第４絶縁膜１５２ｅの組成比は一定であり、膜厚は例えば２ｎｍである。
【０１１６】
第５絶縁膜１５２ｆは、メモリホール４０内における第４絶縁膜１５２ｅの側面上に形成されている。第５絶縁膜１５２ｆは、ＳｉＯ２で構成されている。また、第５絶縁膜１５２ｆの組成比は一定である。第５絶縁膜１５２ｆの膜厚は、例えば２ｎｍである。この第５絶縁膜１５２ｆの側面上に、シリコンピラーＳＰが形成されている。なお、第５絶縁膜１５２ｆは、ＳｉおよびＯ、すなわちＳｉＯ２を母材とし、また、母材と異なるＮを含んでいてもよい。
【０１１７】
なお、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆにおけるＮ濃度の関係は上記に限らず、以下のようになればよい。
【０１１８】
図１４は、第４の実施形態に係るＭＯＮＯＳメモリセルのＮ濃度の分布を示すグラフである。
【０１１９】
図１４に示すように、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆにおけるＮ濃度をそれぞれ、ｎ１，ｎ２，およびｎ３とし、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆにおける膜厚をそれぞれ、ｒ１，ｒ２，およびｒ３とした場合を考える。
【０１２０】
このとき、Ｎ濃度は、ｎ１＞ｎ２＞ｎ３の関係を満たす。また、Ｎ濃度の勾配は、（ｎ１−ｎ２）／（ｒ１＋ｒ２）＞（ｎ２−ｎ３）／（ｒ２＋ｒ３）の関係を満たす。すなわち、トンネル絶縁膜１５２において、Ｎ濃度は、メモリホール４０の中心Ｏから外側の膜ほど大きくなる。また、隣接する膜間のＮ濃度の差（勾配）は、メモリホール４０の中心Ｏから外側に向かうにしたがって、大きくなる。より具体的には、外側に位置する第４絶縁膜１５２ｅと第３絶縁膜１５２ｄとのＮ濃度差は、内側に位置する第５絶縁膜１５２ｆと第４絶縁膜１５２ｅとのＮ濃度差よりも大きくなる。
【０１２１】
なお、ｒ１＝ｒ２＝ｒ３であり（各膜厚が等しく）、ｎ３＝０であれば、ｎ１＞２×ｎ２となる。
【０１２２】
また、絶縁膜が３つの場合のみならず、４つ以上の場合であっても、上記Ｎ濃度、およびＮ濃度勾配の条件は成立する。より具体的には、外側（電荷蓄積膜１５１側）から内側（シリコンピラーＳＰ側）に順に形成された絶縁膜のＮ濃度をそれぞれ、ｎ１，ｎ２，・・・，およびｎｉ（ｉは整数、かつｉ≧３）とし、膜厚をそれぞれ、ｒ１，ｒ２，・・・，およびｒｉとした場合を考える。このとき、Ｎ濃度は、ｎ１＞ｎ２＞・・・＞ｎｉの関係を満たす。また、Ｎ濃度の勾配は、（ｎ１−ｎ２）／（ｒ１＋ｒ２）＞（ｎ２−ｎ３）／（ｒ２＋ｒ３）＞・・・＞（ｎｉ−１−ｎｉ）／（ｒｉ−１＋ｒｉ）の関係を満たす。
【０１２３】
図１５は、第４の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【０１２４】
図１５に示すように、第３絶縁膜１５２ｄにおけるバンドギャップは、一定の大きさである。これは、第３絶縁膜１５２ｄが一定の組成比のＳｉＯＮで構成されているためである。
【０１２５】
第４絶縁膜１５２ｅにおけるバンドギャップは、一定の大きさであり、かつ第３絶縁膜１５２ｄにおけるバンドギャップより大きい。これは、第４絶縁膜１５２ｅが一定の組成比のＳｉＯＮで構成され、かつそのＮ濃度が第３絶縁膜１５２ｄにおけるＮ濃度よりも小さいためである。
【０１２６】
第５絶縁膜１５２ｆにおけるバンドギャップは、一定の大きさである。これは、第５絶縁膜１５２ｆはＮを含まず、ＳｉＯ２で構成され、かつ一定の組成比で構成されているためである。また、第５絶縁膜１５２ｆはＮを含んでいないため、第３絶縁膜１５２ｄおよび第４絶縁膜１５２ｅよりもバンドギャップが大きい。
【０１２７】
図示するように、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆの順にバンドギャップは大きくなっている。言い換えると、トンネル絶縁膜１５２は、電荷蓄積膜１５１側からシリコンピラーＳＰに向かってバンドギャップが大きくなる積層膜で構成されている。また、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆのバンドギャップは、それぞれの界面で段階的であり非連続である。すなわち、図１４に示すように、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆの組成比も、それぞれの界面で段階的であり非連続である。
【０１２８】
［製造方法］
次に、第４の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【０１２９】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【０１３０】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、例えばＡＬＤ法により、ＳｉＯＮで構成される第３絶縁膜１５２ｄが形成される。次に、メモリホール４０内における第３絶縁膜１５２ｄの側面上に、例えばＡＬＤ法により、第３絶縁膜１５２ｄよりもＮ濃度が小さいＳｉＯＮで構成される第４絶縁膜１５２ｅが形成される。次に、メモリホール４０内における第４絶縁膜１５２ｅの側面上に、例えばＡＬＤ法により、ＳｉＯ２で構成される第５絶縁膜１５２ｆが形成される。これにより、組成比が非連続な積層膜で構成されるトンネル絶縁膜１５２が形成される。
【０１３１】
次に、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。その後、メモリホール４０内におけるシリコンピラーＳＰの側面上に、絶縁材が形成されてメモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【０１３２】
［効果］
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができ、また、チャネルにおける電荷の移動度を大きくすることができる。
【０１３３】
また、第４の実施形態によれば、トンネル絶縁膜１５２が電荷蓄積膜１５１側から順に積層されたＳｉＯＮを含む第３絶縁膜１５２ｄと、第３絶縁膜１５２ｄよりもＮ濃度が小さいＳｉＯＮを含む第４絶縁膜１５２ｅと、ＳｉＯ２を含む第５絶縁膜１５２ｆとで構成されている。これら第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆはそれぞれ、組成比が一定の膜である。また、各界面において組成比は非連続である。すなわち、第４の実施形態における製造方法では、トンネル絶縁膜１５２は、３パターンのガス種を用いたＡＬＤ法を行うことで形成される。このため、ＡＬＤ法の切り替えシーケンスが少ない。また、その後のアニール処理を行う必要がない。これにより、プロセスを容易にでき、またプロセス時間の短縮を図ることができる。
【０１３４】
なお、第４の実施形態において、トンネル絶縁膜１５２が３層の場合を例に説明したが、４層以上でもよい。また、第３絶縁膜１５２ｄ、第４絶縁膜１５２ｅ、および第５絶縁膜１５２ｆの各膜厚は２ｎｍとしたが、適宜設定可能であり、トータルのトンネル絶縁膜１５２の膜厚として６ｎｍ程度になればよい。
【０１３５】
＜第５の実施形態＞
図１６および図１７を用いて、第５の実施形態に係る不揮発性半導体記憶装置について説明する。
【０１３６】
第５の実施形態は、第３の実施形態の変形例であり、メモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）におけるトンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第６絶縁膜１５２ｇと、シリコンピラーＳＰ側のＳｉＯ２を含む第７絶縁膜１５２ｈとで構成され、その界面近傍にＳｉ微結晶１５２ｉを含有する例である。
【０１３７】
以下に、第５の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第５の実施形態において、上記第３の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１３８】
［構造］
まず、第５の実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。
【０１３９】
図１６は、第５の実施形態に係るＭＯＮＯＳメモリセルを示す断面図である。
【０１４０】
図１６に示すように、第５の実施形態において、トンネル絶縁膜１５２は、第６絶縁膜１５２ｇ、第７絶縁膜１５２ｈ、およびＳｉ微結晶１５２ｉで構成されている。
【０１４１】
第６絶縁膜１５２ｇは、メモリホール４０内における電荷蓄積膜１５１の側面上に形成されている。第６絶縁膜１５２ｇは、第３の実施形態における第１絶縁膜１５２ａと同様の構造を有している。
【０１４２】
第７絶縁膜１５２ｈは、メモリホール４０内における第６絶縁膜１５２ｇの側面上に形成されている。第７絶縁膜１５２ｈは、第３の実施形態における第２絶縁膜１５２ｂと同様の構造を有している。
【０１４３】
Ｓｉ微結晶１５２ｉは、トンネル絶縁膜１５２における第６絶縁膜１５２ｇと第７絶縁膜１５２ｈとの界面近傍に含有されている。Ｓｉ微結晶１５２ｉの存在密度は、一定であることが望ましいが、領域ごとに異なってもよい。また、図１６において、Ｓｉ微結晶１５２ｉは、第６絶縁膜１５２ｇと第７絶縁膜１５２ｈとの界面近傍のみに形成されているが、第７絶縁膜１５２ｈの内部に存在していてもよい。なお、Ｓｉ微結晶１５２ｉは、Ｓｉドット、またはＳｉナノクリスタルとも称される。
【０１４４】
図１７は、第５の実施形態に係るＭＯＮＯＳメモリセルのエネルギーバンドを示す図である。
【０１４５】
図１７に示すように、第６絶縁膜１５２ｇにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に減少する。また、第６絶縁膜１５２ｇにおけるバンドギャップの勾配の絶対値は、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって単調に増加する。このとき、第６絶縁膜１５２ｇにおけるバンドギャップは、シリコンピラーＳＰ側から電荷蓄積膜１５１側に向かって連続的に変化する。
【０１４６】
一方、第７絶縁膜１５２ｈにおけるバンドギャップは、一定の大きさである。これは、第２絶縁膜１５２ｂはＮを含まず、ＳｉＯ２で構成され、かつ一定の組成比で構成されているためである。
【０１４７】
ここで、ＳｉＯ２を母材とする第６絶縁膜１５２ｇにＮを添加した場合、エネルギーバンドにおいて伝導帯側の変調よりも価電子帯側の変調のほうが大きい。
【０１４８】
第５の実施形態では、ＳｉＯ２を母材とする第６絶縁膜１５２ｇにＳｉ微結晶１５２ｉも添加している。この場合、図１７に示すように、エネルギーバンドにおいてＳｉ微結晶１５２ｉの導入の影響が現れ、書き込み時の伝導帯側における電子のトンネル確率が増大する。また、消去時の価電子帯側における正孔のトンネル確率も増大する。
【０１４９】
すなわち、消去特性のみならず、さらなる電荷保持特性および書き込み特性の向上を図ることができる。
【０１５０】
［製造方法］
次に、第５の実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。
【０１５１】
まず、コントロールゲートＣＧとなる導電層に、上面から下面に達するように、円筒状のメモリホール４０が形成される。次に、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。その後、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。
【０１５２】
次に、メモリホール４０内における電荷蓄積膜１５１の側面上に、第６絶縁膜１５２ｇが形成される。この第６絶縁膜１５２ｇは、第３の実施形態における第１絶縁膜１５２ａと同様の方法により形成される。
【０１５３】
次に、メモリホール４０内における第６絶縁膜１５２ｇの側面上に、シリコン薄膜が形成される。その後、例えば９００から１０００℃程度のＲＴＡ（Rapid Thermal Anneal）処理が行われる。このＲＴＡ処理は高温短時間で行われ、Ｓｉ微結晶１５２ｉを形成する。このようにして、第６絶縁膜１５２ｇの表面にＳｉ微結晶１５２ｉが形成される。
【０１５４】
その後、Ｓｉ微結晶１５２ｉが形成された第６絶縁膜１５２ｇの側面上に、第７絶縁膜１５２ｈが形成される。この第７絶縁膜１５２ｈは、第３の実施形態における第２絶縁膜１５２ｂと同様の方法により形成される。
【０１５５】
その後は、通常の方法により、メモリホール４０内の中央部が埋め込まれ、ＭＯＮＯＳメモリセルが完成する。
【０１５６】
［効果］
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。すなわち、電荷保持特性の向上、および書き込み／消去特性の向上を図ることができ、また、チャネル近傍の絶縁膜がＳｉＯ２で構成されているため、チャネルにおける電荷の移動度を大きくすることができる。
【０１５７】
また、第５の実施形態によれば、トンネル絶縁膜１５２が電荷蓄積膜１５１側のＳｉＯＮを含む第６絶縁膜１５２ｇと、シリコンピラーＳＰ側のＳｉＯ２を含む第７絶縁膜１５２ｈとで構成され、その界面近傍にＳｉ微結晶１５２ｉを含有している。トンネル絶縁膜１５２にＳｉ微結晶１５２ｉを添加することで、特に伝導帯側の電子トンネル確率が増加し、書き込み特性が向上する。すなわち、トンネル絶縁膜１５２に、価電子帯側に大きな内部電界を生じさせるＮだけでなく、書き込み特性を向上させるＳｉ微結晶１５２ｉも添加されている。このため、Ｎを添加することによるさらなる消去特性の向上のみならず、Ｓｉ微結晶１５２ｉを添加することによるさらなる電荷保持特性および書き込み特性の向上を図ることができる。
【０１５８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１５９】
３０…半導体基板、４０…メモリホール、１５０…ブロック絶縁膜、１５１…電荷蓄積膜、１５２…トンネル絶縁膜、１５２ａ…第１絶縁膜、１５２ｂ…第２絶縁膜、１５２ｄ…第３絶縁膜、１５２ｅ…第４絶縁膜、１５２ｆ…第５絶縁膜、１５２ｇ…第６絶縁膜、１５２ｈ…第７絶縁膜、１５２ｉ…Ｓｉ微結晶、ＣＧ…コントロールゲート、ＳＰ…シリコンピラー。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、
前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、
前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、
前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、
前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、
を具備し、
前記トンネル絶縁膜は、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、
前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記元素は、Ｎであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記元素は、ＡｌまたはＨｆであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記トンネル絶縁膜は、前記第１絶縁膜と前記半導体層との間に、ＳｉＯ２で構成される第２絶縁膜をさらに含むことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記トンネル絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との界面に、Ｓｉ微結晶をさらに含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、
前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、
前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、
前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、
前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、
を具備し、
前記トンネル絶縁膜は、前記電荷蓄積膜側から順に積層された、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む複数の絶縁膜を含み、
前記電荷蓄積膜側から順に積層された前記複数の絶縁膜における前記元素の濃度をそれぞれ、ｎ１，ｎ２，・・・，およびｎｉ（ｉは整数、かつｉ≧３）とし、膜厚をそれぞれ、ｒ１，ｒ２，・・・，およびｒｉとした場合、ｎ１＞ｎ２＞・・・＞ｎｉ、かつ（ｎ１−ｎ２）／（ｒ１＋ｒ２）＞（ｎ２−ｎ３）／（ｒ２＋ｒ３）＞・・・＞（ｎｉ−１−ｎｉ）／（ｒｉ−１＋ｒｉ）の関係を満たすことを特徴とする不揮発性半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、
前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、
前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、
前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、
前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、
を具備し、
前記トンネル絶縁膜は、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、
前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記元素は、Ｎであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記元素は、ＡｌまたはＨｆであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記トンネル絶縁膜は、前記第１絶縁膜と前記半導体層との間に、ＳｉＯ２で構成される第２絶縁膜をさらに含むことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記トンネル絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との界面に、Ｓｉ微結晶をさらに含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートと、
前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜と、
前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜と、
前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜と、
前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層と、
を具備し、
前記トンネル絶縁膜は、前記電荷蓄積膜側から順に積層された、ＳｉＯ２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む複数の絶縁膜を含み、
前記電荷蓄積膜側から順に積層された前記複数の絶縁膜における前記元素の濃度をそれぞれ、ｎ１，ｎ２，・・・，およびｎｉ（ｉは整数、かつｉ≧３）とし、膜厚をそれぞれ、ｒ１，ｒ２，・・・，およびｒｉとした場合、ｎ１＞ｎ２＞・・・＞ｎｉ、かつ（ｎ１−ｎ２）／（ｒ１＋ｒ２）＞（ｎ２−ｎ３）／（ｒ２＋ｒ３）＞・・・＞（ｎｉ−１−ｎｉ）／（ｒｉ−１＋ｒｉ）の関係を満たすことを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−５８５９２（Ｐ２０１３−５８５９２Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９５８４６（Ｐ２０１１−１９５８４６）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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