半導体装置およびその製造方法
【課題】デバイス特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体パターンの微細化は限界に近づいており、これに対処するために、従来のＸＹ平面に記憶素子を配置するだけでなく、Ｚ軸方向にも配置する３次元的のレイアウトが数多く提案されている。記憶素子としては、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗変化メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、有機メモリなどが考案されている。
【０００３】
３次元レイアウトの一例として、記憶素子を上部電極と下部電極で挟んだ組み合わせをＺ軸方向に何層も積層させ、ＸＹ面内にはｎ×ｍ個の記憶素子を並べる配置方法がある。隣接する素子の間には絶縁膜を埋め込んで絶縁性を確保する。このようなレイアウトを有するデバイスを作成するための方法の一つとして、１層目の記憶素子と上下電極をＬ／Ｓパターンで加工し、スペース間に絶縁膜を埋め込んだ後、２層目のＬ／Ｓパターンを直下のＬ／Ｓパターンに直交させて加工し、絶縁膜を埋め戻す方法がある。
【０００４】
絶縁膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や塗布法などを用いて形成する二酸化ケイ素や、塗布法で形成するポリシロキサンやシルセスキオキサンなどに有機物を結合させた炭素含有ケイ素化合物が使用できる。これらはＬｏｗ−ｋ材料として利用されてもおり、ＳｉＬＫＴＭのような有機物でもかまわない。またＳｉ−Ｎ結合を有するポリシラザンを酸化処理して二酸化ケイ素にする方法も用いられる。
【０００５】
しかしながら、積層する数が大きくなるとＺ軸方向での絶縁膜の膜厚が厚くなるため、クラックが入りやすくなる。これを回避するためには、シリカ微粒子やコロイダルシリカなどの構造的に強固なフィル材を埋め込むことが望ましい。しかし、これらのフィル剤を用いると膜質が不均一になるため、リソグラフィーを用いてパターンを作成すると、絶縁膜加工後のパターン境界はフィル材を用いない場合よりも凹凸が大きくなり、いわゆるラインエッジラフネス（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ：以下、単に「ＬＥＲ」という）が大きくなってしまう。微細化が進展して配線パターンがナノメートルの寸法になってくると、ＬＥＲは配線抵抗のばらつきなど半導体デバイスの特性に大きな影響を及ぼす。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３０１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、優れた特性の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、
第１および第２の領域を有する機能膜と、
前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、
前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、
前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、
前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜と、
を持つ。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態による半導体装置の要部を示す略示断面図。
【図２】図１に示す半導体装置の平面図。
【図３】図１に示す半導体装置の製造方法を説明する略示断面図。
【図４】図１に示す半導体装置の製造方法を説明する略示断面図。
【図５】第２の実施の形態による半導体装置の要部を示す斜視図。
【図６】図５のＡ−Ａ切断線に沿った断面図。
【図７】図５に示す半導体装置の製造方法を説明する略示断面図。
【図８】図５に示す半導体装置の製造方法を説明する略示断面図。
【図９】参考例の半導体装置の製造方法を説明する略示断面図。
【図１０】参考例の半導体装置の製造方法を説明する略示平面図。
【図１１】参考例の半導体装置の製造方法を説明する略示略示断面図。
【図１２】参考例の半導体装置の製造方法を説明する略示平面図。
【図１３】参考例の半導体装置の製造方法の問題点を説明する図。
【図１４】第３の実施の形態による半導体装置の要部を示す斜視図。
【図１５】図１４のＢ−Ｂ切断線に沿った断面図。
【図１６】メモリセルの具体的構成例のいくつかを示す説明図。
【図１７】実施例による半導体装置の製造方法を説明する略示断面図。
【図１８】実施例による半導体装置の製造方法を説明する略示断面図。
【図１９】実施例による半導体装置の製造方法を説明する略示断面図。
【図２０】実施例による半導体装置の製造方法を説明する略示断面図。
【図２１】実施例による半導体装置の製造方法を説明する略示断面図。
【図２２】図２１の切断線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施の形態のいくつかについて説明する。図面において同一の部分には同一の参照番号を付し、重複説明は必要な場合に限り行う。
【００１１】
（１）第１の実施の形態
（ａ）半導体装置
図１は、第１の実施の形態による半導体装置の要部を示す略示断面図であり、また、図２は図１に示す半導体装置の平面図である。図１および図２に示す半導体装置は、基板Ｓの領域ＡＲ１に形成されたライン・アンド・スペース（以下、単に「Ｌ／Ｓ）という）パターンと、基板Ｓの領域ＡＲ２に形成されたスペースパターンＳｂ１とを備える。
【００１２】
領域ＡＲ１では、例えば金属等の配線材料や記憶素子でなる幅ＬＷ１のラインパターンＰａ１と、幅ＳＷ１の溝ＴＲ１でなるスペースパターンＳａ１に埋め込まれた絶縁膜１０とが、例えばＸ方向に交互に反復することにより、Ｌ／Ｓパターンを構成する。本実施形態において幅ＬＷ１および幅ＳＷ１の長さは、例えば１０〜２０ｎｍである。絶縁膜１０は、高分子、本実施形態ではＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を前駆体として形成される。
【００１３】
本実施形態において、基板Ｓは例えば機能膜に対応し、溝ＴＲ１は例えば第１の溝に対応し、幅ＳＷ１は例えば第１の幅に対応する。また、本実施形態において、領域ＡＲ１は例えば第１の領域に対応し、絶縁膜１０は例えば第１の絶縁膜に対応する。
【００１４】
領域ＡＲ２では、ラインパターンＰｂ１１，Ｐｂ１２と、これらのラインパターンＰｂ１１，Ｐｂ１２間の溝ＴＲ２でなるスペースパターンＳｂ１に埋め込まれた絶縁膜２０が設けられる。領域ＡＲは、具体的には周辺回路部に当たる。本実施形態において溝ＴＲ２の幅ＳＷ２は、例えば１００ｎｍ以上である。絶縁膜２０は、微粒子ＣＳ１と、スペースパターンＳｂ１内の微粒子ＣＳ１間の領域および微粒子ＣＳ１とスペースパターンＳｂ１の側壁との間の領域に充填された高分子、本実施形態ではＳＯＧを前駆体として形成された材料とで構成される。
【００１５】
本実施形態において、溝ＴＲ２は例えば第２の溝に対応し、幅ＳＷ２は例えば第２の幅に対応する。また、本実施形態において、領域ＡＲ２は例えば第２の領域に対応し、絶縁膜２０は例えば第２の絶縁膜に対応する。
【００１６】
微粒子ＣＳ１の直径Ｄｃｓ１は溝ＴＲ１の幅ＳＷ１よりも大きい。本実施形態において、微粒子ＣＳ１はコロイダルシリカであり、その密度（単位体積当たりの質量）は２．２ｇ／ｃｍ３であり、ＳＯＧを前駆体として形成された材料の約１．０〜２．０ｇ／ｃｍ３よりも高い。また、コロイダルシリカは結晶性を有するのに対してＳＯＧを前駆体として形成された材料は、後述する硬化処理により結晶性を失ってアモルファス状態になる。このような密度の高低差および結晶性の有無は、例えば透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により得られた干渉像の観察により容易に確認できる。
【００１７】
また、Ｓｉ系のＳＯＧを使用する場合はＳｉとＯとの比率Ｏ／Ｓｉが異なり、コロイダルシリカのＯ／Ｓｉが２であるのに対してＳＯＧのＯ／Ｓｉは２未満である。
【００１８】
本実施形態の適用対象となるデバイスについては特に制限はなく、細いＬ／Ｓパターンと広い部分とがあればどのようなものにも適用可能である。例えば、ＮＡＮＤなどの不揮発性メモリやＤＲＡＭ（ランダムアクセスメモリ）などのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｏｌａｔｉｏｎ）などにも適用可能である。
【００１９】
（ｂ）半導体装置の製造方法
上述した実施形態の半導体装置の製造方法について図３および図４の略示断面図を参照しながら説明する。
【００２０】
まず、図３に示すように、リソグラフィーとエッチング加工により、基板Ｓ上の領域ＡＲ１に、例えば幅ＳＷ１（１０〜２０ｎｍ）の溝ＴＲ１を形成し、基板Ｓ上の領域ＡＲ２に、例えば１００ｎｍ以上の広いスペースを有するスペースパターンＳｂ１を形成する。それぞれのスペースパターンの幅は、ＣＶＤ法等を用いて溝の側壁にＳｉＯ２やＳｉＮなどの薄膜を成膜することにより狭めることも可能である。
【００２１】
次に、基板Ｓ上に、ＳＯＧと微粒子とを混合させた塗布液を塗布する。ＳＯＧは無機物
【化１】
でも有機物
【化２】
でもよく、目的に応じて適宜選択される。
【００２２】
後の製造工程において被製造物が３００℃以上の高温に曝される場合、ＳＯＧの材料としては耐熱性のあるＳｉ系のものが望ましく、例えばポリシロキサン
【化３】
シルセスキオキサン
【化４】
ポリシラザン
【化５】
などの溶液がよい。これらの材料に有機基を結合させた有機ＳＯＧも使用できるが、その場合は有機基の分解温度に留意する必要がある。分解温度は材料によって異なるが、約４００℃〜約７００℃である。
【００２３】
微粒子としては、ＳＯＧとよく化学結合させられるコロイダルシリカを使用するとよい。コロイダルシリカは球形をしており、その直径は数ｎｍから数μｍまで選択することができる。
【００２４】
本実施形態では、領域ＡＲ１の溝ＴＲ１の幅ＳＷ１よりも直径Ｄｓｃ１の大きな微粒子を使用する（Ｄｓｃ１＞ＳＷ１）。ＳＯＧと微粒子とを混合させた塗布液は、単にＳＯＧ溶液中に微粒子を分散させたものから、ＳＯＧと微粒子とを一部結合させたものまで制限なく用いることができる。
【００２５】
塗布液の塗布方法としては回転塗布法が優れているが、これにこだわる必要はない。図３の基板Ｓ上に、ＳＯＧと微粒子とを含む塗布液を塗布することで、塗布液中のＳＯＧは狭い溝ＴＲ１と広い溝ＴＲ２の両方に入る。この一方、塗布液中の微粒子ＣＳ１は、その直径Ｄｓｃ１が溝ＴＲ１の幅ＳＷ１よりも大きく、溝ＴＲ２の幅ＳＷ２よりも小さいものを使用することにより、溝ＴＲ１には入らず、溝ＴＲ２内にのみ入ることができる。塗布後の状態を図４に概略的に示す。
【００２６】
塗布後には乾燥によって塗布液中の溶媒を飛ばして塗布膜を硬化させる。塗布膜の硬化は、製品仕様に応じて熱処理や酸化処理などにより達成してもよい。こうしてSOG、あるいはSOGと微粒子を前駆体として絶縁膜が形成される。
【００２７】
次に、上記処理によりＳＯＧおよび微粒子を前駆体として埋め込んだ基板の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化処理を施すと、図１および図２に示す半導体装置が提供される。領域ＡＲ１の溝ＴＲ１にはＳＯＧを前駆体として形成された材料のみが入り、領域ＡＲ２の溝ＴＲ２にはＳＯＧと微粒子を前駆体として形成された材料が入ることが分かる。
【００２８】
（２）第２の実施の形態
（ａ）半導体装置
図５は、本実施形態の半導体装置の基本構成を示す斜視図である。本実施形態は、不揮発性半導体記憶装置に適用した形態である。
【００２９】
図５に示すように、基板Ｓ上の領域ＡＲ１には、複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が互いに平行に配設され、該ワード線ＷＬ０〜ＷＬ２と交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が互いに平行に配設され、さらに、これらの交差部で両配線に挟まれるようにメモリセルＭＣが配置されている。第１および第２の配線の材料としては、熱に強く、かつ、抵抗値の低いもの、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。基板Ｓ上の領域ＡＲ２は周辺回路部となっている。第１の実施の形態がＬ／Ｓパターンのみの一次元の構成を有するのに対し、本実施形態はビット線ＢＬと記憶素子ＭＣとワード線ＷＬが設けられた２次元の構成を有する。本実施形態では、ワード線ＷＬはＸ方向に反復配置され、ビット線はＸ方向に交差するＹ方向に反復配置されている。
【００３０】
図６は、図５のＡ−Ａ切断線に沿った断面図である。前述の第１の実施の形態と同様に、領域ＡＲ１において、ワード線ＷＬ０〜ＷＬ２間のスペースパターンＳａ１０には幅ＳＷ１０のＳＯＧ膜を前駆体として形成された絶縁膜１０が埋め込まれている。そして、領域ＡＲ１において紙面の手前側および反対側にはビット線ＢＬ０〜ＢＬ２間のスペースパターンがあり、同様にＳＯＧでを前駆体として形成された絶縁膜１００（図示せず）が埋め込まれている。また、領域ＡＲ２には、幅ＳＷ２０のスペースパターンＳｂ１０が設けられ、ＳＯＧおよび微粒子ＣＳ１でを前駆体として構成される絶縁膜２００が埋め込まれている。そして、ＣＳ１の直径Ｄｃｓ１はスペースパターンＳａ１０の幅ＳＷ１０よりも大きい。
【００３１】
（ｂ）半導体装置の製造方法
図５に示す半導体装置の製造方法について説明する。ワード線ＷＬ０〜ＷＬ２、絶縁膜１００および絶縁膜２００を形成するまでの工程は、上述した第１の実施の形態と実質的に同様である。そこで、以下ではビット線ＢＬ０〜ＢＬ２とその間の絶縁膜１００の形成方法について説明する。
【００３２】
即ち、まず、図７に示すように、全面に配線材料を堆積させた後、ビット線ＢＬ０〜ＢＬ２を形成するためのＬ／Ｓパターンをワード線ＷＬ０〜ＷＬ２と直交するように領域ＡＲ１に形成する。このときのレジストまたはハードマスクの配置を図７の符号Ｒ／ＨＭに示す。
【００３３】
次に、レジストまたはハードマスクＲ／ＨＭのパターンをマスクとしてワード線ＷＬ１〜ＷＬ２の上面と同一の面に至るまでドライエッチング加工し、レジストを剥離する。図８は、ドライエッチング加工後の表面形状を示す上面図である。エッチング加工された領域には、幅ＳＷ３の溝ＴＲ３が形成され、この溝ＴＲ３にＳＯＧを前駆体として構成される絶縁膜１００が埋め込まれる。このときのエッチングは、製品仕様に応じて基板Ｓの底部まで行ってもよい。本実施形態において、幅ＳＷ３は例えば第３の幅に対応し、溝ＴＲ３は例えば第３の溝に対応し、平面視において溝ＴＲ１と交差するように形成される。なお、ＳＯＧを前駆体として形成される絶縁膜とワード線ＷＬ１〜ＷＬ２パターンは、同時にエッチング加工しても別々にエッチング加工してもかまわない。本実施形態によれば、エッチング後のＳＯＧを前駆体として形成される絶縁膜のラインエッジは、従来と比較して非常に少ないラフネスで加工される。
【００３４】
（３）比較例
ここで、従来の技術の一例を比較例として取り挙げて説明する。
【００３５】
図９に示す半導体装置は、図１と同様の３次元形状において、領域ＡＲ１のスペースパターンＳａ１の幅ＳＷ１よりも小さい直径Ｄｃｓ１１を有する微粒子ＣＳ１１をＳＯＧと混合させた塗布液を使用したものである。塗布液の製造方法は上述した第１の実施の形態と実質的に同一である。
【００３６】
ＳＯＧを前駆体として形成された絶縁膜は、第１の実施の形態と同様に、領域ＡＲ１の溝ＴＲ１と領域ＡＲ２の溝ＴＲ２の両方に埋め込まれているが、本例においては微粒子ＣＳ１１の直径Ｄｃｓ１１＜スペースパターンＳａ１の幅ＳＷ１となっているため、微粒子ＣＳ１１は、溝ＴＲ２内のみならず、領域ＡＲ１の溝ＴＲ１内にも埋め込まれている。さらに、図９に示す例では、直径Ｄｃｓ１１が幅ＳＷ１よりも若干だけ小さい微粒子が使用されているため、スペースパターンＳａ１内では基板Ｓと水平な方向において、１個から数個程度の微粒子ＣＳ１１しか入らない。なお、図９乃至図１３においては、図面を見易くするために、ＳＯＧのハッチグ表示を省略した。
【００３７】
このようにして微粒子ＣＳ１１およびＳＯＧを前駆体として形成された絶縁膜を埋め込んだ基板Ｓの表面にＣＭＰによる平坦化処理を施した後の断面図を図１０に示す。図１１は、図１０の段階での被製造物を上面から見た平面図である。スペースパターンＳａ１、Ｓｂ１ともにＳＯＧと微粒子ＣＳ１１を前駆体として形成された絶縁膜が入っていることが分かる。
【００３８】
前述の第２の実施の形態１と同様に、領域ＡＲ１のＬ／Ｓパターンと同じ寸法のパターンをリソグラフィーにより、図１０および図１１に示したＬ／Ｓパターンと直交するように形成する。
【００３９】
図１２は、このときのレジストまたはハードマスクＲ／ＨＭの配置を示す。そして、レジストまたはハードマスクＲ／ＨＭをマスクにして表面を基板底部またはパターンの途中までドライエッチング加工した後にレジストまたはハードマスクＲ／ＨＭを剥離する。ＳＯＧおよび微粒子ＣＳ１１を前駆体として形成された絶縁膜とＬ／Ｓパターンとは同時にエッチングしても別々にエッチングしてもかまわない。図１３は、この段階で被製造物を上面から見た平面図である。
【００４０】
ＳＯＧ部分と微粒子部分ＣＳ１１とではエッチング速度が異なるために、エッチング後のＳＯＧ部分／微粒子部分のラインエッジはラフネスが大きくなってしまう。図１３ではエッチング速度が、ＳＯＧ部分＞微粒子部分ＣＳ１１の関係にあるものとして両者を描いた。エッチング速度の遅い微粒子部分ＣＳ１１は、ＳＯＧ部分と同じ線上にパターンとして作成することができず、ずれてしまう。このようなラフネスは、両者のエッチング速度が異なるほど大きくなる。ＳＯＧに有機物や有機ＳＯＧを用い、微粒子ＣＳ１１にコロイダルシリカを用いた場合には、ＳＯＧ部分と微粒子部分ＣＳ１１とのエッチング速度差が２倍以上にも達する場合があり、ラフネスもその分だけ大きくなる。
【００４１】
ラフネスの影響は、パターンの用途によって異なり、例えば、パターンに配線を有している場合には、抵抗値のばらつきとなって半導体製品の信頼性に重要な影響を及ぼすことになる。
【００４２】
前述の第２の実施の形態のように、パターンが記憶素子を構成する場合は、記憶密度のばらつき等として現れる。
【００４３】
これに対して上述した第１および第２の実施の形態によれば、領域ＡＲ１内の溝ＴＲ１の幅ＳＷ１よりも直径が大きい微粒子ＣＳ１を使用するので、スペースパターンにはＳＯＧのみが充填されて微粒子が埋め込まれることがない。このため、ＬＥＲが極めて小さく、デバイス特性に優れた半導体装置が提供される。
【００４４】
（４）第３の実施の形態
（ａ）半導体装置
図１４は、第３の実施の形態による半導体装置の要部を示す斜視図であり、図１５は図１４のＢ−Ｂ切断線に沿った断面図である。
【００４５】
第１の実施の形態がＬ／Ｓパターンのみの一次元の構成、第２の実施の形態がビット線ＢＬとワード線ＷＬとを含む２次元の構成を有するのに対し、本実施形態ではビット線ＢＬとワード線ＷＬがそれぞれ複数層に渡って積層された３次元の構成を有する。即ち、本実施形態の半導体装置は、図５および図６に示す半導体装置をＺ方向へ積層させたものに相当する。
【００４６】
図１５に示すように、本実施形態の半導体装置では、領域ＡＲ１のラインパターン部分が、基板Ｓ側から順にワード線ＷＬ００、メモリセルＭＣ、ビット線ＢＬ０２の積層体で構成されており、さらに、下層（第１層）のＬ／Ｓパターンの上に、下層（第１層）Ｌ／Ｓパターンと平面視において交差するように上層（第２層）のＬ／Ｓパターンが積層されている。上層（第２層）のラインパターン部分は、基板Ｓ側の側から順に、ワード線ＷＬ１０、メモリセルＭＣ、ビット線ＢＬ１２の積層体で構成されている。領域ＡＲ２は、記憶素子等の能動素子が配置されず、例えば周辺回路部（図示せず）として利用される。
【００４７】
そして、第１の実施の形態と同様に、領域ＡＲ１において、各層（第１層および第２層）のＬ／Ｓパターンのスペースパターン部分は、ＳＯＧを前駆体として構成される第１の絶縁膜が埋め込まれ、領域ＡＲ２において、スペースパターン部分はＳＯＧと微粒子ＣＳ１とを前駆体として構成される第２の絶縁膜が埋め込まれている。
【００４８】
図１４および図１５では、簡素化のために２層（Ｎ＝２）のみの積層構造を示したが、これに限ることなく、第Ｎ層（Ｎは２以上の自然数）まで積層可能である。領域ＡＲ１において、上下に隣接する層のＬ／Ｓパターンが互いに交差するよう形成され、かつ、領域ＡＲ２において、上下に隣接する層の間でスペースパターンが少なくとも一部において重なっていればよい。 本実施形態において、ワード線ＷＬ１０および記憶素子ＭＣ、ワード線ＷＬ１１および記憶素子ＭＣ、並びにワード線ＷＬ１２および記憶素子ＭＣは、例えば追加の第１のパターンに対応する。また、第２層中の絶縁膜１００は例えば追加の第１の絶縁膜に対応し、第２層中のＳＯＧおよび微粒子ＣＳ１は例えば追加の第２の絶縁膜に対応する。
【００４９】
図１４および図１５に示す例では、第２の領域の第２層目についてもラインパターンＰｂ２１，Ｐｂ２２を設けてスペースパターンＳｂ２にＳＯＧと微粒子ＣＳ１とを前駆体として形成された絶縁膜を埋め込むこととした。しかしながら、２層目のラインパターンＰｂ２１，Ｐｂ２２は必ずしも必要なものではなく、例えばスペースパターンＳｂ１を第１層のみに形成して第２層目以降はＳＯＧと微粒子ＣＳ１とを前駆体として形成された絶縁膜で構成される絶縁膜を単に堆積することで積層構造を形成することも可能である。
【００５０】
（ｂ）半導体装置の製造方法
図１４および図１５に示す半導体装置の製造方法は、配線材料を基板Ｓ上に堆積させた後にフォトリソグラフィを用いたパターニングにより、Ｌ／Ｓパターンを形成した後、第２の実施の形態において説明した工程を上方（Ｚ方向）に反復すればよい。なお、第２層目以降のパターニングにおいては、製品仕様に応じて下層の途中または基板Ｓに至るまで加工してもよい。
【００５１】
一般的に、ＳＯＧを前駆体として形成される絶縁膜は、膜厚が厚くなったり体積が大きくなったりすると、その応力によってクラックを発生しやすくなる。しかし、コロイダルシリカなどの微粒子を含有させることでクラック耐性を向上させることができ、その結果、積層数を増やすことが可能になる。この一方、領域ＡＲ１にはＳＯＧを前駆体として形成される絶縁膜しか形成されないが、その体積が小さいためにクラックは発生しない。また、領域ＡＲ２にコンタクトホールなどの加工を施す場合では、ホール径を大きく取ることができるので、ＳＯＧ部分と微粒子部分のエッチング速度差に由来するラフネスは無視できる。このようにして、本実施形態によれば、狭い領域ＡＲ１でのパターンラフネスの問題と、広い領域ＡＲ２でのクラック耐性の問題の双方を同時に解決することが可能になる。
【００５２】
（５）メモリセルの構成例
上述した第２および第３の実施の形態において、メモリセルＭＣについてその具体的構成例のいくつかを図１６を参照して説明する。
【００５３】
図１６（ａ）はワード線ＷＬとビット線ＢＬとの間に記憶素子３０を配置した基本構造を示す。記憶素子３０の例としては、強誘電体メモリ素子、ＭＲＡＭ素子、相変化メモリ素子、可変抵抗素子などが挙げられる。この点は図１６（ｂ）乃至（ｅ）に示す例についても同様である。
【００５４】
図１６（ｂ）は、ワード線ＷＬと記憶素子３０との間にダイオード４０を介挿した例を示す。ダイオードとしては、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮ（またはＮＩＰ）ダイオードなどを用いることができる。
【００５５】
図１６（ｃ）は、ワード線ＷＬと記憶素子３０との間に金属層７０、絶縁層６０および金属層７１を介挿した例を示す。導電層として、金属層７０，７１に代えて、図１６（ｄ）に示すように、ポリシリコン層８０，８１を設けてもよい。
【００５６】
図１６（ｅ）は、ワード線ＷＬとビット線ＢＬとの間に、ワード線ＷＬの側から順に下部電極９０、記憶素子３０、上部電極９１を設けた例である。
【００５７】
（６）実施例
以下では、実施例としてフラッシュメモリにおけるＮＡＮＤ構造のメモリセルを含む半導体装置を取り挙げる。まず、図１７乃至図２１を参照して、本実施例の半導体装置を製造する手順を説明する。
【００５８】
まず、シリコン（Ｓｉ）基板Ｓの表面に、熱酸化法によりゲート絶縁膜（厚さ８ｎｍ以下）４１０を形成し、この上に第１のゲート（浮遊ゲート）電極膜４２０として、膜厚１００ｎｍの多結晶シリコン膜を形成する。第１のゲート電極膜４２０は、多結晶シリコン膜以外にＷＳｉ，ＣｏＳｉ等を用いて形成することもでき、その膜厚は１００〜２００ｎｍの範囲内で適宜選択することができる。第１のゲート電極膜４２０の上には、ＣＭＰストッパ膜４３０として窒化シリコン膜（厚さ２００ｎｍ程度）を減圧ＣＶＤ法により形成する。ＣＭＰストッパ膜４３０としては、窒化シリコン膜の代わりに、１００〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成してもよい。
【００５９】
フォトリソグラフィおよびドライエッチング法により、図１７に示すように、ＣＭＰストッパ膜４３０、第１のゲート電極膜４２０およびゲート絶縁膜４１０を貫通してＳｉ基板Ｓに達するように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）溝ＴＲ３００，ＴＲ４００を形成する。ＳＴＩ溝ＴＲ３００の幅や深さはデバイス構造や世代によって変わり、代表的にはセル部ＡＲｃでの溝ＴＲ３００で幅１０ｎｍ〜３０ｎｍ程度、周辺回路部ＡＲｐの溝ＴＲ４００で３０ｎｍ〜数μｍ、深さは２００〜５００ｎｍ程度であるが、これに限定されるものではない。本実施例において、Ｓｉ基板Ｓは例えば機能膜に対応し、ＴＲ３００は例えば第１の溝に対応し、その幅ＳＷ１１は例えば第１の幅に対応する。また、本実施例において、セル部ＡＲｃおよび周辺回路部ＡＲｐは、例えば第１および第２の領域にそれぞれ対応する。
【００６０】
次に、上述した第１の実施の形態と同様にして、ＳＯＧとコロイダルシリカＣＳ２１を含む塗布液を、スピンコーティング法によりＳｉ基板Ｓの全面に塗布し、ベークして溶媒を揮発させる。コロイダルシリカＣＳ２１の粒径Ｄｃｓ２１はセル部のパターン幅ＳＷ１１よりも大きくする。ここで、ＮＡＮＤでは固定電荷の影響が大きいので、カーボンを含む有機ＳＯＧの材料は避けることが望ましい。
【００６１】
次に熱処理を行って塗布した膜を硬化し酸化膜とする。ＳＯＧがポリシロキサンやシルセスキオキサンを用いる場合には、熱処理は窒素雰囲気中で約３００℃〜１０００℃で行う。一方、ポリシラザンの場合には、水蒸気を含む雰囲気中で約２３０℃〜９００℃で酸化処理を施して酸化膜に転換する。水蒸気中で熱処理を行うと、基板側壁が酸化されてしまうので、これを避けるため、塗布液を塗布する前にＣＶＤ法などを用いて厚さ１ｎｍ〜１０ｎｍ程度の薄いＳｉＮや酸化膜で側壁を予め覆っておくことが望ましい。
【００６２】
このようにして図１８に示すように、ＳＯＧを前駆体として形成した絶縁膜３００でセル部ＡＲｃを埋め込み、ＳＯＧとコロイダルシリカとを前駆体として形成した絶縁膜４００で周辺回路部ＡＲｐを埋め込んだ構造を形成する。本実施例において、絶縁膜３００，４００、は例えば第１および第２の絶縁膜にそれぞれ対応する。
【００６３】
さらに、ＣＭＰなどの手法により、ＣＭＰストッパ膜４３０上の絶縁膜３００，４００を選択的に除去して、図１９に示すようにＣＭＰストッパ膜４３０の表面を露出し、ＳＴＩ溝ＴＲ３００，ＴＲ４００内に絶縁膜を残置する。
【００６４】
絶縁膜３００，４００は、ＣＭＰ前またはＣＭＰ後の工程において、不活性ガス雰囲気中で４００℃以上１，１００℃以下の熱処理により緻密化することができる。ただしＳＯＧとしてポリシラザンを用いた場合、７００℃未満では、二酸化シリコン膜１６を十分に緻密化することが困難となる。一方、１，１００℃を越えると、デバイスによっては、先にイオン注入により形成したチャネル層の拡散深さを深くしてしまうおそれがある。熱処理の時間は、１秒〜１２０分の範囲内で適宜選択すればよい。このような条件で熱処理を施すことによって、絶縁膜中に残留している水分が除去されて、緻密化が達成され、結果としてデバイスの電気特性を向上させることができる。
【００６５】
引き続いて、リン酸溶液を用いたエッチングによりＣＭＰストッパ膜４３０を除去し、セル部ＡＲｃにおいては希フッ酸溶液を用いたウェットエッチングなどにより絶縁膜３００の上部を除去する。これによって、第１のゲート電極膜４２０の側面の上部の一部が１００ｎｍ程度露出し、図２０に示す構造を作成する。セル部ＡＲｃにはコロイダルシリカＣＳ２１を埋め込んでおらず、絶縁膜３００はＳＯＧを前駆体とした単一膜であるため、エッチング深さの制御を行いやすいという利点がある。
【００６６】
さらに、既知の方法により電極間絶縁膜４４０を堆積し、その上に第２のゲート（制御ゲート）電極膜４５０を形成して、図２１に示すようなＮＡＮＤ構造のメモリセルを得る。電極間絶縁膜４４０には、ＣＶＤ法によるシリコン酸化膜／シリコン窒化膜／シリコン酸化膜（総膜厚２０ｎｍ程度）などが用いられ、第２のゲート電極膜４５０には、ＣＶＤ法による多結晶シリコン膜／タングステン膜（総膜厚５０ｎｍ程度）などが用いられる。
【００６７】
セル部ＡＲｃにおける第２のゲート電極膜４５０および電極間絶縁膜４４０は、リソグラフィーとドライエッチング加工により図２０の紙面と平行に加工されて、ラインパターンおよびスペースパターンの反復方向が、図１７に示したＬ／Ｓと互いに直交するＬ／Ｓ構造が形成される。エッチングはゲート絶縁膜４１０の上端まで行い、一部のＳＴＩはエッチングされる。その様子を図２２（ａ）および（ｂ）に示す。図２２（ａ）は図２１のＣ−Ｃ切断線に沿った断面図であり、図２２（ｂ）は図２１のＤ−Ｄ切断線に沿った断面図である。図２２（ｂ）のＤ−Ｄ断面ではＳＴＩが絶縁膜３００の途中までエッチングされるが、ＳＯＧを前駆体とした単一膜であるため寸法制御を行いやすい。
【００６８】
一方、周辺回路部ＡＲｐでは図２１に示すように体積が大きい箇所が数多くできる。そのため、従来の技術によれば埋め込み材の応力によってクラックが入ったり、下地のシリコン基板Ｓに結晶欠陥を引き起こしたりすることがあった。しかしながら、本実施例によれば、コロイダルシリカＣＳ２１を埋め込んでいるのでそのような課題を克服することができる。
【符号の説明】
【００６９】
１０ ＳＯＧ膜、SOGを前駆体として形成される絶縁膜
２０ 絶縁膜
３０ レジストまたはハードマスク
４１０ トンネル絶縁膜
４２０，４５０ ゲート電極膜
ＡＲ１，ＡＲｃ 第１の領域
ＡＲ２，ＡＲｐ 第２の領域
ＣＳ１，ＣＳ１１，ＣＳ２１ 微粒子（コロイダルシリカ）
ＥＬ１，ＥＬ２ 下部電極
ＭＥ１，ＭＥ１ 記憶素子
ＭＣ メモリセル
ＥＵ１，ＥＵ２ 上部電極
Ｐａ１，Ｐａ２，Ｐａ１０，Ｐｂ１１，Ｐｂ１２， ラインパターン
Ｓ 基板
Ｓａ１，Ｓｂ１ スペースパターン
ＳＷ１，ＳＷ１１ 第１の幅
ＳＷ２ 第２の幅
ＳＷ３ 第３の幅
ＴＲ１，ＴＲ３００ 第１の溝
ＴＲ２，ＴＲ４００ 第２の溝
ＴＲ３ 第３の溝
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体パターンの微細化は限界に近づいており、これに対処するために、従来のＸＹ平面に記憶素子を配置するだけでなく、Ｚ軸方向にも配置する３次元的のレイアウトが数多く提案されている。記憶素子としては、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗変化メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、有機メモリなどが考案されている。
【０００３】
３次元レイアウトの一例として、記憶素子を上部電極と下部電極で挟んだ組み合わせをＺ軸方向に何層も積層させ、ＸＹ面内にはｎ×ｍ個の記憶素子を並べる配置方法がある。隣接する素子の間には絶縁膜を埋め込んで絶縁性を確保する。このようなレイアウトを有するデバイスを作成するための方法の一つとして、１層目の記憶素子と上下電極をＬ／Ｓパターンで加工し、スペース間に絶縁膜を埋め込んだ後、２層目のＬ／Ｓパターンを直下のＬ／Ｓパターンに直交させて加工し、絶縁膜を埋め戻す方法がある。
【０００４】
絶縁膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や塗布法などを用いて形成する二酸化ケイ素や、塗布法で形成するポリシロキサンやシルセスキオキサンなどに有機物を結合させた炭素含有ケイ素化合物が使用できる。これらはＬｏｗ−ｋ材料として利用されてもおり、ＳｉＬＫＴＭのような有機物でもかまわない。またＳｉ−Ｎ結合を有するポリシラザンを酸化処理して二酸化ケイ素にする方法も用いられる。
【０００５】
しかしながら、積層する数が大きくなるとＺ軸方向での絶縁膜の膜厚が厚くなるため、クラックが入りやすくなる。これを回避するためには、シリカ微粒子やコロイダルシリカなどの構造的に強固なフィル材を埋め込むことが望ましい。しかし、これらのフィル剤を用いると膜質が不均一になるため、リソグラフィーを用いてパターンを作成すると、絶縁膜加工後のパターン境界はフィル材を用いない場合よりも凹凸が大きくなり、いわゆるラインエッジラフネス（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ：以下、単に「ＬＥＲ」という）が大きくなってしまう。微細化が進展して配線パターンがナノメートルの寸法になってくると、ＬＥＲは配線抵抗のばらつきなど半導体デバイスの特性に大きな影響を及ぼす。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３０１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、優れた特性の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、
第１および第２の領域を有する機能膜と、
前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、
前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、
前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、
前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜と、
を持つ。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態による半導体装置の要部を示す略示断面図。
【図２】図１に示す半導体装置の平面図。
【図３】図１に示す半導体装置の製造方法を説明する略示断面図。
【図４】図１に示す半導体装置の製造方法を説明する略示断面図。
【図５】第２の実施の形態による半導体装置の要部を示す斜視図。
【図６】図５のＡ−Ａ切断線に沿った断面図。
【図７】図５に示す半導体装置の製造方法を説明する略示断面図。
【図８】図５に示す半導体装置の製造方法を説明する略示断面図。
【図９】参考例の半導体装置の製造方法を説明する略示断面図。
【図１０】参考例の半導体装置の製造方法を説明する略示平面図。
【図１１】参考例の半導体装置の製造方法を説明する略示略示断面図。
【図１２】参考例の半導体装置の製造方法を説明する略示平面図。
【図１３】参考例の半導体装置の製造方法の問題点を説明する図。
【図１４】第３の実施の形態による半導体装置の要部を示す斜視図。
【図１５】図１４のＢ−Ｂ切断線に沿った断面図。
【図１６】メモリセルの具体的構成例のいくつかを示す説明図。
【図１７】実施例による半導体装置の製造方法を説明する略示断面図。
【図１８】実施例による半導体装置の製造方法を説明する略示断面図。
【図１９】実施例による半導体装置の製造方法を説明する略示断面図。
【図２０】実施例による半導体装置の製造方法を説明する略示断面図。
【図２１】実施例による半導体装置の製造方法を説明する略示断面図。
【図２２】図２１の切断線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施の形態のいくつかについて説明する。図面において同一の部分には同一の参照番号を付し、重複説明は必要な場合に限り行う。
【００１１】
（１）第１の実施の形態
（ａ）半導体装置
図１は、第１の実施の形態による半導体装置の要部を示す略示断面図であり、また、図２は図１に示す半導体装置の平面図である。図１および図２に示す半導体装置は、基板Ｓの領域ＡＲ１に形成されたライン・アンド・スペース（以下、単に「Ｌ／Ｓ）という）パターンと、基板Ｓの領域ＡＲ２に形成されたスペースパターンＳｂ１とを備える。
【００１２】
領域ＡＲ１では、例えば金属等の配線材料や記憶素子でなる幅ＬＷ１のラインパターンＰａ１と、幅ＳＷ１の溝ＴＲ１でなるスペースパターンＳａ１に埋め込まれた絶縁膜１０とが、例えばＸ方向に交互に反復することにより、Ｌ／Ｓパターンを構成する。本実施形態において幅ＬＷ１および幅ＳＷ１の長さは、例えば１０〜２０ｎｍである。絶縁膜１０は、高分子、本実施形態ではＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を前駆体として形成される。
【００１３】
本実施形態において、基板Ｓは例えば機能膜に対応し、溝ＴＲ１は例えば第１の溝に対応し、幅ＳＷ１は例えば第１の幅に対応する。また、本実施形態において、領域ＡＲ１は例えば第１の領域に対応し、絶縁膜１０は例えば第１の絶縁膜に対応する。
【００１４】
領域ＡＲ２では、ラインパターンＰｂ１１，Ｐｂ１２と、これらのラインパターンＰｂ１１，Ｐｂ１２間の溝ＴＲ２でなるスペースパターンＳｂ１に埋め込まれた絶縁膜２０が設けられる。領域ＡＲは、具体的には周辺回路部に当たる。本実施形態において溝ＴＲ２の幅ＳＷ２は、例えば１００ｎｍ以上である。絶縁膜２０は、微粒子ＣＳ１と、スペースパターンＳｂ１内の微粒子ＣＳ１間の領域および微粒子ＣＳ１とスペースパターンＳｂ１の側壁との間の領域に充填された高分子、本実施形態ではＳＯＧを前駆体として形成された材料とで構成される。
【００１５】
本実施形態において、溝ＴＲ２は例えば第２の溝に対応し、幅ＳＷ２は例えば第２の幅に対応する。また、本実施形態において、領域ＡＲ２は例えば第２の領域に対応し、絶縁膜２０は例えば第２の絶縁膜に対応する。
【００１６】
微粒子ＣＳ１の直径Ｄｃｓ１は溝ＴＲ１の幅ＳＷ１よりも大きい。本実施形態において、微粒子ＣＳ１はコロイダルシリカであり、その密度（単位体積当たりの質量）は２．２ｇ／ｃｍ３であり、ＳＯＧを前駆体として形成された材料の約１．０〜２．０ｇ／ｃｍ３よりも高い。また、コロイダルシリカは結晶性を有するのに対してＳＯＧを前駆体として形成された材料は、後述する硬化処理により結晶性を失ってアモルファス状態になる。このような密度の高低差および結晶性の有無は、例えば透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により得られた干渉像の観察により容易に確認できる。
【００１７】
また、Ｓｉ系のＳＯＧを使用する場合はＳｉとＯとの比率Ｏ／Ｓｉが異なり、コロイダルシリカのＯ／Ｓｉが２であるのに対してＳＯＧのＯ／Ｓｉは２未満である。
【００１８】
本実施形態の適用対象となるデバイスについては特に制限はなく、細いＬ／Ｓパターンと広い部分とがあればどのようなものにも適用可能である。例えば、ＮＡＮＤなどの不揮発性メモリやＤＲＡＭ（ランダムアクセスメモリ）などのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｏｌａｔｉｏｎ）などにも適用可能である。
【００１９】
（ｂ）半導体装置の製造方法
上述した実施形態の半導体装置の製造方法について図３および図４の略示断面図を参照しながら説明する。
【００２０】
まず、図３に示すように、リソグラフィーとエッチング加工により、基板Ｓ上の領域ＡＲ１に、例えば幅ＳＷ１（１０〜２０ｎｍ）の溝ＴＲ１を形成し、基板Ｓ上の領域ＡＲ２に、例えば１００ｎｍ以上の広いスペースを有するスペースパターンＳｂ１を形成する。それぞれのスペースパターンの幅は、ＣＶＤ法等を用いて溝の側壁にＳｉＯ２やＳｉＮなどの薄膜を成膜することにより狭めることも可能である。
【００２１】
次に、基板Ｓ上に、ＳＯＧと微粒子とを混合させた塗布液を塗布する。ＳＯＧは無機物
【化１】
でも有機物
【化２】
でもよく、目的に応じて適宜選択される。
【００２２】
後の製造工程において被製造物が３００℃以上の高温に曝される場合、ＳＯＧの材料としては耐熱性のあるＳｉ系のものが望ましく、例えばポリシロキサン
【化３】
シルセスキオキサン
【化４】
ポリシラザン
【化５】
などの溶液がよい。これらの材料に有機基を結合させた有機ＳＯＧも使用できるが、その場合は有機基の分解温度に留意する必要がある。分解温度は材料によって異なるが、約４００℃〜約７００℃である。
【００２３】
微粒子としては、ＳＯＧとよく化学結合させられるコロイダルシリカを使用するとよい。コロイダルシリカは球形をしており、その直径は数ｎｍから数μｍまで選択することができる。
【００２４】
本実施形態では、領域ＡＲ１の溝ＴＲ１の幅ＳＷ１よりも直径Ｄｓｃ１の大きな微粒子を使用する（Ｄｓｃ１＞ＳＷ１）。ＳＯＧと微粒子とを混合させた塗布液は、単にＳＯＧ溶液中に微粒子を分散させたものから、ＳＯＧと微粒子とを一部結合させたものまで制限なく用いることができる。
【００２５】
塗布液の塗布方法としては回転塗布法が優れているが、これにこだわる必要はない。図３の基板Ｓ上に、ＳＯＧと微粒子とを含む塗布液を塗布することで、塗布液中のＳＯＧは狭い溝ＴＲ１と広い溝ＴＲ２の両方に入る。この一方、塗布液中の微粒子ＣＳ１は、その直径Ｄｓｃ１が溝ＴＲ１の幅ＳＷ１よりも大きく、溝ＴＲ２の幅ＳＷ２よりも小さいものを使用することにより、溝ＴＲ１には入らず、溝ＴＲ２内にのみ入ることができる。塗布後の状態を図４に概略的に示す。
【００２６】
塗布後には乾燥によって塗布液中の溶媒を飛ばして塗布膜を硬化させる。塗布膜の硬化は、製品仕様に応じて熱処理や酸化処理などにより達成してもよい。こうしてSOG、あるいはSOGと微粒子を前駆体として絶縁膜が形成される。
【００２７】
次に、上記処理によりＳＯＧおよび微粒子を前駆体として埋め込んだ基板の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化処理を施すと、図１および図２に示す半導体装置が提供される。領域ＡＲ１の溝ＴＲ１にはＳＯＧを前駆体として形成された材料のみが入り、領域ＡＲ２の溝ＴＲ２にはＳＯＧと微粒子を前駆体として形成された材料が入ることが分かる。
【００２８】
（２）第２の実施の形態
（ａ）半導体装置
図５は、本実施形態の半導体装置の基本構成を示す斜視図である。本実施形態は、不揮発性半導体記憶装置に適用した形態である。
【００２９】
図５に示すように、基板Ｓ上の領域ＡＲ１には、複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が互いに平行に配設され、該ワード線ＷＬ０〜ＷＬ２と交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が互いに平行に配設され、さらに、これらの交差部で両配線に挟まれるようにメモリセルＭＣが配置されている。第１および第２の配線の材料としては、熱に強く、かつ、抵抗値の低いもの、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。基板Ｓ上の領域ＡＲ２は周辺回路部となっている。第１の実施の形態がＬ／Ｓパターンのみの一次元の構成を有するのに対し、本実施形態はビット線ＢＬと記憶素子ＭＣとワード線ＷＬが設けられた２次元の構成を有する。本実施形態では、ワード線ＷＬはＸ方向に反復配置され、ビット線はＸ方向に交差するＹ方向に反復配置されている。
【００３０】
図６は、図５のＡ−Ａ切断線に沿った断面図である。前述の第１の実施の形態と同様に、領域ＡＲ１において、ワード線ＷＬ０〜ＷＬ２間のスペースパターンＳａ１０には幅ＳＷ１０のＳＯＧ膜を前駆体として形成された絶縁膜１０が埋め込まれている。そして、領域ＡＲ１において紙面の手前側および反対側にはビット線ＢＬ０〜ＢＬ２間のスペースパターンがあり、同様にＳＯＧでを前駆体として形成された絶縁膜１００（図示せず）が埋め込まれている。また、領域ＡＲ２には、幅ＳＷ２０のスペースパターンＳｂ１０が設けられ、ＳＯＧおよび微粒子ＣＳ１でを前駆体として構成される絶縁膜２００が埋め込まれている。そして、ＣＳ１の直径Ｄｃｓ１はスペースパターンＳａ１０の幅ＳＷ１０よりも大きい。
【００３１】
（ｂ）半導体装置の製造方法
図５に示す半導体装置の製造方法について説明する。ワード線ＷＬ０〜ＷＬ２、絶縁膜１００および絶縁膜２００を形成するまでの工程は、上述した第１の実施の形態と実質的に同様である。そこで、以下ではビット線ＢＬ０〜ＢＬ２とその間の絶縁膜１００の形成方法について説明する。
【００３２】
即ち、まず、図７に示すように、全面に配線材料を堆積させた後、ビット線ＢＬ０〜ＢＬ２を形成するためのＬ／Ｓパターンをワード線ＷＬ０〜ＷＬ２と直交するように領域ＡＲ１に形成する。このときのレジストまたはハードマスクの配置を図７の符号Ｒ／ＨＭに示す。
【００３３】
次に、レジストまたはハードマスクＲ／ＨＭのパターンをマスクとしてワード線ＷＬ１〜ＷＬ２の上面と同一の面に至るまでドライエッチング加工し、レジストを剥離する。図８は、ドライエッチング加工後の表面形状を示す上面図である。エッチング加工された領域には、幅ＳＷ３の溝ＴＲ３が形成され、この溝ＴＲ３にＳＯＧを前駆体として構成される絶縁膜１００が埋め込まれる。このときのエッチングは、製品仕様に応じて基板Ｓの底部まで行ってもよい。本実施形態において、幅ＳＷ３は例えば第３の幅に対応し、溝ＴＲ３は例えば第３の溝に対応し、平面視において溝ＴＲ１と交差するように形成される。なお、ＳＯＧを前駆体として形成される絶縁膜とワード線ＷＬ１〜ＷＬ２パターンは、同時にエッチング加工しても別々にエッチング加工してもかまわない。本実施形態によれば、エッチング後のＳＯＧを前駆体として形成される絶縁膜のラインエッジは、従来と比較して非常に少ないラフネスで加工される。
【００３４】
（３）比較例
ここで、従来の技術の一例を比較例として取り挙げて説明する。
【００３５】
図９に示す半導体装置は、図１と同様の３次元形状において、領域ＡＲ１のスペースパターンＳａ１の幅ＳＷ１よりも小さい直径Ｄｃｓ１１を有する微粒子ＣＳ１１をＳＯＧと混合させた塗布液を使用したものである。塗布液の製造方法は上述した第１の実施の形態と実質的に同一である。
【００３６】
ＳＯＧを前駆体として形成された絶縁膜は、第１の実施の形態と同様に、領域ＡＲ１の溝ＴＲ１と領域ＡＲ２の溝ＴＲ２の両方に埋め込まれているが、本例においては微粒子ＣＳ１１の直径Ｄｃｓ１１＜スペースパターンＳａ１の幅ＳＷ１となっているため、微粒子ＣＳ１１は、溝ＴＲ２内のみならず、領域ＡＲ１の溝ＴＲ１内にも埋め込まれている。さらに、図９に示す例では、直径Ｄｃｓ１１が幅ＳＷ１よりも若干だけ小さい微粒子が使用されているため、スペースパターンＳａ１内では基板Ｓと水平な方向において、１個から数個程度の微粒子ＣＳ１１しか入らない。なお、図９乃至図１３においては、図面を見易くするために、ＳＯＧのハッチグ表示を省略した。
【００３７】
このようにして微粒子ＣＳ１１およびＳＯＧを前駆体として形成された絶縁膜を埋め込んだ基板Ｓの表面にＣＭＰによる平坦化処理を施した後の断面図を図１０に示す。図１１は、図１０の段階での被製造物を上面から見た平面図である。スペースパターンＳａ１、Ｓｂ１ともにＳＯＧと微粒子ＣＳ１１を前駆体として形成された絶縁膜が入っていることが分かる。
【００３８】
前述の第２の実施の形態１と同様に、領域ＡＲ１のＬ／Ｓパターンと同じ寸法のパターンをリソグラフィーにより、図１０および図１１に示したＬ／Ｓパターンと直交するように形成する。
【００３９】
図１２は、このときのレジストまたはハードマスクＲ／ＨＭの配置を示す。そして、レジストまたはハードマスクＲ／ＨＭをマスクにして表面を基板底部またはパターンの途中までドライエッチング加工した後にレジストまたはハードマスクＲ／ＨＭを剥離する。ＳＯＧおよび微粒子ＣＳ１１を前駆体として形成された絶縁膜とＬ／Ｓパターンとは同時にエッチングしても別々にエッチングしてもかまわない。図１３は、この段階で被製造物を上面から見た平面図である。
【００４０】
ＳＯＧ部分と微粒子部分ＣＳ１１とではエッチング速度が異なるために、エッチング後のＳＯＧ部分／微粒子部分のラインエッジはラフネスが大きくなってしまう。図１３ではエッチング速度が、ＳＯＧ部分＞微粒子部分ＣＳ１１の関係にあるものとして両者を描いた。エッチング速度の遅い微粒子部分ＣＳ１１は、ＳＯＧ部分と同じ線上にパターンとして作成することができず、ずれてしまう。このようなラフネスは、両者のエッチング速度が異なるほど大きくなる。ＳＯＧに有機物や有機ＳＯＧを用い、微粒子ＣＳ１１にコロイダルシリカを用いた場合には、ＳＯＧ部分と微粒子部分ＣＳ１１とのエッチング速度差が２倍以上にも達する場合があり、ラフネスもその分だけ大きくなる。
【００４１】
ラフネスの影響は、パターンの用途によって異なり、例えば、パターンに配線を有している場合には、抵抗値のばらつきとなって半導体製品の信頼性に重要な影響を及ぼすことになる。
【００４２】
前述の第２の実施の形態のように、パターンが記憶素子を構成する場合は、記憶密度のばらつき等として現れる。
【００４３】
これに対して上述した第１および第２の実施の形態によれば、領域ＡＲ１内の溝ＴＲ１の幅ＳＷ１よりも直径が大きい微粒子ＣＳ１を使用するので、スペースパターンにはＳＯＧのみが充填されて微粒子が埋め込まれることがない。このため、ＬＥＲが極めて小さく、デバイス特性に優れた半導体装置が提供される。
【００４４】
（４）第３の実施の形態
（ａ）半導体装置
図１４は、第３の実施の形態による半導体装置の要部を示す斜視図であり、図１５は図１４のＢ−Ｂ切断線に沿った断面図である。
【００４５】
第１の実施の形態がＬ／Ｓパターンのみの一次元の構成、第２の実施の形態がビット線ＢＬとワード線ＷＬとを含む２次元の構成を有するのに対し、本実施形態ではビット線ＢＬとワード線ＷＬがそれぞれ複数層に渡って積層された３次元の構成を有する。即ち、本実施形態の半導体装置は、図５および図６に示す半導体装置をＺ方向へ積層させたものに相当する。
【００４６】
図１５に示すように、本実施形態の半導体装置では、領域ＡＲ１のラインパターン部分が、基板Ｓ側から順にワード線ＷＬ００、メモリセルＭＣ、ビット線ＢＬ０２の積層体で構成されており、さらに、下層（第１層）のＬ／Ｓパターンの上に、下層（第１層）Ｌ／Ｓパターンと平面視において交差するように上層（第２層）のＬ／Ｓパターンが積層されている。上層（第２層）のラインパターン部分は、基板Ｓ側の側から順に、ワード線ＷＬ１０、メモリセルＭＣ、ビット線ＢＬ１２の積層体で構成されている。領域ＡＲ２は、記憶素子等の能動素子が配置されず、例えば周辺回路部（図示せず）として利用される。
【００４７】
そして、第１の実施の形態と同様に、領域ＡＲ１において、各層（第１層および第２層）のＬ／Ｓパターンのスペースパターン部分は、ＳＯＧを前駆体として構成される第１の絶縁膜が埋め込まれ、領域ＡＲ２において、スペースパターン部分はＳＯＧと微粒子ＣＳ１とを前駆体として構成される第２の絶縁膜が埋め込まれている。
【００４８】
図１４および図１５では、簡素化のために２層（Ｎ＝２）のみの積層構造を示したが、これに限ることなく、第Ｎ層（Ｎは２以上の自然数）まで積層可能である。領域ＡＲ１において、上下に隣接する層のＬ／Ｓパターンが互いに交差するよう形成され、かつ、領域ＡＲ２において、上下に隣接する層の間でスペースパターンが少なくとも一部において重なっていればよい。 本実施形態において、ワード線ＷＬ１０および記憶素子ＭＣ、ワード線ＷＬ１１および記憶素子ＭＣ、並びにワード線ＷＬ１２および記憶素子ＭＣは、例えば追加の第１のパターンに対応する。また、第２層中の絶縁膜１００は例えば追加の第１の絶縁膜に対応し、第２層中のＳＯＧおよび微粒子ＣＳ１は例えば追加の第２の絶縁膜に対応する。
【００４９】
図１４および図１５に示す例では、第２の領域の第２層目についてもラインパターンＰｂ２１，Ｐｂ２２を設けてスペースパターンＳｂ２にＳＯＧと微粒子ＣＳ１とを前駆体として形成された絶縁膜を埋め込むこととした。しかしながら、２層目のラインパターンＰｂ２１，Ｐｂ２２は必ずしも必要なものではなく、例えばスペースパターンＳｂ１を第１層のみに形成して第２層目以降はＳＯＧと微粒子ＣＳ１とを前駆体として形成された絶縁膜で構成される絶縁膜を単に堆積することで積層構造を形成することも可能である。
【００５０】
（ｂ）半導体装置の製造方法
図１４および図１５に示す半導体装置の製造方法は、配線材料を基板Ｓ上に堆積させた後にフォトリソグラフィを用いたパターニングにより、Ｌ／Ｓパターンを形成した後、第２の実施の形態において説明した工程を上方（Ｚ方向）に反復すればよい。なお、第２層目以降のパターニングにおいては、製品仕様に応じて下層の途中または基板Ｓに至るまで加工してもよい。
【００５１】
一般的に、ＳＯＧを前駆体として形成される絶縁膜は、膜厚が厚くなったり体積が大きくなったりすると、その応力によってクラックを発生しやすくなる。しかし、コロイダルシリカなどの微粒子を含有させることでクラック耐性を向上させることができ、その結果、積層数を増やすことが可能になる。この一方、領域ＡＲ１にはＳＯＧを前駆体として形成される絶縁膜しか形成されないが、その体積が小さいためにクラックは発生しない。また、領域ＡＲ２にコンタクトホールなどの加工を施す場合では、ホール径を大きく取ることができるので、ＳＯＧ部分と微粒子部分のエッチング速度差に由来するラフネスは無視できる。このようにして、本実施形態によれば、狭い領域ＡＲ１でのパターンラフネスの問題と、広い領域ＡＲ２でのクラック耐性の問題の双方を同時に解決することが可能になる。
【００５２】
（５）メモリセルの構成例
上述した第２および第３の実施の形態において、メモリセルＭＣについてその具体的構成例のいくつかを図１６を参照して説明する。
【００５３】
図１６（ａ）はワード線ＷＬとビット線ＢＬとの間に記憶素子３０を配置した基本構造を示す。記憶素子３０の例としては、強誘電体メモリ素子、ＭＲＡＭ素子、相変化メモリ素子、可変抵抗素子などが挙げられる。この点は図１６（ｂ）乃至（ｅ）に示す例についても同様である。
【００５４】
図１６（ｂ）は、ワード線ＷＬと記憶素子３０との間にダイオード４０を介挿した例を示す。ダイオードとしては、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮ（またはＮＩＰ）ダイオードなどを用いることができる。
【００５５】
図１６（ｃ）は、ワード線ＷＬと記憶素子３０との間に金属層７０、絶縁層６０および金属層７１を介挿した例を示す。導電層として、金属層７０，７１に代えて、図１６（ｄ）に示すように、ポリシリコン層８０，８１を設けてもよい。
【００５６】
図１６（ｅ）は、ワード線ＷＬとビット線ＢＬとの間に、ワード線ＷＬの側から順に下部電極９０、記憶素子３０、上部電極９１を設けた例である。
【００５７】
（６）実施例
以下では、実施例としてフラッシュメモリにおけるＮＡＮＤ構造のメモリセルを含む半導体装置を取り挙げる。まず、図１７乃至図２１を参照して、本実施例の半導体装置を製造する手順を説明する。
【００５８】
まず、シリコン（Ｓｉ）基板Ｓの表面に、熱酸化法によりゲート絶縁膜（厚さ８ｎｍ以下）４１０を形成し、この上に第１のゲート（浮遊ゲート）電極膜４２０として、膜厚１００ｎｍの多結晶シリコン膜を形成する。第１のゲート電極膜４２０は、多結晶シリコン膜以外にＷＳｉ，ＣｏＳｉ等を用いて形成することもでき、その膜厚は１００〜２００ｎｍの範囲内で適宜選択することができる。第１のゲート電極膜４２０の上には、ＣＭＰストッパ膜４３０として窒化シリコン膜（厚さ２００ｎｍ程度）を減圧ＣＶＤ法により形成する。ＣＭＰストッパ膜４３０としては、窒化シリコン膜の代わりに、１００〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成してもよい。
【００５９】
フォトリソグラフィおよびドライエッチング法により、図１７に示すように、ＣＭＰストッパ膜４３０、第１のゲート電極膜４２０およびゲート絶縁膜４１０を貫通してＳｉ基板Ｓに達するように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）溝ＴＲ３００，ＴＲ４００を形成する。ＳＴＩ溝ＴＲ３００の幅や深さはデバイス構造や世代によって変わり、代表的にはセル部ＡＲｃでの溝ＴＲ３００で幅１０ｎｍ〜３０ｎｍ程度、周辺回路部ＡＲｐの溝ＴＲ４００で３０ｎｍ〜数μｍ、深さは２００〜５００ｎｍ程度であるが、これに限定されるものではない。本実施例において、Ｓｉ基板Ｓは例えば機能膜に対応し、ＴＲ３００は例えば第１の溝に対応し、その幅ＳＷ１１は例えば第１の幅に対応する。また、本実施例において、セル部ＡＲｃおよび周辺回路部ＡＲｐは、例えば第１および第２の領域にそれぞれ対応する。
【００６０】
次に、上述した第１の実施の形態と同様にして、ＳＯＧとコロイダルシリカＣＳ２１を含む塗布液を、スピンコーティング法によりＳｉ基板Ｓの全面に塗布し、ベークして溶媒を揮発させる。コロイダルシリカＣＳ２１の粒径Ｄｃｓ２１はセル部のパターン幅ＳＷ１１よりも大きくする。ここで、ＮＡＮＤでは固定電荷の影響が大きいので、カーボンを含む有機ＳＯＧの材料は避けることが望ましい。
【００６１】
次に熱処理を行って塗布した膜を硬化し酸化膜とする。ＳＯＧがポリシロキサンやシルセスキオキサンを用いる場合には、熱処理は窒素雰囲気中で約３００℃〜１０００℃で行う。一方、ポリシラザンの場合には、水蒸気を含む雰囲気中で約２３０℃〜９００℃で酸化処理を施して酸化膜に転換する。水蒸気中で熱処理を行うと、基板側壁が酸化されてしまうので、これを避けるため、塗布液を塗布する前にＣＶＤ法などを用いて厚さ１ｎｍ〜１０ｎｍ程度の薄いＳｉＮや酸化膜で側壁を予め覆っておくことが望ましい。
【００６２】
このようにして図１８に示すように、ＳＯＧを前駆体として形成した絶縁膜３００でセル部ＡＲｃを埋め込み、ＳＯＧとコロイダルシリカとを前駆体として形成した絶縁膜４００で周辺回路部ＡＲｐを埋め込んだ構造を形成する。本実施例において、絶縁膜３００，４００、は例えば第１および第２の絶縁膜にそれぞれ対応する。
【００６３】
さらに、ＣＭＰなどの手法により、ＣＭＰストッパ膜４３０上の絶縁膜３００，４００を選択的に除去して、図１９に示すようにＣＭＰストッパ膜４３０の表面を露出し、ＳＴＩ溝ＴＲ３００，ＴＲ４００内に絶縁膜を残置する。
【００６４】
絶縁膜３００，４００は、ＣＭＰ前またはＣＭＰ後の工程において、不活性ガス雰囲気中で４００℃以上１，１００℃以下の熱処理により緻密化することができる。ただしＳＯＧとしてポリシラザンを用いた場合、７００℃未満では、二酸化シリコン膜１６を十分に緻密化することが困難となる。一方、１，１００℃を越えると、デバイスによっては、先にイオン注入により形成したチャネル層の拡散深さを深くしてしまうおそれがある。熱処理の時間は、１秒〜１２０分の範囲内で適宜選択すればよい。このような条件で熱処理を施すことによって、絶縁膜中に残留している水分が除去されて、緻密化が達成され、結果としてデバイスの電気特性を向上させることができる。
【００６５】
引き続いて、リン酸溶液を用いたエッチングによりＣＭＰストッパ膜４３０を除去し、セル部ＡＲｃにおいては希フッ酸溶液を用いたウェットエッチングなどにより絶縁膜３００の上部を除去する。これによって、第１のゲート電極膜４２０の側面の上部の一部が１００ｎｍ程度露出し、図２０に示す構造を作成する。セル部ＡＲｃにはコロイダルシリカＣＳ２１を埋め込んでおらず、絶縁膜３００はＳＯＧを前駆体とした単一膜であるため、エッチング深さの制御を行いやすいという利点がある。
【００６６】
さらに、既知の方法により電極間絶縁膜４４０を堆積し、その上に第２のゲート（制御ゲート）電極膜４５０を形成して、図２１に示すようなＮＡＮＤ構造のメモリセルを得る。電極間絶縁膜４４０には、ＣＶＤ法によるシリコン酸化膜／シリコン窒化膜／シリコン酸化膜（総膜厚２０ｎｍ程度）などが用いられ、第２のゲート電極膜４５０には、ＣＶＤ法による多結晶シリコン膜／タングステン膜（総膜厚５０ｎｍ程度）などが用いられる。
【００６７】
セル部ＡＲｃにおける第２のゲート電極膜４５０および電極間絶縁膜４４０は、リソグラフィーとドライエッチング加工により図２０の紙面と平行に加工されて、ラインパターンおよびスペースパターンの反復方向が、図１７に示したＬ／Ｓと互いに直交するＬ／Ｓ構造が形成される。エッチングはゲート絶縁膜４１０の上端まで行い、一部のＳＴＩはエッチングされる。その様子を図２２（ａ）および（ｂ）に示す。図２２（ａ）は図２１のＣ−Ｃ切断線に沿った断面図であり、図２２（ｂ）は図２１のＤ−Ｄ切断線に沿った断面図である。図２２（ｂ）のＤ−Ｄ断面ではＳＴＩが絶縁膜３００の途中までエッチングされるが、ＳＯＧを前駆体とした単一膜であるため寸法制御を行いやすい。
【００６８】
一方、周辺回路部ＡＲｐでは図２１に示すように体積が大きい箇所が数多くできる。そのため、従来の技術によれば埋め込み材の応力によってクラックが入ったり、下地のシリコン基板Ｓに結晶欠陥を引き起こしたりすることがあった。しかしながら、本実施例によれば、コロイダルシリカＣＳ２１を埋め込んでいるのでそのような課題を克服することができる。
【符号の説明】
【００６９】
１０ ＳＯＧ膜、SOGを前駆体として形成される絶縁膜
２０ 絶縁膜
３０ レジストまたはハードマスク
４１０ トンネル絶縁膜
４２０，４５０ ゲート電極膜
ＡＲ１，ＡＲｃ 第１の領域
ＡＲ２，ＡＲｐ 第２の領域
ＣＳ１，ＣＳ１１，ＣＳ２１ 微粒子（コロイダルシリカ）
ＥＬ１，ＥＬ２ 下部電極
ＭＥ１，ＭＥ１ 記憶素子
ＭＣ メモリセル
ＥＵ１，ＥＵ２ 上部電極
Ｐａ１，Ｐａ２，Ｐａ１０，Ｐｂ１１，Ｐｂ１２， ラインパターン
Ｓ 基板
Ｓａ１，Ｓｂ１ スペースパターン
ＳＷ１，ＳＷ１１ 第１の幅
ＳＷ２ 第２の幅
ＳＷ３ 第３の幅
ＴＲ１，ＴＲ３００ 第１の溝
ＴＲ２，ＴＲ４００ 第２の溝
ＴＲ３ 第３の溝
【特許請求の範囲】
【請求項１】
第１および第２の領域を有する機能膜と、
前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、
前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、
前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、
前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜と、
を備える半導体装置。
【請求項２】
第１の幅の第１の溝が形成された第１の領域と、前記第１の幅よりも広い第２の幅の第２の溝が形成された第２の領域と、を有する第１の機能膜に、高分子と、前記第１の幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第１の溝には前記高分子を埋め込み、前記第２の溝には前記微粒子と前記高分子とを埋め込む工程と、
前記高分子を硬化させることにより、前記第１の溝内に前記高分子を前駆体として構成される第１の絶縁膜と、前記第２の溝内に前記高分子および前記微粒子を前駆体として構成される第２の絶縁膜と、をそれぞれ形成する工程と、
を備える、半導体装置の製造方法。
【請求項３】
前記第１の領域で第３の幅の第３の溝を、平面視において第１の溝と交差するように形成する工程と、
前記高分子を含む溶液を供給し、前記第３の溝に高分子を埋め込む工程と、
前記高分子を硬化させることにより、前記第３の溝内に前記高分子を前駆体として構成される第３の絶縁膜を形成する工程と、
をさらに備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
全面に配線材料を堆積させた後、少なくとも前記第１の領域に下層のパターンと交差するようにライン・アンド・スペースの追加の第１のパターンを形成する追加のパターン形成工程と、
高分子と、前記追加の第１のパターンの前記スペース幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第１の領域の溝には高分子を埋め込み、前記第２の領域には前記微粒子と前記高分子とを堆積する追加の埋め込み工程と、
前記高分子を硬化させることにより、前記第１の領域の溝内に前記高分子を前駆体として構成される追加の第１の絶縁膜と、前記第２の領域に前記高分子および前記微粒子を前駆体として構成される追加の第２の絶縁膜と、をそれぞれ形成する追加の絶縁膜形成工程と、
前記追加のパターン形成工程から前記追加の絶縁膜形成工程を繰り返す工程と、
をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の領域は、少なくとも各層の一部が平面視において重なっていることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域は、ＮＡＮＤメモリセルの領域であり、
前記第２の領域は、周辺回路の領域であり、
前記第１の絶縁膜は素子分離絶縁膜を構成し、
前記溶液を供給する前に、前記第１の機能膜の上に、トンネル絶縁膜と浮遊ゲート絶縁膜との積層体を形成する工程をさらに備える、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記微粒子はコロダイルシリカであることを特徴とする請求項２乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記高分子は、Ｓｉ−Ｏ結合またはＳｉ−Ｎ結合を有することを特徴とする請求項２乃至７のいずれかに記載の半導体装置の製造方法。
【請求項１】
第１および第２の領域を有する機能膜と、
前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、
前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、
前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、
前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜と、
を備える半導体装置。
【請求項２】
第１の幅の第１の溝が形成された第１の領域と、前記第１の幅よりも広い第２の幅の第２の溝が形成された第２の領域と、を有する第１の機能膜に、高分子と、前記第１の幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第１の溝には前記高分子を埋め込み、前記第２の溝には前記微粒子と前記高分子とを埋め込む工程と、
前記高分子を硬化させることにより、前記第１の溝内に前記高分子を前駆体として構成される第１の絶縁膜と、前記第２の溝内に前記高分子および前記微粒子を前駆体として構成される第２の絶縁膜と、をそれぞれ形成する工程と、
を備える、半導体装置の製造方法。
【請求項３】
前記第１の領域で第３の幅の第３の溝を、平面視において第１の溝と交差するように形成する工程と、
前記高分子を含む溶液を供給し、前記第３の溝に高分子を埋め込む工程と、
前記高分子を硬化させることにより、前記第３の溝内に前記高分子を前駆体として構成される第３の絶縁膜を形成する工程と、
をさらに備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
全面に配線材料を堆積させた後、少なくとも前記第１の領域に下層のパターンと交差するようにライン・アンド・スペースの追加の第１のパターンを形成する追加のパターン形成工程と、
高分子と、前記追加の第１のパターンの前記スペース幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第１の領域の溝には高分子を埋め込み、前記第２の領域には前記微粒子と前記高分子とを堆積する追加の埋め込み工程と、
前記高分子を硬化させることにより、前記第１の領域の溝内に前記高分子を前駆体として構成される追加の第１の絶縁膜と、前記第２の領域に前記高分子および前記微粒子を前駆体として構成される追加の第２の絶縁膜と、をそれぞれ形成する追加の絶縁膜形成工程と、
前記追加のパターン形成工程から前記追加の絶縁膜形成工程を繰り返す工程と、
をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の領域は、少なくとも各層の一部が平面視において重なっていることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域は、ＮＡＮＤメモリセルの領域であり、
前記第２の領域は、周辺回路の領域であり、
前記第１の絶縁膜は素子分離絶縁膜を構成し、
前記溶液を供給する前に、前記第１の機能膜の上に、トンネル絶縁膜と浮遊ゲート絶縁膜との積層体を形成する工程をさらに備える、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記微粒子はコロダイルシリカであることを特徴とする請求項２乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記高分子は、Ｓｉ−Ｏ結合またはＳｉ−Ｎ結合を有することを特徴とする請求項２乃至７のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図９】
【図１０】
【図１１】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１５６３９２（Ｐ２０１２−１５６３９２Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５５９６（Ｐ２０１１−１５５９６）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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