半導体記憶装置
【課題】動作速度の向上と面積の縮小を図る。
【解決手段】半導体記憶装置は、半導体基板１００と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部Ａと、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔１０６内に形成されて前記半導体基板に接続された単結晶半導体層１０９と、前記単結晶半導体層上に形成された回路部Ｂと、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。
【解決手段】半導体記憶装置は、半導体基板１００と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部Ａと、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔１０６内に形成されて前記半導体基板に接続された単結晶半導体層１０９と、前記単結晶半導体層上に形成された回路部Ｂと、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
リソグラフィーに頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にＯＴＰ（onetime-programmable）素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことでＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されている。しかしながら、これらの構造では、積層数が増すとともにリソグラフィー回数が増大するという問題が挙げられている。そこで、これらに代わる技術として、積層型垂直メモリ（ＢｉＣＳ：Bit Cost Scalable）が提案されている。
【０００３】
ＢｉＣＳでは、半導体基板上に積層された複数の電極内に一括で孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成する。その後、孔の内部をポリシリコン膜（シリコンピラー）で埋め込むことにより、積層方向に直列接続された複数のメモリ素子からなるメモリストリングを一度に形成することができる。これにより、積層数を増してもリソグラフィー工程数がほとんど増加しないメモリが実現できる。
【０００４】
上述したように、ＢｉＣＳにおいては、メモリ素子の絶縁膜（メモリ膜）は、孔の内壁に、チャネルとなるポリシリコン膜の形成前に形成される。その後、ポリシリコン膜と下層に位置するソース線（例えば、ポリシリコン）等との接続を良好にしてメモリストリングに電流を流すために、孔の底部に形成された絶縁膜のみを除去する必要がある。このため、底部の絶縁膜を除去するための希フッ酸系の処理に耐えうるメモリ膜構成を用いなくてはならないという技術的制約が生じていた。仮に積層型垂直メモリのさらなる高密度化の方法として多値化技術等を考えた場合、この制約のためにメモリ膜構成の開発の難易度が増すことになり、必ずしも好ましい状況ではなかった。
【０００５】
この状況を改善するために、メモリストリングとしてＵ字型のシリコンピラーを用いるＵ字型積層メモリ（ｐ−ＢｉＣＳ）が提案されている。このＵ字型シリコンピラーは、一対の柱状部とそれらを下端で連結する連結部とで構成され、一対の柱状部の一方が上部においてビット線に接続され、他方がソース線に接続されている。すなわち、メモリホールの底部におけるポリシリコン−ポリシリコンコンタクトがなく、底部の絶縁膜の除去が不要となり、メモリ膜構成の自由度を増すことができる。
【０００６】
一方、上述したような３次元に積層されたメモリセルアレイとそれらを制御する制御回路とのチップ占有率を低減するため、制御回路をメモリセルアレイの直下の半導体基板に設ける技術が提案されている。しかし、メモリセルアレイの下部に制御回路を配置すると、制御回路、例えばセンスアンプとビット線配線とは、メモリセルアレイ端部に設けられるコンタクトプラグによって接続せざるをえない。すなわち、ビット線配線は、メモリセルアレイ端部に設けたコンタクトプラグを介してメモリセルアレイの下側に設けられたビット線延長線に接続され、ビット線延長線が半導体基板に設けられたトランジスタ等（センスアンプ）に接続される。
【０００７】
このような構造では、メモリセルアレイの下部にもビット線相当の微細配線層（ビット線延長線）が必要となる点、深いコンタクトを形成するためにメモリセルアレイ周辺にある程度の領域が必要である点、およびビット線が実質的に長くなりビット線容量が増して動作速度に影響が出る点、等の問題が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−３４１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
動作速度の向上と面積の縮小を図る半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部と、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板に接続された単結晶半導体層と、前記単結晶半導体層上に形成された回路部と、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体記憶装置を示すカラム方向およびロウ方向に沿った断面図。
【図２】図１に示すメモリセルストリングの斜視図。
【図３】図２に示すメモリセルストリングを拡大した断面図。
【図４】第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図５】図４に続く、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図６】図５に続く、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図７】図６に続く、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図８】第２の実施形態に係る半導体記憶装置を示すカラム方向およびロウ方向に沿った断面図。
【図９】第２の実施形態に係る半導体記憶装置を示すカラム方向およびロウ方向に沿った製造工程の断面図。
【発明を実施するための形態】
【００１２】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１３】
＜第１の実施形態＞
図１乃至図７を用いて、第１の実施形態に係る半導体記憶装置について説明する。第１の実施形態は、メモリセルアレイの直上に制御回路が設けられる単結晶半導体層が形成される例である。
【００１４】
［構造］
以下に図１乃至図３を用いて、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１５】
図１は、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った断面図を示している。図２は、図１に示すメモリセルストリングの斜視図であり、図３は、その拡大断面図を示している。
【００１６】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ部Ａ、および回路部Ｂで構成されている。なお、ここで、メモリセルアレイ部Ａはメモリセルアレイが形成された層を示し、回路部Ｂは回路（制御回路等）が形成された層を示している。
【００１７】
図２に示すように、メモリセルアレイ部Ａにおいて、半導体基板（Ｓｉ基板）１００上に、Ｕ字状シリコンピラーＳＰで構成される複数のメモリセルストリング２００が形成されている。これら複数のメモリセルストリング２００は、ロウ方向およびカラム方向にマトリクス状に配置されている。
【００１８】
各メモリセルストリング２００は、複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００１９】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧ（ワード線）との各交差位置に形成され、電流経路が積層方向（半導体基板１００に対して垂直方向）に直列に接続されている。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜３００を有している。このメモリ膜３００は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜３０３、電荷蓄積層３０２、およびブロック絶縁膜３０１で構成されている。
【００２０】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。図３に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様の構造を有している。
【００２１】
また、コントロールゲートＣＧおよび選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）を低抵抗にするため、それぞれのカラム方向における端面に、シリサイド層１０１が形成されていてもよい。
【００２２】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成された連結部を有している。連結部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁材３０４が充填されている。
【００２３】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング２００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成されている。また、複数のコントロールゲートＣＧは、ロウ方向における端部において、階段形状を有している。言い換えると、各コントロールゲートＣＧの端部は、上面からみて突出している。すなわち、この各コントロールゲートＣＧの突出した上面にコンタクトプラグ１０４を介して、配線層Ｍ１が接続されている。
【００２４】
バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２５】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコンピラーＳＰの各柱状部に交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。また、選択ゲートＳＧは、ロウ方向における端部において、上面がコンタクトプラグ１０３を介して、配線層Ｍ１に接続されている。
【００２６】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング２００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２７】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２８】
本実施形態では、回路部Ｂは、メモリセルアレイ部Ａ上に形成されている。この回路部Ｂは、単結晶半導体層１０９上に設けられた制御回路トランジスタＴｒ等で構成されている。
【００２９】
単結晶半導体層１０９は、メモリセルアレイ部Ａ上に形成された分離絶縁層１０５上に形成されている。分離絶縁層１０５は、例えば、ＴＥＯＳ膜であり、その膜厚は５００ｎｍ程度である。また、単結晶半導体層１０９内には素子分離のための例えばシリコン酸化膜からなるＳＴＩ（Shallow Trench Isolation）１１０が形成されている。単結晶半導体層１０９の詳細については、後述する。
【００３０】
制御回路トランジスタＴｒは、単結晶半導体層１０９上のＳＴＩ１１０領域外に形成され、メモリセルアレイ部Ａの各電極に電圧を供給する駆動回路や、これらを制御する制御回路等を構成している。この制御回路トランジスタＴｒは、例えば、ソースまたはドレインの一方に配線層Ｍ２およびコンタクトプラグ１１２を介してビット線ＢＬ（配線層Ｍ１）が接続され、他方にコンタクトプラグ１１３、配線層Ｍ２およびコンタクトプラグ１１４を介して配線層Ｍ３が接続されている。また、別の制御回路トランジスタＴｒは、例えば、ソースまたはドレインの一方に配線層Ｍ２およびコンタクトプラグ１１２を介してコントロールゲートＣＧに接続された配線層Ｍ１が接続され、他方にコンタクトプラグ１１３、配線層Ｍ２およびコンタクトプラグ１１４を介して配線層Ｍ３が接続されている。
【００３１】
ここで、コンタクトプラグ１１２は、単結晶半導体層１０９および分離絶縁層１０５を貫通して配線層Ｍ１に達するコンタクトホール内に形成されている。すなわち、コンタクトプラグ１１２は、配線層Ｍ１の直上に形成され、メモリセルアレイ部Ａとその直上に位置する回路部Ｂとを接続している。また、単結晶半導体層１０９内でのショートを防ぐため、コンタクトホール内の側面には、例えば、シリコン窒化膜等からなる側壁絶縁膜１１１が形成されている。
【００３２】
本実施形態における単結晶半導体層１０９は、第１半導体層１０７および第２半導体層１０８で構成され、その膜厚は２μｍ程度である。
【００３３】
第１半導体層１０７は、分離絶縁層１０５上に形成され、例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。この単結晶ＳｉＧｅ層１０７の組成比は、Ｓｉ１−ＸＧｅＸ（Ｘ≧０．５、望ましくはＸ≧０．７５）である。すなわち、単結晶ＳｉＧｅ層１０７におけるゲルマニウム濃度は、５０ａｔｍ％以上である。また、単結晶ＳｉＧｅ層１０７は、分離絶縁層１０５およびメモリセルアレイ部Ａを貫通し、Ｓｉ基板１００に達する結晶接続孔１０６内にも形成され、Ｓｉ基板１００と接続されている。このように、第１半導体層１０７は、単結晶であるＳｉ基板１００と結晶接続孔１０６を介して接続されることで、Ｓｉ基板１００の結晶方位を引き継いだ状態で単結晶化している。
【００３４】
第２半導体層１０８は、第１半導体層１０７上に形成され、例えば単結晶のシリコン（Ｓｉ）層である。単結晶Ｓｉ層１０８は、単結晶である第１半導体層１０７を結晶核として成長したものであるため、Ｓｉ基板１００の結晶方位および第１半導体層１０７の結晶方位を引き継いだ状態で単結晶化している。ここで、第２半導体層１０８のＧｅ濃度は、第１半導体層１０７のＧｅ濃度よりも小さくなるように設定されている。すなわち、単結晶半導体層１０９において、上部側のＧｅ濃度は、下部側のＧｅ濃度よりも小さい。なお、第２半導体層１０８は、Ｓｉ層に限らず、ＳｉＣ層またはＳｉＧｅ層であってもよいが、耐圧特性の向上のため、Ｓｉ層またはＳｉＣ層であることが望ましい。すなわち、単結晶半導体層１０９において、上部側のＳｉ濃度は下部側のＳｉ濃度よりも大きく、また、上部側のＣ濃度は下部側のＣ濃度よりも大きいことが望ましい。これにより、制御回路素子形成面の結晶性および耐圧性を向上させることができる。
【００３５】
なお、単結晶半導体層１０９として第１半導体層１０７および第２半導体層１０８の２層構造である例を述べたが、これに限らない。すなわち、単結晶半導体層１０９において第１半導体層１０７および第２半導体層１０８の界面が存在せず、単結晶半導体層１０９は下部側から上部側に向けて徐々に（なだらかに）Ｇｅ濃度が小さくなるようなグラデーション層として形成されてもよい。これにより、結晶格子定数の差異から来るストレスを緩和することができる。
【００３６】
また、結晶接続孔１０６は、例えば１μｍ以上の膜厚のメモリセルアレイ部Ａを貫通するように形成され、カラム方向およびロウ方向に数ｍｍ毎に複数形成されることが望ましい。これにより、結晶接続孔１０６とＳｉ基板１００との接触面積が増加し、単結晶半導体層１０９をより単結晶化することができる。また、結晶接続孔１０６は、円柱形状、四角柱状であることに限らず、スリット状としてロウ方向またはカラム方向に沿って延在するように形成されてもよい。さらに、図面において、結晶接続孔１０６は、メモリセルアレイ部Ａのロウ方向における端部に形成されているが、メモリセルアレイ部Ａの中央部において各電極等に接続しないように形成されてもよい。
【００３７】
［製造方法］
以下に、図４乃至図７を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３８】
図４乃至図７は、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図を示している。なお、本実施形態において、３次元積層メモリにおけるメモリセルアレイ部Ａの製造方法には、周知である種々の方法が適用され得る。このため、ここでは、主にメモリセルアレイ部Ａ上に配置される回路部Ｂの製造方法について説明する。
【００３９】
まず、図４に示すように、Ｓｉ基板１００上に、周知の方法により、メモリセルアレイ部Ａが形成される。より具体的には、Ｓｉ基板１００上に、バックゲートＢＧ、コントロールゲートＣＧ、選択ゲートＳＧ、メモリ膜３００、およびＵ字状シリコンピラーＳＰが形成される。これにより、バックゲートトランジスタＢＧ、メモリセルトランジスタＭＴｒ、およびソース側選択トランジスタＳＳＴｒ，ドレイン側選択トランジスタＳＤＴｒが形成される。
【００４０】
次に、ソース側のＵ字状シリコンピラーＳＰ上に接続されるソース線ＳＬ（配線層Ｍ０）、ドレイン側のＵ字状シリコンピラーに接続されるコンタクトプラグ１０２、選択ゲートＳＧに接続されるコンタクトプラグ１０３、およびコントロールゲートＣＧに接続されるコンタクトプラグ１０４が形成される。その後、コンタクトプラグ１０２に接続されるビット線ＢＬ、およびコンタクトプラグ１０３，１０４に接続される配線層Ｍ１が形成される。このようにして、メモリセルアレイ部Ａが形成される。
【００４１】
次に、メモリセルアレイ部Ａ上の全面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、ＴＥＯＳ膜で構成される分離絶縁層１０５が５００ｎｍの膜厚で形成される。
【００４２】
次に、図５に示すように、分離絶縁層１０５およびメモリセルアレイ部Ａの層間絶縁膜を貫通してＳｉ基板１００に達するように、結晶接続孔１０６が開口される。これにより、結晶接続孔１０６の底面において、Ｓｉ基板１００の表面が露出される。
【００４３】
ここで、結晶接続孔１０６のロウ方向およびカラム方向における断面形状は、ほぼ正方形であり、例えばその一辺の長さは２５ｎｍである。また、結晶接続孔１０６の断面形状は、正方形に限らず、例えば円形であってもよい。実際、径が５ｎｍの円形を有する結晶接続孔１０６を形成した場合であっても、後述する単結晶化が実現できる。
【００４４】
また、径（正方形の場合には対角線の長さ）を大きくする場合、結晶接続孔１０６の深さの半分以下、例えば、結晶接続孔１０６の深さが１μｍのときは、径は５００ｎｍ以下であることが望ましい。これは、結晶接続孔１０６の深さに対して径が大きくなりすぎると、後に結晶接続孔１０６内に形成されるＳｉＧｅの量に対して、ＳｉＧｅと融点の高い単結晶のＳｉ基板１００との接する面積の割合が大きくなるためである。すなわち、後述する単結晶化を行う際に、結晶化のスタートポイントが多数形成されてしまい、結晶接続孔１０６内のＳｉＧｅを単一の結晶で構成することが難しくなるためである。
【００４５】
次に、結晶接続孔１０６内および分離絶縁層１０５上に、例えば、ＣＶＤ法により、多結晶または非晶質のＳｉＧｅ層１０７’が形成される。すなわち、ＳｉＧｅ層１０７’は、結晶接続孔１０６内に埋め込まれ、結晶接続孔１０６の底面において露出するＳｉ基板１００に接するように形成される。このＳｉＧｅ層１０７’の組成比は、Ｓｉ１−ＸＧｅＸ（Ｘ≧０．５、望ましくはＸ≧０．７５）である。これにより、後の工程において、１０５０℃程度の熱処理によってＳｉＧｅ層１０７’を容易に融解させることが可能であり、固相成長等に比べて確実に単結晶化を実現することができる。また、その際、１０５０℃の短時間の熱処理により単結晶の核を形成することができるため、すでに形成されているメモリセルアレイＡの構造を破壊することはない。なお、ＳｉＧｅ層１０７’の代わりに、多結晶または非晶質のＧｅの単体層であってもよい。
【００４６】
次に、分離絶縁層１０５上に形成されたＳｉＧｅ層１０７’上に、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、図示せぬＴＥＯＳ膜が形成される。このＴＥＯＳ膜は、後の熱工程において融解したＳｉＧｅ層１０７’が流動して分離することで、結晶性が劣化することを防止する役割を有する。
【００４７】
次に、図６に示すように、ＳｉＧｅ層１０７’に対して、短時間熱処理（ＲＴＡ：Rapid Thermal Annealing）が行われる。このＲＴＡは、窒素雰囲気中で９５０℃〜１１００℃、例えば１０５０℃で１０秒間行われる。これにより、ＳｉＧｅ層１０７’が一旦融解する。溶融後、温度が低下するとＳｉＧｅ層１０７’は再び結晶化する。このとき、ＳｉＧｅ層１０７’は、Ｓｉ基板１００の表面に近い側から再結晶化していく。これにより、ＳｉＧｅ層１０７’は、底部で接している単結晶のＳｉ基板１００の結晶方位を引き継いだ状態で分離絶縁層１０５上まで単結晶化し、単結晶ＳｉＧｅ層（第１半導体層）１０７となる。このとき、分離絶縁層１０５上のＳｉＧｅ層１０７’も下部側から均等に単結晶化していき、平坦性の高い単結晶ＳｉＧｅ層１０７が形成される。
【００４８】
ところで、Ｇｅの融点は９３８℃、Ｓｉの融点は１４１４℃であるため、ＳｉＧｅ層１０７’の融点はこの間の温度となる。このため、Ｓｉの組成比が高くなるほどそのＳｉＧｅ層１０７’の融点は高くなるが、少なくとも単結晶のＳｉ基板１００の融点未満であれば、上述したような単結晶ＳｉＧｅ層１０７を形成することが可能であると考えられる。
【００４９】
次に、図７に示すように、希フッ酸処理により、ＳｉＧｅ層１０７上の図示せぬＴＥＯＳ膜が除去された後、単結晶ＳｉＧｅ層１０７上に、単結晶ＳｉＧｅ層１０７を結晶核として、エピタキシャル成長法により単結晶Ｓｉ層（第２半導体層）１０８が形成される。これにより、単結晶化した半導体層（単結晶半導体層１０９）を、分離絶縁層１０５上に任意の膜厚で形成することが可能である。ここでは、例えば単結晶半導体層１０９を２μｍ形成する。なお、単結晶Ｓｉ層１０８の代わりに、エピタキシャル成長法によりＳｉＧｅ層、またはＳｉＣ層が形成されてもよい。
【００５０】
その後、単結晶半導体層１０９内に、素子分離のための例えばシリコン酸化膜からなるＳＴＩ１１０が形成される。
【００５１】
次に、図１に示すように、公知のトランジスタ形成プロセスに準じた製造プロセスによって、セルアレイＡ上に回路部Ｂ（制御回路）が形成される。
【００５２】
より具体的には、まず、制御回路トランジスタＴｒを構成するゲート絶縁膜およびゲート電極が形成され、図示せぬソース／ドレイン拡散層が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜、単結晶半導体層１０８、および分離絶縁層１０５内に、メモリセルアレイ部Ａの上側に配置される配線層Ｍ１（ビット線ＢＬ）に達するコンタクトホールが形成される。このコンタクトホール内の側面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法およびＲＩＥ（Reactive Ion Etching）により側壁絶縁膜１１１が形成される。その後、コンタクトホール内に、例えばタングステン等で構成されるコンタクトプラグ１１２が埋め込まれる。すなわち、コンタクトプラグ１１２は、配線層Ｍ１の直上に形成される。
【００５３】
また、同時に、制御回路トランジスタＴｒの図示せぬソース／ドレイン拡散層に接続されるコンタクトプラグ１１３も形成される。その後、コンタクトプラグ１１３に接続される配線層Ｍ２が形成され、配線層Ｍ１と制御回路トランジスタＴｒとが接続される。この配線層Ｍ２は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）で構成される。さらに、配線層Ｍ２に接続されるコンタクトプラグ１１４、配線層Ｍ３、および図示せぬボンディングパッド等が形成され、メモリセルアレイ部Ａ上に配置される回路部Ｂが形成される。
【００５４】
［効果］
上記第１の実施形態によれば、メモリセルアレイ部Ａの上部に、メモリセルアレイ部Ａへの供給電圧等を制御する回路部Ｂ（制御回路）が設けられている。これにより、任意の位置で制御回路の隙間からビット線ＢＬにコンタクトをとることが可能となる。すなわち、ビット線ＢＬの直上にコンタクトプラグ１０２を形成することで、ビット線ＢＬと回路部Ｂとを１つのプラグで接続することができる。したがって、回路部をメモリセルアレイの下部に形成する従来の構造のように、メモリセルアレイ端で配線等を折り返して下部の回路部に接続する必要がなく、チップ面積を縮小することができる。
【００５５】
また、同様に、選択ゲートＳＧおよびコントロールゲートＣＧ等に関しても、その直上にコンタクトプラグ１０３，１０４を形成することで制御回路に接続することが可能となり、チップ面積の縮小を図ることができる。
【００５６】
また、メモリセルアレイ部Ａ（ビット線ＢＬ、コントロールゲートＣＧ、選択ゲートＳＧ等）と回路部Ｂとの接続配線が実質的に短くなるため、動作速度の向上を図ることができる。
【００５７】
ＢｉＣＳメモリにおいて、メモリ素子の形成に９００℃以上の熱工程が必要な場合がある。このため、制御回路を予めメモリセルアレイの下部に設けておく方法では、メモリ素子の形成の際の熱工程において制御回路内のトランジスタ素子の不純物拡散層の拡散や、メタルコンタクトの耐熱性等の問題も生じる。
【００５８】
これに対し、本実施形態では、回路部Ｂがメモリセルアレイ部Ａの上部に配置されるため、製造プロセスにおいて、メモリセルアレイ部Ａが形成された後、回路部Ｂが形成される。これにより、メモリ素子を形成する際の熱工程による回路部Ｂの特性劣化を考慮する必要がない。すなわち、回路部Ｂにおけるトランジスタ素子の不純物拡散層の拡散や、配線の耐熱性等を考慮する必要がないため、回路の自由度が増す。例えば、耐熱性は低いが、低抵抗であるＡｌ配線やＣｕ配線を用いることができ、動作速度の向上を図ることができる。これに伴い、Ａｌ配線やＣｕ配線を用いて高速性を要するロジック回路等をメモリセルアレイ上の全面に配置することが可能となる。
【００５９】
また、Ｓｉ層を結晶接続孔から直接エピタキシャル成長させる方法では、結晶面による成長速度の差異から、分離絶縁層上のＳｉ層はピラミッド型等の凹凸の大きな形状になりやすい。このため、その後の平坦化工程のコストが掛かることから現実的ではない。
【００６０】
これに対し、本実施形態では、メモリセルアレイ部Ａ上の回路部Ｂは、単結晶半導体層１０９上に形成されている。この単結晶半導体層１０９は、結晶接続孔１０６を設けて単結晶のＳｉ基板１００の結晶方位を引き継がせて単結晶ＳｉＧｅ層１０７をメモリセルアレイ部Ａ上に形成し、その後、単結晶ＳｉＧｅ層１０７を核としてエピタキシャル成長法により単結晶Ｓｉ層１０８を形成することによって、形成される。このようにして単結晶半導体層１０９を設けることにより、メモリセルアレイ部Ａ上に高電圧にも耐え得る、かつ低コストの回路部Ｂを形成することができる。
【００６１】
なお、素子分離耐圧を向上させるために、単結晶ＳｉＧｅ層１０７にドーパント不純物としてボロンを添加しておくことも有効である。より具体的には、製造プロセスにおいて、ＳｉＧｅ層１０７’の成膜時にＢ２Ｈ６ガスを添加する、または単結晶Ｓｉ層１０８のエピタキシャル成長の前にイオン注入や気相ドーピング法により単結晶ＳｉＧｅ層１０７に不純物を導入してもよい。
【００６２】
また、結晶接続孔に埋め込まれるＳｉＧｅ層１０７’の成膜時に例えばＢ２Ｈ６ガスを添加することで、ｐ型の導電性を付与することができる。その結果、メモリセルアレイ部Ａ上の単結晶半導体層１０９の電位をＳｉ基板１００と同電位に固定することが可能であり、制御回路の安定動作に寄与することも可能である。
【００６３】
また、本実施形態において、メモリセルアレイ部Ａを一括加工型の３次元積層メモリ（ｐ−ＢｉＣＳ）である例を示したが、これに限らない。例えば、本実施形態は、ＢｉＣＳ以外の３次元メモリや２次元的に構成されるメモリにも適用され得る。また、ＮＡＮＤフラッシュメモリに限らず、種々のメモリにも適用され得る。
【００６４】
３次元メモリ（ＢｉＣＳを含む）においては、積層されたコントロールゲートは、メモリセルアレイ端部において階段状に加工されており、その階段状の上面に形成されるコンタクトプラグを介して制御回路と接続される手法が知られている。しかし、この構成でコントロールゲートとドライバ回路（制御回路）とを接続するためには、コントロールゲートはコンタクトプラグを介して一旦メモリセルアレイ上に設けられた配線層に接続され、この配線層はメモリセルアレイ端部において別の深いコンタクトプラグを介してメモリセルアレイ下部の制御回路に接続される必要がある。
【００６５】
このように、単位３次元メモリにおいては、単位面積当たりに駆動すべき電極数が多くい。このため、メモリセルアレイ外または下に周辺回路を設けた場合には、これら電極への配線のレイアウトに必要となるチップ面積が大きくなる傾向にある。
【００６６】
これに対し、本実施形態によれば、配線を一旦セルアレイ外に引き出すことなく、直接に電極へのコンタクトが可能となり、チップ面積の縮小を図ることができる。このような構造は、ＢｉＣＳに限らず積層方向に３次元的にメモリセルが配列したメモリデバイスにおいて特に効果が大きい。
【００６７】
＜第２の実施形態＞
図８および図９を用いて、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、メモリセルアレイの直上の回路部において、単結晶半導体層を貫通するようにＳＴＩが形成される例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００６８】
［構造］
以下に図８を用いて、第２の実施形態に係る半導体記憶装置の構造について説明する。
【００６９】
図８は、第２の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った断面図を示している。
【００７０】
図８に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、単結晶半導体層１０９内に形成されたＳＴＩ１１０が単結晶半導体層１０９を貫通している点である。
【００７１】
より具体的には、メモリセルアレイ部Ａ上の単結晶半導体層１０９の膜厚は、３００ｎｍと薄膜化されている。この単結晶半導体層１０９の第１面（表面）からそれに対向する第２面（裏面）まで貫通して、ＳＴＩ１１０が設けられている。すなわち、ＳＴＩ１１０は、分離絶縁層１０５と接している。言い換えると、素子領域以外の半導体層は除去されている。
【００７２】
この貫通するＳＴＩ１１０内に、メモリセルアレイ部Ａとその直上に位置する回路部Ｂとを接続するコンタクトプラグ１１２が形成されている。このため、コンタクトプラグ１１２が単結晶半導体層１０９に接することはなく、単結晶半導体層１０９内でのショートは生じない。すなわち、コンタクトホール内の側面に、側壁絶縁膜は不要である。
【００７３】
［製造方法］
以下に、図９を用いて、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００７４】
図９は、第２の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図を示している。
【００７５】
まず、第１の実施形態における図４乃至図６の工程が行われる。すなわち、Ｓｉ基板１００上に、メモリセルアレイ部Ａが形成され、その後、Ｓｉ基板１００の結晶方位を引き継いだ単結晶ＳｉＧｅ層１０７が形成される。
【００７６】
次に、図９に示すように、希フッ酸処理により、ＳｉＧｅ層１０７上の図示せぬＴＥＯＳ膜が除去された後、単結晶ＳｉＧｅ層１０７上に、単結晶ＳｉＧｅ層１０７を結晶核として、エピタキシャル成長法により単結晶Ｓｉ層１０８が形成される。これにより、単結晶化した半導体層（単結晶半導体層１０９）を、分離絶縁層１０５上に任意の膜厚で形成することが可能である。ここでは、例えば単結晶半導体層１０９の膜厚を３００ｎｍにする。すなわち、第１の実施形態と比較して、薄膜化された単結晶半導体層１０９が形成される。
【００７７】
その後、単結晶半導体層１０９内に、素子分離のための例えばシリコン酸化膜からなるＳＴＩ１１０が形成される。より具体的には、まず、単結晶半導体層１０９の表面からそれに対向する裏面まで貫通するように、ＳＴＩ溝が形成される。言い換えると、素子領域となる領域以外の半導体層は全て除去され、ＳＴＩ溝の底面において分離絶縁層１０５の表面が露出する。このとき、分離絶縁層１０５の表面の一部が除去されてもよい。その後、ＳＴＩ溝内に、例えばシリコン酸化膜が埋め込まれ、ＳＴＩ１１０が形成される。
【００７８】
次に、図８に示すように、公知のトランジスタ形成プロセスに準じた製造プロセスによって、セルアレイＡ上に回路部Ｂ（制御回路）が形成される。
【００７９】
より具体的には、まず、制御回路トランジスタＴｒを構成するゲート絶縁膜およびゲート電極が形成され、図示せぬソース／ドレイン拡散層が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜、単結晶半導体層１０８、および分離絶縁層１０５内に、メモリセルアレイ部Ａの上側に配置される配線層Ｍ１（ビット線ＢＬ）に達するコンタクトホールが形成される。このとき、コンタクトホールは、単結晶半導体層１０８内におけるＳＴＩ１１０内を貫通するように形成される。その後、コンタクトホール内に、例えばタングステン等で構成されるコンタクトプラグ１１２が埋め込まれ、第１の実施形態と同様の工程が行われる。
【００８０】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８１】
さらに、第２の実施形態では、回路部Ｂにおいて、単結晶半導体層１０９を貫通するようにＳＴＩ１１０が形成され、このＳＴＩ１１０内に回路部Ｂとメモリセルアレイ部Ａとを接続するコンタクトプラグ１１２が形成されている。これにより、コンタクトプラグ１１２と単結晶半導体層１０９と接することがない。したがって、コンタクトホールの内壁に側壁絶縁膜を形成する工程が不要となり、製造プロセスを容易にすることができる。
【００８２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８３】
１００…半導体（Ｓｉ）基板、１０６…結晶接続孔、１０７…第１半導体層（単結晶ＳｉＧｅ層）、１０８…第２半導体層（単結晶Ｓｉ層）、１０９…単結晶半導体層、１１０…ＳＴＩ、１０２，１０３，１０４，１１２，１１３，１１４…コンタクトプラグ、２００…メモリセルストリング、Ａ…メモリセルアレイ部、Ｂ…回路部、ＳＰ…シリコンピラー、ＣＧ…コントロールゲート、ＭＴｒ…メモリセルトランジスタ、Ｍ０，Ｍ１，Ｍ２，Ｍ３…配線層。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
リソグラフィーに頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にＯＴＰ（onetime-programmable）素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことでＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されている。しかしながら、これらの構造では、積層数が増すとともにリソグラフィー回数が増大するという問題が挙げられている。そこで、これらに代わる技術として、積層型垂直メモリ（ＢｉＣＳ：Bit Cost Scalable）が提案されている。
【０００３】
ＢｉＣＳでは、半導体基板上に積層された複数の電極内に一括で孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成する。その後、孔の内部をポリシリコン膜（シリコンピラー）で埋め込むことにより、積層方向に直列接続された複数のメモリ素子からなるメモリストリングを一度に形成することができる。これにより、積層数を増してもリソグラフィー工程数がほとんど増加しないメモリが実現できる。
【０００４】
上述したように、ＢｉＣＳにおいては、メモリ素子の絶縁膜（メモリ膜）は、孔の内壁に、チャネルとなるポリシリコン膜の形成前に形成される。その後、ポリシリコン膜と下層に位置するソース線（例えば、ポリシリコン）等との接続を良好にしてメモリストリングに電流を流すために、孔の底部に形成された絶縁膜のみを除去する必要がある。このため、底部の絶縁膜を除去するための希フッ酸系の処理に耐えうるメモリ膜構成を用いなくてはならないという技術的制約が生じていた。仮に積層型垂直メモリのさらなる高密度化の方法として多値化技術等を考えた場合、この制約のためにメモリ膜構成の開発の難易度が増すことになり、必ずしも好ましい状況ではなかった。
【０００５】
この状況を改善するために、メモリストリングとしてＵ字型のシリコンピラーを用いるＵ字型積層メモリ（ｐ−ＢｉＣＳ）が提案されている。このＵ字型シリコンピラーは、一対の柱状部とそれらを下端で連結する連結部とで構成され、一対の柱状部の一方が上部においてビット線に接続され、他方がソース線に接続されている。すなわち、メモリホールの底部におけるポリシリコン−ポリシリコンコンタクトがなく、底部の絶縁膜の除去が不要となり、メモリ膜構成の自由度を増すことができる。
【０００６】
一方、上述したような３次元に積層されたメモリセルアレイとそれらを制御する制御回路とのチップ占有率を低減するため、制御回路をメモリセルアレイの直下の半導体基板に設ける技術が提案されている。しかし、メモリセルアレイの下部に制御回路を配置すると、制御回路、例えばセンスアンプとビット線配線とは、メモリセルアレイ端部に設けられるコンタクトプラグによって接続せざるをえない。すなわち、ビット線配線は、メモリセルアレイ端部に設けたコンタクトプラグを介してメモリセルアレイの下側に設けられたビット線延長線に接続され、ビット線延長線が半導体基板に設けられたトランジスタ等（センスアンプ）に接続される。
【０００７】
このような構造では、メモリセルアレイの下部にもビット線相当の微細配線層（ビット線延長線）が必要となる点、深いコンタクトを形成するためにメモリセルアレイ周辺にある程度の領域が必要である点、およびビット線が実質的に長くなりビット線容量が増して動作速度に影響が出る点、等の問題が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−３４１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
動作速度の向上と面積の縮小を図る半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部と、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板に接続された単結晶半導体層と、前記単結晶半導体層上に形成された回路部と、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体記憶装置を示すカラム方向およびロウ方向に沿った断面図。
【図２】図１に示すメモリセルストリングの斜視図。
【図３】図２に示すメモリセルストリングを拡大した断面図。
【図４】第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図５】図４に続く、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図６】図５に続く、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図７】図６に続く、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図。
【図８】第２の実施形態に係る半導体記憶装置を示すカラム方向およびロウ方向に沿った断面図。
【図９】第２の実施形態に係る半導体記憶装置を示すカラム方向およびロウ方向に沿った製造工程の断面図。
【発明を実施するための形態】
【００１２】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１３】
＜第１の実施形態＞
図１乃至図７を用いて、第１の実施形態に係る半導体記憶装置について説明する。第１の実施形態は、メモリセルアレイの直上に制御回路が設けられる単結晶半導体層が形成される例である。
【００１４】
［構造］
以下に図１乃至図３を用いて、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００１５】
図１は、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った断面図を示している。図２は、図１に示すメモリセルストリングの斜視図であり、図３は、その拡大断面図を示している。
【００１６】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ部Ａ、および回路部Ｂで構成されている。なお、ここで、メモリセルアレイ部Ａはメモリセルアレイが形成された層を示し、回路部Ｂは回路（制御回路等）が形成された層を示している。
【００１７】
図２に示すように、メモリセルアレイ部Ａにおいて、半導体基板（Ｓｉ基板）１００上に、Ｕ字状シリコンピラーＳＰで構成される複数のメモリセルストリング２００が形成されている。これら複数のメモリセルストリング２００は、ロウ方向およびカラム方向にマトリクス状に配置されている。
【００１８】
各メモリセルストリング２００は、複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００１９】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧ（ワード線）との各交差位置に形成され、電流経路が積層方向（半導体基板１００に対して垂直方向）に直列に接続されている。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜３００を有している。このメモリ膜３００は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜３０３、電荷蓄積層３０２、およびブロック絶縁膜３０１で構成されている。
【００２０】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。図３に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様の構造を有している。
【００２１】
また、コントロールゲートＣＧおよび選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）を低抵抗にするため、それぞれのカラム方向における端面に、シリサイド層１０１が形成されていてもよい。
【００２２】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成された連結部を有している。連結部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁材３０４が充填されている。
【００２３】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング２００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成されている。また、複数のコントロールゲートＣＧは、ロウ方向における端部において、階段形状を有している。言い換えると、各コントロールゲートＣＧの端部は、上面からみて突出している。すなわち、この各コントロールゲートＣＧの突出した上面にコンタクトプラグ１０４を介して、配線層Ｍ１が接続されている。
【００２４】
バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２５】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコンピラーＳＰの各柱状部に交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。また、選択ゲートＳＧは、ロウ方向における端部において、上面がコンタクトプラグ１０３を介して、配線層Ｍ１に接続されている。
【００２６】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング２００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２７】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２８】
本実施形態では、回路部Ｂは、メモリセルアレイ部Ａ上に形成されている。この回路部Ｂは、単結晶半導体層１０９上に設けられた制御回路トランジスタＴｒ等で構成されている。
【００２９】
単結晶半導体層１０９は、メモリセルアレイ部Ａ上に形成された分離絶縁層１０５上に形成されている。分離絶縁層１０５は、例えば、ＴＥＯＳ膜であり、その膜厚は５００ｎｍ程度である。また、単結晶半導体層１０９内には素子分離のための例えばシリコン酸化膜からなるＳＴＩ（Shallow Trench Isolation）１１０が形成されている。単結晶半導体層１０９の詳細については、後述する。
【００３０】
制御回路トランジスタＴｒは、単結晶半導体層１０９上のＳＴＩ１１０領域外に形成され、メモリセルアレイ部Ａの各電極に電圧を供給する駆動回路や、これらを制御する制御回路等を構成している。この制御回路トランジスタＴｒは、例えば、ソースまたはドレインの一方に配線層Ｍ２およびコンタクトプラグ１１２を介してビット線ＢＬ（配線層Ｍ１）が接続され、他方にコンタクトプラグ１１３、配線層Ｍ２およびコンタクトプラグ１１４を介して配線層Ｍ３が接続されている。また、別の制御回路トランジスタＴｒは、例えば、ソースまたはドレインの一方に配線層Ｍ２およびコンタクトプラグ１１２を介してコントロールゲートＣＧに接続された配線層Ｍ１が接続され、他方にコンタクトプラグ１１３、配線層Ｍ２およびコンタクトプラグ１１４を介して配線層Ｍ３が接続されている。
【００３１】
ここで、コンタクトプラグ１１２は、単結晶半導体層１０９および分離絶縁層１０５を貫通して配線層Ｍ１に達するコンタクトホール内に形成されている。すなわち、コンタクトプラグ１１２は、配線層Ｍ１の直上に形成され、メモリセルアレイ部Ａとその直上に位置する回路部Ｂとを接続している。また、単結晶半導体層１０９内でのショートを防ぐため、コンタクトホール内の側面には、例えば、シリコン窒化膜等からなる側壁絶縁膜１１１が形成されている。
【００３２】
本実施形態における単結晶半導体層１０９は、第１半導体層１０７および第２半導体層１０８で構成され、その膜厚は２μｍ程度である。
【００３３】
第１半導体層１０７は、分離絶縁層１０５上に形成され、例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。この単結晶ＳｉＧｅ層１０７の組成比は、Ｓｉ１−ＸＧｅＸ（Ｘ≧０．５、望ましくはＸ≧０．７５）である。すなわち、単結晶ＳｉＧｅ層１０７におけるゲルマニウム濃度は、５０ａｔｍ％以上である。また、単結晶ＳｉＧｅ層１０７は、分離絶縁層１０５およびメモリセルアレイ部Ａを貫通し、Ｓｉ基板１００に達する結晶接続孔１０６内にも形成され、Ｓｉ基板１００と接続されている。このように、第１半導体層１０７は、単結晶であるＳｉ基板１００と結晶接続孔１０６を介して接続されることで、Ｓｉ基板１００の結晶方位を引き継いだ状態で単結晶化している。
【００３４】
第２半導体層１０８は、第１半導体層１０７上に形成され、例えば単結晶のシリコン（Ｓｉ）層である。単結晶Ｓｉ層１０８は、単結晶である第１半導体層１０７を結晶核として成長したものであるため、Ｓｉ基板１００の結晶方位および第１半導体層１０７の結晶方位を引き継いだ状態で単結晶化している。ここで、第２半導体層１０８のＧｅ濃度は、第１半導体層１０７のＧｅ濃度よりも小さくなるように設定されている。すなわち、単結晶半導体層１０９において、上部側のＧｅ濃度は、下部側のＧｅ濃度よりも小さい。なお、第２半導体層１０８は、Ｓｉ層に限らず、ＳｉＣ層またはＳｉＧｅ層であってもよいが、耐圧特性の向上のため、Ｓｉ層またはＳｉＣ層であることが望ましい。すなわち、単結晶半導体層１０９において、上部側のＳｉ濃度は下部側のＳｉ濃度よりも大きく、また、上部側のＣ濃度は下部側のＣ濃度よりも大きいことが望ましい。これにより、制御回路素子形成面の結晶性および耐圧性を向上させることができる。
【００３５】
なお、単結晶半導体層１０９として第１半導体層１０７および第２半導体層１０８の２層構造である例を述べたが、これに限らない。すなわち、単結晶半導体層１０９において第１半導体層１０７および第２半導体層１０８の界面が存在せず、単結晶半導体層１０９は下部側から上部側に向けて徐々に（なだらかに）Ｇｅ濃度が小さくなるようなグラデーション層として形成されてもよい。これにより、結晶格子定数の差異から来るストレスを緩和することができる。
【００３６】
また、結晶接続孔１０６は、例えば１μｍ以上の膜厚のメモリセルアレイ部Ａを貫通するように形成され、カラム方向およびロウ方向に数ｍｍ毎に複数形成されることが望ましい。これにより、結晶接続孔１０６とＳｉ基板１００との接触面積が増加し、単結晶半導体層１０９をより単結晶化することができる。また、結晶接続孔１０６は、円柱形状、四角柱状であることに限らず、スリット状としてロウ方向またはカラム方向に沿って延在するように形成されてもよい。さらに、図面において、結晶接続孔１０６は、メモリセルアレイ部Ａのロウ方向における端部に形成されているが、メモリセルアレイ部Ａの中央部において各電極等に接続しないように形成されてもよい。
【００３７】
［製造方法］
以下に、図４乃至図７を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３８】
図４乃至図７は、第１の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図を示している。なお、本実施形態において、３次元積層メモリにおけるメモリセルアレイ部Ａの製造方法には、周知である種々の方法が適用され得る。このため、ここでは、主にメモリセルアレイ部Ａ上に配置される回路部Ｂの製造方法について説明する。
【００３９】
まず、図４に示すように、Ｓｉ基板１００上に、周知の方法により、メモリセルアレイ部Ａが形成される。より具体的には、Ｓｉ基板１００上に、バックゲートＢＧ、コントロールゲートＣＧ、選択ゲートＳＧ、メモリ膜３００、およびＵ字状シリコンピラーＳＰが形成される。これにより、バックゲートトランジスタＢＧ、メモリセルトランジスタＭＴｒ、およびソース側選択トランジスタＳＳＴｒ，ドレイン側選択トランジスタＳＤＴｒが形成される。
【００４０】
次に、ソース側のＵ字状シリコンピラーＳＰ上に接続されるソース線ＳＬ（配線層Ｍ０）、ドレイン側のＵ字状シリコンピラーに接続されるコンタクトプラグ１０２、選択ゲートＳＧに接続されるコンタクトプラグ１０３、およびコントロールゲートＣＧに接続されるコンタクトプラグ１０４が形成される。その後、コンタクトプラグ１０２に接続されるビット線ＢＬ、およびコンタクトプラグ１０３，１０４に接続される配線層Ｍ１が形成される。このようにして、メモリセルアレイ部Ａが形成される。
【００４１】
次に、メモリセルアレイ部Ａ上の全面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、ＴＥＯＳ膜で構成される分離絶縁層１０５が５００ｎｍの膜厚で形成される。
【００４２】
次に、図５に示すように、分離絶縁層１０５およびメモリセルアレイ部Ａの層間絶縁膜を貫通してＳｉ基板１００に達するように、結晶接続孔１０６が開口される。これにより、結晶接続孔１０６の底面において、Ｓｉ基板１００の表面が露出される。
【００４３】
ここで、結晶接続孔１０６のロウ方向およびカラム方向における断面形状は、ほぼ正方形であり、例えばその一辺の長さは２５ｎｍである。また、結晶接続孔１０６の断面形状は、正方形に限らず、例えば円形であってもよい。実際、径が５ｎｍの円形を有する結晶接続孔１０６を形成した場合であっても、後述する単結晶化が実現できる。
【００４４】
また、径（正方形の場合には対角線の長さ）を大きくする場合、結晶接続孔１０６の深さの半分以下、例えば、結晶接続孔１０６の深さが１μｍのときは、径は５００ｎｍ以下であることが望ましい。これは、結晶接続孔１０６の深さに対して径が大きくなりすぎると、後に結晶接続孔１０６内に形成されるＳｉＧｅの量に対して、ＳｉＧｅと融点の高い単結晶のＳｉ基板１００との接する面積の割合が大きくなるためである。すなわち、後述する単結晶化を行う際に、結晶化のスタートポイントが多数形成されてしまい、結晶接続孔１０６内のＳｉＧｅを単一の結晶で構成することが難しくなるためである。
【００４５】
次に、結晶接続孔１０６内および分離絶縁層１０５上に、例えば、ＣＶＤ法により、多結晶または非晶質のＳｉＧｅ層１０７’が形成される。すなわち、ＳｉＧｅ層１０７’は、結晶接続孔１０６内に埋め込まれ、結晶接続孔１０６の底面において露出するＳｉ基板１００に接するように形成される。このＳｉＧｅ層１０７’の組成比は、Ｓｉ１−ＸＧｅＸ（Ｘ≧０．５、望ましくはＸ≧０．７５）である。これにより、後の工程において、１０５０℃程度の熱処理によってＳｉＧｅ層１０７’を容易に融解させることが可能であり、固相成長等に比べて確実に単結晶化を実現することができる。また、その際、１０５０℃の短時間の熱処理により単結晶の核を形成することができるため、すでに形成されているメモリセルアレイＡの構造を破壊することはない。なお、ＳｉＧｅ層１０７’の代わりに、多結晶または非晶質のＧｅの単体層であってもよい。
【００４６】
次に、分離絶縁層１０５上に形成されたＳｉＧｅ層１０７’上に、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、図示せぬＴＥＯＳ膜が形成される。このＴＥＯＳ膜は、後の熱工程において融解したＳｉＧｅ層１０７’が流動して分離することで、結晶性が劣化することを防止する役割を有する。
【００４７】
次に、図６に示すように、ＳｉＧｅ層１０７’に対して、短時間熱処理（ＲＴＡ：Rapid Thermal Annealing）が行われる。このＲＴＡは、窒素雰囲気中で９５０℃〜１１００℃、例えば１０５０℃で１０秒間行われる。これにより、ＳｉＧｅ層１０７’が一旦融解する。溶融後、温度が低下するとＳｉＧｅ層１０７’は再び結晶化する。このとき、ＳｉＧｅ層１０７’は、Ｓｉ基板１００の表面に近い側から再結晶化していく。これにより、ＳｉＧｅ層１０７’は、底部で接している単結晶のＳｉ基板１００の結晶方位を引き継いだ状態で分離絶縁層１０５上まで単結晶化し、単結晶ＳｉＧｅ層（第１半導体層）１０７となる。このとき、分離絶縁層１０５上のＳｉＧｅ層１０７’も下部側から均等に単結晶化していき、平坦性の高い単結晶ＳｉＧｅ層１０７が形成される。
【００４８】
ところで、Ｇｅの融点は９３８℃、Ｓｉの融点は１４１４℃であるため、ＳｉＧｅ層１０７’の融点はこの間の温度となる。このため、Ｓｉの組成比が高くなるほどそのＳｉＧｅ層１０７’の融点は高くなるが、少なくとも単結晶のＳｉ基板１００の融点未満であれば、上述したような単結晶ＳｉＧｅ層１０７を形成することが可能であると考えられる。
【００４９】
次に、図７に示すように、希フッ酸処理により、ＳｉＧｅ層１０７上の図示せぬＴＥＯＳ膜が除去された後、単結晶ＳｉＧｅ層１０７上に、単結晶ＳｉＧｅ層１０７を結晶核として、エピタキシャル成長法により単結晶Ｓｉ層（第２半導体層）１０８が形成される。これにより、単結晶化した半導体層（単結晶半導体層１０９）を、分離絶縁層１０５上に任意の膜厚で形成することが可能である。ここでは、例えば単結晶半導体層１０９を２μｍ形成する。なお、単結晶Ｓｉ層１０８の代わりに、エピタキシャル成長法によりＳｉＧｅ層、またはＳｉＣ層が形成されてもよい。
【００５０】
その後、単結晶半導体層１０９内に、素子分離のための例えばシリコン酸化膜からなるＳＴＩ１１０が形成される。
【００５１】
次に、図１に示すように、公知のトランジスタ形成プロセスに準じた製造プロセスによって、セルアレイＡ上に回路部Ｂ（制御回路）が形成される。
【００５２】
より具体的には、まず、制御回路トランジスタＴｒを構成するゲート絶縁膜およびゲート電極が形成され、図示せぬソース／ドレイン拡散層が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜、単結晶半導体層１０８、および分離絶縁層１０５内に、メモリセルアレイ部Ａの上側に配置される配線層Ｍ１（ビット線ＢＬ）に達するコンタクトホールが形成される。このコンタクトホール内の側面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法およびＲＩＥ（Reactive Ion Etching）により側壁絶縁膜１１１が形成される。その後、コンタクトホール内に、例えばタングステン等で構成されるコンタクトプラグ１１２が埋め込まれる。すなわち、コンタクトプラグ１１２は、配線層Ｍ１の直上に形成される。
【００５３】
また、同時に、制御回路トランジスタＴｒの図示せぬソース／ドレイン拡散層に接続されるコンタクトプラグ１１３も形成される。その後、コンタクトプラグ１１３に接続される配線層Ｍ２が形成され、配線層Ｍ１と制御回路トランジスタＴｒとが接続される。この配線層Ｍ２は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）で構成される。さらに、配線層Ｍ２に接続されるコンタクトプラグ１１４、配線層Ｍ３、および図示せぬボンディングパッド等が形成され、メモリセルアレイ部Ａ上に配置される回路部Ｂが形成される。
【００５４】
［効果］
上記第１の実施形態によれば、メモリセルアレイ部Ａの上部に、メモリセルアレイ部Ａへの供給電圧等を制御する回路部Ｂ（制御回路）が設けられている。これにより、任意の位置で制御回路の隙間からビット線ＢＬにコンタクトをとることが可能となる。すなわち、ビット線ＢＬの直上にコンタクトプラグ１０２を形成することで、ビット線ＢＬと回路部Ｂとを１つのプラグで接続することができる。したがって、回路部をメモリセルアレイの下部に形成する従来の構造のように、メモリセルアレイ端で配線等を折り返して下部の回路部に接続する必要がなく、チップ面積を縮小することができる。
【００５５】
また、同様に、選択ゲートＳＧおよびコントロールゲートＣＧ等に関しても、その直上にコンタクトプラグ１０３，１０４を形成することで制御回路に接続することが可能となり、チップ面積の縮小を図ることができる。
【００５６】
また、メモリセルアレイ部Ａ（ビット線ＢＬ、コントロールゲートＣＧ、選択ゲートＳＧ等）と回路部Ｂとの接続配線が実質的に短くなるため、動作速度の向上を図ることができる。
【００５７】
ＢｉＣＳメモリにおいて、メモリ素子の形成に９００℃以上の熱工程が必要な場合がある。このため、制御回路を予めメモリセルアレイの下部に設けておく方法では、メモリ素子の形成の際の熱工程において制御回路内のトランジスタ素子の不純物拡散層の拡散や、メタルコンタクトの耐熱性等の問題も生じる。
【００５８】
これに対し、本実施形態では、回路部Ｂがメモリセルアレイ部Ａの上部に配置されるため、製造プロセスにおいて、メモリセルアレイ部Ａが形成された後、回路部Ｂが形成される。これにより、メモリ素子を形成する際の熱工程による回路部Ｂの特性劣化を考慮する必要がない。すなわち、回路部Ｂにおけるトランジスタ素子の不純物拡散層の拡散や、配線の耐熱性等を考慮する必要がないため、回路の自由度が増す。例えば、耐熱性は低いが、低抵抗であるＡｌ配線やＣｕ配線を用いることができ、動作速度の向上を図ることができる。これに伴い、Ａｌ配線やＣｕ配線を用いて高速性を要するロジック回路等をメモリセルアレイ上の全面に配置することが可能となる。
【００５９】
また、Ｓｉ層を結晶接続孔から直接エピタキシャル成長させる方法では、結晶面による成長速度の差異から、分離絶縁層上のＳｉ層はピラミッド型等の凹凸の大きな形状になりやすい。このため、その後の平坦化工程のコストが掛かることから現実的ではない。
【００６０】
これに対し、本実施形態では、メモリセルアレイ部Ａ上の回路部Ｂは、単結晶半導体層１０９上に形成されている。この単結晶半導体層１０９は、結晶接続孔１０６を設けて単結晶のＳｉ基板１００の結晶方位を引き継がせて単結晶ＳｉＧｅ層１０７をメモリセルアレイ部Ａ上に形成し、その後、単結晶ＳｉＧｅ層１０７を核としてエピタキシャル成長法により単結晶Ｓｉ層１０８を形成することによって、形成される。このようにして単結晶半導体層１０９を設けることにより、メモリセルアレイ部Ａ上に高電圧にも耐え得る、かつ低コストの回路部Ｂを形成することができる。
【００６１】
なお、素子分離耐圧を向上させるために、単結晶ＳｉＧｅ層１０７にドーパント不純物としてボロンを添加しておくことも有効である。より具体的には、製造プロセスにおいて、ＳｉＧｅ層１０７’の成膜時にＢ２Ｈ６ガスを添加する、または単結晶Ｓｉ層１０８のエピタキシャル成長の前にイオン注入や気相ドーピング法により単結晶ＳｉＧｅ層１０７に不純物を導入してもよい。
【００６２】
また、結晶接続孔に埋め込まれるＳｉＧｅ層１０７’の成膜時に例えばＢ２Ｈ６ガスを添加することで、ｐ型の導電性を付与することができる。その結果、メモリセルアレイ部Ａ上の単結晶半導体層１０９の電位をＳｉ基板１００と同電位に固定することが可能であり、制御回路の安定動作に寄与することも可能である。
【００６３】
また、本実施形態において、メモリセルアレイ部Ａを一括加工型の３次元積層メモリ（ｐ−ＢｉＣＳ）である例を示したが、これに限らない。例えば、本実施形態は、ＢｉＣＳ以外の３次元メモリや２次元的に構成されるメモリにも適用され得る。また、ＮＡＮＤフラッシュメモリに限らず、種々のメモリにも適用され得る。
【００６４】
３次元メモリ（ＢｉＣＳを含む）においては、積層されたコントロールゲートは、メモリセルアレイ端部において階段状に加工されており、その階段状の上面に形成されるコンタクトプラグを介して制御回路と接続される手法が知られている。しかし、この構成でコントロールゲートとドライバ回路（制御回路）とを接続するためには、コントロールゲートはコンタクトプラグを介して一旦メモリセルアレイ上に設けられた配線層に接続され、この配線層はメモリセルアレイ端部において別の深いコンタクトプラグを介してメモリセルアレイ下部の制御回路に接続される必要がある。
【００６５】
このように、単位３次元メモリにおいては、単位面積当たりに駆動すべき電極数が多くい。このため、メモリセルアレイ外または下に周辺回路を設けた場合には、これら電極への配線のレイアウトに必要となるチップ面積が大きくなる傾向にある。
【００６６】
これに対し、本実施形態によれば、配線を一旦セルアレイ外に引き出すことなく、直接に電極へのコンタクトが可能となり、チップ面積の縮小を図ることができる。このような構造は、ＢｉＣＳに限らず積層方向に３次元的にメモリセルが配列したメモリデバイスにおいて特に効果が大きい。
【００６７】
＜第２の実施形態＞
図８および図９を用いて、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、メモリセルアレイの直上の回路部において、単結晶半導体層を貫通するようにＳＴＩが形成される例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００６８】
［構造］
以下に図８を用いて、第２の実施形態に係る半導体記憶装置の構造について説明する。
【００６９】
図８は、第２の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った断面図を示している。
【００７０】
図８に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、単結晶半導体層１０９内に形成されたＳＴＩ１１０が単結晶半導体層１０９を貫通している点である。
【００７１】
より具体的には、メモリセルアレイ部Ａ上の単結晶半導体層１０９の膜厚は、３００ｎｍと薄膜化されている。この単結晶半導体層１０９の第１面（表面）からそれに対向する第２面（裏面）まで貫通して、ＳＴＩ１１０が設けられている。すなわち、ＳＴＩ１１０は、分離絶縁層１０５と接している。言い換えると、素子領域以外の半導体層は除去されている。
【００７２】
この貫通するＳＴＩ１１０内に、メモリセルアレイ部Ａとその直上に位置する回路部Ｂとを接続するコンタクトプラグ１１２が形成されている。このため、コンタクトプラグ１１２が単結晶半導体層１０９に接することはなく、単結晶半導体層１０９内でのショートは生じない。すなわち、コンタクトホール内の側面に、側壁絶縁膜は不要である。
【００７３】
［製造方法］
以下に、図９を用いて、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００７４】
図９は、第２の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図を示している。
【００７５】
まず、第１の実施形態における図４乃至図６の工程が行われる。すなわち、Ｓｉ基板１００上に、メモリセルアレイ部Ａが形成され、その後、Ｓｉ基板１００の結晶方位を引き継いだ単結晶ＳｉＧｅ層１０７が形成される。
【００７６】
次に、図９に示すように、希フッ酸処理により、ＳｉＧｅ層１０７上の図示せぬＴＥＯＳ膜が除去された後、単結晶ＳｉＧｅ層１０７上に、単結晶ＳｉＧｅ層１０７を結晶核として、エピタキシャル成長法により単結晶Ｓｉ層１０８が形成される。これにより、単結晶化した半導体層（単結晶半導体層１０９）を、分離絶縁層１０５上に任意の膜厚で形成することが可能である。ここでは、例えば単結晶半導体層１０９の膜厚を３００ｎｍにする。すなわち、第１の実施形態と比較して、薄膜化された単結晶半導体層１０９が形成される。
【００７７】
その後、単結晶半導体層１０９内に、素子分離のための例えばシリコン酸化膜からなるＳＴＩ１１０が形成される。より具体的には、まず、単結晶半導体層１０９の表面からそれに対向する裏面まで貫通するように、ＳＴＩ溝が形成される。言い換えると、素子領域となる領域以外の半導体層は全て除去され、ＳＴＩ溝の底面において分離絶縁層１０５の表面が露出する。このとき、分離絶縁層１０５の表面の一部が除去されてもよい。その後、ＳＴＩ溝内に、例えばシリコン酸化膜が埋め込まれ、ＳＴＩ１１０が形成される。
【００７８】
次に、図８に示すように、公知のトランジスタ形成プロセスに準じた製造プロセスによって、セルアレイＡ上に回路部Ｂ（制御回路）が形成される。
【００７９】
より具体的には、まず、制御回路トランジスタＴｒを構成するゲート絶縁膜およびゲート電極が形成され、図示せぬソース／ドレイン拡散層が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜、単結晶半導体層１０８、および分離絶縁層１０５内に、メモリセルアレイ部Ａの上側に配置される配線層Ｍ１（ビット線ＢＬ）に達するコンタクトホールが形成される。このとき、コンタクトホールは、単結晶半導体層１０８内におけるＳＴＩ１１０内を貫通するように形成される。その後、コンタクトホール内に、例えばタングステン等で構成されるコンタクトプラグ１１２が埋め込まれ、第１の実施形態と同様の工程が行われる。
【００８０】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８１】
さらに、第２の実施形態では、回路部Ｂにおいて、単結晶半導体層１０９を貫通するようにＳＴＩ１１０が形成され、このＳＴＩ１１０内に回路部Ｂとメモリセルアレイ部Ａとを接続するコンタクトプラグ１１２が形成されている。これにより、コンタクトプラグ１１２と単結晶半導体層１０９と接することがない。したがって、コンタクトホールの内壁に側壁絶縁膜を形成する工程が不要となり、製造プロセスを容易にすることができる。
【００８２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８３】
１００…半導体（Ｓｉ）基板、１０６…結晶接続孔、１０７…第１半導体層（単結晶ＳｉＧｅ層）、１０８…第２半導体層（単結晶Ｓｉ層）、１０９…単結晶半導体層、１１０…ＳＴＩ、１０２，１０３，１０４，１１２，１１３，１１４…コンタクトプラグ、２００…メモリセルストリング、Ａ…メモリセルアレイ部、Ｂ…回路部、ＳＰ…シリコンピラー、ＣＧ…コントロールゲート、ＭＴｒ…メモリセルトランジスタ、Ｍ０，Ｍ１，Ｍ２，Ｍ３…配線層。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部と、
前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板に接続された単結晶半導体層と、
前記単結晶半導体層上に形成された回路部と、
を具備し、
前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高いことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイ部は、前記半導体基板に対して垂直方向に３次元的に積層された前記複数のメモリセルを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイ部は、マトリクス状に配置された複数のメモリセルストリングを有し、
各前記メモリセルストリングは、
前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有するシリコンピラーと、
前記柱状部と直交してロウ方向に延び、前記半導体基板に対して垂直方向に積層された複数のコントロールゲートと、
前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記半導体基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記単結晶半導体層は、前記メモリセルアレイ部上に前記絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板と接続された単結晶ＳｉＧｅ層と、前記単結晶ＳｉＧｅ層上に形成された単結晶Ｓｉ層と、で構成されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイ部の配線層と前記回路部の配線層とは、前記メモリセルアレイ部の配線層の直上に形成されたコンタクトプラグを介して接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記単結晶半導体層内に形成され、前記単結晶半導体層の第１面から前記第１面に対向する第２面まで貫通するＳＴＩをさらに具備し、
前記コンタクトプラグは、前記ＳＴＩ内に形成される
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部と、
前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板に接続された単結晶半導体層と、
前記単結晶半導体層上に形成された回路部と、
を具備し、
前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高いことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイ部は、前記半導体基板に対して垂直方向に３次元的に積層された前記複数のメモリセルを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイ部は、マトリクス状に配置された複数のメモリセルストリングを有し、
各前記メモリセルストリングは、
前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有するシリコンピラーと、
前記柱状部と直交してロウ方向に延び、前記半導体基板に対して垂直方向に積層された複数のコントロールゲートと、
前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記半導体基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記単結晶半導体層は、前記メモリセルアレイ部上に前記絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板と接続された単結晶ＳｉＧｅ層と、前記単結晶ＳｉＧｅ層上に形成された単結晶Ｓｉ層と、で構成されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイ部の配線層と前記回路部の配線層とは、前記メモリセルアレイ部の配線層の直上に形成されたコンタクトプラグを介して接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記単結晶半導体層内に形成され、前記単結晶半導体層の第１面から前記第１面に対向する第２面まで貫通するＳＴＩをさらに具備し、
前記コンタクトプラグは、前記ＳＴＩ内に形成される
ことを特徴とする請求項５に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１４６８６１（Ｐ２０１２−１４６８６１Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−４９５４（Ｐ２０１１−４９５４）
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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