【課題】向上された信頼性を有する不揮発性メモリ装置のプログラム方法が提供される。
【解決手段】本発明のプログラム方法は、第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、第１メモリセルトランジスターの閾値電圧が変化するように第１メモリセルトランジスターをプログラムする段階と、で構成される。プログラムする段階は第１メモリセルトランジスターの閾値電圧が十分に変化されたかを第１検証電圧を利用して検証する段階を含む。判別する段階は第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含む。 （もっと読む）

【課題】光信号を直接不揮発的に記憶する光不揮発性メモリを提供すること。
【解決手段】第１導電型を有する第１半導体層１２と、前記第１導電型とは異なる第２導電型を有する第２半導体層１６と、前記第１半導体層と前記第２半導体層とに挟まれ、逆バイアスが印加されることにより受光し、順バイアスが印加されることにより発光する活性層１４と、前記活性層の受光する光の強さによって磁化方向が変化する強磁性体層２０と、を具備する光不揮発性メモリ。 （もっと読む）

【課題】複数のサポート膜間における開口の位置ずれ発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、これらの膜を貫通するホールを形成し、ホールの内表面を覆い、かつ第２のサポート膜及び第１のサポート膜に接続される王冠型電極を形成し、王冠型電極と第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、第２のサポート膜に第１の開口を形成し、第１の開口を通じて第２の犠牲膜の一部又は全部を除去し、第１の開口を利用して第１のサポート膜に第２の開口を形成し、第２の開口を通じて第１の犠牲膜を全て除去する、ことを特徴とする。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】動作速度の向上と面積の縮小を図る。
【解決手段】半導体記憶装置は、半導体基板１００と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部Ａと、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔１０６内に形成されて前記半導体基板に接続された単結晶半導体層１０９と、前記単結晶半導体層上に形成された回路部Ｂと、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。 （もっと読む）

【課題】 信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供する。
【解決手段】 不揮発性素子は、基板１００、基板１００の上に形成され、制御ベースゲート１２０ａ及び制御ベースゲート１２０ａの上に形成される制御金属ゲート１２５ａｎを有する制御ゲート電極１３７、制御ゲート電極１３７と基板１００との間に形成される電荷格納領域１１０ａ、制御ゲート電極１３７の上に形成される制御ゲートマスクパターン１３０、及び制御ゲートマスクパターン１３０及び制御ベースゲート１２０ａの間に形成された制御金属ゲート１２５ａの側壁の上に形成される酸化防止スペーサ１３５ａを備える。このとき、制御金属ゲート１２５ａｎの幅は、制御ゲートマスクパターン１３０の幅より小さくなるように形成されている。これにより、制御金属ゲート１２５ａｎが酸化工程又は酸化物等によって酸化されることを防止することができる。 （もっと読む）

【課題】半導体記憶装置におけるトランジスタの特性向上と、キャパシタのリーク電流特性の両方を改善し、高信頼、高歩留のデバイスを提供する。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。 （もっと読む）

【課題】書き込みを高速化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。チャネル半導体層３０ａは、ベース半導体層１０ａと電極７０ａとの間に設けられ、電極７０ａに対向するチャネル部３１ａを含む。ベーストンネル絶縁膜２０ａは、ベース半導体層１０ａとチャネル半導体層３０ａとの間に設けられる。チャネルトンネル絶縁膜４０ａは、電極７０ａとチャネル部３１ａとの間に設けられる。電荷保持層５０ａは、電極７０ａとチャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。ブロック絶縁膜６０ａは、電極７０ａと電荷保持層５０ａとの間に設けられる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ソース線と、ビット線と、信号線と、ワード線と、ソース線とビット線との間に、並列に接続されたメモリセル１１００と、ソース線及びビット線とスイッチング素子を介して電気的に接続された第１の駆動回路１１１１と、ソース線とスイッチング素子を介して電気的に接続された第２の駆動回路１１１２と、信号線と電気的に接続された第３の駆動回路１１１３と、ワード線と電気的に接続された第４の駆動回路１１１４と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体材料を含む。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ソース−ビット線と、第１の信号線と、第２の信号線と、ワード線と、ソース−ビット線の間に接続されたメモリセルと、を有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース−ビット線と、第１のトランジスタのソース電極とは、電気的に接続され、該ソース−ビット線と隣り合うソース−ビット線と、第１のトランジスタのドレイン電極とは、電気的に接続された半導体装置。 （もっと読む）

【課題】p-i-nダイオードをその特性の劣化なしに薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線Ｌ２（ｉ）と、第一方向に交差する第二方向に延びる第二導電線Ｌ３（ｊ）と、第一導電線と第二導電線との間に直列接続されるメモリ素子１７及び整流素子１３，１４，１５から構成されるセルユニットＣＵ２とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。 （もっと読む）

メモリデバイスならびにメモリデバイスを製造する方法。メモリデバイスは基板表面におけるストレージトランジスタを含む。ストレージトランジスタは、第一および第二のソース／ドレイン領域間のボディ部分を含み、ソース／ドレイン領域は第一の導電型の領域である。ストレージトランジスタは、少なくとも二つの平面でボディ部分を少なくとも部分的に包囲するゲート構造をも含む。ビット線は第一のソース／ドレイン領域に接続され、ワード線はゲート構造に接続される。
（もっと読む）

【課題】高耐圧トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な、ＮＡＮＤ型フラッシュメモリ等に適用される半導体記憶装置を提供する。
【解決手段】周辺回路領域ＰＲにおいて、シリコン基板１１の一部にシリコンよりバンドギャップの広いＳｉＣやＧａＮ等の半導体層１４が形成されている。メモリセル１３は、シリコン基板１１内に形成されている。周辺回路を構成するトランジスタ１５は半導体層１４内に形成されている。半導体層１４のバンドギャップは、シリコンのバンドギャップより広いため、トランジスタ１５がオフ状態において、トンネル電子が発生しない。このため、ＧＩＤＬの発生を抑制することができる。 （もっと読む）

【課題】円偏光発光特性を示す化合物半導体ナノ微粒子を提供する。
【解決手段】籠状タンパク質であるフェリチンのコア内で調整したＣｄＳが高い円偏光発光（ＣＰＬ）を示す。また、この円偏光発光（ＣＰＬ）の波長は、レーザ照射により調整することができ、これによりバイオナノテクノロジー分野における化合物半導体のナノ微粒子の利用として、ＷＯＲＭ(Write-Once Read-Many times)メモリの創成など利用可能となる。なお、籠状タンパク質は、空洞が形成されたタンパク質であり、アポフェリチンなどのフェリチンタンパク質ファミリーやその組み換え体を用いることができる。 （もっと読む）

【解決手段】 支持基板上に配設されるシリコン−ゲルマニウムナノワイヤ構造が提供される。当該シリコンゲルマニウムナノワイヤ構造は、支持基板上に配設されている少なくとも１つのゲルマニウム含有支持部と、支持基板の上方に設けられており、少なくとも１つのゲルマニウム含有支持部に隣接して配設されている少なくとも１つのゲルマニウム含有ナノワイヤとを備え、少なくとも１つのゲルマニウム含有ナノワイヤは、ゲルマニウム濃度が少なくとも１つのゲルマニウム含有支持部よりも高い。さらに、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を備えるトランジスタが提供される。さらに、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法、および、支持基板上に配設されているシリコン−ゲルマニウムナノワイヤ構造を形成する方法を備えるトランジスタを形成する方法が提供される。 （もっと読む）

【課題】本発明は、メモリセルを３次元的に積層した構造であって、製造コストを抑えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１０は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びる柱状半導体ＣＬｍｎと、柱状半導体ＣＬｍｎに接し且つ電荷を蓄積するトラップ膜（電荷蓄積層）２１と、トラップ膜２１に接するブロック絶縁膜２２と、ブロック絶縁膜２２と接するワード線ＷＬとを備える。トラップ膜２１は、シリコン窒化膜（ＳｉＮ）である。 （もっと読む）

【課題】所定面積に対して一層大きいキャパシタ容量を得る。
【解決手段】全般的に云うと、この発明は電子サイクロトロン共鳴（ＥＣＲ）の様な乾式プラズマ・エッチング方法を利用して、ＤＲＡＭ記憶セルに勾配つき側壁を作る。この方法によって作られた下側電極の丸くした角により、高級誘電体材料を実質的なひび割れなしにデポジットすることができ、更に、この高級誘電体層を作る時の一様性により、静電容量を厳密に予測し、且つ制御することができる。この発明の一実施例は、主面を持つ支持層（例えばＳｉ基板３０）と、支持層の主面に重なる下側電極と、下側電極の上面に重なる誘電率の高い材料の層（例えばＢＳＴ ４４）とを有する微小電子回路構造を作る方法である。下側電極が障壁層（例えばＴｉＮ ３６）及び非反応性の層（例えばＰｔ ４２）を有する。 （もっと読む）

【課題】
ナノテクノロジー、特にナノスケールでのエレクトロニクス用途に適したナノスケールワイヤ及び関連デバイスをを提供することを目的とする。
【解決手段】
少なくとも10¹²バイト/cm²の密度をもつメモリ素子のアレイを含み、
少なくともひとつのメモリ素子は、自立型バルクドープ半導体を含む物品を含み、該自立型バルクドープ半導体は、500ナノメートル未満の最小幅をもつ少なくとも一つの部分
を含む、
デバイスを使用する。 （もっと読む）

【課題】より長い素子寿命を備えた新たな記憶素子を提供する。
【解決手段】基板１０１と、基板１０１の上に形成された支持層１０２と、支持層１０２の上に形成された記憶層１０３とを備えている。記憶層１０３は、下層の支持層１０２に接触している領域では、支持層１０２に対して圧縮歪みを備えて形成されている。例えば、基板１０１は、ＧａＡｓから構成され、支持層１０２は、基板１０１の上に結晶成長により形成された単結晶Ａｌ_0.7Ｇａ_0.3Ａｓから構成され、記憶層１０３は、Ｉｎ_xＧａ_1-xＡｓから構成されていればよい。加えて、記憶層１０３は、開口領域１３２を備え、開口領域１３２の対向する辺の間に、架設された梁構造体１３１を備えている。また、開口領域１３２に対応して支持層１０２にも開口部１２１が形成され、梁構造体１３１の基板１０１側が下層より離間した状態とされている。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】電荷蓄積層を構成する窒化シリコン膜９２０に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極５００からの正孔注入を高効率で行うために、メモリセルのゲート電極５００を、不純物濃度が異なる複数のポリシリコン膜の積層構造、例えば低不純物濃度のｐ型ポリシリコン膜とその上部に堆積した高不純物濃度のｐ^＋型ポリシリコン膜とからなる２層膜で構成する。 （もっと読む）