抵抗変化メモリ
【課題】p-i-nダイオードをその特性の劣化なしに薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線L2(i)と、第一方向に交差する第二方向に延びる第二導電線L3(j)と、第一導電線と第二導電線との間に直列接続されるメモリ素子17及び整流素子13,14,15から構成されるセルユニットCU2とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線L2(i)と、第一方向に交差する第二方向に延びる第二導電線L3(j)と、第一導電線と第二導電線との間に直列接続されるメモリ素子17及び整流素子13,14,15から構成されるセルユニットCU2とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリに関する。
【背景技術】
【0002】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【0003】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある。
【0004】
このような抵抗変化メモリが実用化されれば、例えば、ファイルメモリとしてのNANDフラッシュメモリとワークメモリとしてのDRAMとを、この抵抗変化メモリで置き換えることも可能である。
【0005】
しかし、抵抗変化メモリを実用化するに当っては解決しなければならない課題も多い。その一つに、クロスポイント型メモリセルアレイに必要とされる整流素子の特性と厚さに関する問題がある。
【0006】
クロスポイント型メモリセルアレイでは、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
【0007】
そして、整流素子には、セット/リセット動作及び読み出し動作を正確に行うために、順バイアス(forward bias)が印加されたときの電流が大きく、かつ、逆バイアス(reverse bias)が印加されたときの電流が小さく、破壊電圧(breakdown voltage)が大きい、という特性が要求される。
【0008】
この特性を満たすために、整流素子は、p-i-nダイオードから構成される(例えば、特許文献1を参照)。
【0009】
ところが、p-i-nダイオードは、上述の特性を満たすために、十分に厚く形成しなければならない。整流素子としてのp-i-nダイオードが厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2008−287827号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明は、抵抗変化メモリの整流素子として使用されるp-i-nダイオードを薄くする技術について提案する。
【課題を解決するための手段】
【0012】
本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを備える。前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる。前記整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。前記p-i-nダイオードは、少なくとも前記p型半導体層の前記真性半導体層側の端部及び前記n型半導体層の前記真性半導体層側の端部に、それぞれ、拡散防止領域を有する。
【発明の効果】
【0013】
本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオード薄くすることができる。
【図面の簡単な説明】
【0014】
【図1】抵抗変化メモリを示す図。
【図2】クロスポイント型メモリセルアレイを示す図。
【図3】セルユニットを示す図。
【図4】メモリ素子と整流素子との接続関係を示す図。
【図5】メモリ素子と整流素子との接続関係を示す図。
【図6】第一及び第二制御回路のレイアウトを示す図。
【図7】第一及び第二制御回路のレイアウトを示す図。
【図8】第一及び第二制御回路のレイアウトを示す図。
【図9】抵抗変化メモリの動作を説明する図。
【図10】p-i-nダイオードのデバイス構造を示す図。
【図11】不純物濃度分布を示す図。
【図12】第一実施例を示す平面図。
【図13】図12のXIII-XIII線に沿う断面図。
【図14】不純物濃度分布を示す図。
【図15】第二実施例を示す平面図。
【図16】図15のXVI-XVI線に沿う断面図。
【図17】不純物濃度分布を示す図。
【図18】製造方法を示す平面図。
【図19】図18のXIX-XIX線に沿う断面図。
【図20】図18のXX-XX線に沿う断面図。
【図21】製造方法を示す平面図。
【図22】図21のXXII-XXII線に沿う断面図。
【図23】図21のXXIII-XXIII線に沿う断面図。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0016】
1. 基本構成
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
【0017】
相変化(相転移)とは以下のものを含む。
【0018】
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化(金属-超伝導体転移など)
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
【0019】
また、本発明は、可変抵抗素子をメモリ素子とするReRAMや、相変化素子をメモリ素子とするPCRAMなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるからである。
【0020】
クロスポイント型メモリセルアレイでは、選択されたメモリ素子のみに電流を流すために、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
【0021】
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
【0022】
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
【0023】
バイポーラ動作は、例えば、磁気ランダムアクセスメモリなどの書き込みに際して双方向電流が必要とされるメモリに採用される。また、本発明の抵抗変化メモリをバイポーラ動作させることも可能である。
【0024】
なお、本発明の抵抗変化メモリは、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させるユニポーラ動作を用いて説明する。
【0025】
クロスポイント型メモリセルアレイを有する抵抗変化メモリ(以下、クロスポイント型抵抗変化メモリ)をユニポーラ動作させる場合、整流素子には、セット/リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
【0026】
ここで、整流素子がp-i-nダイオードから構成される場合を検討する。
【0027】
p-i-nダイオードとは、p型半導体層(陽極層)とn型半導体層(陰極層)との間に真性半導体層(intrinsic semiconductor layer)を有するダイオードのことである。
【0028】
また、真性半導体層とは、伝導電子密度と正孔密度とが等しい半導体、理想的には、不純物を全く含まない半導体として定義されるが、極微量のp型不純物又はn型不純物を含む場合であっても、その濃度が真性キャリア密度に対してはるかに低いとみなされるときは、真性半導体層として取り扱うものとする。
【0029】
p-i-nダイオードにおいて、上述の特性を満たすためには、特に、真性半導体層を厚くする必要がある。例えば、真性半導体層は、100nm以上に設定される。
【0030】
これは、ウェハプロセス時に、p型半導体層内に含まれるp型不純物(ボロンなど)の拡散及びn型半導体層内に含まれるn型不純物(リンなど)の拡散によるダイオード特性の変化を防止するためであり、真性半導体層の厚さは、p型不純物の拡散長及びn型不純物の拡散長に基づいて決定される。
【0031】
しかし、p-i-nダイオードが厚くなると、それを加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
【0032】
次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合を考えると、一般的には、クロスポイント型メモリセルアレイの三次元化を実現するためには、p-i-nダイオード(非オーミック素子)の厚さは、80nm以下にすることが必要である。
【0033】
そこで、本発明では、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くするために、p-i-nダイオードのp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域を配置する。
【0034】
この拡散防止領域は、炭素、窒素、弗素又は酸素の存在によって、p型不純物及びn型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
【0035】
但し、拡散防止領域内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域の抵抗値の上昇によるダイオード特性の劣化が生じないように、1%以下にする。
【0036】
このように、p型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を配置することにより、p型不純物及びn型不純物の拡散が防止されるため、真性半導体層を5〜80nmの範囲内の値に薄くすることができる。
【0037】
結果として、p-i-nダイオードの厚さは、80nm以下にすることができる。
【0038】
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
【0039】
2. 実施形態
(1) 全体図
図1は、抵抗変化メモリの主要部を示している。
【0040】
抵抗変化メモリ(例えば、チップ)1は、クロスポイント型メモリセルアレイ2を有する。クロスポイント型メモリセルアレイ2は、複数のメモリセルアレイのスタック構造から構成される。
【0041】
クロスポイント型メモリセルアレイ2の第一方向の一端には、第一制御回路3が配置され、第一方向に交差する第二方向の一端には、第二制御回路4が配置される。
【0042】
第一及び第二制御回路3,4は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの一つを選択する。
【0043】
第一制御回路3は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ2のロウを選択する。また、第二制御回路4は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ2のカラムを選択する。
【0044】
第一及び第二制御回路3,4は、クロスポイント型メモリセルアレイ2内のメモリ素子に対するデータの書き込み/消去/読み出しを制御する。
【0045】
第一及び第二制御回路3,4は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み/消去/読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み/消去/読み出しを行うこともできる。
【0046】
ここで、抵抗変化メモリ1においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
【0047】
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【0048】
コントローラ5は、制御信号及びデータを抵抗変化メモリ1に供給する。制御信号は、コマンド・インターフェイス回路6に入力され、データは、データ入出力バッファ7に入力される。また、コントローラ5はチップ1の中に配置されていても良いし、チップ1とは別のホスト(コンピュータ)中に配置されていても良い。
【0049】
コマンド・インターフェイス回路6は、制御信号に基づいて、ホスト5からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ7からステートマシーン8に転送する。
【0050】
ステートマシーン8は、コマンドデータに基づいて、抵抗変化メモリ1の動作を管理する。例えば、ステートマシーン8は、ホスト5からのコマンドデータに基づいて、セット/リセット動作及び読み出し動作を管理する。
【0051】
コントローラ5は、ステートマシーン8が管理するステータス情報を受け取り、抵抗変化メモリ1での動作結果を判断することも可能である。
【0052】
セット/リセット動作及び読み出し動作において、コントローラ5は、アドレス信号を抵抗変化メモリ1に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
【0053】
アドレス信号は、アドレスバッファ9を経由して、第一及び第二制御回路3,4に入力される。
【0054】
パルスジェネレータ10は、ステートマシーン8からの命令に基づき、例えば、セット/リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【0055】
(2) メモリセルアレイ
図2は、クロスポイント型メモリセルアレイを示している。
【0056】
クロスポイント型メモリセルアレイ2は、半導体基板(例えば、シリコン基板)11上に配置される。なお、クロスポイント型メモリセルアレイ2と半導体基板11の間には、MOSトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
【0057】
同図では、一例として、クロスポイント型メモリセルアレイ2が、第三方向(半導体基板11の主平面に垂直な方向)にスタックされた4つのメモリセルアレイM1,M2,M3,M4から構成される場合を示しているが、スタックされるメモリセルアレイの数は、2つ以上であればよい。
【0058】
メモリセルアレイM1は、第一及び第二方向にアレイ状に配置された複数のセルユニットCU1から構成される。
【0059】
同様に、メモリセルアレイM2は、アレイ状に配置された複数のセルユニットCU2から構成され、メモリセルアレイM3は、アレイ状に配置された複数のセルユニットCU3から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
【0060】
セルユニットCU1,CU2,CU3,CU4は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。
【0061】
また、半導体基板11上には、半導体基板11側から順に、導電線L1(j−1),L1(j),L1(j+1)、導電線L2(i−1),L2(i),L2(i+1)、導電線L3(j−1),L3(j),L3(j+1)、導電線L4(i−1),L4(i),L4(i+1)、導電線L5(j−1),L5(j),L5(j+1)が配置される。
【0062】
半導体基板11側から奇数番目の導電線、即ち、導電線L1(j−1),L1(j),L1(j+1)、導電線L3(j−1),L3(j),L3(j+1)及び導電線L5(j−1),L5(j),L5(j+1)は、第二方向に延びる。
【0063】
半導体基板11側から偶数番目の導電線、即ち、導電線L2(i−1),L2(i),L2(i+1)及び導電線L4(i−1),L4(i),L4(i+1)は、第一方向に延びる。
【0064】
これら導電線は、ワード線又はビット線として機能する。
【0065】
最も下の第一番目のメモリセルアレイM1は、第一番目の導電線L1(j−1),L1(j),L1(j+1)と第二番目の導電線L2(i−1),L2(i),L2(i+1)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作では、導電線L1(j−1),L1(j),L1(j+1)及び導電線L2(i−1),L2(i),L2(i+1)の一方をワード線とし、他方をビット線として機能させる。
【0066】
メモリセルアレイM2は、第二番目の導電線L2(i−1),L2(i),L2(i+1)と第三番目の導電線L3(j−1),L3(j),L3(j+1)との間に配置される。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作では、導電線L2(i−1),L2(i),L2(i+1)及び導電線L3(j−1),L3(j),L3(j+1)の一方をワード線とし、他方をビット線として機能させる。
【0067】
メモリセルアレイM3は、第三番目の導電線L3(j−1),L3(j),L3(j+1)と第四番目の導電線L4(i−1),L4(i),L4(i+1)との間に配置される。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作では、導電線L3(j−1),L3(j),L3(j+1)及び導電線L4(i−1),L4(i),L4(i+1)の一方をワード線とし、他方をビット線として機能させる。
【0068】
メモリセルアレイM4は、第四番目の導電線L4(i−1),L4(i),L4(i+1)と第五番目の導電線L5(j−1),L5(j),L5(j+1)との間に配置される。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作では、導電線L4(i−1),L4(i),L4(i+1)及び導電線L5(j−1),L5(j),L5(j+1)の一方をワード線とし、他方をビット線として機能させる。
【0069】
(3) セルユニット
図3は、二つのメモリセルアレイ内のセルユニットを示している。
【0070】
ここでは、例えば、図2における二つのメモリセルアレイM1、M2内のセルユニットCU1,CU2を示している。この場合、図2における二つのメモリセルアレイM3,M4内のセルユニットの構成は、図2における二つのメモリセルアレイM1、M2内のセルユニットの構成と同じになる。
【0071】
セルユニットCU1,CU2は、それぞれ、直列に接続されるメモリ素子と整流素子とから構成される。
【0072】
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
【0073】
図4及び図5は、メモリ素子と整流素子の接続関係を示している。
【0074】
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が2通り、整流素子の向きが2通りで、合計4通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、16通り(4通り×4通り)存在する。
【0075】
同図のa〜pは、この16通りの接続関係を表している。
【0076】
セルユニットCU1,CU2において、図面上、下側が半導体基板側である。
【0077】
本発明は、これら16通りの接続関係の全てに対して適用可能であるが、以下の説明では、主としてaの接続関係を例にする。
【0078】
(4) 第一及び第二制御回路のレイアウト
図6及び図7は、第一及び第二制御回路のレイアウトの第一例を示している。
【0079】
図2で示した、メモリセルアレイM1,M2,M3,M4のいずれか1層に相当するメモリセルアレイMsは、図6に示すように、アレイ状に配置される複数のセルユニットCUsから構成される。セルユニットCUsの一端は、導電線Ls(j−1),Ls(j),Ls(j+1)に接続され、その他端は、導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続される。
【0080】
メモリセルアレイMs+1は、図7に示すように、アレイ状に配置される複数のセルユニットCUs+1から構成される。セルユニットCUs+1の一端は、導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続され、その他端は、導電線Ls+2(j−1),Ls+2(j),Ls+2(j+1)に接続される。
【0081】
但し、sは、1,3,5,7,…とする。
【0082】
導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第一方向の一端には、スイッチ素子SW1を介して第一制御回路3が接続される。スイッチ回路SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1)により制御されるNチャネルFET(field effect transistor)から構成される。
【0083】
導電線Ls(j−1),Ls(j),Ls(j+1)の第二方向の一端には、スイッチ素子SW2を介して第二制御回路4が接続される。スイッチ回路SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1)により制御されるNチャネルFETから構成される。
【0084】
導電線Ls+2(j−1),Ls+2(j),Ls+2(j+1)の第二方向の一端には、スイッチ素子SW2を介して第二制御回路4が接続される。スイッチ回路SW2は、例えば、制御信号φs+2(j−1),φs+2(j),φs+2(j+1)により制御されるNチャネルFETから構成される。
【0085】
図8は、第一及び第二制御回路のレイアウトの第二例を示している。
【0086】
第二例のレイアウトが第一例のレイアウトと異なる点は、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第一方向の両端に、それぞれ第一制御回路3が配置され、かつ、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第二方向の両端に、それぞれ第二制御回路4が配置されることにある。
【0087】
但し、sは、1,5,9,13,…とする。
【0088】
導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第一方向の両端には、それぞれスイッチ素子SW1を介して第一制御回路3が接続される。スイッチ回路SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1),φs+3(i−1),φs+3(i),φs+3(i+1)により制御されるNチャネルFETから構成される。
【0089】
導電線Ls(j−1),Ls(j),Ls(j+1)の第二方向の両端には、それぞれスイッチ素子SW2を介して第二制御回路4が接続される。スイッチ回路SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1),φs+2(j−1),φs+2(j),φs+2(j+1)により制御されるNチャネルFETから構成される。
【0090】
(5) 動作
上述の抵抗変化メモリの動作について説明する。
【0091】
図9は、二つのメモリセルアレイを示している。
【0092】
メモリセルアレイM1は、図2のメモリセルアレイM1に相当し、メモリセルアレイM2は、図2のメモリセルアレイM2に相当する。
【0093】
セルユニットCU1,CU2内のメモリ素子及び整流素子の接続関係は、図4のaに相当する。
【0094】
A. セット動作
まず、メモリセルアレイM1内の選択セルユニットCU1-selに対して書き込み(セット)動作を行う場合について説明する。
【0095】
選択セルユニットCU1-selの初期状態は、消去(リセット)状態である。
また、リセット状態を高抵抗状態(100kΩ〜1MΩ)とし、セット状態を低抵抗状態(1KΩ〜10kΩ)とする。
【0096】
選択された導電線L2(i)を高電位側の電源電位Vddに接続し、選択された導電線L1(j)を低電位側の電源電位Vssに接続する。
【0097】
また、半導体基板側から一番目の導電線のうち、選択された導電線L1(j)以外の残りの非選択の導電線L1(j−1),L1(j+1)を電源電位Vddに接続する。半導体基板側から二番目の導電線のうち、選択された導電線L2(i)以外の残りの非選択の導電線L2(i+1)を電源電位Vssに接続する。
【0098】
さらに、半導体基板側から三番目の非選択の導電線L3(j−1),L3(j),L3(j+1)を電源電位Vssに接続する。
【0099】
この時、選択セルユニットCU1-sel内の整流素子(ダイオード)には、順バイアスが印加されるため、定電流源からのセット電流I-setが選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【0100】
ここで、セット動作時において、選択セルユニットCU1-sel内のメモリ素子には、1〜2Vの電圧を印加し、そのメモリ素子(高抵抗状態)に流すセット電流I-setの電流密度としては、1×105〜1×107A/cm2の範囲内の値にする。
【0101】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の導電線L1(j−1),L1(j+1)と非選択の導電線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0102】
同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の導電線L2(i)と非選択の導電線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0103】
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【0104】
B. リセット動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して消去(リセット)動作を行う場合について説明する。
【0105】
選択された導電線L2(i)を高電位側の電源電位Vddに接続し、選択された導電線L1(j)を低電位側の電源電位Vssに接続する。
【0106】
また、半導体基板側から一番目の導電線のうち、選択された導電線L1(j)以外の残りの非選択の導電線L1(j−1),L1(j+1)を電源電位Vddに接続する。半導体基板側から二番目の導電線のうち、選択された導電線L2(i)以外の残りの非選択の導電線L2(i+1)を電源電位Vssに接続する。
【0107】
さらに、半導体基板側から三番目の非選択の導電線L3(j−1),L3(j),L3(j+1)を電源電位Vssに接続する。
【0108】
この時、選択セルユニットCU1-sel内の整流素子(ダイオード)には、順バイアスが印加されるため、定電流源からのリセット電流I-resetが選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【0109】
ここで、リセット動作時において、選択セルユニットCU1-sel内のメモリ素子には、1〜3Vの電圧を印加し、そのメモリ素子(低抵抗状態)に流すリセット電流I-resetの電流密度としては、1×103〜1×106A/cm2の範囲内の値にする。
【0110】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の導電線L1(j−1),L1(j+1)と非選択の導電線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0111】
同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の導電線L2(i)と非選択の導電線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0112】
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【0113】
尚、セット電流I-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットCU1-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
【0114】
C. 読み出し動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して読み出し動作を行う場合について説明する。
【0115】
選択された導電線L2(i)を高電位側の電源電位Vddに接続し、選択された導電線L1(j)を低電位側の電源電位Vssに接続する。
【0116】
また、半導体基板側から一番目の導電線のうち、選択された導電線L1(j)以外の残りの非選択の導電線L1(j−1),L1(j+1)を電源電位Vddに接続する。半導体基板側から二番目の導電線のうち、選択された導電線L2(i)以外の残りの非選択の導電線L2(i+1)を電源電位Vssに接続する。
【0117】
さらに、半導体基板側から三番目の非選択の導電線L3(j−1),L3(j),L3(j+1)を電源電位Vssに接続する。
【0118】
この時、選択セルユニットCU1-sel内の整流素子(ダイオード)には、順バイアスが印加されるため、定電流源からの読み出し電流I-readが選択セルユニットCU1-sel内のメモリ素子(高抵抗状態又は低抵抗状態)に流れる。
【0119】
従って、例えば、メモリ素子に読み出し電流I-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ(抵抗値)を読み出すことができる。
【0120】
ここで、読み出し電流I-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流I-setの値及びリセット電流I-resetの値よりも十分に小さいことが必要である。
【0121】
読み出し時にも、セット/リセット時と同様に、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の導電線L1(j−1),L1(j+1)と非選択の導電線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0122】
また、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の導電線L2(i)と非選択の導電線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)にも、逆バイアスが印加される。
【0123】
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【0124】
(6) 整流素子
本発明の抵抗変化メモリに使用される整流素子(非オーミック素子)について詳細に説明する。セルユニット内のメモリ素子と整流素子との接続関係については、図2のaを例にとる。
【0125】
A. 比較例
図10は、p-i-nダイオードの構造を示している。
【0126】
第一方向に延びる導電線L2(i)上には、電極層12、n型半導体層13、真性(intrinsic)半導体層14、p型半導体層15及び電極層16がスタックされる。真性半導体層14は、不純物がドープされない半導体層又は真性キャリア密度に対して無視できる程度の極微量の不純物を含む半導体層のことである。
【0127】
p-i-nダイオードD-pinは、n型半導体層13、真性半導体層14及びp型半導体層15から構成される。
【0128】
電極層16上には、可変抵抗素子又は相変化素子からなるメモリ素子17及び電極層18がスタックされる。電極層18上には、第一方向に交差する第二方向に延びる導電線L3(j)が配置される。
【0129】
このようなp-i-nダイオードD-pinでは、上述のセット/リセット動作を実現するために、セット/リセット時に逆バイアスが印加されるp-i-nダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
【0130】
そのために、p-i-nダイオードD-pinの第三方向の厚さは、100nm〜200nmの範囲内の値に設定される。例えば、n型半導体層13を15nmとし、真性半導体層14を120nmとし、p型半導体層15を15nmとし、p-i-nダイオードD-pinの厚さを150nmとする。
【0131】
真性半導体層14を比較的厚くしたのは、図11に示すように、n型半導体層13内に含まれるn型不純物(例えば、リン)の拡散及びp型半導体層15内に含まれるp型不純物(例えば、ボロン)の拡散を考慮したためである。
【0132】
しかし、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、整流素子を加工した後にできる溝の幅は、30nm以下になる一方、その高さは、メモリ素子及び電極層の厚さを含めると、100nmを超えることになる。
【0133】
このため、溝のアスペクト比が大きくなり、クロスポイント型メモリセルアレイの三次元化には不利となる。
【0134】
一般的には、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、クロスポイント型メモリセルアレイの三次元化を実現するためには、整流素子(非オーミック素子)の厚さは、80nm以下にすることが望まれる。
【0135】
B. 第一実施例
図12は、第一実施例に係わるp-i-nダイオードの構造を上面からみた図である。図13は、図12のXIII−XIII線に沿う断面図である。
【0136】
第一方向に延びる導電線L2(i)上には、電極層12、n型半導体層13、真性半導体層14、p型半導体層15及び電極層16がスタックされる。p-i-nダイオードD-pinは、n型半導体層13、真性半導体層14及びp型半導体層15から構成される。
【0137】
電極層16上には、可変抵抗素子又は相変化素子からなるメモリ素子(RE)17及び電極層18がスタックされる。電極層18上には、第一方向に交差する第二方向に延びる導電線L3(j)が配置される。
【0138】
p-i-nダイオードD-pinのn型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部には、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Xが配置される。
【0139】
本例では、拡散防止領域Xは、真性半導体層14の全体を含んでいる。
【0140】
ここで、n型半導体層13内に含まれるn型不純物の濃度は、1×1020 atoms/cm3以上に設定される。また、p型半導体層15内に含まれるp型不純物の濃度は、1×1020 atoms/cm3以上に設定される。1×1020 atoms/cm3以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができるからである。
【0141】
拡散防止領域Xは、図14に示すように、炭素、窒素、弗素又は酸素の存在によって、n型不純物及びp型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
【0142】
但し、拡散防止領域X内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域Xの抵抗値の上昇によるダイオード特性の劣化が生じないように、1%以下にする。
【0143】
このように、n型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部に拡散防止領域Xを配置することにより、n型不純物及びp型不純物の拡散が防止されるため、真性半導体層14を5〜80nmの範囲内の値に薄くすることができる。
【0144】
このようなp-i-nダイオードD-pinは、その第三方向の厚さを80nm以下にしても、セット/リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
【0145】
具体的には、p-i-nダイオードD-pinの第三方向の厚さは、25nm〜80nmの範囲内の値に設定される。例えば、n型半導体層13を20nmとし、真性半導体層14を5nmとし、p型半導体層15を20nmとすれば、p-i-nダイオードD-pinの厚さは、45nmとなる。
【0146】
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
【0147】
C. 第二実施例
図15は、第二実施例に係わるp-i-nダイオードの構造を上面からみた図である。図16は、図15のXVI−XVI線に沿う断面図である。
【0148】
第一方向に延びる導電線L2(i)上には、電極層12、n型半導体層13、真性半導体層14、p型半導体層15及び電極層16がスタックされる。p-i-nダイオードD-pinは、n型半導体層13、真性半導体層14及びp型半導体層15から構成される。
【0149】
電極層16上には、可変抵抗素子又は相変化素子からなるメモリ素子(RE)17及び電極層18がスタックされる。電極層18上には、第一方向に交差する第二方向に延びる導電線L3(j)が配置される。
【0150】
p-i-nダイオードD-pinのn型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部には、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Xが配置される。
【0151】
本例では、拡散防止領域Xは、n型半導体層13と真性半導体層14との界面及びp型半導体層15と真性半導体層14との界面に存在する。
【0152】
ここで、拡散防止領域Xは、炭素が第三の方向に層状に形成されていなくてもよく、ドット状に形成されていてもよく、さらに、第一及び第二方向における平面上にドット状に形成されていてもよい。拡散防止領域Xがドット状に形成されていても、n型不純物及びp型不純物をトラップ又は反射することができるからである。
【0153】
ここで、n型半導体層13内に含まれるn型不純物の濃度は、1×1020 atoms/cm3以上に設定される。また、p型半導体層15内に含まれるp型不純物の濃度は、1×1020 atoms/cm3以上に設定される。1×1020 atoms/cm3以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができるからである。
【0154】
拡散防止領域Xは、図17に示すように、炭素、窒素、弗素又は酸素の存在によって、n型不純物及びp型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
【0155】
但し、拡散防止領域X内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域Xの抵抗値の上昇によるダイオード特性の劣化が生じないように、1%以下にする。
【0156】
このように、n型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部に拡散防止領域Xを配置することにより、n型不純物及びp型不純物の拡散が防止されるため、真性半導体層14を5〜80nmの範囲内の値に薄くすることができる。
【0157】
このようなp-i-nダイオードD-pinは、その第三方向の厚さを80nm以下にしても、セット/リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
【0158】
具体的には、p-i-nダイオードD-pinの第三方向の厚さは、25nm〜80nmの範囲内の値に設定される。例えば、n型半導体層13を20nmとし、真性半導体層14を5nmとし、p型半導体層15を20nmとすれば、p-i-nダイオードD-pinの厚さは、45nmとなる。
【0159】
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
【0160】
(7) 製造方法
本発明に係わるp-i-nダイオードの製造方法について説明する。
【0161】
図18及び図21は、本発明に係わるp-i-nダイオードの構造を上面からみた図である。図19及び図22は、それぞれ、図18及び図21のXVX−XVX線に沿う断面図であり、図20及び図23は、それぞれ、図18及び図21のXX−XX線に沿う断面図である。
【0162】
まず、図18乃至図20に示すように、第一導電層上に電極層12を形成する。
また、エピタキシャル成長により、電極層12上に、例えば、アモルファスエピタキシャル層を形成する。
【0163】
アモルファスエピタキシャル層は、n型不純物がドープされるn型半導体層13と、炭素、窒素、弗素及び酸素の少なくとも一つを含む真性半導体層14と、p型不純物がドープされるp型半導体層15とから構成される。
【0164】
なお、n型半導体層13と、炭素、窒素、弗素及び酸素の少なくとも一つを含む真性半導体層14と、p型不純物がドープされるp型半導体層15とは、それぞれ、成膜時における成膜ガスの組成を変化させることにより製造できる。
【0165】
ここで、本例の製造方法は、第一実施例の構造に対応するため、真性半導体層14の全体に、炭素、窒素、弗素及び酸素の少なくとも一つを含ませている。
【0166】
また、第二実施例の構造を製造するには、例えば、まず、リンまたはヒ素を含有するガスを加えてn型半導体層13の成膜し、この後、リンまたはヒ素を含有するガスに代えてアセチレンガスまたはエチレンガスを加えて一定時間成膜し、この後、アセチレンガスまたはエチレンガスを加えるのを止め、この後、アモルファスエピタキシャル層の成膜を行う。
【0167】
その結果、n型半導体層13と真性半導体層14との界面に炭素を含む拡散防止領域を形成することができる。
【0168】
同様に、真性半導体層14を一定の膜厚で成膜した後、アセチレンガスまたはエチレンガスを加えて一定時間成膜する。この後、アセチレンガスに代えてボロン含有ガスを加え、アモルファスエピタキシャル層の成膜を行う。
【0169】
その結果、真性半導体層14とp型半導体層15との界面に炭素を含む拡散防止領域を形成することができる。
【0170】
また、エピタキシャル層は、アモルファス状態としているが、多結晶状態とすることも可能である。エピタキシャル成長の前に、単結晶状態の下地を形成すれば、単結晶エピタキシャル層を形成することもできる。
【0171】
この単結晶エピタキシャル層は、アモルファス状態と比べて欠陥がほとんど無いため、逆方向バイアス時のリーク電流を減らすことができる。また、n型半導体層13及びp型半導体15から真性半導体層14への不純物拡散を効果的に防止することができる。
【0172】
次に、p型半導体層15上に電極層16を形成し、電極層16上にメモリ素子(RE)17を形成し、メモリ素子17上に電極層18を形成する。メモリ素子17は、例えば、二元系又は三元系の金属酸化物をスパッタ法により堆積することにより形成される。
【0173】
また、電極層18上にマスク層19を形成する。このマスク層19は、第一方向に延びるラインパターンを有する。
【0174】
そして、マスク層19をマスクにして、第一回RIE(reactive ion etching)により、電極層18、メモリ素子17、電極層16、p型半導体層15、真性半導体層14、n型半導体層13、電極層12及び第一導電層を、順次エッチングする。
【0175】
その結果、第一導電層は、第一方向に延びる導電線L2(i)となり、かつ、導電線L2(i)上には、セルユニットCU2の第二方向の側面が形成される。
【0176】
この後、マスク層19は、除去される。
【0177】
次に、図21乃至図23に示すように、LPCVD法により、絶縁層(例えば、酸化シリコン)20を形成し、この絶縁層20により第一回RIE時にセルユニットCU2の第二方向の側面側に形成された溝を満たす。
【0178】
また、絶縁層20の上面を平坦化し、絶縁層20の上面と電極層18の上面とが、第三方向のほぼ同じ位置に配置されるようにする。
【0179】
そして、電極層18上及び絶縁層20上に第二導電層を形成し、第二導電層上にマスク層21を形成する。このマスク層21は、第二方向に延びるラインパターンを有する。
【0180】
そして、マスク層21をマスクにして、第二回RIEにより、第二導電層、絶縁層20、電極層18、メモリ素子17、電極層16、p型半導体層15、真性半導体層14、n型半導体層13及び電極層12を、順次エッチングする。
【0181】
その結果、第二導電層は、第二方向に延びる導電線L3(j)となり、かつ、導電線L2(i)上には、セルユニットCU2の第一方向の側面が形成される。即ち、導電線L2(i)と導電線L3(j)との間には、直列接続されるp-i-nダイオードD-pin及びメモリ素子(RE)17からなるセルユニットCU2が形成される。
【0182】
この後、マスク層21は、除去される。
【0183】
また、LPCVD法により、絶縁層(例えば、酸化シリコン)を形成し、この絶縁層により第二回RIE時にセルユニットCU2の第一方向の側面側に形成された溝を満たす。
【0184】
さらに、この絶縁層の上面を平坦化する。
【0185】
以上の工程により、本発明に係わるp-i-nダイオードが形成される。
【0186】
尚、以上の工程を繰り返すことにより三次元クロスポイント型メモリセルアレイが完成する。但し、最も上のメモリセルアレイを形成する場合以外については、図21乃至図23の工程において、導電線L3(j)となる第二導電層とマスク層と21との間に、セルユニットCU2上の別のセルユニットとなるスタック構造(セルユニットCU2と同じ構造)が形成される。
【0187】
(8) 材料例
以下、p-i-nダイオードを整流素子とする抵抗変化メモリの材料例を説明する。
【0188】
p-i-nダイオードを構成するp型半導体層、真性半導体層及びn型半導体層は、ぞれぞれ、Si、 SiGe、 SiC、 Ge、 C、 GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
【0189】
p型半導体層(陽極層)は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つであるのが好ましい。
【0190】
n型半導体層(陰極層)は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つであるのが好ましい。
【0191】
p型半導体層、真性半導体層及びn型半導体層の結晶状態は、アモルファス状態、単結晶状態及び多結晶状態のいずれであっても構わない。
【0192】
ワード線/ビット線として機能する導電線は、W 、 WSi、 NiSi、 CoSiなどから構成される。
【0193】
電極層は、Pt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、 Co、 Ti、 TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlNなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
【0194】
メモリ素子は、例えば、二元系又は三元系の金属酸化物から構成される。
【0195】
(9) 効果
本発明の拡散防止領域を有するp-i-nダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、コンベンショナルなp-i-nダイオードに比べて1/2〜1/5にすることができる。
【0196】
言い換えると、本発明のp-i-nダイオードの厚さをコンベンショナルなp-i-nダイオードと同じにした場合、逆バイアスが印加された状態の本発明のp-i-nダイオードの逆方向電流は、同一の逆バイアスが印加された状態のコンベンショナルなp-i-nダイオードのそれに比べて2桁以上小さくなる。
【0197】
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
【0198】
また、p-i-nダイオードの陽極層及び陰極層は、共に半導体から構成されるため、半導体のフェルミ準位を変えることにより整流性の制御を行うことができる。特に、順バイアス時において、電子を注入する側のn型半導体層のフェルミ準位を相対的に高くし、電子を受ける側のp型半導体層のフェルミ準位を相対的に低くすることにより、整流性を高めることができる。
【0199】
また、第二実施例のように、p-i-nダイオードD-pinのn型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部のみに、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Xが配置されることにより、真性半導体層14の抵抗を下げることができる。その結果、順方向電流を稼ぐことができる。
【0200】
3. 適用例
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、NANDフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
【0201】
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
【0202】
4. むすび
本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオードを薄くすることができる。また、本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオードの特性の劣化も少なくすることができる。
【0203】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【0204】
本発明の抵抗変化メモリは、次世代ユニバーサルメモリとして産業上のメリットは多大である。
【符号の説明】
【0205】
1: 抵抗変化メモリ、 2: クロスポイント型メモリセルアレイ、 3: 第一制御回路、 4: 第二制御回路、 5: ホスト、 6: コマンド・インターフェイス回路、 7: データ入出力バッファ、 8: ステートマシーン、 9: アドレスバッファ、 10: パルスジェネレータ、 11: 半導体基板、 12,16,18: 電極層、 13: n型半導体層(陰極層)、 14: 真性半導体層、 15: p型半導体層(陽極層)、 17: メモリ素子、 20: 絶縁層、 19,21: マスク層、 X: 拡散防止領域。
【技術分野】
【0001】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリに関する。
【背景技術】
【0002】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【0003】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある。
【0004】
このような抵抗変化メモリが実用化されれば、例えば、ファイルメモリとしてのNANDフラッシュメモリとワークメモリとしてのDRAMとを、この抵抗変化メモリで置き換えることも可能である。
【0005】
しかし、抵抗変化メモリを実用化するに当っては解決しなければならない課題も多い。その一つに、クロスポイント型メモリセルアレイに必要とされる整流素子の特性と厚さに関する問題がある。
【0006】
クロスポイント型メモリセルアレイでは、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
【0007】
そして、整流素子には、セット/リセット動作及び読み出し動作を正確に行うために、順バイアス(forward bias)が印加されたときの電流が大きく、かつ、逆バイアス(reverse bias)が印加されたときの電流が小さく、破壊電圧(breakdown voltage)が大きい、という特性が要求される。
【0008】
この特性を満たすために、整流素子は、p-i-nダイオードから構成される(例えば、特許文献1を参照)。
【0009】
ところが、p-i-nダイオードは、上述の特性を満たすために、十分に厚く形成しなければならない。整流素子としてのp-i-nダイオードが厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2008−287827号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明は、抵抗変化メモリの整流素子として使用されるp-i-nダイオードを薄くする技術について提案する。
【課題を解決するための手段】
【0012】
本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを備える。前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる。前記整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。前記p-i-nダイオードは、少なくとも前記p型半導体層の前記真性半導体層側の端部及び前記n型半導体層の前記真性半導体層側の端部に、それぞれ、拡散防止領域を有する。
【発明の効果】
【0013】
本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオード薄くすることができる。
【図面の簡単な説明】
【0014】
【図1】抵抗変化メモリを示す図。
【図2】クロスポイント型メモリセルアレイを示す図。
【図3】セルユニットを示す図。
【図4】メモリ素子と整流素子との接続関係を示す図。
【図5】メモリ素子と整流素子との接続関係を示す図。
【図6】第一及び第二制御回路のレイアウトを示す図。
【図7】第一及び第二制御回路のレイアウトを示す図。
【図8】第一及び第二制御回路のレイアウトを示す図。
【図9】抵抗変化メモリの動作を説明する図。
【図10】p-i-nダイオードのデバイス構造を示す図。
【図11】不純物濃度分布を示す図。
【図12】第一実施例を示す平面図。
【図13】図12のXIII-XIII線に沿う断面図。
【図14】不純物濃度分布を示す図。
【図15】第二実施例を示す平面図。
【図16】図15のXVI-XVI線に沿う断面図。
【図17】不純物濃度分布を示す図。
【図18】製造方法を示す平面図。
【図19】図18のXIX-XIX線に沿う断面図。
【図20】図18のXX-XX線に沿う断面図。
【図21】製造方法を示す平面図。
【図22】図21のXXII-XXII線に沿う断面図。
【図23】図21のXXIII-XXIII線に沿う断面図。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【0016】
1. 基本構成
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
【0017】
相変化(相転移)とは以下のものを含む。
【0018】
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化(金属-超伝導体転移など)
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
【0019】
また、本発明は、可変抵抗素子をメモリ素子とするReRAMや、相変化素子をメモリ素子とするPCRAMなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるからである。
【0020】
クロスポイント型メモリセルアレイでは、選択されたメモリ素子のみに電流を流すために、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
【0021】
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
【0022】
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
【0023】
バイポーラ動作は、例えば、磁気ランダムアクセスメモリなどの書き込みに際して双方向電流が必要とされるメモリに採用される。また、本発明の抵抗変化メモリをバイポーラ動作させることも可能である。
【0024】
なお、本発明の抵抗変化メモリは、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させるユニポーラ動作を用いて説明する。
【0025】
クロスポイント型メモリセルアレイを有する抵抗変化メモリ(以下、クロスポイント型抵抗変化メモリ)をユニポーラ動作させる場合、整流素子には、セット/リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
【0026】
ここで、整流素子がp-i-nダイオードから構成される場合を検討する。
【0027】
p-i-nダイオードとは、p型半導体層(陽極層)とn型半導体層(陰極層)との間に真性半導体層(intrinsic semiconductor layer)を有するダイオードのことである。
【0028】
また、真性半導体層とは、伝導電子密度と正孔密度とが等しい半導体、理想的には、不純物を全く含まない半導体として定義されるが、極微量のp型不純物又はn型不純物を含む場合であっても、その濃度が真性キャリア密度に対してはるかに低いとみなされるときは、真性半導体層として取り扱うものとする。
【0029】
p-i-nダイオードにおいて、上述の特性を満たすためには、特に、真性半導体層を厚くする必要がある。例えば、真性半導体層は、100nm以上に設定される。
【0030】
これは、ウェハプロセス時に、p型半導体層内に含まれるp型不純物(ボロンなど)の拡散及びn型半導体層内に含まれるn型不純物(リンなど)の拡散によるダイオード特性の変化を防止するためであり、真性半導体層の厚さは、p型不純物の拡散長及びn型不純物の拡散長に基づいて決定される。
【0031】
しかし、p-i-nダイオードが厚くなると、それを加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
【0032】
次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合を考えると、一般的には、クロスポイント型メモリセルアレイの三次元化を実現するためには、p-i-nダイオード(非オーミック素子)の厚さは、80nm以下にすることが必要である。
【0033】
そこで、本発明では、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くするために、p-i-nダイオードのp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域を配置する。
【0034】
この拡散防止領域は、炭素、窒素、弗素又は酸素の存在によって、p型不純物及びn型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
【0035】
但し、拡散防止領域内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域の抵抗値の上昇によるダイオード特性の劣化が生じないように、1%以下にする。
【0036】
このように、p型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を配置することにより、p型不純物及びn型不純物の拡散が防止されるため、真性半導体層を5〜80nmの範囲内の値に薄くすることができる。
【0037】
結果として、p-i-nダイオードの厚さは、80nm以下にすることができる。
【0038】
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
【0039】
2. 実施形態
(1) 全体図
図1は、抵抗変化メモリの主要部を示している。
【0040】
抵抗変化メモリ(例えば、チップ)1は、クロスポイント型メモリセルアレイ2を有する。クロスポイント型メモリセルアレイ2は、複数のメモリセルアレイのスタック構造から構成される。
【0041】
クロスポイント型メモリセルアレイ2の第一方向の一端には、第一制御回路3が配置され、第一方向に交差する第二方向の一端には、第二制御回路4が配置される。
【0042】
第一及び第二制御回路3,4は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの一つを選択する。
【0043】
第一制御回路3は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ2のロウを選択する。また、第二制御回路4は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ2のカラムを選択する。
【0044】
第一及び第二制御回路3,4は、クロスポイント型メモリセルアレイ2内のメモリ素子に対するデータの書き込み/消去/読み出しを制御する。
【0045】
第一及び第二制御回路3,4は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み/消去/読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み/消去/読み出しを行うこともできる。
【0046】
ここで、抵抗変化メモリ1においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
【0047】
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【0048】
コントローラ5は、制御信号及びデータを抵抗変化メモリ1に供給する。制御信号は、コマンド・インターフェイス回路6に入力され、データは、データ入出力バッファ7に入力される。また、コントローラ5はチップ1の中に配置されていても良いし、チップ1とは別のホスト(コンピュータ)中に配置されていても良い。
【0049】
コマンド・インターフェイス回路6は、制御信号に基づいて、ホスト5からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ7からステートマシーン8に転送する。
【0050】
ステートマシーン8は、コマンドデータに基づいて、抵抗変化メモリ1の動作を管理する。例えば、ステートマシーン8は、ホスト5からのコマンドデータに基づいて、セット/リセット動作及び読み出し動作を管理する。
【0051】
コントローラ5は、ステートマシーン8が管理するステータス情報を受け取り、抵抗変化メモリ1での動作結果を判断することも可能である。
【0052】
セット/リセット動作及び読み出し動作において、コントローラ5は、アドレス信号を抵抗変化メモリ1に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
【0053】
アドレス信号は、アドレスバッファ9を経由して、第一及び第二制御回路3,4に入力される。
【0054】
パルスジェネレータ10は、ステートマシーン8からの命令に基づき、例えば、セット/リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【0055】
(2) メモリセルアレイ
図2は、クロスポイント型メモリセルアレイを示している。
【0056】
クロスポイント型メモリセルアレイ2は、半導体基板(例えば、シリコン基板)11上に配置される。なお、クロスポイント型メモリセルアレイ2と半導体基板11の間には、MOSトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
【0057】
同図では、一例として、クロスポイント型メモリセルアレイ2が、第三方向(半導体基板11の主平面に垂直な方向)にスタックされた4つのメモリセルアレイM1,M2,M3,M4から構成される場合を示しているが、スタックされるメモリセルアレイの数は、2つ以上であればよい。
【0058】
メモリセルアレイM1は、第一及び第二方向にアレイ状に配置された複数のセルユニットCU1から構成される。
【0059】
同様に、メモリセルアレイM2は、アレイ状に配置された複数のセルユニットCU2から構成され、メモリセルアレイM3は、アレイ状に配置された複数のセルユニットCU3から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
【0060】
セルユニットCU1,CU2,CU3,CU4は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。
【0061】
また、半導体基板11上には、半導体基板11側から順に、導電線L1(j−1),L1(j),L1(j+1)、導電線L2(i−1),L2(i),L2(i+1)、導電線L3(j−1),L3(j),L3(j+1)、導電線L4(i−1),L4(i),L4(i+1)、導電線L5(j−1),L5(j),L5(j+1)が配置される。
【0062】
半導体基板11側から奇数番目の導電線、即ち、導電線L1(j−1),L1(j),L1(j+1)、導電線L3(j−1),L3(j),L3(j+1)及び導電線L5(j−1),L5(j),L5(j+1)は、第二方向に延びる。
【0063】
半導体基板11側から偶数番目の導電線、即ち、導電線L2(i−1),L2(i),L2(i+1)及び導電線L4(i−1),L4(i),L4(i+1)は、第一方向に延びる。
【0064】
これら導電線は、ワード線又はビット線として機能する。
【0065】
最も下の第一番目のメモリセルアレイM1は、第一番目の導電線L1(j−1),L1(j),L1(j+1)と第二番目の導電線L2(i−1),L2(i),L2(i+1)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作では、導電線L1(j−1),L1(j),L1(j+1)及び導電線L2(i−1),L2(i),L2(i+1)の一方をワード線とし、他方をビット線として機能させる。
【0066】
メモリセルアレイM2は、第二番目の導電線L2(i−1),L2(i),L2(i+1)と第三番目の導電線L3(j−1),L3(j),L3(j+1)との間に配置される。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作では、導電線L2(i−1),L2(i),L2(i+1)及び導電線L3(j−1),L3(j),L3(j+1)の一方をワード線とし、他方をビット線として機能させる。
【0067】
メモリセルアレイM3は、第三番目の導電線L3(j−1),L3(j),L3(j+1)と第四番目の導電線L4(i−1),L4(i),L4(i+1)との間に配置される。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作では、導電線L3(j−1),L3(j),L3(j+1)及び導電線L4(i−1),L4(i),L4(i+1)の一方をワード線とし、他方をビット線として機能させる。
【0068】
メモリセルアレイM4は、第四番目の導電線L4(i−1),L4(i),L4(i+1)と第五番目の導電線L5(j−1),L5(j),L5(j+1)との間に配置される。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作では、導電線L4(i−1),L4(i),L4(i+1)及び導電線L5(j−1),L5(j),L5(j+1)の一方をワード線とし、他方をビット線として機能させる。
【0069】
(3) セルユニット
図3は、二つのメモリセルアレイ内のセルユニットを示している。
【0070】
ここでは、例えば、図2における二つのメモリセルアレイM1、M2内のセルユニットCU1,CU2を示している。この場合、図2における二つのメモリセルアレイM3,M4内のセルユニットの構成は、図2における二つのメモリセルアレイM1、M2内のセルユニットの構成と同じになる。
【0071】
セルユニットCU1,CU2は、それぞれ、直列に接続されるメモリ素子と整流素子とから構成される。
【0072】
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
【0073】
図4及び図5は、メモリ素子と整流素子の接続関係を示している。
【0074】
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が2通り、整流素子の向きが2通りで、合計4通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、16通り(4通り×4通り)存在する。
【0075】
同図のa〜pは、この16通りの接続関係を表している。
【0076】
セルユニットCU1,CU2において、図面上、下側が半導体基板側である。
【0077】
本発明は、これら16通りの接続関係の全てに対して適用可能であるが、以下の説明では、主としてaの接続関係を例にする。
【0078】
(4) 第一及び第二制御回路のレイアウト
図6及び図7は、第一及び第二制御回路のレイアウトの第一例を示している。
【0079】
図2で示した、メモリセルアレイM1,M2,M3,M4のいずれか1層に相当するメモリセルアレイMsは、図6に示すように、アレイ状に配置される複数のセルユニットCUsから構成される。セルユニットCUsの一端は、導電線Ls(j−1),Ls(j),Ls(j+1)に接続され、その他端は、導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続される。
【0080】
メモリセルアレイMs+1は、図7に示すように、アレイ状に配置される複数のセルユニットCUs+1から構成される。セルユニットCUs+1の一端は、導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続され、その他端は、導電線Ls+2(j−1),Ls+2(j),Ls+2(j+1)に接続される。
【0081】
但し、sは、1,3,5,7,…とする。
【0082】
導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第一方向の一端には、スイッチ素子SW1を介して第一制御回路3が接続される。スイッチ回路SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1)により制御されるNチャネルFET(field effect transistor)から構成される。
【0083】
導電線Ls(j−1),Ls(j),Ls(j+1)の第二方向の一端には、スイッチ素子SW2を介して第二制御回路4が接続される。スイッチ回路SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1)により制御されるNチャネルFETから構成される。
【0084】
導電線Ls+2(j−1),Ls+2(j),Ls+2(j+1)の第二方向の一端には、スイッチ素子SW2を介して第二制御回路4が接続される。スイッチ回路SW2は、例えば、制御信号φs+2(j−1),φs+2(j),φs+2(j+1)により制御されるNチャネルFETから構成される。
【0085】
図8は、第一及び第二制御回路のレイアウトの第二例を示している。
【0086】
第二例のレイアウトが第一例のレイアウトと異なる点は、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第一方向の両端に、それぞれ第一制御回路3が配置され、かつ、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第二方向の両端に、それぞれ第二制御回路4が配置されることにある。
【0087】
但し、sは、1,5,9,13,…とする。
【0088】
導電線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第一方向の両端には、それぞれスイッチ素子SW1を介して第一制御回路3が接続される。スイッチ回路SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1),φs+3(i−1),φs+3(i),φs+3(i+1)により制御されるNチャネルFETから構成される。
【0089】
導電線Ls(j−1),Ls(j),Ls(j+1)の第二方向の両端には、それぞれスイッチ素子SW2を介して第二制御回路4が接続される。スイッチ回路SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1),φs+2(j−1),φs+2(j),φs+2(j+1)により制御されるNチャネルFETから構成される。
【0090】
(5) 動作
上述の抵抗変化メモリの動作について説明する。
【0091】
図9は、二つのメモリセルアレイを示している。
【0092】
メモリセルアレイM1は、図2のメモリセルアレイM1に相当し、メモリセルアレイM2は、図2のメモリセルアレイM2に相当する。
【0093】
セルユニットCU1,CU2内のメモリ素子及び整流素子の接続関係は、図4のaに相当する。
【0094】
A. セット動作
まず、メモリセルアレイM1内の選択セルユニットCU1-selに対して書き込み(セット)動作を行う場合について説明する。
【0095】
選択セルユニットCU1-selの初期状態は、消去(リセット)状態である。
また、リセット状態を高抵抗状態(100kΩ〜1MΩ)とし、セット状態を低抵抗状態(1KΩ〜10kΩ)とする。
【0096】
選択された導電線L2(i)を高電位側の電源電位Vddに接続し、選択された導電線L1(j)を低電位側の電源電位Vssに接続する。
【0097】
また、半導体基板側から一番目の導電線のうち、選択された導電線L1(j)以外の残りの非選択の導電線L1(j−1),L1(j+1)を電源電位Vddに接続する。半導体基板側から二番目の導電線のうち、選択された導電線L2(i)以外の残りの非選択の導電線L2(i+1)を電源電位Vssに接続する。
【0098】
さらに、半導体基板側から三番目の非選択の導電線L3(j−1),L3(j),L3(j+1)を電源電位Vssに接続する。
【0099】
この時、選択セルユニットCU1-sel内の整流素子(ダイオード)には、順バイアスが印加されるため、定電流源からのセット電流I-setが選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【0100】
ここで、セット動作時において、選択セルユニットCU1-sel内のメモリ素子には、1〜2Vの電圧を印加し、そのメモリ素子(高抵抗状態)に流すセット電流I-setの電流密度としては、1×105〜1×107A/cm2の範囲内の値にする。
【0101】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の導電線L1(j−1),L1(j+1)と非選択の導電線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0102】
同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の導電線L2(i)と非選択の導電線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0103】
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【0104】
B. リセット動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して消去(リセット)動作を行う場合について説明する。
【0105】
選択された導電線L2(i)を高電位側の電源電位Vddに接続し、選択された導電線L1(j)を低電位側の電源電位Vssに接続する。
【0106】
また、半導体基板側から一番目の導電線のうち、選択された導電線L1(j)以外の残りの非選択の導電線L1(j−1),L1(j+1)を電源電位Vddに接続する。半導体基板側から二番目の導電線のうち、選択された導電線L2(i)以外の残りの非選択の導電線L2(i+1)を電源電位Vssに接続する。
【0107】
さらに、半導体基板側から三番目の非選択の導電線L3(j−1),L3(j),L3(j+1)を電源電位Vssに接続する。
【0108】
この時、選択セルユニットCU1-sel内の整流素子(ダイオード)には、順バイアスが印加されるため、定電流源からのリセット電流I-resetが選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【0109】
ここで、リセット動作時において、選択セルユニットCU1-sel内のメモリ素子には、1〜3Vの電圧を印加し、そのメモリ素子(低抵抗状態)に流すリセット電流I-resetの電流密度としては、1×103〜1×106A/cm2の範囲内の値にする。
【0110】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の導電線L1(j−1),L1(j+1)と非選択の導電線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0111】
同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の導電線L2(i)と非選択の導電線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0112】
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【0113】
尚、セット電流I-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットCU1-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
【0114】
C. 読み出し動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して読み出し動作を行う場合について説明する。
【0115】
選択された導電線L2(i)を高電位側の電源電位Vddに接続し、選択された導電線L1(j)を低電位側の電源電位Vssに接続する。
【0116】
また、半導体基板側から一番目の導電線のうち、選択された導電線L1(j)以外の残りの非選択の導電線L1(j−1),L1(j+1)を電源電位Vddに接続する。半導体基板側から二番目の導電線のうち、選択された導電線L2(i)以外の残りの非選択の導電線L2(i+1)を電源電位Vssに接続する。
【0117】
さらに、半導体基板側から三番目の非選択の導電線L3(j−1),L3(j),L3(j+1)を電源電位Vssに接続する。
【0118】
この時、選択セルユニットCU1-sel内の整流素子(ダイオード)には、順バイアスが印加されるため、定電流源からの読み出し電流I-readが選択セルユニットCU1-sel内のメモリ素子(高抵抗状態又は低抵抗状態)に流れる。
【0119】
従って、例えば、メモリ素子に読み出し電流I-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ(抵抗値)を読み出すことができる。
【0120】
ここで、読み出し電流I-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流I-setの値及びリセット電流I-resetの値よりも十分に小さいことが必要である。
【0121】
読み出し時にも、セット/リセット時と同様に、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の導電線L1(j−1),L1(j+1)と非選択の導電線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0122】
また、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の導電線L2(i)と非選択の導電線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)にも、逆バイアスが印加される。
【0123】
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
【0124】
(6) 整流素子
本発明の抵抗変化メモリに使用される整流素子(非オーミック素子)について詳細に説明する。セルユニット内のメモリ素子と整流素子との接続関係については、図2のaを例にとる。
【0125】
A. 比較例
図10は、p-i-nダイオードの構造を示している。
【0126】
第一方向に延びる導電線L2(i)上には、電極層12、n型半導体層13、真性(intrinsic)半導体層14、p型半導体層15及び電極層16がスタックされる。真性半導体層14は、不純物がドープされない半導体層又は真性キャリア密度に対して無視できる程度の極微量の不純物を含む半導体層のことである。
【0127】
p-i-nダイオードD-pinは、n型半導体層13、真性半導体層14及びp型半導体層15から構成される。
【0128】
電極層16上には、可変抵抗素子又は相変化素子からなるメモリ素子17及び電極層18がスタックされる。電極層18上には、第一方向に交差する第二方向に延びる導電線L3(j)が配置される。
【0129】
このようなp-i-nダイオードD-pinでは、上述のセット/リセット動作を実現するために、セット/リセット時に逆バイアスが印加されるp-i-nダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
【0130】
そのために、p-i-nダイオードD-pinの第三方向の厚さは、100nm〜200nmの範囲内の値に設定される。例えば、n型半導体層13を15nmとし、真性半導体層14を120nmとし、p型半導体層15を15nmとし、p-i-nダイオードD-pinの厚さを150nmとする。
【0131】
真性半導体層14を比較的厚くしたのは、図11に示すように、n型半導体層13内に含まれるn型不純物(例えば、リン)の拡散及びp型半導体層15内に含まれるp型不純物(例えば、ボロン)の拡散を考慮したためである。
【0132】
しかし、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、整流素子を加工した後にできる溝の幅は、30nm以下になる一方、その高さは、メモリ素子及び電極層の厚さを含めると、100nmを超えることになる。
【0133】
このため、溝のアスペクト比が大きくなり、クロスポイント型メモリセルアレイの三次元化には不利となる。
【0134】
一般的には、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、クロスポイント型メモリセルアレイの三次元化を実現するためには、整流素子(非オーミック素子)の厚さは、80nm以下にすることが望まれる。
【0135】
B. 第一実施例
図12は、第一実施例に係わるp-i-nダイオードの構造を上面からみた図である。図13は、図12のXIII−XIII線に沿う断面図である。
【0136】
第一方向に延びる導電線L2(i)上には、電極層12、n型半導体層13、真性半導体層14、p型半導体層15及び電極層16がスタックされる。p-i-nダイオードD-pinは、n型半導体層13、真性半導体層14及びp型半導体層15から構成される。
【0137】
電極層16上には、可変抵抗素子又は相変化素子からなるメモリ素子(RE)17及び電極層18がスタックされる。電極層18上には、第一方向に交差する第二方向に延びる導電線L3(j)が配置される。
【0138】
p-i-nダイオードD-pinのn型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部には、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Xが配置される。
【0139】
本例では、拡散防止領域Xは、真性半導体層14の全体を含んでいる。
【0140】
ここで、n型半導体層13内に含まれるn型不純物の濃度は、1×1020 atoms/cm3以上に設定される。また、p型半導体層15内に含まれるp型不純物の濃度は、1×1020 atoms/cm3以上に設定される。1×1020 atoms/cm3以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができるからである。
【0141】
拡散防止領域Xは、図14に示すように、炭素、窒素、弗素又は酸素の存在によって、n型不純物及びp型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
【0142】
但し、拡散防止領域X内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域Xの抵抗値の上昇によるダイオード特性の劣化が生じないように、1%以下にする。
【0143】
このように、n型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部に拡散防止領域Xを配置することにより、n型不純物及びp型不純物の拡散が防止されるため、真性半導体層14を5〜80nmの範囲内の値に薄くすることができる。
【0144】
このようなp-i-nダイオードD-pinは、その第三方向の厚さを80nm以下にしても、セット/リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
【0145】
具体的には、p-i-nダイオードD-pinの第三方向の厚さは、25nm〜80nmの範囲内の値に設定される。例えば、n型半導体層13を20nmとし、真性半導体層14を5nmとし、p型半導体層15を20nmとすれば、p-i-nダイオードD-pinの厚さは、45nmとなる。
【0146】
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
【0147】
C. 第二実施例
図15は、第二実施例に係わるp-i-nダイオードの構造を上面からみた図である。図16は、図15のXVI−XVI線に沿う断面図である。
【0148】
第一方向に延びる導電線L2(i)上には、電極層12、n型半導体層13、真性半導体層14、p型半導体層15及び電極層16がスタックされる。p-i-nダイオードD-pinは、n型半導体層13、真性半導体層14及びp型半導体層15から構成される。
【0149】
電極層16上には、可変抵抗素子又は相変化素子からなるメモリ素子(RE)17及び電極層18がスタックされる。電極層18上には、第一方向に交差する第二方向に延びる導電線L3(j)が配置される。
【0150】
p-i-nダイオードD-pinのn型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部には、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Xが配置される。
【0151】
本例では、拡散防止領域Xは、n型半導体層13と真性半導体層14との界面及びp型半導体層15と真性半導体層14との界面に存在する。
【0152】
ここで、拡散防止領域Xは、炭素が第三の方向に層状に形成されていなくてもよく、ドット状に形成されていてもよく、さらに、第一及び第二方向における平面上にドット状に形成されていてもよい。拡散防止領域Xがドット状に形成されていても、n型不純物及びp型不純物をトラップ又は反射することができるからである。
【0153】
ここで、n型半導体層13内に含まれるn型不純物の濃度は、1×1020 atoms/cm3以上に設定される。また、p型半導体層15内に含まれるp型不純物の濃度は、1×1020 atoms/cm3以上に設定される。1×1020 atoms/cm3以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができるからである。
【0154】
拡散防止領域Xは、図17に示すように、炭素、窒素、弗素又は酸素の存在によって、n型不純物及びp型不純物をトラップ又は反射するため、これら不純物の拡散を防止する。
【0155】
但し、拡散防止領域X内に含まれる炭素、窒素、弗素又は酸素の濃度は、拡散防止領域Xの抵抗値の上昇によるダイオード特性の劣化が生じないように、1%以下にする。
【0156】
このように、n型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部に拡散防止領域Xを配置することにより、n型不純物及びp型不純物の拡散が防止されるため、真性半導体層14を5〜80nmの範囲内の値に薄くすることができる。
【0157】
このようなp-i-nダイオードD-pinは、その第三方向の厚さを80nm以下にしても、セット/リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
【0158】
具体的には、p-i-nダイオードD-pinの第三方向の厚さは、25nm〜80nmの範囲内の値に設定される。例えば、n型半導体層13を20nmとし、真性半導体層14を5nmとし、p型半導体層15を20nmとすれば、p-i-nダイオードD-pinの厚さは、45nmとなる。
【0159】
このp-i-nダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
【0160】
(7) 製造方法
本発明に係わるp-i-nダイオードの製造方法について説明する。
【0161】
図18及び図21は、本発明に係わるp-i-nダイオードの構造を上面からみた図である。図19及び図22は、それぞれ、図18及び図21のXVX−XVX線に沿う断面図であり、図20及び図23は、それぞれ、図18及び図21のXX−XX線に沿う断面図である。
【0162】
まず、図18乃至図20に示すように、第一導電層上に電極層12を形成する。
また、エピタキシャル成長により、電極層12上に、例えば、アモルファスエピタキシャル層を形成する。
【0163】
アモルファスエピタキシャル層は、n型不純物がドープされるn型半導体層13と、炭素、窒素、弗素及び酸素の少なくとも一つを含む真性半導体層14と、p型不純物がドープされるp型半導体層15とから構成される。
【0164】
なお、n型半導体層13と、炭素、窒素、弗素及び酸素の少なくとも一つを含む真性半導体層14と、p型不純物がドープされるp型半導体層15とは、それぞれ、成膜時における成膜ガスの組成を変化させることにより製造できる。
【0165】
ここで、本例の製造方法は、第一実施例の構造に対応するため、真性半導体層14の全体に、炭素、窒素、弗素及び酸素の少なくとも一つを含ませている。
【0166】
また、第二実施例の構造を製造するには、例えば、まず、リンまたはヒ素を含有するガスを加えてn型半導体層13の成膜し、この後、リンまたはヒ素を含有するガスに代えてアセチレンガスまたはエチレンガスを加えて一定時間成膜し、この後、アセチレンガスまたはエチレンガスを加えるのを止め、この後、アモルファスエピタキシャル層の成膜を行う。
【0167】
その結果、n型半導体層13と真性半導体層14との界面に炭素を含む拡散防止領域を形成することができる。
【0168】
同様に、真性半導体層14を一定の膜厚で成膜した後、アセチレンガスまたはエチレンガスを加えて一定時間成膜する。この後、アセチレンガスに代えてボロン含有ガスを加え、アモルファスエピタキシャル層の成膜を行う。
【0169】
その結果、真性半導体層14とp型半導体層15との界面に炭素を含む拡散防止領域を形成することができる。
【0170】
また、エピタキシャル層は、アモルファス状態としているが、多結晶状態とすることも可能である。エピタキシャル成長の前に、単結晶状態の下地を形成すれば、単結晶エピタキシャル層を形成することもできる。
【0171】
この単結晶エピタキシャル層は、アモルファス状態と比べて欠陥がほとんど無いため、逆方向バイアス時のリーク電流を減らすことができる。また、n型半導体層13及びp型半導体15から真性半導体層14への不純物拡散を効果的に防止することができる。
【0172】
次に、p型半導体層15上に電極層16を形成し、電極層16上にメモリ素子(RE)17を形成し、メモリ素子17上に電極層18を形成する。メモリ素子17は、例えば、二元系又は三元系の金属酸化物をスパッタ法により堆積することにより形成される。
【0173】
また、電極層18上にマスク層19を形成する。このマスク層19は、第一方向に延びるラインパターンを有する。
【0174】
そして、マスク層19をマスクにして、第一回RIE(reactive ion etching)により、電極層18、メモリ素子17、電極層16、p型半導体層15、真性半導体層14、n型半導体層13、電極層12及び第一導電層を、順次エッチングする。
【0175】
その結果、第一導電層は、第一方向に延びる導電線L2(i)となり、かつ、導電線L2(i)上には、セルユニットCU2の第二方向の側面が形成される。
【0176】
この後、マスク層19は、除去される。
【0177】
次に、図21乃至図23に示すように、LPCVD法により、絶縁層(例えば、酸化シリコン)20を形成し、この絶縁層20により第一回RIE時にセルユニットCU2の第二方向の側面側に形成された溝を満たす。
【0178】
また、絶縁層20の上面を平坦化し、絶縁層20の上面と電極層18の上面とが、第三方向のほぼ同じ位置に配置されるようにする。
【0179】
そして、電極層18上及び絶縁層20上に第二導電層を形成し、第二導電層上にマスク層21を形成する。このマスク層21は、第二方向に延びるラインパターンを有する。
【0180】
そして、マスク層21をマスクにして、第二回RIEにより、第二導電層、絶縁層20、電極層18、メモリ素子17、電極層16、p型半導体層15、真性半導体層14、n型半導体層13及び電極層12を、順次エッチングする。
【0181】
その結果、第二導電層は、第二方向に延びる導電線L3(j)となり、かつ、導電線L2(i)上には、セルユニットCU2の第一方向の側面が形成される。即ち、導電線L2(i)と導電線L3(j)との間には、直列接続されるp-i-nダイオードD-pin及びメモリ素子(RE)17からなるセルユニットCU2が形成される。
【0182】
この後、マスク層21は、除去される。
【0183】
また、LPCVD法により、絶縁層(例えば、酸化シリコン)を形成し、この絶縁層により第二回RIE時にセルユニットCU2の第一方向の側面側に形成された溝を満たす。
【0184】
さらに、この絶縁層の上面を平坦化する。
【0185】
以上の工程により、本発明に係わるp-i-nダイオードが形成される。
【0186】
尚、以上の工程を繰り返すことにより三次元クロスポイント型メモリセルアレイが完成する。但し、最も上のメモリセルアレイを形成する場合以外については、図21乃至図23の工程において、導電線L3(j)となる第二導電層とマスク層と21との間に、セルユニットCU2上の別のセルユニットとなるスタック構造(セルユニットCU2と同じ構造)が形成される。
【0187】
(8) 材料例
以下、p-i-nダイオードを整流素子とする抵抗変化メモリの材料例を説明する。
【0188】
p-i-nダイオードを構成するp型半導体層、真性半導体層及びn型半導体層は、ぞれぞれ、Si、 SiGe、 SiC、 Ge、 C、 GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
【0189】
p型半導体層(陽極層)は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つであるのが好ましい。
【0190】
n型半導体層(陰極層)は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つであるのが好ましい。
【0191】
p型半導体層、真性半導体層及びn型半導体層の結晶状態は、アモルファス状態、単結晶状態及び多結晶状態のいずれであっても構わない。
【0192】
ワード線/ビット線として機能する導電線は、W 、 WSi、 NiSi、 CoSiなどから構成される。
【0193】
電極層は、Pt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、 Co、 Ti、 TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlNなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
【0194】
メモリ素子は、例えば、二元系又は三元系の金属酸化物から構成される。
【0195】
(9) 効果
本発明の拡散防止領域を有するp-i-nダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、コンベンショナルなp-i-nダイオードに比べて1/2〜1/5にすることができる。
【0196】
言い換えると、本発明のp-i-nダイオードの厚さをコンベンショナルなp-i-nダイオードと同じにした場合、逆バイアスが印加された状態の本発明のp-i-nダイオードの逆方向電流は、同一の逆バイアスが印加された状態のコンベンショナルなp-i-nダイオードのそれに比べて2桁以上小さくなる。
【0197】
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
【0198】
また、p-i-nダイオードの陽極層及び陰極層は、共に半導体から構成されるため、半導体のフェルミ準位を変えることにより整流性の制御を行うことができる。特に、順バイアス時において、電子を注入する側のn型半導体層のフェルミ準位を相対的に高くし、電子を受ける側のp型半導体層のフェルミ準位を相対的に低くすることにより、整流性を高めることができる。
【0199】
また、第二実施例のように、p-i-nダイオードD-pinのn型半導体層13の真性半導体層14側の端部及びp型半導体層15の真性半導体層14側の端部のみに、炭素、窒素、弗素及び酸素の少なくとも一つを含む拡散防止領域Xが配置されることにより、真性半導体層14の抵抗を下げることができる。その結果、順方向電流を稼ぐことができる。
【0200】
3. 適用例
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、NANDフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
【0201】
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
【0202】
4. むすび
本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオードを薄くすることができる。また、本発明によれば、抵抗変化メモリの整流素子として使用されるp-i-nダイオードの特性の劣化も少なくすることができる。
【0203】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【0204】
本発明の抵抗変化メモリは、次世代ユニバーサルメモリとして産業上のメリットは多大である。
【符号の説明】
【0205】
1: 抵抗変化メモリ、 2: クロスポイント型メモリセルアレイ、 3: 第一制御回路、 4: 第二制御回路、 5: ホスト、 6: コマンド・インターフェイス回路、 7: データ入出力バッファ、 8: ステートマシーン、 9: アドレスバッファ、 10: パルスジェネレータ、 11: 半導体基板、 12,16,18: 電極層、 13: n型半導体層(陰極層)、 14: 真性半導体層、 15: p型半導体層(陽極層)、 17: メモリ素子、 20: 絶縁層、 19,21: マスク層、 X: 拡散防止領域。
【特許請求の範囲】
【請求項1】
第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを具備し、
前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させ、
前記整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードであり、
前記p-i-nダイオードは、少なくとも前記p型半導体層の前記真性半導体層側の端部及び前記n型半導体層の前記真性半導体層側の端部に、それぞれ、拡散防止領域を有することを特徴とする抵抗変化メモリ。
【請求項2】
前記拡散防止領域は、炭素、窒素、弗素及び酸素の少なくとも一つを含み、
前記拡散防止領域内に含まれる前記炭素、前記窒素、前記弗素又は前記酸素の濃度は、1%以下であることを特徴とする請求項1に記載の抵抗変化メモリ。
【請求項3】
前記拡散防止領域は、前記真性半導体層の全体を含んでいることを特徴とする請求項1又は2に記載の抵抗変化メモリ。
【請求項4】
前記p型半導体層内に含まれるp型不純物の濃度及び前記n型半導体層内に含まれるn型不純物の濃度は、それぞれ、1×1020 atoms/cm3以上であることを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。
【請求項5】
前記p型半導体層、前記n型半導体層及び前記真性半導体層は、エピタキシャル層であることを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化メモリ。
【請求項1】
第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを具備し、
前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させ、
前記整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードであり、
前記p-i-nダイオードは、少なくとも前記p型半導体層の前記真性半導体層側の端部及び前記n型半導体層の前記真性半導体層側の端部に、それぞれ、拡散防止領域を有することを特徴とする抵抗変化メモリ。
【請求項2】
前記拡散防止領域は、炭素、窒素、弗素及び酸素の少なくとも一つを含み、
前記拡散防止領域内に含まれる前記炭素、前記窒素、前記弗素又は前記酸素の濃度は、1%以下であることを特徴とする請求項1に記載の抵抗変化メモリ。
【請求項3】
前記拡散防止領域は、前記真性半導体層の全体を含んでいることを特徴とする請求項1又は2に記載の抵抗変化メモリ。
【請求項4】
前記p型半導体層内に含まれるp型不純物の濃度及び前記n型半導体層内に含まれるn型不純物の濃度は、それぞれ、1×1020 atoms/cm3以上であることを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。
【請求項5】
前記p型半導体層、前記n型半導体層及び前記真性半導体層は、エピタキシャル層であることを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化メモリ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2011−3719(P2011−3719A)
【公開日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願番号】特願2009−145473(P2009−145473)
【出願日】平成21年6月18日(2009.6.18)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願日】平成21年6月18日(2009.6.18)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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