【課題】 書き込み動作及び消去動作の両方の特性向上を図る。
【解決手段】 実施形態による不揮発性半導体記憶装置は、半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜１３ａと下部膜上に積層された上部膜１３ｂとを有するフローティングゲート電極１３と、フローティングゲート電極上に形成された電極間絶縁膜１６と、電極間絶縁膜上に形成されたコントロールゲート電極１７と、を具備し、上部膜におけるＰ型不純物の濃度又は活性化濃度は、下部膜におけるＰ型不純物の濃度又は活性化濃度より高い。 （もっと読む）

【課題】容量絶縁膜の絶縁性の劣化が生じにくく、かつ容量プレート電極の厚みが薄い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備える。メモリセル部と補償容量部とは、同一構成の容量プレート電極を含む。容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している。 （もっと読む）

【課題】 電極材料に対する制約が緩和され、製造プロセス上容易な可変抵抗素子、及び、当該可変抵抗素子を備えた不揮発性半導体記憶装置を提供する。
【解決手段】
可変抵抗素子２は、第１電極１２ａと第２電極１４の間に抵抗変化層１３、及び、第２電極と接する低抵抗層１４を挟持して構成される。低抵抗層１４は、抵抗変化層１３を構成する金属酸化膜と同一の金属元素の酸化膜であり、且つその抵抗値が前記抵抗変化層よりも低くなるように低抵抗化する処理がされている。低抵抗層１４は、例えば、金属酸化膜に不純物をドーピングし、キャリア濃度を増加させることにより形成される。或いは、低抵抗層１４は、ｎ型の金属酸化物の場合、金属酸化膜の酸素欠損濃度を抵抗変化層１３よりも高濃度にすることにより形成される。 （もっと読む）

【課題】強誘電体材料層の電気特性（例えば、高残留分極特性、低リーク電流特性など。）をより一層向上させることが可能な強誘電体材料層の製造方法を提供する。
【解決手段】熱処理することにより強誘電体材料となるゾルゲル溶液を準備する第１工程と、基材上に前記ゾルゲル溶液を塗布することにより、前記強誘電体材料の前駆体組成物層を形成する第２工程と、前記前駆体組成物層を１２０℃〜２５０℃の範囲内にある第１温度で乾燥させる第３工程と、前記前駆体組成物層を前記第１温度よりも高く、かつ、１５０℃〜３００℃の範囲内にある第２温度に加熱した状態で前記前駆体組成物層に対して型押し加工を施す第４工程と、前記前駆体組成物層を前記第２温度よりも高い第３温度で熱処理することにより、前記前駆体組成物層から強誘電体材料層を形成する第５工程とをこの順序で含む強誘電体材料層の製造方法。 （もっと読む）

【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。
【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。 （もっと読む）

【課題】専用のセレクタトランジスタが不要な自己選択式ＰＣＭデバイスを提供する。
【解決手段】原子層堆積法（ＡＬＤ）を使用して、亜鉛酸化物（ＺｎＯ）を層変化材料の上に堆積させることで、自己選択型記憶デバイスが形成される。ＺｎＯ／ＧＳＴ界面に形成されるダイオードは、ＰＣＭアーキテクチャ内で、整流能力と記憶能力の両方を示す。 （もっと読む）

【課題】抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【解決手段】本発明の例に関わる抵抗変化メモリは、ｎ型伝導性の第１のシリコン層と第１のシリコン層と接触する導電層３６とを有する非オーミック素子３０と、導電層３６を介して非オーミック素子３０に接続され、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子と、を含み、配線Ｌ２（ｉ）と配線Ｌ３（ｊ）との間に設けられるセルユニットと、を具備し、シリコン層３３は、ドナー不純物として、第１の元素４１と第２の元素４２とを含む。 （もっと読む）

【課題】抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【解決手段】本発明の例に関わる抵抗変化メモリは、２つの配線Ｌ２（ｉ），Ｌ３（ｊ）と、少なくとも一方の端部に設けられる導電層３６と２つの端部間に設けられるシリコン部とを有する非オーミック素子３０と、導電層３６を介して非オーミック素子３０に接続され、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子２０とを含み、２つの配線Ｌ２（ｉ），Ｌ３（ｊ）間に設けられるセルユニットＣＵと、を具備し、非オーミック素子３０は、シリコン部３７内に、シリコンゲルマニウム領域３９を有している。 （もっと読む）

【課題】周辺回路の占有面積の増大を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され可変抵抗素子Ｒ及び双方向ダイオードＤにて構成されたメモリセルＭと、一つのワード線ＷＬを選択する第１デコーダ回路１３と、一つのビット線ＢＬを選択する第２デコーダ回路１４と、選択されたワード線、非選択のワード線ＷＬ、選択されたビット線ＢＬ、及び非選択のビット線ＢＬの電圧を各々制御する電圧制御回路１５とを備える。可変抵抗素子Ｒは、印加される電圧の極性により抵抗値を変化させるように構成されている。電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタ１５３を接続するように構成されている。 （もっと読む）

【課題】p-i-nダイオードをその特性の劣化なしに薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線Ｌ２（ｉ）と、第一方向に交差する第二方向に延びる第二導電線Ｌ３（ｊ）と、第一導電線と第二導電線との間に直列接続されるメモリ素子１７及び整流素子１３，１４，１５から構成されるセルユニットＣＵ２とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。 （もっと読む）

【課題】セット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を抑制し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】整流素子層２１は、半導体層２４と、半導体層２４の一端側に設けられた電極層２３と、半導体層２４の他端側に設けられた電極層２６と、電極層２６と半導体層２４の間に設けられた電極層２５とを備える。半導体層２４は、ｐ＋型半導体層２４ｃと、ｎ＋型半導体層２４ａとを備える。電極層２５は、半導体層２４との間で格子整合のとれた材料にて構成されている。半導体層２４は、電極層２５を結晶核として結晶成長した構成を有する。 （もっと読む）

【課題】外乱の影響を受け難く、微小なセル電流を効率よく検出することができるとともに低コストを実現する半導体記憶装置を提供することを目的とする。
【解決手段】平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線を介して前記第１の行線と対向する位置から前記列線の所定部まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第２の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプとを備えたことを特徴とする。 （もっと読む）

【課題】 電圧印加により電気抵抗が変化し、内蔵する整流性接合により、一方電極を基準電極として他方電極に正電圧を印加した時に流れる正バイアス電流が、他方電極に負電圧を印加した時に流れる負バイアス電流より大きい電流電圧特性を有する可変抵抗素子を備えてなるメモリセルを有する不揮発性半導体記憶装置において、メモリセルの読み出しディスターブを抑制する。
【解決手段】 メモリセルアレイ２５の中からメモリセルを選択するメモリセル選択回路１６，１７と、読み出し動作において、選択メモリセルの可変抵抗素子に、他方電極に読み出し動作に応じた所定の正電圧が印加するように、メモリセル選択回路を介してメモリセルに電圧供給する電圧供給回路２２と、他方電極から基準電極に流れる正バイアス電流の大小を検知して、選択メモリセルの記憶情報の読み出しを行う読み出し回路２３と、を備える。 （もっと読む）

【課題】有機強誘電体材料を用い、低電圧駆動化を図ることができる有機強誘電体キャパシタの製造方法、有機強誘電体キャパシタ、および有機強誘電体メモリを提供すること。
【解決手段】下部電極３を形成する工程と、下部電極３上に、結晶性を有する有機強誘電体材料を含む液状材料４Ａを塗布・乾燥して、記録層４の結晶化度よりも低い結晶化度で、非晶質状態の有機強誘電体材料を主材料として構成された低結晶化度膜４Ｂを形成する工程と、低結晶化度膜４Ｂの下部電極３と反対側の面上に、上部電極５を形成する工程と、低結晶化度膜４Ｂ中の有機強誘電体材料を結晶化して、記録層４を形成する工程とを有する。 （もっと読む）

本発明の第１の好ましい実施形態において、導電性フィーチャが第１の誘電体エッチング停止層上に形成され、第２の誘電材料が導電性フィーチャ上およびその間に堆積される。第１の誘電体と第２の誘電体との間で選択的な導電性フィーチャへのバイアエッチングは、誘電体エッチング停止層上で停止し、オーバーエッチングを制限する。第２の実施形態において、複数の導電性フィーチャが減法的なパターン形成およびエッチングプロセスで形成され、誘電性充填材で満たされ、次に形成された表面が導電性フィーチャおよび誘電性充填材を同時露出する。誘電体エッチング停止層が表面に堆積させられ、次に第３の誘電体が誘電体エッチング停止層を覆う。第３の誘電体を貫通して接点がエッチングされると、この選択的エッチングは、誘電体エッチング停止層上で停止する。第２のエッチングが導電性フィーチャへの接点を作る。
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