半導体記憶装置及びその製造方法
【課題】半導体記憶装置におけるトランジスタの特性向上と、キャパシタのリーク電流特性の両方を改善し、高信頼、高歩留のデバイスを提供する。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
近年、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、ＴｉＮ／ＺｒＯ２／ＴｉＮ構造のキャパシタが用いられるようになってきた。
【０００５】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００６】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を交互に複数回積層した構造を有するもの等がある。
【０００７】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【０００８】
例えば、特許文献１には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実際のＤＲＡＭでは、キャパシタの誘電体膜形成後に行う上部電極形成プロセスに伴う熱処理や、トランジスタの界面準位を低減するために行う水素アニール等の熱処理を行う。ところが、ＺＡＺ構造のように酸化ジルコニウムを主成分とする誘電体膜を形成後にこれらの熱処理を行うと、キャパシタのリーク電流が増大する場合があった。その結果、それが製造プロセス上の制約になる場合や、十分な水素アニールによって良好なトランジスタ特性を得るのが困難な場合があった。ここで、酸化ジルコニウムを主成分とする誘電体膜とは、ジルコニウム原子数をＺｒ、ジルコニウムを除く誘電体中の酸化物の金属原子数をＭとしたときに、Ｚｒ／（Ｚｒ＋Ｍ）で表される組成比が０．８以上であるような誘電体膜を指している。
【００１１】
これらの熱処理に伴うキャパシタのリーク電流増大は（１）誘電体膜中の酸素欠損の増加や、窒素などの不純物が誘電体膜中に拡散することによって、誘電体膜自体が劣化する現象、（２）酸化ジルコニウムを主成分とする誘電体膜が、窒化チタンの電極から部分的に剥離する現象、（３）誘電体膜自体にクラックなどのダメージが発生する現象、などが複合的に起きている為であると、本発明者らによって推察された。これらは、特に還元雰囲気中での熱処理や、誘電体膜の2次的な結晶粒成長に伴う応力の変化に起因すると考えられる。
【課題を解決するための手段】
【００１２】
本発明者らは、ＺＡＺ構造など、酸化ジルコニウムを主成分とする誘電体膜を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件で酸化チタンなどのチタン化合物を主成分とする第一の保護膜を形成し、その後、上部電極を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できることを見出した。ここで、２次的な結晶粒成長とは、成膜中に形成される結晶の成長を１次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。
【００１３】
上記に加えて、下部電極と酸化ジルコニウムを主成分とする誘電体膜の間に、さらに酸化チタンを主成分とする第二の保護膜を設けることで、ＤＲＡＭ製造プロセスに不可避の熱処理に対し、充分な耐性が得られることを見出した。
【００１４】
すなわち、本発明の一実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含む半導体装置の製造方法が提供される。
【００１５】
また、本発明の別の一実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に第二の保護膜を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含むことを特徴とする半導体装置の製造方法が提供される。
【００１６】
さらに本発明のもう一つの実施形態によれば、
半導体基板と、
前記半導体基板に接続される窒化チタンを含む下部電極と、
前記下部電極に接して前記下部電極を覆う酸化ジルコニウムを主成分とする誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う窒化チタンを含む上部電極を有し、
前記上部電極と前記誘電体膜との界面、および前記下部電極と前記誘電体膜との界面の少なくとも一方、好ましくは両方に、酸化チタンを主成分とする保護膜が挿入されていることを特徴とするキャパシタを有する半導体記憶装置が提供される。
【発明の効果】
【００１７】
本発明によれば、キャパシタを備えたＤＲＡＭ等の半導体記憶装置において、酸化ジルコニウムを主成分とする誘電体膜と窒化チタンとの電極の界面に、チタン化合物からなる保護膜を挿入することにより、上部電極形成時の熱処理やトランジスタの界面準位を低減する水素アニールにおいて発生する誘電体膜へのダメージを抑制することが出来る。その結果、製造プロセス上の制約（プロセス温度の上限など）が緩和され、トランジスタ特性と、キャパシタ特性の両立が可能となり、高信頼、高歩留のデバイスを得ることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】従来のＺｒＯ単層膜構造のキャパシタ構造を示す概略断面図である。
【図２】図１のキャパシタのリーク電流特性を示すグラフである。
【図３】従来のＺＡＺ構造のキャパシタ構造を示す概略断面図である。
【図４】図３のキャパシタのリーク電流特性を示すグラフである。
【図５】本発明の一実施形態に係るキャパシタ構造に用いる保護膜の効果を評価するため、ＺｒＯ単層膜構造のキャパシタ構造に適用した平坦キャパシタの模式的断面図である。
【図６】第一の保護膜として酸化チタン膜を適用した図５のキャパシタのリーク電流特性を示すグラフである。
【図７】第一の保護膜として窒化チタン膜を適用した図５のキャパシタのリーク電流特性を示すグラフである。
【図８】本発明の一実施形態に係るキャパシタ構造を評価する平坦キャパシタの模式的断面図である。
【図９】第一の保護膜として酸化チタン膜を適用した図８のキャパシタのリーク電流特性を示すグラフである。
【図１０】本発明の別の実施形態に係るキャパシタ構造を評価する平坦キャパシタの模式的断面図である。
【図１１】第二の保護膜として酸化チタン膜を適用した図１０のキャパシタのリーク電流特性を示すグラフである。
【図１２】リーク電流特性とＥＯＴとの関係を示す図である。
【図１３】本発明に係る半導体記憶装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１４】図１３のＸ−Ｘで示した位置の平面図である。
【図１５−１】図１３のキャパシタの製造工程を示す工程断面図である。
【図１５−２】図１３のキャパシタの製造工程を示す工程断面図である。
【図１５−３】図１３のキャパシタの製造工程を示す工程断面図である。
【図１６】図１８のサンプル構造におけるアニール前のＸＲＤ結果を示す図である。
【図１７】図１８のサンプル構造におけるアニール後のＸＲＤ結果を示す図である。
【図１８】図１６、図１７のデータを得るのに用いたサンプル構造を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００２０】
（実験例１）
まず、ＺｒＯ２膜（以下、ＺｒＯ膜と称す）の単層構造のキャパシタについて評価した。
【００２１】
図１は、シリコン単結晶半導体基板１０１上に、窒化チタン膜（ＴｉＮ膜）からなる下部電極１０２と、同じくＴｉＮ膜からなる上部電極１０４と、上下部電極に挟まれたＺｒＯ膜からなる誘電体膜１０３を有する平坦キャパシタの構造を示している。
【００２２】
ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ（Chemical Vapor Deposition）法により形成した。堆積温度は４５０℃、膜厚は１０ｎｍとした。以下、ＣＶＤ法により形成したＴｉＮ膜をＣＶＤ−ＴｉＮ膜と記す。
【００２３】
また、誘電体膜１０３となるＺｒＯ膜は、有機金属錯体であるＴＥＭＡＺ（テトラキス（エチルメチルアミノ）ジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒプリカーサとし、オゾン（Ｏ３）を反応ガスとするＡＬＤ（Atomic Layer Deposition）法で形成した。成膜温度は２５０℃、膜厚は６ｎｍとした。誘電体膜１０３は、半導体基板が設置された反応室にＺｒプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。
【００２４】
ＴｉＮ膜からなる上部電極１０４については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ＺｒＯ膜上面に平板マスクをセットし、その上からスパッタ法によりＴｉＮ膜（以下ＰＶＤ−ＴｉＮ膜と記す）を堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は１０ｎｍとした。
【００２５】
図２の符号Ｂで示される特性は、上記構成のキャパシタにおいて、上部電極１０４に−３Ｖから＋３Ｖの電圧を印加した場合のリーク電流特性を示している。指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が＋２．３Ｖ、−２．２Ｖとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に１Ｖ以上であることを考慮すると、上記構成のキャパシタは充分マージンのあるリーク電流特性を示している。
【００２６】
一方、図２に示した符号Ａの特性は、上部電極として、ＰＶＤ−ＴｉＮ膜に代えて、下部電極と同じＣＶＤ−ＴｉＮ膜を用いた場合の結果を示している。図から明らかなように、上部電極にＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流は、ＰＶＤ−ＴｉＮ膜の場合に比べて７桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。
【００２７】
立体構造のキャパシタに適用するためには、前述のように、上部電極も下部電極と同様に、段差被覆性の良好なＣＶＤ法を用いて形成する必要がある。しかし、符号Ａに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。
【００２８】
本発明者らは、上記の上部電極形成法の違い、すなわちスパッタ法とＣＶＤ法の各々の条件の内、どの条件が誘電体膜となるＺｒＯ膜のリーク電流を激変させる原因となっているか種々検討した。その結果、リーク電流を激変させる主たる原因が成膜温度とその雰囲気にあると推定した。つまり、スパッタ法では室温において、アルゴン（Ａｒ）等の不活性ガス雰囲気で形成しており、ＣＶＤ法では４５０℃において、四塩化チタン（ＴｉＣｌ４）、アンモニア（ＮＨ３）の他に、これらのガスが反応して生成された塩化水素（ＨＣｌ）ガス、や水素（Ｈ２）ガスを含む雰囲気で形成していることに主たる原因があると考えた。
【００２９】
すなわち、結晶化した酸化ジルコニウム膜を誘電体とするキャパシタのリーク特性は、上部電極の形成方法に大きく依存することを見出した。
【００３０】
ＣＶＤ−ＴｉＮは、その成膜工程において、誘電体膜のＺｒＯ膜に、なんらかのダメージを与えていると考えられる。
【００３１】
ＣＶＤ−ＴｉＮの成膜には３８０℃〜６５０℃程度の温度で四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）とそれらの反応生成ガスの雰囲気に暴露されることがＰＶＤ−ＴｉＮと異なるので、これらの成膜条件の差が特性に影響していると考えられる。
【００３２】
しかし、ＰＶＤ−ＴｉＮは段差被覆性に劣り、現在のＤＲＡＭで用いられている高アスペクト比の立体構造を有するキャパシタに適用することが出来ない。
【００３３】
（実験例２）
次に、ＺＡＺ構造のキャパシタについて評価した。ＺＡＺ構造とは、酸化ジルコニウムを主成分とする誘電体膜の構造の一つであって、誘電体膜中に酸化アルミニウムが含まれている誘電体膜の構造の一つである。ＺＡＺ構造の誘電体膜を用いているキャパシタをＺＡＺ構造のキャパシタと称している。
【００３４】
図３は、シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、同じくＣＶＤ−ＴｉＮ膜からなる上部電極１０４と、下部電極１０２上に形成されたＺｒＯ膜からなる第一の誘電体膜１０５と、第一の誘電体膜１０５上に形成された酸化アルミニウム膜（以下、ＡｌＯ膜と称す）からなる第二の誘電体膜１０６と、第二の誘電体膜１０６上に形成されたＺｒＯ膜からなる第三の誘電体膜１０７を有する平坦キャパシタの構造を示している。
【００３５】
ＣＶＤ−ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ法により形成したものである。堆積温度は４５０℃、膜厚は１０ｎｍとした。
【００３６】
また、第一の誘電体膜１０５となるＺｒＯ膜は、有機金属錯体であるＴＥＭＡＺ（テトラキス（エチルメチルアミノ）ジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒプリカーサとし、オゾン（Ｏ３）を反応ガスとするＡＬＤ（Atomic Layer Deposition）法で形成した。成膜温度は２５０℃、膜厚は３ｎｍとした。第一の誘電体膜１０５は、半導体基板が設置された反応室にＺｒプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。また、酸化剤としてはオゾン（Ｏ３）と酸素（Ｏ２）の混合ガスや水（Ｈ２Ｏ）が用いられる場合もある。
【００３７】
第二の誘電体膜１０６となるＡｌＯ膜は、ＡｌプリカーサとしてＴＭＡ（トリメチルアルミニウム）を用いた２５０℃のＡＬＤ法で成膜を行っている。このサンプルはＡＬＤサイクルで５回（約０．５ｎｍ）の成膜を行っている。第二の誘電体膜１０６は、半導体基板が設置された反応室にＡｌプリカーサを導入して第一の誘電体膜１０５表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。また、酸化剤としてはオゾン（Ｏ３）と酸素（Ｏ２）の混合ガスや水（Ｈ２Ｏ）が用いられる場合もある。
【００３８】
次に、第三の誘電体膜１０７のＺｒＯ膜を第一の誘電体膜１０５と同様に形成する。膜厚は３ｎｍとした。なお、本実験例では第一の誘電体膜１０５と第三の誘電体膜１０７をそれぞれ３．０ｎｍとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜１０５の膜厚を５．０ｎｍ、第三の誘電体膜を１．０ｎｍというように、非対称になってもよい。
【００３９】
ＣＶＤ−ＴｉＮ膜からなる上部電極１０４については、上記下部電極１０２と同様に４５０℃のＣＶＤ法により１０ｎｍの膜厚で形成した。
【００４０】
このように形成したキャパシタについて、Ｉ−Ｖ特性を評価した。結果を図４に示す。図４において、符号Ｃは上部電極形成後、符号Ｄは上部電極を形成した後さらに４５０℃で６ｈｒの窒素アニール後、符号Ｅは同じく４５０℃で６ｈｒの窒素アニール＋４５０℃で２ｈｒの水素アニール後に測定したキャパシタのＩ−Ｖ特性を示す。
【００４１】
符号Ｃでは指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−１．８Ｖから＋２．０であり、図２に示す符号Ａはもちろん、符号Ｂの場合より向上していることが分かる。
【００４２】
符号Ｄでは、リーク電流特性がさらに向上し、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−２．８Ｖから＋２．４Ｖである。これは、熱処理によって誘電体膜がさらに緻密化したことによるものと考えられる。しかしながら、２時間の水素アニール後の符号Ｅでは、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度を達成することができず、実用的なキャパシタが得られないことが分かる。
【００４３】
上記実験例１及び２の結果から、ＺＡＺ構造の誘電体膜において２時間の水素アニール後に大きくリーク電流特性が劣化する原因が、実験例１に示す単層ＺｒＯ膜と同様に上部電極成膜工程において、ＣＶＤ−ＴｉＮ膜が第三の誘電体膜のＺｒＯ膜になんらかのダメージを与えていると考えられる。
【００４４】
ＡＬＤ法で形成したＺｒＯ膜は２５０℃で成膜した直後の段階で微結晶状態となっている。この微結晶状態のＺｒＯ膜を成膜温度より高い温度で熱処理すると２次的な結晶粒成長が生じる。２次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。
【００４５】
なお、微結晶状態とは、Ｘ線回折（ＸＲＤ）では結晶起因の小さなピークが観察されるが、透過電子顕微鏡像では明確な結晶粒界が観察されない状態である。
【００４６】
ＺｒＯ膜の単層膜では相対的に膜厚が厚いために、大きな粒径を有する多結晶構造に変化し、図２の符号Ａのようにリーク電流が劣化していると考えられる。一方、ＺＡＺ構造ではＺｒＯ膜の間にＡｌＯ膜が介在することで、相対的に薄いＺｒＯ膜となり粒径の大きな多結晶構造とはならず、また、ＡｌＯ膜自体は結晶化温度が比較的高いために、半導体工程のプロセス温度程度では結晶化せず非晶質のままとなっていることで、応力緩和によるクラックや界面剥離の防止作用を有するものと考えられる。このため、上部電極としてＣＶＤ−ＴｉＮ膜成膜後及び不活性雰囲気でのアニールでは、ＺｒＯ膜の２次的な結晶粒成長によるダメージの進展が、非晶質のＡｌＯ膜の存在によって抑制されていると考えられる。しかしながら、水素ガス雰囲気において長時間アニールすることでＡｌＯ膜がダメージの進展を抑制する効果を喪失し、それがリーク電流の劣化につながっていると考えられる。
【００４７】
そこで、ＺｒＯ膜の２次的な結晶粒成長に伴うダメージを防止するためには、ＺｒＯ膜の２次的な結晶粒成長の少ない温度、好ましくはほとんど生じない温度でＺｒＯ膜表面を保護膜で被覆し、その後上部電極としてのＣＶＤ−ＴｉＮ膜を形成すれば良いと考えた。
【００４８】
ここで、保護膜としてチタン化合物が有効であることを見出した。特に、酸化物である酸化チタンと、上部電極としても使用される窒化チタンが有望である。
【００４９】
（実験例３）
まず、保護膜として酸化チタン膜（ＴｉＯ膜と称す）の効果について検証する。
【００５０】
図５は、シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、多結晶ＺｒＯ膜からなる誘電体膜１０３と、ＴｉＯ膜からなる第一の保護膜１１０と、ＣＶＤ−ＴｉＮ膜からなる上部電極１１１を備えたキャパシタ構造を示している。なお、本実験例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。また、実験例１との比較のため、誘電体膜はＺＡＺ構造ではなく、ＺｒＯ膜単層膜とした。
【００５１】
実験例１と同様に、半導体基板１０１上にＣＶＤ−ＴｉＮ膜からなる下部電極１０２を１０ｎｍ厚に形成し、続いて、誘電体膜１０３となるＺｒＯ膜を成膜する。上記実験例１と同様に、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍのＺｒＯ膜を形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。ＺｒプリカーサとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏ（水蒸気）を用いても良い。また、誘電体膜１０３の膜厚として６ｎｍとしているが、これに限定されず、５〜８ｎｍの範囲とすることができる。
【００５２】
さらに成膜温度は２１０℃〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５３】
実験例１では、ＺｒＯ膜上にＣＶＤ−ＴｉＮ膜を成膜していたが、本実験例ではＺｒＯ膜の結晶成長を伴わない温度でＴｉＯ膜からなる第一の保護膜を成膜する。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して誘電体膜１０３となる微結晶ＺｒＯ膜の表面に原子層レベルでＴｉプリカーサ吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）オゾンを導入して吸着しているＴｉプリカーサを酸化するステップと、（４）気相に残留するオゾンを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰り返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。ＴＴＩＰと同じ成膜条件が適用できるＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３）を用いることもできる。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５４】
次に、上部電極１１１となるＣＶＤ−ＴｉＮ膜を形成した。上部電極１１１となるＣＶＤ−ＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。
【００５５】
さらに、上部電極１１１を形成した後、面積が既知のマスク材料（不図示）を上部電極１１１上に形成し、マスク材料をマスクとして上部電極１１１をエッチング除去し、図５に示すキャパシタ構造を形成した。
【００５６】
図６は、図５に示したキャパシタのリーク電流特性を示している。横軸は、上部電極に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ａで示される特性は、図２の符号Ａで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｆは、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１０を有する場合のリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の保護膜１１０がない場合（符号Ａ）には２Ｅ−２（Ａ／ｃｍ２）であり、第一の保護膜１１０がある場合（符号Ｆ）には７Ｅ−８（Ａ／ｃｍ２）となっている。図６の特性比較から明らかなように、厚さ１ｎｍの多結晶ＴｉＯ膜からなる第一の保護膜１１０を有するキャパシタでは、第一の保護膜１１０がない場合（符号Ａ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。
【００５７】
上記の結果は、４５０℃の温度で上部電極１１１が成膜される工程において、ＴｉＯ膜１１０が誘電体膜１０３となる微結晶ＺｒＯ膜の２次的な結晶粒成長や還元雰囲気での熱処理におけるダメージの発生を有効に防止する保護膜の役割を果たしていることを示唆している。
【００５８】
また、発明者らの実験結果によれば、１ｎｍ以上の膜厚を有するＴｉＯ膜は、形成直後では非晶質であるが、４５０℃の成膜温度でＴｉＮ膜を積層形成した後では、多結晶となっており、ＳｉＯ２等価換算膜厚（ＥＯＴ（Equivalent Oxide Thickness）：電極単位面積当たりの静電容量をＳｉＯ２の誘電率３．９で等価換算した膜厚）にも変化が見られないことから、誘電体というよりは導体としての振る舞いを示すことがわかった。したがって、１ｎｍ以上の膜厚を有するＴｉＯ膜を熱処理して得られる多結晶酸化チタン膜は、誘電体ではなく上部電極の一部として機能している。これは、（１）窒化チタンと酸化チタンの組み合わせではもともとショットキー障壁が小さいこと、（２）酸化チタン自体が酸素欠損や不純物の存在によって半導体的に振舞うこと、が原因と考えられる。
【００５９】
また、第一の保護膜１１０を形成する前に誘電体膜を４００℃で数分間加熱処理してからＴｉＯ膜からなる第一の保護膜１１０を形成した場合は、図２の符号Ａと同様にリーク電流が劣化することを確認している。３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のＡＬＤ法の成膜温度（２５０℃）に対して、５０℃高い３００℃では、２次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、第一の保護膜１１０を形成する前に、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加されなければ、実用上問題がないことが分かった。上記微結晶ＺｒＯ膜のＡＬＤ法の温度範囲（２１０℃〜２８０℃）とＴｉＯ膜からなる第一の保護膜１１０のＡＬＤ法の温度範囲（２１０℃〜２８０℃）とは同等であることから、その範囲内であれば温度差７０℃の範囲内に収まることになる。もちろん、微結晶ＺｒＯ膜の成膜とＴｉＯ膜からなる第一の保護膜１１０の成膜の間には不要な熱処理が加わらないことが好ましい。このように、ＴｉＯ膜からなる第一の保護膜１１０はＺｒＯ膜の多結晶化が進行する前に形成することが必要である。
【００６０】
発明者の実験によれば、ＺｒＯ膜からなる誘電体上に形成されるＴｉＯ膜のリーク電流を低減する保護膜としての効果は、膜厚０．４ｎｍから発現し、１ｎｍ以上の膜厚であることが好ましい。１ｎｍ以上の膜厚であれば、上部電極１１１の形成温度にて成膜時の非晶質状態から多結晶状態に変化し、結晶化に伴うバンドの形成と、酸素欠損等を起源とするバンドギャップ中の準位の形成により、導体すなわち電極として振る舞うためにＥＯＴに変化が現れないと考えられる。第一の保護膜となるＴｉＯ膜は、また、５ｎｍ以下であることが好ましい。５ｎｍを超える膜厚では、ＴｉＯ膜自体の結晶化によりクラック等のダメージが発生する場合があり、このダメージが誘電体膜に伝搬する場合がある。したがって、ＺｒＯ膜からなる誘電体上に形成される第一の保護膜の好ましい膜厚範囲は０．４〜５．０ｎｍである。０．４ｎｍ未満の膜厚ではリーク電流低減効果が得られない。より好ましい膜厚範囲は１〜２ｎｍである。
【００６１】
ＴｉＯ膜からなる第一の保護膜１１０を形成した後、上部電極１１１の成膜温度で加熱されることにより、ＺｒＯ膜１０３の２次的な結晶粒成長に伴う緻密化が進み、より高誘電率の誘電体膜が得られるが、上部電極１１１の形成とは別に熱処理を施しても良い。また、前述のように、１ｎｍ以上の膜厚を有するＴｉＯ膜は上部電極１１１の成膜温度で多結晶化する。この結晶化を促進する手段として、還元性雰囲気で熱処理する方法も有効である。例えば、還元性雰囲気としてアンモニア（ＮＨ３）を用いれば、３８０〜４６０℃の温度範囲で２〜２０分の熱処理を行うことにより、非晶質ＴｉＯ膜中に含有されている有機不純物の還元離脱及びＴｉＯ膜中の酸素欠損の導入（低酸化状態（ＴｉＯｘ：ｘは２未満の正の実数）への移行）、あるいは窒素不純物の導入を行うことができ、結果的に結晶化を促進することができる。したがって、上部電極１１１となるＴｉＮ膜を形成する前に、アンモニアや水素雰囲気で熱処理して、誘電体１０３となる微結晶ＺｒＯ膜と第一の保護膜１１０となるＴｉＯ膜を予め多結晶状態に変換しておくことも有効である。なお、上部電極１１１となるＴｉＮ膜の形成には、原料ガスとしてＴｉＣｌ４及びＮＨ３を用いるので、ＴｉＮ膜形成装置内に半導体基板を設置した後、ＴｉＮ膜を形成する直前に前処理としてＮＨ３雰囲気での熱処理を行う方法を実施することもできる。この場合には、ＴｉＮ膜形成装置内で還元性雰囲気の熱処理を実施できるので工程を簡略化できる。
【００６２】
また、第一の保護膜１１０となるＴｉＯ膜は、その一部が窒化されても良い。例えば、ＴｉＯＮ膜の様に酸窒化物や窒素原子が不純物としてドープされた膜質となることで、より導電性が高まる。上記のようにＮＨ３雰囲気での熱処理を行うことで、積極的に窒化を進めることができる。ＴｉＯ膜中のＮ濃度は１Ｅ１９［ａｔｏｍｓ／ｃｃ］から１Ｅ２１［ａｔｏｍｓ／ｃｃ］とし、望ましくは１Ｅ２０［ａｔｏｍｓ／ｃｃ］程度とすることが好ましいが、実際に形成されたキャパシタのＣ−Ｖ特性を見ながら、製造環境に合わせてドーピング量を調整する。
【００６３】
言い換えれば、第一の保護膜としてのＴｉＯ膜は、酸化ジルコニウムを主成分とする誘電体膜が窒化チタンの電極を形成する際にＮＨ３などの高温の還元雰囲気に直接暴露されるのを防ぐ働きをしているとも言える。
【００６４】
１ｎｍ以上の膜厚を有する多結晶化されたＴｉＯ膜は誘電体のリーク電流を低減する保護膜として機能すると同時に上部電極の一部としても機能している。一方、０．４〜１．０ｎｍ未満の膜厚範囲にあるＴｉＯ膜は、上部電極形成時の熱処理温度では多結晶化せず非晶質状態を維持する。したがって、上部電極としては機能しないが、リーク電流を低減する保護膜として機能する。
【００６５】
（実験例４）
次に、保護膜としてＴｉＮ膜について検証する。
【００６６】
ＴｉＮ膜は上部電極として使用されているが、ここでは、ＣＶＤ法による成膜ではなく、微結晶ＺｒＯ膜の２次的な結晶粒成長を伴わず、また誘電体膜中の酸素欠損の増加や、誘電体膜中への窒素などの不純物の拡散もほとんど起こらない温度で成膜可能なＡＬＤ法を採用する。キャパシタ構造は、図５に示す構造と同じであるが、上部電極は、第一の保護膜１１０と上部電極１１１が共にＴｉＮ膜であり、第一の保護膜１１０を構成するＴｉＮ膜は上部電極１１１の成膜段階で一体化するので、最終的な構造は、図１に示す構造と同等となる。
【００６７】
まず、実験例３と同様に微結晶ＺｒＯ膜まで成膜した後、ＴｉＯ膜の成膜に代えて、ＴｉＮ膜からなる第一の保護膜１１０を成膜する。
【００６８】
第一の保護膜１１０となるＡＬＤ−ＴｉＮ膜は、四塩化チタン（ＴｉＣｌ４）をＴｉプリカーサとし、アンモニア（ＮＨ３）を反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。アンモニアはプラズマ化した状態で供給した。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して誘電体１１５の表面に原子層レベルでＴｉプリカーサを吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）プラズマ化したアンモニアを導入して吸着しているＴｉプリカーサを分解し、Ｔｉを窒化するステップと、（４）気相に残留するアンモニアを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。アンモニアをプラズマ化することにより、エネルギー準位の高い窒素ラジカルが生成され反応性が向上するので２５０℃の低温でも窒化反応を促進することができる。また、ここではＴｉプリカーサとしてＴｉＣｌ４を用いたが、これに限定されるものではない。ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ３）２〕４）やＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ２Ｈ５）２〕４）を用いることができる。これらのＴｉ原料ガスを単独もしくは混合状態で使用することができる。また、反応ガスとしてアンモニアを用いたが、これに限定されるものではなく、Ｎ２、Ｎ２＋ＮＨ３、Ｎ２＋Ｈ２などを用いても良い。ＴＤＭＡＴやＴＤＥＡＴをＴｉプリカーサとして用いる場合も反応ガスはプラズマ化した状態で供給する。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００６９】
次に、上部電極１１１となるＣＶＤ−ＴｉＮ膜を形成した。上部電極１１１となるＣＶＤ−ＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。上部電極を形成する際の熱処理により、第一の保護膜１１０となるＡＬＤ−ＴｉＮ膜は、膜中の残存する有機物の還元離脱及び結晶成長により上部電極１１１と一体化した上部電極となり、誘電体膜１０３の微結晶ＺｒＯ膜は多結晶質のＺｒＯ膜に変換される。
【００７０】
図７は、本実験例のキャパシタのリーク電流特性を示している。横軸は、上部電極１１１に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ａで示される特性は、図２の符号Ａで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｇは、厚さ１ｎｍのＴｉＮ膜からなる第一の保護膜１１０を形成した場合のリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の保護膜１１０を形成しなかった場合（符号Ａ）には２Ｅ−２（Ａ／ｃｍ２）であり、第一の保護膜１１０を形成した場合（符号Ｇ）には７Ｅ−８（Ａ／ｃｍ２）となっている。図７の特性比較から明らかなように、厚さ１ｎｍの多結晶ＴｉＮ膜からなる第一の保護膜１１０を形成したキャパシタでは、第一の保護膜１１０を形成しなかった場合（符号Ａ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。
【００７１】
ＡＬＤ―ＴｉＮ膜からなる第一の保護膜は、０．４ｎｍ以上であることが好ましい。０．４ｎｍ未満では、ＺｒＯ膜の２次的な結晶粒成長に伴うクラック等のダメージを防止する効果がなくなる。また、ＡＬＤ−ＴｉＮ膜からなる第一の保護膜は、５ｎｍ以下であることが好ましい。５ｎｍを超える膜厚では、上部電極１１１としてのＣＶＤ−ＴｉＮ形成時の熱処理によって第１の保護膜１１０と上部電極１１１を構成するＴｉＮ膜全体のストレスが増大し始めることによって誘電体１０３のリーク電流が増大し、保護膜としての機能を消失する場合がある。
【００７２】
以上の実験例３及び４から、チタンの化合物膜を第一の保護膜として形成することで、上部電極としてＣＶＤ−ＴｉＮを形成する際のＺｒＯ膜の２次的な結晶粒成長に伴うダメージが抑制され、リーク電流特性が改善されることが確認された。
【００７３】
第一の保護膜となるチタンの化合物膜としては、上記のＴｉＯ膜及びＴｉＮ膜以外に、例えば、ＴｉＯＮ膜を形成しても良い。さらに、ＴｉＯ膜とＴｉＮ膜の積層構造としても良い。
【００７４】
（実験例５）
次に、ＺＡＺ構造の誘電体膜に保護膜を適用する本発明の一実施形態について説明する。
本実験例では、保護膜としてＴｉＯ膜を形成する場合について説明する。
【００７５】
図８は、本実験例に係るキャパシタの構成を示す概略断面図であり、図３に示す構成とは、上部電極１１１と、誘電体１０７との間にＴｉＯ膜からなる第一の保護膜１１０が形成されている点で異なる。本実験例のキャパシタ構造は、ＺＡＺ構造に第一の保護膜１１０である多結晶ＴｉＯ膜が組み合わされていることからＴＺＡＺ構造と称す。
【００７６】
まず、実験例２と同様に、ＺＡＺ構造の誘電体膜まで成膜する。ＺＡＺ構造の誘電体膜は下部電極１０２側から、第一の誘電体膜１０５となる厚さ３ｎｍのＺｒＯ膜、第二の誘電体膜１０６となる厚さ０．５ｎｍのＡｌＯ膜、第三の誘電体膜１０７となる厚さ３ｎｍのＺｒＯ膜を成膜した。なお、本実験例では第一の誘電体膜１０５と第三の誘電体膜１０７をそれぞれ３．０ｎｍとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜１０５の膜厚を５．０ｎｍ、第三の誘電体膜を１．０ｎｍというように、非対称になってもよい。また、ＺｒＯ膜間に挿入されるＡｌＯ膜は、この例では１層のみ挿入しているが、２層以上の多層に挿入しても良い。但し、ＡｌＯ膜間のＺｒＯ膜の膜厚が減少すると高誘電率を示す多結晶状態とならない場合があるため、ＺｒＯ膜の一層当たりの膜厚は１ｎｍ以上であることが好ましい。誘電体膜全体に占めるジルコニウム原子数をＺとし、アルミニウム原子数をＭとしたとき、Ｚ／（Ｚ＋Ｍ）で表される組成比は０．８以上が好ましい。
【００７７】
次に、実験例３と同様に、ＡＬＤ法により厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１０を成膜する。成膜段階のＴｉＯ膜は、前述の通り非晶質である。さらに、上記各実験例と同様に４５０℃のＣＶＤ法により、上部電極１１１となるＣＶＤ−ＴｉＮ膜を１０ｎｍ厚に形成し、同様に上部電極形状にパターン化した。上部電極１１１の成膜段階では、第三及び第一の誘電体膜のＺｒＯ膜は微結晶状態から２次的な結晶粒成長が進み、透過型電子顕微鏡下に結晶粒界が確認できる多結晶状態となっている。
【００７８】
このように形成したキャパシタについて、Ｉ−Ｖ特性を評価した。結果を図９に示す。図９において、符号Ｈは上部電極１１１形成後、符号Ｉは上部電極１１１を形成した後にさらに４５０℃で６ｈｒの窒素アニールを施した後、符号Ｊは同じく４５０℃で６ｈｒの窒素アニール＋４５０℃で２ｈｒの水素アニールを施した後に測定したキャパシタのＩ−Ｖ特性を示す。
【００７９】
符号Ｈでは指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−２．０Ｖから＋２．１Ｖであり、図６に示す符号Ｆの場合より向上していることが分かる。
【００８０】
符号Ｉでは、リーク電流特性がさらに向上し、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−２．５Ｖから＋２．４Ｖであり、図４に示す符号Ｄの場合より向上している。さらに、２時間の水素アニール後の符号Ｊでも、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧は−２．３Ｖから＋２．２Ｖであり、図４に示す符号Ｅと比較して劇的にリーク電流特性が改善されていることが分かる。
【００８１】
このように、従来のＺＡＺ構造に比べ、本発明に係るＴＺＡＺ構造では水素アニール耐性を向上させるという効果があり、ＤＲＡＭにおいて、トランジスタ特性と、キャパシタ特性の両立が可能となる結果、高信頼、高歩留のデバイスを得ることが可能となる。
【００８２】
また、実験例４の結果から理解されるように、第一の保護膜１１０としてＴｉＯ膜に代えてＴｉＮ膜等の他のＡＬＤ法で成膜可能なチタン化合物膜を使用しても同様の効果が得られる。
【００８３】
本発明では、少なくとも第三の誘電体膜としてのＺｒＯ膜の成膜から第一の保護膜としてのチタン化合物膜の成膜まで、プロセス温度を３００℃以下に保持することが好ましい。また、第一の誘電体膜１０５としてのＺｒＯ膜を成膜し、第二の誘電体膜１０６としてのＡｌＯ膜を成膜後、例えば、３８０℃の酸素雰囲気で１０分の熱処理と、４５０℃の窒素雰囲気で１０分の熱処理を行った後、第三の誘電体膜１０７としてのＺｒＯ膜を成膜しても良い。
【００８４】
予め、第一の誘電体膜１０５としてのＺｒＯ膜に２次的な結晶粒成長を促し多結晶質に変換して緻密化しておくことで、さらにリーク電流が低減できる。この時、第二の誘電体膜１０６のＡｌＯ膜は第一の誘電体膜１０５に対して保護膜の役割を果たし、第一の誘電体膜１０５の２次的な結晶粒成長に伴うダメージを抑制する効果がある。また、多少クラック等のダメージが挿入されたとしても、第三の誘電体膜としてのＺｒＯ膜を形成することで、クラックを第三の誘電体膜で充填することができ、ダメージが解消される。もちろん全ての誘電体膜形成のプロセス温度を３００℃以下とし、次いで、第一の保護膜１１０を形成しても良い。ＡＬＤ法による各膜の成膜は、異なる成膜装置で実施しても良いが、１つの成膜装置内で連続して実施することが好ましい。
【００８５】
なお、誘電体膜としてのＺＡＺ構造は、所望のＥＯＴが得られるように調整されるが、通常、第一及び第三の誘電体膜であるＺｒＯ膜の合計膜厚が５〜７ｎｍとなるように調整され、第二の誘電体膜であるＡｌＯ膜は、第一及び第三の誘電体膜であるＺｒＯ膜の合計膜厚に対してＥＯＴが０．６ｎｍ以下となるように調整される。
【００８６】
（実験例６）
本実験例では、さらにリーク電流特性を改良するため、上記の実験例５の構成に加えて、下部電極１０２となるＣＶＤ−ＴｉＮ膜と第一の誘電体膜１０５となるＺｒＯ膜の間に第二の保護膜となるＴｉＯ膜を形成するキャパシタの特性について説明する。
【００８７】
図１０は、本実験例に係る平坦キャパシタの構成を示す概略断面図である。図８との違いは、下部電極１０２のＣＶＤ−ＴｉＮ膜と第一の誘電体膜１０５のＺｒＯ膜との間にＴｉＯ膜からなる第二の保護膜１０８が形成されている点である。
【００８８】
まず、半導体基板１０１上に下部電極１０２となるＣＶＤ−ＴｉＮ膜を実験例１と同様に１０ｎｍ厚に形成する。
【００８９】
次に、ＡＬＤ成膜装置内に半導体基板１０１をセットし、実験例５に示した第一の保護膜１１０の場合と同様に、第二の保護膜１０８となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ約０．５ｎｍ（ＡＬＤサイクルで５回）で形成した。この膜厚では、ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【００９０】
その後、実験例５と同様に、酸化ジルコニウムを主成分とする誘電体膜として、ＡＬＤ法により厚さ３ｎｍのＺｒＯ膜からなる第一の誘電体膜１０５、厚さ０．５ｎｍの酸化アルミニウム膜からなる第二の誘電体膜１０６、厚さ３ｎｍのＺｒＯ膜からなる第三の誘電体膜１０７、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１０を形成し、さらにＣＶＤ法により厚さ１０ｎｍのＴｉＮ膜からなる上部電極１１１を形成した。なお、本実験例では第一の誘電体膜１０５と第三の誘電体膜１０７をそれぞれ３．０ｎｍとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜１０５の膜厚を５．０ｎｍ、第三の誘電体膜を１．０ｎｍというように、非対称になってもよい。
【００９１】
このように形成したキャパシタについて、Ｉ−Ｖ特性を評価した。結果を図１１に示す。図１１において、符号Ｋは上部電極１１１形成後、符号Ｌは上部電極１１１を形成した後にさらに４５０℃で６ｈｒの窒素アニールを施した後、符号Ｍは同じく４５０℃で６ｈｒの窒素アニール＋４５０℃で２ｈｒの水素アニールを施した後に測定したキャパシタのＩ−Ｖ特性を示す。
【００９２】
図９と比較すると、低電界領域（±２Ｖの範囲）におけるリーク電流を低減する効果のあることがわかる。＋１Ｖの印加電圧で比較すると、第二の保護膜１０８がない場合、符号Ｈでは３Ｅ−８（Ａ／ｃｍ２）、符号Ｉでは３Ｅ−９（Ａ／ｃｍ２）、符号Ｊでは１Ｅ−８（Ａ／ｃｍ２）となっていたのに対し、第二の保護膜１０８を設けた場合、符号Ｋでは２Ｅ−８（Ａ／ｃｍ２）、符号Ｌでは６Ｅ−９（Ａ／ｃｍ２）、符号Ｍでは９Ｅ−９（Ａ／ｃｍ２）とそれぞれ向上している。
【００９３】
第二の保護膜としてのＴｉＯ膜は、０．４ｎｍ以上の膜厚であればリーク電流特性の改善に寄与することができる。また、１ｎｍ以上の膜厚の場合は、熱処理によって非晶質状態から多結晶状態に変換される。第二の保護膜としてのＴｉＯ膜は上部電極形成時の熱処理後ではほとんどキャパシタ全体のＥＯＴを大きくする要因とはならず、第一の保護膜と同様、導体として機能しているように見える。また、第二の保護膜としてのＴｉＯ膜は１ｎｍの場合と、２ｎｍとの場合とではほとんどリーク電流特性改善の効果が変わらないことから、リーク電流特性の改善効果が飽和するものと考えられる。したがって、第二の保護膜としてのＴｉＯ膜の膜厚は０．４〜２ｎｍの範囲が好ましく、０．４〜１ｎｍの範囲がより好ましい。
【００９４】
上記のように、同じ１ｎｍ以上の膜厚で多結晶化したＴｉＯ膜であっても、形成される位置によって、一部異なった役割を果たす。すなわち、第一の保護膜１１０となるＴｉＯ膜は、酸化ジルコニウムを主成分とする誘電体膜の表面が露出した状態で、上部電極１１１となるＣＶＤ−ＴｉＮ膜の形成に用いるＴｉＣｌ４やＮＨ３（及び副次的に生成するＨＣｌ、Ｈ２）雰囲気に直接晒されながら熱処理を受けるのを防ぐ働きがある。
【００９５】
一方、第二の保護膜１０８となるＴｉＯ膜は、誘電体膜と下部電極の間に挿入されて、リーク電流をさらに抑制する働きの他に、下部電極１０２と誘電体膜１０５との密着性を改善し、熱処理に際して下部電極と誘電体膜の一部が剥離するのを抑制する働きがある。
【００９６】
また、第二の保護膜となるＴｉＯ膜には、酸化ジルコニウムの結晶化を促す効果も認められ、わずかであるが、より高い誘電率の誘電体膜が得られることが判っている。
【００９７】
図１６、１７に第二の保護膜となるＴｉＯ膜がある場合（サンプル２）と無い場合（サンプル１）について、酸化ジルコニウムを主成分とする６．６ｎｍの誘電体膜のＸ線回折（ＸＲＤ）の結果を示す。図１６には成膜直後（ａｓ ｄｅｐｏ．）のＸＲＤの結果を示す。また、図１７には窒素雰囲気中で４５０℃６時間の熱処理（アニール）を行った後のＸＲＤの結果を示す。このアニールは後述するＤＲＡＭの製造プロセスで上部電極のＣＶＤ−ＴｉＮ成長や、ＣＶＤによるボロン（Ｂ）ドープした多結晶ＳｉＧｅ膜を成膜するときの熱負荷を想定している。
【００９８】
図１８には図１６、図１７で使用したサンプルの構造を示す。このサンプルでは、シリコン基板上（図示せず）に下部電極１０２に相当するＴｉＮ膜４０１を１０ｎｍ形成し、続いて第二の保護膜１０８があるサンプル２（図１８（ｂ））については、ＴｉＭＣＴＡをＴｉプリカーサとしてすでに述べたＡＬＤ法によって約０．５ｎｍ（ＡＬＤ回数で５回）のＴｉＯ膜４０４を成膜した。その後、ＺｒＯを主成分とする誘電体膜１０３として、Ａｌ／（Ａｌ＋Ｚｒ）で示される組成比で、約３ａｔ％のＡｌＯを含む膜４０２を、すでに述べたＡＬＤ法を用いて成膜した。その後、引き続き、第一の保護膜１１０となるＴｉＯ膜４０３をＡＬＤ法で約１．０ｎｍの膜厚（ＡＬＤ回数で１０回）に成膜した。一方、第二の保護膜１０８が無いサンプル１（図１８（ａ））については、シリコン基板上（図示せず）に下部電極に相当するＴｉＮ膜４０１の上に、直接、上記のＺｒＯを主成分とする誘電体膜１０３となる膜４０２と第一の保護膜１１０となるＴｉＯ膜４０３を同様に形成した。
【００９９】
図１６からは、熱処理を経ない成膜直後の膜では、第二の保護膜があるサンプル２の方が、酸化ジルコニウムの結晶を表す３０．５°近傍のピーク強度が大きいのが判る。図１７では、やはり第二の保護膜があるサンプル２の方がピーク強度は大きく、結晶性に優れているのが判る。特にアニール前後で、ピーク強度の「変化率」が第二の保護膜があるサンプル２の方が小さい（ピーク強度の絶対値は大きい）ことに注意されたい（表１参照）。これは第二の保護膜があるサンプル２の方が成膜直後にすでに充分に結晶化（１次的な結晶粒成長）が進み、上部電極形成時の２次的な結晶粒成長が抑制されていることを示している。
【０１００】
【表１】
【０１０１】
表１は、図１６、図１７からＸＲＤのピーク強度を読み取り、アニール前後の変化率を求めた結果を示す。
【０１０２】
本実験例６において第二の保護膜１０８となるＴｉＯ膜はＡＬＤ法を用いて形成したが、酸化ジルコニウムを主成分とする誘電体膜の成膜に先立ち、窒化チタンからなる下部電極１０２の表面を酸化することによって酸化チタン膜を得た場合も、同様な効果が得られることが本発明者らの検討で判っている。下部電極の表面を酸化するには、温度２５０℃で、Ｏ３雰囲気に１０分から３０分間程度晒すことで実施できる。
【０１０３】
また、下部電極の表面を酸化して得た酸化チタン膜の上に、さらにＡＬＤ法によって成膜した酸化チタン膜を継ぎ足しても、同様な効果を示すことが本発明者らの検討により判っている。
【０１０４】
特に、ＡＬＤ法を用いて第二の保護膜を形成する場合、注意しなければならないのは、その膜厚である。たとえば、後述する図１３に示すＤＲＡＭデバイスにおいて、下部電極はセル単位で分離、絶縁されている。しかし、ＡＬＤ法で成膜した第二の保護膜は表面全体に形成される。すなわち、隣接する下部電極間にも成膜される。この時、ＡＬＤ法で成膜した第二の保護膜となるＴｉＯ膜の膜厚が１ｎｍ以上になると導体として振舞うため、隣接する下部電極間が短絡し、デバイスとして機能しなくなる。その為、図１３のような構造のデバイスにおいては、ＡＬＤ法で形成する第二の保護膜の膜厚は１．０ｎｍ未満、好ましくは０．５ｎｍ以下にする必要がある。
【０１０５】
しかし、前述のように、第二の保護膜の機能として、リーク電流特性の改善の飽和を示す膜厚が１ｎｍ以上であるので、全面に形成されるＡＬＤ法では誘電体膜のリーク電流低減には寄与できるが、隣接キャパシタ間のリーク電流を抑制できないという問題が発生する。
【０１０６】
この問題を回避するために、前述のようにＡＬＤ法による成膜に先立って、下部電極の酸化によって第二の保護膜として必要な膜厚を補うことが可能である。
【０１０７】
言うまでもないが、下部電極の酸化によるＴｉＯ膜は下部電極上にしか形成されないので、このようにして形成された第二の保護膜は隣接する下部電極間を短絡させることは無い。
【０１０８】
また、すでに述べたように酸化のみによって第二の保護膜を形成することも可能である。しかし、酸素は下部電極を構成する窒化チタン膜の結晶粒界に沿って拡散し、下部電極の抵抗を著しく上昇させる場合がある。この抵抗上昇の問題を回避する為に充分な酸化が出来ず、下部電極の酸化だけでは第二の保護膜として充分な酸化チタンの膜厚が得られない場合は、やはりＡＬＤ法との併用が推奨される。
【０１０９】
第二の保護膜の形成（酸化による成膜とＡＬＤによる成膜）と誘電体膜の形成（ＡＬＤによる成膜）と第一の保護膜の形成（ＡＬＤによる成膜）は、同一の反応室で連続して実施できるので、工程を簡略化できる。
【０１１０】
図１２に、実験例５に示すようなＴＺＡＺ構造（α）及び実験例６に示すようなＴＺＡＺＴ構造（β）の＋１Ｖにおけるリーク電流特性とＥＯＴとの関係を示す。また、参照として実験例１に示すようなＺｒＯ膜単層構造（γ）の場合を併記する。
【０１１１】
図１２に示すように、ＴＺＡＺ構造（α）及びＴＺＡＺＴ構造（β）では、ＥＯＴ０．９ｎｍ以上で１Ｅ−７（Ａ／ｃｍ２）以下の特性を満足しており、Ｆ７０ｎｍクラスのＤＲＡＭにおいて、ＥＯＴ１．２ｎｍ以下を十分に達成することが可能である。
【０１１２】
（実施例）
本実施例では、上記実験例に示したＴＺＡＺ構造又はＴＺＡＺＴ構造を立体構造のキャパシタに適用した半導体記憶装置について図１３〜１５を用いて説明する。
【０１１３】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１３の断面模式図を用いて説明する。
【０１１４】
ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域（ＭＣ）を、第二のｐウエル２０４は周辺回路領域（ＰＣ）を各々便宜的に示している。
【０１１５】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。
【０１１６】
トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【０１１７】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステン及びタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【０１１８】
トランジスタのドレイン２０８及び２１２に接続するように第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【０１１９】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極２２３を形成した後、メモリセル領域の第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁及び第四の層間絶縁膜２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。図１３には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【０１２０】
一方、第二のｐウエル２０４には周辺回路を構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６及びタングステン２１７で充填している。タングステン２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂ及び第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウム又は銅からなる第二の配線層２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域に引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウム又は銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１２１】
図１４は、図１３の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図１４のＹ−Ｙで示した線分領域は、図１３のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図１４ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図１３においても、図１４に対応してキャパシタ３０１の上部、３０２の上部、及び３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【０１２２】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【０１２３】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図１５に、図１３に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１２４】
まず、図１５に示すように、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した（図１５（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａ及びメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａ及びメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂ及び窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【０１２５】
次に、図１５（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂ及び第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【０１２６】
次に、図１５（ｃ）に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【０１２７】
次に、図１５（ｄ）に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法又はドライエッチング法により支持膜２２２ｃの上面に形成されている保護膜２３４及びＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【０１２８】
次に、支持膜２２２ｃに開口２３１を形成した（図１５（ｅ））。図１４の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４及び下部電極２２３も上端の一部が除去される。
【０１２９】
次に、図１５（ｆ）に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂ及び保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【０１３０】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【０１３１】
次に、図１５（ｇ）に示すように、誘電体膜２２４及び第一の保護膜２２５ａを形成した。第一の保護膜２２５ａ及び誘電体膜２２４は、実験例５に記載したＴＺＡＺ構造、若しくは実験例６に記載した第二の保護膜を導入してＴＺＡＺＴ構造として、ＡＬＤ法を用いて形成することができる。これらＴＺＡＺ構造及びＴＺＡＺＴ構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４及び第一の保護膜２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。なお、繰り返しになるが、ＴＺＡＺやＴＺＡＺＴの「ＺＡＺ」とは、酸化ジルコニウムを主成分とする誘電体膜であって、その誘電体膜中に酸化アルミニウムを含むような誘電体膜を意味しており、「Ｔ」はチタン化合物、特に酸化チタン（又は上部の「Ｔ」については低温で形成した窒化チタン）を主成分とする保護膜を意味している。
【０１３２】
次に、図１５（ｈ）に示すように、上部電極２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の保護膜２２５ａ表面のいずれの部位にも形成することができる。
【０１３３】
上部電極２２５ｂは、４５０℃で形成しているが、誘電体膜２２４は第一の保護膜２２５ａとなるＴｉＯ膜又はＴｉＮ膜で保護された状態で熱処理を受けるので、前述の実験例で説明したように、誘電体膜２２４にクラックや剥離や酸素欠損などのダメージが発生するのを抑制して、リーク電流が増大する問題を回避することができる。
【０１３４】
次に、図１５（ｉ）に示すように、第二の上部電極２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した。図１５（ｈ）の上部電極２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１３５】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。実験例５，６で説明した４５０℃で６ｈの窒素アニールは、この工程における熱処理を想定したものである。第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、実験例５，６で述べた方法を採用することにより、低リーク電流のキャパシタを提供することができる。
【０１３６】
第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図１３に示したように、第五の層間絶縁膜２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体装置を製造する。
【０１３７】
上記のように、全体構成となる図１３に示した上部電極２２５は、詳細構成となる図１５−３に示したように、第一の保護膜２２５ａとなる多結晶ＴｉＯ膜（又はＴｉＮ膜）と、上部電極２２５ｂとなる多結晶ＴｉＮ膜と、第二の上部電極となるＢ−ＳｉＧｅ膜と、第三の上部電極２２５ｄとなるＷ膜で構成される。第一の保護膜２２５ａとしてＴｉＮ膜を形成した場合は、上部電極２２５ｂとなる多結晶ＴｉＮ膜と一体化して区別がなくなる。なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となる。
【０１３８】
さらに、このように形成したＤＲＡＭでは、実験例５，６に示したように、トランジスタの界面準位を低減するために行う水素アニールを行っても、リーク電流特性の劣化を従来のＺＡＺ構造と比較して劇的に改善できることから、ＤＲＡＭにおいて、トランジスタ特性と、キャパシタ特性の両立が可能となる結果、高信頼、高歩留のデバイスを得ることが可能となる。
【０１３９】
水素アニールは、例えば、水素ガスの存在する還元雰囲気下に４００〜４５０℃、３０分〜５時間で実施することができる。水素アニールは少なくとも上部電極形成後に行えば良く、好ましくは、周辺回路部への配線等を形成した後に実施する。
【符号の説明】
【０１４０】
１０１ 半導体基板
１０２ 下部電極
１０３ 誘電体膜
１０４ 上部電極
１０５ 第一の誘電体膜
１０６ 第二の誘電体膜
１０７ 第三の誘電体膜
１０８ 第二の保護膜
１１０ 第一の保護膜
１１１ 上部電極
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
近年、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、ＴｉＮ／ＺｒＯ２／ＴｉＮ構造のキャパシタが用いられるようになってきた。
【０００５】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００６】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を交互に複数回積層した構造を有するもの等がある。
【０００７】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【０００８】
例えば、特許文献１には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
実際のＤＲＡＭでは、キャパシタの誘電体膜形成後に行う上部電極形成プロセスに伴う熱処理や、トランジスタの界面準位を低減するために行う水素アニール等の熱処理を行う。ところが、ＺＡＺ構造のように酸化ジルコニウムを主成分とする誘電体膜を形成後にこれらの熱処理を行うと、キャパシタのリーク電流が増大する場合があった。その結果、それが製造プロセス上の制約になる場合や、十分な水素アニールによって良好なトランジスタ特性を得るのが困難な場合があった。ここで、酸化ジルコニウムを主成分とする誘電体膜とは、ジルコニウム原子数をＺｒ、ジルコニウムを除く誘電体中の酸化物の金属原子数をＭとしたときに、Ｚｒ／（Ｚｒ＋Ｍ）で表される組成比が０．８以上であるような誘電体膜を指している。
【００１１】
これらの熱処理に伴うキャパシタのリーク電流増大は（１）誘電体膜中の酸素欠損の増加や、窒素などの不純物が誘電体膜中に拡散することによって、誘電体膜自体が劣化する現象、（２）酸化ジルコニウムを主成分とする誘電体膜が、窒化チタンの電極から部分的に剥離する現象、（３）誘電体膜自体にクラックなどのダメージが発生する現象、などが複合的に起きている為であると、本発明者らによって推察された。これらは、特に還元雰囲気中での熱処理や、誘電体膜の2次的な結晶粒成長に伴う応力の変化に起因すると考えられる。
【課題を解決するための手段】
【００１２】
本発明者らは、ＺＡＺ構造など、酸化ジルコニウムを主成分とする誘電体膜を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件で酸化チタンなどのチタン化合物を主成分とする第一の保護膜を形成し、その後、上部電極を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できることを見出した。ここで、２次的な結晶粒成長とは、成膜中に形成される結晶の成長を１次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。
【００１３】
上記に加えて、下部電極と酸化ジルコニウムを主成分とする誘電体膜の間に、さらに酸化チタンを主成分とする第二の保護膜を設けることで、ＤＲＡＭ製造プロセスに不可避の熱処理に対し、充分な耐性が得られることを見出した。
【００１４】
すなわち、本発明の一実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含む半導体装置の製造方法が提供される。
【００１５】
また、本発明の別の一実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に第二の保護膜を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含むことを特徴とする半導体装置の製造方法が提供される。
【００１６】
さらに本発明のもう一つの実施形態によれば、
半導体基板と、
前記半導体基板に接続される窒化チタンを含む下部電極と、
前記下部電極に接して前記下部電極を覆う酸化ジルコニウムを主成分とする誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う窒化チタンを含む上部電極を有し、
前記上部電極と前記誘電体膜との界面、および前記下部電極と前記誘電体膜との界面の少なくとも一方、好ましくは両方に、酸化チタンを主成分とする保護膜が挿入されていることを特徴とするキャパシタを有する半導体記憶装置が提供される。
【発明の効果】
【００１７】
本発明によれば、キャパシタを備えたＤＲＡＭ等の半導体記憶装置において、酸化ジルコニウムを主成分とする誘電体膜と窒化チタンとの電極の界面に、チタン化合物からなる保護膜を挿入することにより、上部電極形成時の熱処理やトランジスタの界面準位を低減する水素アニールにおいて発生する誘電体膜へのダメージを抑制することが出来る。その結果、製造プロセス上の制約（プロセス温度の上限など）が緩和され、トランジスタ特性と、キャパシタ特性の両立が可能となり、高信頼、高歩留のデバイスを得ることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】従来のＺｒＯ単層膜構造のキャパシタ構造を示す概略断面図である。
【図２】図１のキャパシタのリーク電流特性を示すグラフである。
【図３】従来のＺＡＺ構造のキャパシタ構造を示す概略断面図である。
【図４】図３のキャパシタのリーク電流特性を示すグラフである。
【図５】本発明の一実施形態に係るキャパシタ構造に用いる保護膜の効果を評価するため、ＺｒＯ単層膜構造のキャパシタ構造に適用した平坦キャパシタの模式的断面図である。
【図６】第一の保護膜として酸化チタン膜を適用した図５のキャパシタのリーク電流特性を示すグラフである。
【図７】第一の保護膜として窒化チタン膜を適用した図５のキャパシタのリーク電流特性を示すグラフである。
【図８】本発明の一実施形態に係るキャパシタ構造を評価する平坦キャパシタの模式的断面図である。
【図９】第一の保護膜として酸化チタン膜を適用した図８のキャパシタのリーク電流特性を示すグラフである。
【図１０】本発明の別の実施形態に係るキャパシタ構造を評価する平坦キャパシタの模式的断面図である。
【図１１】第二の保護膜として酸化チタン膜を適用した図１０のキャパシタのリーク電流特性を示すグラフである。
【図１２】リーク電流特性とＥＯＴとの関係を示す図である。
【図１３】本発明に係る半導体記憶装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１４】図１３のＸ−Ｘで示した位置の平面図である。
【図１５−１】図１３のキャパシタの製造工程を示す工程断面図である。
【図１５−２】図１３のキャパシタの製造工程を示す工程断面図である。
【図１５−３】図１３のキャパシタの製造工程を示す工程断面図である。
【図１６】図１８のサンプル構造におけるアニール前のＸＲＤ結果を示す図である。
【図１７】図１８のサンプル構造におけるアニール後のＸＲＤ結果を示す図である。
【図１８】図１６、図１７のデータを得るのに用いたサンプル構造を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００２０】
（実験例１）
まず、ＺｒＯ２膜（以下、ＺｒＯ膜と称す）の単層構造のキャパシタについて評価した。
【００２１】
図１は、シリコン単結晶半導体基板１０１上に、窒化チタン膜（ＴｉＮ膜）からなる下部電極１０２と、同じくＴｉＮ膜からなる上部電極１０４と、上下部電極に挟まれたＺｒＯ膜からなる誘電体膜１０３を有する平坦キャパシタの構造を示している。
【００２２】
ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ（Chemical Vapor Deposition）法により形成した。堆積温度は４５０℃、膜厚は１０ｎｍとした。以下、ＣＶＤ法により形成したＴｉＮ膜をＣＶＤ−ＴｉＮ膜と記す。
【００２３】
また、誘電体膜１０３となるＺｒＯ膜は、有機金属錯体であるＴＥＭＡＺ（テトラキス（エチルメチルアミノ）ジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒプリカーサとし、オゾン（Ｏ３）を反応ガスとするＡＬＤ（Atomic Layer Deposition）法で形成した。成膜温度は２５０℃、膜厚は６ｎｍとした。誘電体膜１０３は、半導体基板が設置された反応室にＺｒプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。
【００２４】
ＴｉＮ膜からなる上部電極１０４については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ＺｒＯ膜上面に平板マスクをセットし、その上からスパッタ法によりＴｉＮ膜（以下ＰＶＤ−ＴｉＮ膜と記す）を堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は１０ｎｍとした。
【００２５】
図２の符号Ｂで示される特性は、上記構成のキャパシタにおいて、上部電極１０４に−３Ｖから＋３Ｖの電圧を印加した場合のリーク電流特性を示している。指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が＋２．３Ｖ、−２．２Ｖとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に１Ｖ以上であることを考慮すると、上記構成のキャパシタは充分マージンのあるリーク電流特性を示している。
【００２６】
一方、図２に示した符号Ａの特性は、上部電極として、ＰＶＤ−ＴｉＮ膜に代えて、下部電極と同じＣＶＤ−ＴｉＮ膜を用いた場合の結果を示している。図から明らかなように、上部電極にＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流は、ＰＶＤ−ＴｉＮ膜の場合に比べて７桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。
【００２７】
立体構造のキャパシタに適用するためには、前述のように、上部電極も下部電極と同様に、段差被覆性の良好なＣＶＤ法を用いて形成する必要がある。しかし、符号Ａに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。
【００２８】
本発明者らは、上記の上部電極形成法の違い、すなわちスパッタ法とＣＶＤ法の各々の条件の内、どの条件が誘電体膜となるＺｒＯ膜のリーク電流を激変させる原因となっているか種々検討した。その結果、リーク電流を激変させる主たる原因が成膜温度とその雰囲気にあると推定した。つまり、スパッタ法では室温において、アルゴン（Ａｒ）等の不活性ガス雰囲気で形成しており、ＣＶＤ法では４５０℃において、四塩化チタン（ＴｉＣｌ４）、アンモニア（ＮＨ３）の他に、これらのガスが反応して生成された塩化水素（ＨＣｌ）ガス、や水素（Ｈ２）ガスを含む雰囲気で形成していることに主たる原因があると考えた。
【００２９】
すなわち、結晶化した酸化ジルコニウム膜を誘電体とするキャパシタのリーク特性は、上部電極の形成方法に大きく依存することを見出した。
【００３０】
ＣＶＤ−ＴｉＮは、その成膜工程において、誘電体膜のＺｒＯ膜に、なんらかのダメージを与えていると考えられる。
【００３１】
ＣＶＤ−ＴｉＮの成膜には３８０℃〜６５０℃程度の温度で四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）とそれらの反応生成ガスの雰囲気に暴露されることがＰＶＤ−ＴｉＮと異なるので、これらの成膜条件の差が特性に影響していると考えられる。
【００３２】
しかし、ＰＶＤ−ＴｉＮは段差被覆性に劣り、現在のＤＲＡＭで用いられている高アスペクト比の立体構造を有するキャパシタに適用することが出来ない。
【００３３】
（実験例２）
次に、ＺＡＺ構造のキャパシタについて評価した。ＺＡＺ構造とは、酸化ジルコニウムを主成分とする誘電体膜の構造の一つであって、誘電体膜中に酸化アルミニウムが含まれている誘電体膜の構造の一つである。ＺＡＺ構造の誘電体膜を用いているキャパシタをＺＡＺ構造のキャパシタと称している。
【００３４】
図３は、シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、同じくＣＶＤ−ＴｉＮ膜からなる上部電極１０４と、下部電極１０２上に形成されたＺｒＯ膜からなる第一の誘電体膜１０５と、第一の誘電体膜１０５上に形成された酸化アルミニウム膜（以下、ＡｌＯ膜と称す）からなる第二の誘電体膜１０６と、第二の誘電体膜１０６上に形成されたＺｒＯ膜からなる第三の誘電体膜１０７を有する平坦キャパシタの構造を示している。
【００３５】
ＣＶＤ−ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ法により形成したものである。堆積温度は４５０℃、膜厚は１０ｎｍとした。
【００３６】
また、第一の誘電体膜１０５となるＺｒＯ膜は、有機金属錯体であるＴＥＭＡＺ（テトラキス（エチルメチルアミノ）ジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒプリカーサとし、オゾン（Ｏ３）を反応ガスとするＡＬＤ（Atomic Layer Deposition）法で形成した。成膜温度は２５０℃、膜厚は３ｎｍとした。第一の誘電体膜１０５は、半導体基板が設置された反応室にＺｒプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。また、酸化剤としてはオゾン（Ｏ３）と酸素（Ｏ２）の混合ガスや水（Ｈ２Ｏ）が用いられる場合もある。
【００３７】
第二の誘電体膜１０６となるＡｌＯ膜は、ＡｌプリカーサとしてＴＭＡ（トリメチルアルミニウム）を用いた２５０℃のＡＬＤ法で成膜を行っている。このサンプルはＡＬＤサイクルで５回（約０．５ｎｍ）の成膜を行っている。第二の誘電体膜１０６は、半導体基板が設置された反応室にＡｌプリカーサを導入して第一の誘電体膜１０５表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。また、酸化剤としてはオゾン（Ｏ３）と酸素（Ｏ２）の混合ガスや水（Ｈ２Ｏ）が用いられる場合もある。
【００３８】
次に、第三の誘電体膜１０７のＺｒＯ膜を第一の誘電体膜１０５と同様に形成する。膜厚は３ｎｍとした。なお、本実験例では第一の誘電体膜１０５と第三の誘電体膜１０７をそれぞれ３．０ｎｍとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜１０５の膜厚を５．０ｎｍ、第三の誘電体膜を１．０ｎｍというように、非対称になってもよい。
【００３９】
ＣＶＤ−ＴｉＮ膜からなる上部電極１０４については、上記下部電極１０２と同様に４５０℃のＣＶＤ法により１０ｎｍの膜厚で形成した。
【００４０】
このように形成したキャパシタについて、Ｉ−Ｖ特性を評価した。結果を図４に示す。図４において、符号Ｃは上部電極形成後、符号Ｄは上部電極を形成した後さらに４５０℃で６ｈｒの窒素アニール後、符号Ｅは同じく４５０℃で６ｈｒの窒素アニール＋４５０℃で２ｈｒの水素アニール後に測定したキャパシタのＩ−Ｖ特性を示す。
【００４１】
符号Ｃでは指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−１．８Ｖから＋２．０であり、図２に示す符号Ａはもちろん、符号Ｂの場合より向上していることが分かる。
【００４２】
符号Ｄでは、リーク電流特性がさらに向上し、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−２．８Ｖから＋２．４Ｖである。これは、熱処理によって誘電体膜がさらに緻密化したことによるものと考えられる。しかしながら、２時間の水素アニール後の符号Ｅでは、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度を達成することができず、実用的なキャパシタが得られないことが分かる。
【００４３】
上記実験例１及び２の結果から、ＺＡＺ構造の誘電体膜において２時間の水素アニール後に大きくリーク電流特性が劣化する原因が、実験例１に示す単層ＺｒＯ膜と同様に上部電極成膜工程において、ＣＶＤ−ＴｉＮ膜が第三の誘電体膜のＺｒＯ膜になんらかのダメージを与えていると考えられる。
【００４４】
ＡＬＤ法で形成したＺｒＯ膜は２５０℃で成膜した直後の段階で微結晶状態となっている。この微結晶状態のＺｒＯ膜を成膜温度より高い温度で熱処理すると２次的な結晶粒成長が生じる。２次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。
【００４５】
なお、微結晶状態とは、Ｘ線回折（ＸＲＤ）では結晶起因の小さなピークが観察されるが、透過電子顕微鏡像では明確な結晶粒界が観察されない状態である。
【００４６】
ＺｒＯ膜の単層膜では相対的に膜厚が厚いために、大きな粒径を有する多結晶構造に変化し、図２の符号Ａのようにリーク電流が劣化していると考えられる。一方、ＺＡＺ構造ではＺｒＯ膜の間にＡｌＯ膜が介在することで、相対的に薄いＺｒＯ膜となり粒径の大きな多結晶構造とはならず、また、ＡｌＯ膜自体は結晶化温度が比較的高いために、半導体工程のプロセス温度程度では結晶化せず非晶質のままとなっていることで、応力緩和によるクラックや界面剥離の防止作用を有するものと考えられる。このため、上部電極としてＣＶＤ−ＴｉＮ膜成膜後及び不活性雰囲気でのアニールでは、ＺｒＯ膜の２次的な結晶粒成長によるダメージの進展が、非晶質のＡｌＯ膜の存在によって抑制されていると考えられる。しかしながら、水素ガス雰囲気において長時間アニールすることでＡｌＯ膜がダメージの進展を抑制する効果を喪失し、それがリーク電流の劣化につながっていると考えられる。
【００４７】
そこで、ＺｒＯ膜の２次的な結晶粒成長に伴うダメージを防止するためには、ＺｒＯ膜の２次的な結晶粒成長の少ない温度、好ましくはほとんど生じない温度でＺｒＯ膜表面を保護膜で被覆し、その後上部電極としてのＣＶＤ−ＴｉＮ膜を形成すれば良いと考えた。
【００４８】
ここで、保護膜としてチタン化合物が有効であることを見出した。特に、酸化物である酸化チタンと、上部電極としても使用される窒化チタンが有望である。
【００４９】
（実験例３）
まず、保護膜として酸化チタン膜（ＴｉＯ膜と称す）の効果について検証する。
【００５０】
図５は、シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、多結晶ＺｒＯ膜からなる誘電体膜１０３と、ＴｉＯ膜からなる第一の保護膜１１０と、ＣＶＤ−ＴｉＮ膜からなる上部電極１１１を備えたキャパシタ構造を示している。なお、本実験例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。また、実験例１との比較のため、誘電体膜はＺＡＺ構造ではなく、ＺｒＯ膜単層膜とした。
【００５１】
実験例１と同様に、半導体基板１０１上にＣＶＤ−ＴｉＮ膜からなる下部電極１０２を１０ｎｍ厚に形成し、続いて、誘電体膜１０３となるＺｒＯ膜を成膜する。上記実験例１と同様に、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍのＺｒＯ膜を形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。ＺｒプリカーサとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏ（水蒸気）を用いても良い。また、誘電体膜１０３の膜厚として６ｎｍとしているが、これに限定されず、５〜８ｎｍの範囲とすることができる。
【００５２】
さらに成膜温度は２１０℃〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５３】
実験例１では、ＺｒＯ膜上にＣＶＤ−ＴｉＮ膜を成膜していたが、本実験例ではＺｒＯ膜の結晶成長を伴わない温度でＴｉＯ膜からなる第一の保護膜を成膜する。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して誘電体膜１０３となる微結晶ＺｒＯ膜の表面に原子層レベルでＴｉプリカーサ吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）オゾンを導入して吸着しているＴｉプリカーサを酸化するステップと、（４）気相に残留するオゾンを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰り返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。ＴＴＩＰと同じ成膜条件が適用できるＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３）を用いることもできる。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５４】
次に、上部電極１１１となるＣＶＤ−ＴｉＮ膜を形成した。上部電極１１１となるＣＶＤ−ＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。
【００５５】
さらに、上部電極１１１を形成した後、面積が既知のマスク材料（不図示）を上部電極１１１上に形成し、マスク材料をマスクとして上部電極１１１をエッチング除去し、図５に示すキャパシタ構造を形成した。
【００５６】
図６は、図５に示したキャパシタのリーク電流特性を示している。横軸は、上部電極に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ａで示される特性は、図２の符号Ａで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｆは、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１０を有する場合のリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の保護膜１１０がない場合（符号Ａ）には２Ｅ−２（Ａ／ｃｍ２）であり、第一の保護膜１１０がある場合（符号Ｆ）には７Ｅ−８（Ａ／ｃｍ２）となっている。図６の特性比較から明らかなように、厚さ１ｎｍの多結晶ＴｉＯ膜からなる第一の保護膜１１０を有するキャパシタでは、第一の保護膜１１０がない場合（符号Ａ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。
【００５７】
上記の結果は、４５０℃の温度で上部電極１１１が成膜される工程において、ＴｉＯ膜１１０が誘電体膜１０３となる微結晶ＺｒＯ膜の２次的な結晶粒成長や還元雰囲気での熱処理におけるダメージの発生を有効に防止する保護膜の役割を果たしていることを示唆している。
【００５８】
また、発明者らの実験結果によれば、１ｎｍ以上の膜厚を有するＴｉＯ膜は、形成直後では非晶質であるが、４５０℃の成膜温度でＴｉＮ膜を積層形成した後では、多結晶となっており、ＳｉＯ２等価換算膜厚（ＥＯＴ（Equivalent Oxide Thickness）：電極単位面積当たりの静電容量をＳｉＯ２の誘電率３．９で等価換算した膜厚）にも変化が見られないことから、誘電体というよりは導体としての振る舞いを示すことがわかった。したがって、１ｎｍ以上の膜厚を有するＴｉＯ膜を熱処理して得られる多結晶酸化チタン膜は、誘電体ではなく上部電極の一部として機能している。これは、（１）窒化チタンと酸化チタンの組み合わせではもともとショットキー障壁が小さいこと、（２）酸化チタン自体が酸素欠損や不純物の存在によって半導体的に振舞うこと、が原因と考えられる。
【００５９】
また、第一の保護膜１１０を形成する前に誘電体膜を４００℃で数分間加熱処理してからＴｉＯ膜からなる第一の保護膜１１０を形成した場合は、図２の符号Ａと同様にリーク電流が劣化することを確認している。３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のＡＬＤ法の成膜温度（２５０℃）に対して、５０℃高い３００℃では、２次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、第一の保護膜１１０を形成する前に、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加されなければ、実用上問題がないことが分かった。上記微結晶ＺｒＯ膜のＡＬＤ法の温度範囲（２１０℃〜２８０℃）とＴｉＯ膜からなる第一の保護膜１１０のＡＬＤ法の温度範囲（２１０℃〜２８０℃）とは同等であることから、その範囲内であれば温度差７０℃の範囲内に収まることになる。もちろん、微結晶ＺｒＯ膜の成膜とＴｉＯ膜からなる第一の保護膜１１０の成膜の間には不要な熱処理が加わらないことが好ましい。このように、ＴｉＯ膜からなる第一の保護膜１１０はＺｒＯ膜の多結晶化が進行する前に形成することが必要である。
【００６０】
発明者の実験によれば、ＺｒＯ膜からなる誘電体上に形成されるＴｉＯ膜のリーク電流を低減する保護膜としての効果は、膜厚０．４ｎｍから発現し、１ｎｍ以上の膜厚であることが好ましい。１ｎｍ以上の膜厚であれば、上部電極１１１の形成温度にて成膜時の非晶質状態から多結晶状態に変化し、結晶化に伴うバンドの形成と、酸素欠損等を起源とするバンドギャップ中の準位の形成により、導体すなわち電極として振る舞うためにＥＯＴに変化が現れないと考えられる。第一の保護膜となるＴｉＯ膜は、また、５ｎｍ以下であることが好ましい。５ｎｍを超える膜厚では、ＴｉＯ膜自体の結晶化によりクラック等のダメージが発生する場合があり、このダメージが誘電体膜に伝搬する場合がある。したがって、ＺｒＯ膜からなる誘電体上に形成される第一の保護膜の好ましい膜厚範囲は０．４〜５．０ｎｍである。０．４ｎｍ未満の膜厚ではリーク電流低減効果が得られない。より好ましい膜厚範囲は１〜２ｎｍである。
【００６１】
ＴｉＯ膜からなる第一の保護膜１１０を形成した後、上部電極１１１の成膜温度で加熱されることにより、ＺｒＯ膜１０３の２次的な結晶粒成長に伴う緻密化が進み、より高誘電率の誘電体膜が得られるが、上部電極１１１の形成とは別に熱処理を施しても良い。また、前述のように、１ｎｍ以上の膜厚を有するＴｉＯ膜は上部電極１１１の成膜温度で多結晶化する。この結晶化を促進する手段として、還元性雰囲気で熱処理する方法も有効である。例えば、還元性雰囲気としてアンモニア（ＮＨ３）を用いれば、３８０〜４６０℃の温度範囲で２〜２０分の熱処理を行うことにより、非晶質ＴｉＯ膜中に含有されている有機不純物の還元離脱及びＴｉＯ膜中の酸素欠損の導入（低酸化状態（ＴｉＯｘ：ｘは２未満の正の実数）への移行）、あるいは窒素不純物の導入を行うことができ、結果的に結晶化を促進することができる。したがって、上部電極１１１となるＴｉＮ膜を形成する前に、アンモニアや水素雰囲気で熱処理して、誘電体１０３となる微結晶ＺｒＯ膜と第一の保護膜１１０となるＴｉＯ膜を予め多結晶状態に変換しておくことも有効である。なお、上部電極１１１となるＴｉＮ膜の形成には、原料ガスとしてＴｉＣｌ４及びＮＨ３を用いるので、ＴｉＮ膜形成装置内に半導体基板を設置した後、ＴｉＮ膜を形成する直前に前処理としてＮＨ３雰囲気での熱処理を行う方法を実施することもできる。この場合には、ＴｉＮ膜形成装置内で還元性雰囲気の熱処理を実施できるので工程を簡略化できる。
【００６２】
また、第一の保護膜１１０となるＴｉＯ膜は、その一部が窒化されても良い。例えば、ＴｉＯＮ膜の様に酸窒化物や窒素原子が不純物としてドープされた膜質となることで、より導電性が高まる。上記のようにＮＨ３雰囲気での熱処理を行うことで、積極的に窒化を進めることができる。ＴｉＯ膜中のＮ濃度は１Ｅ１９［ａｔｏｍｓ／ｃｃ］から１Ｅ２１［ａｔｏｍｓ／ｃｃ］とし、望ましくは１Ｅ２０［ａｔｏｍｓ／ｃｃ］程度とすることが好ましいが、実際に形成されたキャパシタのＣ−Ｖ特性を見ながら、製造環境に合わせてドーピング量を調整する。
【００６３】
言い換えれば、第一の保護膜としてのＴｉＯ膜は、酸化ジルコニウムを主成分とする誘電体膜が窒化チタンの電極を形成する際にＮＨ３などの高温の還元雰囲気に直接暴露されるのを防ぐ働きをしているとも言える。
【００６４】
１ｎｍ以上の膜厚を有する多結晶化されたＴｉＯ膜は誘電体のリーク電流を低減する保護膜として機能すると同時に上部電極の一部としても機能している。一方、０．４〜１．０ｎｍ未満の膜厚範囲にあるＴｉＯ膜は、上部電極形成時の熱処理温度では多結晶化せず非晶質状態を維持する。したがって、上部電極としては機能しないが、リーク電流を低減する保護膜として機能する。
【００６５】
（実験例４）
次に、保護膜としてＴｉＮ膜について検証する。
【００６６】
ＴｉＮ膜は上部電極として使用されているが、ここでは、ＣＶＤ法による成膜ではなく、微結晶ＺｒＯ膜の２次的な結晶粒成長を伴わず、また誘電体膜中の酸素欠損の増加や、誘電体膜中への窒素などの不純物の拡散もほとんど起こらない温度で成膜可能なＡＬＤ法を採用する。キャパシタ構造は、図５に示す構造と同じであるが、上部電極は、第一の保護膜１１０と上部電極１１１が共にＴｉＮ膜であり、第一の保護膜１１０を構成するＴｉＮ膜は上部電極１１１の成膜段階で一体化するので、最終的な構造は、図１に示す構造と同等となる。
【００６７】
まず、実験例３と同様に微結晶ＺｒＯ膜まで成膜した後、ＴｉＯ膜の成膜に代えて、ＴｉＮ膜からなる第一の保護膜１１０を成膜する。
【００６８】
第一の保護膜１１０となるＡＬＤ−ＴｉＮ膜は、四塩化チタン（ＴｉＣｌ４）をＴｉプリカーサとし、アンモニア（ＮＨ３）を反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。アンモニアはプラズマ化した状態で供給した。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して誘電体１１５の表面に原子層レベルでＴｉプリカーサを吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）プラズマ化したアンモニアを導入して吸着しているＴｉプリカーサを分解し、Ｔｉを窒化するステップと、（４）気相に残留するアンモニアを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。アンモニアをプラズマ化することにより、エネルギー準位の高い窒素ラジカルが生成され反応性が向上するので２５０℃の低温でも窒化反応を促進することができる。また、ここではＴｉプリカーサとしてＴｉＣｌ４を用いたが、これに限定されるものではない。ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ３）２〕４）やＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ２Ｈ５）２〕４）を用いることができる。これらのＴｉ原料ガスを単独もしくは混合状態で使用することができる。また、反応ガスとしてアンモニアを用いたが、これに限定されるものではなく、Ｎ２、Ｎ２＋ＮＨ３、Ｎ２＋Ｈ２などを用いても良い。ＴＤＭＡＴやＴＤＥＡＴをＴｉプリカーサとして用いる場合も反応ガスはプラズマ化した状態で供給する。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００６９】
次に、上部電極１１１となるＣＶＤ−ＴｉＮ膜を形成した。上部電極１１１となるＣＶＤ−ＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。上部電極を形成する際の熱処理により、第一の保護膜１１０となるＡＬＤ−ＴｉＮ膜は、膜中の残存する有機物の還元離脱及び結晶成長により上部電極１１１と一体化した上部電極となり、誘電体膜１０３の微結晶ＺｒＯ膜は多結晶質のＺｒＯ膜に変換される。
【００７０】
図７は、本実験例のキャパシタのリーク電流特性を示している。横軸は、上部電極１１１に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ａで示される特性は、図２の符号Ａで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｇは、厚さ１ｎｍのＴｉＮ膜からなる第一の保護膜１１０を形成した場合のリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の保護膜１１０を形成しなかった場合（符号Ａ）には２Ｅ−２（Ａ／ｃｍ２）であり、第一の保護膜１１０を形成した場合（符号Ｇ）には７Ｅ−８（Ａ／ｃｍ２）となっている。図７の特性比較から明らかなように、厚さ１ｎｍの多結晶ＴｉＮ膜からなる第一の保護膜１１０を形成したキャパシタでは、第一の保護膜１１０を形成しなかった場合（符号Ａ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。
【００７１】
ＡＬＤ―ＴｉＮ膜からなる第一の保護膜は、０．４ｎｍ以上であることが好ましい。０．４ｎｍ未満では、ＺｒＯ膜の２次的な結晶粒成長に伴うクラック等のダメージを防止する効果がなくなる。また、ＡＬＤ−ＴｉＮ膜からなる第一の保護膜は、５ｎｍ以下であることが好ましい。５ｎｍを超える膜厚では、上部電極１１１としてのＣＶＤ−ＴｉＮ形成時の熱処理によって第１の保護膜１１０と上部電極１１１を構成するＴｉＮ膜全体のストレスが増大し始めることによって誘電体１０３のリーク電流が増大し、保護膜としての機能を消失する場合がある。
【００７２】
以上の実験例３及び４から、チタンの化合物膜を第一の保護膜として形成することで、上部電極としてＣＶＤ−ＴｉＮを形成する際のＺｒＯ膜の２次的な結晶粒成長に伴うダメージが抑制され、リーク電流特性が改善されることが確認された。
【００７３】
第一の保護膜となるチタンの化合物膜としては、上記のＴｉＯ膜及びＴｉＮ膜以外に、例えば、ＴｉＯＮ膜を形成しても良い。さらに、ＴｉＯ膜とＴｉＮ膜の積層構造としても良い。
【００７４】
（実験例５）
次に、ＺＡＺ構造の誘電体膜に保護膜を適用する本発明の一実施形態について説明する。
本実験例では、保護膜としてＴｉＯ膜を形成する場合について説明する。
【００７５】
図８は、本実験例に係るキャパシタの構成を示す概略断面図であり、図３に示す構成とは、上部電極１１１と、誘電体１０７との間にＴｉＯ膜からなる第一の保護膜１１０が形成されている点で異なる。本実験例のキャパシタ構造は、ＺＡＺ構造に第一の保護膜１１０である多結晶ＴｉＯ膜が組み合わされていることからＴＺＡＺ構造と称す。
【００７６】
まず、実験例２と同様に、ＺＡＺ構造の誘電体膜まで成膜する。ＺＡＺ構造の誘電体膜は下部電極１０２側から、第一の誘電体膜１０５となる厚さ３ｎｍのＺｒＯ膜、第二の誘電体膜１０６となる厚さ０．５ｎｍのＡｌＯ膜、第三の誘電体膜１０７となる厚さ３ｎｍのＺｒＯ膜を成膜した。なお、本実験例では第一の誘電体膜１０５と第三の誘電体膜１０７をそれぞれ３．０ｎｍとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜１０５の膜厚を５．０ｎｍ、第三の誘電体膜を１．０ｎｍというように、非対称になってもよい。また、ＺｒＯ膜間に挿入されるＡｌＯ膜は、この例では１層のみ挿入しているが、２層以上の多層に挿入しても良い。但し、ＡｌＯ膜間のＺｒＯ膜の膜厚が減少すると高誘電率を示す多結晶状態とならない場合があるため、ＺｒＯ膜の一層当たりの膜厚は１ｎｍ以上であることが好ましい。誘電体膜全体に占めるジルコニウム原子数をＺとし、アルミニウム原子数をＭとしたとき、Ｚ／（Ｚ＋Ｍ）で表される組成比は０．８以上が好ましい。
【００７７】
次に、実験例３と同様に、ＡＬＤ法により厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１０を成膜する。成膜段階のＴｉＯ膜は、前述の通り非晶質である。さらに、上記各実験例と同様に４５０℃のＣＶＤ法により、上部電極１１１となるＣＶＤ−ＴｉＮ膜を１０ｎｍ厚に形成し、同様に上部電極形状にパターン化した。上部電極１１１の成膜段階では、第三及び第一の誘電体膜のＺｒＯ膜は微結晶状態から２次的な結晶粒成長が進み、透過型電子顕微鏡下に結晶粒界が確認できる多結晶状態となっている。
【００７８】
このように形成したキャパシタについて、Ｉ−Ｖ特性を評価した。結果を図９に示す。図９において、符号Ｈは上部電極１１１形成後、符号Ｉは上部電極１１１を形成した後にさらに４５０℃で６ｈｒの窒素アニールを施した後、符号Ｊは同じく４５０℃で６ｈｒの窒素アニール＋４５０℃で２ｈｒの水素アニールを施した後に測定したキャパシタのＩ−Ｖ特性を示す。
【００７９】
符号Ｈでは指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−２．０Ｖから＋２．１Ｖであり、図６に示す符号Ｆの場合より向上していることが分かる。
【００８０】
符号Ｉでは、リーク電流特性がさらに向上し、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が−２．５Ｖから＋２．４Ｖであり、図４に示す符号Ｄの場合より向上している。さらに、２時間の水素アニール後の符号Ｊでも、１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧は−２．３Ｖから＋２．２Ｖであり、図４に示す符号Ｅと比較して劇的にリーク電流特性が改善されていることが分かる。
【００８１】
このように、従来のＺＡＺ構造に比べ、本発明に係るＴＺＡＺ構造では水素アニール耐性を向上させるという効果があり、ＤＲＡＭにおいて、トランジスタ特性と、キャパシタ特性の両立が可能となる結果、高信頼、高歩留のデバイスを得ることが可能となる。
【００８２】
また、実験例４の結果から理解されるように、第一の保護膜１１０としてＴｉＯ膜に代えてＴｉＮ膜等の他のＡＬＤ法で成膜可能なチタン化合物膜を使用しても同様の効果が得られる。
【００８３】
本発明では、少なくとも第三の誘電体膜としてのＺｒＯ膜の成膜から第一の保護膜としてのチタン化合物膜の成膜まで、プロセス温度を３００℃以下に保持することが好ましい。また、第一の誘電体膜１０５としてのＺｒＯ膜を成膜し、第二の誘電体膜１０６としてのＡｌＯ膜を成膜後、例えば、３８０℃の酸素雰囲気で１０分の熱処理と、４５０℃の窒素雰囲気で１０分の熱処理を行った後、第三の誘電体膜１０７としてのＺｒＯ膜を成膜しても良い。
【００８４】
予め、第一の誘電体膜１０５としてのＺｒＯ膜に２次的な結晶粒成長を促し多結晶質に変換して緻密化しておくことで、さらにリーク電流が低減できる。この時、第二の誘電体膜１０６のＡｌＯ膜は第一の誘電体膜１０５に対して保護膜の役割を果たし、第一の誘電体膜１０５の２次的な結晶粒成長に伴うダメージを抑制する効果がある。また、多少クラック等のダメージが挿入されたとしても、第三の誘電体膜としてのＺｒＯ膜を形成することで、クラックを第三の誘電体膜で充填することができ、ダメージが解消される。もちろん全ての誘電体膜形成のプロセス温度を３００℃以下とし、次いで、第一の保護膜１１０を形成しても良い。ＡＬＤ法による各膜の成膜は、異なる成膜装置で実施しても良いが、１つの成膜装置内で連続して実施することが好ましい。
【００８５】
なお、誘電体膜としてのＺＡＺ構造は、所望のＥＯＴが得られるように調整されるが、通常、第一及び第三の誘電体膜であるＺｒＯ膜の合計膜厚が５〜７ｎｍとなるように調整され、第二の誘電体膜であるＡｌＯ膜は、第一及び第三の誘電体膜であるＺｒＯ膜の合計膜厚に対してＥＯＴが０．６ｎｍ以下となるように調整される。
【００８６】
（実験例６）
本実験例では、さらにリーク電流特性を改良するため、上記の実験例５の構成に加えて、下部電極１０２となるＣＶＤ−ＴｉＮ膜と第一の誘電体膜１０５となるＺｒＯ膜の間に第二の保護膜となるＴｉＯ膜を形成するキャパシタの特性について説明する。
【００８７】
図１０は、本実験例に係る平坦キャパシタの構成を示す概略断面図である。図８との違いは、下部電極１０２のＣＶＤ−ＴｉＮ膜と第一の誘電体膜１０５のＺｒＯ膜との間にＴｉＯ膜からなる第二の保護膜１０８が形成されている点である。
【００８８】
まず、半導体基板１０１上に下部電極１０２となるＣＶＤ−ＴｉＮ膜を実験例１と同様に１０ｎｍ厚に形成する。
【００８９】
次に、ＡＬＤ成膜装置内に半導体基板１０１をセットし、実験例５に示した第一の保護膜１１０の場合と同様に、第二の保護膜１０８となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ約０．５ｎｍ（ＡＬＤサイクルで５回）で形成した。この膜厚では、ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【００９０】
その後、実験例５と同様に、酸化ジルコニウムを主成分とする誘電体膜として、ＡＬＤ法により厚さ３ｎｍのＺｒＯ膜からなる第一の誘電体膜１０５、厚さ０．５ｎｍの酸化アルミニウム膜からなる第二の誘電体膜１０６、厚さ３ｎｍのＺｒＯ膜からなる第三の誘電体膜１０７、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１０を形成し、さらにＣＶＤ法により厚さ１０ｎｍのＴｉＮ膜からなる上部電極１１１を形成した。なお、本実験例では第一の誘電体膜１０５と第三の誘電体膜１０７をそれぞれ３．０ｎｍとしたが、必ずしも同じにする必要はない。たとえば、第一の誘電体膜１０５の膜厚を５．０ｎｍ、第三の誘電体膜を１．０ｎｍというように、非対称になってもよい。
【００９１】
このように形成したキャパシタについて、Ｉ−Ｖ特性を評価した。結果を図１１に示す。図１１において、符号Ｋは上部電極１１１形成後、符号Ｌは上部電極１１１を形成した後にさらに４５０℃で６ｈｒの窒素アニールを施した後、符号Ｍは同じく４５０℃で６ｈｒの窒素アニール＋４５０℃で２ｈｒの水素アニールを施した後に測定したキャパシタのＩ−Ｖ特性を示す。
【００９２】
図９と比較すると、低電界領域（±２Ｖの範囲）におけるリーク電流を低減する効果のあることがわかる。＋１Ｖの印加電圧で比較すると、第二の保護膜１０８がない場合、符号Ｈでは３Ｅ−８（Ａ／ｃｍ２）、符号Ｉでは３Ｅ−９（Ａ／ｃｍ２）、符号Ｊでは１Ｅ−８（Ａ／ｃｍ２）となっていたのに対し、第二の保護膜１０８を設けた場合、符号Ｋでは２Ｅ−８（Ａ／ｃｍ２）、符号Ｌでは６Ｅ−９（Ａ／ｃｍ２）、符号Ｍでは９Ｅ−９（Ａ／ｃｍ２）とそれぞれ向上している。
【００９３】
第二の保護膜としてのＴｉＯ膜は、０．４ｎｍ以上の膜厚であればリーク電流特性の改善に寄与することができる。また、１ｎｍ以上の膜厚の場合は、熱処理によって非晶質状態から多結晶状態に変換される。第二の保護膜としてのＴｉＯ膜は上部電極形成時の熱処理後ではほとんどキャパシタ全体のＥＯＴを大きくする要因とはならず、第一の保護膜と同様、導体として機能しているように見える。また、第二の保護膜としてのＴｉＯ膜は１ｎｍの場合と、２ｎｍとの場合とではほとんどリーク電流特性改善の効果が変わらないことから、リーク電流特性の改善効果が飽和するものと考えられる。したがって、第二の保護膜としてのＴｉＯ膜の膜厚は０．４〜２ｎｍの範囲が好ましく、０．４〜１ｎｍの範囲がより好ましい。
【００９４】
上記のように、同じ１ｎｍ以上の膜厚で多結晶化したＴｉＯ膜であっても、形成される位置によって、一部異なった役割を果たす。すなわち、第一の保護膜１１０となるＴｉＯ膜は、酸化ジルコニウムを主成分とする誘電体膜の表面が露出した状態で、上部電極１１１となるＣＶＤ−ＴｉＮ膜の形成に用いるＴｉＣｌ４やＮＨ３（及び副次的に生成するＨＣｌ、Ｈ２）雰囲気に直接晒されながら熱処理を受けるのを防ぐ働きがある。
【００９５】
一方、第二の保護膜１０８となるＴｉＯ膜は、誘電体膜と下部電極の間に挿入されて、リーク電流をさらに抑制する働きの他に、下部電極１０２と誘電体膜１０５との密着性を改善し、熱処理に際して下部電極と誘電体膜の一部が剥離するのを抑制する働きがある。
【００９６】
また、第二の保護膜となるＴｉＯ膜には、酸化ジルコニウムの結晶化を促す効果も認められ、わずかであるが、より高い誘電率の誘電体膜が得られることが判っている。
【００９７】
図１６、１７に第二の保護膜となるＴｉＯ膜がある場合（サンプル２）と無い場合（サンプル１）について、酸化ジルコニウムを主成分とする６．６ｎｍの誘電体膜のＸ線回折（ＸＲＤ）の結果を示す。図１６には成膜直後（ａｓ ｄｅｐｏ．）のＸＲＤの結果を示す。また、図１７には窒素雰囲気中で４５０℃６時間の熱処理（アニール）を行った後のＸＲＤの結果を示す。このアニールは後述するＤＲＡＭの製造プロセスで上部電極のＣＶＤ−ＴｉＮ成長や、ＣＶＤによるボロン（Ｂ）ドープした多結晶ＳｉＧｅ膜を成膜するときの熱負荷を想定している。
【００９８】
図１８には図１６、図１７で使用したサンプルの構造を示す。このサンプルでは、シリコン基板上（図示せず）に下部電極１０２に相当するＴｉＮ膜４０１を１０ｎｍ形成し、続いて第二の保護膜１０８があるサンプル２（図１８（ｂ））については、ＴｉＭＣＴＡをＴｉプリカーサとしてすでに述べたＡＬＤ法によって約０．５ｎｍ（ＡＬＤ回数で５回）のＴｉＯ膜４０４を成膜した。その後、ＺｒＯを主成分とする誘電体膜１０３として、Ａｌ／（Ａｌ＋Ｚｒ）で示される組成比で、約３ａｔ％のＡｌＯを含む膜４０２を、すでに述べたＡＬＤ法を用いて成膜した。その後、引き続き、第一の保護膜１１０となるＴｉＯ膜４０３をＡＬＤ法で約１．０ｎｍの膜厚（ＡＬＤ回数で１０回）に成膜した。一方、第二の保護膜１０８が無いサンプル１（図１８（ａ））については、シリコン基板上（図示せず）に下部電極に相当するＴｉＮ膜４０１の上に、直接、上記のＺｒＯを主成分とする誘電体膜１０３となる膜４０２と第一の保護膜１１０となるＴｉＯ膜４０３を同様に形成した。
【００９９】
図１６からは、熱処理を経ない成膜直後の膜では、第二の保護膜があるサンプル２の方が、酸化ジルコニウムの結晶を表す３０．５°近傍のピーク強度が大きいのが判る。図１７では、やはり第二の保護膜があるサンプル２の方がピーク強度は大きく、結晶性に優れているのが判る。特にアニール前後で、ピーク強度の「変化率」が第二の保護膜があるサンプル２の方が小さい（ピーク強度の絶対値は大きい）ことに注意されたい（表１参照）。これは第二の保護膜があるサンプル２の方が成膜直後にすでに充分に結晶化（１次的な結晶粒成長）が進み、上部電極形成時の２次的な結晶粒成長が抑制されていることを示している。
【０１００】
【表１】
【０１０１】
表１は、図１６、図１７からＸＲＤのピーク強度を読み取り、アニール前後の変化率を求めた結果を示す。
【０１０２】
本実験例６において第二の保護膜１０８となるＴｉＯ膜はＡＬＤ法を用いて形成したが、酸化ジルコニウムを主成分とする誘電体膜の成膜に先立ち、窒化チタンからなる下部電極１０２の表面を酸化することによって酸化チタン膜を得た場合も、同様な効果が得られることが本発明者らの検討で判っている。下部電極の表面を酸化するには、温度２５０℃で、Ｏ３雰囲気に１０分から３０分間程度晒すことで実施できる。
【０１０３】
また、下部電極の表面を酸化して得た酸化チタン膜の上に、さらにＡＬＤ法によって成膜した酸化チタン膜を継ぎ足しても、同様な効果を示すことが本発明者らの検討により判っている。
【０１０４】
特に、ＡＬＤ法を用いて第二の保護膜を形成する場合、注意しなければならないのは、その膜厚である。たとえば、後述する図１３に示すＤＲＡＭデバイスにおいて、下部電極はセル単位で分離、絶縁されている。しかし、ＡＬＤ法で成膜した第二の保護膜は表面全体に形成される。すなわち、隣接する下部電極間にも成膜される。この時、ＡＬＤ法で成膜した第二の保護膜となるＴｉＯ膜の膜厚が１ｎｍ以上になると導体として振舞うため、隣接する下部電極間が短絡し、デバイスとして機能しなくなる。その為、図１３のような構造のデバイスにおいては、ＡＬＤ法で形成する第二の保護膜の膜厚は１．０ｎｍ未満、好ましくは０．５ｎｍ以下にする必要がある。
【０１０５】
しかし、前述のように、第二の保護膜の機能として、リーク電流特性の改善の飽和を示す膜厚が１ｎｍ以上であるので、全面に形成されるＡＬＤ法では誘電体膜のリーク電流低減には寄与できるが、隣接キャパシタ間のリーク電流を抑制できないという問題が発生する。
【０１０６】
この問題を回避するために、前述のようにＡＬＤ法による成膜に先立って、下部電極の酸化によって第二の保護膜として必要な膜厚を補うことが可能である。
【０１０７】
言うまでもないが、下部電極の酸化によるＴｉＯ膜は下部電極上にしか形成されないので、このようにして形成された第二の保護膜は隣接する下部電極間を短絡させることは無い。
【０１０８】
また、すでに述べたように酸化のみによって第二の保護膜を形成することも可能である。しかし、酸素は下部電極を構成する窒化チタン膜の結晶粒界に沿って拡散し、下部電極の抵抗を著しく上昇させる場合がある。この抵抗上昇の問題を回避する為に充分な酸化が出来ず、下部電極の酸化だけでは第二の保護膜として充分な酸化チタンの膜厚が得られない場合は、やはりＡＬＤ法との併用が推奨される。
【０１０９】
第二の保護膜の形成（酸化による成膜とＡＬＤによる成膜）と誘電体膜の形成（ＡＬＤによる成膜）と第一の保護膜の形成（ＡＬＤによる成膜）は、同一の反応室で連続して実施できるので、工程を簡略化できる。
【０１１０】
図１２に、実験例５に示すようなＴＺＡＺ構造（α）及び実験例６に示すようなＴＺＡＺＴ構造（β）の＋１Ｖにおけるリーク電流特性とＥＯＴとの関係を示す。また、参照として実験例１に示すようなＺｒＯ膜単層構造（γ）の場合を併記する。
【０１１１】
図１２に示すように、ＴＺＡＺ構造（α）及びＴＺＡＺＴ構造（β）では、ＥＯＴ０．９ｎｍ以上で１Ｅ−７（Ａ／ｃｍ２）以下の特性を満足しており、Ｆ７０ｎｍクラスのＤＲＡＭにおいて、ＥＯＴ１．２ｎｍ以下を十分に達成することが可能である。
【０１１２】
（実施例）
本実施例では、上記実験例に示したＴＺＡＺ構造又はＴＺＡＺＴ構造を立体構造のキャパシタに適用した半導体記憶装置について図１３〜１５を用いて説明する。
【０１１３】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１３の断面模式図を用いて説明する。
【０１１４】
ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域（ＭＣ）を、第二のｐウエル２０４は周辺回路領域（ＰＣ）を各々便宜的に示している。
【０１１５】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。
【０１１６】
トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【０１１７】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステン及びタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【０１１８】
トランジスタのドレイン２０８及び２１２に接続するように第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【０１１９】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極２２３を形成した後、メモリセル領域の第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁及び第四の層間絶縁膜２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。図１３には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【０１２０】
一方、第二のｐウエル２０４には周辺回路を構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６及びタングステン２１７で充填している。タングステン２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂ及び第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウム又は銅からなる第二の配線層２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域に引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウム又は銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１２１】
図１４は、図１３の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図１４のＹ−Ｙで示した線分領域は、図１３のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図１４ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図１３においても、図１４に対応してキャパシタ３０１の上部、３０２の上部、及び３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【０１２２】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【０１２３】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図１５に、図１３に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１２４】
まず、図１５に示すように、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した（図１５（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａ及びメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａ及びメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂ及び窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【０１２５】
次に、図１５（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂ及び第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【０１２６】
次に、図１５（ｃ）に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【０１２７】
次に、図１５（ｄ）に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法又はドライエッチング法により支持膜２２２ｃの上面に形成されている保護膜２３４及びＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【０１２８】
次に、支持膜２２２ｃに開口２３１を形成した（図１５（ｅ））。図１４の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４及び下部電極２２３も上端の一部が除去される。
【０１２９】
次に、図１５（ｆ）に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂ及び保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【０１３０】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【０１３１】
次に、図１５（ｇ）に示すように、誘電体膜２２４及び第一の保護膜２２５ａを形成した。第一の保護膜２２５ａ及び誘電体膜２２４は、実験例５に記載したＴＺＡＺ構造、若しくは実験例６に記載した第二の保護膜を導入してＴＺＡＺＴ構造として、ＡＬＤ法を用いて形成することができる。これらＴＺＡＺ構造及びＴＺＡＺＴ構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４及び第一の保護膜２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。なお、繰り返しになるが、ＴＺＡＺやＴＺＡＺＴの「ＺＡＺ」とは、酸化ジルコニウムを主成分とする誘電体膜であって、その誘電体膜中に酸化アルミニウムを含むような誘電体膜を意味しており、「Ｔ」はチタン化合物、特に酸化チタン（又は上部の「Ｔ」については低温で形成した窒化チタン）を主成分とする保護膜を意味している。
【０１３２】
次に、図１５（ｈ）に示すように、上部電極２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の保護膜２２５ａ表面のいずれの部位にも形成することができる。
【０１３３】
上部電極２２５ｂは、４５０℃で形成しているが、誘電体膜２２４は第一の保護膜２２５ａとなるＴｉＯ膜又はＴｉＮ膜で保護された状態で熱処理を受けるので、前述の実験例で説明したように、誘電体膜２２４にクラックや剥離や酸素欠損などのダメージが発生するのを抑制して、リーク電流が増大する問題を回避することができる。
【０１３４】
次に、図１５（ｉ）に示すように、第二の上部電極２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した。図１５（ｈ）の上部電極２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１３５】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。実験例５，６で説明した４５０℃で６ｈの窒素アニールは、この工程における熱処理を想定したものである。第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、実験例５，６で述べた方法を採用することにより、低リーク電流のキャパシタを提供することができる。
【０１３６】
第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図１３に示したように、第五の層間絶縁膜２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体装置を製造する。
【０１３７】
上記のように、全体構成となる図１３に示した上部電極２２５は、詳細構成となる図１５−３に示したように、第一の保護膜２２５ａとなる多結晶ＴｉＯ膜（又はＴｉＮ膜）と、上部電極２２５ｂとなる多結晶ＴｉＮ膜と、第二の上部電極となるＢ−ＳｉＧｅ膜と、第三の上部電極２２５ｄとなるＷ膜で構成される。第一の保護膜２２５ａとしてＴｉＮ膜を形成した場合は、上部電極２２５ｂとなる多結晶ＴｉＮ膜と一体化して区別がなくなる。なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となる。
【０１３８】
さらに、このように形成したＤＲＡＭでは、実験例５，６に示したように、トランジスタの界面準位を低減するために行う水素アニールを行っても、リーク電流特性の劣化を従来のＺＡＺ構造と比較して劇的に改善できることから、ＤＲＡＭにおいて、トランジスタ特性と、キャパシタ特性の両立が可能となる結果、高信頼、高歩留のデバイスを得ることが可能となる。
【０１３９】
水素アニールは、例えば、水素ガスの存在する還元雰囲気下に４００〜４５０℃、３０分〜５時間で実施することができる。水素アニールは少なくとも上部電極形成後に行えば良く、好ましくは、周辺回路部への配線等を形成した後に実施する。
【符号の説明】
【０１４０】
１０１ 半導体基板
１０２ 下部電極
１０３ 誘電体膜
１０４ 上部電極
１０５ 第一の誘電体膜
１０６ 第二の誘電体膜
１０７ 第三の誘電体膜
１０８ 第二の保護膜
１１０ 第一の保護膜
１１１ 上部電極
【特許請求の範囲】
【請求項１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含む半導体装置の製造方法。
【請求項２】
少なくとも前記酸化ジルコニウムを主成分とする誘電体膜が原子層堆積法（ＡＬＤ法）で成膜され、該成膜された誘電体膜上に、その成膜温度を７０℃以上超える温度を付加することなく、チタン化合物からなる第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一の保護膜が酸化チタンを主成分とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第一の保護膜が窒化チタンを主成分とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第一の保護膜は、その膜厚が０．４ｎｍ以上、５．０ｎｍ以下である、請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚとアルミニウム原子数ＭとのＺ／（Ｚ＋Ｍ）で表される組成比が０．８以上である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記酸化ジルコニウムを主成分とする誘電体膜の膜厚が５．０〜８．０ｎｍである請求項１ないし７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に形成された非晶質酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に形成された酸化ジルコニウム膜からなる第三の誘電体膜との積層構造を少なくとも含む誘電体膜を形成する工程であり、
少なくとも前記第三の誘電体膜となる酸化ジルコニウム膜が原子層堆積法（ＡＬＤ法）で成膜され、
該成膜された第三の誘電体膜となる酸化ジルコニウム膜上に、その成膜温度を７０℃以上超える温度を付加することなく、前記第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第三の誘電体膜となる酸化ジルコニウムは、前記ＡＬＤ法での成膜段階で微結晶状態であり、
前記第一の保護膜を成膜した後の熱処理工程により２次的な結晶粒成長した多結晶状態となる請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に第二の保護膜を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第二の保護膜は、酸化チタンを主成分とする膜である請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第二の保護膜は、酸化チタンを主成分とする膜であり、その膜厚が０．４〜２．０ｎｍである請求項１１記載の半導体装置の製造方法。
【請求項１４】
少なくとも前記酸化ジルコニウムを主成分とする誘電体膜が原子層堆積法（ＡＬＤ法）で成膜され、該成膜された誘電体膜上に、その成膜温度を７０℃以上超える温度を付加することなく、チタン化合物からなる第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１１ないし１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第一の保護膜が酸化チタンを主成分とする、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第一の保護膜が窒化チタンを主成分とする、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第一の保護膜は、その膜厚が０．４ｎｍ以上、５．０ｎｍ以下である、請求項１１ないし１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項１１ないし１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚとアルミニウム原子数ＭとのＺ／（Ｚ＋Ｍ）で表される組成比が０．８以上である、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に形成された非晶質酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に形成された酸化ジルコニウム膜からなる第三の誘電体膜との積層構造を少なくとも含む誘電体膜を形成する工程であり、
少なくとも前記第三の誘電体膜となる酸化ジルコニウム膜が原子層堆積法（ＡＬＤ法）で成膜され、
該成膜された第三の誘電体膜となる酸化ジルコニウム膜上に、その成膜温度を７０℃以上超える温度を付加することなく、前記第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１１に記載の半導体装置の製造方法。
【請求項２１】
半導体基板と、
前記半導体基板に接続される窒化チタンを含む下部電極と、
前記下部電極に接して前記下部電極を覆う酸化ジルコニウムを主成分とする誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う窒化チタンを含む上部電極を有し、
前記上部電極と前記誘電体膜との界面、および前記下部電極と前記誘電体膜との界面の少なくとも一方に、酸化チタンを主成分とする保護膜が挿入されているキャパシタを有する半導体装置。
【請求項２２】
前記上部電極と前記誘電体膜との界面に前記酸化チタンを主成分とする第一の保護膜が挿入され、該第一の保護膜の膜厚が０．４ｎｍ〜５ｎｍである酸化チタン膜である請求項２１に記載の半導体装置。
【請求項２３】
前記第一の保護膜は、膜厚が１ｎｍ〜５ｎｍである多結晶質の酸化チタン膜であり、導電性を有する請求項２２に記載の半導体装置。
【請求項２４】
前記下部電極と前記誘電体膜との界面に前記酸化チタンを主成分とする第二の保護膜が挿入され、該第二の保護膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項２１ないし２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項２１ないし２４のいずれか１項に記載の半導体装置。
【請求項２６】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚとアルミニウム原子数ＭとのＺ／（Ｚ＋Ｍ）で表される組成比が０．８以上である請求項２５に記載の半導体装置。
【請求項２７】
前記酸化ジルコニウムを主成分とする誘電体膜の膜厚が５〜８ｎｍである請求項２１ないし２６のいずれか１項に記載の半導体装置。
【請求項２８】
前記誘電体膜は、多結晶質の酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に設けられ非晶質の酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に設けられ多結晶質の酸化ジルコニウム膜からなる第三の誘電体膜の積層構造を含み、前記第三の誘電体膜上に前記酸化チタンを主成分とする第一の保護膜が形成されている請求項２１ないし２７のいずれか１項に記載の半導体装置。
【請求項２９】
前記第一及び第三の誘電体膜の合計膜厚が５〜７ｎｍの範囲である請求項２８に記載の半導体装置。
【請求項３０】
前記誘電体膜のＳｉＯ２換算膜厚（ＥＯＴ）が１．２ｎｍ以下である請求項２１ないし２９のいずれか１項に記載の半導体装置。
【請求項３１】
前記下部電極は立体構造である請求項２１ないし３０のいずれか１項に記載の半導体装置。
【請求項３２】
前記上部電極上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極をさらに有する請求項３１に記載の半導体装置。
【請求項３３】
前記キャパシタは、キャパシタ形成後の水素ガスの存在する還元雰囲気で４００℃〜４５０℃のアニール処理後、±２Ｖの範囲の電圧印加時に１Ｅ−７（Ａ／ｃｍ２）以下の電流密度のリーク電流特性を有する請求項２１ないし３２のいずれか１項に記載の半導体装置。
【請求項１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含む半導体装置の製造方法。
【請求項２】
少なくとも前記酸化ジルコニウムを主成分とする誘電体膜が原子層堆積法（ＡＬＤ法）で成膜され、該成膜された誘電体膜上に、その成膜温度を７０℃以上超える温度を付加することなく、チタン化合物からなる第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一の保護膜が酸化チタンを主成分とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第一の保護膜が窒化チタンを主成分とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第一の保護膜は、その膜厚が０．４ｎｍ以上、５．０ｎｍ以下である、請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚとアルミニウム原子数ＭとのＺ／（Ｚ＋Ｍ）で表される組成比が０．８以上である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記酸化ジルコニウムを主成分とする誘電体膜の膜厚が５．０〜８．０ｎｍである請求項１ないし７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に形成された非晶質酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に形成された酸化ジルコニウム膜からなる第三の誘電体膜との積層構造を少なくとも含む誘電体膜を形成する工程であり、
少なくとも前記第三の誘電体膜となる酸化ジルコニウム膜が原子層堆積法（ＡＬＤ法）で成膜され、
該成膜された第三の誘電体膜となる酸化ジルコニウム膜上に、その成膜温度を７０℃以上超える温度を付加することなく、前記第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第三の誘電体膜となる酸化ジルコニウムは、前記ＡＬＤ法での成膜段階で微結晶状態であり、
前記第一の保護膜を成膜した後の熱処理工程により２次的な結晶粒成長した多結晶状態となる請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタンからなる下部電極を形成する工程と、
前記下部電極上に第二の保護膜を形成する工程と、
前記下部電極上に酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記酸化ジルコニウムを主成分とする誘電体膜上に第一の保護膜を形成する工程と、
前記第一の保護膜上に窒化チタンからなる上部電極を形成する工程を
少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第二の保護膜は、酸化チタンを主成分とする膜である請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第二の保護膜は、酸化チタンを主成分とする膜であり、その膜厚が０．４〜２．０ｎｍである請求項１１記載の半導体装置の製造方法。
【請求項１４】
少なくとも前記酸化ジルコニウムを主成分とする誘電体膜が原子層堆積法（ＡＬＤ法）で成膜され、該成膜された誘電体膜上に、その成膜温度を７０℃以上超える温度を付加することなく、チタン化合物からなる第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１１ないし１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第一の保護膜が酸化チタンを主成分とする、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第一の保護膜が窒化チタンを主成分とする、請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第一の保護膜は、その膜厚が０．４ｎｍ以上、５．０ｎｍ以下である、請求項１１ないし１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項１１ないし１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚとアルミニウム原子数ＭとのＺ／（Ｚ＋Ｍ）で表される組成比が０．８以上である、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に形成された非晶質酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に形成された酸化ジルコニウム膜からなる第三の誘電体膜との積層構造を少なくとも含む誘電体膜を形成する工程であり、
少なくとも前記第三の誘電体膜となる酸化ジルコニウム膜が原子層堆積法（ＡＬＤ法）で成膜され、
該成膜された第三の誘電体膜となる酸化ジルコニウム膜上に、その成膜温度を７０℃以上超える温度を付加することなく、前記第一の保護膜が原子堆積法（ＡＬＤ法）によって成膜される、請求項１１に記載の半導体装置の製造方法。
【請求項２１】
半導体基板と、
前記半導体基板に接続される窒化チタンを含む下部電極と、
前記下部電極に接して前記下部電極を覆う酸化ジルコニウムを主成分とする誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う窒化チタンを含む上部電極を有し、
前記上部電極と前記誘電体膜との界面、および前記下部電極と前記誘電体膜との界面の少なくとも一方に、酸化チタンを主成分とする保護膜が挿入されているキャパシタを有する半導体装置。
【請求項２２】
前記上部電極と前記誘電体膜との界面に前記酸化チタンを主成分とする第一の保護膜が挿入され、該第一の保護膜の膜厚が０．４ｎｍ〜５ｎｍである酸化チタン膜である請求項２１に記載の半導体装置。
【請求項２３】
前記第一の保護膜は、膜厚が１ｎｍ〜５ｎｍである多結晶質の酸化チタン膜であり、導電性を有する請求項２２に記載の半導体装置。
【請求項２４】
前記下部電極と前記誘電体膜との界面に前記酸化チタンを主成分とする第二の保護膜が挿入され、該第二の保護膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項２１ないし２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記酸化ジルコニウムを主成分とする誘電体膜は、その一部に酸化アルミニウムを含む請求項２１ないし２４のいずれか１項に記載の半導体装置。
【請求項２６】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚとアルミニウム原子数ＭとのＺ／（Ｚ＋Ｍ）で表される組成比が０．８以上である請求項２５に記載の半導体装置。
【請求項２７】
前記酸化ジルコニウムを主成分とする誘電体膜の膜厚が５〜８ｎｍである請求項２１ないし２６のいずれか１項に記載の半導体装置。
【請求項２８】
前記誘電体膜は、多結晶質の酸化ジルコニウム膜からなる第一の誘電体膜と、前記第一の誘電体膜上に設けられ非晶質の酸化アルミニウム膜からなる第二の誘電体膜と、前記第二の誘電体膜上に設けられ多結晶質の酸化ジルコニウム膜からなる第三の誘電体膜の積層構造を含み、前記第三の誘電体膜上に前記酸化チタンを主成分とする第一の保護膜が形成されている請求項２１ないし２７のいずれか１項に記載の半導体装置。
【請求項２９】
前記第一及び第三の誘電体膜の合計膜厚が５〜７ｎｍの範囲である請求項２８に記載の半導体装置。
【請求項３０】
前記誘電体膜のＳｉＯ２換算膜厚（ＥＯＴ）が１．２ｎｍ以下である請求項２１ないし２９のいずれか１項に記載の半導体装置。
【請求項３１】
前記下部電極は立体構造である請求項２１ないし３０のいずれか１項に記載の半導体装置。
【請求項３２】
前記上部電極上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極をさらに有する請求項３１に記載の半導体装置。
【請求項３３】
前記キャパシタは、キャパシタ形成後の水素ガスの存在する還元雰囲気で４００℃〜４５０℃のアニール処理後、±２Ｖの範囲の電圧印加時に１Ｅ−７（Ａ／ｃｍ２）以下の電流密度のリーク電流特性を有する請求項２１ないし３２のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５−１】
【図１５−２】
【図１５−３】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５−１】
【図１５−２】
【図１５−３】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−８００９４（Ｐ２０１２−８００９４Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１１−１９６３０９（Ｐ２０１１−１９６３０９）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]