不揮発性記憶素子及びその製造方法
【課題】 信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供する。
【解決手段】 不揮発性素子は、基板１００、基板１００の上に形成され、制御ベースゲート１２０ａ及び制御ベースゲート１２０ａの上に形成される制御金属ゲート１２５ａｎを有する制御ゲート電極１３７、制御ゲート電極１３７と基板１００との間に形成される電荷格納領域１１０ａ、制御ゲート電極１３７の上に形成される制御ゲートマスクパターン１３０、及び制御ゲートマスクパターン１３０及び制御ベースゲート１２０ａの間に形成された制御金属ゲート１２５ａの側壁の上に形成される酸化防止スペーサ１３５ａを備える。このとき、制御金属ゲート１２５ａｎの幅は、制御ゲートマスクパターン１３０の幅より小さくなるように形成されている。これにより、制御金属ゲート１２５ａｎが酸化工程又は酸化物等によって酸化されることを防止することができる。
【解決手段】 不揮発性素子は、基板１００、基板１００の上に形成され、制御ベースゲート１２０ａ及び制御ベースゲート１２０ａの上に形成される制御金属ゲート１２５ａｎを有する制御ゲート電極１３７、制御ゲート電極１３７と基板１００との間に形成される電荷格納領域１１０ａ、制御ゲート電極１３７の上に形成される制御ゲートマスクパターン１３０、及び制御ゲートマスクパターン１３０及び制御ベースゲート１２０ａの間に形成された制御金属ゲート１２５ａの側壁の上に形成される酸化防止スペーサ１３５ａを備える。このとき、制御金属ゲート１２５ａｎの幅は、制御ゲートマスクパターン１３０の幅より小さくなるように形成されている。これにより、制御金属ゲート１２５ａｎが酸化工程又は酸化物等によって酸化されることを防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する記憶素子、論理データを演算処理する論理素子、及び記憶要素と論理要素を含むハイブリッド素子等を包含できる。
【０００３】
電子産業が発展することによって、半導体素子の特性に対する要求が増加されている。例えば、より速く動作する半導体素子に対する要求が増加され、及び／又は優れた信頼性を有する半導体素子に対する要求が増加されている。しかし、半導体素子の高集積化傾向によって半導体素子内のパターンが段々微細になっている。線幅の減少によって、高速化された半導体素子及び／又は優れた信頼性を有する半導体素子の具現が段々難しくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２０１０−００１３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供することにある。
【０００６】
本発明の他の目的は、高速かつ高集積に適用可能な不揮発性記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、不揮発性記憶素子は、基板と、基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、制御ゲート電極及び基板の間に形成される電荷格納領域と、制御ゲート電極の上に形成される制御ゲートマスクパターンと、前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁に形成された酸化防止スペーサと、を備える。このとき、制御金属ゲートの幅は、制御ゲートマスクパターンの幅より小さい。
【０００８】
また、本発明によれば、制御金属ゲートの幅及び制御金属ゲートの第１側壁及び第２側壁に形成される酸化防止スペーサの幅の合計は、制御ゲートマスクパターンの幅より小さいことがあり得る。
【０００９】
また、本発明によれば、制御金属ゲートの幅及び制御金属ゲートの第１側壁及び第２側壁に形成される酸化防止スペーサの幅の合計は、制御ゲートマスクパターンの幅と同一であり得る。
【００１０】
また、本発明によれば、酸化防止スペーサの幅は制御金属ゲートの最も狭い部分の幅の１／２より小さいことがあり得る。
【００１１】
また、本発明によれば、不揮発性記憶素子は制御ベースゲート及び制御金属ゲートの間に形成される下部バリアーパターンをさらに備える。
【００１２】
また、本発明によれば、下部バリアーパターンの厚さは、制御金属ゲートの厚さの１／２より小さい。
【００１３】
また、本発明によれば、下部バリアーパターンの幅は、制御ゲートマスクパターンの幅より小さい。
【００１４】
また、本発明によれば、不揮発性記憶素子は、制御金属ゲート及び制御ゲートマスクパターンの間の上部バリアーパターンをさらに備える。
【００１５】
また、本発明によれば、上部バリアーパターンの厚さは、制御金属ゲートの厚さの１／２より小さい。
【００１６】
また、本発明によれば、上部バリアーパターンの幅は、制御ゲートマスクパターンの幅より小さい。
【００１７】
また、本発明によれば、制御ベースゲートは下部及び上部を包含し、上部の幅は下部の幅より小さい。
【００１８】
また、本発明によれば、酸化防止スペーサは制御ベースゲートの上部の側壁及び上部面を覆う。
【００１９】
また、本発明によれば、不揮発性記憶素子は制御ゲート電極の上の絶縁膜をさらに備える。
【００２０】
また、本発明によれば、不揮発性記憶素子のメモリセル領域は、複数の制御ゲート電極を備え、隣接する制御ゲート電極の間の絶縁膜内に空隙が存在する。
【００２１】
また、本発明によれば、電荷格納領域は基板の上のトンネル誘電膜、トンネル誘電膜の上のフローティングゲート、及びフローティングゲート膜の上のブロッキング膜を備える。
【００２２】
また、本発明によれば、フローティングゲート及びブロッキング膜はパターニングされて、制御ベースゲートの側壁に整列された側壁を有する。
【００２３】
また、本発明によれば、不揮発性記憶素子はフローティングゲートの側壁膜の上の酸化膜をさらに備える。
【００２４】
また、本発明によれば、電荷格納領域は基板の上のトンネル誘電膜、トンネル誘電膜の上の誘電電荷格納膜、及び誘電電荷格納膜の上のブロッキング膜を備える。
【００２５】
また、本発明によれば、電荷格納領域はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）タイプの構造を有する。
【００２６】
また、本発明によれば、誘電電荷格納膜及びブロッキング膜はパターニングされて、制御ベースゲートの側壁に整列された側壁を有する。
【００２７】
また、本発明によれば、不揮発性記憶素子は制御ベースゲートの側壁の上の酸化膜をさらに備える。
【００２８】
また、本発明によれば、不揮発性記憶素子は記憶セル領域を備えており、制御ゲート電極及び制御ゲートマスクパターンは記憶セル領域内に位置することができる。不揮発性記憶素子は周辺領域をさらに備える。この時、周辺領域は周辺領域内の基板の上の周辺ゲート電極と、周辺ゲート電極は周辺ベースゲート及び周辺ベースゲートの上の周辺金属ゲートを含み、周辺ゲート電極の上の周辺ゲートマスクパターンと、周辺金属ゲートの幅は周辺ゲートマスクパターンの幅より小さく、周辺ゲートマスクパターンの下及び周辺金属ゲートの側壁の上の酸化防止スペーサを備える。
【００２９】
また、本発明によれば、周辺ベースゲートは制御ベースゲートと同一の材料であり、周辺金属ゲートは制御金属ゲートと同一の材料であり得る。周辺金属ゲートの側壁の上の酸化防止スペーサは、制御金属ゲートの側壁の上の酸化防止スペーサと同一の材料であり得る。
【００３０】
また、本発明によれば、周辺金属ゲートの側壁の上の酸化防止スペーサの厚さは制御金属ゲートの側壁の上の酸化防止スペーサの厚さより大きい。
【００３１】
また、本発明によれば、制御ベースゲート及び周辺ベースゲートの中で少なくとも１つは下部及び上部を包含でき、上部の幅は下部の幅より小さい。
【００３２】
また、本発明によれば、周辺ゲート電極は、周辺ベースゲート及び基板の間の周辺底ゲートと、周辺底ゲート及び基板の間の周辺ゲート誘電膜と、周辺ベースゲート及び周辺底ゲートの間の層間誘電パターンをさらに備える。周辺金属ゲートは、周辺ベースゲート及び層間誘電パターン内の開口部を通じて周辺底ゲートに直接接触され得る。
【００３３】
また、本発明によれば、酸化防止スペーサは窒化物を包含する。
【００３４】
また、本発明によれば、酸化防止スペーサは絶縁性窒化物を包含する。
【００３５】
また、本発明によれば、酸化防止スペーサはシリコン窒化物及びシリコン酸化窒化物の中で選択された材料を包含する。
【００３６】
また、本発明によれば、酸化防止スペーサは導電性窒化物を包含する。
【００３７】
また、本発明によれば、酸化防止スペーサは金属窒化物、窒化チタンＴｉＮ、窒化タンタルＴａＮ及び窒化タングステンＷＮの中で選択された材料を包含する。
【００３８】
また、本発明によれば、酸化防止スペーサの高さは制御金属ゲートの高さと同一であり得る。
【００３９】
また、本発明によれば、不揮発性記憶素子は、基板と、基板の上に配置され金属を含む制御ゲート電極と、制御ゲート電極及び基板の間の電荷格納領域と、制御ゲート電極の上の制御ゲートマスクパターンと、制御ゲートマスクパターン及び電荷格納領域の間に位置された制御ゲート電極の側壁の上の酸化防止スペーサと、を備え、制御ゲート電極の幅は制御ゲートマスクパターンの幅より小さい。
【００４０】
また、本発明によれば、不揮発性記憶素子は、基板と、基板の上に形成され、制御ベースゲート及び制御ベースゲートの上の制御金属ゲートを有する制御ゲート電極と、制御ゲート電極及び基板の間の電荷格納領域と、制御ゲート電極の上の制御ゲートマスクパターンと、制御ゲートマスクパターン及び制御ベースゲートの間に位置された制御金属ゲートの側壁の上の酸化防止スペーサと、を備え、制御金属ゲートの幅は制御ベースゲートの幅より小さい。
【００４１】
また、本発明によれば、不揮発性記憶素子の製造方法は、基板の上に電荷格納膜を提供する段階と、電荷格納膜の上に制御ベースゲート膜を提供する段階と、制御ベースゲート膜の上に制御金属ゲート膜を提供する段階と、制御金属ゲート膜の上に制御ゲートマスクパターンを提供する段階と、制御ゲートマスクパターンをエッチングマスクとして使用して制御金属ゲート膜及び制御ベースゲート膜をエッチングして、第１制御金属ゲートパターン及び金属ベースゲートパターンを形成する段階と、第２制御金属ゲートパターンの幅を制御ゲートマスクパターンの幅より小さくなるように、第１制御金属ゲートパターンの側壁をエッチングして第２制御金属ゲートパターンを形成する段階と、制御ゲートマスクパターン及び制御ベースゲートパターンの間に位置された第２制御金属ゲートパターンの側壁の上に酸化防止スペーサを提供する段階と、を包含する。
【００４２】
また、本発明によれば、不揮発性記憶素子の製造方法は、基板の上に電荷格納領域を提供する段階と、電荷格納領域の上に金属を含む制御ゲート電極膜を提供する段階と、制御ゲート電極膜の上に制御ゲートマスクパターンを提供する段階と、制御ゲートマスクパターンをエッチングマスクとして使用して制御ゲート電極膜をエッチングして第１制御ゲート電極パターンを形成する段階と、第２制御ゲート電極パターンの幅を制御ゲートマスクパターンの幅より小さくなるように、第１制御ゲート電極パターンの側壁をエッチングして第２制御ゲート電極パターンを形成する段階と、電荷格納領域及び制御ゲートマスクパターンの間に位置された第２制御ゲート電極パターンの側壁の上に酸化防止スペーサを提供する段階と、を包含する。
【発明の効果】
【００４３】
本発明の不揮発性記憶素子によれば、酸化防止スペーサが制御金属パターンの両側壁の上に配置される。これにより、制御金属ゲートが酸化工程及び／又は酸化物等によって酸化されることを防止することができる。また、酸化防止スペーサが制御金属ゲートの上下に配置された制御ベースゲートの両縁及びゲートマスクパターンの両縁の間に限定的に配置されることによって、セルゲートパターンの線幅の増加分を最小にすることができる。その結果、信頼性を向上することができ、また、高集積化された不揮発性記憶素子を具現することができる。また、制御ゲート電極が低い比抵抗を有する制御金属ゲートを包含することによって、高速に動作する不揮発性記憶素子を具現することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態による不揮発性記憶素子を示す断面図である。
【図２】本発明の第１実施形態による不揮発性記憶素子の一変形形態を示す断面図である。
【図３】本発明の第１実施形態による不揮発性記憶素子の他の変形形態を示す断面図である。
【図４】本発明の第１実施形態による不揮発性記憶素子のその他の変形形態を示す断面図である。
【図５】本発明の第１実施形態による不揮発性記憶素子のその他の変形形態を示す断面図である。
【図６Ａ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｂ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｃ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｄ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｅ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｆ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｇ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図７】本発明の第１実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【図８Ａ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図８Ｂ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図８Ｃ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図８Ｄ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図９】本発明の第２実施形態に不揮発性記憶素子を示す断面図である。
【図１０】本発明の第２実施形態による不揮発性記憶素子の一変形形態を示す断面図である。
【図１１】本発明の第２実施形態による不揮発性記憶素子の他の変形形態を示す断面図である。
【図１２】本発明の第２実施形態による不揮発性記憶素子のその他の変形形態を示す断面図である。
【図１３Ａ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１３Ｂ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１３Ｃ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１３Ｄ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１４】本発明の第２実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【図１５Ａ】図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図１５Ｂ】図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図１５Ｃ】図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図１６Ａ】本発明の第３実施形態による不揮発性記憶素子を示す断面図である。
【図１６Ｂ】図１６ＡのＡ部分を拡大した図面である。
【図１７Ａ】本発明の第３実施形態による不揮発性記憶素子の変形形態を示す断面図である。
【図１７Ｂ】図１７ＡのＢ部分を拡大した図面である。
【図１８Ａ】本発明の第３実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図１８Ｂ】図１８ＡのＣ部分を拡大した図面である。
【図１９Ａ】本発明の第３実施形態による不揮発性記憶素子の製造方法の変形形態を説明するための断面図である。
【図１９Ｂ】図１９ＡのＤ部分を拡大した図面である。
【図２０】本発明の第４実施形態による不揮発性記憶素子を示す断面図である。
【図２１Ａ】本発明の第４実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図２１Ｂ】本発明の第４実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図２２】本発明の第５実施形態による不揮発性記憶素子を示す断面図である。
【図２３】本発明の第５実施形態による不揮発性記憶素子の変形形態を示す断面図である。
【図２４】本発明の技術的思想に基づいた不揮発性記憶素子を含む電子システムの一例を示したブロック図である。
【図２５】本発明の技術的思想に基づいた不揮発性記憶素子を含むメモリカードの一例を示したブロック図である。
【発明を実施するための形態】
【００４５】
以上の本発明の目的、他の目的、特徴及び長所は添付された図面と関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されなく他の形態に具体化できる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されることである。
【００４６】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板の上にあったと言及される場合に、それは他の膜（又は層）又は基板の上に直接形成できるか、又はそれらの間に第３の膜（又は層）が介在され得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張されたことである。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されたが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単に所定の領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用されただけである。したがって、いずれか一つの実施形態で第１膜質として言及された膜質が他の実施形態では第２膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で「及び／又は」という表現は前後に並べた構成要素の中で少なくとも１つを含む意味に使用される。明細書全体に掛けて同一な参照番号に表示された部分は同一な構成要素を示す。
【００４７】
（第１実施形態）
図１は本発明の第１実施形態による不揮発性記憶素子を示す断面図である。
図１を参照すれば、不揮発性記憶素子が備える半導体基板１００（以下、基板と称する）はセル領域５０及び周辺領域６０を含む。セル領域５０は論理データを格納する不揮発性記憶セルが配置される領域に該当する。周辺領域６０は周辺回路を構成する単一要素（例えば、周辺電界効果トランジスター等）が配置される領域に該当する。基板１００はシリコン基板、ゲルマニウム基板又はシリコン−ゲルマニウム基板等であり得る。しかし、本発明はこれに限定されない。基板１００は化合物半導体基板であり得る。
【００４８】
基板１００に活性部ＡＣＴ１、ＡＣＴ２を定義する図示しない素子分離パターンが配置される。素子分離パターンはセル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１は素子分離パターンによって囲まれたセル領域５０内の基板１００の一部分である。第２活性部ＡＣＴ２は素子分離パターンによって囲まれた周辺領域６０内の基板１００の一部分である。第１活性部ＡＣＴ１は第１導電形のドーパントでドーピングされ得る。第２活性部ＡＣＴ２は第１活性部ＡＣＴ１と同一なタイプのドーパントでドーピングされ得る。これとは異なりに、第２活性部ＡＣＴ２は第１活性部ＡＣＴ１と異なるタイプ、即ち、第２導電形のドーパントでドーピングされ得る。
【００４９】
第１活性部ＡＣＴ１の上にセルゲートパターンＣＧが配置される。セルゲートパターンＣＧは不揮発性記憶セルに包含され得る。セルゲートパターンＣＧは、第１活性部ＡＣＴ１の上部を横切る制御ゲート電極１３７を含む。制御ゲート電極１３７は順に積層された制御ベースゲート１２０ａ及び制御金属ゲート１２５ａｎを含む。セルゲートパターンＣＧは、制御ゲート電極１３７の上に配置された第１ゲートマスクパターン１３０をさらに含む。これに加えて、セルゲートパターンＣＧは、制御ゲート電極１３７及び第１活性部ＡＣＴ１の間に順に積層されたトンネル誘電膜１０５、「電荷格納領域」としての電荷格納層１１０ａ及びブロッキング誘電膜１１５ａをさらに含む。
【００５０】
第１ゲートマスクパターン１３０は第１幅Ｗ１を有し、制御金属ゲート１２５ａｎは第２幅Ｗ２を有し、制御ベースゲート１２０ａは第３幅Ｗ３を有する。この時、制御金属ゲート１２５ａｎの第２幅Ｗ２は第１ゲートマスクパターン１３０の第１幅Ｗ１及び制御ベースゲート１２０ａの第３幅Ｗ３より小さいことが望ましい。これにしたがって、制御金属ゲート１２５ａｎの両側に一対の第１アンダーカット領域ＵＣ１が各々定義される。一対の第１アンダーカット領域ＵＣ１は第１ゲートマスクパターン１３０の両縁の下に定義される。
【００５１】
一対の第１酸化防止スペーサ１３５ａが制御金属ゲート１２５ａｎの両側壁の上に各々配置される。一対の第１酸化防止スペーサ１３５ａは第１ゲートマスクパターン１３０の両縁及び制御ベースゲート１２０ａの両縁の間に配置されることが望ましい。言い換えれば、第１酸化防止スペーサ１３５ａの下端は制御ベースゲート１２０ａの上部面のレベルと同一であるか、或いは高いレベルに位置でき、第１酸化防止スペーサ１３５ａの上端は第１ゲートマスクパターン１３０の下部面のレベルと同一であるか、或いは低いレベルに位置することができる。一対の第１酸化防止スペーサ１３５ａは制御金属ゲート１２５ａｎの両側壁と直接接触される。第１実施形態によれば、一対の第１酸化防止スペーサ１３５ａは一対の第１アンダーカット領域ＵＣ１内に各々限定的に配置される。
【００５２】
制御金属ゲート１２５ａｎは低い非抵抗を有する金属を含む。例えば、制御金属ゲート１２５ａｎはタングステン又は銅等を含む。第１酸化防止スペーサ１３５ａは耐酸化性が優れた材料を含む。例えば、第１酸化防止スペーサ１３５ａは窒化物を含む。第１実施形態によれば、第１酸化防止スペーサ１３５ａは絶縁性窒化物を含む。例えば、第１酸化防止スペーサ１３５ａはシリコン窒化物及び／又はシリコン酸化窒化物等を含む。他の実施形態によれば、第１酸化防止スペーサ１３５ａは導電性窒化物を含む。例えば、第１酸化防止スペーサ１３５ａは導電性金属窒化物（例えば、窒化チタン、窒化タンタル及び／又は窒化タングステン等）を含む。
【００５３】
制御ベースゲート１２０ａは制御金属ゲート１２５ａｎに対してエッチング選択比を有する導電材料を含む。例えば、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（例えば、ドーパントでドーピングされたシリコン、ドーパントでドーピングされたシリコン―ゲルマニウム等）を含む。第１実施形態によれば、制御ベースゲート１２０ａがドーパントでドーピングされた半導体を含む場合に、制御ベースゲート１２０ａは炭素（ｃａｒｂｏｎ）をさらに含む。即ち、制御ベースゲート１２０ａはドーパント及び炭素によってドーピングされた半導体を含む。ドーパントは第１導電形のドーパント又は第２導電形のドーパントである。第１導電形のドーパント及び第２導電形のドーパントの中でいずれか１つはｎ形ドーパントであり、他の１つはｐ形ドーパントである。しかし、本発明はこれに限定されない。制御ベースゲート１２０ａは制御金属ゲート１２５ａｎとエッチング選択比を有する他の導電材料も含む。第１実施形態によれば、制御ベースゲート１２０ａは導電性金属窒化物（例えば、ＴｉＮ、ＴａＮ等）及び／又は遷移金属（例えば、Ｔｉ、Ｔａ等）も含む。これとは異なりに、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（又はドーパント及び炭素にドーピングされた半導体）及び導電性金属窒化物を含む。これと異なりに、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（又はドーパント及び炭素にドーピングされた半導体）、遷移金属及び導電性金属窒化物も含む。
【００５４】
第１ゲートマスクパターン１３０は制御金属ゲート１２５ａｎに対してエッチング選択比を有する誘電材料を含む。また、第１ゲートマスクパターン１３０は第１酸化防止スペーサ１３５ａに対してエッチング選択比を有する誘電材料を含む。例えば、第１ゲートマスクパターン１３０は酸化物（例えば、シリコン酸化物等）を含む。しかし、本発明はこれに限定されない。第１酸化防止スペーサ１３５ａが導電性窒化物を含む場合に、第１ゲートマスクパターン１３０はシリコン酸化物、シリコン窒化物及び／又はシリコン酸化窒化物等も含む。
【００５５】
電荷格納層１１０ａは半導体材料を含む。例えば、電荷格納層１１０ａは多結晶シリコン等を含む。この場合に、電荷格納層１１０ａはフローティングゲートである。言い換えれば、データ格納のための電荷は電荷格納層１１０ａの内で自由電荷の形態に格納される。電荷格納層１１０ａは制御ベースゲート１２０ａの両側壁に実質的に自己整合した両側壁を含む。電荷格納層１１０ａはアンドープされた状態である。これと異なりに、電荷格納層１１０ａはドーパントでドーピングされた状態である。第１実施形態によれば、電荷格納層１１０ａは電荷格納層１１０ａの下の第１活性部ＡＣＴ１と異なるタイプのドーパントである第２導電形のドーパントでドーピングされる。第１導電形のドーパント及び第２導電形のドーパントの中でいずれか１つはｎ形ドーパントであり、他の１つはｐ形ドーパントである。
【００５６】
これとは異なりに、電荷格納層１１０ａは第１活性部ＡＣＴ１と同一なタイプである第１導電形のドーパントでドーピングされる。電荷格納層１１０ａ及び第１活性部ＡＣＴ１が互に同一なタイプのドーパントでドーピングされる場合に、電荷格納層１１０ａに格納される電荷は電荷格納層１１０ａ内の多数キャリヤーが互に反対のタイプである。この場合に、電荷格納層１１０ａ内に格納された電荷とトンネル誘電膜１０５との間のエネルギー障壁が大きくなり、不揮発性記憶セルのデータ維持特性が向上する。
【００５７】
第１実施形態によれば、電荷格納層１１０ａは炭素がドーピングされる。例えば、電荷格納層１１０ａは炭素がドーピングされたシリコンを含む。これに加えて、電荷格納層１１０ａは炭素及びドーパントがドーピングされる。例えば、電荷格納層１１０ａは炭素及びドーパント（第１導電形のドーパント又は第２導電形のドーパント）でドーピングされたシリコンを含む。
【００５８】
トンネル誘電膜１０５は酸化物（例えば、シリコン酸化物等）及び／又は酸化窒化物（例えば、シリコン酸化窒化物等）を含む。例えば、トンネル誘電膜１０５は、第１活性部ＡＣＴ１に酸化工程を遂行して形成された酸化物及び／又は第１活性部ＡＣＴ１に酸化窒化工程を遂行して形成された酸化窒化物等を含む。
【００５９】
ブロッキング誘電膜１１５ａはＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）を含む。これとは異なりに、ブロッキング誘電膜１１５ａはトンネル誘電膜１０５より高い誘電常数を有する高誘電材料（例えば、酸化アルミニウム、酸化ハフニウム等のような絶縁性金属酸化物等）を含む。これに加えて、ブロッキング誘電膜１１５ａは高誘電材料及び障壁誘電材料を含む。障壁誘電材料は高誘電材料より大きいエネルギーバンドギャップを有する誘電材料（例えば、シリコン酸化物等）を含む。
【００６０】
第１実施形態によれば、酸化膜１４０が制御ベースゲート１２０ａの両側壁及び電荷格納層１１０ａの両側壁の上に配置される。例えば、酸化膜１４０は制御ベースゲート１２０ａの両側壁及び電荷格納層１１０ａの両側壁が酸化されて形成された酸化物を含む。
セルゲートパターンＣＧ両側に隣接する第１活性部ＡＣＴ１の内にセルソース／ドレーン１４５が定義される。第１実施形態によれば、セルソース／ドレーン１４５は第１活性部ＡＣＴ１と異なるタイプのドーパント（即ち、第２導電形のドーパント）でドーピングされる。
【００６１】
第１ゲートスペーサ１５０ａがセルゲートパターンＣＧの両側壁の上に配置される。第１実施形態によれば、複数のセルゲートパターンＣＧが第１活性部ＡＣＴ１の上に配置される。セルゲートパターンＣＧは互に横に離隔される。図１に開示されたように、第１実施形態によれば、隣接するセルゲートパターンＣＧの間の空間の少なくとも一部は第１ゲートスペーサ１５０ａによって満たされる。例えば、少なくとも第１ゲートマスクパターン１３０の下部面の下の空間は第１ゲートスペーサ１５０ａによって満たされる。しかし、本発明はこれに限定されない。第１ゲートスペーサ１５０ａは酸化物（例えば、シリコン酸化物等）を含む。第１実施形態によれば、第１ゲートスペーサ１５０ａはシリコン窒化物を包含しないこともあり得る。
【００６２】
続いて、図１を参照すれば、周辺領域６０の第２活性部ＡＣＴ２の上に周辺ゲートパターンＰＧが配置される。周辺ゲートパターンＰＧは順に積層された周辺ゲート誘電膜１０６、周辺ゲート電極１３８及び第２ゲートマスクパターン１３１を含む。周辺ゲート電極１３８は順に積層された周辺底ゲート１１１ａ（ｐｅｒｉｐｈｅｒａｌ ｂｏｔｔｏｍ ｇａｔｅ）、周辺サブ−ゲート１２０ｂ（ｐｅｒｉｐｈｅｒａｌ ｓｕｂ−ｇａｔｅ）及び周辺金属パターン１２５ｂｎを含む。
【００６３】
周辺金属パターン１２５ｂｎの幅は第２ゲートマスクパターン１３１の幅及び周辺サブ−ゲート１２０ｂの幅より小さいことがある。これにしたがって、一対の第２アンダーカット領域ＵＣ２が周辺金属パターン１２５ｂｎの両側に各々定義される。一対の第２アンダーカット領域ＵＣ２は第２ゲートマスクパターン１３１の両縁の下に各々定義される。
【００６４】
一対の第２酸化防止スペーサ１３５ｂが周辺金属パターン１２５ｂｎ両側壁の上に各々配置される。この時、一対の第２酸化防止スペーサ１３５ｂは、第２ゲートマスクパターン１３１の両縁及び周辺サブ−ゲート１２０ｂの両縁の間に介在する。第２酸化防止スペーサ１３５ｂの下端は周辺サブ−ゲート１２０ｂの上部面のレベルと同一であるか、或いは高いレベルに位置することができる。第２酸化防止スペーサ１３５ｂの上端は第２ゲートマスクパターン１３１の下部面のレベルと同一であるか、或いは低いレベルに位置することができる。一対の第２酸化防止スペーサ１３５ｂは周辺金属パターン１２５ｂｎの両側壁と直接接触する。第１実施形態によれば、一対の第２酸化防止スペーサ１３５ｂは一対の第２アンダーカット領域ＵＣ２の内に各々限定的に配置される。第２酸化防止スペーサ１３５ｂは耐酸化性が優れた材料を含む。例えば、第２酸化防止スペーサ１３５ｂは第１酸化防止スペーサ１３５ａと同一の材料で形成される。
【００６５】
第２ゲートマスクパターン１３１は周辺金属パターン１２５ｂｎに対してエッチング選択比を有する誘電材料を含む。周辺サブ−ゲート１２０ｂは周辺金属パターン１２５ｂｎに対してエッチング選択比を有する導電材料を含む。周辺金属パターン１２５ｂｎは制御金属ゲート１２５ａｎと同一の材料で形成される。第２ゲートマスクパターン１３１は第１ゲートマスクパターン１３０と同一の誘電材料で形成される。周辺サブ−ゲート１２０ｂは制御ベースゲート１２０ａと同一の導電材料を含む。
【００６６】
周辺底ゲート１１１ａは電荷格納層１１０ａと同一の半導体材料を含む。この時、周辺底ゲート１１１ａはドーパントによってドーピングされて電気的伝導性を有することができる。周辺サブ−ゲート１２０ｂは周辺底ゲート１１１ａと電気的に接続される。層間誘電パターン１１５ｂが周辺サブ−ゲート１２０ｂと周辺底ゲート１１１ａとの間に介在する。この時、周辺サブ−ゲート１２０ｂは延長されて層間誘電パターン１１５ｂを貫通する開口部１１７を満たす。これにしたがって、周辺サブ−ゲート１２０ｂは周辺底ゲート１１１ａと直接接触する。層間誘電パターン１１５ｂはブロッキング誘電膜１１５ａと同一の材料で形成され得る。
【００６７】
周辺領域６０の周辺ゲートパターンＰＧを含むパターンの稠密度はセル領域５０のセルゲートパターンＣＧを含むパターンの稠密度と異なることがあり得る。これにしたがって、様々なローディング効果によって周辺ゲートパターンＰＧの側壁の傾斜度とセルゲートパターンＣＧの側壁の傾斜度とが異なることがあり得る。より具体的には、周辺ゲートパターンＰＧの側壁及び基板１００の上部面の間の傾斜角がセルゲートパターンＣＧの側壁及び基板１００の上部面の間の傾斜角と異なることがあり得る。したがって、制御金属ゲート１２５ａｎの側壁を基準とした第１酸化防止スペーサ１３５ａの第１厚さＴ１は周辺金属パターン１２５ｂｎの側壁を基準とした第２酸化防止スペーサ１３５ｂの第２厚さＴ２と異なることがあり得る。第１酸化防止スペーサ１３５ａは制御金属ゲート１２５ａｎの側壁に隣接する第１内側壁及び第１内側壁に対向する第１外側壁を有する。第１酸化防止スペーサ１３５ａの第１厚さＴ１は第１酸化防止スペーサ１３５ａの第１内側壁及び第１外側壁の間の最短距離に該当する。これと同様に、第２酸化防止スペーサ１３５ｂは周辺金属パターン１２５ｂｎの側壁に隣接する第２内側壁及び第２内側壁に対向する第２外側壁を有する。第２酸化防止スペーサ１３５ｂの第２厚さＴ２は第２酸化防止スペーサ１３５ｂの第２内側壁及び第２外側壁の間の最短距離に該当する。
【００６８】
第１実施形態によれば、周辺ゲートパターンＰＧの側壁がセルゲートパターンＣＧの側壁より緩く傾く。即ち、周辺ゲートパターンＰＧの側壁及び基板１００の上部面の間の傾斜角がセルゲートパターンＣＧの側壁及び基板１００の上部面の間の傾斜角より小さいことがあり得る。この場合に、第２酸化防止スペーサ１３５ｂの第２厚さＴ２が第１酸化防止スペーサ１３５ａの第１厚さＴ１より大きくなり得る。
【００６９】
第１実施形態によれば、第１酸化防止スペーサ１３５ａの第１外側壁は第１ゲートマスクパターン１３０の側壁より横にリセスされた状態である。したがって、制御金属ゲート１２５ａｎの第２幅Ｗ２は制御ベースゲート１２０ａの第３幅Ｗ３より小さいか、又は第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。また、制御金属ゲート１２５ａｎの第２幅Ｗ２と一対の第１酸化防止スペーサ１３５ａの第１厚さＴ１の合計は制御ベースゲート１２０ａの第３幅Ｗ３より小さいか、又は第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。
【００７０】
第１実施形態において、一対の酸化防止スペーサ１３５ａの中の１つの第１厚さＴ１は制御金属ゲート１２５ａｎの最も狭い部分の幅Ｗ２の１／２より小さいことがあり得る。また、酸化防止スペーサの高さは制御金属ゲート１２５ａｎの高さと実質的に同一であり得る。
【００７１】
第１実施形態によれば、周辺サブ−ゲート１２０ｂ及び周辺底ゲート１１１ａの両側壁の上にも酸化膜１４０が配置される。周辺ソース／ドレーン１４８が周辺ゲートパターンＰＧ両側の隣接する第２活性部ＡＣＴ２の内に各々配置される。周辺ソース／ドレーン１４８は第２活性部ＡＣＴ２内のドーパントと異なるタイプのドーパントでドーピングされる。第２ゲートスペーサ１５０ｂが周辺ゲートパターンＰＧの両側壁の上に各々配置される。周辺ソース／ドレーン１４８は低濃度領域１４６及び高濃度領域１４７を含むＬＤＤ構造であり得る。第２ゲートスペーサ１５０ｂは第１ゲートスペーサ１５０ａと同一の材料で形成され得る。層間誘電膜１５５がゲートスペーサ１５０ａ、１５０ｂ及びゲートパターンＣＧ、ＰＧを含む基板１００全面の上に配置される。層間誘電膜１５５は酸化物を含む。
【００７２】
上述された不揮発性記憶素子によれば、一対の第１酸化防止スペーサ１３５ａが制御金属ゲート１２５ａｎの両側壁の上に配置される。これにしたがって、制御金属ゲート１２５ａｎが後続の酸化工程、酸化物、及び／又は他の酸素の露出（例えば、酸化膜１４０を形成するための工程の間に）等によって酸化されることを防止することができる。また、第１酸化防止スペーサ１３５ａが第１ゲートマスクパターン１３０の両縁及び制御ベースゲート１２０ａの両縁の間に限定的に配置されることによって、第１酸化防止スペーサ１３５ａによってセルゲートパターンＣＧの線幅が増加されることを最小化できる。その結果、優れた信頼性を有し、高集積化に最適化された不揮発性記憶素子を具現することができる。
【００７３】
また、低い非抵抗を有する制御金属ゲート１２５ａｎによって制御ゲート電極１３７の抵抗を最小化できる。これにしたがって、高速に動作する不揮発性記憶素子を具現することができる。
【００７４】
これと同様に、第２酸化防止スペーサ１３５ｂが周辺金属パターン１２５ｂｎの両側壁の上に配置されることにより、周辺金属パターン１２５ｂｎが酸化されることを防止する。また、第２酸化防止スペーサ１３５ｂが第２ゲートマスクパターン１３１の両縁及び周辺サブ−ゲート１２０ｂの両縁の間に限定的に配置されることによって、周辺ゲートパターンＰＧの線幅の増加分が最小になる。その結果、周辺領域６０内の周辺トランジスターは優れた信頼性を有し、高集積化に最適化され得る。これに加えて、周辺ゲート電極１３８も、低抵抗特性を有する周辺金属パターン１２５ｂｎを包含することによって、周辺トランジスターは高速に動作することができる。
【００７５】
これに加えて、第１実施形態によれば、第２酸化防止スペーサ１３５ｂの第２厚さＴ２が第１酸化防止スペーサ１３５ａの第１厚さＴ１より大きくなり得る。したがって、相対的に狭い線幅及び／又は間隔を有するセルゲートパターン１３７は薄い第１酸化防止スペーサ１３５ａによって制御金属ゲート１２５ａｎの酸化を防止することとさらに狭い線幅及び／又は間隔を維持することができる。また、相対的に広い幅を有する周辺ゲートパターン１３７は厚い第２酸化防止スペーサ１３５ｂによって周辺金属パターン１２５ｂｎの酸化をより効率的に防止することができる。結果的に、優れた信頼性を有し高集積化に最適化された不揮発性記憶素子を具現することができる。
【００７６】
次に、第１実施形態による不揮発性記憶素子の様々な変形例を図面に基づいて説明する。
【００７７】
図１によれば、制御金属パターン１２０ａｎの幅Ｗ２と一対の第１酸化防止スペーサ１３５ａの厚さＴ１との合計は制御ベースゲート１２０ａの幅Ｗ３より小さいことがあり得る。しかし、本発明はこれに限定されない。図２に開示されたように、制御金属ゲート１２５ａｎの幅と制御金属ゲート１２５ａｎの両側壁の上に配置された一対の第１酸化防止スペーサ１３５ａ’の厚さとの合計は制御ベースゲート１２０ａの幅と実質的に同一であり得る。この場合に、第１酸化防止スペーサ１３５ａ’の外側壁は第１ゲートマスクパターン１３０の側壁と実質的に自己整合する。図２の第１酸化防止スペーサ１３５ａ’は図１の第１酸化防止スペーサ１３５ａと同一の材料で形成され得る。
【００７８】
図３は、本発明の第１実施形態による不揮発性記憶素子の他の変形例を示す断面図である。
【００７９】
本変形例によれば、図３に開示されたように、制御ゲート電極１３７’に含まれた制御ベースゲート１２０ａ’の側壁は階段形態であり得る。具体的に、制御ベースゲート１２０ａ’の上部の幅は制御ベースゲート１２０ａ’の下部の幅より小さいことがあり得る。したがって、制御ベースゲート１２０ａ’の側壁は階段形態であり得る。この場合に、制御ベースゲート１２０ａ’の上部の幅は第１ゲートマスクパターン１３０の第１幅Ｗ１と実質的に同一であり、制御ベースゲート１２０ａ’の下部の幅は第１ゲートマスクパターン１３０の第１幅Ｗ１より大きくなり得る。電荷格納層１１０ａ’の両側壁は制御ベースゲート１２０ａ’の下部の両側壁に磁気整列され得る。第１実施形態によれば、制御ベースゲート１２０ａ’の側壁が階段形態である場合に、第１酸化防止スペーサ１３５ａ’の外側壁は第１ゲートマスクパターン１３０の側壁に実質的に自己整合する。また、本変形形態で、第１酸化防止スペーサ１３５ａ’は制御ベースゲート１３５’の上部の側壁の一部分及び上部面の一部分を覆うことができる。
【００８０】
これと同様に、図３に示す変形例では、周辺ゲート電極１３８’に含まれた周辺サブ−ゲート１２０ｂ’の側壁も階段形態であり得る。即ち、周辺サブ−ゲート１２０ｂ’の上部の幅は下部の幅より小さいことがあり得る。この場合に、周辺底ゲート１１１ａ’の両側壁は周辺サブ−ゲート１２０ｂ’の下部の両側壁に実質的に自己整合する。
【００８１】
図４は本発明の第１実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。
【００８２】
本変形例によれば、図４に開示されたように、制御ゲート電極１３７内の制御ベースゲート１２０ａの両側壁は平らな反面に、周辺ゲート電極１３８’内の周辺サブ−ゲート１２０ｂ’の側壁は階段形態であり得る。この場合に、第１酸化防止スペーサ１３５ａの外側壁は第１ゲートマスクパターン１３０の側壁より横にリセスされ得る。しかし、本発明はこれに限定されない。図４で、第１酸化防止スペーサ１３５ａの外側壁は、図２の実施形態に開示されたように、第１ゲートマスクパターン１３０の側壁に実質的に自己整合する。
【００８３】
図５は本発明の第１実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。
【００８４】
図５を参照すれば、本変形例の制御ゲート電極１３７ａは、制御ベースゲート１２０ａ及び制御金属ゲート１２５ａｎの間に介在された第１下部バリアーパターン１７０ａをさらに含む。この場合に、制御ベースゲート１２０ａはドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたシリコン−ゲルマニウム等）で形成され得る。第１下部バリアーパターン１７０ａは制御金属ゲート１２５ａｎ内の金属原子が制御ベースゲート１２０ａの内部へ拡散する割合を最少にする導電材料で形成され得る。例えば、第１下部バリアーパターン１７０ａは導電性金属窒化物（例えば、窒化チタン、窒化タンタル又は窒化タングステン等）を含む。これに加えて、第１下部バリアーパターン１７０ａは導電性金属窒化物と制御ベースゲート１２０ａとの間に介在された遷移金属（例えば、チタン又はタンタル等）をさらに含む。
【００８５】
第１下部バリアーパターン１７０ａの基板１００の上部面の水平な方向への幅は制御金属ゲート１２５ａｎの幅より大きくなり得る。この場合に、一対の第１酸化防止スペーサ１３５ａは第１マスクゲートパターン１３０の両縁及び第１下部バリアーパターン１７０ａの両縁の間に配置され得る。第１下部バリアーパターン１７０ａの両側壁は第１ゲートマスクパターン１３０の両側壁に実質的に自己整合する。
【００８６】
第１実施形態によれば、制御ゲート電極１３７ａは制御金属ゲート１２５ａｎと第１ゲートマスクパターン１３０との間に介在された第１上部バリアーパターン１７５ａをさらに含む。第１上部バリアーパターン１７５ａは制御金属ゲート１２５ａｎ内の金属原子が第１ゲートマスクパターン１３０へ拡散されることを最小化できる導電材料で形成され得る。例えば、第１上部バリアーパターン１７５ａは導電性金属窒化物（例えば、窒化チタン、窒化タンタル又は窒化タングステン等）を含む。これに加えて、第１上部バリアーパターン１７５ａは導電性金属窒化物と制御金属ゲート１２５ａｎとの間に介在された遷移金属（例えば、チタン又はタンタル等）をさらに含むこともあり得る。第１上部バリアーパターン１７５ａの幅は制御金属ゲート１２５ａｎの幅より大きくなり得る。この時、一対の第１酸化防止スペーサ１３５ａは第１上部バリアーパターン１７５ａの両縁及び第１下部バリアーパターン１７０ａの両縁の間に介在する。第１上部バリアーパターン１７５ａの両側壁は第１ゲートマスクパターン１３０の両側壁に実質的に自己整合する。第１実施形態によれば、第１下部バリアーパターン１７０ａ及び第１上部バリアーパターン１７５ａの中でいずれか１つは省略できる。
【００８７】
セルゲートパターンと同様に、周辺領域６０内の周辺ゲート電極１３８ａは周辺サブ−ゲート１２０ｂ及び周辺金属パターン１２５ｂｎの間に介在する第２下部バリアーパターン１７０ｂをさらに含む。第２下部バリアーパターン１７０ｂの幅は周辺金属パターン１２５ｂｎの幅より大きくなり得る。この場合に、一対の第２酸化防止スペーサ１３５ｂは第２下部バリアーパターン１７０ｂの両縁及び第２ゲートマスクパターン１３１の両縁の間に介在する。第２下部バリアーパターン１７０ｂの両側壁は第２ゲートマスクパターン１３１の両側壁に実質的に自己整合する。周辺ゲート電極１３８ａは周辺金属パターン１２５ｂｎ及び第２ゲートマスクパターン１３１の間に介在する第２上部バリアーパターン１７５ｂをさらに含む。第２上部バリアーパターン１７５ｂの幅は周辺金属パターン１２５ｂｎの幅より大きくなり得る。この場合に、一対の第２酸化防止スペーサ１３５ｂは第２上部バリアーパターン１７５ｂの両縁及び第２下部バリアーパターン１７０ｂの両縁の間に配置され得る。第２下部バリアーパターン１７０ｂは第１下部バリアーパターン１７０ａと同一の導電材料で形成でき、第２上部バリアーパターン１７５ｂは第１上部バリアーパターン１７５ａと同一の導電材料で形成され得る。第１実施形態によれば、第２下部バリアーパターン１７０ｂ及び第２上部バリアーパターン１７５ｂの中でいずれか１つは省略され得る。
【００８８】
第１及び第２下部バリアーパターン１７０ａ、１７０ｂ及び／又は第１及び第２上部バリアーパターン１７５ａ、１７５ｂは上述された図２乃至図４の不揮発性記憶素子の中でいずれか１つに適用され得る。
【００８９】
第１実施形態によれば、下部バリアーパターン１７０ａの厚さは制御金属ゲート１２５ａｎの厚さの１／２より小さいことがあり得る。これと同様に、上部バリアーパターン１７５ａの厚さは制御金属ゲート１２５ａｎの厚さの１／２より小さいことがあり得る。
【００９０】
第１実施形態によれば、隣接するセルゲートパターンＣＧの間の空間内に空隙１５７が配置され得る。隣接するセルゲートパターンＣＧ間の間隔が狭小されることにしたがって、空隙１５７が形成され得る。空隙１５７は第１ゲートスペーサ１５０ａによって覆うことができる。空隙１５７は酸化物より低い誘電率を有する。これにしたがって、隣接するセルゲートパターンＣＧの間の寄生靜電容量が最小化されて優れた信頼性を有する不揮発性記憶素子が具現され得る。第１実施形態によれば、図１乃至図４の不揮発性記憶素子に含まれた隣接するセルゲートパターンＣＧの間にも空隙１５７が形成できる。
【００９１】
次に、本発明の第１実施形態による不揮発性記憶素子の製造方法を図面に基づいて説明する。
【００９２】
図６Ａ乃至図６Ｇは本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図であり、図７は本発明の第１実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【００９３】
図６Ａを参照すれば、セル領域５０及び周辺領域６０を含む基板１００を準備する。セル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１の上にトンネル誘電膜１０５及び第１半導体パターン１１０を順に形成する。第２活性部ＡＣＴ２の上に周辺ゲート誘電膜１０６及び第２半導体パターン１１１を順に形成する。第１及び第２活性部ＡＣＴ１、ＡＣＴ２は基板１００に形成された図示しない素子分離パターンによって定義され得る。第１半導体パターン１１０は第１活性部ＡＣＴ１に自己整合的に形成され、第２半導体パターン１１１は第２活性部ＡＣＴ２に自己整合的に形成され得る。
【００９４】
例えば、セル領域５０の基板１００の上にトンネル誘電膜１０５を形成する。周辺領域６０の基板１００の上に周辺ゲート誘電膜１０６を形成する。トンネル誘電膜１０５及び周辺ゲート誘電膜１０６は同時に形成され得る。これとは異なりに、トンネル誘電膜１０５及び周辺ゲート誘電膜１０６は順序に関わらず順次的に形成され得る。誘電膜１０５、１０６を有する基板１００の全面上に半導体膜及びハードマスク膜を順に形成する。ハードマスク膜、半導体膜、誘電膜１０５、１０６及び基板１００を連続的にパターニングして、第１及び第２活性部ＡＣＴ１、ＡＣＴ２を定義する図示しないトレンチを形成する。この時、第１活性部ＡＣＴ１の上のトンネル誘電膜１０５の上に第１半導体パターン１１０及び図示しない第１ハードマスクパターンが順に形成され、第２活性部ＡＣＴ２の周辺ゲート誘電膜１０６の上に第２半導体パターン１１１及び図示しない第２ハードマスクパターンが形成される。したがって、第１及び第２半導体パターン１１０、１１１は第１及び第２活性部ＡＣＴ１、ＡＣＴ２に各々自己整合的に形成され得る。続いて、トレンチを満たす図示しない素子分離パターンを形成する。続いて、第１及び第２ハードマスクパターンを除去する。
【００９５】
第２半導体パターン１１１はドーパントでドーピングされ、電気的伝導性を有する。第１半導体パターン１１０はアンドープされた状態又はドーパントでドーピングされた状態である。第１及び第２半導体パターン１１０、１１１が互に同一なタイプのドーパントでドーピングされる場合に、半導体膜をインシツ（ｉｎ−ｓｉｔｕ）方式にドーピングできる。これと異なりに、第１半導体パターン１１０がアンドープされた状態又は第２半導体パターン１１１と異なるタイプのドーパントでドーピングされる場合に、半導体膜に選択的ドーピング方法を遂行できる。
【００９６】
しかし、本発明はこれに限定されない。第１及び第２半導体パターン１１０、１１１は他の方法によって形成され得る。
【００９７】
図６Ｂを参照すれば、第１及び第２半導体パターン１１０、１１１を有する基板１００の上にブロッキング誘電膜１１５を形成する。周辺領域６０内のブロッキング誘電膜１１５をパターニングして、第２半導体パターン１１１を露出させる開口部１１７を形成する。続いて、基板１００の全面上にベース導電膜１２０及び金属膜１２５を順に形成する。周辺領域６０内のベース導電膜１２０は開口部１１７を満たして第２半導体パターン１１１と接触される。
【００９８】
金属膜１２５の上にゲートマスク膜を形成し、ゲートマスク膜をパターニングして、セル領域５０内の第１ゲートマスクパターン１３０及び周辺領域６０内の第２ゲートマスクパターン１３１を形成する。ゲートマスク膜は金属膜１２５、ベース導電膜１２０及び半導体パターン１１０、１１１に対してエッチング選択比を有する誘電材料を含む。例えば、ゲートマスク膜は酸化膜で形成され得る。
【００９９】
図６Ｃを参照すれば、第１及び第２ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して金属膜１２５をエッチングして、セル領域５０内の制御金属パターン１２５ａ及び周辺領域６０内に周辺金属パターン１２５ｂを形成する。金属膜１２５は、異方性が強い第１乾式エッチング工程でエッチングできる。制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側のベース導電膜１２０が露出される。
【０１００】
第１実施形態によれば、セル領域５０及び周辺領域６０の間のパターン稠密度の差異等によって、制御金属パターン１２５ａ及び第１ゲートマスクパターン１３０の側壁の傾斜度は周辺金属パターン１２５ｂ及び第２ゲートマスクパターン１３１の側壁の傾斜度と異なることがあり得る。例えば、周辺領域６０内の積層されたパターン１２５ｂ、１３１の側壁がセル領域５０内の積層された制御金属パターン１２５ａ、及び第１ゲートマスクパターン１３０の側壁に比べて緩く傾く。即ち、周辺領域６０内に積層された周辺金属パターン１２５ｂ、第２ゲートマスクパターン１３１の側壁と基板１００の上部面との間の傾斜角がセル領域５０内の積層された制御金属パターン１２５ａ、及び第１ゲートマスクパターン１３０の側壁と基板１００の上部面との間の傾斜角より小さい。
【０１０１】
図６Ｄを参照すれば、制御金属パターン１２５ａの両側壁及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。これにしたがって、一対の第１アンダーカット領域ＵＣ１が横にエッチングされた制御金属ゲート１２５ａｎの両側に各々形成される。また、一対の第２アンダーカット領域ＵＣ２が横にエッチングされた周辺金属パターン１２５ｂｎの両側に形成される。一対の第１アンダーカット領域ＵＣ１は第１ゲートマスクパターン１３０の両縁の下に各々形成され、一対の第２アンダーカット領域ＵＣ２は第２ゲートマスクパターン１３１の両縁の下に各々形成される。この方法で、アンダーカット領域ＵＣ１、ＵＣ２はそれらの上に配置された第１ゲートマスクパターン１３０、第２ゲートマスクパターン１３１の外縁に比べて横方向にリセスされる。
【０１０２】
第１実施形態によれば、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁は反応性乾式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は強い等方性を有する。これにしたがって、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁が横にエッチングされる。例えば、反応性乾式エッチング工程のバックバイアスを減少させるか、或いは反応性乾式エッチング工程のエッチングガス内のラジカル成分を増加させ得る。これとは異なりに、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁は湿式エッチング工程でもエッチングされ得る。
【０１０３】
図６Ｅを参照すれば、アンダーカット領域ＵＣ１、ＵＣ２を有する基板１００の上に酸化防止膜１３５を蒸着する。酸化防止膜１３５は化学気相蒸着工程又は原子層蒸着工程等に蒸着され得る。酸化防止膜１３５はアンダーカット領域ＵＣ１、ＵＣ２を部分的又は完全に満たすことができる。
【０１０４】
第１実施形態によれば、上述したように、側壁の傾斜度差異によって、セル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５の蒸着厚さは周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５の蒸着厚さは異なる。例えば、周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁がセル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁より緩く傾く場合に、周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５の蒸着厚さがセル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５の蒸着厚さより大きくなる。ゲートマスクパターン１３０、１３１及びベース導電膜１２０の上部面の上の酸化防止膜１３５は制御金属ゲート１２５ａｎ、１３０、１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５より厚くなる。
【０１０５】
次に、酸化防止スペーサ及びゲートパターンの形成方法を図７のフローチャートを参照して具体的に説明する。
【０１０６】
図６Ｅ、図６Ｆ及び図７を参照すれば、酸化防止膜１３５をエッチングしてゲートマスクパターン１３０、１３１の両側のベース導電膜１２０を露出させる（Ｓ３００）。この時、第１アンダーカット領域ＵＣ１内に第１酸化防止スペーサ１３５ａが形成され、第２アンダーカット領域ＵＣ２内に第２酸化防止スペーサ１３５ｂが形成される。酸化防止膜１３５は、異方性が強い第２乾式エッチング工程でエッチングできる。第２乾式エッチング工程は強い異方性エッチング成分、及び、弱い等方性エッチング成分を含む。第２乾式エッチング工程の強い異方性エッチング成分によってゲートマスクパターン１３０、１３１及びベース導電膜１２０上の酸化防止膜１３５がエッチングされてゲートマスクパターン１３０、１３１及びベース導電膜１２０の上部面が露出される。第２乾式エッチング工程の弱い等方性エッチング成分によって、ゲートマスクパターン１３０、１３１の側壁の上の酸化防止膜１３５がエッチングされる。
【０１０７】
第１実施形態によれば、第２乾式エッチング工程を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分がアンダーカット領域ＵＣ１、ＵＣ２の外部に配置され得る。例えば、ゲートマスクパターン１３０、１３１の側壁の少なくとも一部の上に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分が配置される。
【０１０８】
他の変形例によれば、第２乾式エッチング工程を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つはアンダーカット領域ＵＣ１及び／又はＵＣ２内に限定的に形成され得る。例えば、周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５がセル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５より厚い場合に、第１酸化防止スペーサ１３５ａは第１アンダーカット領域ＵＣ１内に限定的に形成され、第２酸化防止スペーサ１３５ｂの一部は第２アンダーカット領域ＵＣ２外部に配置される。これとは異なりに、第２乾式エッチング工程を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの全てが第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成されることもあり得る。
【０１０９】
ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して、露出されたベース導電膜１２０、ブロッキング誘電膜１１５及び半導体パターン１１０、１１１を連続的にエッチングする（Ｓ３０２）。これにしたがって、第１活性部ＡＣＴ１の上に順に積層された電荷格納層１１０ａ、パターニングされたブロッキング誘電膜１１５ａ及び制御ベースゲート１２０ａが形成される。また、第２活性部ＡＣＴ２の上に順に積層された周辺底ゲート１１１ａ、層間誘電パターン１１５ｂ及び周辺サブ−ゲート１２０ｂが形成される。層間誘電パターン１１５ｂは開口部１１７を含む。これにしたがって、周辺サブ−ゲート１２０ｂは周辺底ゲート１１１ａと電気的に接続される。
【０１１０】
ベース導電膜１２０、ブロッキング誘電膜１１５及び半導体パターン１１０、１１１は第３乾式エッチング工程でエッチングされ得る。第１実施形態によれば、第３乾式エッチング工程は第１サブ−エッチング工程、第２サブ−エッチング工程及び第３サブ−エッチング工程を含む。第１サブ−エッチング工程によってベース導電膜１２０がエッチングされ、第２サブ−エッチング工程によってブロッキング誘電膜１１５がエッチングされる。第３サブ−エッチング工程によって半導体パターン１１０、１１１がエッチングされる。第１実施形態によれば、第１、第２及び第３サブ−エッチング工程のエッチングレシピは互に異なることがあり得る。
【０１１１】
第３乾式エッチング工程は強い異方性エッチング成分、及び、弱い等方性エッチング成分を有する。言い換えれば、第１、第２及び第３サブ−エッチング工程の各々は強い異方性エッチング成分及び弱い等方性エッチング成分を有する。上述したように、第２乾式エッチング工程の直後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分が第１及び第２アンダーカット領域ＵＣ１、ＵＣ２外部へ延長される。この場合に、第３乾式エッチング工程を遂行した後に、アンダーカット領域ＵＣ１、ＵＣ２の外部に位置された第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分がエッチングされる。これにしたがって、第３乾式エッチング工程の後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂは第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。
【０１１２】
第２乾式エッチング工程を遂行した直後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つがアンダーカット領域ＵＣ１及び／又はＵＣ２内に限定的に形成される場合に、限定された酸化防止スペーサ１３５ａ及び／又は１３５ｂの外側壁は第３乾式エッチング工程の弱い等方性エッチング成分によってゲートマスクパターン１３０及び／又は１３１の側壁より横にリセスされる。第１実施形態によれば、第３乾式エッチング工程を遂行した後に、酸化防止膜１３５の厚さ差異によって第１酸化防止スペーサ１３５ａの外側壁は第１ゲートマスクパターン１３０の側壁より横にリセスされ得る。
【０１１３】
しかし、本発明はこれに限定されない。第１実施形態によれば、第３乾式エッチング工程を遂行した後にも第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つの一部はアンダーカット領域ＵＣ１及び／又はＵＣ２外部に配置でされることもあり得る。
【０１１４】
Ｓ３０２を遂行した後に、基板１００に洗浄工程を遂行する（Ｓ３０４）。第３乾式エッチング工程を遂行した後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つの一部がアンダーカット領域ＵＣ１及び／又はＵＣ２外部に配置される場合に、洗浄工程によって除去される。結果的に、Ｓ３００、Ｓ３０２、又はＳ３０４を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂは第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。したがって、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂはアンダーカット領域ＵＣ１、ＵＣ２内のみに各々配置される。
【０１１５】
図６Ｇ及び図７を参照すれば、洗浄工程（Ｓ３０４）を遂行した後に、基板１００にゲート酸化工程を遂行する（Ｓ３０６）。これにしたがって、制御ベースゲート１２０ａ、電荷格納層１１０ａ、周辺サブ−ゲート１２０ｂ及び周辺底ゲート１１１ａの両側壁の上に酸化膜１４０が形成される。ゲート酸化工程によってゲート１２０ａ、１２０ｂ、１１１ａ及び電荷格納層１１０ａのエッチングされた側壁がキュアリング（ｃｕｒｉｎｇ）される。ゲート酸化工程は酸素ソースガス雰囲気で遂行される。例えば、ゲート酸化工程の酸素ソースガスは酸素Ｏ2、酸化窒素ＮＯ、水蒸気Ｈ2Ｏ及び／又は二酸化窒素Ｎ2Ｏ等を含む。ゲート酸化工程の工程温度は約３００℃乃至約９００℃である。
【０１１６】
上述した方法によれば、ゲート酸化工程を遂行（Ｓ３０６）する時、制御金属ゲート１２５ａｎ及び周辺金属パターン１２５ｂｎは第１及び第２酸化防止スペーサ１３５ａ、１３５ｂによって酸化等から保護される。したがって、制御金属ゲート１２５ａｎ、１２５ｂｎが酸化される度合いを最少にして優れた信頼性を有する不揮発性記憶素子を具現することができる。
【０１１７】
仮に、ゲート酸化工程によって制御金属ゲート１２５ａｎ、１２５ｂｎが酸化される場合に、酸化膜の異常成長等の様々な問題点が発生して不揮発性記憶素子の信頼性が劣化され得る。しかし、第１実施形態によれば、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂが制御金属ゲート１２５ａｎ、１２５ｂｎを保護することによって、優れた信頼性を有する不揮発性記憶素子を具現することができる。
【０１１８】
また、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂは第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。したがって、ゲートパターンの線幅が増加されること等の現象を最小化できる。その結果、高集積化に最適化された不揮発性記憶素子を具現することができる。
【０１１９】
続いて、図６Ｇを参照すれば、第１ゲートマスクパターン１３０両側の第１活性部ＡＣＴ１内にセルソース／ドレーン１４５を形成する。第２ゲートマスクパターン１３１両側の第２活性部ＡＣＴ２内に周辺ソース／ドレーンの低濃度領域１４６を形成する。セルソース／ドレーン１４５及び低濃度領域１４６は同時に形成されるか、或いは順序に関わらず順次的に形成され得る。
【０１２０】
続いて、ゲートスペーサ膜を形成し、ゲートスペーサ膜をエッチバックして図１の第１及び第２ゲートスペーサ１５０ａ、１５０ｂを形成する。続いて、周辺ゲートパターンＰＧ及び第２ゲートスペーサ１５０ｂをマスクとして使用して第２活性部ＡＣＴ２内にドーパントを提供して、図１の高濃度領域１４７を形成する。したがって、図１の周辺ソース／ドレーン１４８が形成される。続いて、基板１００の全面上に層間誘電膜１５５を形成する。したがって、図１の不揮発性記憶素子を具現することができる。
【０１２１】
一方、図２乃至図４に開示された不揮発性記憶素子の製造方法は図６Ａ乃至図６Ｇ及び図７を参照して説明したことと同様である。図２乃至図４の不揮発性記憶素子は図６Ｅの酸化防止膜１３５の厚さを調節することによって具現され得る。
【０１２２】
例えば、図６Ｅで、セル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５の厚さが周辺領域６０の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５の厚さと同様な場合に、図に開示された不揮発性記憶素子が具現され得る。
【０１２３】
図６Ｅで、セル領域５０の内に積層された制御金属ゲート１２５ａｎ、１３０及び周辺領域６０の内に積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５が十分に厚くなり得る。この場合に、図７のＳ３０２を遂行する時、アンダーカット領域ＵＣ１、ＵＣ２外部に配置された第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分がエッチングマスクとして使用される。したがって、図３に開示されたように、制御ベースゲート１２０ａ’及び周辺サブ−ゲート１２０ｂ’の側壁は階段形態に形成される。この場合にも、アンダーカット領域ＵＣ１、ＵＣ２外部に位置された酸化防止スペーサ１３５ａ、１３５ｂの一部分は図７のＳ３０２又はＳ３０４直後に除去される。したがって、酸化防止スペーサ１３５ａ、１３５ｂはアンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成され得る。
【０１２４】
図６Ｅで、傾斜度の差異によって第１ゲートマスクパターン１３０の側壁の上の酸化防止膜１３５の厚さが第２ゲートマスクパターン１３１の側壁の上の酸化防止膜１３５の厚さより薄くなり、また、第２ゲートマスクパターン１３１の側壁の上の酸化防止膜１３５の厚さが十分に厚くなる。この場合に、図４に開示されたように、制御ベースゲート１２０ａの側壁は平坦であり、周辺サブ−ゲート１２０ｂ’の側壁は階段形態に形成される。この場合に、図７のＳ３０２又はＳ３０４後に第２アンダーカット領域ＵＣ２外部に位置された第２酸化防止スペーサ１３５ｂの一部分は除去される。したがって、第２酸化防止スペーサ１３５ｂは第２アンダーカット領域ＵＣ２内に限定的に形成され得る。
【０１２５】
次に、図５に開示された不揮発性記憶素子の製造方法を図面に基づいて説明する。
【０１２６】
図８Ａ乃至図８Ｄは図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【０１２７】
図８Ａを参照すれば、ベース導電膜１２０を形成した後に、下部バリアー膜１７０、金属膜１２５、上部バリアー膜１７５を順に形成する。セル領域５０の上部バリアー膜１７５の上に第１ゲートマスクパターン１３０を形成し、周辺領域６０の上部バリアー膜１７５の上に第２ゲートマスクパターン１３１を形成する。第１実施形態によれば、下部バリアー膜１７０及び上部バリアー膜１７５の中でいずれか１つは省略することもできる。以下説明では、説明を簡単にするために下部及び上部バリアー膜１７０、１７５が全て形成された場合に対して説明する。
【０１２８】
図８Ｂを参照すれば、第１及び第２ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して上部バリアー膜１７５、金属膜１２５、及び下部バリアー膜１７０を連続的にエッチングする。これにしたがって、第１ゲートマスクパターン１３０の下に積層された第１下部バリアーパターン１７０ａ、制御金属パターン１２５ａ及び第１上部バリアーパターン１７５ａが形成される。また、第２ゲートマスクパターン１３１の下に積層された第２下部バリアーパターン１７０ｂ、周辺金属パターン１２５ｂ及び第２上部バリアーパターン１７５ｂが形成される。
【０１２９】
図８Ｃを参照すれば、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。これにしたがって、横にエッチングされた制御金属ゲート１２５ａｎ両側に第１アンダーカット領域ＵＣ１が形成され、横にエッチングされた周辺金属パターン１２５ｂｎ両側に第２アンダーカット領域ＵＣ２が形成される。制御金属パターン１２５ａ及び周辺金属パターン１２５ｂは図６Ｄを参照して説明した方法と同様に横にエッチングできる。
【０１３０】
図５を参照して説明したように、下部及び上部バリアーパターン１７０ａ、１７０ｂ、１７５ａ、１７５ｂは制御金属パターン１２５ａ、１２５ｂに対してエッチング選択比を有する。これにしたがって、第１アンダーカット領域ＵＣ１は第１下部及び上部バリアーパターン１７０ａ、１７５ａの間に形成され、第２アンダーカット領域ＵＣ２は第２下部及び上部バリアーパターン１７０ｂ、１７５ｂの間に形成される。
【０１３１】
続いて、図６Ｅ、図６Ｆ、図７及び図６Ｇを参照して説明した酸化防止膜の形成工程と、図７のＳ３００、Ｓ３０２、Ｓ３０４、Ｓ３０６を順次遂行する。これにしたがって、図８Ｄに開示されたように、第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂが形成される。また、第１下部バリアーパターン１７０ａの下に順に積層された電荷格納層１１０ａ、パターニングされたブロッキング誘電膜１１５ａ、及び制御ベースゲート１２０ａが形成される。第２下部バリアーパターン１７０ｂの下に順に積層された周辺底ゲート１１１ａ、層間誘電パターン１１５ｂ及び周辺サブ−ゲート１２０ｂが形成される。酸化膜１４０がゲート１２０ａ、１２０ｂ、１１１ａ及び電荷格納層１１０ａの側壁の上に形成される。この後続の工程は図６Ｇ及び図１を参照して説明したことと同様に遂行できる。
【０１３２】
（第２実施形態）
図９は本発明の第２実施形態に不揮発性記憶素子を示す断面図である。
図９を参照すれば、セル及び周辺領域５０、６０を含む基板１００に図示しない素子分離パターンが形成されてセル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１の上にセルゲートパターンＣＧが配置され、第２活性部ＡＣＴ２の上に周辺ゲートパターンＰＧが配置される。
【０１３３】
セルゲートパターンＣＧは第１活性部ＡＣＴ１を横切る制御ゲート電極２３７を含む。また、セルゲートパターンＣＧは制御ゲート電極２３７の上に配置された第１ゲートマスクパターン２３０をさらに含む。これに加えて、セルゲートパターンＣＧは制御ゲート電極２３７の下に順に積層されたトンネル誘電膜２０５、電荷格納層２１０、及びブロッキング誘電膜２１５を含む。周辺ゲートパターンＰＧは第２活性部ＡＣＴ２を横切る周辺ゲート電極２３８を含む。また、周辺ゲートパターンＰＧは周辺ゲート電極２３８の上に配置された第２ゲートマスクパターン２３１と、周辺ゲート電極２３８及び第２活性部ＡＣＴ２の間に介在された周辺ゲート誘電膜２１７とをさらに含む。
【０１３４】
制御ゲート電極２３７は順に積層された制御ベースゲート２２０ａ及び制御金属パターン２２５ａｎを含む。制御金属パターン２２５ａｎの幅は第１ゲートマスクパターン２３０及び制御ベースゲート２２０ａの幅より小さい。したがって、制御金属パターン２２５ａｎの両側に一対の第１アンダーカット領域ＵＣ１が定義される。一対の第１酸化防止スペーサ２３５ａが制御金属パターン２２５ａｎの両側壁の上に各々配置される。一対の第１酸化防止スペーサ２３５ａは第１ゲートマスクパターン２３０の両縁及び制御ベースゲート２２０ａの両縁の間に配置されることが望ましい。第１酸化防止スペーサ２３５ａは第１アンダーカット領域ＵＣ１内に限定的に配置される。
【０１３５】
周辺ゲート電極２３８は順に積層された周辺サブ−ゲート２２０ｂ及び周辺金属パターン２２５ｂｎを含む。第２実施形態によれば、周辺サブ−ゲート２２０ｂは周辺ゲート誘電膜２１７の直上に配置される。周辺金属パターン２２５ｂｎの幅は第２ゲートマスクパターン２３１及び周辺サブ−ゲート２２０ｂの幅より小さい。したがって、周辺金属パターン２２５ｂｎ両側に一対の第２アンダーカット領域ＵＣ２が各々定義される。一対の第２酸化防止スペーサ２３５ｂが周辺金属パターン２２５ｂｎの両側壁の上に各々配置される。一対の第２酸化防止スペーサ２３５ｂは第２ゲートマスクパターン２３１の両縁及び周辺サブ−ゲート２２０ｂの両縁の間に介在されることが望ましい。第２酸化防止スペーサ２３５ｂは第２アンダーカット領域ＵＣ２内に限定的に配置される。
【０１３６】
第１実施形態によれば、制御金属パターン２２５ａｎの側壁を基準とした第１酸化防止スペーサ２３５ａの厚さは周辺金属パターン２２５ｂｎの側壁を基準とした第２酸化防止スペーサ２３５ｂの厚さと異なることがあり得る。例えば、第２酸化防止スペーサ２３５ｂの厚さは第１酸化防止スペーサ２３５ａの厚さより厚くなる。第１酸化防止スペーサ２３５ａの外側壁は第１ゲートマスクパターン２３０の側壁より横にリセスされる。
【０１３７】
制御金属パターン２２５ａｎは小さい比抵抗を有する金属を含む。例えば、制御金属パターン２２５ａｎはタングステン及び／又は銅等を含む。第１ゲートマスクパターン２３０は制御金属パターン２２５ａｎ及び制御ベースゲート２２０ａに対してエッチング選択比を有する誘電材料を含む。例えば、第１ゲートマスクパターン２３０は酸化物を含む。制御ベースゲート２２０ａは制御金属パターン２２５ａｎに対してエッチング選択比を有する導電材料を含む。また、制御ベースゲート２２０ａは特定仕事関数を有する導電材料を含む。第１実施形態によれば、第２ゲートマスクパターン２３１、周辺金属パターン２２５ｂｎ及び周辺サブ−ゲート２２０ｂは第１ゲートマスクパターン２３０、制御金属パターン２２５ａｎ及び制御ベースゲート２２０ａと各々同一の材料で形成される。第１及び第２酸化防止スペーサ２３５ａ、２３５ｂは図１の第１及び第２酸化防止スペーサ１３５ａ、１３５ｂと同一の材料で形成される。
【０１３８】
トンネル誘電膜２０５は酸化物（例えば、熱酸化物）及び／又は酸化窒化物等を含む。電荷格納層２１０は電荷を格納するトラップを有する誘電材料を含む。例えば、電荷格納層２１０はシリコン窒化物、ナノドットを含むシリコン酸化物及び／又は絶縁性金属酸化物（例えば、酸化ハフニウム等）等を含む。ナノドットは半導体材料及び／又は金属等を含む。ブロッキング誘電膜２１５はトンネル誘電膜２０５の誘電常数より高い誘電常数を有する高誘電材料（例えば、酸化アルミニウム及び／又は酸化ハフニウム等のような絶縁性金属窒化物等）を含む。これに加えて、ブロッキング誘電膜２１５は高誘電材料より大きいエネルギーバンドギャップを有する障壁誘電材料（例えば、酸化物等）をさらに含む。
【０１３９】
電荷格納層２１０がトラップを有する誘電材料を包含することによって、電荷格納層２１０は隣接するセルゲートパターン内の電荷格納層と連結される。例えば、図９に示したように、電荷格納層２１０及びブロッキング誘電膜２１５は制御ゲート電極２３７の両側壁を越えて横に延長されて隣接するセルゲートパターンの電荷格納層及びブロッキング誘電膜２１５と連続的に連結される。
【０１４０】
第１実施形態の変形例によれば、制御ベースゲート２２０ａの仕事関数を調節して、制御ベースゲート２２０ａ及びブロッキング誘電膜２１５の間のエネルギー障壁を増加させる。例えば、本発明の実施形態による不揮発性記憶セルがＮＭＯＳ形である場合に、制御ベースゲート２２０ａはｎ形シリコンの仕事関数より大きい仕事関数を有する導電材料を含む。例えば、制御ベースゲート２２０ａはｐ形シリコン、ｐ形シリコン−ゲルマニウム、ＴｉＮ、ＴａＮ、ＴａＳｉＮ及び／又はＷＮ等を含む。第１実施形態の変形例によれば、制御ベースゲート２２０ａがシリコン又はシリコン−ゲルマニウムを含む場合に、制御ベースゲート２２０ａは炭素をさらに含む。
【０１４１】
周辺ゲート誘電膜２１７は酸化物を含む。周辺ゲート誘電膜２１７の厚さはトンネル誘電膜２０５と異なる厚さを有する。
【０１４２】
酸化膜２４０が制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂの両側壁の上に配置される。酸化膜２４０はゲート２２０ａ、２２０ｂの両側壁が酸化されて形成された酸化物を含む。第１ゲートスペーサ２５０ａがセルゲートパターンＣＧの両側壁の上に配置され、第２ゲートスペーサ２５０ｂが周辺ゲートパターンＰＧの両側壁の上に配置される。第１及び第２ゲートスペーサ２５０ａ、２５０ｂは酸化物を含む。第１実施形態によれば、第１及び第２ゲートスペーサ２５０ａ、２５０ｂはシリコン窒化物を包含しないこともあり得る。
【０１４３】
第１ゲートマスクパターン２３０両側の第１活性部ＡＣＴ１内にセルソース／ドレーン２４５が定義される。第１実施形態によれば、セルソース／ドレーン２４５は第１活性部ＡＣＴ１のドーピングドーパントと異なるタイプのドーパントでドーピングされる。これと異なりに、セルソース／ドレーン２４５は、制御ゲート電極２３７へ印加された動作電圧に生成される周辺部電界によって生成される反転層として定義され得る。第２ゲートマスクパターン２３１両側の第２活性部ＡＣＴ２内に周辺ソース／ドレーン２４８が配置される。周辺ソース／ドレーン２４８は第２活性部ＡＣＴ２のドーパントと異なるタイプのドーパントでドーピングされ得る。周辺ソース／ドレーン２４８はＬＤＤ構造を有することができる。層間誘電膜２５５が基板１００の全面上に配置される。層間誘電膜２５５は酸化物を含む。
【０１４４】
上述された不揮発性記憶素子によれば、第１及び第２酸化防止スペーサ２３５ａ、２３５ｂが制御金属パターン２２５ａｎ及び周辺金属パターン２２５ｂｎの両側壁の上に配置される。これにしたがって、金属パターン２２５ａｎ、２２５ｂｎが酸化することを防止して優れた信頼性を有する不揮発性記憶素子を具現することができる。また、第１及び第２酸化防止スペーサ２３５ａ、２３５ｂがアンダーカット領域ＵＣ１、ＵＣ２内に限定的に配置されることによって、高集積化に最適化された不揮発性記憶素子を具現することができる。
【０１４５】
図１０は第２実施形態による不揮発性記憶素子の変形例を示す断面図である。
【０１４６】
図１０を参照すれば、制御ゲート電極２３７’に含まれた制御ベースゲート２２０ａ’は、図３で説明したように、階段形態の側壁を有することができる。この場合に、第１酸化防止スペーサ２３５ａ’は第１アンダーカット領域ＵＣ１を満たす。周辺ゲート電極２３８’に含まれた周辺サブ−ゲート２２０ｂ’の側壁も階段形態である。第１実施形態によれば、制御ベースゲートの側壁は平らな形態であり、周辺サブ−ゲート２２０ｂ’の側壁は階段形態である。
【０１４７】
図１１は第２実施形態による不揮発性記憶素子の他の変形例を示す断面図である。
【０１４８】
図１１を参照すれば、本変形例の隣接するセルゲートパターンＣＧ内の電荷格納層２１０ａは互に分離されて横に離隔される。これと同様に、隣接するセルゲートパターンＣＧ内のブロッキング誘電膜２１５ａも互に分離されて横に離隔される。
【０１４９】
図１２は第２実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。
【０１５０】
図１２を参照すれば、制御ゲート電極２３７ａは制御金属パターン２２５ａｎ及び制御ベースゲート２２０ａの間に介在された第１下部バリアーパターン２７０ａをさらに含む。これに加えて、制御ゲート電極２３７ａは第１ゲートマスクパターン２３０及び制御金属パターン２２５ａｎの間に介在された第１上部バリアーパターン２７５ａをさらに含む。第１下部及び上部バリアーパターン２７０ａ、２７５ａの幅は制御金属パターン２２５ａｎの幅より大きい。これにしたがって、一対の第１酸化防止スペーサ２３５ａは第１下部バリアーパターン２７０ａの両縁及び第１上部バリアーパターン２７５ａの両縁の間に配置される。第１下部及び上部バリアーパターン２７０ａ、２７５ａは図５の第１下部及び上部バリアーパターン１７０ａ、１７５ａと各々同一の材料で形成される。第１実施形態によれば、第１下部バリアーパターン２７０ａ及び第１上部バリアーパターン２７５ａの中でいずれか１つは省略され得る。制御ゲート電極２３７が第１下部バリアーパターン２７０ａを含む場合に、制御ベースゲート２２０ａはドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたシリコン−ゲルマニウム等）を含む。
【０１５１】
これと同様に、周辺ゲート電極２３８ａは周辺金属パターン２２５ｂｎ及び周辺サブ−ゲート２２０ｂの間に介在する第２下部バリアーパターン２７０ｂ、及び／又は第２ゲートマスクパターン２３１及び周辺金属パターン２２５ｂｎの間に介在する第２上部バリアーパターン２７５ｂをさらに含む。第２酸化防止スペーサ２３５ｂは第２下部バリアーパターン２７０ｂの両縁及び第２上部バリアーパターン２７５ｂの両縁の間に介在する。第２下部及び上部バリアーパターン２７０ｂ、２７５ｂは第１下部及び上部バリアーパターン２７０ａ、２７５ａと各々同一の材料で形成される。
【０１５２】
第１実施形態の変形例によれば、隣接するセルゲートパターンＣＧの間に空隙２５７が形成される。空隙２５７は第１ゲートスペーサ２５０ａによって覆われる。図９乃至図１１に開示された不揮発性記憶素子の隣接するセルゲートパターンＣＧの間にも空隙２５７が生成される。
【０１５３】
次に、第２実施形態による不揮発性記憶素子の製造方法を図面に基づいて説明する。
【０１５４】
図１３Ａ乃至図１３Ｄは本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図であり、図１４は本発明の第２実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【０１５５】
図１３Ａを参照すれば、基板１００に図示しない素子分離パターンを形成してセル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１の上にトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５を順に形成する。第２活性部ＡＣＴ２の上に周辺ゲート誘電膜２１７を形成する。第１実施形態によれば、第１及び第２活性部ＡＣＴ１、ＡＣＴ２を有する基板の全面上にトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５を順に形成する。周辺領域６０内のブロッキング誘電膜２１５、電荷格納層２１０及びトンネル誘電膜２０５を除去して第２活性部ＡＣＴ２を露出させる。この時、セル領域５０内のトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５は残存される。露出された第２活性部ＡＣＴ２の上に周辺ゲート誘電膜２１７を形成する。しかし、本発明はこれに限定されない。順に積層されたトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５と、周辺ゲート誘電膜２１７は他の方法でも形成され得る。
【０１５６】
続いて、基板１００の全面上にベース導電膜２２０及び金属膜２２５を形成する。ベース導電膜２２０はブロッキング誘電膜２１５及び周辺ゲート誘電膜２１７の直上に形成される。続いて、セル領域５０内の金属膜２２５の上の第１ゲートマスクパターン２３０及び周辺領域６０内の金属膜２２５の上に第２ゲートマスクパターン２３１を形成する。
【０１５７】
図１３Ｂを参照すれば、ゲートマスクパターン２３０、２３１をエッチングマスクとして使用して、金属膜２２５をエッチングして制御金属パターン２２５ａ及び周辺金属パターン２２５ｂを形成する。金属膜２２５は強い異方性を有する第１乾式エッチング工程でエッチングできる。
【０１５８】
図１３Ｃを参照すれば、制御金属パターン２２５ａ及び周辺金属パターン２２５ｂの両側壁を横にエッチングする。これにしたがって、横にエッチングされた制御金属パターン２２５ａｎの両側に第１アンダーカット領域ＵＣ１が形成され、横にエッチングされた周辺金属パターン２２５ｂｎの両側に第２アンダーカット領域ＵＣ２が形成される。制御金属パターン２２５ａ及び周辺金属パターン２２５ｂの両側壁は反応性乾式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は図６Ｄを参照して説明した反応性エッチング工程と同一であり得る。
【０１５９】
次に、酸化防止スペーサ及びゲートパターンを形成する方法を図１４のフローチャートを参照して具体的に説明する。
【０１６０】
図１３Ｃ、図１３Ｄ及び図１４を参照すれば、アンダーカット領域ＵＣ１、ＵＣ２を有する基板１００上に酸化防止膜を蒸着する（Ｓ３１０）。酸化防止膜は化学気相蒸着工程及び／又は原子層蒸着工程等で蒸着され得る。酸化防止膜はアンダーカット領域ＵＣ１、ＵＣ２内にも形成される。酸化防止膜をエッチングしてゲートマスクパターン２３０、２３１両側のベース導電膜２２０を露出させる（Ｓ３１２）。この時、第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に第１及び第２酸化防止スペーサ２３５ａ、２３５ｂが形成される。ゲートマスクパターン２３０、２３１の上部面上の酸化防止膜も除去されてゲートマスクパターン３０、２３１も露出される。
【０１６１】
ゲートマスクパターン２３０、２３１をエッチングマスクとして使用して露出されたベース導電膜２２０をエッチングする（Ｓ３１４）。これにしたがって、制御金属パターン２２５ａｎの下に制御ベースゲート２２０ａが形成され、周辺金属パターン２２５ｂｎの下に周辺サブ−ゲート２２０ｂが形成される。続いて、基板１００に洗浄工程を遂行する（Ｓ３１６）。第１及び第２酸化防止スペーサ２３５ａ、２３５ｂはＳ３１２、Ｓ３１４又はＳ３１６の後に第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。続いて、基板１００にゲート酸化工程（Ｓ３１８）を遂行する。これにしたがって、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂの両側壁の上に酸化膜２４０が形成される。以後に、図９の周辺ソース／ドレーン２４８、ゲートスペーサ２５０ａ、２５０ｂ及び層間誘電膜２５５を形成する。セルソース／ドレーン２４５がドーパントでドーピングされる場合に、セルソース／ドレーン２４５も形成され得る。第１実施形態によれば、ゲートスペーサ２５０ａ、２５０ｂを形成した後に、隣接するセルゲートパターンＣＧの間にも図１２の空隙２５７が形成されることがあり得る。
【０１６２】
第１実施形態で上述したように、セル領域５０内の積層されたパターン２２５ａｎ、２３０の側壁の傾斜度が周辺領域６０内の積層されたパターン２２５ｂｎ、２３１の側壁の傾斜度と異なる。これにしたがって、セル領域５０内の積層されたパターン２２５ａｎ、２３０の側壁の上の酸化防止膜の厚さが周辺領域６０内の積層されたパターン２２５ｂｎ、２３１の側壁の上の酸化防止膜の厚さが異なる。これにしたがって、第１酸化防止スペーサ２３５ａの厚さは第２酸化防止スペーサ２３５ｂの厚さと異なる。例えば、第２酸化防止スペーサ２３５ｂの厚さは第１酸化防止スペーサ２３５ａの厚さより厚い。
【０１６３】
第１実施形態によれば、積層されたパターン２２５ａｎ、２３０、２２５ｂｎ、２３１の側壁の上の酸化防止膜の厚さを調節して、図１０に開示された階段形態の側壁を有する制御ベースゲート２２０ａ’及び周辺サブ−ゲート２２０ｂ’を具現することができる。
【０１６４】
第１実施形態によれば、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂを形成した後に、ゲートマスクパターン２３０、２３１をエッチングマスクとして使用してブロッキング誘電膜２１５及び電荷格納層２１０をエッチングする。これにしたがって、図１１に図示された不揮発性記憶素子を具現することができる。
【０１６５】
次に、図１２に開示された不揮発性記憶素子の製造方法を特徴的な部分を主に説明する。
【０１６６】
図１５Ａ乃至図１５Ｃは図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【０１６７】
図１３Ａ及び図１５Ａを参照すれば、金属膜２２５を形成する前にベース導電膜２２０の上に下部バリアー膜を形成する。金属膜２２５はベース導電膜２２０の上に形成される。ゲートマスクパターン２３０、２３１を形成する前に、金属膜２２５の上に上部バリアー膜を形成する。ゲートマスクパターン２３０、２３１は上部バリアー膜の上に形成される。
【０１６８】
ゲートマスクパターン２３０、２３１をエッチングマスクとして、使用して上部バリアー膜、金属膜２２５及び下部バリアー膜を連続的にエッチングする。これにしたがって、第１ゲートマスクパターン２３０の下に順に積層された第１下部バリアーパターン２７０ａ、制御金属パターン２２５ａ及び第１上部バリアーパターン２７５ａが形成される。また、第２ゲートマスクパターン２３１の下に順に積層された第２下部バリアーパターン２７０ｂ、周辺金属パターン２２５ｂ及び第２上部バリアーパターン２７５ｂが形成される。
【０１６９】
図１５Ｂを参照すれば、制御金属パターン２２５ａ及び周辺金属パターン２２５ｂの両側壁を横にエッチングして第１及び第２アンダーカット領域ＵＣ１、ＵＣ２を形成する。この時、バリアーパターン２７０ａ、２７０ｂ、２７５ａ、２７５ｂは金属パターン２２５ａ、２２５ｂに対してエッチング選択比を有する。これにしたがって、第１アンダーカット領域ＵＣ１は第１下部及び上部バリアーパターン２７０ａ、２７５ａの間に形成され、第２アンダーカット領域ＵＣ２は第２下部及び上部バリアーパターン２７０ｂ、２７５ｂの間に形成される。
【０１７０】
図１５Ｃを参照すれば、続いて、図１４のフローチャートに開示された段階を遂行する。これにしたがって、アンダーカット領域内に酸化防止スペーサ２３５ａ、２３５ｂが形成され、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂが形成される。また、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂの両側壁の上に酸化膜２４０が形成される。以後に図１２のセルソース／ドレーン２４５、周辺ソース／ドレーン２４８、ゲートスペーサ２５０ａ、２５０ｂ及び層間誘電膜２５５を形成する。
【０１７１】
上述された第１実施形態に開示された不揮発性記憶素子及び第２実施形態に開示された不揮発性記憶素子はＮＯＲ形（ＮＯＲ ｔｙｐｅ）不揮発性記憶素子又はＮＡＮＤ形（ＮＡＮＤ ｔｙｅｐ）不揮発性記憶素子に具現され得る。
【０１７２】
（第３実施形態）
第３実施形態では、上述された実施形態と同一な構成は同一な参照符号を使用する。
図１６Ａは本発明の第３実施形態による不揮発性記憶素子を示す断面図であり、図１６Ｂは図１６ＡのＡ部分を拡大した図面である。
【０１７３】
図１６Ａ及び図１６Ｂを参照すれば、セル領域５０内で、第１ゲートマスクパターン１３０の第１幅Ｗ１は制御ゲート電極１３７内の制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。したがって、第１ゲートマスクパターン１３０の両縁領域の下及び制御金属ゲート１２５ａｎの両横に第１アンダーカット領域ＵＣａが各々定義され得る。
【０１７４】
制御金属ゲート１２５ａｎの下の制御ベースゲート１２０ａはブロッキング誘電膜１１５ａの上に順に積層された第１部分及び第２部分を含む。即ち、制御ベースゲート１２０ａの第１部分はブロッキング誘電膜１１５ａ及び制御ベースゲート１２０ａの第２部分の間に配置される。制御ベースゲート１２０ａの第１部分は制御ベースゲート１２０ａの第２部分より広い。制御ベースゲート１２０ａの第１部分の第３幅Ｗ３は第１ゲートマスクパターン１３０の第１幅Ｗ１と実質的に同一である。制御ベースゲート１２０ａの第２部分の第４幅Ｗ４は第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。制御ベースゲート１２０ａの第２部分の第４幅Ｗ４は制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。したがって、第１アンダーカット領域ＵＣａは下へ延長されて第１アンダーカット領域ＵＣａの下端は制御金属ゲート１２５ａｎの下部面より低いレベルに位置する。
【０１７５】
より具体的には、第４幅Ｗ４を有する第２部分によって、制御ベースゲート１２０ａは第１上部面１２２及び第１上部面１２２より低いレベルに位置された第２上部面１２３を含む。第１上部面１２２は制御ベースゲート１２０ａの第２部分の上部面に該当する。第２上部面１２３は第２部分両側に位置された第１部分の上部面に各々該当する。第１アンダーカット領域ＵＣａの内面は第１ゲートマスクパターン１３０の一縁領域の下部面、制御金属ゲート１２５ａｎの一側壁、制御ベースゲート１２０ａの第２部分の上部面の一部分、制御ベースゲート１２０ａの第２部分の一側壁、及び制御ベースゲート１２０ａの第２上部面１２３を含む。
【０１７６】
制御ベースゲート１２０ａの第２部分の第４幅Ｗ４は制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。したがって、第１アンダーカット領域ＵＣａの内面は制御金属ゲート１２５ａｎ横に位置された第１上部面１２２の一縁領域をさらに含む。図１６Ａ及び図１６Ｂでは、第１上部面１２２が平らな状態に図示されている。しかし、本発明はこれに限定されない。第１実施形態によれば、第１アンダーカット領域ＵＣａの内面に含まれた第１上部面１２２の一縁領域は、制御金属ゲート１２５ａｎの下に位置する第１上部面１２２の中央領域より低いレベルにも位置することもあり得る。
【０１７７】
一対の第１酸化防止スペーサ３３５ａがセルゲートパターンＣＧに定義された一対の第１アンダーカット領域ＵＣａ内に各々配置される。第１酸化防止スペーサ３３５ａは上述された第１実施形態の第１酸化防止スペーサ１３５ａと同一の材料で形成される。一対の第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎの両側壁を覆う。また、一対の第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎ及び制御ベースゲート１２０ａの間の界面の両端を覆う。第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎの両側壁及び界面の両端を覆うことによって、酸素が制御金属ゲート１２５ａｎに浸透され得る経路が最少化になる。その結果、第１酸化防止スペーサ３３５ａによって、制御金属ゲート１２５ａｎが酸化工程及び／又は酸化物等によって酸化されることが防止されて優れた信頼性を有する不揮発性記憶素子が具現され得る。
【０１７８】
これと同様に、図１６Ａに開示されたように、周辺領域６０内の周辺ゲート電極１３８に含まれた周辺金属パターン１２５ｂｎはその上の第２ゲートマスクパターン１３１の幅より小さい幅を有する。したがって、第２ゲートマスクパターン１３１の両縁領域の下に一対の第２アンダーカット領域ＵＣｂが定義される。周辺ゲート電極１３８に含まれた周辺サブ−ゲート１２０ｂも順に積層された第１部分及び第２部分を含む。周辺サブ−ゲート１２０ｂの第１部分の幅は第２ゲートマスクパターン１３１の幅と実質的に同一であるか、或いは大きいし、周辺サブ−ゲート１２０ｂの第２部分の幅は第２ゲートマスクパターン１３１の幅より小さい。これにしたがって、一対の第２アンダーカット領域ＵＣｂは下へ延長される。即ち、一対の第２アンダーカット領域ＵＣｂの下端は周辺金属パターン１２５ｂｎの下部面より低いレベルに位置する。一対の第２酸化防止スペーサ３３５ｂが周辺金属パターン１２５ｂｎの両横に定義された一対の第２アンダーカット領域ＵＣｂ内に各々配置される。これにしたがって、一対の第２酸化防止スペーサ３３５ｂは周辺金属パターン１２５ｂｎの両側壁、及び周辺金属パターン１２５ｂｎと周辺−サブゲート１２０ｂとの間の界面の両端を覆う。したがって、周辺金属パターン１２５ｂｎ二酸化工程及び／又は酸化物等によって酸化されることが防止されて、優れた信頼性を有する不揮発性記憶素子を具現することができる。第２酸化防止スペーサ３３５ｂは第１酸化防止スペーサ３３５ａと同一の材料で形成される。
【０１７９】
第１実施形態によれば、第１酸化防止スペーサ３３５ａは第１アンダーカット領域ＵＣａ内に限定的に配置される。第２酸化防止スペーサ３３５ｂは第２アンダーカット領域ＵＣｂ内に限定的に配置される。
【０１８０】
上述された第１実施形態の様々な変形形態は本実施形態による不揮発性記憶素子に適用され得る。例えば、制御金属ゲート１２５ａｎの側壁を基準とした第１酸化防止スペーサ３３５ａの厚さは周辺金属パターン１２５ｂｎの側壁を基準とした第２酸化防止スペーサ３３５ｂの厚さと異なる。第１実施形態によれば、第２酸化防止スペーサ３３５ｂの厚さは第１酸化防止スペーサ３３５ａの厚さより大きい。
【０１８１】
第３実施形態によれば、第１アンダーカット領域ＵＣａの下に位置された制御ベースゲート１２０ａの第１部分は、図３の制御ベースゲート１２０ａ’の側壁のように、階段形態である。この場合に、制御ベースゲート１２０ａの第１部分の少なくとも下部は第１ゲートマスクパターン１３０の第１幅Ｗ１より大きい幅を有する。これと同様に、第２アンダーカット領域ＵＣｂの下に位置された周辺サブ−ゲート１２０ｂの第１部分の側壁も階段形態である。
【０１８２】
第１実施形態によれば、図５に開示されたように、図１６ＡのセルゲートパターンＣＧの間に空隙が配置できることもあり得る。
【０１８３】
第３実施形態によるアンダーカット領域ＵＣａ、ＵＣｂ及び酸化防止スペーサ３３５ａ、３３５ｂは上述された第２実施形態に開示された不揮発性記憶素子にも適用され得る。
【０１８４】
次に、第３実施形態による不揮発性記憶素子の変形例を図面に基づいて説明する。
図１７Ａは本発明の第３実施形態による不揮発性記憶素子の変形例を示す断面図であり、図１７Ｂは図１７ＡのＢ部分を拡大した図面である。
【０１８５】
図１７Ａ及び図１７Ｂを参照すれば、セル領域５０内の制御ゲート電極１３７ａ’は順に積層された制御ベースゲート１２０ａ、第１下部バリアーパターン１７０ａ’、制御金属ゲート１２５ａｎ、第１上部バリアーパターン１７５ａ’を含む。第１下部バリアーパターン１７０ａ’及び第１上部バリアーパターン１７５ａ’は各々図５に開示された第１下部バリアーパターン１７０ａ及び第１上部バリアーパターン１７５ａと同一の材料で形成される。制御ゲート電極１３７ａ’が第１下部バリアーパターン１７０ａ’を含む場合に、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（例えば、ドーパントでドーピングされたシリコン等）、又はドーパント及び炭素にドーピングされた半導体（例えば、ドーパント及び炭素にドーピングされたシリコン等）等に形成される。
第１下部バリアーパターン１７０ａ’の幅Ｗａは第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。これと同様に、第１上部バリアーパターン１７５ａ’の幅Ｗｂも第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。したがって、図１７Ｂに開示されたように、制御金属ゲート１２５ａｎ両側に定義された一対の第１アンダーカット領域ＵＣａ’は下及び上へ延長される。第１アンダーカット領域ＵＣａ’は第１ゲートマスクパターン１３０の両縁領域の下に各々定義される。第１下部及び第１上部バリアーパターン１７０ａ’、１７５ａ’の幅Ｗａ、Ｗｂは制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。
【０１８６】
一対の第１酸化防止スペーサ３３５ａが一対の第１アンダーカット領域ＵＣａ’内に各々配置される。第１一対の第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎの両側壁、制御金属ゲート１２５ａｎと第１下部バリアーパターン１７０ａ’との間の界面の両端、及び制御金属ゲート１２５ａｎと第１上部バリアーパターン１７５ａ’との間の界面の両端を覆う。これに加えて、一対の第１酸化防止スペーサ３３５ａは第１下部バリアーパターン１７０ａ’の両側壁及び第１上部バリアーパターン１７５ａ’の両側壁も覆う。したがって、制御金属ゲート１２５ａｎが酸化されることが防止され得る。
【０１８７】
これと同様に、周辺領域６０内の周辺ゲート電極１３８ａ’は順に積層された周辺底ゲート１１１ａ、周辺サブ−ゲート１２０ｂ、第２下部バリアーパターン１７０ｂ’、周辺金属パターン１２５ｂｎ及び第２上部バリアーパターン１７５ｂ’を含む。この時、第２下部バリアーパターン１７０ｂ’の幅は第２ゲートマスクパターン１３１の幅より小さい。第２上部バリアーパターン１７５ｂ’の幅も第２ゲートマスクパターン１３１の幅より小さい。したがって、周辺金属パターン１２５ｂｎの両横に定義された第２アンダーカット領域ＵＣｂ’は垂直になる方向に下及び上へ延長される。第２アンダーカット領域ＵＣｂ’は第２ゲートマスクパターン１３１の両縁領域下に各々定義される。第２下部及び第２上部バリアーパターン１７０ｂ’、１７５ｂ’の幅は周辺金属パターン１２５ｂｎの幅より大きい。第２下部バリアーパターン１７０ｂ’及び第２上部バリアーパターン１７５ｂ’は各々第１下部バリアーパターン１７０ａ’及び第２上部バリアーパターン１７５ａ’と同一の材料で形成される。
【０１８８】
一対の第２酸化防止スペーサ３３５ｂが第２アンダーカット領域ＵＣｂ’内に各々配置される。一対の第２酸化防止スペーサ３３５ｂは周辺金属パターン１２５ｂｎの両側壁、周辺金属パターン１２５ｂｎと第２下部バリアーパターン１７０ｂ’との間の界面の両端、及び周辺金属パターン１２５ｂｎと第２上部バリアーパターン１７５ｂ’との間の界面の両端を覆う。また、一対の第２酸化防止スペーサ３３５ｂは第２下部バリアーパターン１７０ｂ’の両側壁及び第２上部バリアーパターン１７５ｂ’の両側壁を覆う。したがって、一対の第２酸化防止スペーサ３３５ｂによって周辺金属パターン１２５ｂｎが酸化されることが防止され得る。
【０１８９】
上述された第１実施形態の変形例は図１７Ａ及び図１７Ｂに開示された不揮発性記憶素子にも適用され得る。
【０１９０】
図１７Ａ及び図１７Ｂに開示されたアンダーカット領域ＵＣａ’、ＵＣｂ’及び酸化防止スペーサ３３５ａ、３３５ｂは上述された第２実施形態に開示された不揮発性記憶素子にも適用され得る。
【０１９１】
次に、第３実施形態による不揮発性記憶素子の製造方法を説明する。この方法は図６Ａ乃至図６Ｂと図７を参照して説明した方法と同様であり得る。例えば、第３実施形態による製造方法は図６Ａ乃至図６Ｃを参照して説明した方法を含む。
【０１９２】
図１８Ａは本発明の第３実施形態による不揮発性記憶素子の製造方法を説明するための断面図であり、図１８Ｂは図１８ＡのＣ部分を拡大した図面である。
【０１９３】
図６Ｃ、図１８Ａ及び図１８Ｂを参照すれば、第１及び第２ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して図６Ｂの金属膜１２５をエッチングしてセル領域５０内の制御金属パターン１２５ａ（図６Ｃ参照）及び周辺領域６０内の周辺金属パターン１２５ｂ（図６Ｃ参照）を形成する。この時、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂ両横のベース導電膜１２０の上部がエッチングされる。したがって、制御金属パターン１２５ａの下に第１突出部が定義され、周辺金属パターン１２５ｂの下に第２突出部が定義される。第１突出部は、制御金属パターン１２５ａの下のベース導電膜１２０の一部分に該当し、第２突出部は周辺金属パターン１２５ｂの下のベース導電膜１２０の一部分に該当する。
【０１９４】
制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。この時、第１突出部の両側壁及び第２突出部の両側壁も横にエッチングできる。したがって、図１８Ａの第１アンダーカット領域ＵＣａ及び第２アンダーカット領域ＵＣｂが形成される。図１８Ｂに開示されたように、横にエッチングされた第１突出部１２１の幅は第１ゲートマスクパターン１３０の幅より小さい。したがって、図１８Ｂに開示された第１アンダーカット領域ＵＣａが形成される。これと同様に、横にエッチングされた第２突出部≡第２ゲートマスクパターン１３１の幅より小さい幅を有する。したがって、図１８Ａに開示され図１６Ａを参照して説明した第２アンダーカット領域ＵＣｂが形成される。一対の第１アンダーカット領域ＵＣａが横にエッチングされた制御金属ゲート１２５ａｎ両横に各々形成され、一対の第２アンダーカット領域ＵＣｂが横にエッチングされた周辺金属パターン１２５ｂｎ両横に各々形成される。
【０１９５】
アンダーカット領域ＵＣａ、ＵＣｂの形成のためのエッチング工程の時に、第１及び第２突出部のエッチング率は制御金属パターン１２５ａ及び周辺金属パターン１２５ｂのエッチング率より小さい。したがって、図１８Ｂに開示されたように、横にエッチングされた第１突出部１２１の幅は横にエッチングされた制御金属ゲート１２５ａｎの幅より大きい。また、横にエッチングされた第２突出部の幅は横にエッチングされた周辺金属パターン１２５ｂｎの幅より大きい。
【０１９６】
ベース導電膜１２０の第１及び第２突出部の両側壁、及び制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁は反応性乾式エッチング工程又は湿式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は強い等方性を有する。
【０１９７】
以後の工程は図６Ｄ乃至図６Ｇ及び図７を参照して説明したことと同様に遂行できる。
図１９Ａは本発明の第３実施形態による不揮発性記憶素子の製造方法の変形例を説明するための断面図であり、図１９Ｂは図１９ＡのＤ部分を拡大した図面である。本変形例による不揮発性記憶素子の製造方法は図８Ａ及び図８Ｂを参照して説明した方法を含む。
【０１９８】
図８Ｂ、図１９Ａ及び図１９Ｂを参照すれば、図８Ｂの第１及び第２下部バリアーパターン１７０ａ、１７０ｂ、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂ、及び第１及び第２上部バリアーパターン１７５ａ、１７５ｂを形成した後に、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。この時、第１及び第２下部バリアーパターン１７０ａ、１７０ｂと第１及び第２上部バリアーパターン１７５ａ、１７５ｂも横にエッチングされる。したがって、横にエッチングされた第１下部及び上部バリアーパターン１７０ａ’、１７５ａ’の幅は第１ゲートマスクパターン１３０の幅より小さいし、横にエッチングされた第２下部及び上部バリアーパターン１７０ｂ’、１７５ｂ’の幅は第２ゲートマスクパターン１３１の幅より小さい。その結果、第１ゲートマスクパターン１３０の両縁領域の下に一対の第１アンダーカット領域ＵＣａ’が形成され、第２ゲートマスクパターン１３０の両縁領域の下に一対の第２アンダーカット領域ＵＣｂ’が形成される。
【０１９９】
アンダーカット領域ＵＣａ’、ＵＣｂ’の形成のためのエッチング工程の時に、バリアーパターン１７０ａ、１７０ｂ、１７５ａ、１７５ｂのエッチング率は制御金属パターン１２５ａ及び周辺金属パターン１２５ｂのエッチング率より小さい。
【０２００】
以後の工程は図８Ｄを参照して説明したことと同様に遂行できる。
【０２０１】
（第４実施形態）
第４実施形態では、上述された実施形態と同一な構成要素は同一な参照符号を使用する。
図２０は本発明の第４実施形態による不揮発性記憶素子を示す断面図である。
【０２０２】
図２０を参照すれば、周辺領域６０の内に周辺ゲート電極１３８ｋは順に積層された周辺底ゲート１１１ａ、周辺サブ−ゲート１２０ｋ及び周辺金属パターン１２５ｂｋを含む。層間誘電パターン１１５ｂが周辺底ゲート１１１ａ及び周辺サブ−ゲート１２０ｋの間に配置される。この時、周辺金属パターン１２５ｂｋは、周辺サブ−ゲート１２０ｋ及び層間誘電パターン１１５ｂを連続的に貫通する開口部１１７ａを満たす。したがって、周辺金属パターン１２５ｂｋは周辺サブ−ゲート１２０ｋ及び周辺底ゲート１１１ａと直接接触される。周辺サブ−ゲート１２０ｋ及び周辺金属パターン１２５ｂｋはセル領域５０内の制御ゲート電極１３７の制御ベースゲート１２０ａ及び制御金属ゲート１２５ａｎと各々同一の材料で形成される。一対の第２酸化防止スペーサ１３５ｂが周辺金属パターン１２５ｂｋ両横に定義された第２アンダーカット領域ＵＣ２内に各々配置される。
【０２０３】
第４実施形態による不揮発性記憶素子の周辺ゲート電極１３８ｋは上述された第１実施形態の変形例又は上述された第３実施形態の不揮発性記憶素子にも適用され得る。
【０２０４】
図２１Ａ及び図２１Ｂは本発明の第４実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。第４実施形態による製造方法は図６Ａを参照して説明した方法を含む。
【０２０５】
図６Ａ及び図２１Ａを参照すれば、図６Ａの第１及び第２半導体パターン１１０、１１１を有する基板１００の上にブロッキング誘電膜１１５及びベース導電膜１２０を順に形成する。
【０２０６】
図２１Ｂを参照すれば、周辺領域６０内のベース導電膜１２０及びブロッキング誘電膜１１５を連続的にパターニングして第２半導体パターン１１１を露出させる開口部１１７ａを形成する。続いて、基板１００の上に開口部１１７ａを満たす金属膜１２５を形成する。
【０２０７】
セル領域５０内の金属膜１２５の上に第１ゲートマスクパターン１３０を形成でき、周辺領域６０内の金属膜１２５の上に第２ゲートマスクパターン１３１を形成する。以後の後続工程は図６Ｃ乃至図６Ｇ及び図７を参照して説明したことと同様に遂行できる。又は、後続工程は上述された第３実施形態で説明したことと同様に遂行できることもあり得る。
【０２０８】
（第５実施形態）
第５実施形態では、上述された第１乃至第４実施形態の不揮発性記憶素子がＮＡＮＤ形不揮発性記憶素子に具現された例を説明する。
【０２０９】
図２２は本発明の第５実施形態による不揮発性記憶素子を示す断面図である。
【０２１０】
図２２を参照すれば、基板１００のセル領域５０内に定義された第１活性部ＡＣＴ１の上に第１選択ゲートパターンＧＳＧ及び第２選択ゲートパターンＳＳＧが配置される。複数のセルゲートパターンＣＧが第１及び第２選択ゲートパターンＧＳＧ、ＳＳＧの間の第１活性部ＡＣＴ１の上に配置される。第１選択ゲートパターンＧＳＧ一側の第１活性部ＡＣＴ１内に共通ソースＣＳＲが配置され、第２選択ゲートパターンＳＳＧ一側の第１活性部ＡＣＴ１内に共通ドレーンＣＤＲが配置される。第１選択ゲートパターンＧＳＧ、複数のセルゲートパターンＣＧ及び第２選択ゲートパターンＳＳＧは共通ソースＣＳＲ及び共通ドレーンＣＤＲの間の第１活性部ＡＣＴ１の上に配置される。各セルゲートパターンＣＧ両側の第１活性部ＡＣＴ１内にセルソース／ドレーン１４５が配置される。第１選択ゲートパターンＧＳＧは第１選択トランジスターに含まれ、セルゲートパターンＣＧは不揮発性記憶セルに各々含まれ、第２選択ゲートパターンＳＳＧは第２選択トランジスターに含まれる。第１選択トランジスター、不揮発性記憶セル及び第２選択トランジスターは１つのセルストリングを構成することができる。
【０２１１】
第１選択ゲートパターンＧＳＧは順に積層された第１選択ゲート誘電膜及び第１選択ゲート電極１３７ｇを含む。第１選択ゲート電極１３７ｇは順に積層された第１サブ−ゲート１１０ｇ、第２サブ−ゲート１２０ｇ及び第３サブ−ゲート１２５ｇを含む。また、第１選択ゲートパターンＧＳＧは第３サブ−ゲート１２５ｇの上に配置された第１選択マスクパターンをさらに含む。第３サブ−ゲート１２５ｇはセルゲートパターンＣＧの制御金属パターンと同一な金属を含む。第３サブ−ゲート１２５ｇの幅は第１選択マスクパターン及び第２サブ−ゲート１２０ａの幅より小さい。これにしたがって、第３サブ−ゲート１２５ｇの両側に第１選択アンダーカット領域が定義される。一対の第１選択酸化防止スペーサ１３５ｇが第３サブ−ゲート１２５ｇの両側壁の上に配置される。一対の第１選択酸化防止スペーサ１３５ｇは第１選択アンダーカット領域内に限定的に配置される。第１及び第２サブ−ゲート１１０ｇ、１２０ｇの間に第１選択層間パターンが介在される。この場合に、第２サブ−ゲート１２０ｇは第１選択層間パターンを貫通する第１選択開口部を経由して第１サブ−ゲート１１０ｇに接続される。
【０２１２】
これと同様に、第２選択ゲートパターンＳＳＧも順に積層された第２選択ゲート誘電膜、第２選択ゲート電極１３７ｓ及び第２選択マスクパターンを含む。第２選択ゲートパターン１３７ｓは順に積層された第１サブ−ゲート１１０ｓ、第２サブ−ゲート１２０ｓ及び第３サブ−ゲート１２５ｓを含む。第２選択ゲートパターンＳＳＧの第３サブ−ゲート１２５ｓは制御金属パターンと同一な金属を含む。第２選択ゲートパターンＳＳＧの第３サブ−ゲート１２５ｓ両側に第２選択アンダーカット領域が定義され、第２選択酸化防止スペーサ１３５ｓが第２選択ゲートパターンＳＳＧの第３サブ−ゲート１２５ｓ両側壁の上に配置される。第２選択酸化防止スペーサ１３５ｓは第２選択アンダーカット領域内に限定的に配置される。第２選択ゲートパターンＳＳＧの第１、第２及び第３サブ−ゲート１１０ｓ、１２０ｓ、１２５ｓも互に電気的に接続される。
【０２１３】
第１及び第２選択ゲートパターンＧＳＧ、ＳＳＧの第１サブ−ゲート１１０ｇ、１１０ｓはセルゲートパターンＣＧの電荷格納層と同一の半導体材料を含む。第２サブ−ゲート１２０ｇ、１２０ｓはセルゲートパターンＣＧの制御ベースゲートと同一の材料を含み、第３サブ−ゲート１２５ｇ、１２５ｓはセルゲートパターンＣＧの制御金属パターンと同一な金属を含む。第１及び第２選択マスクパターンはセルゲートパターンＣＧの第１ゲートマスクパターンと同一の材料で形成される。
【０２１４】
周辺領域６０内に図１に開示された周辺ゲートパターンＰＧを含む周辺トランジスターが配置され得る。選択ゲートパターンＧＳＧ、ＳＳＧ及びセルゲートパターンＣＧの約側壁の上に第１ゲートスペーサが配置される。この時、セルゲートパターンＣＧの間にゲートスペーサによって覆われた空隙１５７が生成されることもあり得る。しかし、本発明はこれに限定されない。空隙１５７が生成されないこともあり得る。
【０２１５】
第１層間誘電膜１５５が基板１００の全面上に配置される。共通ソースライン１６０が第１層間誘電膜１５５を貫通して共通ソースＣＳＲに電気的に接続される。第１層間誘電膜１５５及び共通ソースライン１６０の上に第２層間誘電膜１６２が配置される。第１コンタクトプラグ１６５がセル領域５０内の第２及び第１層間誘電膜１６２、１５５を連続的に貫通して共通ドレーンＣＤＲに電気的に接続される。第２コンタクトプラグ１６６が周辺領域６０内の第２及び第１層間誘電膜１６２、１５５を連続的に貫通して周辺ソース／ドレーン１４８に電気的に接続される。ビットライン１８０がセル領域５０内の第２層間誘電膜１６２の上に配置されて第１コンタクトプラグ１６５と電気的に接続される。配線１８１が周辺領域６０内の第２層間誘電膜１６２の上に配置されて第２コンタクトプラグ１６６の上に電気的に接続される。
【０２１６】
図２２で、セルゲートパターンＣＧ及び周辺ゲートパターンＰＧは図１のセルゲートパターンＣＧ及び周辺ゲートパターンＰＧを図示した。しかし、本発明はこれに限定されない。図２２のセルゲートパターンＣＧ及び周辺ゲートパターンＰＧは図２乃至図５、図９乃至図１２、図１７Ａ又は図１８ＡのセルゲートパターンＣＧ及び周辺ゲートパターンＰＧの中でいずれか１つで代替され得る。この場合に、選択ゲートパターンＧＳＧ、ＳＳＧは周辺ゲートパターンＰＧと同様な形態を有する。
【０２１７】
図２３は本発明の第５実施形態による不揮発性記憶素子の変形例を示す断面図である。
【０２１８】
図２３を参照すれば、本変形形態による不揮発性記憶素子の周辺ゲートパターンＰＧは図２０に開示された周辺ゲート電極１３８ｋを含む周辺ゲートパターンＰＧと同一な形態である。この場合に、第１選択ゲート電極１３７ｇ’の第３サブ−ゲート１２５ｇ’は第２サブ−ゲート１２０ｇ及び第１選択層間パターンを連続的に貫通する第１選択開口部を満たす。したがって、第１選択ゲート電極１３７ｇ’の第３サブ−ゲート１２５ｇ’は第１選択ゲート電極１３７ｇ’の第１サブゲート１１０ｇに直接接触する。
【０２１９】
これと同様に、第２選択ゲート電極１３７ｓ’の第３サブ−ゲート１２５ｓ’は第２サブゲート１２０ｓ及び第２選択層間パターンを連続的に貫通する第２選択開口部を満たす。したがって、第２選択ゲート電極１３７ｓ’の第３サブ−ゲート１２５ｓ’は第２選択ゲート電極１３７ｓ’の第１サブゲート１１０ｓに直接接触する。
【０２２０】
上述された実施形態で開示された不揮発性記憶素子は、多様な形態の半導体パッケージに具現され得る。例えば、本発明の複数の実施形態のいずれかによる不揮発性記憶素子は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、 Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式によりパッケージングされ得る。
【０２２１】
本発明の複数の実施形態のいずれかによる不揮発性記憶素子が実装されたパッケージは不揮発性記憶素子を制御するコントローラ及び／又は論理素子等をさらに含むことも得る。
【０２２２】
図２４は本発明の複数の実施形態のいずれかによる不揮発性記憶素子を含む電子システムの一例を示したブロック図である。
【０２２３】
図２４を参照すれば、本発明の第１実施形態による電子システム１１００はコントローラ１１１０、入出力装置１１２０、記憶装置１１３０、インターフェイス１１４０及びバス１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互に結合される。バス１１５０はデータが移動される通路に該当する。
【０２２４】
コントローラ１１１０はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと同様な機能を遂行できる論理素子の中で少なくとも１つを含む。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納できる。記憶装置１１３０は上述された実施形態に開示された不揮発性記憶素子の中で少なくとも１つを含む。また、記憶装置１１３０は他の形態の半導体記憶素子（例えば、相変化記憶素子、磁気記憶素子、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに含む。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を果たす。インターフェイス１１４０は有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに含むこともあり得る。
【０２２５】
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全て電子製品に適用され得る。
【０２２６】
図２５は本発明の複数の実施形態のいずれかによる不揮発性記憶素子を含むメモリカードの一例を示したブロック図である。
【０２２７】
図２５を参照すれば、本発明の第１実施形態によるメモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は上述された実施形態による不揮発性記憶素子の中で少なくとも１つを含む。また、記憶装置１２１０は半導体記憶素子（例えば、相変化記憶素子、磁気記憶素子、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに含む。メモリカード１２００はホストと記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【０２２８】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット１２２２を含む。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに含む。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接触させ得る。さらに、メモリコントローラ１２２０はエラー訂正ブロック１２２４（Ｅｃｃ）をさらに含む。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード１２００はホストとのインターフェイシングのためのコードデータを格納するＲＯＭ装置をさらに含むこともあり得る。メモリカード１２００は携帯用データ格納カードとして使用され得る。これと異なりに、メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）でも具現され得る。
【０２２９】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなくとも、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態には全ての面で例示的なことであり、限定的ではないにこととして理解しなければならない。
【符号の説明】
【０２３０】
５０ ・・・セル領域、
６０ ・・・周辺領域、
１００ ・・・半導体基板（基板）、
１０５ ・・・トンネル誘電膜、
１１０ａ ・・・電荷格納層（電荷格納領域）、
１１５ａ ・・・ブロッキング誘電膜、
１２０ａ ・・・制御ベースゲート、
１２５ａｎ ・・・制御金属ゲート、
１２５ａ ・・・制御金属パターン、
１３０ ・・・第１ゲートマスクパターン、
１３１ ・・・第２ゲートマスクパターン、
１３５ａ ・・・第１酸化防止スペーサ（酸化防止スペーサ）、
１３５ｂ ・・・第２酸化防止スペーサ（酸化防止スペーサ）、
１３７ ・・・制御ゲート電極、
ＡＣＴ１ ・・・第１活性部、
ＡＣＴ２ ・・・第２活性部、
ＣＧ ・・・ゲートパターン、
ＵＣ１ ・・・第１アンダーカット領域、
ＵＣ２ ・・・第２アンダーカット領域。
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する記憶素子、論理データを演算処理する論理素子、及び記憶要素と論理要素を含むハイブリッド素子等を包含できる。
【０００３】
電子産業が発展することによって、半導体素子の特性に対する要求が増加されている。例えば、より速く動作する半導体素子に対する要求が増加され、及び／又は優れた信頼性を有する半導体素子に対する要求が増加されている。しかし、半導体素子の高集積化傾向によって半導体素子内のパターンが段々微細になっている。線幅の減少によって、高速化された半導体素子及び／又は優れた信頼性を有する半導体素子の具現が段々難しくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２０１０−００１３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供することにある。
【０００６】
本発明の他の目的は、高速かつ高集積に適用可能な不揮発性記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、不揮発性記憶素子は、基板と、基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、制御ゲート電極及び基板の間に形成される電荷格納領域と、制御ゲート電極の上に形成される制御ゲートマスクパターンと、前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁に形成された酸化防止スペーサと、を備える。このとき、制御金属ゲートの幅は、制御ゲートマスクパターンの幅より小さい。
【０００８】
また、本発明によれば、制御金属ゲートの幅及び制御金属ゲートの第１側壁及び第２側壁に形成される酸化防止スペーサの幅の合計は、制御ゲートマスクパターンの幅より小さいことがあり得る。
【０００９】
また、本発明によれば、制御金属ゲートの幅及び制御金属ゲートの第１側壁及び第２側壁に形成される酸化防止スペーサの幅の合計は、制御ゲートマスクパターンの幅と同一であり得る。
【００１０】
また、本発明によれば、酸化防止スペーサの幅は制御金属ゲートの最も狭い部分の幅の１／２より小さいことがあり得る。
【００１１】
また、本発明によれば、不揮発性記憶素子は制御ベースゲート及び制御金属ゲートの間に形成される下部バリアーパターンをさらに備える。
【００１２】
また、本発明によれば、下部バリアーパターンの厚さは、制御金属ゲートの厚さの１／２より小さい。
【００１３】
また、本発明によれば、下部バリアーパターンの幅は、制御ゲートマスクパターンの幅より小さい。
【００１４】
また、本発明によれば、不揮発性記憶素子は、制御金属ゲート及び制御ゲートマスクパターンの間の上部バリアーパターンをさらに備える。
【００１５】
また、本発明によれば、上部バリアーパターンの厚さは、制御金属ゲートの厚さの１／２より小さい。
【００１６】
また、本発明によれば、上部バリアーパターンの幅は、制御ゲートマスクパターンの幅より小さい。
【００１７】
また、本発明によれば、制御ベースゲートは下部及び上部を包含し、上部の幅は下部の幅より小さい。
【００１８】
また、本発明によれば、酸化防止スペーサは制御ベースゲートの上部の側壁及び上部面を覆う。
【００１９】
また、本発明によれば、不揮発性記憶素子は制御ゲート電極の上の絶縁膜をさらに備える。
【００２０】
また、本発明によれば、不揮発性記憶素子のメモリセル領域は、複数の制御ゲート電極を備え、隣接する制御ゲート電極の間の絶縁膜内に空隙が存在する。
【００２１】
また、本発明によれば、電荷格納領域は基板の上のトンネル誘電膜、トンネル誘電膜の上のフローティングゲート、及びフローティングゲート膜の上のブロッキング膜を備える。
【００２２】
また、本発明によれば、フローティングゲート及びブロッキング膜はパターニングされて、制御ベースゲートの側壁に整列された側壁を有する。
【００２３】
また、本発明によれば、不揮発性記憶素子はフローティングゲートの側壁膜の上の酸化膜をさらに備える。
【００２４】
また、本発明によれば、電荷格納領域は基板の上のトンネル誘電膜、トンネル誘電膜の上の誘電電荷格納膜、及び誘電電荷格納膜の上のブロッキング膜を備える。
【００２５】
また、本発明によれば、電荷格納領域はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）タイプの構造を有する。
【００２６】
また、本発明によれば、誘電電荷格納膜及びブロッキング膜はパターニングされて、制御ベースゲートの側壁に整列された側壁を有する。
【００２７】
また、本発明によれば、不揮発性記憶素子は制御ベースゲートの側壁の上の酸化膜をさらに備える。
【００２８】
また、本発明によれば、不揮発性記憶素子は記憶セル領域を備えており、制御ゲート電極及び制御ゲートマスクパターンは記憶セル領域内に位置することができる。不揮発性記憶素子は周辺領域をさらに備える。この時、周辺領域は周辺領域内の基板の上の周辺ゲート電極と、周辺ゲート電極は周辺ベースゲート及び周辺ベースゲートの上の周辺金属ゲートを含み、周辺ゲート電極の上の周辺ゲートマスクパターンと、周辺金属ゲートの幅は周辺ゲートマスクパターンの幅より小さく、周辺ゲートマスクパターンの下及び周辺金属ゲートの側壁の上の酸化防止スペーサを備える。
【００２９】
また、本発明によれば、周辺ベースゲートは制御ベースゲートと同一の材料であり、周辺金属ゲートは制御金属ゲートと同一の材料であり得る。周辺金属ゲートの側壁の上の酸化防止スペーサは、制御金属ゲートの側壁の上の酸化防止スペーサと同一の材料であり得る。
【００３０】
また、本発明によれば、周辺金属ゲートの側壁の上の酸化防止スペーサの厚さは制御金属ゲートの側壁の上の酸化防止スペーサの厚さより大きい。
【００３１】
また、本発明によれば、制御ベースゲート及び周辺ベースゲートの中で少なくとも１つは下部及び上部を包含でき、上部の幅は下部の幅より小さい。
【００３２】
また、本発明によれば、周辺ゲート電極は、周辺ベースゲート及び基板の間の周辺底ゲートと、周辺底ゲート及び基板の間の周辺ゲート誘電膜と、周辺ベースゲート及び周辺底ゲートの間の層間誘電パターンをさらに備える。周辺金属ゲートは、周辺ベースゲート及び層間誘電パターン内の開口部を通じて周辺底ゲートに直接接触され得る。
【００３３】
また、本発明によれば、酸化防止スペーサは窒化物を包含する。
【００３４】
また、本発明によれば、酸化防止スペーサは絶縁性窒化物を包含する。
【００３５】
また、本発明によれば、酸化防止スペーサはシリコン窒化物及びシリコン酸化窒化物の中で選択された材料を包含する。
【００３６】
また、本発明によれば、酸化防止スペーサは導電性窒化物を包含する。
【００３７】
また、本発明によれば、酸化防止スペーサは金属窒化物、窒化チタンＴｉＮ、窒化タンタルＴａＮ及び窒化タングステンＷＮの中で選択された材料を包含する。
【００３８】
また、本発明によれば、酸化防止スペーサの高さは制御金属ゲートの高さと同一であり得る。
【００３９】
また、本発明によれば、不揮発性記憶素子は、基板と、基板の上に配置され金属を含む制御ゲート電極と、制御ゲート電極及び基板の間の電荷格納領域と、制御ゲート電極の上の制御ゲートマスクパターンと、制御ゲートマスクパターン及び電荷格納領域の間に位置された制御ゲート電極の側壁の上の酸化防止スペーサと、を備え、制御ゲート電極の幅は制御ゲートマスクパターンの幅より小さい。
【００４０】
また、本発明によれば、不揮発性記憶素子は、基板と、基板の上に形成され、制御ベースゲート及び制御ベースゲートの上の制御金属ゲートを有する制御ゲート電極と、制御ゲート電極及び基板の間の電荷格納領域と、制御ゲート電極の上の制御ゲートマスクパターンと、制御ゲートマスクパターン及び制御ベースゲートの間に位置された制御金属ゲートの側壁の上の酸化防止スペーサと、を備え、制御金属ゲートの幅は制御ベースゲートの幅より小さい。
【００４１】
また、本発明によれば、不揮発性記憶素子の製造方法は、基板の上に電荷格納膜を提供する段階と、電荷格納膜の上に制御ベースゲート膜を提供する段階と、制御ベースゲート膜の上に制御金属ゲート膜を提供する段階と、制御金属ゲート膜の上に制御ゲートマスクパターンを提供する段階と、制御ゲートマスクパターンをエッチングマスクとして使用して制御金属ゲート膜及び制御ベースゲート膜をエッチングして、第１制御金属ゲートパターン及び金属ベースゲートパターンを形成する段階と、第２制御金属ゲートパターンの幅を制御ゲートマスクパターンの幅より小さくなるように、第１制御金属ゲートパターンの側壁をエッチングして第２制御金属ゲートパターンを形成する段階と、制御ゲートマスクパターン及び制御ベースゲートパターンの間に位置された第２制御金属ゲートパターンの側壁の上に酸化防止スペーサを提供する段階と、を包含する。
【００４２】
また、本発明によれば、不揮発性記憶素子の製造方法は、基板の上に電荷格納領域を提供する段階と、電荷格納領域の上に金属を含む制御ゲート電極膜を提供する段階と、制御ゲート電極膜の上に制御ゲートマスクパターンを提供する段階と、制御ゲートマスクパターンをエッチングマスクとして使用して制御ゲート電極膜をエッチングして第１制御ゲート電極パターンを形成する段階と、第２制御ゲート電極パターンの幅を制御ゲートマスクパターンの幅より小さくなるように、第１制御ゲート電極パターンの側壁をエッチングして第２制御ゲート電極パターンを形成する段階と、電荷格納領域及び制御ゲートマスクパターンの間に位置された第２制御ゲート電極パターンの側壁の上に酸化防止スペーサを提供する段階と、を包含する。
【発明の効果】
【００４３】
本発明の不揮発性記憶素子によれば、酸化防止スペーサが制御金属パターンの両側壁の上に配置される。これにより、制御金属ゲートが酸化工程及び／又は酸化物等によって酸化されることを防止することができる。また、酸化防止スペーサが制御金属ゲートの上下に配置された制御ベースゲートの両縁及びゲートマスクパターンの両縁の間に限定的に配置されることによって、セルゲートパターンの線幅の増加分を最小にすることができる。その結果、信頼性を向上することができ、また、高集積化された不揮発性記憶素子を具現することができる。また、制御ゲート電極が低い比抵抗を有する制御金属ゲートを包含することによって、高速に動作する不揮発性記憶素子を具現することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態による不揮発性記憶素子を示す断面図である。
【図２】本発明の第１実施形態による不揮発性記憶素子の一変形形態を示す断面図である。
【図３】本発明の第１実施形態による不揮発性記憶素子の他の変形形態を示す断面図である。
【図４】本発明の第１実施形態による不揮発性記憶素子のその他の変形形態を示す断面図である。
【図５】本発明の第１実施形態による不揮発性記憶素子のその他の変形形態を示す断面図である。
【図６Ａ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｂ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｃ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｄ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｅ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｆ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６Ｇ】本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図７】本発明の第１実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【図８Ａ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図８Ｂ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図８Ｃ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図８Ｄ】図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図９】本発明の第２実施形態に不揮発性記憶素子を示す断面図である。
【図１０】本発明の第２実施形態による不揮発性記憶素子の一変形形態を示す断面図である。
【図１１】本発明の第２実施形態による不揮発性記憶素子の他の変形形態を示す断面図である。
【図１２】本発明の第２実施形態による不揮発性記憶素子のその他の変形形態を示す断面図である。
【図１３Ａ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１３Ｂ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１３Ｃ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１３Ｄ】本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図である。
【図１４】本発明の第２実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【図１５Ａ】図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図１５Ｂ】図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図１５Ｃ】図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【図１６Ａ】本発明の第３実施形態による不揮発性記憶素子を示す断面図である。
【図１６Ｂ】図１６ＡのＡ部分を拡大した図面である。
【図１７Ａ】本発明の第３実施形態による不揮発性記憶素子の変形形態を示す断面図である。
【図１７Ｂ】図１７ＡのＢ部分を拡大した図面である。
【図１８Ａ】本発明の第３実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図１８Ｂ】図１８ＡのＣ部分を拡大した図面である。
【図１９Ａ】本発明の第３実施形態による不揮発性記憶素子の製造方法の変形形態を説明するための断面図である。
【図１９Ｂ】図１９ＡのＤ部分を拡大した図面である。
【図２０】本発明の第４実施形態による不揮発性記憶素子を示す断面図である。
【図２１Ａ】本発明の第４実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図２１Ｂ】本発明の第４実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。
【図２２】本発明の第５実施形態による不揮発性記憶素子を示す断面図である。
【図２３】本発明の第５実施形態による不揮発性記憶素子の変形形態を示す断面図である。
【図２４】本発明の技術的思想に基づいた不揮発性記憶素子を含む電子システムの一例を示したブロック図である。
【図２５】本発明の技術的思想に基づいた不揮発性記憶素子を含むメモリカードの一例を示したブロック図である。
【発明を実施するための形態】
【００４５】
以上の本発明の目的、他の目的、特徴及び長所は添付された図面と関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されなく他の形態に具体化できる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されることである。
【００４６】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板の上にあったと言及される場合に、それは他の膜（又は層）又は基板の上に直接形成できるか、又はそれらの間に第３の膜（又は層）が介在され得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張されたことである。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されたが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単に所定の領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用されただけである。したがって、いずれか一つの実施形態で第１膜質として言及された膜質が他の実施形態では第２膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で「及び／又は」という表現は前後に並べた構成要素の中で少なくとも１つを含む意味に使用される。明細書全体に掛けて同一な参照番号に表示された部分は同一な構成要素を示す。
【００４７】
（第１実施形態）
図１は本発明の第１実施形態による不揮発性記憶素子を示す断面図である。
図１を参照すれば、不揮発性記憶素子が備える半導体基板１００（以下、基板と称する）はセル領域５０及び周辺領域６０を含む。セル領域５０は論理データを格納する不揮発性記憶セルが配置される領域に該当する。周辺領域６０は周辺回路を構成する単一要素（例えば、周辺電界効果トランジスター等）が配置される領域に該当する。基板１００はシリコン基板、ゲルマニウム基板又はシリコン−ゲルマニウム基板等であり得る。しかし、本発明はこれに限定されない。基板１００は化合物半導体基板であり得る。
【００４８】
基板１００に活性部ＡＣＴ１、ＡＣＴ２を定義する図示しない素子分離パターンが配置される。素子分離パターンはセル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１は素子分離パターンによって囲まれたセル領域５０内の基板１００の一部分である。第２活性部ＡＣＴ２は素子分離パターンによって囲まれた周辺領域６０内の基板１００の一部分である。第１活性部ＡＣＴ１は第１導電形のドーパントでドーピングされ得る。第２活性部ＡＣＴ２は第１活性部ＡＣＴ１と同一なタイプのドーパントでドーピングされ得る。これとは異なりに、第２活性部ＡＣＴ２は第１活性部ＡＣＴ１と異なるタイプ、即ち、第２導電形のドーパントでドーピングされ得る。
【００４９】
第１活性部ＡＣＴ１の上にセルゲートパターンＣＧが配置される。セルゲートパターンＣＧは不揮発性記憶セルに包含され得る。セルゲートパターンＣＧは、第１活性部ＡＣＴ１の上部を横切る制御ゲート電極１３７を含む。制御ゲート電極１３７は順に積層された制御ベースゲート１２０ａ及び制御金属ゲート１２５ａｎを含む。セルゲートパターンＣＧは、制御ゲート電極１３７の上に配置された第１ゲートマスクパターン１３０をさらに含む。これに加えて、セルゲートパターンＣＧは、制御ゲート電極１３７及び第１活性部ＡＣＴ１の間に順に積層されたトンネル誘電膜１０５、「電荷格納領域」としての電荷格納層１１０ａ及びブロッキング誘電膜１１５ａをさらに含む。
【００５０】
第１ゲートマスクパターン１３０は第１幅Ｗ１を有し、制御金属ゲート１２５ａｎは第２幅Ｗ２を有し、制御ベースゲート１２０ａは第３幅Ｗ３を有する。この時、制御金属ゲート１２５ａｎの第２幅Ｗ２は第１ゲートマスクパターン１３０の第１幅Ｗ１及び制御ベースゲート１２０ａの第３幅Ｗ３より小さいことが望ましい。これにしたがって、制御金属ゲート１２５ａｎの両側に一対の第１アンダーカット領域ＵＣ１が各々定義される。一対の第１アンダーカット領域ＵＣ１は第１ゲートマスクパターン１３０の両縁の下に定義される。
【００５１】
一対の第１酸化防止スペーサ１３５ａが制御金属ゲート１２５ａｎの両側壁の上に各々配置される。一対の第１酸化防止スペーサ１３５ａは第１ゲートマスクパターン１３０の両縁及び制御ベースゲート１２０ａの両縁の間に配置されることが望ましい。言い換えれば、第１酸化防止スペーサ１３５ａの下端は制御ベースゲート１２０ａの上部面のレベルと同一であるか、或いは高いレベルに位置でき、第１酸化防止スペーサ１３５ａの上端は第１ゲートマスクパターン１３０の下部面のレベルと同一であるか、或いは低いレベルに位置することができる。一対の第１酸化防止スペーサ１３５ａは制御金属ゲート１２５ａｎの両側壁と直接接触される。第１実施形態によれば、一対の第１酸化防止スペーサ１３５ａは一対の第１アンダーカット領域ＵＣ１内に各々限定的に配置される。
【００５２】
制御金属ゲート１２５ａｎは低い非抵抗を有する金属を含む。例えば、制御金属ゲート１２５ａｎはタングステン又は銅等を含む。第１酸化防止スペーサ１３５ａは耐酸化性が優れた材料を含む。例えば、第１酸化防止スペーサ１３５ａは窒化物を含む。第１実施形態によれば、第１酸化防止スペーサ１３５ａは絶縁性窒化物を含む。例えば、第１酸化防止スペーサ１３５ａはシリコン窒化物及び／又はシリコン酸化窒化物等を含む。他の実施形態によれば、第１酸化防止スペーサ１３５ａは導電性窒化物を含む。例えば、第１酸化防止スペーサ１３５ａは導電性金属窒化物（例えば、窒化チタン、窒化タンタル及び／又は窒化タングステン等）を含む。
【００５３】
制御ベースゲート１２０ａは制御金属ゲート１２５ａｎに対してエッチング選択比を有する導電材料を含む。例えば、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（例えば、ドーパントでドーピングされたシリコン、ドーパントでドーピングされたシリコン―ゲルマニウム等）を含む。第１実施形態によれば、制御ベースゲート１２０ａがドーパントでドーピングされた半導体を含む場合に、制御ベースゲート１２０ａは炭素（ｃａｒｂｏｎ）をさらに含む。即ち、制御ベースゲート１２０ａはドーパント及び炭素によってドーピングされた半導体を含む。ドーパントは第１導電形のドーパント又は第２導電形のドーパントである。第１導電形のドーパント及び第２導電形のドーパントの中でいずれか１つはｎ形ドーパントであり、他の１つはｐ形ドーパントである。しかし、本発明はこれに限定されない。制御ベースゲート１２０ａは制御金属ゲート１２５ａｎとエッチング選択比を有する他の導電材料も含む。第１実施形態によれば、制御ベースゲート１２０ａは導電性金属窒化物（例えば、ＴｉＮ、ＴａＮ等）及び／又は遷移金属（例えば、Ｔｉ、Ｔａ等）も含む。これとは異なりに、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（又はドーパント及び炭素にドーピングされた半導体）及び導電性金属窒化物を含む。これと異なりに、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（又はドーパント及び炭素にドーピングされた半導体）、遷移金属及び導電性金属窒化物も含む。
【００５４】
第１ゲートマスクパターン１３０は制御金属ゲート１２５ａｎに対してエッチング選択比を有する誘電材料を含む。また、第１ゲートマスクパターン１３０は第１酸化防止スペーサ１３５ａに対してエッチング選択比を有する誘電材料を含む。例えば、第１ゲートマスクパターン１３０は酸化物（例えば、シリコン酸化物等）を含む。しかし、本発明はこれに限定されない。第１酸化防止スペーサ１３５ａが導電性窒化物を含む場合に、第１ゲートマスクパターン１３０はシリコン酸化物、シリコン窒化物及び／又はシリコン酸化窒化物等も含む。
【００５５】
電荷格納層１１０ａは半導体材料を含む。例えば、電荷格納層１１０ａは多結晶シリコン等を含む。この場合に、電荷格納層１１０ａはフローティングゲートである。言い換えれば、データ格納のための電荷は電荷格納層１１０ａの内で自由電荷の形態に格納される。電荷格納層１１０ａは制御ベースゲート１２０ａの両側壁に実質的に自己整合した両側壁を含む。電荷格納層１１０ａはアンドープされた状態である。これと異なりに、電荷格納層１１０ａはドーパントでドーピングされた状態である。第１実施形態によれば、電荷格納層１１０ａは電荷格納層１１０ａの下の第１活性部ＡＣＴ１と異なるタイプのドーパントである第２導電形のドーパントでドーピングされる。第１導電形のドーパント及び第２導電形のドーパントの中でいずれか１つはｎ形ドーパントであり、他の１つはｐ形ドーパントである。
【００５６】
これとは異なりに、電荷格納層１１０ａは第１活性部ＡＣＴ１と同一なタイプである第１導電形のドーパントでドーピングされる。電荷格納層１１０ａ及び第１活性部ＡＣＴ１が互に同一なタイプのドーパントでドーピングされる場合に、電荷格納層１１０ａに格納される電荷は電荷格納層１１０ａ内の多数キャリヤーが互に反対のタイプである。この場合に、電荷格納層１１０ａ内に格納された電荷とトンネル誘電膜１０５との間のエネルギー障壁が大きくなり、不揮発性記憶セルのデータ維持特性が向上する。
【００５７】
第１実施形態によれば、電荷格納層１１０ａは炭素がドーピングされる。例えば、電荷格納層１１０ａは炭素がドーピングされたシリコンを含む。これに加えて、電荷格納層１１０ａは炭素及びドーパントがドーピングされる。例えば、電荷格納層１１０ａは炭素及びドーパント（第１導電形のドーパント又は第２導電形のドーパント）でドーピングされたシリコンを含む。
【００５８】
トンネル誘電膜１０５は酸化物（例えば、シリコン酸化物等）及び／又は酸化窒化物（例えば、シリコン酸化窒化物等）を含む。例えば、トンネル誘電膜１０５は、第１活性部ＡＣＴ１に酸化工程を遂行して形成された酸化物及び／又は第１活性部ＡＣＴ１に酸化窒化工程を遂行して形成された酸化窒化物等を含む。
【００５９】
ブロッキング誘電膜１１５ａはＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）を含む。これとは異なりに、ブロッキング誘電膜１１５ａはトンネル誘電膜１０５より高い誘電常数を有する高誘電材料（例えば、酸化アルミニウム、酸化ハフニウム等のような絶縁性金属酸化物等）を含む。これに加えて、ブロッキング誘電膜１１５ａは高誘電材料及び障壁誘電材料を含む。障壁誘電材料は高誘電材料より大きいエネルギーバンドギャップを有する誘電材料（例えば、シリコン酸化物等）を含む。
【００６０】
第１実施形態によれば、酸化膜１４０が制御ベースゲート１２０ａの両側壁及び電荷格納層１１０ａの両側壁の上に配置される。例えば、酸化膜１４０は制御ベースゲート１２０ａの両側壁及び電荷格納層１１０ａの両側壁が酸化されて形成された酸化物を含む。
セルゲートパターンＣＧ両側に隣接する第１活性部ＡＣＴ１の内にセルソース／ドレーン１４５が定義される。第１実施形態によれば、セルソース／ドレーン１４５は第１活性部ＡＣＴ１と異なるタイプのドーパント（即ち、第２導電形のドーパント）でドーピングされる。
【００６１】
第１ゲートスペーサ１５０ａがセルゲートパターンＣＧの両側壁の上に配置される。第１実施形態によれば、複数のセルゲートパターンＣＧが第１活性部ＡＣＴ１の上に配置される。セルゲートパターンＣＧは互に横に離隔される。図１に開示されたように、第１実施形態によれば、隣接するセルゲートパターンＣＧの間の空間の少なくとも一部は第１ゲートスペーサ１５０ａによって満たされる。例えば、少なくとも第１ゲートマスクパターン１３０の下部面の下の空間は第１ゲートスペーサ１５０ａによって満たされる。しかし、本発明はこれに限定されない。第１ゲートスペーサ１５０ａは酸化物（例えば、シリコン酸化物等）を含む。第１実施形態によれば、第１ゲートスペーサ１５０ａはシリコン窒化物を包含しないこともあり得る。
【００６２】
続いて、図１を参照すれば、周辺領域６０の第２活性部ＡＣＴ２の上に周辺ゲートパターンＰＧが配置される。周辺ゲートパターンＰＧは順に積層された周辺ゲート誘電膜１０６、周辺ゲート電極１３８及び第２ゲートマスクパターン１３１を含む。周辺ゲート電極１３８は順に積層された周辺底ゲート１１１ａ（ｐｅｒｉｐｈｅｒａｌ ｂｏｔｔｏｍ ｇａｔｅ）、周辺サブ−ゲート１２０ｂ（ｐｅｒｉｐｈｅｒａｌ ｓｕｂ−ｇａｔｅ）及び周辺金属パターン１２５ｂｎを含む。
【００６３】
周辺金属パターン１２５ｂｎの幅は第２ゲートマスクパターン１３１の幅及び周辺サブ−ゲート１２０ｂの幅より小さいことがある。これにしたがって、一対の第２アンダーカット領域ＵＣ２が周辺金属パターン１２５ｂｎの両側に各々定義される。一対の第２アンダーカット領域ＵＣ２は第２ゲートマスクパターン１３１の両縁の下に各々定義される。
【００６４】
一対の第２酸化防止スペーサ１３５ｂが周辺金属パターン１２５ｂｎ両側壁の上に各々配置される。この時、一対の第２酸化防止スペーサ１３５ｂは、第２ゲートマスクパターン１３１の両縁及び周辺サブ−ゲート１２０ｂの両縁の間に介在する。第２酸化防止スペーサ１３５ｂの下端は周辺サブ−ゲート１２０ｂの上部面のレベルと同一であるか、或いは高いレベルに位置することができる。第２酸化防止スペーサ１３５ｂの上端は第２ゲートマスクパターン１３１の下部面のレベルと同一であるか、或いは低いレベルに位置することができる。一対の第２酸化防止スペーサ１３５ｂは周辺金属パターン１２５ｂｎの両側壁と直接接触する。第１実施形態によれば、一対の第２酸化防止スペーサ１３５ｂは一対の第２アンダーカット領域ＵＣ２の内に各々限定的に配置される。第２酸化防止スペーサ１３５ｂは耐酸化性が優れた材料を含む。例えば、第２酸化防止スペーサ１３５ｂは第１酸化防止スペーサ１３５ａと同一の材料で形成される。
【００６５】
第２ゲートマスクパターン１３１は周辺金属パターン１２５ｂｎに対してエッチング選択比を有する誘電材料を含む。周辺サブ−ゲート１２０ｂは周辺金属パターン１２５ｂｎに対してエッチング選択比を有する導電材料を含む。周辺金属パターン１２５ｂｎは制御金属ゲート１２５ａｎと同一の材料で形成される。第２ゲートマスクパターン１３１は第１ゲートマスクパターン１３０と同一の誘電材料で形成される。周辺サブ−ゲート１２０ｂは制御ベースゲート１２０ａと同一の導電材料を含む。
【００６６】
周辺底ゲート１１１ａは電荷格納層１１０ａと同一の半導体材料を含む。この時、周辺底ゲート１１１ａはドーパントによってドーピングされて電気的伝導性を有することができる。周辺サブ−ゲート１２０ｂは周辺底ゲート１１１ａと電気的に接続される。層間誘電パターン１１５ｂが周辺サブ−ゲート１２０ｂと周辺底ゲート１１１ａとの間に介在する。この時、周辺サブ−ゲート１２０ｂは延長されて層間誘電パターン１１５ｂを貫通する開口部１１７を満たす。これにしたがって、周辺サブ−ゲート１２０ｂは周辺底ゲート１１１ａと直接接触する。層間誘電パターン１１５ｂはブロッキング誘電膜１１５ａと同一の材料で形成され得る。
【００６７】
周辺領域６０の周辺ゲートパターンＰＧを含むパターンの稠密度はセル領域５０のセルゲートパターンＣＧを含むパターンの稠密度と異なることがあり得る。これにしたがって、様々なローディング効果によって周辺ゲートパターンＰＧの側壁の傾斜度とセルゲートパターンＣＧの側壁の傾斜度とが異なることがあり得る。より具体的には、周辺ゲートパターンＰＧの側壁及び基板１００の上部面の間の傾斜角がセルゲートパターンＣＧの側壁及び基板１００の上部面の間の傾斜角と異なることがあり得る。したがって、制御金属ゲート１２５ａｎの側壁を基準とした第１酸化防止スペーサ１３５ａの第１厚さＴ１は周辺金属パターン１２５ｂｎの側壁を基準とした第２酸化防止スペーサ１３５ｂの第２厚さＴ２と異なることがあり得る。第１酸化防止スペーサ１３５ａは制御金属ゲート１２５ａｎの側壁に隣接する第１内側壁及び第１内側壁に対向する第１外側壁を有する。第１酸化防止スペーサ１３５ａの第１厚さＴ１は第１酸化防止スペーサ１３５ａの第１内側壁及び第１外側壁の間の最短距離に該当する。これと同様に、第２酸化防止スペーサ１３５ｂは周辺金属パターン１２５ｂｎの側壁に隣接する第２内側壁及び第２内側壁に対向する第２外側壁を有する。第２酸化防止スペーサ１３５ｂの第２厚さＴ２は第２酸化防止スペーサ１３５ｂの第２内側壁及び第２外側壁の間の最短距離に該当する。
【００６８】
第１実施形態によれば、周辺ゲートパターンＰＧの側壁がセルゲートパターンＣＧの側壁より緩く傾く。即ち、周辺ゲートパターンＰＧの側壁及び基板１００の上部面の間の傾斜角がセルゲートパターンＣＧの側壁及び基板１００の上部面の間の傾斜角より小さいことがあり得る。この場合に、第２酸化防止スペーサ１３５ｂの第２厚さＴ２が第１酸化防止スペーサ１３５ａの第１厚さＴ１より大きくなり得る。
【００６９】
第１実施形態によれば、第１酸化防止スペーサ１３５ａの第１外側壁は第１ゲートマスクパターン１３０の側壁より横にリセスされた状態である。したがって、制御金属ゲート１２５ａｎの第２幅Ｗ２は制御ベースゲート１２０ａの第３幅Ｗ３より小さいか、又は第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。また、制御金属ゲート１２５ａｎの第２幅Ｗ２と一対の第１酸化防止スペーサ１３５ａの第１厚さＴ１の合計は制御ベースゲート１２０ａの第３幅Ｗ３より小さいか、又は第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。
【００７０】
第１実施形態において、一対の酸化防止スペーサ１３５ａの中の１つの第１厚さＴ１は制御金属ゲート１２５ａｎの最も狭い部分の幅Ｗ２の１／２より小さいことがあり得る。また、酸化防止スペーサの高さは制御金属ゲート１２５ａｎの高さと実質的に同一であり得る。
【００７１】
第１実施形態によれば、周辺サブ−ゲート１２０ｂ及び周辺底ゲート１１１ａの両側壁の上にも酸化膜１４０が配置される。周辺ソース／ドレーン１４８が周辺ゲートパターンＰＧ両側の隣接する第２活性部ＡＣＴ２の内に各々配置される。周辺ソース／ドレーン１４８は第２活性部ＡＣＴ２内のドーパントと異なるタイプのドーパントでドーピングされる。第２ゲートスペーサ１５０ｂが周辺ゲートパターンＰＧの両側壁の上に各々配置される。周辺ソース／ドレーン１４８は低濃度領域１４６及び高濃度領域１４７を含むＬＤＤ構造であり得る。第２ゲートスペーサ１５０ｂは第１ゲートスペーサ１５０ａと同一の材料で形成され得る。層間誘電膜１５５がゲートスペーサ１５０ａ、１５０ｂ及びゲートパターンＣＧ、ＰＧを含む基板１００全面の上に配置される。層間誘電膜１５５は酸化物を含む。
【００７２】
上述された不揮発性記憶素子によれば、一対の第１酸化防止スペーサ１３５ａが制御金属ゲート１２５ａｎの両側壁の上に配置される。これにしたがって、制御金属ゲート１２５ａｎが後続の酸化工程、酸化物、及び／又は他の酸素の露出（例えば、酸化膜１４０を形成するための工程の間に）等によって酸化されることを防止することができる。また、第１酸化防止スペーサ１３５ａが第１ゲートマスクパターン１３０の両縁及び制御ベースゲート１２０ａの両縁の間に限定的に配置されることによって、第１酸化防止スペーサ１３５ａによってセルゲートパターンＣＧの線幅が増加されることを最小化できる。その結果、優れた信頼性を有し、高集積化に最適化された不揮発性記憶素子を具現することができる。
【００７３】
また、低い非抵抗を有する制御金属ゲート１２５ａｎによって制御ゲート電極１３７の抵抗を最小化できる。これにしたがって、高速に動作する不揮発性記憶素子を具現することができる。
【００７４】
これと同様に、第２酸化防止スペーサ１３５ｂが周辺金属パターン１２５ｂｎの両側壁の上に配置されることにより、周辺金属パターン１２５ｂｎが酸化されることを防止する。また、第２酸化防止スペーサ１３５ｂが第２ゲートマスクパターン１３１の両縁及び周辺サブ−ゲート１２０ｂの両縁の間に限定的に配置されることによって、周辺ゲートパターンＰＧの線幅の増加分が最小になる。その結果、周辺領域６０内の周辺トランジスターは優れた信頼性を有し、高集積化に最適化され得る。これに加えて、周辺ゲート電極１３８も、低抵抗特性を有する周辺金属パターン１２５ｂｎを包含することによって、周辺トランジスターは高速に動作することができる。
【００７５】
これに加えて、第１実施形態によれば、第２酸化防止スペーサ１３５ｂの第２厚さＴ２が第１酸化防止スペーサ１３５ａの第１厚さＴ１より大きくなり得る。したがって、相対的に狭い線幅及び／又は間隔を有するセルゲートパターン１３７は薄い第１酸化防止スペーサ１３５ａによって制御金属ゲート１２５ａｎの酸化を防止することとさらに狭い線幅及び／又は間隔を維持することができる。また、相対的に広い幅を有する周辺ゲートパターン１３７は厚い第２酸化防止スペーサ１３５ｂによって周辺金属パターン１２５ｂｎの酸化をより効率的に防止することができる。結果的に、優れた信頼性を有し高集積化に最適化された不揮発性記憶素子を具現することができる。
【００７６】
次に、第１実施形態による不揮発性記憶素子の様々な変形例を図面に基づいて説明する。
【００７７】
図１によれば、制御金属パターン１２０ａｎの幅Ｗ２と一対の第１酸化防止スペーサ１３５ａの厚さＴ１との合計は制御ベースゲート１２０ａの幅Ｗ３より小さいことがあり得る。しかし、本発明はこれに限定されない。図２に開示されたように、制御金属ゲート１２５ａｎの幅と制御金属ゲート１２５ａｎの両側壁の上に配置された一対の第１酸化防止スペーサ１３５ａ’の厚さとの合計は制御ベースゲート１２０ａの幅と実質的に同一であり得る。この場合に、第１酸化防止スペーサ１３５ａ’の外側壁は第１ゲートマスクパターン１３０の側壁と実質的に自己整合する。図２の第１酸化防止スペーサ１３５ａ’は図１の第１酸化防止スペーサ１３５ａと同一の材料で形成され得る。
【００７８】
図３は、本発明の第１実施形態による不揮発性記憶素子の他の変形例を示す断面図である。
【００７９】
本変形例によれば、図３に開示されたように、制御ゲート電極１３７’に含まれた制御ベースゲート１２０ａ’の側壁は階段形態であり得る。具体的に、制御ベースゲート１２０ａ’の上部の幅は制御ベースゲート１２０ａ’の下部の幅より小さいことがあり得る。したがって、制御ベースゲート１２０ａ’の側壁は階段形態であり得る。この場合に、制御ベースゲート１２０ａ’の上部の幅は第１ゲートマスクパターン１３０の第１幅Ｗ１と実質的に同一であり、制御ベースゲート１２０ａ’の下部の幅は第１ゲートマスクパターン１３０の第１幅Ｗ１より大きくなり得る。電荷格納層１１０ａ’の両側壁は制御ベースゲート１２０ａ’の下部の両側壁に磁気整列され得る。第１実施形態によれば、制御ベースゲート１２０ａ’の側壁が階段形態である場合に、第１酸化防止スペーサ１３５ａ’の外側壁は第１ゲートマスクパターン１３０の側壁に実質的に自己整合する。また、本変形形態で、第１酸化防止スペーサ１３５ａ’は制御ベースゲート１３５’の上部の側壁の一部分及び上部面の一部分を覆うことができる。
【００８０】
これと同様に、図３に示す変形例では、周辺ゲート電極１３８’に含まれた周辺サブ−ゲート１２０ｂ’の側壁も階段形態であり得る。即ち、周辺サブ−ゲート１２０ｂ’の上部の幅は下部の幅より小さいことがあり得る。この場合に、周辺底ゲート１１１ａ’の両側壁は周辺サブ−ゲート１２０ｂ’の下部の両側壁に実質的に自己整合する。
【００８１】
図４は本発明の第１実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。
【００８２】
本変形例によれば、図４に開示されたように、制御ゲート電極１３７内の制御ベースゲート１２０ａの両側壁は平らな反面に、周辺ゲート電極１３８’内の周辺サブ−ゲート１２０ｂ’の側壁は階段形態であり得る。この場合に、第１酸化防止スペーサ１３５ａの外側壁は第１ゲートマスクパターン１３０の側壁より横にリセスされ得る。しかし、本発明はこれに限定されない。図４で、第１酸化防止スペーサ１３５ａの外側壁は、図２の実施形態に開示されたように、第１ゲートマスクパターン１３０の側壁に実質的に自己整合する。
【００８３】
図５は本発明の第１実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。
【００８４】
図５を参照すれば、本変形例の制御ゲート電極１３７ａは、制御ベースゲート１２０ａ及び制御金属ゲート１２５ａｎの間に介在された第１下部バリアーパターン１７０ａをさらに含む。この場合に、制御ベースゲート１２０ａはドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたシリコン−ゲルマニウム等）で形成され得る。第１下部バリアーパターン１７０ａは制御金属ゲート１２５ａｎ内の金属原子が制御ベースゲート１２０ａの内部へ拡散する割合を最少にする導電材料で形成され得る。例えば、第１下部バリアーパターン１７０ａは導電性金属窒化物（例えば、窒化チタン、窒化タンタル又は窒化タングステン等）を含む。これに加えて、第１下部バリアーパターン１７０ａは導電性金属窒化物と制御ベースゲート１２０ａとの間に介在された遷移金属（例えば、チタン又はタンタル等）をさらに含む。
【００８５】
第１下部バリアーパターン１７０ａの基板１００の上部面の水平な方向への幅は制御金属ゲート１２５ａｎの幅より大きくなり得る。この場合に、一対の第１酸化防止スペーサ１３５ａは第１マスクゲートパターン１３０の両縁及び第１下部バリアーパターン１７０ａの両縁の間に配置され得る。第１下部バリアーパターン１７０ａの両側壁は第１ゲートマスクパターン１３０の両側壁に実質的に自己整合する。
【００８６】
第１実施形態によれば、制御ゲート電極１３７ａは制御金属ゲート１２５ａｎと第１ゲートマスクパターン１３０との間に介在された第１上部バリアーパターン１７５ａをさらに含む。第１上部バリアーパターン１７５ａは制御金属ゲート１２５ａｎ内の金属原子が第１ゲートマスクパターン１３０へ拡散されることを最小化できる導電材料で形成され得る。例えば、第１上部バリアーパターン１７５ａは導電性金属窒化物（例えば、窒化チタン、窒化タンタル又は窒化タングステン等）を含む。これに加えて、第１上部バリアーパターン１７５ａは導電性金属窒化物と制御金属ゲート１２５ａｎとの間に介在された遷移金属（例えば、チタン又はタンタル等）をさらに含むこともあり得る。第１上部バリアーパターン１７５ａの幅は制御金属ゲート１２５ａｎの幅より大きくなり得る。この時、一対の第１酸化防止スペーサ１３５ａは第１上部バリアーパターン１７５ａの両縁及び第１下部バリアーパターン１７０ａの両縁の間に介在する。第１上部バリアーパターン１７５ａの両側壁は第１ゲートマスクパターン１３０の両側壁に実質的に自己整合する。第１実施形態によれば、第１下部バリアーパターン１７０ａ及び第１上部バリアーパターン１７５ａの中でいずれか１つは省略できる。
【００８７】
セルゲートパターンと同様に、周辺領域６０内の周辺ゲート電極１３８ａは周辺サブ−ゲート１２０ｂ及び周辺金属パターン１２５ｂｎの間に介在する第２下部バリアーパターン１７０ｂをさらに含む。第２下部バリアーパターン１７０ｂの幅は周辺金属パターン１２５ｂｎの幅より大きくなり得る。この場合に、一対の第２酸化防止スペーサ１３５ｂは第２下部バリアーパターン１７０ｂの両縁及び第２ゲートマスクパターン１３１の両縁の間に介在する。第２下部バリアーパターン１７０ｂの両側壁は第２ゲートマスクパターン１３１の両側壁に実質的に自己整合する。周辺ゲート電極１３８ａは周辺金属パターン１２５ｂｎ及び第２ゲートマスクパターン１３１の間に介在する第２上部バリアーパターン１７５ｂをさらに含む。第２上部バリアーパターン１７５ｂの幅は周辺金属パターン１２５ｂｎの幅より大きくなり得る。この場合に、一対の第２酸化防止スペーサ１３５ｂは第２上部バリアーパターン１７５ｂの両縁及び第２下部バリアーパターン１７０ｂの両縁の間に配置され得る。第２下部バリアーパターン１７０ｂは第１下部バリアーパターン１７０ａと同一の導電材料で形成でき、第２上部バリアーパターン１７５ｂは第１上部バリアーパターン１７５ａと同一の導電材料で形成され得る。第１実施形態によれば、第２下部バリアーパターン１７０ｂ及び第２上部バリアーパターン１７５ｂの中でいずれか１つは省略され得る。
【００８８】
第１及び第２下部バリアーパターン１７０ａ、１７０ｂ及び／又は第１及び第２上部バリアーパターン１７５ａ、１７５ｂは上述された図２乃至図４の不揮発性記憶素子の中でいずれか１つに適用され得る。
【００８９】
第１実施形態によれば、下部バリアーパターン１７０ａの厚さは制御金属ゲート１２５ａｎの厚さの１／２より小さいことがあり得る。これと同様に、上部バリアーパターン１７５ａの厚さは制御金属ゲート１２５ａｎの厚さの１／２より小さいことがあり得る。
【００９０】
第１実施形態によれば、隣接するセルゲートパターンＣＧの間の空間内に空隙１５７が配置され得る。隣接するセルゲートパターンＣＧ間の間隔が狭小されることにしたがって、空隙１５７が形成され得る。空隙１５７は第１ゲートスペーサ１５０ａによって覆うことができる。空隙１５７は酸化物より低い誘電率を有する。これにしたがって、隣接するセルゲートパターンＣＧの間の寄生靜電容量が最小化されて優れた信頼性を有する不揮発性記憶素子が具現され得る。第１実施形態によれば、図１乃至図４の不揮発性記憶素子に含まれた隣接するセルゲートパターンＣＧの間にも空隙１５７が形成できる。
【００９１】
次に、本発明の第１実施形態による不揮発性記憶素子の製造方法を図面に基づいて説明する。
【００９２】
図６Ａ乃至図６Ｇは本発明の第１実施形態による不揮発性記憶素子の製造方法を説明するための断面図であり、図７は本発明の第１実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【００９３】
図６Ａを参照すれば、セル領域５０及び周辺領域６０を含む基板１００を準備する。セル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１の上にトンネル誘電膜１０５及び第１半導体パターン１１０を順に形成する。第２活性部ＡＣＴ２の上に周辺ゲート誘電膜１０６及び第２半導体パターン１１１を順に形成する。第１及び第２活性部ＡＣＴ１、ＡＣＴ２は基板１００に形成された図示しない素子分離パターンによって定義され得る。第１半導体パターン１１０は第１活性部ＡＣＴ１に自己整合的に形成され、第２半導体パターン１１１は第２活性部ＡＣＴ２に自己整合的に形成され得る。
【００９４】
例えば、セル領域５０の基板１００の上にトンネル誘電膜１０５を形成する。周辺領域６０の基板１００の上に周辺ゲート誘電膜１０６を形成する。トンネル誘電膜１０５及び周辺ゲート誘電膜１０６は同時に形成され得る。これとは異なりに、トンネル誘電膜１０５及び周辺ゲート誘電膜１０６は順序に関わらず順次的に形成され得る。誘電膜１０５、１０６を有する基板１００の全面上に半導体膜及びハードマスク膜を順に形成する。ハードマスク膜、半導体膜、誘電膜１０５、１０６及び基板１００を連続的にパターニングして、第１及び第２活性部ＡＣＴ１、ＡＣＴ２を定義する図示しないトレンチを形成する。この時、第１活性部ＡＣＴ１の上のトンネル誘電膜１０５の上に第１半導体パターン１１０及び図示しない第１ハードマスクパターンが順に形成され、第２活性部ＡＣＴ２の周辺ゲート誘電膜１０６の上に第２半導体パターン１１１及び図示しない第２ハードマスクパターンが形成される。したがって、第１及び第２半導体パターン１１０、１１１は第１及び第２活性部ＡＣＴ１、ＡＣＴ２に各々自己整合的に形成され得る。続いて、トレンチを満たす図示しない素子分離パターンを形成する。続いて、第１及び第２ハードマスクパターンを除去する。
【００９５】
第２半導体パターン１１１はドーパントでドーピングされ、電気的伝導性を有する。第１半導体パターン１１０はアンドープされた状態又はドーパントでドーピングされた状態である。第１及び第２半導体パターン１１０、１１１が互に同一なタイプのドーパントでドーピングされる場合に、半導体膜をインシツ（ｉｎ−ｓｉｔｕ）方式にドーピングできる。これと異なりに、第１半導体パターン１１０がアンドープされた状態又は第２半導体パターン１１１と異なるタイプのドーパントでドーピングされる場合に、半導体膜に選択的ドーピング方法を遂行できる。
【００９６】
しかし、本発明はこれに限定されない。第１及び第２半導体パターン１１０、１１１は他の方法によって形成され得る。
【００９７】
図６Ｂを参照すれば、第１及び第２半導体パターン１１０、１１１を有する基板１００の上にブロッキング誘電膜１１５を形成する。周辺領域６０内のブロッキング誘電膜１１５をパターニングして、第２半導体パターン１１１を露出させる開口部１１７を形成する。続いて、基板１００の全面上にベース導電膜１２０及び金属膜１２５を順に形成する。周辺領域６０内のベース導電膜１２０は開口部１１７を満たして第２半導体パターン１１１と接触される。
【００９８】
金属膜１２５の上にゲートマスク膜を形成し、ゲートマスク膜をパターニングして、セル領域５０内の第１ゲートマスクパターン１３０及び周辺領域６０内の第２ゲートマスクパターン１３１を形成する。ゲートマスク膜は金属膜１２５、ベース導電膜１２０及び半導体パターン１１０、１１１に対してエッチング選択比を有する誘電材料を含む。例えば、ゲートマスク膜は酸化膜で形成され得る。
【００９９】
図６Ｃを参照すれば、第１及び第２ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して金属膜１２５をエッチングして、セル領域５０内の制御金属パターン１２５ａ及び周辺領域６０内に周辺金属パターン１２５ｂを形成する。金属膜１２５は、異方性が強い第１乾式エッチング工程でエッチングできる。制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側のベース導電膜１２０が露出される。
【０１００】
第１実施形態によれば、セル領域５０及び周辺領域６０の間のパターン稠密度の差異等によって、制御金属パターン１２５ａ及び第１ゲートマスクパターン１３０の側壁の傾斜度は周辺金属パターン１２５ｂ及び第２ゲートマスクパターン１３１の側壁の傾斜度と異なることがあり得る。例えば、周辺領域６０内の積層されたパターン１２５ｂ、１３１の側壁がセル領域５０内の積層された制御金属パターン１２５ａ、及び第１ゲートマスクパターン１３０の側壁に比べて緩く傾く。即ち、周辺領域６０内に積層された周辺金属パターン１２５ｂ、第２ゲートマスクパターン１３１の側壁と基板１００の上部面との間の傾斜角がセル領域５０内の積層された制御金属パターン１２５ａ、及び第１ゲートマスクパターン１３０の側壁と基板１００の上部面との間の傾斜角より小さい。
【０１０１】
図６Ｄを参照すれば、制御金属パターン１２５ａの両側壁及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。これにしたがって、一対の第１アンダーカット領域ＵＣ１が横にエッチングされた制御金属ゲート１２５ａｎの両側に各々形成される。また、一対の第２アンダーカット領域ＵＣ２が横にエッチングされた周辺金属パターン１２５ｂｎの両側に形成される。一対の第１アンダーカット領域ＵＣ１は第１ゲートマスクパターン１３０の両縁の下に各々形成され、一対の第２アンダーカット領域ＵＣ２は第２ゲートマスクパターン１３１の両縁の下に各々形成される。この方法で、アンダーカット領域ＵＣ１、ＵＣ２はそれらの上に配置された第１ゲートマスクパターン１３０、第２ゲートマスクパターン１３１の外縁に比べて横方向にリセスされる。
【０１０２】
第１実施形態によれば、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁は反応性乾式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は強い等方性を有する。これにしたがって、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁が横にエッチングされる。例えば、反応性乾式エッチング工程のバックバイアスを減少させるか、或いは反応性乾式エッチング工程のエッチングガス内のラジカル成分を増加させ得る。これとは異なりに、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁は湿式エッチング工程でもエッチングされ得る。
【０１０３】
図６Ｅを参照すれば、アンダーカット領域ＵＣ１、ＵＣ２を有する基板１００の上に酸化防止膜１３５を蒸着する。酸化防止膜１３５は化学気相蒸着工程又は原子層蒸着工程等に蒸着され得る。酸化防止膜１３５はアンダーカット領域ＵＣ１、ＵＣ２を部分的又は完全に満たすことができる。
【０１０４】
第１実施形態によれば、上述したように、側壁の傾斜度差異によって、セル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５の蒸着厚さは周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５の蒸着厚さは異なる。例えば、周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁がセル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁より緩く傾く場合に、周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５の蒸着厚さがセル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５の蒸着厚さより大きくなる。ゲートマスクパターン１３０、１３１及びベース導電膜１２０の上部面の上の酸化防止膜１３５は制御金属ゲート１２５ａｎ、１３０、１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５より厚くなる。
【０１０５】
次に、酸化防止スペーサ及びゲートパターンの形成方法を図７のフローチャートを参照して具体的に説明する。
【０１０６】
図６Ｅ、図６Ｆ及び図７を参照すれば、酸化防止膜１３５をエッチングしてゲートマスクパターン１３０、１３１の両側のベース導電膜１２０を露出させる（Ｓ３００）。この時、第１アンダーカット領域ＵＣ１内に第１酸化防止スペーサ１３５ａが形成され、第２アンダーカット領域ＵＣ２内に第２酸化防止スペーサ１３５ｂが形成される。酸化防止膜１３５は、異方性が強い第２乾式エッチング工程でエッチングできる。第２乾式エッチング工程は強い異方性エッチング成分、及び、弱い等方性エッチング成分を含む。第２乾式エッチング工程の強い異方性エッチング成分によってゲートマスクパターン１３０、１３１及びベース導電膜１２０上の酸化防止膜１３５がエッチングされてゲートマスクパターン１３０、１３１及びベース導電膜１２０の上部面が露出される。第２乾式エッチング工程の弱い等方性エッチング成分によって、ゲートマスクパターン１３０、１３１の側壁の上の酸化防止膜１３５がエッチングされる。
【０１０７】
第１実施形態によれば、第２乾式エッチング工程を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分がアンダーカット領域ＵＣ１、ＵＣ２の外部に配置され得る。例えば、ゲートマスクパターン１３０、１３１の側壁の少なくとも一部の上に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分が配置される。
【０１０８】
他の変形例によれば、第２乾式エッチング工程を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つはアンダーカット領域ＵＣ１及び／又はＵＣ２内に限定的に形成され得る。例えば、周辺領域６０内の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５がセル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５より厚い場合に、第１酸化防止スペーサ１３５ａは第１アンダーカット領域ＵＣ１内に限定的に形成され、第２酸化防止スペーサ１３５ｂの一部は第２アンダーカット領域ＵＣ２外部に配置される。これとは異なりに、第２乾式エッチング工程を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの全てが第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成されることもあり得る。
【０１０９】
ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して、露出されたベース導電膜１２０、ブロッキング誘電膜１１５及び半導体パターン１１０、１１１を連続的にエッチングする（Ｓ３０２）。これにしたがって、第１活性部ＡＣＴ１の上に順に積層された電荷格納層１１０ａ、パターニングされたブロッキング誘電膜１１５ａ及び制御ベースゲート１２０ａが形成される。また、第２活性部ＡＣＴ２の上に順に積層された周辺底ゲート１１１ａ、層間誘電パターン１１５ｂ及び周辺サブ−ゲート１２０ｂが形成される。層間誘電パターン１１５ｂは開口部１１７を含む。これにしたがって、周辺サブ−ゲート１２０ｂは周辺底ゲート１１１ａと電気的に接続される。
【０１１０】
ベース導電膜１２０、ブロッキング誘電膜１１５及び半導体パターン１１０、１１１は第３乾式エッチング工程でエッチングされ得る。第１実施形態によれば、第３乾式エッチング工程は第１サブ−エッチング工程、第２サブ−エッチング工程及び第３サブ−エッチング工程を含む。第１サブ−エッチング工程によってベース導電膜１２０がエッチングされ、第２サブ−エッチング工程によってブロッキング誘電膜１１５がエッチングされる。第３サブ−エッチング工程によって半導体パターン１１０、１１１がエッチングされる。第１実施形態によれば、第１、第２及び第３サブ−エッチング工程のエッチングレシピは互に異なることがあり得る。
【０１１１】
第３乾式エッチング工程は強い異方性エッチング成分、及び、弱い等方性エッチング成分を有する。言い換えれば、第１、第２及び第３サブ−エッチング工程の各々は強い異方性エッチング成分及び弱い等方性エッチング成分を有する。上述したように、第２乾式エッチング工程の直後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分が第１及び第２アンダーカット領域ＵＣ１、ＵＣ２外部へ延長される。この場合に、第３乾式エッチング工程を遂行した後に、アンダーカット領域ＵＣ１、ＵＣ２の外部に位置された第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分がエッチングされる。これにしたがって、第３乾式エッチング工程の後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂは第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。
【０１１２】
第２乾式エッチング工程を遂行した直後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つがアンダーカット領域ＵＣ１及び／又はＵＣ２内に限定的に形成される場合に、限定された酸化防止スペーサ１３５ａ及び／又は１３５ｂの外側壁は第３乾式エッチング工程の弱い等方性エッチング成分によってゲートマスクパターン１３０及び／又は１３１の側壁より横にリセスされる。第１実施形態によれば、第３乾式エッチング工程を遂行した後に、酸化防止膜１３５の厚さ差異によって第１酸化防止スペーサ１３５ａの外側壁は第１ゲートマスクパターン１３０の側壁より横にリセスされ得る。
【０１１３】
しかし、本発明はこれに限定されない。第１実施形態によれば、第３乾式エッチング工程を遂行した後にも第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つの一部はアンダーカット領域ＵＣ１及び／又はＵＣ２外部に配置でされることもあり得る。
【０１１４】
Ｓ３０２を遂行した後に、基板１００に洗浄工程を遂行する（Ｓ３０４）。第３乾式エッチング工程を遂行した後に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの中で少なくとも１つの一部がアンダーカット領域ＵＣ１及び／又はＵＣ２外部に配置される場合に、洗浄工程によって除去される。結果的に、Ｓ３００、Ｓ３０２、又はＳ３０４を遂行した直後に、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂは第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。したがって、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂはアンダーカット領域ＵＣ１、ＵＣ２内のみに各々配置される。
【０１１５】
図６Ｇ及び図７を参照すれば、洗浄工程（Ｓ３０４）を遂行した後に、基板１００にゲート酸化工程を遂行する（Ｓ３０６）。これにしたがって、制御ベースゲート１２０ａ、電荷格納層１１０ａ、周辺サブ−ゲート１２０ｂ及び周辺底ゲート１１１ａの両側壁の上に酸化膜１４０が形成される。ゲート酸化工程によってゲート１２０ａ、１２０ｂ、１１１ａ及び電荷格納層１１０ａのエッチングされた側壁がキュアリング（ｃｕｒｉｎｇ）される。ゲート酸化工程は酸素ソースガス雰囲気で遂行される。例えば、ゲート酸化工程の酸素ソースガスは酸素Ｏ2、酸化窒素ＮＯ、水蒸気Ｈ2Ｏ及び／又は二酸化窒素Ｎ2Ｏ等を含む。ゲート酸化工程の工程温度は約３００℃乃至約９００℃である。
【０１１６】
上述した方法によれば、ゲート酸化工程を遂行（Ｓ３０６）する時、制御金属ゲート１２５ａｎ及び周辺金属パターン１２５ｂｎは第１及び第２酸化防止スペーサ１３５ａ、１３５ｂによって酸化等から保護される。したがって、制御金属ゲート１２５ａｎ、１２５ｂｎが酸化される度合いを最少にして優れた信頼性を有する不揮発性記憶素子を具現することができる。
【０１１７】
仮に、ゲート酸化工程によって制御金属ゲート１２５ａｎ、１２５ｂｎが酸化される場合に、酸化膜の異常成長等の様々な問題点が発生して不揮発性記憶素子の信頼性が劣化され得る。しかし、第１実施形態によれば、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂが制御金属ゲート１２５ａｎ、１２５ｂｎを保護することによって、優れた信頼性を有する不揮発性記憶素子を具現することができる。
【０１１８】
また、第１及び第２酸化防止スペーサ１３５ａ、１３５ｂは第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。したがって、ゲートパターンの線幅が増加されること等の現象を最小化できる。その結果、高集積化に最適化された不揮発性記憶素子を具現することができる。
【０１１９】
続いて、図６Ｇを参照すれば、第１ゲートマスクパターン１３０両側の第１活性部ＡＣＴ１内にセルソース／ドレーン１４５を形成する。第２ゲートマスクパターン１３１両側の第２活性部ＡＣＴ２内に周辺ソース／ドレーンの低濃度領域１４６を形成する。セルソース／ドレーン１４５及び低濃度領域１４６は同時に形成されるか、或いは順序に関わらず順次的に形成され得る。
【０１２０】
続いて、ゲートスペーサ膜を形成し、ゲートスペーサ膜をエッチバックして図１の第１及び第２ゲートスペーサ１５０ａ、１５０ｂを形成する。続いて、周辺ゲートパターンＰＧ及び第２ゲートスペーサ１５０ｂをマスクとして使用して第２活性部ＡＣＴ２内にドーパントを提供して、図１の高濃度領域１４７を形成する。したがって、図１の周辺ソース／ドレーン１４８が形成される。続いて、基板１００の全面上に層間誘電膜１５５を形成する。したがって、図１の不揮発性記憶素子を具現することができる。
【０１２１】
一方、図２乃至図４に開示された不揮発性記憶素子の製造方法は図６Ａ乃至図６Ｇ及び図７を参照して説明したことと同様である。図２乃至図４の不揮発性記憶素子は図６Ｅの酸化防止膜１３５の厚さを調節することによって具現され得る。
【０１２２】
例えば、図６Ｅで、セル領域５０内の積層された制御金属ゲート１２５ａｎ、１３０の側壁の上の酸化防止膜１３５の厚さが周辺領域６０の積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５の厚さと同様な場合に、図に開示された不揮発性記憶素子が具現され得る。
【０１２３】
図６Ｅで、セル領域５０の内に積層された制御金属ゲート１２５ａｎ、１３０及び周辺領域６０の内に積層されたパターン１２５ｂｎ、１３１の側壁の上の酸化防止膜１３５が十分に厚くなり得る。この場合に、図７のＳ３０２を遂行する時、アンダーカット領域ＵＣ１、ＵＣ２外部に配置された第１及び第２酸化防止スペーサ１３５ａ、１３５ｂの一部分がエッチングマスクとして使用される。したがって、図３に開示されたように、制御ベースゲート１２０ａ’及び周辺サブ−ゲート１２０ｂ’の側壁は階段形態に形成される。この場合にも、アンダーカット領域ＵＣ１、ＵＣ２外部に位置された酸化防止スペーサ１３５ａ、１３５ｂの一部分は図７のＳ３０２又はＳ３０４直後に除去される。したがって、酸化防止スペーサ１３５ａ、１３５ｂはアンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成され得る。
【０１２４】
図６Ｅで、傾斜度の差異によって第１ゲートマスクパターン１３０の側壁の上の酸化防止膜１３５の厚さが第２ゲートマスクパターン１３１の側壁の上の酸化防止膜１３５の厚さより薄くなり、また、第２ゲートマスクパターン１３１の側壁の上の酸化防止膜１３５の厚さが十分に厚くなる。この場合に、図４に開示されたように、制御ベースゲート１２０ａの側壁は平坦であり、周辺サブ−ゲート１２０ｂ’の側壁は階段形態に形成される。この場合に、図７のＳ３０２又はＳ３０４後に第２アンダーカット領域ＵＣ２外部に位置された第２酸化防止スペーサ１３５ｂの一部分は除去される。したがって、第２酸化防止スペーサ１３５ｂは第２アンダーカット領域ＵＣ２内に限定的に形成され得る。
【０１２５】
次に、図５に開示された不揮発性記憶素子の製造方法を図面に基づいて説明する。
【０１２６】
図８Ａ乃至図８Ｄは図５に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【０１２７】
図８Ａを参照すれば、ベース導電膜１２０を形成した後に、下部バリアー膜１７０、金属膜１２５、上部バリアー膜１７５を順に形成する。セル領域５０の上部バリアー膜１７５の上に第１ゲートマスクパターン１３０を形成し、周辺領域６０の上部バリアー膜１７５の上に第２ゲートマスクパターン１３１を形成する。第１実施形態によれば、下部バリアー膜１７０及び上部バリアー膜１７５の中でいずれか１つは省略することもできる。以下説明では、説明を簡単にするために下部及び上部バリアー膜１７０、１７５が全て形成された場合に対して説明する。
【０１２８】
図８Ｂを参照すれば、第１及び第２ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して上部バリアー膜１７５、金属膜１２５、及び下部バリアー膜１７０を連続的にエッチングする。これにしたがって、第１ゲートマスクパターン１３０の下に積層された第１下部バリアーパターン１７０ａ、制御金属パターン１２５ａ及び第１上部バリアーパターン１７５ａが形成される。また、第２ゲートマスクパターン１３１の下に積層された第２下部バリアーパターン１７０ｂ、周辺金属パターン１２５ｂ及び第２上部バリアーパターン１７５ｂが形成される。
【０１２９】
図８Ｃを参照すれば、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。これにしたがって、横にエッチングされた制御金属ゲート１２５ａｎ両側に第１アンダーカット領域ＵＣ１が形成され、横にエッチングされた周辺金属パターン１２５ｂｎ両側に第２アンダーカット領域ＵＣ２が形成される。制御金属パターン１２５ａ及び周辺金属パターン１２５ｂは図６Ｄを参照して説明した方法と同様に横にエッチングできる。
【０１３０】
図５を参照して説明したように、下部及び上部バリアーパターン１７０ａ、１７０ｂ、１７５ａ、１７５ｂは制御金属パターン１２５ａ、１２５ｂに対してエッチング選択比を有する。これにしたがって、第１アンダーカット領域ＵＣ１は第１下部及び上部バリアーパターン１７０ａ、１７５ａの間に形成され、第２アンダーカット領域ＵＣ２は第２下部及び上部バリアーパターン１７０ｂ、１７５ｂの間に形成される。
【０１３１】
続いて、図６Ｅ、図６Ｆ、図７及び図６Ｇを参照して説明した酸化防止膜の形成工程と、図７のＳ３００、Ｓ３０２、Ｓ３０４、Ｓ３０６を順次遂行する。これにしたがって、図８Ｄに開示されたように、第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に第１及び第２酸化防止スペーサ１３５ａ、１３５ｂが形成される。また、第１下部バリアーパターン１７０ａの下に順に積層された電荷格納層１１０ａ、パターニングされたブロッキング誘電膜１１５ａ、及び制御ベースゲート１２０ａが形成される。第２下部バリアーパターン１７０ｂの下に順に積層された周辺底ゲート１１１ａ、層間誘電パターン１１５ｂ及び周辺サブ−ゲート１２０ｂが形成される。酸化膜１４０がゲート１２０ａ、１２０ｂ、１１１ａ及び電荷格納層１１０ａの側壁の上に形成される。この後続の工程は図６Ｇ及び図１を参照して説明したことと同様に遂行できる。
【０１３２】
（第２実施形態）
図９は本発明の第２実施形態に不揮発性記憶素子を示す断面図である。
図９を参照すれば、セル及び周辺領域５０、６０を含む基板１００に図示しない素子分離パターンが形成されてセル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１の上にセルゲートパターンＣＧが配置され、第２活性部ＡＣＴ２の上に周辺ゲートパターンＰＧが配置される。
【０１３３】
セルゲートパターンＣＧは第１活性部ＡＣＴ１を横切る制御ゲート電極２３７を含む。また、セルゲートパターンＣＧは制御ゲート電極２３７の上に配置された第１ゲートマスクパターン２３０をさらに含む。これに加えて、セルゲートパターンＣＧは制御ゲート電極２３７の下に順に積層されたトンネル誘電膜２０５、電荷格納層２１０、及びブロッキング誘電膜２１５を含む。周辺ゲートパターンＰＧは第２活性部ＡＣＴ２を横切る周辺ゲート電極２３８を含む。また、周辺ゲートパターンＰＧは周辺ゲート電極２３８の上に配置された第２ゲートマスクパターン２３１と、周辺ゲート電極２３８及び第２活性部ＡＣＴ２の間に介在された周辺ゲート誘電膜２１７とをさらに含む。
【０１３４】
制御ゲート電極２３７は順に積層された制御ベースゲート２２０ａ及び制御金属パターン２２５ａｎを含む。制御金属パターン２２５ａｎの幅は第１ゲートマスクパターン２３０及び制御ベースゲート２２０ａの幅より小さい。したがって、制御金属パターン２２５ａｎの両側に一対の第１アンダーカット領域ＵＣ１が定義される。一対の第１酸化防止スペーサ２３５ａが制御金属パターン２２５ａｎの両側壁の上に各々配置される。一対の第１酸化防止スペーサ２３５ａは第１ゲートマスクパターン２３０の両縁及び制御ベースゲート２２０ａの両縁の間に配置されることが望ましい。第１酸化防止スペーサ２３５ａは第１アンダーカット領域ＵＣ１内に限定的に配置される。
【０１３５】
周辺ゲート電極２３８は順に積層された周辺サブ−ゲート２２０ｂ及び周辺金属パターン２２５ｂｎを含む。第２実施形態によれば、周辺サブ−ゲート２２０ｂは周辺ゲート誘電膜２１７の直上に配置される。周辺金属パターン２２５ｂｎの幅は第２ゲートマスクパターン２３１及び周辺サブ−ゲート２２０ｂの幅より小さい。したがって、周辺金属パターン２２５ｂｎ両側に一対の第２アンダーカット領域ＵＣ２が各々定義される。一対の第２酸化防止スペーサ２３５ｂが周辺金属パターン２２５ｂｎの両側壁の上に各々配置される。一対の第２酸化防止スペーサ２３５ｂは第２ゲートマスクパターン２３１の両縁及び周辺サブ−ゲート２２０ｂの両縁の間に介在されることが望ましい。第２酸化防止スペーサ２３５ｂは第２アンダーカット領域ＵＣ２内に限定的に配置される。
【０１３６】
第１実施形態によれば、制御金属パターン２２５ａｎの側壁を基準とした第１酸化防止スペーサ２３５ａの厚さは周辺金属パターン２２５ｂｎの側壁を基準とした第２酸化防止スペーサ２３５ｂの厚さと異なることがあり得る。例えば、第２酸化防止スペーサ２３５ｂの厚さは第１酸化防止スペーサ２３５ａの厚さより厚くなる。第１酸化防止スペーサ２３５ａの外側壁は第１ゲートマスクパターン２３０の側壁より横にリセスされる。
【０１３７】
制御金属パターン２２５ａｎは小さい比抵抗を有する金属を含む。例えば、制御金属パターン２２５ａｎはタングステン及び／又は銅等を含む。第１ゲートマスクパターン２３０は制御金属パターン２２５ａｎ及び制御ベースゲート２２０ａに対してエッチング選択比を有する誘電材料を含む。例えば、第１ゲートマスクパターン２３０は酸化物を含む。制御ベースゲート２２０ａは制御金属パターン２２５ａｎに対してエッチング選択比を有する導電材料を含む。また、制御ベースゲート２２０ａは特定仕事関数を有する導電材料を含む。第１実施形態によれば、第２ゲートマスクパターン２３１、周辺金属パターン２２５ｂｎ及び周辺サブ−ゲート２２０ｂは第１ゲートマスクパターン２３０、制御金属パターン２２５ａｎ及び制御ベースゲート２２０ａと各々同一の材料で形成される。第１及び第２酸化防止スペーサ２３５ａ、２３５ｂは図１の第１及び第２酸化防止スペーサ１３５ａ、１３５ｂと同一の材料で形成される。
【０１３８】
トンネル誘電膜２０５は酸化物（例えば、熱酸化物）及び／又は酸化窒化物等を含む。電荷格納層２１０は電荷を格納するトラップを有する誘電材料を含む。例えば、電荷格納層２１０はシリコン窒化物、ナノドットを含むシリコン酸化物及び／又は絶縁性金属酸化物（例えば、酸化ハフニウム等）等を含む。ナノドットは半導体材料及び／又は金属等を含む。ブロッキング誘電膜２１５はトンネル誘電膜２０５の誘電常数より高い誘電常数を有する高誘電材料（例えば、酸化アルミニウム及び／又は酸化ハフニウム等のような絶縁性金属窒化物等）を含む。これに加えて、ブロッキング誘電膜２１５は高誘電材料より大きいエネルギーバンドギャップを有する障壁誘電材料（例えば、酸化物等）をさらに含む。
【０１３９】
電荷格納層２１０がトラップを有する誘電材料を包含することによって、電荷格納層２１０は隣接するセルゲートパターン内の電荷格納層と連結される。例えば、図９に示したように、電荷格納層２１０及びブロッキング誘電膜２１５は制御ゲート電極２３７の両側壁を越えて横に延長されて隣接するセルゲートパターンの電荷格納層及びブロッキング誘電膜２１５と連続的に連結される。
【０１４０】
第１実施形態の変形例によれば、制御ベースゲート２２０ａの仕事関数を調節して、制御ベースゲート２２０ａ及びブロッキング誘電膜２１５の間のエネルギー障壁を増加させる。例えば、本発明の実施形態による不揮発性記憶セルがＮＭＯＳ形である場合に、制御ベースゲート２２０ａはｎ形シリコンの仕事関数より大きい仕事関数を有する導電材料を含む。例えば、制御ベースゲート２２０ａはｐ形シリコン、ｐ形シリコン−ゲルマニウム、ＴｉＮ、ＴａＮ、ＴａＳｉＮ及び／又はＷＮ等を含む。第１実施形態の変形例によれば、制御ベースゲート２２０ａがシリコン又はシリコン−ゲルマニウムを含む場合に、制御ベースゲート２２０ａは炭素をさらに含む。
【０１４１】
周辺ゲート誘電膜２１７は酸化物を含む。周辺ゲート誘電膜２１７の厚さはトンネル誘電膜２０５と異なる厚さを有する。
【０１４２】
酸化膜２４０が制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂの両側壁の上に配置される。酸化膜２４０はゲート２２０ａ、２２０ｂの両側壁が酸化されて形成された酸化物を含む。第１ゲートスペーサ２５０ａがセルゲートパターンＣＧの両側壁の上に配置され、第２ゲートスペーサ２５０ｂが周辺ゲートパターンＰＧの両側壁の上に配置される。第１及び第２ゲートスペーサ２５０ａ、２５０ｂは酸化物を含む。第１実施形態によれば、第１及び第２ゲートスペーサ２５０ａ、２５０ｂはシリコン窒化物を包含しないこともあり得る。
【０１４３】
第１ゲートマスクパターン２３０両側の第１活性部ＡＣＴ１内にセルソース／ドレーン２４５が定義される。第１実施形態によれば、セルソース／ドレーン２４５は第１活性部ＡＣＴ１のドーピングドーパントと異なるタイプのドーパントでドーピングされる。これと異なりに、セルソース／ドレーン２４５は、制御ゲート電極２３７へ印加された動作電圧に生成される周辺部電界によって生成される反転層として定義され得る。第２ゲートマスクパターン２３１両側の第２活性部ＡＣＴ２内に周辺ソース／ドレーン２４８が配置される。周辺ソース／ドレーン２４８は第２活性部ＡＣＴ２のドーパントと異なるタイプのドーパントでドーピングされ得る。周辺ソース／ドレーン２４８はＬＤＤ構造を有することができる。層間誘電膜２５５が基板１００の全面上に配置される。層間誘電膜２５５は酸化物を含む。
【０１４４】
上述された不揮発性記憶素子によれば、第１及び第２酸化防止スペーサ２３５ａ、２３５ｂが制御金属パターン２２５ａｎ及び周辺金属パターン２２５ｂｎの両側壁の上に配置される。これにしたがって、金属パターン２２５ａｎ、２２５ｂｎが酸化することを防止して優れた信頼性を有する不揮発性記憶素子を具現することができる。また、第１及び第２酸化防止スペーサ２３５ａ、２３５ｂがアンダーカット領域ＵＣ１、ＵＣ２内に限定的に配置されることによって、高集積化に最適化された不揮発性記憶素子を具現することができる。
【０１４５】
図１０は第２実施形態による不揮発性記憶素子の変形例を示す断面図である。
【０１４６】
図１０を参照すれば、制御ゲート電極２３７’に含まれた制御ベースゲート２２０ａ’は、図３で説明したように、階段形態の側壁を有することができる。この場合に、第１酸化防止スペーサ２３５ａ’は第１アンダーカット領域ＵＣ１を満たす。周辺ゲート電極２３８’に含まれた周辺サブ−ゲート２２０ｂ’の側壁も階段形態である。第１実施形態によれば、制御ベースゲートの側壁は平らな形態であり、周辺サブ−ゲート２２０ｂ’の側壁は階段形態である。
【０１４７】
図１１は第２実施形態による不揮発性記憶素子の他の変形例を示す断面図である。
【０１４８】
図１１を参照すれば、本変形例の隣接するセルゲートパターンＣＧ内の電荷格納層２１０ａは互に分離されて横に離隔される。これと同様に、隣接するセルゲートパターンＣＧ内のブロッキング誘電膜２１５ａも互に分離されて横に離隔される。
【０１４９】
図１２は第２実施形態による不揮発性記憶素子のその他の変形例を示す断面図である。
【０１５０】
図１２を参照すれば、制御ゲート電極２３７ａは制御金属パターン２２５ａｎ及び制御ベースゲート２２０ａの間に介在された第１下部バリアーパターン２７０ａをさらに含む。これに加えて、制御ゲート電極２３７ａは第１ゲートマスクパターン２３０及び制御金属パターン２２５ａｎの間に介在された第１上部バリアーパターン２７５ａをさらに含む。第１下部及び上部バリアーパターン２７０ａ、２７５ａの幅は制御金属パターン２２５ａｎの幅より大きい。これにしたがって、一対の第１酸化防止スペーサ２３５ａは第１下部バリアーパターン２７０ａの両縁及び第１上部バリアーパターン２７５ａの両縁の間に配置される。第１下部及び上部バリアーパターン２７０ａ、２７５ａは図５の第１下部及び上部バリアーパターン１７０ａ、１７５ａと各々同一の材料で形成される。第１実施形態によれば、第１下部バリアーパターン２７０ａ及び第１上部バリアーパターン２７５ａの中でいずれか１つは省略され得る。制御ゲート電極２３７が第１下部バリアーパターン２７０ａを含む場合に、制御ベースゲート２２０ａはドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたシリコン−ゲルマニウム等）を含む。
【０１５１】
これと同様に、周辺ゲート電極２３８ａは周辺金属パターン２２５ｂｎ及び周辺サブ−ゲート２２０ｂの間に介在する第２下部バリアーパターン２７０ｂ、及び／又は第２ゲートマスクパターン２３１及び周辺金属パターン２２５ｂｎの間に介在する第２上部バリアーパターン２７５ｂをさらに含む。第２酸化防止スペーサ２３５ｂは第２下部バリアーパターン２７０ｂの両縁及び第２上部バリアーパターン２７５ｂの両縁の間に介在する。第２下部及び上部バリアーパターン２７０ｂ、２７５ｂは第１下部及び上部バリアーパターン２７０ａ、２７５ａと各々同一の材料で形成される。
【０１５２】
第１実施形態の変形例によれば、隣接するセルゲートパターンＣＧの間に空隙２５７が形成される。空隙２５７は第１ゲートスペーサ２５０ａによって覆われる。図９乃至図１１に開示された不揮発性記憶素子の隣接するセルゲートパターンＣＧの間にも空隙２５７が生成される。
【０１５３】
次に、第２実施形態による不揮発性記憶素子の製造方法を図面に基づいて説明する。
【０１５４】
図１３Ａ乃至図１３Ｄは本発明の第２実施形態による不揮発性記憶素子の製造方法を示す断面図であり、図１４は本発明の第２実施形態による不揮発性記憶素子の酸化防止スペーサ及びゲートパターンを形成する方法を説明するためのフローチャートである。
【０１５５】
図１３Ａを参照すれば、基板１００に図示しない素子分離パターンを形成してセル領域５０内の第１活性部ＡＣＴ１及び周辺領域６０内の第２活性部ＡＣＴ２を定義する。第１活性部ＡＣＴ１の上にトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５を順に形成する。第２活性部ＡＣＴ２の上に周辺ゲート誘電膜２１７を形成する。第１実施形態によれば、第１及び第２活性部ＡＣＴ１、ＡＣＴ２を有する基板の全面上にトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５を順に形成する。周辺領域６０内のブロッキング誘電膜２１５、電荷格納層２１０及びトンネル誘電膜２０５を除去して第２活性部ＡＣＴ２を露出させる。この時、セル領域５０内のトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５は残存される。露出された第２活性部ＡＣＴ２の上に周辺ゲート誘電膜２１７を形成する。しかし、本発明はこれに限定されない。順に積層されたトンネル誘電膜２０５、電荷格納層２１０及びブロッキング誘電膜２１５と、周辺ゲート誘電膜２１７は他の方法でも形成され得る。
【０１５６】
続いて、基板１００の全面上にベース導電膜２２０及び金属膜２２５を形成する。ベース導電膜２２０はブロッキング誘電膜２１５及び周辺ゲート誘電膜２１７の直上に形成される。続いて、セル領域５０内の金属膜２２５の上の第１ゲートマスクパターン２３０及び周辺領域６０内の金属膜２２５の上に第２ゲートマスクパターン２３１を形成する。
【０１５７】
図１３Ｂを参照すれば、ゲートマスクパターン２３０、２３１をエッチングマスクとして使用して、金属膜２２５をエッチングして制御金属パターン２２５ａ及び周辺金属パターン２２５ｂを形成する。金属膜２２５は強い異方性を有する第１乾式エッチング工程でエッチングできる。
【０１５８】
図１３Ｃを参照すれば、制御金属パターン２２５ａ及び周辺金属パターン２２５ｂの両側壁を横にエッチングする。これにしたがって、横にエッチングされた制御金属パターン２２５ａｎの両側に第１アンダーカット領域ＵＣ１が形成され、横にエッチングされた周辺金属パターン２２５ｂｎの両側に第２アンダーカット領域ＵＣ２が形成される。制御金属パターン２２５ａ及び周辺金属パターン２２５ｂの両側壁は反応性乾式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は図６Ｄを参照して説明した反応性エッチング工程と同一であり得る。
【０１５９】
次に、酸化防止スペーサ及びゲートパターンを形成する方法を図１４のフローチャートを参照して具体的に説明する。
【０１６０】
図１３Ｃ、図１３Ｄ及び図１４を参照すれば、アンダーカット領域ＵＣ１、ＵＣ２を有する基板１００上に酸化防止膜を蒸着する（Ｓ３１０）。酸化防止膜は化学気相蒸着工程及び／又は原子層蒸着工程等で蒸着され得る。酸化防止膜はアンダーカット領域ＵＣ１、ＵＣ２内にも形成される。酸化防止膜をエッチングしてゲートマスクパターン２３０、２３１両側のベース導電膜２２０を露出させる（Ｓ３１２）。この時、第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に第１及び第２酸化防止スペーサ２３５ａ、２３５ｂが形成される。ゲートマスクパターン２３０、２３１の上部面上の酸化防止膜も除去されてゲートマスクパターン３０、２３１も露出される。
【０１６１】
ゲートマスクパターン２３０、２３１をエッチングマスクとして使用して露出されたベース導電膜２２０をエッチングする（Ｓ３１４）。これにしたがって、制御金属パターン２２５ａｎの下に制御ベースゲート２２０ａが形成され、周辺金属パターン２２５ｂｎの下に周辺サブ−ゲート２２０ｂが形成される。続いて、基板１００に洗浄工程を遂行する（Ｓ３１６）。第１及び第２酸化防止スペーサ２３５ａ、２３５ｂはＳ３１２、Ｓ３１４又はＳ３１６の後に第１及び第２アンダーカット領域ＵＣ１、ＵＣ２内に限定的に形成される。続いて、基板１００にゲート酸化工程（Ｓ３１８）を遂行する。これにしたがって、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂの両側壁の上に酸化膜２４０が形成される。以後に、図９の周辺ソース／ドレーン２４８、ゲートスペーサ２５０ａ、２５０ｂ及び層間誘電膜２５５を形成する。セルソース／ドレーン２４５がドーパントでドーピングされる場合に、セルソース／ドレーン２４５も形成され得る。第１実施形態によれば、ゲートスペーサ２５０ａ、２５０ｂを形成した後に、隣接するセルゲートパターンＣＧの間にも図１２の空隙２５７が形成されることがあり得る。
【０１６２】
第１実施形態で上述したように、セル領域５０内の積層されたパターン２２５ａｎ、２３０の側壁の傾斜度が周辺領域６０内の積層されたパターン２２５ｂｎ、２３１の側壁の傾斜度と異なる。これにしたがって、セル領域５０内の積層されたパターン２２５ａｎ、２３０の側壁の上の酸化防止膜の厚さが周辺領域６０内の積層されたパターン２２５ｂｎ、２３１の側壁の上の酸化防止膜の厚さが異なる。これにしたがって、第１酸化防止スペーサ２３５ａの厚さは第２酸化防止スペーサ２３５ｂの厚さと異なる。例えば、第２酸化防止スペーサ２３５ｂの厚さは第１酸化防止スペーサ２３５ａの厚さより厚い。
【０１６３】
第１実施形態によれば、積層されたパターン２２５ａｎ、２３０、２２５ｂｎ、２３１の側壁の上の酸化防止膜の厚さを調節して、図１０に開示された階段形態の側壁を有する制御ベースゲート２２０ａ’及び周辺サブ−ゲート２２０ｂ’を具現することができる。
【０１６４】
第１実施形態によれば、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂを形成した後に、ゲートマスクパターン２３０、２３１をエッチングマスクとして使用してブロッキング誘電膜２１５及び電荷格納層２１０をエッチングする。これにしたがって、図１１に図示された不揮発性記憶素子を具現することができる。
【０１６５】
次に、図１２に開示された不揮発性記憶素子の製造方法を特徴的な部分を主に説明する。
【０１６６】
図１５Ａ乃至図１５Ｃは図１２に開示された不揮発性記憶素子の製造方法を説明するための断面図である。
【０１６７】
図１３Ａ及び図１５Ａを参照すれば、金属膜２２５を形成する前にベース導電膜２２０の上に下部バリアー膜を形成する。金属膜２２５はベース導電膜２２０の上に形成される。ゲートマスクパターン２３０、２３１を形成する前に、金属膜２２５の上に上部バリアー膜を形成する。ゲートマスクパターン２３０、２３１は上部バリアー膜の上に形成される。
【０１６８】
ゲートマスクパターン２３０、２３１をエッチングマスクとして、使用して上部バリアー膜、金属膜２２５及び下部バリアー膜を連続的にエッチングする。これにしたがって、第１ゲートマスクパターン２３０の下に順に積層された第１下部バリアーパターン２７０ａ、制御金属パターン２２５ａ及び第１上部バリアーパターン２７５ａが形成される。また、第２ゲートマスクパターン２３１の下に順に積層された第２下部バリアーパターン２７０ｂ、周辺金属パターン２２５ｂ及び第２上部バリアーパターン２７５ｂが形成される。
【０１６９】
図１５Ｂを参照すれば、制御金属パターン２２５ａ及び周辺金属パターン２２５ｂの両側壁を横にエッチングして第１及び第２アンダーカット領域ＵＣ１、ＵＣ２を形成する。この時、バリアーパターン２７０ａ、２７０ｂ、２７５ａ、２７５ｂは金属パターン２２５ａ、２２５ｂに対してエッチング選択比を有する。これにしたがって、第１アンダーカット領域ＵＣ１は第１下部及び上部バリアーパターン２７０ａ、２７５ａの間に形成され、第２アンダーカット領域ＵＣ２は第２下部及び上部バリアーパターン２７０ｂ、２７５ｂの間に形成される。
【０１７０】
図１５Ｃを参照すれば、続いて、図１４のフローチャートに開示された段階を遂行する。これにしたがって、アンダーカット領域内に酸化防止スペーサ２３５ａ、２３５ｂが形成され、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂが形成される。また、制御ベースゲート２２０ａ及び周辺サブ−ゲート２２０ｂの両側壁の上に酸化膜２４０が形成される。以後に図１２のセルソース／ドレーン２４５、周辺ソース／ドレーン２４８、ゲートスペーサ２５０ａ、２５０ｂ及び層間誘電膜２５５を形成する。
【０１７１】
上述された第１実施形態に開示された不揮発性記憶素子及び第２実施形態に開示された不揮発性記憶素子はＮＯＲ形（ＮＯＲ ｔｙｐｅ）不揮発性記憶素子又はＮＡＮＤ形（ＮＡＮＤ ｔｙｅｐ）不揮発性記憶素子に具現され得る。
【０１７２】
（第３実施形態）
第３実施形態では、上述された実施形態と同一な構成は同一な参照符号を使用する。
図１６Ａは本発明の第３実施形態による不揮発性記憶素子を示す断面図であり、図１６Ｂは図１６ＡのＡ部分を拡大した図面である。
【０１７３】
図１６Ａ及び図１６Ｂを参照すれば、セル領域５０内で、第１ゲートマスクパターン１３０の第１幅Ｗ１は制御ゲート電極１３７内の制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。したがって、第１ゲートマスクパターン１３０の両縁領域の下及び制御金属ゲート１２５ａｎの両横に第１アンダーカット領域ＵＣａが各々定義され得る。
【０１７４】
制御金属ゲート１２５ａｎの下の制御ベースゲート１２０ａはブロッキング誘電膜１１５ａの上に順に積層された第１部分及び第２部分を含む。即ち、制御ベースゲート１２０ａの第１部分はブロッキング誘電膜１１５ａ及び制御ベースゲート１２０ａの第２部分の間に配置される。制御ベースゲート１２０ａの第１部分は制御ベースゲート１２０ａの第２部分より広い。制御ベースゲート１２０ａの第１部分の第３幅Ｗ３は第１ゲートマスクパターン１３０の第１幅Ｗ１と実質的に同一である。制御ベースゲート１２０ａの第２部分の第４幅Ｗ４は第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。制御ベースゲート１２０ａの第２部分の第４幅Ｗ４は制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。したがって、第１アンダーカット領域ＵＣａは下へ延長されて第１アンダーカット領域ＵＣａの下端は制御金属ゲート１２５ａｎの下部面より低いレベルに位置する。
【０１７５】
より具体的には、第４幅Ｗ４を有する第２部分によって、制御ベースゲート１２０ａは第１上部面１２２及び第１上部面１２２より低いレベルに位置された第２上部面１２３を含む。第１上部面１２２は制御ベースゲート１２０ａの第２部分の上部面に該当する。第２上部面１２３は第２部分両側に位置された第１部分の上部面に各々該当する。第１アンダーカット領域ＵＣａの内面は第１ゲートマスクパターン１３０の一縁領域の下部面、制御金属ゲート１２５ａｎの一側壁、制御ベースゲート１２０ａの第２部分の上部面の一部分、制御ベースゲート１２０ａの第２部分の一側壁、及び制御ベースゲート１２０ａの第２上部面１２３を含む。
【０１７６】
制御ベースゲート１２０ａの第２部分の第４幅Ｗ４は制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。したがって、第１アンダーカット領域ＵＣａの内面は制御金属ゲート１２５ａｎ横に位置された第１上部面１２２の一縁領域をさらに含む。図１６Ａ及び図１６Ｂでは、第１上部面１２２が平らな状態に図示されている。しかし、本発明はこれに限定されない。第１実施形態によれば、第１アンダーカット領域ＵＣａの内面に含まれた第１上部面１２２の一縁領域は、制御金属ゲート１２５ａｎの下に位置する第１上部面１２２の中央領域より低いレベルにも位置することもあり得る。
【０１７７】
一対の第１酸化防止スペーサ３３５ａがセルゲートパターンＣＧに定義された一対の第１アンダーカット領域ＵＣａ内に各々配置される。第１酸化防止スペーサ３３５ａは上述された第１実施形態の第１酸化防止スペーサ１３５ａと同一の材料で形成される。一対の第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎの両側壁を覆う。また、一対の第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎ及び制御ベースゲート１２０ａの間の界面の両端を覆う。第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎの両側壁及び界面の両端を覆うことによって、酸素が制御金属ゲート１２５ａｎに浸透され得る経路が最少化になる。その結果、第１酸化防止スペーサ３３５ａによって、制御金属ゲート１２５ａｎが酸化工程及び／又は酸化物等によって酸化されることが防止されて優れた信頼性を有する不揮発性記憶素子が具現され得る。
【０１７８】
これと同様に、図１６Ａに開示されたように、周辺領域６０内の周辺ゲート電極１３８に含まれた周辺金属パターン１２５ｂｎはその上の第２ゲートマスクパターン１３１の幅より小さい幅を有する。したがって、第２ゲートマスクパターン１３１の両縁領域の下に一対の第２アンダーカット領域ＵＣｂが定義される。周辺ゲート電極１３８に含まれた周辺サブ−ゲート１２０ｂも順に積層された第１部分及び第２部分を含む。周辺サブ−ゲート１２０ｂの第１部分の幅は第２ゲートマスクパターン１３１の幅と実質的に同一であるか、或いは大きいし、周辺サブ−ゲート１２０ｂの第２部分の幅は第２ゲートマスクパターン１３１の幅より小さい。これにしたがって、一対の第２アンダーカット領域ＵＣｂは下へ延長される。即ち、一対の第２アンダーカット領域ＵＣｂの下端は周辺金属パターン１２５ｂｎの下部面より低いレベルに位置する。一対の第２酸化防止スペーサ３３５ｂが周辺金属パターン１２５ｂｎの両横に定義された一対の第２アンダーカット領域ＵＣｂ内に各々配置される。これにしたがって、一対の第２酸化防止スペーサ３３５ｂは周辺金属パターン１２５ｂｎの両側壁、及び周辺金属パターン１２５ｂｎと周辺−サブゲート１２０ｂとの間の界面の両端を覆う。したがって、周辺金属パターン１２５ｂｎ二酸化工程及び／又は酸化物等によって酸化されることが防止されて、優れた信頼性を有する不揮発性記憶素子を具現することができる。第２酸化防止スペーサ３３５ｂは第１酸化防止スペーサ３３５ａと同一の材料で形成される。
【０１７９】
第１実施形態によれば、第１酸化防止スペーサ３３５ａは第１アンダーカット領域ＵＣａ内に限定的に配置される。第２酸化防止スペーサ３３５ｂは第２アンダーカット領域ＵＣｂ内に限定的に配置される。
【０１８０】
上述された第１実施形態の様々な変形形態は本実施形態による不揮発性記憶素子に適用され得る。例えば、制御金属ゲート１２５ａｎの側壁を基準とした第１酸化防止スペーサ３３５ａの厚さは周辺金属パターン１２５ｂｎの側壁を基準とした第２酸化防止スペーサ３３５ｂの厚さと異なる。第１実施形態によれば、第２酸化防止スペーサ３３５ｂの厚さは第１酸化防止スペーサ３３５ａの厚さより大きい。
【０１８１】
第３実施形態によれば、第１アンダーカット領域ＵＣａの下に位置された制御ベースゲート１２０ａの第１部分は、図３の制御ベースゲート１２０ａ’の側壁のように、階段形態である。この場合に、制御ベースゲート１２０ａの第１部分の少なくとも下部は第１ゲートマスクパターン１３０の第１幅Ｗ１より大きい幅を有する。これと同様に、第２アンダーカット領域ＵＣｂの下に位置された周辺サブ−ゲート１２０ｂの第１部分の側壁も階段形態である。
【０１８２】
第１実施形態によれば、図５に開示されたように、図１６ＡのセルゲートパターンＣＧの間に空隙が配置できることもあり得る。
【０１８３】
第３実施形態によるアンダーカット領域ＵＣａ、ＵＣｂ及び酸化防止スペーサ３３５ａ、３３５ｂは上述された第２実施形態に開示された不揮発性記憶素子にも適用され得る。
【０１８４】
次に、第３実施形態による不揮発性記憶素子の変形例を図面に基づいて説明する。
図１７Ａは本発明の第３実施形態による不揮発性記憶素子の変形例を示す断面図であり、図１７Ｂは図１７ＡのＢ部分を拡大した図面である。
【０１８５】
図１７Ａ及び図１７Ｂを参照すれば、セル領域５０内の制御ゲート電極１３７ａ’は順に積層された制御ベースゲート１２０ａ、第１下部バリアーパターン１７０ａ’、制御金属ゲート１２５ａｎ、第１上部バリアーパターン１７５ａ’を含む。第１下部バリアーパターン１７０ａ’及び第１上部バリアーパターン１７５ａ’は各々図５に開示された第１下部バリアーパターン１７０ａ及び第１上部バリアーパターン１７５ａと同一の材料で形成される。制御ゲート電極１３７ａ’が第１下部バリアーパターン１７０ａ’を含む場合に、制御ベースゲート１２０ａはドーパントでドーピングされた半導体（例えば、ドーパントでドーピングされたシリコン等）、又はドーパント及び炭素にドーピングされた半導体（例えば、ドーパント及び炭素にドーピングされたシリコン等）等に形成される。
第１下部バリアーパターン１７０ａ’の幅Ｗａは第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。これと同様に、第１上部バリアーパターン１７５ａ’の幅Ｗｂも第１ゲートマスクパターン１３０の第１幅Ｗ１より小さい。したがって、図１７Ｂに開示されたように、制御金属ゲート１２５ａｎ両側に定義された一対の第１アンダーカット領域ＵＣａ’は下及び上へ延長される。第１アンダーカット領域ＵＣａ’は第１ゲートマスクパターン１３０の両縁領域の下に各々定義される。第１下部及び第１上部バリアーパターン１７０ａ’、１７５ａ’の幅Ｗａ、Ｗｂは制御金属ゲート１２５ａｎの第２幅Ｗ２より大きい。
【０１８６】
一対の第１酸化防止スペーサ３３５ａが一対の第１アンダーカット領域ＵＣａ’内に各々配置される。第１一対の第１酸化防止スペーサ３３５ａは制御金属ゲート１２５ａｎの両側壁、制御金属ゲート１２５ａｎと第１下部バリアーパターン１７０ａ’との間の界面の両端、及び制御金属ゲート１２５ａｎと第１上部バリアーパターン１７５ａ’との間の界面の両端を覆う。これに加えて、一対の第１酸化防止スペーサ３３５ａは第１下部バリアーパターン１７０ａ’の両側壁及び第１上部バリアーパターン１７５ａ’の両側壁も覆う。したがって、制御金属ゲート１２５ａｎが酸化されることが防止され得る。
【０１８７】
これと同様に、周辺領域６０内の周辺ゲート電極１３８ａ’は順に積層された周辺底ゲート１１１ａ、周辺サブ−ゲート１２０ｂ、第２下部バリアーパターン１７０ｂ’、周辺金属パターン１２５ｂｎ及び第２上部バリアーパターン１７５ｂ’を含む。この時、第２下部バリアーパターン１７０ｂ’の幅は第２ゲートマスクパターン１３１の幅より小さい。第２上部バリアーパターン１７５ｂ’の幅も第２ゲートマスクパターン１３１の幅より小さい。したがって、周辺金属パターン１２５ｂｎの両横に定義された第２アンダーカット領域ＵＣｂ’は垂直になる方向に下及び上へ延長される。第２アンダーカット領域ＵＣｂ’は第２ゲートマスクパターン１３１の両縁領域下に各々定義される。第２下部及び第２上部バリアーパターン１７０ｂ’、１７５ｂ’の幅は周辺金属パターン１２５ｂｎの幅より大きい。第２下部バリアーパターン１７０ｂ’及び第２上部バリアーパターン１７５ｂ’は各々第１下部バリアーパターン１７０ａ’及び第２上部バリアーパターン１７５ａ’と同一の材料で形成される。
【０１８８】
一対の第２酸化防止スペーサ３３５ｂが第２アンダーカット領域ＵＣｂ’内に各々配置される。一対の第２酸化防止スペーサ３３５ｂは周辺金属パターン１２５ｂｎの両側壁、周辺金属パターン１２５ｂｎと第２下部バリアーパターン１７０ｂ’との間の界面の両端、及び周辺金属パターン１２５ｂｎと第２上部バリアーパターン１７５ｂ’との間の界面の両端を覆う。また、一対の第２酸化防止スペーサ３３５ｂは第２下部バリアーパターン１７０ｂ’の両側壁及び第２上部バリアーパターン１７５ｂ’の両側壁を覆う。したがって、一対の第２酸化防止スペーサ３３５ｂによって周辺金属パターン１２５ｂｎが酸化されることが防止され得る。
【０１８９】
上述された第１実施形態の変形例は図１７Ａ及び図１７Ｂに開示された不揮発性記憶素子にも適用され得る。
【０１９０】
図１７Ａ及び図１７Ｂに開示されたアンダーカット領域ＵＣａ’、ＵＣｂ’及び酸化防止スペーサ３３５ａ、３３５ｂは上述された第２実施形態に開示された不揮発性記憶素子にも適用され得る。
【０１９１】
次に、第３実施形態による不揮発性記憶素子の製造方法を説明する。この方法は図６Ａ乃至図６Ｂと図７を参照して説明した方法と同様であり得る。例えば、第３実施形態による製造方法は図６Ａ乃至図６Ｃを参照して説明した方法を含む。
【０１９２】
図１８Ａは本発明の第３実施形態による不揮発性記憶素子の製造方法を説明するための断面図であり、図１８Ｂは図１８ＡのＣ部分を拡大した図面である。
【０１９３】
図６Ｃ、図１８Ａ及び図１８Ｂを参照すれば、第１及び第２ゲートマスクパターン１３０、１３１をエッチングマスクとして使用して図６Ｂの金属膜１２５をエッチングしてセル領域５０内の制御金属パターン１２５ａ（図６Ｃ参照）及び周辺領域６０内の周辺金属パターン１２５ｂ（図６Ｃ参照）を形成する。この時、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂ両横のベース導電膜１２０の上部がエッチングされる。したがって、制御金属パターン１２５ａの下に第１突出部が定義され、周辺金属パターン１２５ｂの下に第２突出部が定義される。第１突出部は、制御金属パターン１２５ａの下のベース導電膜１２０の一部分に該当し、第２突出部は周辺金属パターン１２５ｂの下のベース導電膜１２０の一部分に該当する。
【０１９４】
制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。この時、第１突出部の両側壁及び第２突出部の両側壁も横にエッチングできる。したがって、図１８Ａの第１アンダーカット領域ＵＣａ及び第２アンダーカット領域ＵＣｂが形成される。図１８Ｂに開示されたように、横にエッチングされた第１突出部１２１の幅は第１ゲートマスクパターン１３０の幅より小さい。したがって、図１８Ｂに開示された第１アンダーカット領域ＵＣａが形成される。これと同様に、横にエッチングされた第２突出部≡第２ゲートマスクパターン１３１の幅より小さい幅を有する。したがって、図１８Ａに開示され図１６Ａを参照して説明した第２アンダーカット領域ＵＣｂが形成される。一対の第１アンダーカット領域ＵＣａが横にエッチングされた制御金属ゲート１２５ａｎ両横に各々形成され、一対の第２アンダーカット領域ＵＣｂが横にエッチングされた周辺金属パターン１２５ｂｎ両横に各々形成される。
【０１９５】
アンダーカット領域ＵＣａ、ＵＣｂの形成のためのエッチング工程の時に、第１及び第２突出部のエッチング率は制御金属パターン１２５ａ及び周辺金属パターン１２５ｂのエッチング率より小さい。したがって、図１８Ｂに開示されたように、横にエッチングされた第１突出部１２１の幅は横にエッチングされた制御金属ゲート１２５ａｎの幅より大きい。また、横にエッチングされた第２突出部の幅は横にエッチングされた周辺金属パターン１２５ｂｎの幅より大きい。
【０１９６】
ベース導電膜１２０の第１及び第２突出部の両側壁、及び制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁は反応性乾式エッチング工程又は湿式エッチング工程によって横にエッチングされる。反応性乾式エッチング工程は強い等方性を有する。
【０１９７】
以後の工程は図６Ｄ乃至図６Ｇ及び図７を参照して説明したことと同様に遂行できる。
図１９Ａは本発明の第３実施形態による不揮発性記憶素子の製造方法の変形例を説明するための断面図であり、図１９Ｂは図１９ＡのＤ部分を拡大した図面である。本変形例による不揮発性記憶素子の製造方法は図８Ａ及び図８Ｂを参照して説明した方法を含む。
【０１９８】
図８Ｂ、図１９Ａ及び図１９Ｂを参照すれば、図８Ｂの第１及び第２下部バリアーパターン１７０ａ、１７０ｂ、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂ、及び第１及び第２上部バリアーパターン１７５ａ、１７５ｂを形成した後に、制御金属パターン１２５ａ及び周辺金属パターン１２５ｂの両側壁を横にエッチングする。この時、第１及び第２下部バリアーパターン１７０ａ、１７０ｂと第１及び第２上部バリアーパターン１７５ａ、１７５ｂも横にエッチングされる。したがって、横にエッチングされた第１下部及び上部バリアーパターン１７０ａ’、１７５ａ’の幅は第１ゲートマスクパターン１３０の幅より小さいし、横にエッチングされた第２下部及び上部バリアーパターン１７０ｂ’、１７５ｂ’の幅は第２ゲートマスクパターン１３１の幅より小さい。その結果、第１ゲートマスクパターン１３０の両縁領域の下に一対の第１アンダーカット領域ＵＣａ’が形成され、第２ゲートマスクパターン１３０の両縁領域の下に一対の第２アンダーカット領域ＵＣｂ’が形成される。
【０１９９】
アンダーカット領域ＵＣａ’、ＵＣｂ’の形成のためのエッチング工程の時に、バリアーパターン１７０ａ、１７０ｂ、１７５ａ、１７５ｂのエッチング率は制御金属パターン１２５ａ及び周辺金属パターン１２５ｂのエッチング率より小さい。
【０２００】
以後の工程は図８Ｄを参照して説明したことと同様に遂行できる。
【０２０１】
（第４実施形態）
第４実施形態では、上述された実施形態と同一な構成要素は同一な参照符号を使用する。
図２０は本発明の第４実施形態による不揮発性記憶素子を示す断面図である。
【０２０２】
図２０を参照すれば、周辺領域６０の内に周辺ゲート電極１３８ｋは順に積層された周辺底ゲート１１１ａ、周辺サブ−ゲート１２０ｋ及び周辺金属パターン１２５ｂｋを含む。層間誘電パターン１１５ｂが周辺底ゲート１１１ａ及び周辺サブ−ゲート１２０ｋの間に配置される。この時、周辺金属パターン１２５ｂｋは、周辺サブ−ゲート１２０ｋ及び層間誘電パターン１１５ｂを連続的に貫通する開口部１１７ａを満たす。したがって、周辺金属パターン１２５ｂｋは周辺サブ−ゲート１２０ｋ及び周辺底ゲート１１１ａと直接接触される。周辺サブ−ゲート１２０ｋ及び周辺金属パターン１２５ｂｋはセル領域５０内の制御ゲート電極１３７の制御ベースゲート１２０ａ及び制御金属ゲート１２５ａｎと各々同一の材料で形成される。一対の第２酸化防止スペーサ１３５ｂが周辺金属パターン１２５ｂｋ両横に定義された第２アンダーカット領域ＵＣ２内に各々配置される。
【０２０３】
第４実施形態による不揮発性記憶素子の周辺ゲート電極１３８ｋは上述された第１実施形態の変形例又は上述された第３実施形態の不揮発性記憶素子にも適用され得る。
【０２０４】
図２１Ａ及び図２１Ｂは本発明の第４実施形態による不揮発性記憶素子の製造方法を説明するための断面図である。第４実施形態による製造方法は図６Ａを参照して説明した方法を含む。
【０２０５】
図６Ａ及び図２１Ａを参照すれば、図６Ａの第１及び第２半導体パターン１１０、１１１を有する基板１００の上にブロッキング誘電膜１１５及びベース導電膜１２０を順に形成する。
【０２０６】
図２１Ｂを参照すれば、周辺領域６０内のベース導電膜１２０及びブロッキング誘電膜１１５を連続的にパターニングして第２半導体パターン１１１を露出させる開口部１１７ａを形成する。続いて、基板１００の上に開口部１１７ａを満たす金属膜１２５を形成する。
【０２０７】
セル領域５０内の金属膜１２５の上に第１ゲートマスクパターン１３０を形成でき、周辺領域６０内の金属膜１２５の上に第２ゲートマスクパターン１３１を形成する。以後の後続工程は図６Ｃ乃至図６Ｇ及び図７を参照して説明したことと同様に遂行できる。又は、後続工程は上述された第３実施形態で説明したことと同様に遂行できることもあり得る。
【０２０８】
（第５実施形態）
第５実施形態では、上述された第１乃至第４実施形態の不揮発性記憶素子がＮＡＮＤ形不揮発性記憶素子に具現された例を説明する。
【０２０９】
図２２は本発明の第５実施形態による不揮発性記憶素子を示す断面図である。
【０２１０】
図２２を参照すれば、基板１００のセル領域５０内に定義された第１活性部ＡＣＴ１の上に第１選択ゲートパターンＧＳＧ及び第２選択ゲートパターンＳＳＧが配置される。複数のセルゲートパターンＣＧが第１及び第２選択ゲートパターンＧＳＧ、ＳＳＧの間の第１活性部ＡＣＴ１の上に配置される。第１選択ゲートパターンＧＳＧ一側の第１活性部ＡＣＴ１内に共通ソースＣＳＲが配置され、第２選択ゲートパターンＳＳＧ一側の第１活性部ＡＣＴ１内に共通ドレーンＣＤＲが配置される。第１選択ゲートパターンＧＳＧ、複数のセルゲートパターンＣＧ及び第２選択ゲートパターンＳＳＧは共通ソースＣＳＲ及び共通ドレーンＣＤＲの間の第１活性部ＡＣＴ１の上に配置される。各セルゲートパターンＣＧ両側の第１活性部ＡＣＴ１内にセルソース／ドレーン１４５が配置される。第１選択ゲートパターンＧＳＧは第１選択トランジスターに含まれ、セルゲートパターンＣＧは不揮発性記憶セルに各々含まれ、第２選択ゲートパターンＳＳＧは第２選択トランジスターに含まれる。第１選択トランジスター、不揮発性記憶セル及び第２選択トランジスターは１つのセルストリングを構成することができる。
【０２１１】
第１選択ゲートパターンＧＳＧは順に積層された第１選択ゲート誘電膜及び第１選択ゲート電極１３７ｇを含む。第１選択ゲート電極１３７ｇは順に積層された第１サブ−ゲート１１０ｇ、第２サブ−ゲート１２０ｇ及び第３サブ−ゲート１２５ｇを含む。また、第１選択ゲートパターンＧＳＧは第３サブ−ゲート１２５ｇの上に配置された第１選択マスクパターンをさらに含む。第３サブ−ゲート１２５ｇはセルゲートパターンＣＧの制御金属パターンと同一な金属を含む。第３サブ−ゲート１２５ｇの幅は第１選択マスクパターン及び第２サブ−ゲート１２０ａの幅より小さい。これにしたがって、第３サブ−ゲート１２５ｇの両側に第１選択アンダーカット領域が定義される。一対の第１選択酸化防止スペーサ１３５ｇが第３サブ−ゲート１２５ｇの両側壁の上に配置される。一対の第１選択酸化防止スペーサ１３５ｇは第１選択アンダーカット領域内に限定的に配置される。第１及び第２サブ−ゲート１１０ｇ、１２０ｇの間に第１選択層間パターンが介在される。この場合に、第２サブ−ゲート１２０ｇは第１選択層間パターンを貫通する第１選択開口部を経由して第１サブ−ゲート１１０ｇに接続される。
【０２１２】
これと同様に、第２選択ゲートパターンＳＳＧも順に積層された第２選択ゲート誘電膜、第２選択ゲート電極１３７ｓ及び第２選択マスクパターンを含む。第２選択ゲートパターン１３７ｓは順に積層された第１サブ−ゲート１１０ｓ、第２サブ−ゲート１２０ｓ及び第３サブ−ゲート１２５ｓを含む。第２選択ゲートパターンＳＳＧの第３サブ−ゲート１２５ｓは制御金属パターンと同一な金属を含む。第２選択ゲートパターンＳＳＧの第３サブ−ゲート１２５ｓ両側に第２選択アンダーカット領域が定義され、第２選択酸化防止スペーサ１３５ｓが第２選択ゲートパターンＳＳＧの第３サブ−ゲート１２５ｓ両側壁の上に配置される。第２選択酸化防止スペーサ１３５ｓは第２選択アンダーカット領域内に限定的に配置される。第２選択ゲートパターンＳＳＧの第１、第２及び第３サブ−ゲート１１０ｓ、１２０ｓ、１２５ｓも互に電気的に接続される。
【０２１３】
第１及び第２選択ゲートパターンＧＳＧ、ＳＳＧの第１サブ−ゲート１１０ｇ、１１０ｓはセルゲートパターンＣＧの電荷格納層と同一の半導体材料を含む。第２サブ−ゲート１２０ｇ、１２０ｓはセルゲートパターンＣＧの制御ベースゲートと同一の材料を含み、第３サブ−ゲート１２５ｇ、１２５ｓはセルゲートパターンＣＧの制御金属パターンと同一な金属を含む。第１及び第２選択マスクパターンはセルゲートパターンＣＧの第１ゲートマスクパターンと同一の材料で形成される。
【０２１４】
周辺領域６０内に図１に開示された周辺ゲートパターンＰＧを含む周辺トランジスターが配置され得る。選択ゲートパターンＧＳＧ、ＳＳＧ及びセルゲートパターンＣＧの約側壁の上に第１ゲートスペーサが配置される。この時、セルゲートパターンＣＧの間にゲートスペーサによって覆われた空隙１５７が生成されることもあり得る。しかし、本発明はこれに限定されない。空隙１５７が生成されないこともあり得る。
【０２１５】
第１層間誘電膜１５５が基板１００の全面上に配置される。共通ソースライン１６０が第１層間誘電膜１５５を貫通して共通ソースＣＳＲに電気的に接続される。第１層間誘電膜１５５及び共通ソースライン１６０の上に第２層間誘電膜１６２が配置される。第１コンタクトプラグ１６５がセル領域５０内の第２及び第１層間誘電膜１６２、１５５を連続的に貫通して共通ドレーンＣＤＲに電気的に接続される。第２コンタクトプラグ１６６が周辺領域６０内の第２及び第１層間誘電膜１６２、１５５を連続的に貫通して周辺ソース／ドレーン１４８に電気的に接続される。ビットライン１８０がセル領域５０内の第２層間誘電膜１６２の上に配置されて第１コンタクトプラグ１６５と電気的に接続される。配線１８１が周辺領域６０内の第２層間誘電膜１６２の上に配置されて第２コンタクトプラグ１６６の上に電気的に接続される。
【０２１６】
図２２で、セルゲートパターンＣＧ及び周辺ゲートパターンＰＧは図１のセルゲートパターンＣＧ及び周辺ゲートパターンＰＧを図示した。しかし、本発明はこれに限定されない。図２２のセルゲートパターンＣＧ及び周辺ゲートパターンＰＧは図２乃至図５、図９乃至図１２、図１７Ａ又は図１８ＡのセルゲートパターンＣＧ及び周辺ゲートパターンＰＧの中でいずれか１つで代替され得る。この場合に、選択ゲートパターンＧＳＧ、ＳＳＧは周辺ゲートパターンＰＧと同様な形態を有する。
【０２１７】
図２３は本発明の第５実施形態による不揮発性記憶素子の変形例を示す断面図である。
【０２１８】
図２３を参照すれば、本変形形態による不揮発性記憶素子の周辺ゲートパターンＰＧは図２０に開示された周辺ゲート電極１３８ｋを含む周辺ゲートパターンＰＧと同一な形態である。この場合に、第１選択ゲート電極１３７ｇ’の第３サブ−ゲート１２５ｇ’は第２サブ−ゲート１２０ｇ及び第１選択層間パターンを連続的に貫通する第１選択開口部を満たす。したがって、第１選択ゲート電極１３７ｇ’の第３サブ−ゲート１２５ｇ’は第１選択ゲート電極１３７ｇ’の第１サブゲート１１０ｇに直接接触する。
【０２１９】
これと同様に、第２選択ゲート電極１３７ｓ’の第３サブ−ゲート１２５ｓ’は第２サブゲート１２０ｓ及び第２選択層間パターンを連続的に貫通する第２選択開口部を満たす。したがって、第２選択ゲート電極１３７ｓ’の第３サブ−ゲート１２５ｓ’は第２選択ゲート電極１３７ｓ’の第１サブゲート１１０ｓに直接接触する。
【０２２０】
上述された実施形態で開示された不揮発性記憶素子は、多様な形態の半導体パッケージに具現され得る。例えば、本発明の複数の実施形態のいずれかによる不揮発性記憶素子は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、 Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式によりパッケージングされ得る。
【０２２１】
本発明の複数の実施形態のいずれかによる不揮発性記憶素子が実装されたパッケージは不揮発性記憶素子を制御するコントローラ及び／又は論理素子等をさらに含むことも得る。
【０２２２】
図２４は本発明の複数の実施形態のいずれかによる不揮発性記憶素子を含む電子システムの一例を示したブロック図である。
【０２２３】
図２４を参照すれば、本発明の第１実施形態による電子システム１１００はコントローラ１１１０、入出力装置１１２０、記憶装置１１３０、インターフェイス１１４０及びバス１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互に結合される。バス１１５０はデータが移動される通路に該当する。
【０２２４】
コントローラ１１１０はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと同様な機能を遂行できる論理素子の中で少なくとも１つを含む。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納できる。記憶装置１１３０は上述された実施形態に開示された不揮発性記憶素子の中で少なくとも１つを含む。また、記憶装置１１３０は他の形態の半導体記憶素子（例えば、相変化記憶素子、磁気記憶素子、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに含む。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を果たす。インターフェイス１１４０は有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに含むこともあり得る。
【０２２５】
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全て電子製品に適用され得る。
【０２２６】
図２５は本発明の複数の実施形態のいずれかによる不揮発性記憶素子を含むメモリカードの一例を示したブロック図である。
【０２２７】
図２５を参照すれば、本発明の第１実施形態によるメモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は上述された実施形態による不揮発性記憶素子の中で少なくとも１つを含む。また、記憶装置１２１０は半導体記憶素子（例えば、相変化記憶素子、磁気記憶素子、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに含む。メモリカード１２００はホストと記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【０２２８】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット１２２２を含む。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに含む。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接触させ得る。さらに、メモリコントローラ１２２０はエラー訂正ブロック１２２４（Ｅｃｃ）をさらに含む。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード１２００はホストとのインターフェイシングのためのコードデータを格納するＲＯＭ装置をさらに含むこともあり得る。メモリカード１２００は携帯用データ格納カードとして使用され得る。これと異なりに、メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）でも具現され得る。
【０２２９】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形しなくとも、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態には全ての面で例示的なことであり、限定的ではないにこととして理解しなければならない。
【符号の説明】
【０２３０】
５０ ・・・セル領域、
６０ ・・・周辺領域、
１００ ・・・半導体基板（基板）、
１０５ ・・・トンネル誘電膜、
１１０ａ ・・・電荷格納層（電荷格納領域）、
１１５ａ ・・・ブロッキング誘電膜、
１２０ａ ・・・制御ベースゲート、
１２５ａｎ ・・・制御金属ゲート、
１２５ａ ・・・制御金属パターン、
１３０ ・・・第１ゲートマスクパターン、
１３１ ・・・第２ゲートマスクパターン、
１３５ａ ・・・第１酸化防止スペーサ（酸化防止スペーサ）、
１３５ｂ ・・・第２酸化防止スペーサ（酸化防止スペーサ）、
１３７ ・・・制御ゲート電極、
ＡＣＴ１ ・・・第１活性部、
ＡＣＴ２ ・・・第２活性部、
ＣＧ ・・・ゲートパターン、
ＵＣ１ ・・・第１アンダーカット領域、
ＵＣ２ ・・・第２アンダーカット領域。
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、
前記制御ゲート電極及び前記基板の間に形成される電荷格納領域と、
前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、
前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁の上の酸化防止スペーサと、
を備え、
前記制御金属ゲートの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする不揮発性記憶素子。
【請求項２】
前記制御金属ゲートの幅及び前記制御金属ゲートの第１側壁及び第２側壁に形成される前記酸化防止スペーサの幅の合計は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記制御金属ゲートの幅及び前記制御金属ゲートの第１側壁及び第２側壁に形成される前記酸化防止スペーサの幅の合計は、前記制御ゲートマスクパターンの幅と同一であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
前記酸化防止スペーサの幅は、前記制御金属ゲートの最も狭い部分の幅の１／２より小さいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項５】
前記制御ベースゲート及び前記制御金属ゲートの間に形成される下部バリアーパターンをさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項６】
前記下部バリアーパターンの厚さは、前記制御金属ゲートの厚さの１／２より小さいことを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項７】
前記下部バリアーパターンの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項８】
前記制御金属ゲート及び前記制御ゲートマスクパターンの間に形成される上部バリアーパターンをさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項９】
前記上部バリアーパターンの厚さは、前記制御金属ゲートの厚さの１／２より小さいことを特徴とする請求項８に記載の不揮発性記憶素子。
【請求項１０】
前記上部バリアーパターンの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項８に記載の不揮発性記憶素子。
【請求項１１】
前記制御ベースゲートの上部の幅は、前記制御ベースゲートの下部の幅より小さいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１２】
前記酸化防止スペーサは、前記制御ベースゲートの前記上部の側壁及び上部面を覆うことを特徴とする請求項１１に記載の不揮発性記憶素子。
【請求項１３】
前記制御ゲート電極の上に形成される絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１４】
前記不揮発性記憶素子のメモリセル領域は、複数の制御ゲート電極を備え、
隣接する複数の制御ゲート電極の間の絶縁膜内に空隙が存在することを特徴とする請求項１３に記載の不揮発性記憶素子。
【請求項１５】
前記電荷格納領域は、前記基板の上に形成されるトンネル誘電膜、前記トンネル誘電膜の上に形成されるフローティングゲート、及び前記フローティングゲートの上のブロッキング膜を備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１６】
前記フローティングゲート及びブロッキング膜は、パターニングされて前記制御ベースゲートの側壁に整列された側壁を有することを特徴とする請求項１５に記載の不揮発性記憶素子。
【請求項１７】
前記フローティングゲートの側壁の上の酸化膜をさらに備えることを特徴とする請求項１５に記載の不揮発性記憶素子。
【請求項１８】
前記電荷格納領域は、前記基板の上に形成されるトンネル誘電膜、前記トンネル誘電膜の上に形成される誘電電荷格納膜、及び前記誘電電荷格納膜の上に形成されるブロッキング膜を備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１９】
前記電荷格納領域は、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）タイプの構造を有することを特徴とする請求項１８に記載の不揮発性記憶素子。
【請求項２０】
前記誘電電荷格納膜及びブロッキング膜は、パターニングされて前記制御ベースゲートの側壁に整列された側壁を有することを特徴とする請求項１８に記載の不揮発性記憶素子。
【請求項２１】
前記制御ベースゲートの側壁の上に形成される酸化膜をさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２２】
前記不揮発性記憶素子は、記憶セル領域を備え、前記制御ゲート電極及び制御ゲートマスクパターンは、前記記憶セル領域内に位置し、前記不揮発性記憶素子は、周辺領域をさらに備え、
前記周辺領域は、
前記周辺領域内の前記基板の上に形成され、周辺ベースゲート及び前記周辺ベースゲートの上に形成される周辺金属ゲートを有する周辺ゲート電極と、
前記周辺ゲート電極の上に形成され、前記周辺金属ゲートの幅より大きい幅を有する周辺ゲートマスクパターンと、
前記周辺ゲートマスクパターンの下及び前記周辺金属ゲートの側壁に形成される酸化防止スペーサと、
を備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２３】
前記周辺ベースゲートは、前記制御ベースゲートと同一の材料であり、
前記周辺金属ゲートは前記制御金属ゲートと同一の材料であり、
前記周辺金属ゲートの側壁の上の酸化防止スペーサは前記制御金属ゲートの側壁の上の前記酸化防止スペーサと同一の材料であることを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２４】
前記周辺金属ゲートの側壁の上の酸化防止スペーサの厚さは、前記制御金属ゲートの側壁の上の酸化防止スペーサの厚さより大きいことを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２５】
前記制御ベースゲート及び周辺ベースゲートの中で少なくとも１つは、下部及び上部を含み、前記上部は前記下部の幅より小さい幅を有することを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２６】
前記周辺ゲート電極は、
前記周辺ベースゲート及び前記基板の間の周辺底ゲートと、
前記周辺底ゲート及び前記基板の間の周辺ゲート誘電膜と、
前記周辺ベースゲート及び周辺底ゲートの間の層間誘電パターンと、
をさらに備え、
前記周辺金属ゲートは、前記周辺ベースゲート及び層間誘電パターン内の開口部を通じて前記周辺底ゲートに直接接触することを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２７】
前記酸化防止スペーサは、窒化物を含むことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２８】
前記酸化防止スペーサは、絶縁性窒化物を含むことを特徴とする請求項２７に記載の不揮発性記憶素子。
【請求項２９】
前記酸化防止スペーサは、シリコン窒化物及びシリコン酸化窒化物の中で選択された材料を含むことを特徴とする請求項２８に記載の不揮発性記憶素子。
【請求項３０】
前記酸化防止スペーサは、導電性窒化物を含むことを特徴とする請求項２７に記載の不揮発性記憶素子。
【請求項３１】
前記酸化防止スペーサは、金属窒化物、窒化チタンＴｉＮ、窒化タンタルＴａＮ及び窒化タングステンＷＮの中で選択された材料を含むことを特徴とする請求項３０に記載の不揮発性記憶素子。
【請求項３２】
前記酸化防止スペーサの高さは、前記制御金属ゲートの高さと同一であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３３】
基板と、
前記基板の上に配置され金属を含む制御ゲート電極と、
前記制御ゲート電極及び基板の間に形成される電荷格納領域と、
前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、
前記制御ゲートマスクパターン及び前記電荷格納領域の間に形成された前記制御ゲート電極の側壁の上の酸化防止スペーサと、
を備え、
前記制御ゲート電極の幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする不揮発性記憶素子。
【請求項３４】
基板と、
前記基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、
前記制御ゲート電極及び前記基板の間に形成される電荷格納領域と、
前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、
前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁の上の酸化防止スペーサと、
を備え、
前記制御金属ゲートの幅は、前記制御ベースゲートの幅より小さいことを特徴とする不揮発性記憶素子。
【請求項３５】
基板の上に電荷格納膜を提供する段階と、
前記電荷格納膜の上に制御ベースゲート膜を提供する段階と、
前記制御ベースゲート膜の上に制御金属ゲート膜を提供する段階と、
前記制御金属ゲート膜の上に制御ゲートマスクパターンを提供する段階と、
前記制御ゲートマスクパターンをエッチングマスクとして使用して、前記制御金属ゲート膜及び制御ベースゲート膜をエッチングして第１制御金属ゲートパターン及び金属ベースゲートパターンを形成する段階と、
前記第２制御金属ゲートパターンの幅を前記制御ゲートマスクパターンの幅より小さ区なるように、前記第１制御金属ゲートパターンの側壁をエッチングして第２制御金属ゲートパターンを形成する段階と、
前記制御ゲートマスクパターン及び制御ベースゲートパターンの間に位置された前記第２制御金属ゲートパターンの側壁の上に酸化防止スペーサを提供する段階と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項３６】
基板の上に電荷格納領域を提供する段階と、
電荷格納領域の上に金属を含む制御ゲート電極膜を提供する段階と、
前記制御ゲート電極膜の上に制御ゲートマスクパターンを提供する段階と、
前記制御ゲートマスクパターンをエッチングマスクとして使用して、前記制御ゲート電極膜をエッチングして第１制御ゲート電極パターンを形成する段階と、
前記第２制御ゲート電極パターンの幅を前記制御ゲートマスクパターンの幅より小さくなるように、前記第１制御ゲート電極パターンの側壁をエッチングして第２制御ゲート電極パターンを形成する段階と、
前記電荷格納領域及び前記制御ゲートマスクパターンの間に位置された前記第２制御ゲート電極パターンの側壁の上に酸化防止スペーサを提供する段階と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項１】
基板と、
前記基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、
前記制御ゲート電極及び前記基板の間に形成される電荷格納領域と、
前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、
前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁の上の酸化防止スペーサと、
を備え、
前記制御金属ゲートの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする不揮発性記憶素子。
【請求項２】
前記制御金属ゲートの幅及び前記制御金属ゲートの第１側壁及び第２側壁に形成される前記酸化防止スペーサの幅の合計は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
前記制御金属ゲートの幅及び前記制御金属ゲートの第１側壁及び第２側壁に形成される前記酸化防止スペーサの幅の合計は、前記制御ゲートマスクパターンの幅と同一であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
前記酸化防止スペーサの幅は、前記制御金属ゲートの最も狭い部分の幅の１／２より小さいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項５】
前記制御ベースゲート及び前記制御金属ゲートの間に形成される下部バリアーパターンをさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項６】
前記下部バリアーパターンの厚さは、前記制御金属ゲートの厚さの１／２より小さいことを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項７】
前記下部バリアーパターンの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項８】
前記制御金属ゲート及び前記制御ゲートマスクパターンの間に形成される上部バリアーパターンをさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項９】
前記上部バリアーパターンの厚さは、前記制御金属ゲートの厚さの１／２より小さいことを特徴とする請求項８に記載の不揮発性記憶素子。
【請求項１０】
前記上部バリアーパターンの幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする請求項８に記載の不揮発性記憶素子。
【請求項１１】
前記制御ベースゲートの上部の幅は、前記制御ベースゲートの下部の幅より小さいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１２】
前記酸化防止スペーサは、前記制御ベースゲートの前記上部の側壁及び上部面を覆うことを特徴とする請求項１１に記載の不揮発性記憶素子。
【請求項１３】
前記制御ゲート電極の上に形成される絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１４】
前記不揮発性記憶素子のメモリセル領域は、複数の制御ゲート電極を備え、
隣接する複数の制御ゲート電極の間の絶縁膜内に空隙が存在することを特徴とする請求項１３に記載の不揮発性記憶素子。
【請求項１５】
前記電荷格納領域は、前記基板の上に形成されるトンネル誘電膜、前記トンネル誘電膜の上に形成されるフローティングゲート、及び前記フローティングゲートの上のブロッキング膜を備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１６】
前記フローティングゲート及びブロッキング膜は、パターニングされて前記制御ベースゲートの側壁に整列された側壁を有することを特徴とする請求項１５に記載の不揮発性記憶素子。
【請求項１７】
前記フローティングゲートの側壁の上の酸化膜をさらに備えることを特徴とする請求項１５に記載の不揮発性記憶素子。
【請求項１８】
前記電荷格納領域は、前記基板の上に形成されるトンネル誘電膜、前記トンネル誘電膜の上に形成される誘電電荷格納膜、及び前記誘電電荷格納膜の上に形成されるブロッキング膜を備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１９】
前記電荷格納領域は、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）タイプの構造を有することを特徴とする請求項１８に記載の不揮発性記憶素子。
【請求項２０】
前記誘電電荷格納膜及びブロッキング膜は、パターニングされて前記制御ベースゲートの側壁に整列された側壁を有することを特徴とする請求項１８に記載の不揮発性記憶素子。
【請求項２１】
前記制御ベースゲートの側壁の上に形成される酸化膜をさらに備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２２】
前記不揮発性記憶素子は、記憶セル領域を備え、前記制御ゲート電極及び制御ゲートマスクパターンは、前記記憶セル領域内に位置し、前記不揮発性記憶素子は、周辺領域をさらに備え、
前記周辺領域は、
前記周辺領域内の前記基板の上に形成され、周辺ベースゲート及び前記周辺ベースゲートの上に形成される周辺金属ゲートを有する周辺ゲート電極と、
前記周辺ゲート電極の上に形成され、前記周辺金属ゲートの幅より大きい幅を有する周辺ゲートマスクパターンと、
前記周辺ゲートマスクパターンの下及び前記周辺金属ゲートの側壁に形成される酸化防止スペーサと、
を備えることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２３】
前記周辺ベースゲートは、前記制御ベースゲートと同一の材料であり、
前記周辺金属ゲートは前記制御金属ゲートと同一の材料であり、
前記周辺金属ゲートの側壁の上の酸化防止スペーサは前記制御金属ゲートの側壁の上の前記酸化防止スペーサと同一の材料であることを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２４】
前記周辺金属ゲートの側壁の上の酸化防止スペーサの厚さは、前記制御金属ゲートの側壁の上の酸化防止スペーサの厚さより大きいことを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２５】
前記制御ベースゲート及び周辺ベースゲートの中で少なくとも１つは、下部及び上部を含み、前記上部は前記下部の幅より小さい幅を有することを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２６】
前記周辺ゲート電極は、
前記周辺ベースゲート及び前記基板の間の周辺底ゲートと、
前記周辺底ゲート及び前記基板の間の周辺ゲート誘電膜と、
前記周辺ベースゲート及び周辺底ゲートの間の層間誘電パターンと、
をさらに備え、
前記周辺金属ゲートは、前記周辺ベースゲート及び層間誘電パターン内の開口部を通じて前記周辺底ゲートに直接接触することを特徴とする請求項２２に記載の不揮発性記憶素子。
【請求項２７】
前記酸化防止スペーサは、窒化物を含むことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項２８】
前記酸化防止スペーサは、絶縁性窒化物を含むことを特徴とする請求項２７に記載の不揮発性記憶素子。
【請求項２９】
前記酸化防止スペーサは、シリコン窒化物及びシリコン酸化窒化物の中で選択された材料を含むことを特徴とする請求項２８に記載の不揮発性記憶素子。
【請求項３０】
前記酸化防止スペーサは、導電性窒化物を含むことを特徴とする請求項２７に記載の不揮発性記憶素子。
【請求項３１】
前記酸化防止スペーサは、金属窒化物、窒化チタンＴｉＮ、窒化タンタルＴａＮ及び窒化タングステンＷＮの中で選択された材料を含むことを特徴とする請求項３０に記載の不揮発性記憶素子。
【請求項３２】
前記酸化防止スペーサの高さは、前記制御金属ゲートの高さと同一であることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３３】
基板と、
前記基板の上に配置され金属を含む制御ゲート電極と、
前記制御ゲート電極及び基板の間に形成される電荷格納領域と、
前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、
前記制御ゲートマスクパターン及び前記電荷格納領域の間に形成された前記制御ゲート電極の側壁の上の酸化防止スペーサと、
を備え、
前記制御ゲート電極の幅は、前記制御ゲートマスクパターンの幅より小さいことを特徴とする不揮発性記憶素子。
【請求項３４】
基板と、
前記基板の上に形成され、制御ベースゲート及び前記制御ベースゲートの上に形成される制御金属ゲートを有する制御ゲート電極と、
前記制御ゲート電極及び前記基板の間に形成される電荷格納領域と、
前記制御ゲート電極の上に形成される制御ゲートマスクパターンと、
前記制御ゲートマスクパターン及び前記制御ベースゲートの間に形成された前記制御金属ゲートの側壁の上の酸化防止スペーサと、
を備え、
前記制御金属ゲートの幅は、前記制御ベースゲートの幅より小さいことを特徴とする不揮発性記憶素子。
【請求項３５】
基板の上に電荷格納膜を提供する段階と、
前記電荷格納膜の上に制御ベースゲート膜を提供する段階と、
前記制御ベースゲート膜の上に制御金属ゲート膜を提供する段階と、
前記制御金属ゲート膜の上に制御ゲートマスクパターンを提供する段階と、
前記制御ゲートマスクパターンをエッチングマスクとして使用して、前記制御金属ゲート膜及び制御ベースゲート膜をエッチングして第１制御金属ゲートパターン及び金属ベースゲートパターンを形成する段階と、
前記第２制御金属ゲートパターンの幅を前記制御ゲートマスクパターンの幅より小さ区なるように、前記第１制御金属ゲートパターンの側壁をエッチングして第２制御金属ゲートパターンを形成する段階と、
前記制御ゲートマスクパターン及び制御ベースゲートパターンの間に位置された前記第２制御金属ゲートパターンの側壁の上に酸化防止スペーサを提供する段階と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項３６】
基板の上に電荷格納領域を提供する段階と、
電荷格納領域の上に金属を含む制御ゲート電極膜を提供する段階と、
前記制御ゲート電極膜の上に制御ゲートマスクパターンを提供する段階と、
前記制御ゲートマスクパターンをエッチングマスクとして使用して、前記制御ゲート電極膜をエッチングして第１制御ゲート電極パターンを形成する段階と、
前記第２制御ゲート電極パターンの幅を前記制御ゲートマスクパターンの幅より小さくなるように、前記第１制御ゲート電極パターンの側壁をエッチングして第２制御ゲート電極パターンを形成する段階と、
前記電荷格納領域及び前記制御ゲートマスクパターンの間に位置された前記第２制御ゲート電極パターンの側壁の上に酸化防止スペーサを提供する段階と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−１２９５２２（Ｐ２０１２−１２９５２２Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１１−２６６８３０（Ｐ２０１１−２６６８３０）
【出願日】平成２３年１２月６日（２０１１．１２．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２３年１２月６日（２０１１．１２．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]