半導体記憶装置及びその製造方法
【課題】メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。
【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、データを記憶可能な複数のメモリセルを備えるメモリセルアレイ領域と、メモリセルアレイを制御する周辺回路領域とを備えている。ワード線方向に隣接するメモリセル間には、素子分離部としてＳＴＩ（Shallow Trench Isolation）が設けられている。ＳＴＩは、周辺回路領域において、隣接する素子（例えば、トランジスタ）間や隣接するウェル間にも設けられている。
【０００３】
ＳＴＩのトレンチは、トンネル絶縁膜の材料およびフローティングゲートの材料を半導体基板上に堆積した後、フローティングゲートの材料、トンネル絶縁膜の材料および半導体基板を連続してエッチングすることにより形成される。ＳＴＩのトレンチの平面レイアウトには、メモリセルアレイ領域における微細なパターン(数１０ｎｍ)と、周辺回路領域における比較的大きなパターン(数１００ｎｍ〜数μｍ)とがあり、これらは同時に形成される。このため、メモリセルアレイと周辺回路領域との粗密形状差によって、メモリセルアレイと周辺回路領域とにおいてＳＴＩの深さに差が生じやすい。
【０００４】
さらに、ＮＡＮＤ型フラッシュメモリでは、書き込みのために２０Ｖ近くの高電圧を用いる。このような高電圧の生成および転送を行うトランジスタおよびキャパシタは、高耐圧を有する必要がある。トランジスタおよびキャパシタを高耐圧型にするためには、ゲート絶縁膜をメモリセルのトンネル絶縁膜よりも厚く形成する必要がある。ＳＴＩのトレンチ加工では、ゲート絶縁膜およびトンネル絶縁膜の厚みの違いによっても、メモリセルアレイ領域と周辺回路領域とにおいてＳＴＩのトレンチの深さに差が生じやすい。この場合、ＳＴＩの密度の低い周辺回路領域では、ＳＴＩのトレンチの深さがメモリセルアレイ領域のＳＴＩのトレンチの深さよりも深くなる。そのがめ、周辺回路領域のトレンチの側面と底面との境界部にマイクロトレンチ形状が形成される場合がある。
【０００５】
マイクロトレンチ形状は、トレンチの側面と底面との境界部に形成されたエッチングによる窪み（または抉れ）である。マイクロトレンチ形状は、その後に堆積するシリコン酸化膜の被覆性を悪化させるだけでなく、シリコン酸化膜によって生じる応力が集中する原因となる。周辺回路領域のＳＴＩには、メモリセルアレイ領域のＳＴＩよりも多くのシリコン酸化膜が用いられる。従って、周辺回路領域のＳＴＩに印加される応力は、メモリセルアレイ領域のＳＴＩに印加される応力よりも大きい。このため、周辺回路領域では、その後の熱工程において欠陥が生じる可能性が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２９４７５９号公報
【特許文献２】特開２００６−０８０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリセルアレイ領域および周辺回路領域の素子分離部の深さを調節しつつ、周辺回路領域の素子分離部に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従った半導体記憶装置の構成を示す図。
【図２】ビット線ＢＬの延伸方向に沿ったメモリの断面図。
【図３】ワード線ＷＬの延伸方向に沿ったメモリおよび周辺回路領域の断面図。
【図４】第１の実施形態によるメモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【図６】図５に続く、メモリの製造方法を示す断面図。
【図７】図６に続く、メモリの製造方法を示す断面図。
【図８】第２の実施形態によるワード線ＷＬの延伸方向に沿ったメモリおよび周辺回路領域の断面図。
【図９】第２の実施形態によるメモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１２】
メモリセルアレイ１は、複数のブロックＢＬＫを備え、各ブロックＢＬＫは、複数のメモリセルユニット（以下、単にセルユニットとも言う）ＣＵを備える。ブロックＢＬＫは、データの消去単位である。セルユニットＣＵは、直列に接続された複数のメモリセルＭＣを備える。セルユニットＣＵの両端のメモリセルＭＣは、選択トランジスタＳＴに接続されている。一端のメモリセルＭＣは、選択トランジスタＳＴを介してビット線ＢＬに接続されており、他端のメモリセルＭＣは、選択トランジスタＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１３】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワード線ドライバＷＬＤにより駆動される。
【００１４】
各ビット線ＢＬは、選択トランジスタＳＴを介してセルユニットＣＵに接続されている。また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位であるページを構成する。
【００１５】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、セルユニットＣＵがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、選択メモリセルＭＣ以外のメモリセルＭＣをオン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセルＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセルＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
【００１６】
図２は、ビット線ＢＬの延伸方向に沿ったメモリの断面図である。メモリセルＭＣおよび選択トランジスタＳＴは、半導体基板１０上に形成されている。破線枠で示すセルユニットＣＵは、例えば拡散層４０によって直列に接続された複数のメモリセルＭＣを備える。
【００１７】
ビット線ＢＬは、ドレイン側の選択トランジスタＳＴの一方の拡散層４０ａにビット線コンタクトＢＬＣを介して接続されている。セルソースＣＥＬＳＲＣは、ソース側の選択トランジスタＳＴの一方の拡散層４０ｂにソース線コンタクトＳＬＣを介して接続されている。
【００１８】
ワード線ＷＬとして機能するコントロールゲートＣＧおよびセルソースＣＥＬＳＲＣは、ビット線ＢＬと直交する方向（図２の紙面に対して垂直方向（ロウ方向））に延伸している。
【００１９】
ビット線ＢＬの延伸方向（カラム方向）に隣接する複数のセルユニットＣＵは、ビット線コンタクトＢＬＣまたはソース線コンタクトＳＬＣのいずれかを共有している。
【００２０】
図３（Ａ）〜図３（Ｃ）は、ワード線ＷＬの延伸方向に沿ったメモリセルアレイ領域および周辺回路領域の断面図である。図３（Ａ）がメモリセルＭＣの断面図を示し、図３（Ｂ）が周辺回路領域の低耐圧トランジスタＴＬＶの断面図を示し、さらに、図３（Ｃ）が周辺回路領域の高耐圧トランジスタＴＨＶの断面図を示す。
【００２１】
図３（Ａ）に示すように、ワード線ＷＬの延伸方向（ロウ方向）に隣接するメモリセルＭＣは、素子分離部ＳＴＩによって分離されている。素子分離部ＳＴＩは、ロウ方向に隣接するアクティブエリアＡＡ間に設けられている。アクティブエリアＡＡは、素子分離部ＳＴＩとともにカラム方向に延伸しており、その表面上にメモリセルＭＣが形成される。
【００２２】
各メモリセルＭＣは、拡散層４０と、トンネル絶縁膜２０ａと、フローティングゲートＦＧと、ゲート絶縁膜３０と、コントロールゲートＣＧ（ワード線ＷＬ）とを備えている。拡散層４０は、図２に示すように半導体基板１０のアクティブエリアＡＡの表面に形成されている。トンネル絶縁膜２０ａは、半導体基板１０のアクティブエリアＡＡ上に設けられている。フローティングゲートＦＧは、トンネル絶縁膜２０ａ上に設けられており、ロウ方向およびカラム方向において各メモリセルＭＣごとに分離されている。ゲート絶縁膜（ＩＰＤ（Inter-Polysilicon Dielectric））３０は、フローティングゲートＦＧの上面および側面に形成さており、フローティングゲートＦＧとコントロールゲートＣＧとの間を分離している。コントロールゲートＣＧは、ゲート絶縁膜３０を介して、フローティングゲートＦＧの上方および側方に設けられている。コントロールゲートＣＧは、ロウ方向に延伸しており、同一ページに含まれる複数のメモリセルＭＣに共有されている。また、コントロールゲートＣＧは、ワード線ＷＬとしての機能も有する。コントロールゲートＣＧ上には、層間絶縁膜ＩＬＤが設けられている。
【００２３】
図３（Ｂ）および図３（Ｃ）に示すように、周辺回路領域の低耐圧トランジスタＴＬＶおよび高耐圧トランジスタＴＨＶは、ともにアクティブエリアＡＡ上に形成されている。隣接するアクティブエリアＡＡは、素子分離部ＳＴＩによって分離されている。
【００２４】
低耐圧トランジスタＴＬＶは、ゲート絶縁膜２０ｂと、ゲート電極Ｇとを備えている。ゲート絶縁膜２０ａは、アクティブエリアＡＡ上に設けられている。ゲート電極Ｇは、ゲート絶縁膜２０ａ上に設けられている。絶縁膜３０は、フローティングゲートの材料上において一部除去されている。これにより、フローティングゲートとコントロールゲートとは、電気的に接続されており、一体としてゲート電極Ｇを構成する。
【００２５】
低耐圧トランジスタＴＬＶと高耐圧トランジスタＴＨＶとは、ゲート絶縁膜の厚みにおいて相違する。高耐圧トランジスタＴＨＶのゲート絶縁膜２０ｃは、低耐圧トランジスタＴＬＶのゲート絶縁膜２０ｂよりも厚く形成されている。高耐圧トランジスタＴＨＶのその他の構成は、低耐圧トランジスタＴＬＶの構成と同様でよい。
【００２６】
図３（Ａ）から図３（Ｃ）に示すように、アクティブエリアＡＡ間には素子分離部ＳＴＩが設けられている。素子分離部ＳＴＩのトレンチ内には、絶縁膜（例えば、シリコン酸化膜）が充填されている。素子分離部ＳＴＩ内の絶縁膜は、ＣＶＤ法および／または塗布によりトレンチ内に充填される。
【００２７】
図３（Ａ）に示すようにメモリセルアレイの領域では、素子分離部ＳＴＩのトレンチの内側面には、側壁膜（スペーサ）が設けられていない。即ち、メモリセルアレイにおけるアクティブエリアＡＡの側面には、側壁膜が設けられていない。
【００２８】
一方、図３（Ｂ）および図３（Ｂ）に示すように周辺回路領域の素子分離部ＳＴＩのトレンチの内側面には、側壁膜（スペーサ）１００が設けられている。即ち、周辺回路領域におけるアクティブエリアＡＡの側面には、側壁膜１００が設けられている。
【００２９】
メモリセルアレイ領域における素子分離部ＳＴＩの幅（アクティブエリアＡＡ間の幅）は、非常に微細化されており、周辺回路領域の素子分離部ＳＴＩの幅（アクティブエリアＡＡ間の幅）に比べて狭い。従って、メモリセルアレイ領域における素子分離部ＳＴＩ（アクティブエリアＡＡ）の平面レイアウトの密度は、周辺回路領域における素子分離部ＳＴＩ（アクティブエリアＡＡ）のそれと比べて高い。
【００３０】
このように、メモリセルアレイ領域と周辺回路領域とにおいて、素子分離部ＳＴＩおよびアクティブエリアＡＡの密度が相違すると、メモリセルアレイ領域および／または周辺回路領域において、平面レイアウトの粗密差に起因する形状差、あるいは、マイクロトレンチ構造が生じる。例えば、素子分離部ＳＴＩ（アクティブエリアＡＡ）の密度が低い周辺回路領域では、メモリセルアレイ領域よりも素子分離部ＳＴＩの深さが深くなり、マイクロトレンチ１１０がアクティブエリアＡＡと素子分離部ＳＴＩとの境界部に形成される場合がある。マイクロトレンチ１１０は、アクティブエリアＡＡの側面の下方（素子分離部ＳＴＩの端部）に形成された微細なトレンチである。素子分離部ＳＴＩを埋め込むＣＶＤ膜および／または有機塗布膜がマイクロトレンチ１１０を含むＳＴＩ全体に充填されると、そのＣＶＤ膜または有機塗布膜の応力がマイクロトレンチ１１０に印加される。これは、アクティブエリアＡＡまたは素子分離部ＳＴＩの欠陥に繋がり、メモリ全体の信頼性を損ねる可能性がある。
【００３１】
これに対し、本実施形態では、ＣＶＤ膜または有機塗布膜が素子分離部ＳＴＩのトレンチを充填する前に、側壁膜１００がアクティブエリアＡＡの側面を被覆し、かつ、マイクロトレンチ１１０を充填している。これにより、素子分離部ＳＴＩのトレンチがＣＶＤ膜または有機塗布膜により充填される前に、マイクロトレンチ１１０が側壁膜１００によって充填されるので、ＣＶＤ膜または有機塗布膜による応力がマイクロトレンチ１１０に直接印加されない。また、周辺回路領域において、各素子分離部ＳＴＩに充填されるＣＶＤ膜または有機塗布膜の量（体積）が少なくなり、周辺回路領域の素子分離部ＳＴＩに印加される応力が低減する。その結果、周辺回路領域におけるアクティブエリアＡＡまたは素子分離部ＳＴＩの欠陥を抑制し、メモリ全体の信頼性の向上に繋がる。
【００３２】
図４から図７は、第１の実施形態によるメモリの製造方法を示す断面図である。図４から図７の（Ａ）は、図３（Ａ）に示すメモリセルアレイ領域の断面に対応しており、図４から図７の（Ｂ）および（Ｃ）は、図３（Ｂ）および図３（Ｃ）に示す周辺回路領域の断面に対応している。
【００３３】
まず、半導体基板（例えば、シリコン基板）１０上にトンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃを形成する。トンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃは、例えば、シリコン酸化膜を用いる。
【００３４】
次に、トンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃ上にフローティングゲートＦＧの材料３１を堆積する。フローティングゲートＦＧの材料３１は、例えば、ポリシリコンを用いる。続いて、フローティングゲートＦＧの材料３１上にキャップ材３３を堆積する。キャップ材料３３は、例えば、シリコン酸化膜、シリコン窒化膜を用いる。これにより、図４（Ａ）から図４（Ｃ）に示す構造が得られる。
【００３５】
メモリセルアレイ領域では、材料３１は、後にフローティングゲートＦＧして機能する。一方、周辺回路領域では、材料３１は、後にコントロールゲートＣＧと電気的に接続されるため、トランジスタＴＬＶ、ＴＨＶのゲート電極Ｇとして機能する。
【００３６】
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いてマスク材としてのキャップ材３３をアクティブエリアＡＡのパターンに加工する。尚、キャップ材３３とは別に、マスク材（図示せず）をキャップ材３３上に堆積し、そのマスク材をアクティブエリアＡＡのパターンに加工してもよい。
【００３７】
そして、キャップ材３３（またはマスク材）をマスクとして用いて、フローティングゲートＦＧの材料３１、トンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃ、および、半導体基板１０をＲＩＥ法でエッチングする。これにより、図５（Ａ）から図５（Ｃ）に示すように、素子分離領域にトレンチＴＲｍ、ＴＲｐが同時に形成される。
【００３８】
このとき、メモリセルアレイ領域と周辺回路領域とにおけるアクティブエリアＡＡのパターンの粗密差によって、周辺回路領域のトレンチＴＲｐの端部にマイクロトレンチ１１０が形成されることがある。
【００３９】
そこで、ＣＶＤ法等を用いて、図６（Ｂ）および図６（Ｃ）に示すように、周辺回路領域におけるトレンチＴＲｐの内側面を被覆するように絶縁膜（スペーサ絶縁膜）１００を堆積する。このとき、図６（Ａ）に示すように、スペーサ絶縁膜１００は、メモリセルアレイ領域におけるトレンチＴＲｍの内側面を完全には被覆せず、トレンチＴＲｍの開口部を閉塞するように堆積する。
【００４０】
より詳細には、スペーサ絶縁膜１００は、ロウ方向の開口幅の狭いメモリセルアレイ領域のトレンチＴＲｍの内側面を完全には被覆せず、かつ、ロウ方向の開口幅の広い周辺回路領域のトレンチＴＲｐの内側面を被覆することができるような被覆率の悪い条件で堆積される。被覆率を悪くするためには、例えば、ＣＶＤ法において、高温もしくは高圧条件のもと、半導体基板１０の温度を下げる。これによって、堆積される原子の移動を半導体基板１０に達してから意図的に妨げ、堆積原子の供給を律速の状態にする。これにより、開口部の狭いトレンチＴＲｍは、その内側面にスペーサ絶縁膜１００が厚く堆積される前に、その開口部がスペーサ絶縁膜１００によって閉塞される。開口部の広いトレンチＴＲｐの内側面には、スペーサ絶縁膜１００が堆積される。その結果、トレンチＴＲｐの端部に形成されたマイクロトレンチ１１０は、スペーサ絶縁膜１００によって充填される。
【００４１】
スペーサ絶縁膜１００は、例えば、シリコン酸化膜を用いる。スペーサ絶縁膜１００の膜厚は、マイクロトレンチ１１０を埋め込むために充分な厚みでよい。マイクロトレンチ１１０の大きさおよび深さは、製造されるメモリのパターン（デバイスの種類）、トレンチＴＲｍ、ＴＲｐの深さ、および、製造ライン等によって異なるため一概に特定できない。従って、スペーサ絶縁膜１００の膜厚は、製造されるデバイスおよび製造ライン等によって個別に設定すればよい。
【００４２】
次に、ＲＩＥ法を用いて、スペーサ絶縁膜１００を異方的にエッチングすることによって、周辺回路領域におけるトレンチＴＲｐの内側面を被覆するスペーサ絶縁膜１００をスペーサとして残置させたまま、メモリセルアレイ領域におけるスペーサ絶縁膜１００を除去する。これにより、図７（Ａ）に示すように、スペーサ絶縁膜１００は、メモリセルアレイ領域から除去される。一方、図７（Ｂ）および図７（Ｃ）に示すように、スペーサ絶縁膜１００は、周辺回路領域のアクティブエリアＡＡの側面に残置され、マイクロトレンチ１１０を充填した状態を維持する。以下、スペーサ絶縁膜１００は、側壁膜１００とも呼ぶ。
【００４３】
上記スペーサ絶縁膜１００のエッチングにおいて、トレンチＴＲｐの底部の半導体基板１０が抉られ、トレンチＴＲｐの底部がガウジングを起こした形状になる場合がある。この形状は、素子分離部ＳＴＩの端部の形状を滑らかにするので、素子分離部ＳＴＩを充填する絶縁膜の応力を緩和するのに役立つ。
【００４４】
フローティングゲートＦＧの材料３１は、キャップ材３３で被覆されているため、スペーサ絶縁膜１００のエッチングにおいてダメージを受けない。
【００４５】
その後、既知の工程を用いて、素子分離部ＳＴＩを形成する。例えば、ＬＰ−ＣＶＤ（Low-Pressure CVD）法、ＣＶＤ法および塗布を用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填し、あるいは、ＣＶＤ法および塗布のみを用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填してもよい。なお絶縁膜の充填に先立って、図示しないライナー絶縁膜を用いて、トレンチＴＲｍ、ＴＲｐ内を薄く被覆しても構わない。ライナー絶縁膜の形成は、例えば、ＣＶＤ法を用いてシリコン酸化膜を堆積し形成する。
【００４６】
素子分離部ＳＴＩをエッチングバックし、キャップ材３３を除去した後、既知の方法を用いて、ゲート絶縁膜３０、コントロールゲートＣＧ、拡散層４０、層間絶縁膜ＩＬＤおよび配線を形成することによって、図３（Ａ）から図３（Ｃ）に示すメモリが完成する。
【００４７】
本実施形態によれば、周辺回路領域のトレンチＴＲｐを絶縁膜で充填する前に、側壁膜（スペーサ）１００が、トレンチＴＲｐ内に形成されるマイクロトレンチ１１０を充填する。側壁膜１００に残存する応力は、トレンチＴＲｍ、ＴＲｐ内に充填される絶縁膜より小さい。これにより、周辺回路領域の素子分離部ＳＴＩの端部における絶縁膜からの応力を緩和することができる。これは、素子分離部ＳＴＩの端部における欠陥を抑制し、メモリの信頼性の向上に繋がる。
【００４８】
また、周辺回路領域およびメモリセルアレイ領域において、素子分離部ＳＴＩ（アクティブエリアＡＡ）のレイアウトパターンの密度の相違、素子分離部ＳＴＩの深さの相違等によって、マイクロトレンチ１１０が形成されたとしても、側壁膜１００が、マイクロトレンチ１１０を予め充填し、欠陥を抑制する。これにより、本実施形態は、周辺回路領域およびメモリセルアレイ領域におけるレイアウトパターン、および、素子分離部ＳＴＩの深さ等を任意に設定することができる。例えば、周辺回路領域における素子分離部ＳＴＩのマイクロトレンチ１１０に関わらず、メモリセルアレイ領域における素子分離部ＳＴＩの深さを所望の深さに形成することができる。
【００４９】
さらに、周辺回路領域における比較的体積の大きいトレンチＴＲｐに側壁膜１００を設け、メモリセルアレイ領域における比較的堆積の小さいトレンチＴＲｍに側壁膜１００を設けていない。これにより、トレンチＴＲｐ内に充填される絶縁膜の体積とトレンチＴＲｍ内に充填される絶縁膜の体積との差が小さくなる。即ち、周辺回路領域の素子分離部ＳＴＩにかかる応力とメモリセルアレイ領域の素子分離部ＳＴＩにかかる応力との差が小さくなる。これは、周辺回路領域およびメモリセルアレイ領域における素子分離部ＳＴＩの粗密差を軽減し、これらの素子分離部ＳＴＩを同時に形成することを可能にする。
【００５０】
（第２の実施形態）
図８（Ａ）から図８（Ｃ）は、第２の実施形態によるワード線ＷＬの延伸方向に沿ったメモリおよび周辺回路領域の断面図である。図８（Ａ）がメモリセルＭＣの断面図を示し、図８（Ｂ）が周辺回路領域の低耐圧トランジスタＴＬＶの断面図を示し、図８（Ｃ）が周辺回路領域の高耐圧トランジスタＴＨＶの断面図を示す。
【００５１】
第２の実施形態では、側壁膜１００でマイクロトレンチ１１０を充填した後、さらに、素子分離部ＳＴＩのトレンチＴＲｐ、ＴＲｍを深くするために、半導体基板１０をエッチングしている。これにより、メモリセルアレイ領域および周辺回路領域における素子分離部ＳＴＩの深さを所望の深さまで形成することができる。
【００５２】
例えば、メモリセルアレイ領域のトレンチＴＲｍの開口部が狭く、周辺回路領域のトレンチＴＲｐの開口部が広い場合、トレンチＴＲｍおよびトレンチＴＲｐを同時に形成すると、メモリセルアレイ領域のトレンチＴＲｐは、周辺回路領域のトレンチＴＲｍよりも深く形成される。この場合、周辺回路領域のトレンチＴＲｐにマイクロトレンチ１１０が形成されやすくなる。マイクロトレンチ１１０の形成を抑制するためには、逆にトレンチＴＲｐ、ＴＲｍを浅くすることが考えられる。しかし、この場合には、メモリセルアレイ領域のトレンチＴＲｍが所望の深さまでエッチングできなくなる恐れがある。
【００５３】
そこで、第２の実施形態では、側壁膜１００でマイクロトレンチ１１０を充填した後、さらに、素子分離部ＳＴＩのトレンチＴＲｐ、ＴＲｍを深くするために、半導体基板１０を再度エッチングしている。
【００５４】
従って、図８（Ｂ）および図８（Ｃ）に示すように、周辺回路領域におけるアクティブエリアＡＡの側面は、側壁膜１００の底部において段差または窪みＳＴＰを有している。そして、周辺回路領域における素子分離部ＳＴＩは、側壁膜１００の底部の段差または窪みＳＴＰよりも深く形成されている。一方、図８（Ａ）に示すように、メモリセルアレイにおけるアクティブエリアＡＡの側面は、段差または窪みを有さない。
【００５５】
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００５６】
図９（Ａ）から図９（Ｃ）は、第２の実施形態によるメモリの製造方法を示す断面図である。図４から図７を参照して説明した製造工程の後、さらに、トレンチＴＲｍ、ＴＲｐの底部の半導体基板１０をエッチングする。即ち、スペーサ絶縁膜１００でマイクロトレンチ１１０を充填した後、半導体基板１０をさらにエッチングすることによって、トレンチＴＲｍ、ＴＲｐの深さを調節する。
【００５７】
その後、既知の工程を用いて、素子分離部ＳＴＩを形成する。例えば、ＬＰ−ＣＶＤ（Low-Pressure CVD）法、ＣＶＤ法および塗布を用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填し、あるいは、ＣＶＤ法および塗布のみを用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填してもよい。
【００５８】
素子分離部ＳＴＩをエッチングバックし、キャップ材３３を除去した後、既知の方法を用いて、ゲート絶縁膜３０、コントロールゲートＣＧ、拡散層４０、層間絶縁膜ＩＬＤおよび配線を形成することによって、図８（Ａ）から図８（Ｃ）に示すメモリが完成する。
【００５９】
第２の実施形態は、第１の実施形態と同様の効果を有する。さらに、第２の実施形態では、側壁膜１００の形成前と側壁膜１００の形成後とに分けて、素子分離部ＳＴＩのトレンチＴＲｍ、ＴＲｐを複数回エッチングしている。これにより、周辺回路領域の素子分離部ＳＴＩにマイクロトレンチ１１０が形成されたとしても、周辺回路領域の素子分離部ＳＴＩに欠陥が発生することを抑制しながらメモリセルアレイ領域の素子分離部ＳＴＩおよび／または周辺回路領域の素子分離部ＳＴＩの深さを所望の深さに形成することができる。
【００６０】
上記、第１、第２の実施形態は、ＮＡＮＤ型フラッシュメモリに関する形態であるが、上記実施形態は、ＳＴＩのレイアウトについて粗密差を有する他のデバイスに適用することができる。
【符号の説明】
【００６１】
１・・・メモリセルアレイ領域、２・・・周辺回路領域、ＭＣ・・・メモリセル、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＴＬＶ・・・耐圧トランジスタ、ＴＨＶ・・・高耐圧トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＣＥＬＳＲＣ・・・セルソース、ＳＴＩ・・・素子分離部、ＡＡ・・・アクティブエリア、１０・・・半導体基板、２０ａ・・・トンネル絶縁膜、２０ｂ、２０ｃ・・・ゲート絶縁膜、３０・・・ゲート絶縁膜（ＩＰＤ）、４０・・・拡散層、１００・・・側壁膜（スペーサ）、１１０・・・マイクロトレンチ、ＴＲｍ、ＴＲｐ・・・トレンチ、ＳＴＰ・・・段差または窪み
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、データを記憶可能な複数のメモリセルを備えるメモリセルアレイ領域と、メモリセルアレイを制御する周辺回路領域とを備えている。ワード線方向に隣接するメモリセル間には、素子分離部としてＳＴＩ（Shallow Trench Isolation）が設けられている。ＳＴＩは、周辺回路領域において、隣接する素子（例えば、トランジスタ）間や隣接するウェル間にも設けられている。
【０００３】
ＳＴＩのトレンチは、トンネル絶縁膜の材料およびフローティングゲートの材料を半導体基板上に堆積した後、フローティングゲートの材料、トンネル絶縁膜の材料および半導体基板を連続してエッチングすることにより形成される。ＳＴＩのトレンチの平面レイアウトには、メモリセルアレイ領域における微細なパターン(数１０ｎｍ)と、周辺回路領域における比較的大きなパターン(数１００ｎｍ〜数μｍ)とがあり、これらは同時に形成される。このため、メモリセルアレイと周辺回路領域との粗密形状差によって、メモリセルアレイと周辺回路領域とにおいてＳＴＩの深さに差が生じやすい。
【０００４】
さらに、ＮＡＮＤ型フラッシュメモリでは、書き込みのために２０Ｖ近くの高電圧を用いる。このような高電圧の生成および転送を行うトランジスタおよびキャパシタは、高耐圧を有する必要がある。トランジスタおよびキャパシタを高耐圧型にするためには、ゲート絶縁膜をメモリセルのトンネル絶縁膜よりも厚く形成する必要がある。ＳＴＩのトレンチ加工では、ゲート絶縁膜およびトンネル絶縁膜の厚みの違いによっても、メモリセルアレイ領域と周辺回路領域とにおいてＳＴＩのトレンチの深さに差が生じやすい。この場合、ＳＴＩの密度の低い周辺回路領域では、ＳＴＩのトレンチの深さがメモリセルアレイ領域のＳＴＩのトレンチの深さよりも深くなる。そのがめ、周辺回路領域のトレンチの側面と底面との境界部にマイクロトレンチ形状が形成される場合がある。
【０００５】
マイクロトレンチ形状は、トレンチの側面と底面との境界部に形成されたエッチングによる窪み（または抉れ）である。マイクロトレンチ形状は、その後に堆積するシリコン酸化膜の被覆性を悪化させるだけでなく、シリコン酸化膜によって生じる応力が集中する原因となる。周辺回路領域のＳＴＩには、メモリセルアレイ領域のＳＴＩよりも多くのシリコン酸化膜が用いられる。従って、周辺回路領域のＳＴＩに印加される応力は、メモリセルアレイ領域のＳＴＩに印加される応力よりも大きい。このため、周辺回路領域では、その後の熱工程において欠陥が生じる可能性が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２９４７５９号公報
【特許文献２】特開２００６−０８０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリセルアレイ領域および周辺回路領域の素子分離部の深さを調節しつつ、周辺回路領域の素子分離部に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従った半導体記憶装置の構成を示す図。
【図２】ビット線ＢＬの延伸方向に沿ったメモリの断面図。
【図３】ワード線ＷＬの延伸方向に沿ったメモリおよび周辺回路領域の断面図。
【図４】第１の実施形態によるメモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【図６】図５に続く、メモリの製造方法を示す断面図。
【図７】図６に続く、メモリの製造方法を示す断面図。
【図８】第２の実施形態によるワード線ＷＬの延伸方向に沿ったメモリおよび周辺回路領域の断面図。
【図９】第２の実施形態によるメモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１２】
メモリセルアレイ１は、複数のブロックＢＬＫを備え、各ブロックＢＬＫは、複数のメモリセルユニット（以下、単にセルユニットとも言う）ＣＵを備える。ブロックＢＬＫは、データの消去単位である。セルユニットＣＵは、直列に接続された複数のメモリセルＭＣを備える。セルユニットＣＵの両端のメモリセルＭＣは、選択トランジスタＳＴに接続されている。一端のメモリセルＭＣは、選択トランジスタＳＴを介してビット線ＢＬに接続されており、他端のメモリセルＭＣは、選択トランジスタＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１３】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワード線ドライバＷＬＤにより駆動される。
【００１４】
各ビット線ＢＬは、選択トランジスタＳＴを介してセルユニットＣＵに接続されている。また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位であるページを構成する。
【００１５】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、セルユニットＣＵがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、選択メモリセルＭＣ以外のメモリセルＭＣをオン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセルＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセルＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
【００１６】
図２は、ビット線ＢＬの延伸方向に沿ったメモリの断面図である。メモリセルＭＣおよび選択トランジスタＳＴは、半導体基板１０上に形成されている。破線枠で示すセルユニットＣＵは、例えば拡散層４０によって直列に接続された複数のメモリセルＭＣを備える。
【００１７】
ビット線ＢＬは、ドレイン側の選択トランジスタＳＴの一方の拡散層４０ａにビット線コンタクトＢＬＣを介して接続されている。セルソースＣＥＬＳＲＣは、ソース側の選択トランジスタＳＴの一方の拡散層４０ｂにソース線コンタクトＳＬＣを介して接続されている。
【００１８】
ワード線ＷＬとして機能するコントロールゲートＣＧおよびセルソースＣＥＬＳＲＣは、ビット線ＢＬと直交する方向（図２の紙面に対して垂直方向（ロウ方向））に延伸している。
【００１９】
ビット線ＢＬの延伸方向（カラム方向）に隣接する複数のセルユニットＣＵは、ビット線コンタクトＢＬＣまたはソース線コンタクトＳＬＣのいずれかを共有している。
【００２０】
図３（Ａ）〜図３（Ｃ）は、ワード線ＷＬの延伸方向に沿ったメモリセルアレイ領域および周辺回路領域の断面図である。図３（Ａ）がメモリセルＭＣの断面図を示し、図３（Ｂ）が周辺回路領域の低耐圧トランジスタＴＬＶの断面図を示し、さらに、図３（Ｃ）が周辺回路領域の高耐圧トランジスタＴＨＶの断面図を示す。
【００２１】
図３（Ａ）に示すように、ワード線ＷＬの延伸方向（ロウ方向）に隣接するメモリセルＭＣは、素子分離部ＳＴＩによって分離されている。素子分離部ＳＴＩは、ロウ方向に隣接するアクティブエリアＡＡ間に設けられている。アクティブエリアＡＡは、素子分離部ＳＴＩとともにカラム方向に延伸しており、その表面上にメモリセルＭＣが形成される。
【００２２】
各メモリセルＭＣは、拡散層４０と、トンネル絶縁膜２０ａと、フローティングゲートＦＧと、ゲート絶縁膜３０と、コントロールゲートＣＧ（ワード線ＷＬ）とを備えている。拡散層４０は、図２に示すように半導体基板１０のアクティブエリアＡＡの表面に形成されている。トンネル絶縁膜２０ａは、半導体基板１０のアクティブエリアＡＡ上に設けられている。フローティングゲートＦＧは、トンネル絶縁膜２０ａ上に設けられており、ロウ方向およびカラム方向において各メモリセルＭＣごとに分離されている。ゲート絶縁膜（ＩＰＤ（Inter-Polysilicon Dielectric））３０は、フローティングゲートＦＧの上面および側面に形成さており、フローティングゲートＦＧとコントロールゲートＣＧとの間を分離している。コントロールゲートＣＧは、ゲート絶縁膜３０を介して、フローティングゲートＦＧの上方および側方に設けられている。コントロールゲートＣＧは、ロウ方向に延伸しており、同一ページに含まれる複数のメモリセルＭＣに共有されている。また、コントロールゲートＣＧは、ワード線ＷＬとしての機能も有する。コントロールゲートＣＧ上には、層間絶縁膜ＩＬＤが設けられている。
【００２３】
図３（Ｂ）および図３（Ｃ）に示すように、周辺回路領域の低耐圧トランジスタＴＬＶおよび高耐圧トランジスタＴＨＶは、ともにアクティブエリアＡＡ上に形成されている。隣接するアクティブエリアＡＡは、素子分離部ＳＴＩによって分離されている。
【００２４】
低耐圧トランジスタＴＬＶは、ゲート絶縁膜２０ｂと、ゲート電極Ｇとを備えている。ゲート絶縁膜２０ａは、アクティブエリアＡＡ上に設けられている。ゲート電極Ｇは、ゲート絶縁膜２０ａ上に設けられている。絶縁膜３０は、フローティングゲートの材料上において一部除去されている。これにより、フローティングゲートとコントロールゲートとは、電気的に接続されており、一体としてゲート電極Ｇを構成する。
【００２５】
低耐圧トランジスタＴＬＶと高耐圧トランジスタＴＨＶとは、ゲート絶縁膜の厚みにおいて相違する。高耐圧トランジスタＴＨＶのゲート絶縁膜２０ｃは、低耐圧トランジスタＴＬＶのゲート絶縁膜２０ｂよりも厚く形成されている。高耐圧トランジスタＴＨＶのその他の構成は、低耐圧トランジスタＴＬＶの構成と同様でよい。
【００２６】
図３（Ａ）から図３（Ｃ）に示すように、アクティブエリアＡＡ間には素子分離部ＳＴＩが設けられている。素子分離部ＳＴＩのトレンチ内には、絶縁膜（例えば、シリコン酸化膜）が充填されている。素子分離部ＳＴＩ内の絶縁膜は、ＣＶＤ法および／または塗布によりトレンチ内に充填される。
【００２７】
図３（Ａ）に示すようにメモリセルアレイの領域では、素子分離部ＳＴＩのトレンチの内側面には、側壁膜（スペーサ）が設けられていない。即ち、メモリセルアレイにおけるアクティブエリアＡＡの側面には、側壁膜が設けられていない。
【００２８】
一方、図３（Ｂ）および図３（Ｂ）に示すように周辺回路領域の素子分離部ＳＴＩのトレンチの内側面には、側壁膜（スペーサ）１００が設けられている。即ち、周辺回路領域におけるアクティブエリアＡＡの側面には、側壁膜１００が設けられている。
【００２９】
メモリセルアレイ領域における素子分離部ＳＴＩの幅（アクティブエリアＡＡ間の幅）は、非常に微細化されており、周辺回路領域の素子分離部ＳＴＩの幅（アクティブエリアＡＡ間の幅）に比べて狭い。従って、メモリセルアレイ領域における素子分離部ＳＴＩ（アクティブエリアＡＡ）の平面レイアウトの密度は、周辺回路領域における素子分離部ＳＴＩ（アクティブエリアＡＡ）のそれと比べて高い。
【００３０】
このように、メモリセルアレイ領域と周辺回路領域とにおいて、素子分離部ＳＴＩおよびアクティブエリアＡＡの密度が相違すると、メモリセルアレイ領域および／または周辺回路領域において、平面レイアウトの粗密差に起因する形状差、あるいは、マイクロトレンチ構造が生じる。例えば、素子分離部ＳＴＩ（アクティブエリアＡＡ）の密度が低い周辺回路領域では、メモリセルアレイ領域よりも素子分離部ＳＴＩの深さが深くなり、マイクロトレンチ１１０がアクティブエリアＡＡと素子分離部ＳＴＩとの境界部に形成される場合がある。マイクロトレンチ１１０は、アクティブエリアＡＡの側面の下方（素子分離部ＳＴＩの端部）に形成された微細なトレンチである。素子分離部ＳＴＩを埋め込むＣＶＤ膜および／または有機塗布膜がマイクロトレンチ１１０を含むＳＴＩ全体に充填されると、そのＣＶＤ膜または有機塗布膜の応力がマイクロトレンチ１１０に印加される。これは、アクティブエリアＡＡまたは素子分離部ＳＴＩの欠陥に繋がり、メモリ全体の信頼性を損ねる可能性がある。
【００３１】
これに対し、本実施形態では、ＣＶＤ膜または有機塗布膜が素子分離部ＳＴＩのトレンチを充填する前に、側壁膜１００がアクティブエリアＡＡの側面を被覆し、かつ、マイクロトレンチ１１０を充填している。これにより、素子分離部ＳＴＩのトレンチがＣＶＤ膜または有機塗布膜により充填される前に、マイクロトレンチ１１０が側壁膜１００によって充填されるので、ＣＶＤ膜または有機塗布膜による応力がマイクロトレンチ１１０に直接印加されない。また、周辺回路領域において、各素子分離部ＳＴＩに充填されるＣＶＤ膜または有機塗布膜の量（体積）が少なくなり、周辺回路領域の素子分離部ＳＴＩに印加される応力が低減する。その結果、周辺回路領域におけるアクティブエリアＡＡまたは素子分離部ＳＴＩの欠陥を抑制し、メモリ全体の信頼性の向上に繋がる。
【００３２】
図４から図７は、第１の実施形態によるメモリの製造方法を示す断面図である。図４から図７の（Ａ）は、図３（Ａ）に示すメモリセルアレイ領域の断面に対応しており、図４から図７の（Ｂ）および（Ｃ）は、図３（Ｂ）および図３（Ｃ）に示す周辺回路領域の断面に対応している。
【００３３】
まず、半導体基板（例えば、シリコン基板）１０上にトンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃを形成する。トンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃは、例えば、シリコン酸化膜を用いる。
【００３４】
次に、トンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃ上にフローティングゲートＦＧの材料３１を堆積する。フローティングゲートＦＧの材料３１は、例えば、ポリシリコンを用いる。続いて、フローティングゲートＦＧの材料３１上にキャップ材３３を堆積する。キャップ材料３３は、例えば、シリコン酸化膜、シリコン窒化膜を用いる。これにより、図４（Ａ）から図４（Ｃ）に示す構造が得られる。
【００３５】
メモリセルアレイ領域では、材料３１は、後にフローティングゲートＦＧして機能する。一方、周辺回路領域では、材料３１は、後にコントロールゲートＣＧと電気的に接続されるため、トランジスタＴＬＶ、ＴＨＶのゲート電極Ｇとして機能する。
【００３６】
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いてマスク材としてのキャップ材３３をアクティブエリアＡＡのパターンに加工する。尚、キャップ材３３とは別に、マスク材（図示せず）をキャップ材３３上に堆積し、そのマスク材をアクティブエリアＡＡのパターンに加工してもよい。
【００３７】
そして、キャップ材３３（またはマスク材）をマスクとして用いて、フローティングゲートＦＧの材料３１、トンネル絶縁膜２０ａ、ゲート絶縁膜２０ｂ、２０ｃ、および、半導体基板１０をＲＩＥ法でエッチングする。これにより、図５（Ａ）から図５（Ｃ）に示すように、素子分離領域にトレンチＴＲｍ、ＴＲｐが同時に形成される。
【００３８】
このとき、メモリセルアレイ領域と周辺回路領域とにおけるアクティブエリアＡＡのパターンの粗密差によって、周辺回路領域のトレンチＴＲｐの端部にマイクロトレンチ１１０が形成されることがある。
【００３９】
そこで、ＣＶＤ法等を用いて、図６（Ｂ）および図６（Ｃ）に示すように、周辺回路領域におけるトレンチＴＲｐの内側面を被覆するように絶縁膜（スペーサ絶縁膜）１００を堆積する。このとき、図６（Ａ）に示すように、スペーサ絶縁膜１００は、メモリセルアレイ領域におけるトレンチＴＲｍの内側面を完全には被覆せず、トレンチＴＲｍの開口部を閉塞するように堆積する。
【００４０】
より詳細には、スペーサ絶縁膜１００は、ロウ方向の開口幅の狭いメモリセルアレイ領域のトレンチＴＲｍの内側面を完全には被覆せず、かつ、ロウ方向の開口幅の広い周辺回路領域のトレンチＴＲｐの内側面を被覆することができるような被覆率の悪い条件で堆積される。被覆率を悪くするためには、例えば、ＣＶＤ法において、高温もしくは高圧条件のもと、半導体基板１０の温度を下げる。これによって、堆積される原子の移動を半導体基板１０に達してから意図的に妨げ、堆積原子の供給を律速の状態にする。これにより、開口部の狭いトレンチＴＲｍは、その内側面にスペーサ絶縁膜１００が厚く堆積される前に、その開口部がスペーサ絶縁膜１００によって閉塞される。開口部の広いトレンチＴＲｐの内側面には、スペーサ絶縁膜１００が堆積される。その結果、トレンチＴＲｐの端部に形成されたマイクロトレンチ１１０は、スペーサ絶縁膜１００によって充填される。
【００４１】
スペーサ絶縁膜１００は、例えば、シリコン酸化膜を用いる。スペーサ絶縁膜１００の膜厚は、マイクロトレンチ１１０を埋め込むために充分な厚みでよい。マイクロトレンチ１１０の大きさおよび深さは、製造されるメモリのパターン（デバイスの種類）、トレンチＴＲｍ、ＴＲｐの深さ、および、製造ライン等によって異なるため一概に特定できない。従って、スペーサ絶縁膜１００の膜厚は、製造されるデバイスおよび製造ライン等によって個別に設定すればよい。
【００４２】
次に、ＲＩＥ法を用いて、スペーサ絶縁膜１００を異方的にエッチングすることによって、周辺回路領域におけるトレンチＴＲｐの内側面を被覆するスペーサ絶縁膜１００をスペーサとして残置させたまま、メモリセルアレイ領域におけるスペーサ絶縁膜１００を除去する。これにより、図７（Ａ）に示すように、スペーサ絶縁膜１００は、メモリセルアレイ領域から除去される。一方、図７（Ｂ）および図７（Ｃ）に示すように、スペーサ絶縁膜１００は、周辺回路領域のアクティブエリアＡＡの側面に残置され、マイクロトレンチ１１０を充填した状態を維持する。以下、スペーサ絶縁膜１００は、側壁膜１００とも呼ぶ。
【００４３】
上記スペーサ絶縁膜１００のエッチングにおいて、トレンチＴＲｐの底部の半導体基板１０が抉られ、トレンチＴＲｐの底部がガウジングを起こした形状になる場合がある。この形状は、素子分離部ＳＴＩの端部の形状を滑らかにするので、素子分離部ＳＴＩを充填する絶縁膜の応力を緩和するのに役立つ。
【００４４】
フローティングゲートＦＧの材料３１は、キャップ材３３で被覆されているため、スペーサ絶縁膜１００のエッチングにおいてダメージを受けない。
【００４５】
その後、既知の工程を用いて、素子分離部ＳＴＩを形成する。例えば、ＬＰ−ＣＶＤ（Low-Pressure CVD）法、ＣＶＤ法および塗布を用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填し、あるいは、ＣＶＤ法および塗布のみを用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填してもよい。なお絶縁膜の充填に先立って、図示しないライナー絶縁膜を用いて、トレンチＴＲｍ、ＴＲｐ内を薄く被覆しても構わない。ライナー絶縁膜の形成は、例えば、ＣＶＤ法を用いてシリコン酸化膜を堆積し形成する。
【００４６】
素子分離部ＳＴＩをエッチングバックし、キャップ材３３を除去した後、既知の方法を用いて、ゲート絶縁膜３０、コントロールゲートＣＧ、拡散層４０、層間絶縁膜ＩＬＤおよび配線を形成することによって、図３（Ａ）から図３（Ｃ）に示すメモリが完成する。
【００４７】
本実施形態によれば、周辺回路領域のトレンチＴＲｐを絶縁膜で充填する前に、側壁膜（スペーサ）１００が、トレンチＴＲｐ内に形成されるマイクロトレンチ１１０を充填する。側壁膜１００に残存する応力は、トレンチＴＲｍ、ＴＲｐ内に充填される絶縁膜より小さい。これにより、周辺回路領域の素子分離部ＳＴＩの端部における絶縁膜からの応力を緩和することができる。これは、素子分離部ＳＴＩの端部における欠陥を抑制し、メモリの信頼性の向上に繋がる。
【００４８】
また、周辺回路領域およびメモリセルアレイ領域において、素子分離部ＳＴＩ（アクティブエリアＡＡ）のレイアウトパターンの密度の相違、素子分離部ＳＴＩの深さの相違等によって、マイクロトレンチ１１０が形成されたとしても、側壁膜１００が、マイクロトレンチ１１０を予め充填し、欠陥を抑制する。これにより、本実施形態は、周辺回路領域およびメモリセルアレイ領域におけるレイアウトパターン、および、素子分離部ＳＴＩの深さ等を任意に設定することができる。例えば、周辺回路領域における素子分離部ＳＴＩのマイクロトレンチ１１０に関わらず、メモリセルアレイ領域における素子分離部ＳＴＩの深さを所望の深さに形成することができる。
【００４９】
さらに、周辺回路領域における比較的体積の大きいトレンチＴＲｐに側壁膜１００を設け、メモリセルアレイ領域における比較的堆積の小さいトレンチＴＲｍに側壁膜１００を設けていない。これにより、トレンチＴＲｐ内に充填される絶縁膜の体積とトレンチＴＲｍ内に充填される絶縁膜の体積との差が小さくなる。即ち、周辺回路領域の素子分離部ＳＴＩにかかる応力とメモリセルアレイ領域の素子分離部ＳＴＩにかかる応力との差が小さくなる。これは、周辺回路領域およびメモリセルアレイ領域における素子分離部ＳＴＩの粗密差を軽減し、これらの素子分離部ＳＴＩを同時に形成することを可能にする。
【００５０】
（第２の実施形態）
図８（Ａ）から図８（Ｃ）は、第２の実施形態によるワード線ＷＬの延伸方向に沿ったメモリおよび周辺回路領域の断面図である。図８（Ａ）がメモリセルＭＣの断面図を示し、図８（Ｂ）が周辺回路領域の低耐圧トランジスタＴＬＶの断面図を示し、図８（Ｃ）が周辺回路領域の高耐圧トランジスタＴＨＶの断面図を示す。
【００５１】
第２の実施形態では、側壁膜１００でマイクロトレンチ１１０を充填した後、さらに、素子分離部ＳＴＩのトレンチＴＲｐ、ＴＲｍを深くするために、半導体基板１０をエッチングしている。これにより、メモリセルアレイ領域および周辺回路領域における素子分離部ＳＴＩの深さを所望の深さまで形成することができる。
【００５２】
例えば、メモリセルアレイ領域のトレンチＴＲｍの開口部が狭く、周辺回路領域のトレンチＴＲｐの開口部が広い場合、トレンチＴＲｍおよびトレンチＴＲｐを同時に形成すると、メモリセルアレイ領域のトレンチＴＲｐは、周辺回路領域のトレンチＴＲｍよりも深く形成される。この場合、周辺回路領域のトレンチＴＲｐにマイクロトレンチ１１０が形成されやすくなる。マイクロトレンチ１１０の形成を抑制するためには、逆にトレンチＴＲｐ、ＴＲｍを浅くすることが考えられる。しかし、この場合には、メモリセルアレイ領域のトレンチＴＲｍが所望の深さまでエッチングできなくなる恐れがある。
【００５３】
そこで、第２の実施形態では、側壁膜１００でマイクロトレンチ１１０を充填した後、さらに、素子分離部ＳＴＩのトレンチＴＲｐ、ＴＲｍを深くするために、半導体基板１０を再度エッチングしている。
【００５４】
従って、図８（Ｂ）および図８（Ｃ）に示すように、周辺回路領域におけるアクティブエリアＡＡの側面は、側壁膜１００の底部において段差または窪みＳＴＰを有している。そして、周辺回路領域における素子分離部ＳＴＩは、側壁膜１００の底部の段差または窪みＳＴＰよりも深く形成されている。一方、図８（Ａ）に示すように、メモリセルアレイにおけるアクティブエリアＡＡの側面は、段差または窪みを有さない。
【００５５】
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００５６】
図９（Ａ）から図９（Ｃ）は、第２の実施形態によるメモリの製造方法を示す断面図である。図４から図７を参照して説明した製造工程の後、さらに、トレンチＴＲｍ、ＴＲｐの底部の半導体基板１０をエッチングする。即ち、スペーサ絶縁膜１００でマイクロトレンチ１１０を充填した後、半導体基板１０をさらにエッチングすることによって、トレンチＴＲｍ、ＴＲｐの深さを調節する。
【００５７】
その後、既知の工程を用いて、素子分離部ＳＴＩを形成する。例えば、ＬＰ−ＣＶＤ（Low-Pressure CVD）法、ＣＶＤ法および塗布を用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填し、あるいは、ＣＶＤ法および塗布のみを用いて、トレンチＴＲｍ、ＴＲｐ内に絶縁膜を充填してもよい。
【００５８】
素子分離部ＳＴＩをエッチングバックし、キャップ材３３を除去した後、既知の方法を用いて、ゲート絶縁膜３０、コントロールゲートＣＧ、拡散層４０、層間絶縁膜ＩＬＤおよび配線を形成することによって、図８（Ａ）から図８（Ｃ）に示すメモリが完成する。
【００５９】
第２の実施形態は、第１の実施形態と同様の効果を有する。さらに、第２の実施形態では、側壁膜１００の形成前と側壁膜１００の形成後とに分けて、素子分離部ＳＴＩのトレンチＴＲｍ、ＴＲｐを複数回エッチングしている。これにより、周辺回路領域の素子分離部ＳＴＩにマイクロトレンチ１１０が形成されたとしても、周辺回路領域の素子分離部ＳＴＩに欠陥が発生することを抑制しながらメモリセルアレイ領域の素子分離部ＳＴＩおよび／または周辺回路領域の素子分離部ＳＴＩの深さを所望の深さに形成することができる。
【００６０】
上記、第１、第２の実施形態は、ＮＡＮＤ型フラッシュメモリに関する形態であるが、上記実施形態は、ＳＴＩのレイアウトについて粗密差を有する他のデバイスに適用することができる。
【符号の説明】
【００６１】
１・・・メモリセルアレイ領域、２・・・周辺回路領域、ＭＣ・・・メモリセル、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＴＬＶ・・・耐圧トランジスタ、ＴＨＶ・・・高耐圧トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＣＥＬＳＲＣ・・・セルソース、ＳＴＩ・・・素子分離部、ＡＡ・・・アクティブエリア、１０・・・半導体基板、２０ａ・・・トンネル絶縁膜、２０ｂ、２０ｃ・・・ゲート絶縁膜、３０・・・ゲート絶縁膜（ＩＰＤ）、４０・・・拡散層、１００・・・側壁膜（スペーサ）、１１０・・・マイクロトレンチ、ＴＲｍ、ＴＲｐ・・・トレンチ、ＳＴＰ・・・段差または窪み
【特許請求の範囲】
【請求項１】
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部と、
前記複数のメモリセルおよび前記周辺回路部が形成されるアクティブエリア間に設けられた素子分離部と、
前記周辺回路部における前記アクティブエリアの側面に設けられている側壁膜とを備えた半導体記憶装置。
【請求項２】
前記側壁膜は、前記周辺回路部における前記アクティブエリアの側面の下方に形成された微細トレンチを埋め込んでいることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記周辺回路部における前記アクティブエリアの側面は、前記側壁膜の底部において段差または窪みを有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記周辺回路部における前記素子分離部は、前記側壁膜の底部の段差または窪みよりも深く形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイにおいて隣接する前記素子分離部間の間隔は、前記周辺回路部において隣接する前記素子分離部間の間隔よりも狭いことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部とを備えた半導体記憶装置の製造方法であって、
半導体基板の上方にマスク材料を堆積し、
前記マスク材料をアクティブエリアのパターンに加工し、
前記マスク材料をマスクとして用いて前記半導体基板をエッチングしてトレンチを形成し、
前記周辺回路部における前記トレンチの内側面を被覆し、かつ、該メモリセルアレイにおける前記トレンチの開口部を塞ぐようにスペーサ絶縁膜を堆積し、
前記スペーサ絶縁膜をエッチングすることによって、前記周辺回路部における前記トレンチの内側面を被覆する前記スペーサ絶縁膜をスペーサとして残置させたまま、前記メモリセルアレイにおける前記スペーサ絶縁膜を除去し、
前記トレンチ内に絶縁膜を充填することによって前記素子分離部を形成することを具備する半導体記憶装置の製造方法。
【請求項７】
前記周辺回路部における前記トレンチの内側面に前記スペーサを形成した後、
前記半導体基板をさらにエッチングすることによって、前記トレンチの深さを調節することをさらに具備したことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部と、
前記複数のメモリセルおよび前記周辺回路部が形成されるアクティブエリア間に設けられた素子分離部と、
前記周辺回路部における前記アクティブエリアの側面に設けられている側壁膜とを備えた半導体記憶装置。
【請求項２】
前記側壁膜は、前記周辺回路部における前記アクティブエリアの側面の下方に形成された微細トレンチを埋め込んでいることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記周辺回路部における前記アクティブエリアの側面は、前記側壁膜の底部において段差または窪みを有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記周辺回路部における前記素子分離部は、前記側壁膜の底部の段差または窪みよりも深く形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイにおいて隣接する前記素子分離部間の間隔は、前記周辺回路部において隣接する前記素子分離部間の間隔よりも狭いことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部とを備えた半導体記憶装置の製造方法であって、
半導体基板の上方にマスク材料を堆積し、
前記マスク材料をアクティブエリアのパターンに加工し、
前記マスク材料をマスクとして用いて前記半導体基板をエッチングしてトレンチを形成し、
前記周辺回路部における前記トレンチの内側面を被覆し、かつ、該メモリセルアレイにおける前記トレンチの開口部を塞ぐようにスペーサ絶縁膜を堆積し、
前記スペーサ絶縁膜をエッチングすることによって、前記周辺回路部における前記トレンチの内側面を被覆する前記スペーサ絶縁膜をスペーサとして残置させたまま、前記メモリセルアレイにおける前記スペーサ絶縁膜を除去し、
前記トレンチ内に絶縁膜を充填することによって前記素子分離部を形成することを具備する半導体記憶装置の製造方法。
【請求項７】
前記周辺回路部における前記トレンチの内側面に前記スペーサを形成した後、
前記半導体基板をさらにエッチングすることによって、前記トレンチの深さを調節することをさらに具備したことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１４６６９３（Ｐ２０１２−１４６６９３Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−１３５４（Ｐ２０１１−１３５４）
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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