負バイアス温度不安定性に耐性のあるラッチングセンスアンプを有するメモリおよび関連する方法
【課題】ＯＴＰメモリセルのための負バイアス温度不安定性（ＮＢＴＩ）耐性の高いラッチングセンスアンプを提供する。
【解決手段】集積回路は、ＯＴＰメモリセルと、第１および第２ビット線を介してメモリセルに接続されたセンスアンプ２０とを備える。センスアンプは、ラッチを提供するために交差結合第１および第２インバータを備える。第１インバータは、第１ビット線に亘ってメモリセルによって提供された第１データ信号に応答する。第２インバータは、第２ビット線に亘ってメモリセルによって提供された第２データ信号に応答する。第１ＮＢＴＩ補償トランジスタ３８は、ソース電極、ドレイン電極、および第１データ信号に応答する第１論理に接続されたゲート電極を備える。第２ＮＢＴＩ補償トランジスタ４０は、ソース電極、ドレイン電極、および第２データ信号に応答する第２論理に接続されたゲート電極を備える。
【解決手段】集積回路は、ＯＴＰメモリセルと、第１および第２ビット線を介してメモリセルに接続されたセンスアンプ２０とを備える。センスアンプは、ラッチを提供するために交差結合第１および第２インバータを備える。第１インバータは、第１ビット線に亘ってメモリセルによって提供された第１データ信号に応答する。第２インバータは、第２ビット線に亘ってメモリセルによって提供された第２データ信号に応答する。第１ＮＢＴＩ補償トランジスタ３８は、ソース電極、ドレイン電極、および第１データ信号に応答する第１論理に接続されたゲート電極を備える。第２ＮＢＴＩ補償トランジスタ４０は、ソース電極、ドレイン電極、および第２データ信号に応答する第２論理に接続されたゲート電極を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路メモリに関するものであり、より詳細には、負バイアス温度不安定性に耐性のあるラッチングセンスアンプを有するメモリおよび関連する方法に関するものである。
【背景技術】
【０００２】
ワンタイムプログラマブル（ＯＴＰ）メモリは、プログラムまたはデータを修正回路アプレイケーションに恒久的に格納するために用いられるタイプのメモリである。ＯＴＰメモリセルは、例えば、ヒューズまたはアンチヒューズを用いて実装され得る。ＯＴＰメモリセル、例えば、電気的プログラマブルヒューズまたはアンチヒューズに読取り電流を繰り返し印加することによって、ＯＴＰメモリセルに読取り擾乱を起こす可能性があり、したがってＯＴＰメモリセルにストレス条件を及ぼす。読取り電流ストレスが繰り返されるとＯＴＰメモリセルの論理状態が漸次変化するおそれがあり、長い期間の後にセルをプログラムされていない状態からプログラムされた状態に移動させることによって、エラーを発生する。したがってＯＴＰメモリセルを可能な限り読まないことが望ましい。ＯＴＰメモリセルを読取ることを回避する１つの方法は、ラッチングセンスアンプにＯＴＰメモリセルの論理状態を格納するための読取り動作を用いることである。例えばラッチングセンスアンプに接続される各ＯＴＰメモリセルは、平行ブロックアーキテクチャに使用される可能性があるセンスアンプ。ラッチングセンスアンプは、並列に読み取られ得る。センスアンプは、相補的金属酸化物半導体（ＣＭＯＳ）工程技術を用いて実装され得る交差結合ラッチを含みうる。システムがＯＴＰメモリセルの論理状態を要求する場合、システムは、ＯＴＰメモリセルを擾乱することなく、ラッチングセンスアンプから論理状態を取得し得る。この動作は、「ソフトリード」と呼ばれる。例えばシステムオン・オフ・オン電力サイクルといったイベントの後にのみ、ＯＴＰメモリを実際に読取る別の読取り動作が実効されなければならない。この動作は通常、「ハードリード」と称される。しかしながら同一データはセンスアンプに常にラッチされるので、負バイアス温度不安定性（ＮＢＴＩ）によって、ＰＭＯＳ（ｐ型金属酸化物半導体）の閾値電圧（ＶＴＨ）は、センス増幅ラッチに起こるおそれがある。ＮＢＴＩドリフトが時間に亘ってセンスアンプオフセットをもたらすため、長期間に亘って正しく感知が得られないおそれがある。
る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、上述の問題を解決するラッチングセンスアンプが必要である。
【課題を解決するための手段】
【０００５】
一般に、ＮＢＴＩを耐えるラッチングセンスアンプが提供される。ラッチングセンスアンプは、２つの格納ノードとの間に接続された第１および第２インバータを有する交差結合ラッチを含む。各インバータは、直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタを含む。第１ＮＢＴＩ補償トランジスタは、電源電圧端子に接続されたソース端子を有する。第１ＮＢＴＩ補償トランジスタも、第１インバータのＰチャネルトランジスタのソース端子に接続されたドレイン端子を有する。第２ＮＢＴＩトランジスタは、電源電圧端子に接続されたソース端子を有する。第１および第２ＮＢＴＩトランジスタは、２つの格納ノードの論理状態に応答する。第３ＮＢＴＩトランジスタは、第１および第２ＮＢＴＩ補償トランジスタのドレイン端子との間に接続される。交差結合ラッチのＰチャネルトランジスタにおける閾値電圧不整合が時間と共にセンスアンプのラッチング動作を影響しないように、２つのトランジスタスタックの間のＮＢＴＩ効果を均衡するためのラッチングセンスアンプのホールドまたはスタティック動作の間、ＮＢＴＩ補償トランジスタは、イネーブルされる。
【０００６】
１つの態様において、集積回路が提供され、該集積回路は、メモリセルかつ第１および第２ビット線を介して該メモリセルに接続されたセンスアンプを含み、該センスアンプは、第１ビット線を渡ってメモリセルによって供給された第１データ信号に応答する第１インバータと、第２ビット線を亘ってメモリセルによって供給された第２データ信号に応答する第２インバータであって、第２インバータは第１インバータと交差結合される第２インバータと、基準電圧に接続されたソース電極、第１インバータのソースインバータに接続されたドレイン電極、および第１または第２データ信号の１つに応答する第１論理に接続されたゲート電極を備える第１負バイアス温度不安定性（ＮＢＴＩ）補償トランジスタと、基準電圧に接続されたソース電極、第２インバータのソース電極接続されたドレイン電極、および第１または第２データ信号の１つに応答する第２論理に接続されたゲート電極を備える第２ＮＢＴＩ補償トランジスタとを備える。ここで第２データ信号は、第１データ信号の論理相補信号である。センスアンプはさらに、第１ＮＢＴＩ補償トランジスタのドレイン電極および第１インバータのソース電極に接続された第１ソース／ドレイン電極と、第２ＮＢＴＩ補償トランジスタのドレイン電極および第２インバータのソース電極に接続された第２ソース／ドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える平衡トランジスタを有してもよい。センスアンプのホールドモードの間、平衡トランジスタは、オンであってよい。センスアンプのセンスモードの間、平衡トランジスタは、オフであってよい。第１ＮＢＴＩ補償トランジスタおよび第２ＮＢＴＩ補償トランジスタは、Ｐチャネルトランジスタであってよい。メモリセルは、ワンタイムプログラマブルメモリセルであってよい。メモリセルは、第１および第２ビット線に接続された複数のメモリセルの１つであってよい。集積回路はさらに、供給電圧バイアス回路を備え、該供給電圧バイアス回路は、センスアンプの供給電圧に接続されたソース電極、第１ＮＢＴＩトランジスタのソース電極および第２ＮＢＴＩトランジスタのソース電極に接続されたドレイン電極、およびイネーブル信号を受信するように接続されたゲート電極を備える第１供給電圧バイアストランジスタと、センスアンプの供給電圧に接続されたソース電極、第１ＮＢＴＩトランジスタのソース電極および第２ＮＢＴＩトランジスタのソース電極に接続されたドレイン電極、および第１および第２ソース電圧バイアストランジスタに接続されたゲート電極を備える第２供給電圧バイアストランジスタとを備えてもよい。
【０００７】
別の態様において、センス増幅回路が提供され、センス増幅回路は、第１および第２トランジスタを備える第１インバータであって、第１トランジスタは、ソース電極、第１データノードに接続されたドレイン電極、および第２データノードに接続されたゲート電極を備え、第２トランジスタは、第１データノードに接続されたドレイン電極、ソース電極、および第１トランジスタのゲート電極に接続されたゲート電極を備える第１インバータと、第３トランジスタおよび第４トランジスタを備える第２インバータであって、第３トランジスタは、第１トランジスタのソース電極に接続されたソース電極、第２データノードに接続されたドレイン電極、および第１データノードに接続されたゲート電極を備え、第４トランジスタは、第２データノードに接続されたドレイン電極、第２トランジスタのソース電極に接続されたソース電極、および第３トランジスタのゲート電極に接続されたゲート電極を備える第２インバータと、基準電圧に接続されたソース電極、第１トランジスタのソース電極に接続されたドレイン電極、およびゲート電極を備える第１負バイアス温度不安定性（ＮＢＴＩ）補償トランジスタと、基準電圧に接続されたソース電極、第３トランジスタのソース電極および第１ＮＢＴＩ補償トランジスタのドレイン電極に接続されたドレイン電極、およびゲート電極を備える第２ＮＢＴＩ補償トランジスタと、第１データノードに接続された入力および第１ＮＢＴＩ補償トランジスタのゲート電極に接続された出力を備える第１論理であって、第１論理は、第１データノードおよびイネーブル信号によって供給された第１信号に応答する第１論理と、第２データノードに接続された入力および第２ＮＢＴＩ補償トランジスタのゲート電極に接続された出力を備える第２論理とを備える。ここで第２論理は、第２データノードおよびイネーブル信号によって供給された第２信号に応答する。センス増幅回路はさらに、論理ハイイネーブル信号に応答して第１ＮＢＴＩ補償トランジスタのゲートに第１データノードを接続し、論理ローイネーブル信号に応答して接地電位に第１ＮＢＴＩ補償トランジスタのゲートを接続するように構成された第１論理を備えてもよい。第２論理は、論理ハイイネーブル信号に応答して、第２データノードを第２ＮＢＴＩ補償トランジスタに接続するように構成されえ、且つ論理ローイネーブル信号に応答して、第１ＮＢＴＩ補償トランジスタのゲートを接地電位に接続するように構成され得る。第２データ信号は、第１データ信号の論理相補信号であってよい。センス増幅回路はさらに、平衡トランジスタを備えてもよく、該平衡トランジスタは、第１ＮＢＴＩ補償トランジスタのドレイン電極および第１トランジスタのソース電極に接続された第１ソース／ドレイン電極と、第２ＮＢＴＩ補償トランジスタのドレイン電極および第３トランジスタのソース電極に接続された第２ソース／ドレイン電極と、イネーブル信号の論理相補信号を受信するように接続されたゲート電極とを備える。ここで、該平衡トランジスタは、第１ＮＢＴＩ補償トランジスタのドレイン電極と第１トランジスタのソース電極とを、第２ＮＢＴＩ補償トランジスタのドレイン電極と第３トランジスタのソース電極とに接続する。第１および第２ＮＢＴＩ補償トランジスタは、Ｐチャネルトランジスタであってよい。第１トランジスタおよび第３トランジスタは、Ｐチャネルトランジスタであってよい。センス増幅回路はさらに、メモリセルに接続された第１ビット線と、メモリセルに接続された第２ビット線とを備えてもよく、ここで第１信号は、第１ビット線を亘ってメモリセルによって供給されたデータ信号に応答し、第２信号は、第２ビット線を亘ってメモリセルによって供給されたデータ信号の論理相補信号に応答する。メモリセルは、ワンタイムプログラマブルメモリセルであってよい。メモリセルは、第１および第２ビット線に接続された複数のメモリセルの１つであってよい。
【０００８】
またさらなる別の態様において、センスアンプにおける負バイアス温度不安定性（ＮＢＴＩ）を補償するための補償方法が提供され、該補償方法は、ラッチにおける相当する第１および第２インバータ回路を用いることによって第１および第２データ信号を格納する工程であって、第１インバータ回路の供給電圧経路は、第１ＮＢＴＩ補償トランジスタのドレインに接続され、第２インバータ回路の供給電圧経路は、第２ＮＢＴＩ補償トランジスタのドレインに接続される工程と、ラッチがホールド状態である時、第１ＮＢＴＩ補償トランジスタのゲートを第１インバータ回路のデータノードに接続し、且つ第２ＮＢＴＩ補償トランジスタのゲートを第２インバータ回路のデータノードに接続する工程と、ラッチがセンス状態である時、第１ＮＢＴＩ補償トランジスタのゲートおよび第２ＮＢＴＩ補償トランジスタのゲートを接地電位に接続する工程とを含む。方法はさらに、ラッチがホールド状態である時に第１および第２ＮＢＴＩ補償トランジスタのドレインを接続する平衡デバイスをイネーブルする工程と、ラッチがセンス状態である時に平衡デバイスをディスエーブルする工程とを含んでもよい。方法はさらに、ワンタイムプログラマブルメモリセルから第１および第２データ信号を与える工程を含んでもよい。
【０００９】
ここに記載された半導体基板は、任意の半導体材料または、窒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンのような材料の組合せ、またはこれら材料の組合せでもよい。
【００１０】
本明細書記載されるように、金属酸化物半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および略語ＭＯＳは広義に解釈され、特に、これらのものは「金属」および「酸化物」を用いる構造に単に制限されるのではなく、「金属」を含むいかなるタイプの半導体および「酸化物」を含むいかなるタイプの誘電体を適用してもよいことを理解されるべきである。電解効果トランジスタという用語は「ＦＥＴ」と略される。
【００１１】
「アサートする」や「セットする」及び「ネゲートする」（あるいは「ディアサートする」や「クリアする」）という語は、本明細書において、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は、論理レベルゼロである。また論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は、論理レベル１である。
【００１２】
本明細書記載された各信号は正論理または負論理として設計し得る。ここで負論理は、信号名上に線（バー）を書くか、または信号名の後にアスタリスク「＊」を続けることにより指定される。負論理信号の場合、信号は、アクティブローであり、論理的に真の状態は、論理レベル０に相当する。正論理信号の場合、信号は、アクティブハイであり、論理的に真の状態は、論理レベル１に相当する。本明細書に記載された任意の信号は、負論理または正論理信号として設計することができる。従って代替実施形態において、正論理信号として記載された信号は負論理信号として実行可能であり、負論理信号として記載された信号は正論理信号として実行可能である。
【図面の簡単な説明】
【００１３】
【図１】一実施形態にしたがう、集積回路のブロック図である。
【図２】図１の集積回路のラッチングセンスアンプの実施形態のより詳細な部分的概略および部分的論理図である。
【図３】図１の集積回路のラッチングセンスアンプの別の実施形態のより詳細な部分的概略および部分的論理図である。
【発明を実施するための形態】
【００１４】
図１は、一実施形態にしたがって、集積回路１０のブロック図を示す。集積回路１０は、複数のメモリセルを有するワンタイムプログラマブル（ＯＴＰ）メモリを含む。各メモリセルは、対応するセンスアンプに接続される。メモリセルとセンスアンプとの間は、１対１対応関係である。例えば図１において、代表的なセンスアンプ２０、１１、１２はそれぞれ、メモリセル１３、１４、１５それぞれに接続される。センスアンプ２０、１１、および１２は、図示された実施形態において互いに同一であることを留意されたい。ＯＴＰメモリセルはそれぞれ、ヒューズ、アンチヒューズ、または他のタイプのＯＴＰメモリセルとして実装されてもよい。別の実施形態において、別のタイプの不揮発性または揮発性メモリセルが使用されてもよく、例えばリード・オンリー・メモリー（ＲＯＭ）、電気的消去可能のプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュメモリセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含むメモリセルが使用されてもよい。また別の実施形態において、センスアンプは複数のメモリセル中に共有されてもよい。
【００１５】
図１において、「ＢＬ１／ＢＬ２＊」とラベル付けされたビット線対は、メモリセル１３とセンスアンプ２０との間に接続され、「ＢＬ２／Ｂｌ２＊」とラベル付けされたビット線対は、メモリセル１４とセンスアンプ１１との間に接続され、「ＢＬＭ／ＢＬＭ＊」とラベル付けされたビット線対は、メモリセル１５とセンスアンプ１２との間に接続される。別の実施形態において、ビット線対の代りに単一ビット線が使用されもよい。任意の数の単一ビット線またはビット線対であってもよい。センスアンプはそれぞれ、出力端子を有し、出力端子は、センスアンプに接続されたＯＴＰメモリセルの格納された論理状態に対応するデータ信号を与える。センスアンプ２０は、「ＯＵＴ１」とラベル付けされた出力端子を有し、センスアンプ１１は、「ＯＵＴ２」とラベル付けされた出力端子を有し、センスアンプ１２は、「ＯＵＴＭ」とラベル付けされた出力端子を有する。出力端子ＯＵＴＭは、Ｍ番目のセンスアンプの出力であり、ここでＭは、任意の整数である。読取り動作の間、データは、メモリセルから並列に読み取られ得る。センスアンプ２０、１１、１２はそれぞれ、「ＮＳＥＴ／ＮＳＥＴ＊」および「ＰＳＥＴ／ＰＳＥＴ＊」とラベル付けされた制御信号を受信する。ＮＳＥＴおよびＰＳＥＴセットがアサートされる時、データビットを保持するために、ラッチングセンスアンプ２０、１１、１２は、ホールドモードまたはスタティックモードにイネーブルされる。制御信号ＮＳＥＴおよびＰＳＥＴはネゲートされる時、ラッチングセンスアンプ２０、１１、１２は、書込み可能である。図示されたように、各ラッチングセンスアンプが１つのＯＴＰメモリセルのみに接続する場合において、ＯＴＰメモリセルがプログラムされた後に、ラッチングセンスアンプは、１つの論理状態のみを格納する。なぜならば、ＯＴＰメモリセルが再プログラムされえないからである。したがってホールドモードの間、ラッチングセンスアンプのラッチ部分のＰチャネルトランジスタの１つは、常時オンであり、その他のＰチャネルトランジスタは、常時オフである。このことは、常時オンであるＰチャネルトランジスタへのＮＢＴＩ効果によって及ぼされたラッチにおけるＰチャネルトランジスタの閾値電圧の不平衡の問題を引き起こす。図示された実施形態にしたがって、ＶＴＨ不平衡のレベルは、センスアンプの２つの足同士の間にＮＢＴＩ効果を等しく分配するために、ＮＢＴＩ補償トランジスタの使用によって相殺される。ラッチングセンスアンプの動作は、図２を参照して以下に説明される。
【００１６】
図２は、図１の集積回路１０のラッチングセンスアンプ２０の部分的概略図および部分的論理図を、より詳細に示す。ラッチングセンスアンプ２０は、Ｐチャネルトランジスタ２４、２８、３４、３６、３８、４０、４２、４６、５２と、Ｎチャネルトランジスタ２６、３０、３２、４８、５４と、ＮＡＮＤ論理ゲート５６、６２と、インバータ５８、６４とを含む。トランジスタ２４、２６、２８、３０は、互いに接続されることによって、交差結合ラッチ２２を形成する。Ｐチャネルトランジスタ４６とＮチャネルトランジスタ４８は、トランスミッションゲート４４を形成し、Ｐチャネルトランジスタ５２とＮチャネルトランジスタ５４は、トランスミッションゲート５０を形成する。Ｐチャネルトランジスタ３４は、「ＶＤＤ」とラベル付けされた電源電圧端子に接続されたソース（電流電極）、「Ｎ３」とラベル付けされた内部ノードに接続されたドレイン（電流電極）、およびノードＮ３に接続されたゲート（制御電極）を有する。Ｐチャネルトランジスタ３６は、ＶＤＤに接続されたソース、ノードＮ３に接続されたドレイン、および制御信号ＰＳＥＴを受信するためのゲートを有する。Ｐチャネルトランジスタ３８は、ノードＮ３に接続されたソース、ドレイン、およびゲートを有する。Ｐ−チャネルトランジスタ４０は、ノードＮ３に接続されたソース、ドレイン、およびゲートを有する。Ｐチャネル平衡トランジスタ４２は、トランジスタ３８のドレインに接続された第１ソース／ドレイン端子、トランジスタ４０のドレインに接続された第２ソース／ドレイン端子、および制御信号ＰＳＥＴ＊を受信するためのゲートを有する。Ｐチャネルトランジスタ２４とＮチャネルトランジスタ２６は、インバータを形成する。Ｐチャネルトランジスタ２８とＮチャネトランジスタ３０は、インバータを形成する。Ｐチャネルトランジスタ２４は、トランジスタ３８のドレインに接続されたソース、格納ノードＮ１に接続されたドレイン、および格納ノードＮ２に接続されたゲートを有する。Ｎチャネルトランジスタ２６は、格納ノードＮ１に接続されたドレインと、ソースと、ノードＮ２でトランジスタ２４のゲートに接続されたゲートとを有する。Ｐチャネルトランジスタ２８は、トランジスタ４０のドレインに接続されたソース、ノードＮ２に接続されたドレイン、および格納ノードＮ１に接続されたゲートを有する。Ｎチャネルトランジスタ３０は、格納ノードＮ２でトランジスタ２８のドレインに接続されたドレイン、トランジスタ２６のソースに接続されたソース、および格納ノードＮ１でトランジスタ２８のゲートに接続されたゲートを有する。Ｎチャネルトランジスタ３２は、トランジスタ２６，３０のソースに接続されたドレインと、「ＶＳＳ」とラベル付けされた電源電圧端子に接続されたソースと、「ＮＳＥＴ」とラベル付けされた制御信号を受信するためのゲートとを有する。Ｐチャネルトランジスタ４６は、ノードＮ１に接続された第１ソース／ドレイン端子、ビット線ＢＬ１に接続された第２ソース／ドレイン端子、およびＮＳＥＴ制御信号を受信するためのゲートを有する。Ｎチャネルトランジスタ４８は、ノードＮ１に接続された第１ソース／ドレイン端子、ビット線ＢＬ１に接続された第２ソース／ドレイン端子、およびＮＳＥＴ＊を受信するためのゲートを有する。Ｐチャネルトランジスタ５２は、ノードＮ２に接続された第１ソース／ドレイン端子、ビット線ＢＬ＊に接続された第２ソース／ドレイン端子、および制御信号ＮＳＥＴを受信するためのゲートを有する。Ｎチャネルトランジスタ５４は、ノードＮ２に接続された第１ソース／ドレイン端子、ビット線ＢＬ１＊に接続された第２ソース／ドレイン端子、および制御信号ＮＳＥＴ＊を受信するゲートを有する。ＮＡＮＤ論理ゲート５６は、ＰＳＥＴを受信するための第１入力端子、ノードＮ１に接続された第２入力端子、および出力端子を有する。インバータ５８は、ＮＡＮＤ論理ゲート５６の出力端子に接続された入力端子と、トランジスタ３８のゲートに接続された出力端子とを有する。ＮＡＮＤ論理ゲート６２は、制御信号ＰＳＥＴを受信するための第１入力、格納ノードＮ２に接続された第２入力、および出力端子を有する。インバータ６４は、ＮＡＮＤ論理ゲート６２の出力に接続された入力と、トランジスタ４０のゲートに接続された出力とを有する。図示された実施形態において、ＶＤＤは、正電源電圧を受けるように接続され、例えば０．９ボルトであり、ＶＳＳは、接地に接続されることを留意されたい。別の実施形態において、電力供給電圧は異なっていてもよい。
【００１７】
動作において、センスアンプ２０に接続されたメモリセルの論理状態はまず、ラッチングセンスアンプ２０に与えられ、且つラッチングセンスアンプ２０に格納されなければならない。ラッチングセンスアンプ２０に接続されたメモリセルの論理状態を読取るために、制御信号ＮＳＥＴおよびＰＳＥＴは、論理ロー電圧としてアサートされる。それに応答して、Ｐチャネルトランジスタ３６は、導電性となり、ノードＮ３に供給されるべき全電力供給電圧をもたらす。Ｎチャネルトランジスタ３２は、実質的に非導電性である。Ｐチャネルトランジスタ４２は、実質的に非導電性であり、Ｐチャネルトランジスタ３８，４０は、導電性である。トランスミッションゲート４４，５５は、両方とも導電性であり、格納ノードＮ１，Ｎ２それぞれに供給されるべきビット線ＢＬ１，ＢＬ１＊における差動データ信号をもたらす。交差結合ラッチ２２は、データ信号の論理状態を、格納ノードＮ１およびＮ２における差動電圧として格納する。例えばノードＮ１が論理ローを格納しており、且つノードＮ２が論理ハイを格納していれば、Ｐチャネルトランジスタ２４はオフであり、Ｎチャネルトランジスタ２６はオンであり、ノードＮ１の電圧をＶＳＳにプルする。同様にＰチャネルトランジスタ２８はオンであり、Ｎチャネルトランジスタ３０はオフであり、ノードＮ２がトランジスタ２８によってＶＤＤにプルされることになる。ＯＴＰメモリセルの論理状態をラッチ２２に書込むことをより簡易にし、且つＯＴＰメモリへのストレスを減少するために、トランスミッションゲート４４，５０を導電性にする前に、Ｎチャネルトランジスタ３２は、非導電性にされる。ノードＮ１，Ｎ２がＯＴＰメモリセルの論理状態に露出された後には、トランスミッションゲート４４，５０は実質的に非導電性であり、Ｎチャネルトランジスタ４２は導電性にされ、ノードＮ１，Ｎ２の差動電圧をさらに離すことになる。ＯＴＰメモリセルの論理状態が決して変化しないため、データホールドモードの間、交差結合ラッチ２２のトランジスタ２８，２６は常時オンであり、トランジスタ２４，３０は常時オフである。したがってＰチャネルトランジスタ２８は、Ｐチャネルトランジスタ２４よりも多くのＮＢＴＩストレスを受け、それぞれの閾電圧にオフセットが起こるおそれがある。
【００１８】
長期間に亘って同一論理状態を格納することによってもたらされたＮＢＴＩストレスを平衡化するために、格納ノードＮ１およびＮ２の論理状態は、交差結合インバータ２２を有するラッチに電圧を供給するために、トランジスタ３８，４０のいずれかを導電性にするかを決定するために使用される。上述の例において、格納ノードＮ１が論理ローであり、且つ格納ノードＮ２が論理ハイであり、且つ制御信号ＰＳＥＴおよびＮＳＥＴがホールドモードにおける動作のために論理ハイ電圧としてアサートされる場合に、トランジスタ３８のゲートは、論理ローを受信することによってトランジスタ３８を導電性にすることをもたらし、トランジスタ４０のゲートは、インバータ６４から論理ハイを受け、トランジスタ４０を実質的に非導電性にする。Ｐチャネルトランジスタ４２が導電性である場合に、トランジスタ２４，２８のソース端子は、トランジスタ３８を介して両方とも同一の基準電圧を受ける。トランジスタ２８は、トランジスタ２４より多くのＮＢＴＩストレスを受けるが、トランジスタ３８は、トランジスタ２８のＮＢＴＩストレスを補償するためにＮＢＴＩストレスを受ける。トランジスタ２４，３８の直列接続は、トランジスタ２８，４０の直列接続として同一の累積閾値電圧を有する。
【００１９】
データホールド動作の間のセンスアンプ２０のすべてのＰチャネルトランジスタへのＮＢＴＩストレスをさらに低減するために、センスアンプがダイオード接続されたＰチャネルトランジスタ３４によってのみ供給されるように、Ｐチャネルトランジスタ３６は、論理ハイＰＳＥＴ信号によって実質的に非導電性にされる。ノードＮ３は、ＶＤＤよりも比較的低い電圧であり、センスアンプのＰチャネルトランジスタは、若干低い負のゲート−ソース電圧（ＶＧＳ）を有することになる。
【００２０】
図示された実施形態において、ＯＴＰメモリセルに格納された論理状態は、ＯＴＰメモリセル直接に読取られる代りに、ラッチングセンスアンプ２０から読取られる。ノードＮ１からの出力信号ＯＵＴ１は、シングルエンド信号である。別の実施形態において、ノードＮ１，Ｎ２の論理状態は、シングルエンド信号の代りに、差動出力信号として提供されてもよい。
【００２１】
図３は、図１の集積回路において使用されるためのラッチングセンスアンプ２０‘の部分的概略図および部分的論理図を示す。図２示されたＮＡＮＤ論理ゲート５６，６２と、インバータ５８，６４の代りにＮＯＲ論理ゲート６６，６８が使用されることを除いて、ラッチングセンスアンプ２０’は図２のラッチングセンスアンプ２０と実質的同一である。また信号ＰＳＥＴ＊は、信号ＰＳＥＴの代りに入力として使用されることを留意されたい。
【００２２】
ＮＯＲ論理ゲート６６は、信号ＰＳＥＴ＊を受信するように接続された第１入力、ノードＮ２に接続された第２入力、およびトランジスタ３８のゲートに接続された出力を有する。ＮＯＲ論理ゲート６８は、信号ＰＳＥＴ＊を受信するように接続された第１入力、ノードＮ１に接続された第２入力、およびトランジスタ４０のゲートに接続された出力を有する。図示された実施形態において、ＶＤＤは正の電源電圧を受けるように接続され、例えば０．９ボルトであり、ＶＳＳは接地に接続されることを留意されたい。別の実施形態において、電源電圧は異なってもよい。
【００２３】
他の実施形態において、当業者は、トランジスタ３８，４０を制御するために図示された論理の異なる組み合わせを使用できることを理解するであろう。
本発明を実現する装置は、ほとんどの部分において当業者に知られた電子部品と電子回路によって構成されている。したがって本発明の基本的な概念の理解のためと、本発明の教示を分かりにくくすることを防ぐために、回路の詳細は、上記説明に必要であると考えられるよりも多くは説明されていない。
【００２４】
本発明では特定の電導タイプまたは特定の電位の極性に対して説明されてきたが、当業者は、導電タイプや電位の極性を逆にし得ることを理解するであろう。
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【００２５】
「接続された」という語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従ってこれらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【技術分野】
【０００１】
本発明は、一般的には集積回路メモリに関するものであり、より詳細には、負バイアス温度不安定性に耐性のあるラッチングセンスアンプを有するメモリおよび関連する方法に関するものである。
【背景技術】
【０００２】
ワンタイムプログラマブル（ＯＴＰ）メモリは、プログラムまたはデータを修正回路アプレイケーションに恒久的に格納するために用いられるタイプのメモリである。ＯＴＰメモリセルは、例えば、ヒューズまたはアンチヒューズを用いて実装され得る。ＯＴＰメモリセル、例えば、電気的プログラマブルヒューズまたはアンチヒューズに読取り電流を繰り返し印加することによって、ＯＴＰメモリセルに読取り擾乱を起こす可能性があり、したがってＯＴＰメモリセルにストレス条件を及ぼす。読取り電流ストレスが繰り返されるとＯＴＰメモリセルの論理状態が漸次変化するおそれがあり、長い期間の後にセルをプログラムされていない状態からプログラムされた状態に移動させることによって、エラーを発生する。したがってＯＴＰメモリセルを可能な限り読まないことが望ましい。ＯＴＰメモリセルを読取ることを回避する１つの方法は、ラッチングセンスアンプにＯＴＰメモリセルの論理状態を格納するための読取り動作を用いることである。例えばラッチングセンスアンプに接続される各ＯＴＰメモリセルは、平行ブロックアーキテクチャに使用される可能性があるセンスアンプ。ラッチングセンスアンプは、並列に読み取られ得る。センスアンプは、相補的金属酸化物半導体（ＣＭＯＳ）工程技術を用いて実装され得る交差結合ラッチを含みうる。システムがＯＴＰメモリセルの論理状態を要求する場合、システムは、ＯＴＰメモリセルを擾乱することなく、ラッチングセンスアンプから論理状態を取得し得る。この動作は、「ソフトリード」と呼ばれる。例えばシステムオン・オフ・オン電力サイクルといったイベントの後にのみ、ＯＴＰメモリを実際に読取る別の読取り動作が実効されなければならない。この動作は通常、「ハードリード」と称される。しかしながら同一データはセンスアンプに常にラッチされるので、負バイアス温度不安定性（ＮＢＴＩ）によって、ＰＭＯＳ（ｐ型金属酸化物半導体）の閾値電圧（ＶＴＨ）は、センス増幅ラッチに起こるおそれがある。ＮＢＴＩドリフトが時間に亘ってセンスアンプオフセットをもたらすため、長期間に亘って正しく感知が得られないおそれがある。
る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、上述の問題を解決するラッチングセンスアンプが必要である。
【課題を解決するための手段】
【０００５】
一般に、ＮＢＴＩを耐えるラッチングセンスアンプが提供される。ラッチングセンスアンプは、２つの格納ノードとの間に接続された第１および第２インバータを有する交差結合ラッチを含む。各インバータは、直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタを含む。第１ＮＢＴＩ補償トランジスタは、電源電圧端子に接続されたソース端子を有する。第１ＮＢＴＩ補償トランジスタも、第１インバータのＰチャネルトランジスタのソース端子に接続されたドレイン端子を有する。第２ＮＢＴＩトランジスタは、電源電圧端子に接続されたソース端子を有する。第１および第２ＮＢＴＩトランジスタは、２つの格納ノードの論理状態に応答する。第３ＮＢＴＩトランジスタは、第１および第２ＮＢＴＩ補償トランジスタのドレイン端子との間に接続される。交差結合ラッチのＰチャネルトランジスタにおける閾値電圧不整合が時間と共にセンスアンプのラッチング動作を影響しないように、２つのトランジスタスタックの間のＮＢＴＩ効果を均衡するためのラッチングセンスアンプのホールドまたはスタティック動作の間、ＮＢＴＩ補償トランジスタは、イネーブルされる。
【０００６】
１つの態様において、集積回路が提供され、該集積回路は、メモリセルかつ第１および第２ビット線を介して該メモリセルに接続されたセンスアンプを含み、該センスアンプは、第１ビット線を渡ってメモリセルによって供給された第１データ信号に応答する第１インバータと、第２ビット線を亘ってメモリセルによって供給された第２データ信号に応答する第２インバータであって、第２インバータは第１インバータと交差結合される第２インバータと、基準電圧に接続されたソース電極、第１インバータのソースインバータに接続されたドレイン電極、および第１または第２データ信号の１つに応答する第１論理に接続されたゲート電極を備える第１負バイアス温度不安定性（ＮＢＴＩ）補償トランジスタと、基準電圧に接続されたソース電極、第２インバータのソース電極接続されたドレイン電極、および第１または第２データ信号の１つに応答する第２論理に接続されたゲート電極を備える第２ＮＢＴＩ補償トランジスタとを備える。ここで第２データ信号は、第１データ信号の論理相補信号である。センスアンプはさらに、第１ＮＢＴＩ補償トランジスタのドレイン電極および第１インバータのソース電極に接続された第１ソース／ドレイン電極と、第２ＮＢＴＩ補償トランジスタのドレイン電極および第２インバータのソース電極に接続された第２ソース／ドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える平衡トランジスタを有してもよい。センスアンプのホールドモードの間、平衡トランジスタは、オンであってよい。センスアンプのセンスモードの間、平衡トランジスタは、オフであってよい。第１ＮＢＴＩ補償トランジスタおよび第２ＮＢＴＩ補償トランジスタは、Ｐチャネルトランジスタであってよい。メモリセルは、ワンタイムプログラマブルメモリセルであってよい。メモリセルは、第１および第２ビット線に接続された複数のメモリセルの１つであってよい。集積回路はさらに、供給電圧バイアス回路を備え、該供給電圧バイアス回路は、センスアンプの供給電圧に接続されたソース電極、第１ＮＢＴＩトランジスタのソース電極および第２ＮＢＴＩトランジスタのソース電極に接続されたドレイン電極、およびイネーブル信号を受信するように接続されたゲート電極を備える第１供給電圧バイアストランジスタと、センスアンプの供給電圧に接続されたソース電極、第１ＮＢＴＩトランジスタのソース電極および第２ＮＢＴＩトランジスタのソース電極に接続されたドレイン電極、および第１および第２ソース電圧バイアストランジスタに接続されたゲート電極を備える第２供給電圧バイアストランジスタとを備えてもよい。
【０００７】
別の態様において、センス増幅回路が提供され、センス増幅回路は、第１および第２トランジスタを備える第１インバータであって、第１トランジスタは、ソース電極、第１データノードに接続されたドレイン電極、および第２データノードに接続されたゲート電極を備え、第２トランジスタは、第１データノードに接続されたドレイン電極、ソース電極、および第１トランジスタのゲート電極に接続されたゲート電極を備える第１インバータと、第３トランジスタおよび第４トランジスタを備える第２インバータであって、第３トランジスタは、第１トランジスタのソース電極に接続されたソース電極、第２データノードに接続されたドレイン電極、および第１データノードに接続されたゲート電極を備え、第４トランジスタは、第２データノードに接続されたドレイン電極、第２トランジスタのソース電極に接続されたソース電極、および第３トランジスタのゲート電極に接続されたゲート電極を備える第２インバータと、基準電圧に接続されたソース電極、第１トランジスタのソース電極に接続されたドレイン電極、およびゲート電極を備える第１負バイアス温度不安定性（ＮＢＴＩ）補償トランジスタと、基準電圧に接続されたソース電極、第３トランジスタのソース電極および第１ＮＢＴＩ補償トランジスタのドレイン電極に接続されたドレイン電極、およびゲート電極を備える第２ＮＢＴＩ補償トランジスタと、第１データノードに接続された入力および第１ＮＢＴＩ補償トランジスタのゲート電極に接続された出力を備える第１論理であって、第１論理は、第１データノードおよびイネーブル信号によって供給された第１信号に応答する第１論理と、第２データノードに接続された入力および第２ＮＢＴＩ補償トランジスタのゲート電極に接続された出力を備える第２論理とを備える。ここで第２論理は、第２データノードおよびイネーブル信号によって供給された第２信号に応答する。センス増幅回路はさらに、論理ハイイネーブル信号に応答して第１ＮＢＴＩ補償トランジスタのゲートに第１データノードを接続し、論理ローイネーブル信号に応答して接地電位に第１ＮＢＴＩ補償トランジスタのゲートを接続するように構成された第１論理を備えてもよい。第２論理は、論理ハイイネーブル信号に応答して、第２データノードを第２ＮＢＴＩ補償トランジスタに接続するように構成されえ、且つ論理ローイネーブル信号に応答して、第１ＮＢＴＩ補償トランジスタのゲートを接地電位に接続するように構成され得る。第２データ信号は、第１データ信号の論理相補信号であってよい。センス増幅回路はさらに、平衡トランジスタを備えてもよく、該平衡トランジスタは、第１ＮＢＴＩ補償トランジスタのドレイン電極および第１トランジスタのソース電極に接続された第１ソース／ドレイン電極と、第２ＮＢＴＩ補償トランジスタのドレイン電極および第３トランジスタのソース電極に接続された第２ソース／ドレイン電極と、イネーブル信号の論理相補信号を受信するように接続されたゲート電極とを備える。ここで、該平衡トランジスタは、第１ＮＢＴＩ補償トランジスタのドレイン電極と第１トランジスタのソース電極とを、第２ＮＢＴＩ補償トランジスタのドレイン電極と第３トランジスタのソース電極とに接続する。第１および第２ＮＢＴＩ補償トランジスタは、Ｐチャネルトランジスタであってよい。第１トランジスタおよび第３トランジスタは、Ｐチャネルトランジスタであってよい。センス増幅回路はさらに、メモリセルに接続された第１ビット線と、メモリセルに接続された第２ビット線とを備えてもよく、ここで第１信号は、第１ビット線を亘ってメモリセルによって供給されたデータ信号に応答し、第２信号は、第２ビット線を亘ってメモリセルによって供給されたデータ信号の論理相補信号に応答する。メモリセルは、ワンタイムプログラマブルメモリセルであってよい。メモリセルは、第１および第２ビット線に接続された複数のメモリセルの１つであってよい。
【０００８】
またさらなる別の態様において、センスアンプにおける負バイアス温度不安定性（ＮＢＴＩ）を補償するための補償方法が提供され、該補償方法は、ラッチにおける相当する第１および第２インバータ回路を用いることによって第１および第２データ信号を格納する工程であって、第１インバータ回路の供給電圧経路は、第１ＮＢＴＩ補償トランジスタのドレインに接続され、第２インバータ回路の供給電圧経路は、第２ＮＢＴＩ補償トランジスタのドレインに接続される工程と、ラッチがホールド状態である時、第１ＮＢＴＩ補償トランジスタのゲートを第１インバータ回路のデータノードに接続し、且つ第２ＮＢＴＩ補償トランジスタのゲートを第２インバータ回路のデータノードに接続する工程と、ラッチがセンス状態である時、第１ＮＢＴＩ補償トランジスタのゲートおよび第２ＮＢＴＩ補償トランジスタのゲートを接地電位に接続する工程とを含む。方法はさらに、ラッチがホールド状態である時に第１および第２ＮＢＴＩ補償トランジスタのドレインを接続する平衡デバイスをイネーブルする工程と、ラッチがセンス状態である時に平衡デバイスをディスエーブルする工程とを含んでもよい。方法はさらに、ワンタイムプログラマブルメモリセルから第１および第２データ信号を与える工程を含んでもよい。
【０００９】
ここに記載された半導体基板は、任意の半導体材料または、窒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンのような材料の組合せ、またはこれら材料の組合せでもよい。
【００１０】
本明細書記載されるように、金属酸化物半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および略語ＭＯＳは広義に解釈され、特に、これらのものは「金属」および「酸化物」を用いる構造に単に制限されるのではなく、「金属」を含むいかなるタイプの半導体および「酸化物」を含むいかなるタイプの誘電体を適用してもよいことを理解されるべきである。電解効果トランジスタという用語は「ＦＥＴ」と略される。
【００１１】
「アサートする」や「セットする」及び「ネゲートする」（あるいは「ディアサートする」や「クリアする」）という語は、本明細書において、それぞれ、信号、状態ビット、または同様の装置を論理的に真の状態または論理的に偽の状態にすることを言及する場合に用いられている。論理的に真の状態が論理レベル１の場合、論理的に偽の状態は、論理レベルゼロである。また論理的に真の状態が論理レベルゼロの場合、論理的に偽の状態は、論理レベル１である。
【００１２】
本明細書記載された各信号は正論理または負論理として設計し得る。ここで負論理は、信号名上に線（バー）を書くか、または信号名の後にアスタリスク「＊」を続けることにより指定される。負論理信号の場合、信号は、アクティブローであり、論理的に真の状態は、論理レベル０に相当する。正論理信号の場合、信号は、アクティブハイであり、論理的に真の状態は、論理レベル１に相当する。本明細書に記載された任意の信号は、負論理または正論理信号として設計することができる。従って代替実施形態において、正論理信号として記載された信号は負論理信号として実行可能であり、負論理信号として記載された信号は正論理信号として実行可能である。
【図面の簡単な説明】
【００１３】
【図１】一実施形態にしたがう、集積回路のブロック図である。
【図２】図１の集積回路のラッチングセンスアンプの実施形態のより詳細な部分的概略および部分的論理図である。
【図３】図１の集積回路のラッチングセンスアンプの別の実施形態のより詳細な部分的概略および部分的論理図である。
【発明を実施するための形態】
【００１４】
図１は、一実施形態にしたがって、集積回路１０のブロック図を示す。集積回路１０は、複数のメモリセルを有するワンタイムプログラマブル（ＯＴＰ）メモリを含む。各メモリセルは、対応するセンスアンプに接続される。メモリセルとセンスアンプとの間は、１対１対応関係である。例えば図１において、代表的なセンスアンプ２０、１１、１２はそれぞれ、メモリセル１３、１４、１５それぞれに接続される。センスアンプ２０、１１、および１２は、図示された実施形態において互いに同一であることを留意されたい。ＯＴＰメモリセルはそれぞれ、ヒューズ、アンチヒューズ、または他のタイプのＯＴＰメモリセルとして実装されてもよい。別の実施形態において、別のタイプの不揮発性または揮発性メモリセルが使用されてもよく、例えばリード・オンリー・メモリー（ＲＯＭ）、電気的消去可能のプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュメモリセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含むメモリセルが使用されてもよい。また別の実施形態において、センスアンプは複数のメモリセル中に共有されてもよい。
【００１５】
図１において、「ＢＬ１／ＢＬ２＊」とラベル付けされたビット線対は、メモリセル１３とセンスアンプ２０との間に接続され、「ＢＬ２／Ｂｌ２＊」とラベル付けされたビット線対は、メモリセル１４とセンスアンプ１１との間に接続され、「ＢＬＭ／ＢＬＭ＊」とラベル付けされたビット線対は、メモリセル１５とセンスアンプ１２との間に接続される。別の実施形態において、ビット線対の代りに単一ビット線が使用されもよい。任意の数の単一ビット線またはビット線対であってもよい。センスアンプはそれぞれ、出力端子を有し、出力端子は、センスアンプに接続されたＯＴＰメモリセルの格納された論理状態に対応するデータ信号を与える。センスアンプ２０は、「ＯＵＴ１」とラベル付けされた出力端子を有し、センスアンプ１１は、「ＯＵＴ２」とラベル付けされた出力端子を有し、センスアンプ１２は、「ＯＵＴＭ」とラベル付けされた出力端子を有する。出力端子ＯＵＴＭは、Ｍ番目のセンスアンプの出力であり、ここでＭは、任意の整数である。読取り動作の間、データは、メモリセルから並列に読み取られ得る。センスアンプ２０、１１、１２はそれぞれ、「ＮＳＥＴ／ＮＳＥＴ＊」および「ＰＳＥＴ／ＰＳＥＴ＊」とラベル付けされた制御信号を受信する。ＮＳＥＴおよびＰＳＥＴセットがアサートされる時、データビットを保持するために、ラッチングセンスアンプ２０、１１、１２は、ホールドモードまたはスタティックモードにイネーブルされる。制御信号ＮＳＥＴおよびＰＳＥＴはネゲートされる時、ラッチングセンスアンプ２０、１１、１２は、書込み可能である。図示されたように、各ラッチングセンスアンプが１つのＯＴＰメモリセルのみに接続する場合において、ＯＴＰメモリセルがプログラムされた後に、ラッチングセンスアンプは、１つの論理状態のみを格納する。なぜならば、ＯＴＰメモリセルが再プログラムされえないからである。したがってホールドモードの間、ラッチングセンスアンプのラッチ部分のＰチャネルトランジスタの１つは、常時オンであり、その他のＰチャネルトランジスタは、常時オフである。このことは、常時オンであるＰチャネルトランジスタへのＮＢＴＩ効果によって及ぼされたラッチにおけるＰチャネルトランジスタの閾値電圧の不平衡の問題を引き起こす。図示された実施形態にしたがって、ＶＴＨ不平衡のレベルは、センスアンプの２つの足同士の間にＮＢＴＩ効果を等しく分配するために、ＮＢＴＩ補償トランジスタの使用によって相殺される。ラッチングセンスアンプの動作は、図２を参照して以下に説明される。
【００１６】
図２は、図１の集積回路１０のラッチングセンスアンプ２０の部分的概略図および部分的論理図を、より詳細に示す。ラッチングセンスアンプ２０は、Ｐチャネルトランジスタ２４、２８、３４、３６、３８、４０、４２、４６、５２と、Ｎチャネルトランジスタ２６、３０、３２、４８、５４と、ＮＡＮＤ論理ゲート５６、６２と、インバータ５８、６４とを含む。トランジスタ２４、２６、２８、３０は、互いに接続されることによって、交差結合ラッチ２２を形成する。Ｐチャネルトランジスタ４６とＮチャネルトランジスタ４８は、トランスミッションゲート４４を形成し、Ｐチャネルトランジスタ５２とＮチャネルトランジスタ５４は、トランスミッションゲート５０を形成する。Ｐチャネルトランジスタ３４は、「ＶＤＤ」とラベル付けされた電源電圧端子に接続されたソース（電流電極）、「Ｎ３」とラベル付けされた内部ノードに接続されたドレイン（電流電極）、およびノードＮ３に接続されたゲート（制御電極）を有する。Ｐチャネルトランジスタ３６は、ＶＤＤに接続されたソース、ノードＮ３に接続されたドレイン、および制御信号ＰＳＥＴを受信するためのゲートを有する。Ｐチャネルトランジスタ３８は、ノードＮ３に接続されたソース、ドレイン、およびゲートを有する。Ｐ−チャネルトランジスタ４０は、ノードＮ３に接続されたソース、ドレイン、およびゲートを有する。Ｐチャネル平衡トランジスタ４２は、トランジスタ３８のドレインに接続された第１ソース／ドレイン端子、トランジスタ４０のドレインに接続された第２ソース／ドレイン端子、および制御信号ＰＳＥＴ＊を受信するためのゲートを有する。Ｐチャネルトランジスタ２４とＮチャネルトランジスタ２６は、インバータを形成する。Ｐチャネルトランジスタ２８とＮチャネトランジスタ３０は、インバータを形成する。Ｐチャネルトランジスタ２４は、トランジスタ３８のドレインに接続されたソース、格納ノードＮ１に接続されたドレイン、および格納ノードＮ２に接続されたゲートを有する。Ｎチャネルトランジスタ２６は、格納ノードＮ１に接続されたドレインと、ソースと、ノードＮ２でトランジスタ２４のゲートに接続されたゲートとを有する。Ｐチャネルトランジスタ２８は、トランジスタ４０のドレインに接続されたソース、ノードＮ２に接続されたドレイン、および格納ノードＮ１に接続されたゲートを有する。Ｎチャネルトランジスタ３０は、格納ノードＮ２でトランジスタ２８のドレインに接続されたドレイン、トランジスタ２６のソースに接続されたソース、および格納ノードＮ１でトランジスタ２８のゲートに接続されたゲートを有する。Ｎチャネルトランジスタ３２は、トランジスタ２６，３０のソースに接続されたドレインと、「ＶＳＳ」とラベル付けされた電源電圧端子に接続されたソースと、「ＮＳＥＴ」とラベル付けされた制御信号を受信するためのゲートとを有する。Ｐチャネルトランジスタ４６は、ノードＮ１に接続された第１ソース／ドレイン端子、ビット線ＢＬ１に接続された第２ソース／ドレイン端子、およびＮＳＥＴ制御信号を受信するためのゲートを有する。Ｎチャネルトランジスタ４８は、ノードＮ１に接続された第１ソース／ドレイン端子、ビット線ＢＬ１に接続された第２ソース／ドレイン端子、およびＮＳＥＴ＊を受信するためのゲートを有する。Ｐチャネルトランジスタ５２は、ノードＮ２に接続された第１ソース／ドレイン端子、ビット線ＢＬ＊に接続された第２ソース／ドレイン端子、および制御信号ＮＳＥＴを受信するためのゲートを有する。Ｎチャネルトランジスタ５４は、ノードＮ２に接続された第１ソース／ドレイン端子、ビット線ＢＬ１＊に接続された第２ソース／ドレイン端子、および制御信号ＮＳＥＴ＊を受信するゲートを有する。ＮＡＮＤ論理ゲート５６は、ＰＳＥＴを受信するための第１入力端子、ノードＮ１に接続された第２入力端子、および出力端子を有する。インバータ５８は、ＮＡＮＤ論理ゲート５６の出力端子に接続された入力端子と、トランジスタ３８のゲートに接続された出力端子とを有する。ＮＡＮＤ論理ゲート６２は、制御信号ＰＳＥＴを受信するための第１入力、格納ノードＮ２に接続された第２入力、および出力端子を有する。インバータ６４は、ＮＡＮＤ論理ゲート６２の出力に接続された入力と、トランジスタ４０のゲートに接続された出力とを有する。図示された実施形態において、ＶＤＤは、正電源電圧を受けるように接続され、例えば０．９ボルトであり、ＶＳＳは、接地に接続されることを留意されたい。別の実施形態において、電力供給電圧は異なっていてもよい。
【００１７】
動作において、センスアンプ２０に接続されたメモリセルの論理状態はまず、ラッチングセンスアンプ２０に与えられ、且つラッチングセンスアンプ２０に格納されなければならない。ラッチングセンスアンプ２０に接続されたメモリセルの論理状態を読取るために、制御信号ＮＳＥＴおよびＰＳＥＴは、論理ロー電圧としてアサートされる。それに応答して、Ｐチャネルトランジスタ３６は、導電性となり、ノードＮ３に供給されるべき全電力供給電圧をもたらす。Ｎチャネルトランジスタ３２は、実質的に非導電性である。Ｐチャネルトランジスタ４２は、実質的に非導電性であり、Ｐチャネルトランジスタ３８，４０は、導電性である。トランスミッションゲート４４，５５は、両方とも導電性であり、格納ノードＮ１，Ｎ２それぞれに供給されるべきビット線ＢＬ１，ＢＬ１＊における差動データ信号をもたらす。交差結合ラッチ２２は、データ信号の論理状態を、格納ノードＮ１およびＮ２における差動電圧として格納する。例えばノードＮ１が論理ローを格納しており、且つノードＮ２が論理ハイを格納していれば、Ｐチャネルトランジスタ２４はオフであり、Ｎチャネルトランジスタ２６はオンであり、ノードＮ１の電圧をＶＳＳにプルする。同様にＰチャネルトランジスタ２８はオンであり、Ｎチャネルトランジスタ３０はオフであり、ノードＮ２がトランジスタ２８によってＶＤＤにプルされることになる。ＯＴＰメモリセルの論理状態をラッチ２２に書込むことをより簡易にし、且つＯＴＰメモリへのストレスを減少するために、トランスミッションゲート４４，５０を導電性にする前に、Ｎチャネルトランジスタ３２は、非導電性にされる。ノードＮ１，Ｎ２がＯＴＰメモリセルの論理状態に露出された後には、トランスミッションゲート４４，５０は実質的に非導電性であり、Ｎチャネルトランジスタ４２は導電性にされ、ノードＮ１，Ｎ２の差動電圧をさらに離すことになる。ＯＴＰメモリセルの論理状態が決して変化しないため、データホールドモードの間、交差結合ラッチ２２のトランジスタ２８，２６は常時オンであり、トランジスタ２４，３０は常時オフである。したがってＰチャネルトランジスタ２８は、Ｐチャネルトランジスタ２４よりも多くのＮＢＴＩストレスを受け、それぞれの閾電圧にオフセットが起こるおそれがある。
【００１８】
長期間に亘って同一論理状態を格納することによってもたらされたＮＢＴＩストレスを平衡化するために、格納ノードＮ１およびＮ２の論理状態は、交差結合インバータ２２を有するラッチに電圧を供給するために、トランジスタ３８，４０のいずれかを導電性にするかを決定するために使用される。上述の例において、格納ノードＮ１が論理ローであり、且つ格納ノードＮ２が論理ハイであり、且つ制御信号ＰＳＥＴおよびＮＳＥＴがホールドモードにおける動作のために論理ハイ電圧としてアサートされる場合に、トランジスタ３８のゲートは、論理ローを受信することによってトランジスタ３８を導電性にすることをもたらし、トランジスタ４０のゲートは、インバータ６４から論理ハイを受け、トランジスタ４０を実質的に非導電性にする。Ｐチャネルトランジスタ４２が導電性である場合に、トランジスタ２４，２８のソース端子は、トランジスタ３８を介して両方とも同一の基準電圧を受ける。トランジスタ２８は、トランジスタ２４より多くのＮＢＴＩストレスを受けるが、トランジスタ３８は、トランジスタ２８のＮＢＴＩストレスを補償するためにＮＢＴＩストレスを受ける。トランジスタ２４，３８の直列接続は、トランジスタ２８，４０の直列接続として同一の累積閾値電圧を有する。
【００１９】
データホールド動作の間のセンスアンプ２０のすべてのＰチャネルトランジスタへのＮＢＴＩストレスをさらに低減するために、センスアンプがダイオード接続されたＰチャネルトランジスタ３４によってのみ供給されるように、Ｐチャネルトランジスタ３６は、論理ハイＰＳＥＴ信号によって実質的に非導電性にされる。ノードＮ３は、ＶＤＤよりも比較的低い電圧であり、センスアンプのＰチャネルトランジスタは、若干低い負のゲート−ソース電圧（ＶＧＳ）を有することになる。
【００２０】
図示された実施形態において、ＯＴＰメモリセルに格納された論理状態は、ＯＴＰメモリセル直接に読取られる代りに、ラッチングセンスアンプ２０から読取られる。ノードＮ１からの出力信号ＯＵＴ１は、シングルエンド信号である。別の実施形態において、ノードＮ１，Ｎ２の論理状態は、シングルエンド信号の代りに、差動出力信号として提供されてもよい。
【００２１】
図３は、図１の集積回路において使用されるためのラッチングセンスアンプ２０‘の部分的概略図および部分的論理図を示す。図２示されたＮＡＮＤ論理ゲート５６，６２と、インバータ５８，６４の代りにＮＯＲ論理ゲート６６，６８が使用されることを除いて、ラッチングセンスアンプ２０’は図２のラッチングセンスアンプ２０と実質的同一である。また信号ＰＳＥＴ＊は、信号ＰＳＥＴの代りに入力として使用されることを留意されたい。
【００２２】
ＮＯＲ論理ゲート６６は、信号ＰＳＥＴ＊を受信するように接続された第１入力、ノードＮ２に接続された第２入力、およびトランジスタ３８のゲートに接続された出力を有する。ＮＯＲ論理ゲート６８は、信号ＰＳＥＴ＊を受信するように接続された第１入力、ノードＮ１に接続された第２入力、およびトランジスタ４０のゲートに接続された出力を有する。図示された実施形態において、ＶＤＤは正の電源電圧を受けるように接続され、例えば０．９ボルトであり、ＶＳＳは接地に接続されることを留意されたい。別の実施形態において、電源電圧は異なってもよい。
【００２３】
他の実施形態において、当業者は、トランジスタ３８，４０を制御するために図示された論理の異なる組み合わせを使用できることを理解するであろう。
本発明を実現する装置は、ほとんどの部分において当業者に知られた電子部品と電子回路によって構成されている。したがって本発明の基本的な概念の理解のためと、本発明の教示を分かりにくくすることを防ぐために、回路の詳細は、上記説明に必要であると考えられるよりも多くは説明されていない。
【００２４】
本発明では特定の電導タイプまたは特定の電位の極性に対して説明されてきたが、当業者は、導電タイプや電位の極性を逆にし得ることを理解するであろう。
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【００２５】
「接続された」という語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従ってこれらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【特許請求の範囲】
【請求項１】
集積回路であって、前記集積回路は、
メモリセルと、
第１および第２ビット線を介して前記メモリセルに接続されるセンスアンプと
を備え、
前記センスアンプは、
前記第１ビット線を亘って前記メモリセルによって供給された第１データ信号に応答する第１インバータと、
前記第２ビット線を亘って前記メモリセルによって供給された第２データ信号に応答する第２インバータであって、前記第２インバータは、前記第１インバータと交差結合される、第２インバータと、
第１負バイアス温度不安定性補償トランジスタであって、前記第１負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極、前記第１インバータのソース電極に接続されたドレイン電極、前記第１データ信号または前記第２データ信号の１つに応答する第１論理に接続されたゲート電極を備える、第１負バイアス温度不安定性補償トランジスタと、
第２ＮＢＴＩ補償トランジスタであって、前記第２ＮＢＴＩ補償トランジスタは、基準電圧に接続されたソース電極と、前記第２インバータのソース電極に接続されたドレイン電極と、前記第１データ信号または前記第２データ信号の１つに応答する第２論理に接続されたゲート電極であって、前記第２データ信号は前記第位置データ信号の論理相補信号である、第２データ信号と、を備える、第２ＮＢＴＩ補償トランジスタと
を備える、集積回路。
【請求項２】
前記センスアンプはさらに、平衡トランジスタを備え、
前記平衡トランジスタは、前記第１負バイアス温度不安定性補償トランジスタのドレイン電極および前記第１インバータのソース電極に接続された第１ソース電極および第１ドレイン電極それぞれと、前記第２負バイアス温度不安定性補償トランジスタのドレイン電極および前記第２インバータのソース電極に接続された第２ソース電極および第２ドレイン電極それぞれと、イネーブル信号を受信するように接続されたゲート電極とを備える、
請求項１記載の集積回路。
【請求項３】
前記センスアンプのホールドモードの間、前記平衡トランジスタはオンである、
請求項２記載の集積回路。
【請求項４】
前記センスアンプのセンスモードの間、前記平衡トランジスタはオフである、
請求項２記載の集積回路。
【請求項５】
第１負バイアス温度不安定性補償トランジスタおよび前記第２負バイアス温度不安定性補償トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項２記載の集積回路。
【請求項６】
前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項１記載の集積回路。
【請求項７】
前記メモリセルは、前記第１および第２ビット線に接続された複数のメモリセルの１つである、
請求項１記載の集積回路。
【請求項８】
前記集積回路はさらに、供給電圧バイアス回路を備え、
前記供給電圧バイアス回路は、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える第１供給電圧バイアストランジスタと、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極とを有する第２供給電圧バイアストランジスタと
を備え、
前記第２供給電圧バイアストランジスタは、前記第１および第２供給電圧バイアストランジスタのドレイン電極に接続されたゲート電極を備える、
請求項１記載の集積回路。
【請求項９】
センス増幅回路であって、前記センス増幅回路は、
第１トランジスタおよび第２トランジスタを備える第１インバータであって、前記第１トランジスタは、ソース電極と、第１データノードに接続されたドレイン電極と、第２データノードに接続されたゲート電極とを備え、前記第２トランジスタは、前記第１データノードに接続されたドレイン電極と、ソース電極と、前記第１トランジスタのゲート電極に接続されたゲート電極とを備える、第１インバータと；
第３トランジスタおよび第４トランジスタを備える第２インバータであって、前記第３トランジスタは、前記第１トランジスタの前記ソース電極に接続されたソース電極と、前記第２データノードに接続されたドレイン電極と、前記第１データノードに接続されたゲート電極とを備え、前記第４トランジスタは、前記第２データノードに接続されたドレイン電極と、前記第２トランジスタの前記ソース電極に接続されたソース電極と、前記第３トランジスタのゲート電極に接続されたゲート電極とを備える、第２インバータと；
基準電圧に接続されたソース電極と、前記第１トランジスタの前記ソース電極に接続されたドレイン電極と、ゲート電極とを備える第１負バイアス温度不安定性補償トランジスタと；
前記基準電圧に接続されたソース電極と、前記第３トランジスタのソース電極に接続されたドレイン電極と、前記第１負バイアス温度不安定性補償トランジスタに接続されたドレイン電極と、ゲート電極とを備える第２負バイアス温度不安定性補償トランジスタと；
前記第１データノードに接続された出力と前記第１負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第１論理であって、前記第１論理は、前記第１データノードとイネーブル信号とによって供給された第１信号に応答する、第１論理と；
前記第２データノードに接続された入力と前記第２負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第２論理であって、前記第２論理は、前記第２データノードとイネーブル信号とによって供給された第２信号に応答する、第２論理と
を備える、センス増幅回路。
【請求項１０】
前記第１論理は、論理ハイイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートに前記第１データノードを接続するように構成され、
前記第１論理は、論理ローイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位を接続するように構成され、
前記第２論理は、前記論理ハイイネーブル信号に応答して、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに前記第２データノードを接続するように構成され、
前記第２論理は、前記論理ローイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタに前記接地電位を接続するように構成される、
請求項９記載のセンス増幅回路。
【請求項１１】
第２データ信号は、第１データ信号の論理相補信号である、
請求項９記載のセンス増幅回路。
【請求項１２】
前記センス増幅回路はさらに、平衡トランジスタを備え、前記平衡トランジスタは、
前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第１トランジスタの前記ソース電極とに接続された第１ソース／ドレイン電極と；
前記第２負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第３トランジスタの前記ソース電極とに接続された第２ソース／ドレイン電極と；
前記イネーブル信号の論理相補信号を受信するように接続されたゲート電極であって、前記平衡トランジスタは、前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第１トランジスタの前記ソース電極とを、前記第２負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第３トランジスタの前記ソース電極とに接続する、ゲート電極と
を備える、
請求項９記載のセンス増幅回路。
【請求項１３】
前記第１と前記第２負バイアス温度不安定性補償トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項９記載のセンス増幅回路。
【請求項１４】
前記第１トランジスタと前記第３トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項１３記載のセンス増幅回路。
【請求項１５】
前記センス増幅回路はさらに、
メモリセルに接続された第１ビット線と；
前記メモリセルに接続された第２ビット線と
を備え、
前記第１信号は、前記第１ビット線に亘って前記メモリセルによって供給されたデータ信号に応答し、
前記第２信号は、前記第２ビット線に亘って前記メモリセルによって供給された前記データ信号の論理相補信号に応答する、
請求項９記載のセンス増幅回路。
【請求項１６】
前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項１５記載のセンス増幅回路。
【請求項１７】
前記メモリセルは、前記第１および前記第２ビット線に接続された複数のメモリセルの１つである、
請求項１５記載のセンス増幅回路。
【請求項１８】
センスアンプにおける負バイアス温度不安定性（ＮＢＴＩ）を補償するための補償方法であって、前記補償方法は、
ラッチにおける相当する第１および第２インバータ回路を用いて第１および第２データ信号を格納する格納工程であって、前記第１インバータ回路の供給電圧経路は、第１負バイアス温度不安定性補償トランジスタのドレインに接続され、前記第２インバータ回路の供給電圧経路は、第２負バイアス温度不安定性補償トランジスタのドレインに接続される、格納工程と；
前記ラッチがホールド状態である時、前記第１負バイアス温度不安定性補償トランジスタのゲートを前記第１インバータ回路のデータノードに接続し、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートを前記第２インバータ回路のデータノードに接続する第１接続工程と；
前記ラッチがセンス状態である時、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートおよび前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位に接続する第２接続工程と
を有する、補償方法。
【請求項１９】
前記補償方法はさらに、
前記ラッチがホールド状態である時、前記第１および第２負バイアス温度不安定性補償トランジスタを接続する平衡デバイスをイネーブルする工程と；
前記ラッチがセンス状態である時、前記平衡デバイスをディスエーブルする工程と
を有する、
請求項１８記載の補償方法。
【請求項２０】
前記補償方法はさらに、
ワンタイムプログラマブルメモリセルから前記第１および第２データ信号を与える工程を有する、
請求項１８記載の補償方法。
【請求項１】
集積回路であって、前記集積回路は、
メモリセルと、
第１および第２ビット線を介して前記メモリセルに接続されるセンスアンプと
を備え、
前記センスアンプは、
前記第１ビット線を亘って前記メモリセルによって供給された第１データ信号に応答する第１インバータと、
前記第２ビット線を亘って前記メモリセルによって供給された第２データ信号に応答する第２インバータであって、前記第２インバータは、前記第１インバータと交差結合される、第２インバータと、
第１負バイアス温度不安定性補償トランジスタであって、前記第１負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極、前記第１インバータのソース電極に接続されたドレイン電極、前記第１データ信号または前記第２データ信号の１つに応答する第１論理に接続されたゲート電極を備える、第１負バイアス温度不安定性補償トランジスタと、
第２ＮＢＴＩ補償トランジスタであって、前記第２ＮＢＴＩ補償トランジスタは、基準電圧に接続されたソース電極と、前記第２インバータのソース電極に接続されたドレイン電極と、前記第１データ信号または前記第２データ信号の１つに応答する第２論理に接続されたゲート電極であって、前記第２データ信号は前記第位置データ信号の論理相補信号である、第２データ信号と、を備える、第２ＮＢＴＩ補償トランジスタと
を備える、集積回路。
【請求項２】
前記センスアンプはさらに、平衡トランジスタを備え、
前記平衡トランジスタは、前記第１負バイアス温度不安定性補償トランジスタのドレイン電極および前記第１インバータのソース電極に接続された第１ソース電極および第１ドレイン電極それぞれと、前記第２負バイアス温度不安定性補償トランジスタのドレイン電極および前記第２インバータのソース電極に接続された第２ソース電極および第２ドレイン電極それぞれと、イネーブル信号を受信するように接続されたゲート電極とを備える、
請求項１記載の集積回路。
【請求項３】
前記センスアンプのホールドモードの間、前記平衡トランジスタはオンである、
請求項２記載の集積回路。
【請求項４】
前記センスアンプのセンスモードの間、前記平衡トランジスタはオフである、
請求項２記載の集積回路。
【請求項５】
第１負バイアス温度不安定性補償トランジスタおよび前記第２負バイアス温度不安定性補償トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項２記載の集積回路。
【請求項６】
前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項１記載の集積回路。
【請求項７】
前記メモリセルは、前記第１および第２ビット線に接続された複数のメモリセルの１つである、
請求項１記載の集積回路。
【請求項８】
前記集積回路はさらに、供給電圧バイアス回路を備え、
前記供給電圧バイアス回路は、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える第１供給電圧バイアストランジスタと、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極とを有する第２供給電圧バイアストランジスタと
を備え、
前記第２供給電圧バイアストランジスタは、前記第１および第２供給電圧バイアストランジスタのドレイン電極に接続されたゲート電極を備える、
請求項１記載の集積回路。
【請求項９】
センス増幅回路であって、前記センス増幅回路は、
第１トランジスタおよび第２トランジスタを備える第１インバータであって、前記第１トランジスタは、ソース電極と、第１データノードに接続されたドレイン電極と、第２データノードに接続されたゲート電極とを備え、前記第２トランジスタは、前記第１データノードに接続されたドレイン電極と、ソース電極と、前記第１トランジスタのゲート電極に接続されたゲート電極とを備える、第１インバータと；
第３トランジスタおよび第４トランジスタを備える第２インバータであって、前記第３トランジスタは、前記第１トランジスタの前記ソース電極に接続されたソース電極と、前記第２データノードに接続されたドレイン電極と、前記第１データノードに接続されたゲート電極とを備え、前記第４トランジスタは、前記第２データノードに接続されたドレイン電極と、前記第２トランジスタの前記ソース電極に接続されたソース電極と、前記第３トランジスタのゲート電極に接続されたゲート電極とを備える、第２インバータと；
基準電圧に接続されたソース電極と、前記第１トランジスタの前記ソース電極に接続されたドレイン電極と、ゲート電極とを備える第１負バイアス温度不安定性補償トランジスタと；
前記基準電圧に接続されたソース電極と、前記第３トランジスタのソース電極に接続されたドレイン電極と、前記第１負バイアス温度不安定性補償トランジスタに接続されたドレイン電極と、ゲート電極とを備える第２負バイアス温度不安定性補償トランジスタと；
前記第１データノードに接続された出力と前記第１負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第１論理であって、前記第１論理は、前記第１データノードとイネーブル信号とによって供給された第１信号に応答する、第１論理と；
前記第２データノードに接続された入力と前記第２負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第２論理であって、前記第２論理は、前記第２データノードとイネーブル信号とによって供給された第２信号に応答する、第２論理と
を備える、センス増幅回路。
【請求項１０】
前記第１論理は、論理ハイイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートに前記第１データノードを接続するように構成され、
前記第１論理は、論理ローイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位を接続するように構成され、
前記第２論理は、前記論理ハイイネーブル信号に応答して、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに前記第２データノードを接続するように構成され、
前記第２論理は、前記論理ローイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタに前記接地電位を接続するように構成される、
請求項９記載のセンス増幅回路。
【請求項１１】
第２データ信号は、第１データ信号の論理相補信号である、
請求項９記載のセンス増幅回路。
【請求項１２】
前記センス増幅回路はさらに、平衡トランジスタを備え、前記平衡トランジスタは、
前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第１トランジスタの前記ソース電極とに接続された第１ソース／ドレイン電極と；
前記第２負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第３トランジスタの前記ソース電極とに接続された第２ソース／ドレイン電極と；
前記イネーブル信号の論理相補信号を受信するように接続されたゲート電極であって、前記平衡トランジスタは、前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第１トランジスタの前記ソース電極とを、前記第２負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第３トランジスタの前記ソース電極とに接続する、ゲート電極と
を備える、
請求項９記載のセンス増幅回路。
【請求項１３】
前記第１と前記第２負バイアス温度不安定性補償トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項９記載のセンス増幅回路。
【請求項１４】
前記第１トランジスタと前記第３トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項１３記載のセンス増幅回路。
【請求項１５】
前記センス増幅回路はさらに、
メモリセルに接続された第１ビット線と；
前記メモリセルに接続された第２ビット線と
を備え、
前記第１信号は、前記第１ビット線に亘って前記メモリセルによって供給されたデータ信号に応答し、
前記第２信号は、前記第２ビット線に亘って前記メモリセルによって供給された前記データ信号の論理相補信号に応答する、
請求項９記載のセンス増幅回路。
【請求項１６】
前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項１５記載のセンス増幅回路。
【請求項１７】
前記メモリセルは、前記第１および前記第２ビット線に接続された複数のメモリセルの１つである、
請求項１５記載のセンス増幅回路。
【請求項１８】
センスアンプにおける負バイアス温度不安定性（ＮＢＴＩ）を補償するための補償方法であって、前記補償方法は、
ラッチにおける相当する第１および第２インバータ回路を用いて第１および第２データ信号を格納する格納工程であって、前記第１インバータ回路の供給電圧経路は、第１負バイアス温度不安定性補償トランジスタのドレインに接続され、前記第２インバータ回路の供給電圧経路は、第２負バイアス温度不安定性補償トランジスタのドレインに接続される、格納工程と；
前記ラッチがホールド状態である時、前記第１負バイアス温度不安定性補償トランジスタのゲートを前記第１インバータ回路のデータノードに接続し、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートを前記第２インバータ回路のデータノードに接続する第１接続工程と；
前記ラッチがセンス状態である時、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートおよび前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位に接続する第２接続工程と
を有する、補償方法。
【請求項１９】
前記補償方法はさらに、
前記ラッチがホールド状態である時、前記第１および第２負バイアス温度不安定性補償トランジスタを接続する平衡デバイスをイネーブルする工程と；
前記ラッチがセンス状態である時、前記平衡デバイスをディスエーブルする工程と
を有する、
請求項１８記載の補償方法。
【請求項２０】
前記補償方法はさらに、
ワンタイムプログラマブルメモリセルから前記第１および第２データ信号を与える工程を有する、
請求項１８記載の補償方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−１６０２４９（Ｐ２０１２−１６０２４９Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−２７２９９３（Ｐ２０１１−２７２９９３）
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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