２つの結合された層を用いたプログラマブルＲＯＭ及び動作方法
３Ｄ集積素子（１０）として実施された読み出し専用メモリは、第１の層（１０’）、第２の層（１０’’）及び該第１の層を該第２の層に結合する結合層間接続（２８、３０、３２、３４、３６、３８）を有する。２つの層の間の物理的結合は、読み出し専用メモリのプログラミングを実施する。層はウエハ形式又はダイ形式であってもよい。第１の層は、機能能動素子（２６、２７、４６、４８、４９）及び少なくとも１つの未プログラミング能動素子（４０、４１、４２、４３）を有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路（１６、１７）を有する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路をプログラミング済み能動素子に提供するために、少なくとも１つの結合されたプログラマブル層間接続（３２、３４、３６、３８）を有する。従って、２つの層は、プログラミングされたＲＯＭを形成する。２つの層を結合することにより他の種類のプログラマブル記憶素子が実施されてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体に関し、より詳細には半導体読み出し専用メモリ（ＲＯＭ）及びそのプログラミングに関する。
【背景技術】
【０００２】
３Ｄ（三次元）集積技術として知られる集積技術は、全体の回路面積を減少させるために、単一の集積回路内で種々の回路の層を用いる。３Ｄ集積技術は、一例として１又は複数の半導体メモリ及び論理回路に適用される。しかしながら、このような３Ｄ技術は、複雑な半導体製造技術を必要とする。
【０００３】
プログラム可能な読み出し専用メモリ（ＲＯＭ）は、一般に集積回路内に実装される。このようなメモリは、フィールド・プログラマブルとして知られているものは製造後又はマスクＲＯＭとして知られているメモリは製造中に設定される。製造後にプログラミングされるある種のメモリは、フィールド・プログラマブル・メモリであり、一般的にヒューズ又はアンチヒューズを用いる。フィールド・プログラマブル・メモリは、マスクＲＯＭでは必要ない追加回路を必要とし、この追加回路は回路面積を消費しコストを増大させる。例えば、フィールド・プログラミングの実施は高いプログラミング電圧を必要とする。更に、フィールド・プログラミングは、速度が遅く、試験装置の相当な時間を消費する。プログラミング・マスクを用いて製造中に設定されるメモリは、フィールド・プログラマブルＲＯＭの遅いプログラミングにかかる費用を回避する。しかしながら、集積回路がカスタムＩＣに類似しており独自のプロセス及び取り扱いを必要とするという不利点がある。従って、この種の製品についての在庫管理は一層注意深く監視されなければならない。また、ＲＯＭのマスク・プログラミング段階から集積回路の完成までの間の製造時間の長さは、プログラミングが製造過程の比較的早期に生じる場合には、顧客にとって問題になりうる。
【０００４】
半導体メモリに関連する実装密度を増大させるために、複数のチップ・メモリ・モジュールを実装する場合がある。このようなモジュールは、一般的にプログラマブルでないダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の形態である。プログラマブルプログラマブル・メモリが実装される場合、このようなメモリは一般的にフラッシュ・メモリである。しかしながら、フラッシュ・メモリ・モジュールは、ＲＯＭと比較してコストがかなり高く、ＲＯＭ製品よりもデータの安全性が低い。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、２つの結合された層を用いたプログラマブルＲＯＭ及び動作方法を提供する。
【図面の簡単な説明】
【０００６】
本発明は、例を用いて説明されるが、添付の図面により限定されない。図中の類似の参照符号は同様の要素を示す。図中の要素は、簡単且つ明確に示されており、必ずしも縮尺通りに描かれていない。
【図１】本発明に従ってプログラミングされる読み出し専用メモリ（ＲＯＭ）の部分の概略図を示す。
【図２】第１の層内に実装される図１のＲＯＭの部分の部分的な概略図を示す。
【図３】第２の層内に実装される図１のＲＯＭの部分の部分的な概略図を示す。
【図４】第１の実施形態による、図１のＲＯＭのプログラミングを完成するために第１の層の第２の層との結合を第１の方向から示した透視図である。
【図５】図１乃至４に示したプログラミングによる、第１の層の第２の層との結合を第２の方向から示した透視図である。
【図６】第２の実施形態による、図１のＲＯＭのプログラミングを完成するために第１の層の第２の層との結合を第１の方向から示した透視図である。
【図７】図１乃至６に示したプログラミングによる、第１の層の第２の層との結合を第２の方向から示した透視図である。
【発明を実施するための形態】
【０００７】
図１は、メモリ・セル１１、１２、１３及び１４のようなメモリ・セルのアレイを有する読み出し専用メモリ又はＲＯＭ１０の概略を図示する。ある形態では、ＲＯＭ１０は、一般にシステム・オン・チップ（ＳＯＣ）と表される集積回路上のプロセッサ、論理回路、制御回路等のような追加回路の一部である。別の形態のＲＯＭ１０は、独立型メモリ集積回路であってよい。各メモリ・セルは、アクセス・トランジスタとして実装される。説明の便宜上、対称的な行及び列のアレイ内に配置された多数のメモリ・セルの一部のみが示される。ＲＯＭ１０内には、列選択線１６及び列選択線１７のような複数の列選択線がある。また、列選択線に直交するワード線２３及び２４のような複数のワード線もある。ＲＯＭ１０内には、第１のビット線２０及び第２のビット線２１のような複数のビット線がある。ビット線２０及び２１は、ワード線に直交する。ビット線２０及び２１を含む各ビット線は、センス増幅器４６の対応する入力に接続される。列選択トランジスタ２６は、Ｎ型トランジスタであり、ＶＤＤと付された供給電圧に接続されたドレインを有する。列選択トランジスタ２６のゲートは、「列選択１」と付された第１の列選択信号に接続される。列選択トランジスタ２６のソースは、接続層間接続２８に接続される。接続層間接続２８は、該接続が２つの別個の層を物理的に接続することを意味する六角形により示される。本願明細書で用いられるように、用語「層」は、集積回路ウエハ、集積回路ダイ又は回路を支持するための他の種類の基盤を示す。層間接続２８は、列選択線１６に接続される。列選択トランジスタ２７は、Ｎ型トランジスタであり、ＶＤＤと付された供給電圧に接続されたドレインを有する。列選択トランジスタ２７のゲートは、「列選択２」と付された第２の列選択信号に接続される。列選択トランジスタ２７のソースは、接続層間接続３０に接続される。接続層間接続３０も、該接続が２つの別個の層を物理的に接続することを意味する六角形により示される。層間接続３０は、列選択線１７に電気的に接続される。列選択線１６は、開プログラマブル層間接続３２に電気的に接続される。開プログラマブル層間接続３２は、層間で物理的に又は電気的に接続されていない層間接続である。従って、開プログラマブル層間接続３２は「０」にプログラミングされる。列選択線１６は、開プログラマブル層間接続３６にも接続される。開プログラマブル層間接続３６も、層間で物理的に又は電気的に接続されていない層間接続である。従って、開プログラマブル層間接続３６は「０」にプログラミングされる。列選択線１７は、閉プログラマブル層間接続３４にも接続される。閉プログラマブル層間接続３４は、各接続層間接続２８及び３０が接続される同一の層に物理的に接続される層間接続である。更に、閉プログラマブル層間接続３４は、列選択線１７及びトランジスタ４１のドレインに電気的に接続される。従って、閉プログラマブル層間接続３４は論理「１」にプログラミングされる。列選択線１７は、開プログラマブル層間接続３８にも接続される。開プログラマブル層間接続３８は、層間で物理的に又は電気的に接続されていない層間接続である。従って、開プログラマブル層間接続３８は論理「０」にプログラミングされる。トランジスタ４０は、メモリ・セル１１を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４０のドレインは、開プログラマブル層間接続３２に接続される。トランジスタ４０のゲートはワード線２３に接続される。トランジスタ４０のソースはビット線２０に接続される。トランジスタ４１は、メモリ・セル１２を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４１のドレインは、閉プログラマブル層間接続３４に接続される。トランジスタ４１のゲートはワード線２３に接続される。トランジスタ４１のソースはビット線２１に接続される。トランジスタ４２は、メモリ・セル１３を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４２のドレインは、開プログラマブル層間接続３６に接続される。トランジスタ４２のゲートはワード線２４に接続される。トランジスタ４２のソースはビット線２０に接続される。トランジスタ４３は、メモリ・セル１４を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４３のドレインは、開プログラマブル層間接続３８に接続される。トランジスタ４３のゲートはワード線２４に接続される。トランジスタ４３のソースはビット線２１に接続される。ワード線ドライバ４８は、ワード線１イネーブル信号を受信する入力を有する。ワード線ドライバ４８の出力はワード線２３に接続される。ワード線ドライバ４９は、ワード線２イネーブル信号を受信する入力を有する。ワード線ドライバ４９の出力はワード線２４に接続される。
【０００８】
実際には、ＲＯＭ１０は、２つの層を用いて実施されるプログラマブルＲＯＭである。ＲＯＭ１０は１回のみプログラミング可能である。２つの層は、結合インタフェースを介してプログラミングされたＲＯＭを実装する必要がある。２つの層間の結合インタフェースは、選択的な閉プログラマブル層間接続と接続層間接続との接続である。本願明細書に記載される層は、種々の形態で実施されてもよいが、通常は複数のダイを有する半導体ウエハ又は半導体ダイである。ＲＯＭ１０の機能を以下に簡単に説明する。プログラミングされているので、メモリ・セル１１、１２、１３及び１４のいずれかがアドレス指定されると、図１に示された前にプログラミングされたビット値がセンス増幅器４６により検知される。例えば、メモリ・セル１２をアドレス指定するために、ワード線１イネーブル信号がイネーブルされるのと同時に、列選択２信号がアクティブにされる。トランジスタ４０及び４１は共に導通され、一方でトランジスタ４２及び４３は導通されない。更に、供給電圧ＶＤＤが列選択トランジスタ２７、接続層間接続３０及び閉プログラマブル層間接続３４を介してトランジスタ４１に接続される。トランジスタ４１は導通しているので、ビット線２に電流が流れ、該電流は論理「１」としてセンス増幅器４６により検知される。ＲＯＭ１０のプログラミングは、ライン・ドライバ、センス増幅器、メモリ・セル・トランジスタ及び選択トランジスタの形成後に行われる。特に、ＲＯＭ１０のプログラミングは、これらの形成された素子に対するプロセスの表面安定化処理段階が行われた後に行われる。表面安定化処理段階は、次の処理及び環境条件から予め形成された素子を保護する表面安定化材料による被覆である。ＲＯＭ１０のプログラミングは、ＲＯＭ１０内の特定の点で電気的接続が要求されるか否かに依存して、２つの層間の接続を形成することにより又は接続を形成しないことにより実施される。例えば、論理「１」にプログラミングしたい全てのメモリ・セル・トランジスタは、閉プログラマブル層間接続３４のようなメモリ・セル・トランジスタの近くの閉プログラマブル層間接続を有する。論理「０」にプログラミングしたい全てのメモリ・セル・トランジスタは、開プログラマブル層間接続３２、３６及び３８のようなメモリ・セル・トランジスタの近くの開プログラマブル層間接続を有する。ＲＯＭ１０のプログラミングを完了するために、第１の層を第２の層に結合するために、２つの層は共に結合される。一形態では、閉プログラマブル層間接続は微細パッドで実施される。微細パッドは導電性結合パッドである。一形態では、微細パッドはＣｕ３Ｓｎ合金でできている。別の形態では、微細パッドは銅又はその合金でできている。更に別の形態では、微細パッドは金又はその合金でできている。他の金属及び導電性材料が用いられてもよい。別の形態では、閉プログラマブル層間接続は貫通電極（through substrate via：TSV）で実施される。適切なＴＳＶ材料は、銅、タングステン、それらの合金及び金属を含む他の導電性材料を含む。
【０００９】
図２は、第１の層内に実装される図１の概略図の一部を示す。第１の層は、例えば半導体ウエハ又は半導体ダイであってよい。プログラマブルＲＯＭ１０の全ての構造的結合が実施されなくてもよいので、図２はＲＯＭ１０’を示す。比較の便宜上、図１及び図２の同一の要素は同一の参照符号を付される。ＲＯＭ１０をＲＯＭ１０’と比較すると、列選択線１６及び列選択線１７が実装されていないことが分かる。つまり、接続層間接続２８’及び３０’をそれぞれプログラマブル層間接続に電気的に接続する相互接続は、図２の第１の層には実装されていない。
【００１０】
図３は、第２の層内に実装される図１の概略図の一部を示す。第２の層も、例えば半導体ウエハ又は半導体ダイであってよい。プログラマブルＲＯＭ１０の残りの構造的結合は第２の層内に実施されなくてもよいので、図３はＲＯＭ１０’’を示す。比較の便宜上、図１及び図３の同一の要素は同一の参照符号を付される。ＲＯＭ１０をＲＯＭ１０’’と比較すると、列選択線１６及び列選択線１７が第２の層のＲＯＭ１０’’内に実装されていることが分かる。つまり、接続層間接続２８’及び３０’をそれぞれプログラマブル層間接続３２’、３６’とプログラマブル層間接続３４’、３８’とに電気的に接続する相互接続又は導体は、図３の第２の層にある。図３から直ちに分かるように、所望の全ての層間接続は第２の層内に更に実装される。従って、メモリ・セル１２は論理「１」にプログラミングされることが望ましいので、閉プログラマブル層間接続３４’’が実装される。メモリ・セル１１、１３及び１４は論理「０」にプログラミングされることが望ましいので、第２の層内のこれらのメモリ・セル内には如何なる閉プログラマブル層間接続も実装されない。接続層間接続２８及び３０は、ＲＯＭ１０内で接続されることが望ましいので、ＲＯＭ１０’’は接続層間接続２８’’及び３０’’を実装する。従って、ＲＯＭ１０’’は、所定のプログラムに従って、ＲＯＭ１０’内のプログラミングを補完するように実装される。
【００１１】
図４は、３Ｄ集積チップ５０内の図１のＲＯＭ１０を実装するための、第１の層５２と第２の層５４の接続を示す透視図である。図１と図４を比較するため、共通の要素は同様の参照符号を有する。図４中の矢印により直ちに分かるように、第１の層５２は、第２の層５４に接続される。ギャップ５６が２つの層の間に存在する。このギャップは、該ギャップを空隙のまま残すよりも構造的完成度を向上させるため、（図示されない）誘電体により満たされてよい。第１の層５２内に実装されているように示されるメモリ・セル１１は、論理ゼロにプログラミングされる。従って、第１の層５２内のトランジスタ４０のドレインと第２の層５４内の列選択線１６との間の如何なる電気的接続も存在しない。対照的に、メモリ・セル１２は論理１としてプログラミングされ、第１の層５２内のトランジスタ４１のドレインと第２の層５４内の列選択線１７との間には閉プログラマブル層間接続３４’及び３４’’を介して電気的接続が存在する。図４を参照すると、列選択線１６及び１７は図の平面から出てくるように示されている。メモリ・セル１２は論理「１」としてプログラミングされるので、列選択線１７はメモリ・セル１２に接続される。また、メモリ・セル１１は論理「０」としてプログラミングされるので、列選択線１６はメモリ・セル１２に接続されない。従って、図４から直ちに分かるように、第１の層５２の第２の層５４への接続は、ＲＯＭ１０のプログラミングを達成する。表面安定化処理層は、少なくとも第２の層５４の露出面に存在する。表面安定化処理層は、第１の層５２の露出面にも存在してよい。表面安定化処理層は、第１の層５２及び第２の層５４の厚さに対して非常に薄いので、表面安定化処理層は図４及び次の断面図中で参照符号を付されない。層間接続３４’’は、表面安定化処理材料により取り囲まれ、第２の層の表面に直接接触する。ある形態では、表面安定化処理材料は、層間接続が配置された領域内で、第２の層５４からエッチングされる。表面安定化処理層は、層間接続を形成する前に形成される。結果として、層間接続の形成は、３Ｄ集積チップ５０の製造に関連するプロセス・フローの早期の部分に統合されない。従って、３Ｄ集積チップ５０の形成は、別個の、製造後の設備内で続けて行われるウエハ製造設備内で行われてよい。本願明細書に記載される方法は、ウエハ製造現場で製造される製品の種々の使用のために、より柔軟性を有する。
【００１２】
図５は、３Ｄ集積チップ５０内の図１のＲＯＭ１０を実装するための、第１の層５２と第２の層５４の接続を示す第２の透視図である。図１と図５を比較するため、再び共通の要素は同様の参照符号を有する。図５中の矢印は、第１の層５２が第２の層５４に接続されることを示す。図５から分かるように、メモリ・セル１２及び１４は列選択トランジスタ２７と一緒に示される。列選択トランジスタ２７は、図５中に３０’及び３０’’により集合的に表された接続層間接続３０に接続されているように示される。同様に、メモリ・セル１２は、閉層間接続３４の構成部分３４’及び３４’’により論理「１」にプログラミングされるとして示される。メモリ・セル１４は、第２の層からの構成部分３８を有さずに構成部分３８’のみを有することにより、論理「０」にプログラミングされるとして示される。従って、ギャップ５６又はギャップ５６を満たす誘電体は、トランジスタ４３が列選択線１７に電気的に接続されないようにする。センス増幅器４６のような他の能動回路は、層５２内に実装される。一形態では、層５２は半導体ダイであり、能動回路はバルク基盤内に実装される。
【００１３】
図６は、本発明によりプログラミングされたＲＯＭの別の実施形態を示す。ＲＯＭ１５０は、第２の層１５４に結合された第１の層１５２を有する。前述の説明との比較の便宜上、図６及び７中の図１−５中の要素と同様の要素は同一の参照符号を付される。第２の層１５４内で微細パッドを用いる代わりに、図示された実施形態は第２の層１５４内にＴＳＶを実装する。第２の層１５４は基盤１５６を有する。一形態では、基盤１５６は単結晶シリコンであるが、他の半導体材料が用いられてもよい。基盤１５６のオーバーレイは、相互接続誘電体１５８である。一形態では、相互接続誘電体１５８は酸化物であるが、他の誘電体材料が用いられてもよい。第２の層１５４の基盤１５６内には、貫通電極１３２及び貫通電極１３４のような複数のＴＳＶが形成される。貫通電極１３２に隣接して誘電体１２６があり、貫通電極１３４に隣接して誘電体１２７がある。貫通電極１３２は、導電性要素１２０を介して列選択線１１６に接続される。貫通電極１３４は、導電性要素１２１を介して列選択線１７に接続される。貫通電極１３２及び貫通電極１３４は、実質的に同一の長さであり、第２の層１５４からほぼ同じだけ延在している。第１の層１５２上には、閉プログラマブル層間接続３４’が形成され、トランジスタ４１に関連付けられたメモリ・セル１２を列選択線１７に電気的に接続させる。従って、第１の層１５２が第２の層１５４に結合される結果として、メモリ・セル１２は論理１にプログラミングされる。列選択線１１６とトランジスタ４０との間に如何なる電気的接続も存在しないとき、トランジスタ４０に関連付けられたメモリ・セル１１は、論理０にプログラミングされる。理解されるべき点は、閉プログラマブル層間接続３４’と貫通電極１３４との結合と共に、更なる導電性材料が用いられてよいことである。従って、２つの別個のウエハ又はダイの結合の結果として、ＲＯＭ１５０のプログラミングが達成される。
【００１４】
図７は、ＲＯＭ１５０の代替の図を示す。図７では、列選択線１１７の全長の一部が第２の層１５４の相互接続誘電体１５８内にあるとして示される。この図では、トランジスタ４１及び４３並びにそれらの接続の別の考えに加えて、接続層間接続が示される。第１の層１５２内には、センス増幅器４６のような追加能動回路がある。第２の層１５４の基盤１５６内に形成された貫通電極１３０及び１３４は、第１の層１５２への電気的接続を構成する。一方で、貫通電極１３８は、第１の層１５２への電気的接続を構成しない。従って、トランジスタ４１に関連付けられたメモリ・セル１２は論理「１」にプログラミングされ、トランジスタ４３に関連付けられたメモリ・セル１４は論理「１」にプログラミングされる。この観点から、ＲＯＭ１５０のプログラミングを達成するために２つの層が必要であることが明らかである。
【００１５】
以上から理解されるべき点は、マスク・プログラマブルＲＯＭのような半導体メモリを形成及びプログラミングする方法が提供されることである。理解されるべき点は、各層内に実装された微細パッドがＲＯＭをプログラミングするために用いられてよいことである。このように、微細パッドはプログラミングのためのマスクとして機能する。他の実施形態では、貫通電極（ＴＳＶ）がＲＯＭをプログラミングするために用いられてもよい。本願明細書に記載された微細パッド及びＴＳＶにより提供されるマスク・プログラミング機能は、２つの層の何れか一方のみ又は両方に実施されてもよい。例えば、２つの層間の開接続は、一方の層のみ又は両方の層内に微細パッド又はＴＳＶの欠落として実施されてもよい。
【００１６】
一形態では、プログラマブル読み出し専用メモリが提供される。第１の層は、列選択トランジスタ２６及び２７、ワード線ドライバ４８及び４９並びにセンス増幅器４６のような機能能動素子を有する。第１の層は、メモリ・セル１１−１４のトランジスタ４０−４３のような少なくとも１つの未プログラミング（non-programmed）能動素子も有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられた少なくとも導電性経路を有する。第１の層及び第２の層は、両方とも半導体ウエハであってよい。別の形態では、第１の層及び第２の層は、両方とも半導体ダイであってよい。更に別の形態では、第１の層及び第２の層は、両方とも、ダイ・モジュールのような複数のダイのグループであってよい。結合層間接続は、第１の層を第２の層に結合する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路をプログラミング済み能動素子に関連付けるために、少なくとも１つの結合されたプログラマブル層間接続を有する。一形態では、機能能動素子は、複数の列選択トランジスタ、複数のワード線ドライバ及びセンス増幅器を有する。別の形態では、少なくとも１つの未プログラミング能動素子は、トランジスタのアレイを更に有する。該トランジスタのアレイは、第１の層内に配置され、複数の行及び列を形成し、アレイ内の各トランジスタは電気的に接続されていない１つの電極を有する。
【００１７】
別の形態では、少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続を有する。更に別の形態では、閉プログラマブル層間接続は第１の論理状態を表し、開プログラマブル層間接続は第１の論理状態と異なる第２の論理状態を表す。更に別の形態では、閉プログラマブル層間接続では微細パッド接続が存在し、開プログラマブル層間接続では結合インタフェースに微細パッドが存在しない。更に別の形態では、少なくとも１つのプログラマブル層間接続は結合された微細パッド接続を有する。別の形態では、結合された微細パッド接続は、（ｉ）Ｃｕ３Ｓｎ（銅／スズ）合金接合材、（ｉｉ）Ｃｕ−Ｃｕ（銅／銅）接合材及び（ｉｉｉ）Ａｕ−Ａｕ（金／金）接合材から選択された１つを有する。更に別の形態では、少なくとも１つのプログラマブル層間接続のプログラミングは、第１の層、第２の層及び第１の層と第２の層の両方の組み合わせを有するグループから選択された１つの微細パッドのマスク・パターンにより定められる。更に別の形態では、第１の層及び第２の層のうちの少なくとも１つは、少なくとも１つの貫通電極を有する基盤である。ここで、少なくとも１つの結合されたプログラマブル層間接続は、（ｉ）結合された微細パッド及び貫通電極接続により形成された閉プログラマブル層間接続又は（ｉｉ）微細パッド及び貫通電極が結合インタフェースに存在しないことにより形成された開プログラマブル層間接続の何れかを更に有する。別の形態では、第１の層は、少なくとも１つの未プログラミング能動素子に結合された少なくとも１つの貫通電極を更に有する基盤を有する。ここで、少なくとも１つの結合されたプログラマブル層間接続は、結合された微細パッド及び貫通電極を用いてプログラミングされる少なくとも１つの未プログラミング能動素子を更に有する。別の形態では、第２の層は、導電性経路に結合された少なくとも１つの貫通電極を更に有する基盤を有する。少なくとも１つの結合されたプログラマブル層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び少なくとも１つの貫通電極で導電性経路を未プログラミング能動素子に接続するために、導電性材料を更に有する。別の形態では、第１の層は半導体ウエハ又は半導体ダイを有し、第２の層は半導体ウエハ又は半導体ダイを有する。更に別の形態では、機能能動素子及び少なくとも１つの未プログラミング能動素子はシステム・オン・チップの一部を有する。
【００１８】
一形態では、プログラミング済み記憶素子は、機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層を有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路を有する。結合層間接続は、第１の層を第２の層に結合する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路を少なくとも１つのプログラミング済み能動素子に関連付けるために、少なくとも１つの結合されたプログラマブル層間接続を有する。少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続のうちの１つを有する。閉プログラマブル層間接続は第１の論理状態を表し、開プログラマブル層間接続は第２の論理状態を表す。第２の論理状態は、第１の論理状態と異なる。閉プログラマブル層間接続は、微細パッド接続の存在を有する。開プログラマブル層間接続は、結合インタフェースに微細パッド接続の不存在を有する。第１の層は半導体ウエハ又は半導体ダイの少なくとも一方を有し、第２の層は半導体ウエハ又は半導体ダイの少なくとも一方を有する。
【００１９】
別の形態では、プログラマブル記憶素子を形成する方法が提供される。機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層が設けられる。少なくとも１つの未プログラミング能動素子に関連付けられた少なくとも導電性経路を有する第２の層が設けられる。第１の層は、層間接続を用いて第２の層に結合される。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングしてプログラミング済み能動素子にするために及び導電性経路をプログラミング済み能動素子に関連付けるために、少なくとも１つの結合されたプログラマブル層間接続を有する。別の形態では、第１の層及び第２の層のうちの少なくとも１つの表面層は、第１の層を第２の層に結合する前に表面安定化処理を施される。従って、ＲＯＭのプログラミングは、表面安定化処理の後に製造の後期段階で行うことができる。従って、プログラミングのコストは低減し、プログラミングは、層の表面安定化処理の前に製造処理フローの一部として行われる場合よりも通常早期に行われる。貫通電極が結合層間接続として両方の層に実装されるとき、いずれの層の表面にも表面安定化処理は必要ない。別の形態では、少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続のうちの１つとして形成される。閉プログラマブル層間接続は第１の論理状態を表し、開プログラマブル層間接続は第２の論理状態を表す。第２の論理状態は、第１の論理状態と異なる。閉プログラマブル層間接続は微細パッド接続を有し、開プログラマブル層間接続は第１の層と第２の層との間の結合インタフェースに微細パッドの不存在を有する。一形態では、結合層間接続は、結合された微細パッド接続を更に有する。結合された微細パッド接続は、ある形態では、（ｉ）Ｃｕ３Ｓｎ合金接合材、（ｉｉ）Ｃｕ−Ｃｕ接合材及び（ｉｉｉ）Ａｕ−Ａｕ接合材から選択された１つを有する。他の合金が実施されてもよい。別の形態では、第１の層は半導体ウエハ又は半導体ダイのいずれかとして設けられ、第２の層は半導体ウエハ又は半導体ダイのいずれかとして設けられる。
【００２０】
本発明は特定の導電型又は電位の極性に関して記載されたが、当業者は導電型及び電位の極性が逆にされてもよいことを理解する。更に、本願明細書及び特許請求の範囲の用語「前」、「後」、「上部」、「下部」、「高い」、「上方」、「下方」、「低い」等は、説明を目的として用いられており、必ずしも恒久的な相対位置を表すものではない。理解されるべき点は、これらの用いられる用語が、本願明細書に記載された実施形態を例えば図示された方向又は本願明細書に記載された方向以外の他の方向で動作させるような適切な環境下で相互に交換可能であることである。
【００２１】
本発明は特定の実施形態に関して本願明細書で説明されたが、種々の変化及び変更が、本発明の範囲及び添付の特許請求の範囲から逸脱することなくなされてよい。例えば、方法は、ＲＯＭに加えて他のマスク・プログラマブル素子を形成するために用いられてもよい。例として、本願明細書の教示を用いたマスク・プログラマブル・メモリ・セルは、ヒューズ、アンチヒューズ及びフラッシュ不揮発性メモリ・セルのような他の種類のメモリ・セルと組み合わせて用いられてもよい。このような組み合わせは、同一のメモリ・アレイ内又は３Ｄ素子の異なるメモリ・アレイ内に存在してもよい。更に、他の形態では、第１の層は、機能能動素子、少なくとも１つの未プログラミング能動素子及び少なくとも１つのプログラミング済み能動素子を有する。このような実施形態では、第１の層にある少なくとも１つのプログラミング済み能動素子は、種々の知られているプログラミング構造及び方法の何れを用いてプログラミングされてもよい。本実施形態では、第１の層にある少なくとも１つの未プログラミング能動素子は、３Ｄ素子の一部の安全性を強化するために用いられてよい。ＲＯＭ内のプログラミングされたコードの変更は、３Ｄ素子の構造的な完全性を破壊しなければ不可能なので、安全性の強化は、本願明細書に記載されたプログラマブルＲＯＭとともに提供される。自動車用マイクロコントローラのようなプログラマブルＲＯＭを用いた多くの適用では、ＲＯＭに格納された製造者のプログラムが変更されないことが、安全性及び信頼性の面から非常に重要である。更に別の形態では、２つの層が互いに結合されるとき機能的に接続される第１の層及び第２の層の両方に機能能動素子がある。技術は、第１の層のＲＯＭメモリ・アレイの第１の部分のトランジスタ及び第２の層のＲＯＭメモリ・アレイの第２部分のトランジスタを実装するために必要な場合に適用されてよい。単一の３Ｄ素子内では、結合は微細パッド接続及び貫通電極（ＴＳＶ）と組み合わされて実装されてよい。
【００２２】
明細書及び図面は、限定ではなく説明と考えられ、全ての変更は本願発明の範囲内に包含されるとみなされる。特定の実施形態に関して本願明細書に記載された如何なる利点、利益又は問題の解決法も、必須、必要又は必要不可欠な特徴又は如何なる若しくは全ての請求項の要素であると考えられるべきではない。
【００２３】
本願明細書で用いられる単数を示す語は１又は複数を意味する。また、請求項中の「少なくとも１つの」及び「１又は複数の」のような修飾語の使用は、同一の請求項が「１又は複数の」又は「少なくとも１つの」のような修飾語及び単数を表す冠詞を有するときでも、単数を表す不定冠詞による他の請求項の要素の導入が該導入された請求項の要素を含む特定の請求項を該要素を１つのみ有する発明に限定すると考えられるべきではない。定冠詞についても同様である。特に示されない限り、「第１」及び「第２」のような語は、これらの語が表す要素間を任意に区別するために用いられる。従って、これらの語は必ずしも要素間の時間的又は他の優先順位を示すものではない。
【技術分野】
【０００１】
本開示は、概して半導体に関し、より詳細には半導体読み出し専用メモリ（ＲＯＭ）及びそのプログラミングに関する。
【背景技術】
【０００２】
３Ｄ（三次元）集積技術として知られる集積技術は、全体の回路面積を減少させるために、単一の集積回路内で種々の回路の層を用いる。３Ｄ集積技術は、一例として１又は複数の半導体メモリ及び論理回路に適用される。しかしながら、このような３Ｄ技術は、複雑な半導体製造技術を必要とする。
【０００３】
プログラム可能な読み出し専用メモリ（ＲＯＭ）は、一般に集積回路内に実装される。このようなメモリは、フィールド・プログラマブルとして知られているものは製造後又はマスクＲＯＭとして知られているメモリは製造中に設定される。製造後にプログラミングされるある種のメモリは、フィールド・プログラマブル・メモリであり、一般的にヒューズ又はアンチヒューズを用いる。フィールド・プログラマブル・メモリは、マスクＲＯＭでは必要ない追加回路を必要とし、この追加回路は回路面積を消費しコストを増大させる。例えば、フィールド・プログラミングの実施は高いプログラミング電圧を必要とする。更に、フィールド・プログラミングは、速度が遅く、試験装置の相当な時間を消費する。プログラミング・マスクを用いて製造中に設定されるメモリは、フィールド・プログラマブルＲＯＭの遅いプログラミングにかかる費用を回避する。しかしながら、集積回路がカスタムＩＣに類似しており独自のプロセス及び取り扱いを必要とするという不利点がある。従って、この種の製品についての在庫管理は一層注意深く監視されなければならない。また、ＲＯＭのマスク・プログラミング段階から集積回路の完成までの間の製造時間の長さは、プログラミングが製造過程の比較的早期に生じる場合には、顧客にとって問題になりうる。
【０００４】
半導体メモリに関連する実装密度を増大させるために、複数のチップ・メモリ・モジュールを実装する場合がある。このようなモジュールは、一般的にプログラマブルでないダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の形態である。プログラマブルプログラマブル・メモリが実装される場合、このようなメモリは一般的にフラッシュ・メモリである。しかしながら、フラッシュ・メモリ・モジュールは、ＲＯＭと比較してコストがかなり高く、ＲＯＭ製品よりもデータの安全性が低い。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、２つの結合された層を用いたプログラマブルＲＯＭ及び動作方法を提供する。
【図面の簡単な説明】
【０００６】
本発明は、例を用いて説明されるが、添付の図面により限定されない。図中の類似の参照符号は同様の要素を示す。図中の要素は、簡単且つ明確に示されており、必ずしも縮尺通りに描かれていない。
【図１】本発明に従ってプログラミングされる読み出し専用メモリ（ＲＯＭ）の部分の概略図を示す。
【図２】第１の層内に実装される図１のＲＯＭの部分の部分的な概略図を示す。
【図３】第２の層内に実装される図１のＲＯＭの部分の部分的な概略図を示す。
【図４】第１の実施形態による、図１のＲＯＭのプログラミングを完成するために第１の層の第２の層との結合を第１の方向から示した透視図である。
【図５】図１乃至４に示したプログラミングによる、第１の層の第２の層との結合を第２の方向から示した透視図である。
【図６】第２の実施形態による、図１のＲＯＭのプログラミングを完成するために第１の層の第２の層との結合を第１の方向から示した透視図である。
【図７】図１乃至６に示したプログラミングによる、第１の層の第２の層との結合を第２の方向から示した透視図である。
【発明を実施するための形態】
【０００７】
図１は、メモリ・セル１１、１２、１３及び１４のようなメモリ・セルのアレイを有する読み出し専用メモリ又はＲＯＭ１０の概略を図示する。ある形態では、ＲＯＭ１０は、一般にシステム・オン・チップ（ＳＯＣ）と表される集積回路上のプロセッサ、論理回路、制御回路等のような追加回路の一部である。別の形態のＲＯＭ１０は、独立型メモリ集積回路であってよい。各メモリ・セルは、アクセス・トランジスタとして実装される。説明の便宜上、対称的な行及び列のアレイ内に配置された多数のメモリ・セルの一部のみが示される。ＲＯＭ１０内には、列選択線１６及び列選択線１７のような複数の列選択線がある。また、列選択線に直交するワード線２３及び２４のような複数のワード線もある。ＲＯＭ１０内には、第１のビット線２０及び第２のビット線２１のような複数のビット線がある。ビット線２０及び２１は、ワード線に直交する。ビット線２０及び２１を含む各ビット線は、センス増幅器４６の対応する入力に接続される。列選択トランジスタ２６は、Ｎ型トランジスタであり、ＶＤＤと付された供給電圧に接続されたドレインを有する。列選択トランジスタ２６のゲートは、「列選択１」と付された第１の列選択信号に接続される。列選択トランジスタ２６のソースは、接続層間接続２８に接続される。接続層間接続２８は、該接続が２つの別個の層を物理的に接続することを意味する六角形により示される。本願明細書で用いられるように、用語「層」は、集積回路ウエハ、集積回路ダイ又は回路を支持するための他の種類の基盤を示す。層間接続２８は、列選択線１６に接続される。列選択トランジスタ２７は、Ｎ型トランジスタであり、ＶＤＤと付された供給電圧に接続されたドレインを有する。列選択トランジスタ２７のゲートは、「列選択２」と付された第２の列選択信号に接続される。列選択トランジスタ２７のソースは、接続層間接続３０に接続される。接続層間接続３０も、該接続が２つの別個の層を物理的に接続することを意味する六角形により示される。層間接続３０は、列選択線１７に電気的に接続される。列選択線１６は、開プログラマブル層間接続３２に電気的に接続される。開プログラマブル層間接続３２は、層間で物理的に又は電気的に接続されていない層間接続である。従って、開プログラマブル層間接続３２は「０」にプログラミングされる。列選択線１６は、開プログラマブル層間接続３６にも接続される。開プログラマブル層間接続３６も、層間で物理的に又は電気的に接続されていない層間接続である。従って、開プログラマブル層間接続３６は「０」にプログラミングされる。列選択線１７は、閉プログラマブル層間接続３４にも接続される。閉プログラマブル層間接続３４は、各接続層間接続２８及び３０が接続される同一の層に物理的に接続される層間接続である。更に、閉プログラマブル層間接続３４は、列選択線１７及びトランジスタ４１のドレインに電気的に接続される。従って、閉プログラマブル層間接続３４は論理「１」にプログラミングされる。列選択線１７は、開プログラマブル層間接続３８にも接続される。開プログラマブル層間接続３８は、層間で物理的に又は電気的に接続されていない層間接続である。従って、開プログラマブル層間接続３８は論理「０」にプログラミングされる。トランジスタ４０は、メモリ・セル１１を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４０のドレインは、開プログラマブル層間接続３２に接続される。トランジスタ４０のゲートはワード線２３に接続される。トランジスタ４０のソースはビット線２０に接続される。トランジスタ４１は、メモリ・セル１２を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４１のドレインは、閉プログラマブル層間接続３４に接続される。トランジスタ４１のゲートはワード線２３に接続される。トランジスタ４１のソースはビット線２１に接続される。トランジスタ４２は、メモリ・セル１３を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４２のドレインは、開プログラマブル層間接続３６に接続される。トランジスタ４２のゲートはワード線２４に接続される。トランジスタ４２のソースはビット線２０に接続される。トランジスタ４３は、メモリ・セル１４を実装するために用いられ、Ｎ型トランジスタである。トランジスタ４３のドレインは、開プログラマブル層間接続３８に接続される。トランジスタ４３のゲートはワード線２４に接続される。トランジスタ４３のソースはビット線２１に接続される。ワード線ドライバ４８は、ワード線１イネーブル信号を受信する入力を有する。ワード線ドライバ４８の出力はワード線２３に接続される。ワード線ドライバ４９は、ワード線２イネーブル信号を受信する入力を有する。ワード線ドライバ４９の出力はワード線２４に接続される。
【０００８】
実際には、ＲＯＭ１０は、２つの層を用いて実施されるプログラマブルＲＯＭである。ＲＯＭ１０は１回のみプログラミング可能である。２つの層は、結合インタフェースを介してプログラミングされたＲＯＭを実装する必要がある。２つの層間の結合インタフェースは、選択的な閉プログラマブル層間接続と接続層間接続との接続である。本願明細書に記載される層は、種々の形態で実施されてもよいが、通常は複数のダイを有する半導体ウエハ又は半導体ダイである。ＲＯＭ１０の機能を以下に簡単に説明する。プログラミングされているので、メモリ・セル１１、１２、１３及び１４のいずれかがアドレス指定されると、図１に示された前にプログラミングされたビット値がセンス増幅器４６により検知される。例えば、メモリ・セル１２をアドレス指定するために、ワード線１イネーブル信号がイネーブルされるのと同時に、列選択２信号がアクティブにされる。トランジスタ４０及び４１は共に導通され、一方でトランジスタ４２及び４３は導通されない。更に、供給電圧ＶＤＤが列選択トランジスタ２７、接続層間接続３０及び閉プログラマブル層間接続３４を介してトランジスタ４１に接続される。トランジスタ４１は導通しているので、ビット線２に電流が流れ、該電流は論理「１」としてセンス増幅器４６により検知される。ＲＯＭ１０のプログラミングは、ライン・ドライバ、センス増幅器、メモリ・セル・トランジスタ及び選択トランジスタの形成後に行われる。特に、ＲＯＭ１０のプログラミングは、これらの形成された素子に対するプロセスの表面安定化処理段階が行われた後に行われる。表面安定化処理段階は、次の処理及び環境条件から予め形成された素子を保護する表面安定化材料による被覆である。ＲＯＭ１０のプログラミングは、ＲＯＭ１０内の特定の点で電気的接続が要求されるか否かに依存して、２つの層間の接続を形成することにより又は接続を形成しないことにより実施される。例えば、論理「１」にプログラミングしたい全てのメモリ・セル・トランジスタは、閉プログラマブル層間接続３４のようなメモリ・セル・トランジスタの近くの閉プログラマブル層間接続を有する。論理「０」にプログラミングしたい全てのメモリ・セル・トランジスタは、開プログラマブル層間接続３２、３６及び３８のようなメモリ・セル・トランジスタの近くの開プログラマブル層間接続を有する。ＲＯＭ１０のプログラミングを完了するために、第１の層を第２の層に結合するために、２つの層は共に結合される。一形態では、閉プログラマブル層間接続は微細パッドで実施される。微細パッドは導電性結合パッドである。一形態では、微細パッドはＣｕ３Ｓｎ合金でできている。別の形態では、微細パッドは銅又はその合金でできている。更に別の形態では、微細パッドは金又はその合金でできている。他の金属及び導電性材料が用いられてもよい。別の形態では、閉プログラマブル層間接続は貫通電極（through substrate via：TSV）で実施される。適切なＴＳＶ材料は、銅、タングステン、それらの合金及び金属を含む他の導電性材料を含む。
【０００９】
図２は、第１の層内に実装される図１の概略図の一部を示す。第１の層は、例えば半導体ウエハ又は半導体ダイであってよい。プログラマブルＲＯＭ１０の全ての構造的結合が実施されなくてもよいので、図２はＲＯＭ１０’を示す。比較の便宜上、図１及び図２の同一の要素は同一の参照符号を付される。ＲＯＭ１０をＲＯＭ１０’と比較すると、列選択線１６及び列選択線１７が実装されていないことが分かる。つまり、接続層間接続２８’及び３０’をそれぞれプログラマブル層間接続に電気的に接続する相互接続は、図２の第１の層には実装されていない。
【００１０】
図３は、第２の層内に実装される図１の概略図の一部を示す。第２の層も、例えば半導体ウエハ又は半導体ダイであってよい。プログラマブルＲＯＭ１０の残りの構造的結合は第２の層内に実施されなくてもよいので、図３はＲＯＭ１０’’を示す。比較の便宜上、図１及び図３の同一の要素は同一の参照符号を付される。ＲＯＭ１０をＲＯＭ１０’’と比較すると、列選択線１６及び列選択線１７が第２の層のＲＯＭ１０’’内に実装されていることが分かる。つまり、接続層間接続２８’及び３０’をそれぞれプログラマブル層間接続３２’、３６’とプログラマブル層間接続３４’、３８’とに電気的に接続する相互接続又は導体は、図３の第２の層にある。図３から直ちに分かるように、所望の全ての層間接続は第２の層内に更に実装される。従って、メモリ・セル１２は論理「１」にプログラミングされることが望ましいので、閉プログラマブル層間接続３４’’が実装される。メモリ・セル１１、１３及び１４は論理「０」にプログラミングされることが望ましいので、第２の層内のこれらのメモリ・セル内には如何なる閉プログラマブル層間接続も実装されない。接続層間接続２８及び３０は、ＲＯＭ１０内で接続されることが望ましいので、ＲＯＭ１０’’は接続層間接続２８’’及び３０’’を実装する。従って、ＲＯＭ１０’’は、所定のプログラムに従って、ＲＯＭ１０’内のプログラミングを補完するように実装される。
【００１１】
図４は、３Ｄ集積チップ５０内の図１のＲＯＭ１０を実装するための、第１の層５２と第２の層５４の接続を示す透視図である。図１と図４を比較するため、共通の要素は同様の参照符号を有する。図４中の矢印により直ちに分かるように、第１の層５２は、第２の層５４に接続される。ギャップ５６が２つの層の間に存在する。このギャップは、該ギャップを空隙のまま残すよりも構造的完成度を向上させるため、（図示されない）誘電体により満たされてよい。第１の層５２内に実装されているように示されるメモリ・セル１１は、論理ゼロにプログラミングされる。従って、第１の層５２内のトランジスタ４０のドレインと第２の層５４内の列選択線１６との間の如何なる電気的接続も存在しない。対照的に、メモリ・セル１２は論理１としてプログラミングされ、第１の層５２内のトランジスタ４１のドレインと第２の層５４内の列選択線１７との間には閉プログラマブル層間接続３４’及び３４’’を介して電気的接続が存在する。図４を参照すると、列選択線１６及び１７は図の平面から出てくるように示されている。メモリ・セル１２は論理「１」としてプログラミングされるので、列選択線１７はメモリ・セル１２に接続される。また、メモリ・セル１１は論理「０」としてプログラミングされるので、列選択線１６はメモリ・セル１２に接続されない。従って、図４から直ちに分かるように、第１の層５２の第２の層５４への接続は、ＲＯＭ１０のプログラミングを達成する。表面安定化処理層は、少なくとも第２の層５４の露出面に存在する。表面安定化処理層は、第１の層５２の露出面にも存在してよい。表面安定化処理層は、第１の層５２及び第２の層５４の厚さに対して非常に薄いので、表面安定化処理層は図４及び次の断面図中で参照符号を付されない。層間接続３４’’は、表面安定化処理材料により取り囲まれ、第２の層の表面に直接接触する。ある形態では、表面安定化処理材料は、層間接続が配置された領域内で、第２の層５４からエッチングされる。表面安定化処理層は、層間接続を形成する前に形成される。結果として、層間接続の形成は、３Ｄ集積チップ５０の製造に関連するプロセス・フローの早期の部分に統合されない。従って、３Ｄ集積チップ５０の形成は、別個の、製造後の設備内で続けて行われるウエハ製造設備内で行われてよい。本願明細書に記載される方法は、ウエハ製造現場で製造される製品の種々の使用のために、より柔軟性を有する。
【００１２】
図５は、３Ｄ集積チップ５０内の図１のＲＯＭ１０を実装するための、第１の層５２と第２の層５４の接続を示す第２の透視図である。図１と図５を比較するため、再び共通の要素は同様の参照符号を有する。図５中の矢印は、第１の層５２が第２の層５４に接続されることを示す。図５から分かるように、メモリ・セル１２及び１４は列選択トランジスタ２７と一緒に示される。列選択トランジスタ２７は、図５中に３０’及び３０’’により集合的に表された接続層間接続３０に接続されているように示される。同様に、メモリ・セル１２は、閉層間接続３４の構成部分３４’及び３４’’により論理「１」にプログラミングされるとして示される。メモリ・セル１４は、第２の層からの構成部分３８を有さずに構成部分３８’のみを有することにより、論理「０」にプログラミングされるとして示される。従って、ギャップ５６又はギャップ５６を満たす誘電体は、トランジスタ４３が列選択線１７に電気的に接続されないようにする。センス増幅器４６のような他の能動回路は、層５２内に実装される。一形態では、層５２は半導体ダイであり、能動回路はバルク基盤内に実装される。
【００１３】
図６は、本発明によりプログラミングされたＲＯＭの別の実施形態を示す。ＲＯＭ１５０は、第２の層１５４に結合された第１の層１５２を有する。前述の説明との比較の便宜上、図６及び７中の図１−５中の要素と同様の要素は同一の参照符号を付される。第２の層１５４内で微細パッドを用いる代わりに、図示された実施形態は第２の層１５４内にＴＳＶを実装する。第２の層１５４は基盤１５６を有する。一形態では、基盤１５６は単結晶シリコンであるが、他の半導体材料が用いられてもよい。基盤１５６のオーバーレイは、相互接続誘電体１５８である。一形態では、相互接続誘電体１５８は酸化物であるが、他の誘電体材料が用いられてもよい。第２の層１５４の基盤１５６内には、貫通電極１３２及び貫通電極１３４のような複数のＴＳＶが形成される。貫通電極１３２に隣接して誘電体１２６があり、貫通電極１３４に隣接して誘電体１２７がある。貫通電極１３２は、導電性要素１２０を介して列選択線１１６に接続される。貫通電極１３４は、導電性要素１２１を介して列選択線１７に接続される。貫通電極１３２及び貫通電極１３４は、実質的に同一の長さであり、第２の層１５４からほぼ同じだけ延在している。第１の層１５２上には、閉プログラマブル層間接続３４’が形成され、トランジスタ４１に関連付けられたメモリ・セル１２を列選択線１７に電気的に接続させる。従って、第１の層１５２が第２の層１５４に結合される結果として、メモリ・セル１２は論理１にプログラミングされる。列選択線１１６とトランジスタ４０との間に如何なる電気的接続も存在しないとき、トランジスタ４０に関連付けられたメモリ・セル１１は、論理０にプログラミングされる。理解されるべき点は、閉プログラマブル層間接続３４’と貫通電極１３４との結合と共に、更なる導電性材料が用いられてよいことである。従って、２つの別個のウエハ又はダイの結合の結果として、ＲＯＭ１５０のプログラミングが達成される。
【００１４】
図７は、ＲＯＭ１５０の代替の図を示す。図７では、列選択線１１７の全長の一部が第２の層１５４の相互接続誘電体１５８内にあるとして示される。この図では、トランジスタ４１及び４３並びにそれらの接続の別の考えに加えて、接続層間接続が示される。第１の層１５２内には、センス増幅器４６のような追加能動回路がある。第２の層１５４の基盤１５６内に形成された貫通電極１３０及び１３４は、第１の層１５２への電気的接続を構成する。一方で、貫通電極１３８は、第１の層１５２への電気的接続を構成しない。従って、トランジスタ４１に関連付けられたメモリ・セル１２は論理「１」にプログラミングされ、トランジスタ４３に関連付けられたメモリ・セル１４は論理「１」にプログラミングされる。この観点から、ＲＯＭ１５０のプログラミングを達成するために２つの層が必要であることが明らかである。
【００１５】
以上から理解されるべき点は、マスク・プログラマブルＲＯＭのような半導体メモリを形成及びプログラミングする方法が提供されることである。理解されるべき点は、各層内に実装された微細パッドがＲＯＭをプログラミングするために用いられてよいことである。このように、微細パッドはプログラミングのためのマスクとして機能する。他の実施形態では、貫通電極（ＴＳＶ）がＲＯＭをプログラミングするために用いられてもよい。本願明細書に記載された微細パッド及びＴＳＶにより提供されるマスク・プログラミング機能は、２つの層の何れか一方のみ又は両方に実施されてもよい。例えば、２つの層間の開接続は、一方の層のみ又は両方の層内に微細パッド又はＴＳＶの欠落として実施されてもよい。
【００１６】
一形態では、プログラマブル読み出し専用メモリが提供される。第１の層は、列選択トランジスタ２６及び２７、ワード線ドライバ４８及び４９並びにセンス増幅器４６のような機能能動素子を有する。第１の層は、メモリ・セル１１−１４のトランジスタ４０−４３のような少なくとも１つの未プログラミング（non-programmed）能動素子も有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられた少なくとも導電性経路を有する。第１の層及び第２の層は、両方とも半導体ウエハであってよい。別の形態では、第１の層及び第２の層は、両方とも半導体ダイであってよい。更に別の形態では、第１の層及び第２の層は、両方とも、ダイ・モジュールのような複数のダイのグループであってよい。結合層間接続は、第１の層を第２の層に結合する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路をプログラミング済み能動素子に関連付けるために、少なくとも１つの結合されたプログラマブル層間接続を有する。一形態では、機能能動素子は、複数の列選択トランジスタ、複数のワード線ドライバ及びセンス増幅器を有する。別の形態では、少なくとも１つの未プログラミング能動素子は、トランジスタのアレイを更に有する。該トランジスタのアレイは、第１の層内に配置され、複数の行及び列を形成し、アレイ内の各トランジスタは電気的に接続されていない１つの電極を有する。
【００１７】
別の形態では、少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続を有する。更に別の形態では、閉プログラマブル層間接続は第１の論理状態を表し、開プログラマブル層間接続は第１の論理状態と異なる第２の論理状態を表す。更に別の形態では、閉プログラマブル層間接続では微細パッド接続が存在し、開プログラマブル層間接続では結合インタフェースに微細パッドが存在しない。更に別の形態では、少なくとも１つのプログラマブル層間接続は結合された微細パッド接続を有する。別の形態では、結合された微細パッド接続は、（ｉ）Ｃｕ３Ｓｎ（銅／スズ）合金接合材、（ｉｉ）Ｃｕ−Ｃｕ（銅／銅）接合材及び（ｉｉｉ）Ａｕ−Ａｕ（金／金）接合材から選択された１つを有する。更に別の形態では、少なくとも１つのプログラマブル層間接続のプログラミングは、第１の層、第２の層及び第１の層と第２の層の両方の組み合わせを有するグループから選択された１つの微細パッドのマスク・パターンにより定められる。更に別の形態では、第１の層及び第２の層のうちの少なくとも１つは、少なくとも１つの貫通電極を有する基盤である。ここで、少なくとも１つの結合されたプログラマブル層間接続は、（ｉ）結合された微細パッド及び貫通電極接続により形成された閉プログラマブル層間接続又は（ｉｉ）微細パッド及び貫通電極が結合インタフェースに存在しないことにより形成された開プログラマブル層間接続の何れかを更に有する。別の形態では、第１の層は、少なくとも１つの未プログラミング能動素子に結合された少なくとも１つの貫通電極を更に有する基盤を有する。ここで、少なくとも１つの結合されたプログラマブル層間接続は、結合された微細パッド及び貫通電極を用いてプログラミングされる少なくとも１つの未プログラミング能動素子を更に有する。別の形態では、第２の層は、導電性経路に結合された少なくとも１つの貫通電極を更に有する基盤を有する。少なくとも１つの結合されたプログラマブル層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び少なくとも１つの貫通電極で導電性経路を未プログラミング能動素子に接続するために、導電性材料を更に有する。別の形態では、第１の層は半導体ウエハ又は半導体ダイを有し、第２の層は半導体ウエハ又は半導体ダイを有する。更に別の形態では、機能能動素子及び少なくとも１つの未プログラミング能動素子はシステム・オン・チップの一部を有する。
【００１８】
一形態では、プログラミング済み記憶素子は、機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層を有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路を有する。結合層間接続は、第１の層を第２の層に結合する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路を少なくとも１つのプログラミング済み能動素子に関連付けるために、少なくとも１つの結合されたプログラマブル層間接続を有する。少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続のうちの１つを有する。閉プログラマブル層間接続は第１の論理状態を表し、開プログラマブル層間接続は第２の論理状態を表す。第２の論理状態は、第１の論理状態と異なる。閉プログラマブル層間接続は、微細パッド接続の存在を有する。開プログラマブル層間接続は、結合インタフェースに微細パッド接続の不存在を有する。第１の層は半導体ウエハ又は半導体ダイの少なくとも一方を有し、第２の層は半導体ウエハ又は半導体ダイの少なくとも一方を有する。
【００１９】
別の形態では、プログラマブル記憶素子を形成する方法が提供される。機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層が設けられる。少なくとも１つの未プログラミング能動素子に関連付けられた少なくとも導電性経路を有する第２の層が設けられる。第１の層は、層間接続を用いて第２の層に結合される。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングしてプログラミング済み能動素子にするために及び導電性経路をプログラミング済み能動素子に関連付けるために、少なくとも１つの結合されたプログラマブル層間接続を有する。別の形態では、第１の層及び第２の層のうちの少なくとも１つの表面層は、第１の層を第２の層に結合する前に表面安定化処理を施される。従って、ＲＯＭのプログラミングは、表面安定化処理の後に製造の後期段階で行うことができる。従って、プログラミングのコストは低減し、プログラミングは、層の表面安定化処理の前に製造処理フローの一部として行われる場合よりも通常早期に行われる。貫通電極が結合層間接続として両方の層に実装されるとき、いずれの層の表面にも表面安定化処理は必要ない。別の形態では、少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続のうちの１つとして形成される。閉プログラマブル層間接続は第１の論理状態を表し、開プログラマブル層間接続は第２の論理状態を表す。第２の論理状態は、第１の論理状態と異なる。閉プログラマブル層間接続は微細パッド接続を有し、開プログラマブル層間接続は第１の層と第２の層との間の結合インタフェースに微細パッドの不存在を有する。一形態では、結合層間接続は、結合された微細パッド接続を更に有する。結合された微細パッド接続は、ある形態では、（ｉ）Ｃｕ３Ｓｎ合金接合材、（ｉｉ）Ｃｕ−Ｃｕ接合材及び（ｉｉｉ）Ａｕ−Ａｕ接合材から選択された１つを有する。他の合金が実施されてもよい。別の形態では、第１の層は半導体ウエハ又は半導体ダイのいずれかとして設けられ、第２の層は半導体ウエハ又は半導体ダイのいずれかとして設けられる。
【００２０】
本発明は特定の導電型又は電位の極性に関して記載されたが、当業者は導電型及び電位の極性が逆にされてもよいことを理解する。更に、本願明細書及び特許請求の範囲の用語「前」、「後」、「上部」、「下部」、「高い」、「上方」、「下方」、「低い」等は、説明を目的として用いられており、必ずしも恒久的な相対位置を表すものではない。理解されるべき点は、これらの用いられる用語が、本願明細書に記載された実施形態を例えば図示された方向又は本願明細書に記載された方向以外の他の方向で動作させるような適切な環境下で相互に交換可能であることである。
【００２１】
本発明は特定の実施形態に関して本願明細書で説明されたが、種々の変化及び変更が、本発明の範囲及び添付の特許請求の範囲から逸脱することなくなされてよい。例えば、方法は、ＲＯＭに加えて他のマスク・プログラマブル素子を形成するために用いられてもよい。例として、本願明細書の教示を用いたマスク・プログラマブル・メモリ・セルは、ヒューズ、アンチヒューズ及びフラッシュ不揮発性メモリ・セルのような他の種類のメモリ・セルと組み合わせて用いられてもよい。このような組み合わせは、同一のメモリ・アレイ内又は３Ｄ素子の異なるメモリ・アレイ内に存在してもよい。更に、他の形態では、第１の層は、機能能動素子、少なくとも１つの未プログラミング能動素子及び少なくとも１つのプログラミング済み能動素子を有する。このような実施形態では、第１の層にある少なくとも１つのプログラミング済み能動素子は、種々の知られているプログラミング構造及び方法の何れを用いてプログラミングされてもよい。本実施形態では、第１の層にある少なくとも１つの未プログラミング能動素子は、３Ｄ素子の一部の安全性を強化するために用いられてよい。ＲＯＭ内のプログラミングされたコードの変更は、３Ｄ素子の構造的な完全性を破壊しなければ不可能なので、安全性の強化は、本願明細書に記載されたプログラマブルＲＯＭとともに提供される。自動車用マイクロコントローラのようなプログラマブルＲＯＭを用いた多くの適用では、ＲＯＭに格納された製造者のプログラムが変更されないことが、安全性及び信頼性の面から非常に重要である。更に別の形態では、２つの層が互いに結合されるとき機能的に接続される第１の層及び第２の層の両方に機能能動素子がある。技術は、第１の層のＲＯＭメモリ・アレイの第１の部分のトランジスタ及び第２の層のＲＯＭメモリ・アレイの第２部分のトランジスタを実装するために必要な場合に適用されてよい。単一の３Ｄ素子内では、結合は微細パッド接続及び貫通電極（ＴＳＶ）と組み合わされて実装されてよい。
【００２２】
明細書及び図面は、限定ではなく説明と考えられ、全ての変更は本願発明の範囲内に包含されるとみなされる。特定の実施形態に関して本願明細書に記載された如何なる利点、利益又は問題の解決法も、必須、必要又は必要不可欠な特徴又は如何なる若しくは全ての請求項の要素であると考えられるべきではない。
【００２３】
本願明細書で用いられる単数を示す語は１又は複数を意味する。また、請求項中の「少なくとも１つの」及び「１又は複数の」のような修飾語の使用は、同一の請求項が「１又は複数の」又は「少なくとも１つの」のような修飾語及び単数を表す冠詞を有するときでも、単数を表す不定冠詞による他の請求項の要素の導入が該導入された請求項の要素を含む特定の請求項を該要素を１つのみ有する発明に限定すると考えられるべきではない。定冠詞についても同様である。特に示されない限り、「第１」及び「第２」のような語は、これらの語が表す要素間を任意に区別するために用いられる。従って、これらの語は必ずしも要素間の時間的又は他の優先順位を示すものではない。
【特許請求の範囲】
【請求項１】
機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層；
該少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも１つの導電性経路を有する第２の層；及び
前記第１の層を該第２の層に結合する結合層間接続；
を有し、
前記結合層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングし前記導電性経路を前記少なくとも１つの未プログラミング能動素子に結合する少なくとも１つの結合されたプログラマブル層間接続を有する、
ことを特徴とするプログラマブル読み出し専用メモリ。
【請求項２】
前記機能能動素子は：
複数の列選択トランジスタ；
複数のワード線ドライバ；及び
センス増幅器；
を有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項３】
前記少なくとも１つの未プログラミング能動素子は、トランジスタのアレイを更に有し、
該トランジスタのアレイは、第１の層内に配置され、複数の行及び列を形成し、アレイ内の各トランジスタは電気的に接続されていない１つの電極を有する、
ことを特徴とする請求項２記載のプログラマブル読み出し専用メモリ。
【請求項４】
前記少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続を有する、
ことをとする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項５】
前記閉プログラマブル層間接続は第１の論理状態を表し、前記開プログラマブル層間接続は第１の論理状態と異なる第２の論理状態を表す、
ことを特徴とする請求項４記載のプログラマブル読み出し専用メモリ。
【請求項６】
前記閉プログラマブル層間接続は微細パッド接続の存在を有し、
前記開プログラマブル層間接続は結合インタフェースに微細パッドの不存在を有する、
ことを特徴とする請求項４記載のプログラマブル読み出し専用メモリ。
【請求項７】
前記結合層間接続は、結合された微細パッド接続を更に有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項８】
前記結合された微細パッド接続は、（ｉ）Ｃｕ３Ｓｎ合金接合材、（ｉｉ）Ｃｕ−Ｃｕ接合材及び（ｉｉｉ）Ａｕ−Ａｕ接合材から選択された１つを有する、
ことを特徴とする請求項７記載のプログラマブル読み出し専用メモリ。
【請求項９】
前記少なくとも１つの結合されたプログラマブル層間接続のプログラミングは、前記第１の層、前記第２の層及び前記第１の層と前記第２の層の両方の組み合わせを有するグループから選択された１つの微細パッドのマスク・パターンにより定められる、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１０】
前記第１の層及び前記第２の層のうちの少なくとも１つは、少なくとも１つの貫通電極を有する基盤を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、（ｉ）結合された微細パッド及び貫通電極接続により形成された閉プログラマブル層間接続、又は（ｉｉ）微細パッド及び貫通電極の結合インタフェースのおける不存在により形成された開プログラマブル層間接続の何れかを更に有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１１】
前記第１の層は、前記少なくとも１つの未プログラミング能動素子に結合された少なくとも１つの貫通電極を更に有する基盤を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、前記結合された微細パッド及び前記貫通電極を用いてプログラミングされる少なくとも１つの未プログラミング能動素子を更に有する、
請求項１０記載のプログラマブル読み出し専用メモリ。
【請求項１２】
前記第２の層は、導電性経路に結合された少なくとも１つの貫通電極を更に有する基盤を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングするために及び前記少なくとも１つの貫通電極で前記導電性経路を前記未プログラミング能動素子に接続するために、導電性材料を更に有する、
ことを特徴とする請求項１０記載のプログラマブル読み出し専用メモリ。
【請求項１３】
前記第１の層は半導体ウエハ又は半導体ダイを有し、前記第２の層は半導体ウエハ又は半導体ダイを有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１４】
機能能動素子及び前記少なくとも１つの未プログラミング能動素子はシステム・オン・チップの一部を有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１５】
機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層；
該少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路を有する第２の層；及び
前記第１の層を前記第２の層に結合する結合層間接続；
を有し、
前記結合層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングし、前記導電性経路を前記少なくとも１つの未プログラミング能動素子に結合するために、少なくとも１つの結合されたプログラマブル層間接続を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続及び開プログラマブル層間接続のうちの１つを有し、
前記閉プログラマブル層間接続は第１の論理状態を表し、前記開プログラマブル層間接続は該第１の論理状態と異なる第２の論理状態を表し、
前記閉プログラマブル層間接続は微細パッド接続の存在を有し、前記開プログラマブル層間接続は結合インタフェース内の該微細パッドの不存在を有し、
前記第１の層は半導体ウエハ及び半導体ダイのうちの少なくとも１つを有し、前記第２の層は半導体ウエハ及び半導体ダイのうちの少なくとも１つを有する、
ことを特徴とするプログラミングされた記憶素子。
【請求項１６】
機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層を設ける段階；
該少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも１つの導電性経路を有する第２の層を設ける段階；及び
結合層間接続を形成するために、層間接続を用いて前記第１の層を前記第２の層に結合する段階；
を有し、
前記結合層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングしてプログラミング済み能動素子にし及び前記導電性経路を該プログラミング済み能動素子に関連付ける、少なくとも１つの結合されたプログラマブル層間接続を有する、
ことを特徴とするプログラマブル記憶素子を形成する方法。
【請求項１７】
前記第１の層を前記第２の層に結合する前に、該第１の層及び該第２の層のうちの少なくとも１つの表面層に表面安定化処理を施す段階；
を更に有する請求項１６記載の方法。
【請求項１８】
閉プログラマブル層間接続又は開プログラマブル層間接続として少なくとも１つの結合されたプログラマブル層間接続を形成する段階；
を更に有し、
前記閉プログラマブル層間接続は第１の論理状態を表し、前記開プログラマブル層間接続は該第１の論理状態と異なる第２の論理状態を表し、
前記閉プログラマブル層間接続は微細パッド接続を有し、前記開プログラマブル層間接続は前記第１の層と前記第２の層との間の結合インタフェースにおける該微細パッドの不存在を有する、
ことを特徴とする請求項１７記載の方法。
【請求項１９】
結合された微細パッド接続として前記結合層間接続を形成する段階；
を更に有し、
前記結合された微細パッド接続は、（ｉ）Ｃｕ３Ｓｎ合金接合材、（ｉｉ）Ｃｕ−Ｃｕ接合材及び（ｉｉｉ）Ａｕ−Ａｕ接合材から選択された１つを有する、
ことを特徴とする請求項１７記載の方法
【請求項２０】
半導体ウエハ又は半導体ダイの何れかとして前記第１の層を設ける段階；及び
半導体ウエハ又は半導体ダイの何れかとして前記第２の層を設ける段階；
を更に有する請求項１７記載の方法。
【請求項１】
機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層；
該少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも１つの導電性経路を有する第２の層；及び
前記第１の層を該第２の層に結合する結合層間接続；
を有し、
前記結合層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングし前記導電性経路を前記少なくとも１つの未プログラミング能動素子に結合する少なくとも１つの結合されたプログラマブル層間接続を有する、
ことを特徴とするプログラマブル読み出し専用メモリ。
【請求項２】
前記機能能動素子は：
複数の列選択トランジスタ；
複数のワード線ドライバ；及び
センス増幅器；
を有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項３】
前記少なくとも１つの未プログラミング能動素子は、トランジスタのアレイを更に有し、
該トランジスタのアレイは、第１の層内に配置され、複数の行及び列を形成し、アレイ内の各トランジスタは電気的に接続されていない１つの電極を有する、
ことを特徴とする請求項２記載のプログラマブル読み出し専用メモリ。
【請求項４】
前記少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続又は開プログラマブル層間接続を有する、
ことをとする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項５】
前記閉プログラマブル層間接続は第１の論理状態を表し、前記開プログラマブル層間接続は第１の論理状態と異なる第２の論理状態を表す、
ことを特徴とする請求項４記載のプログラマブル読み出し専用メモリ。
【請求項６】
前記閉プログラマブル層間接続は微細パッド接続の存在を有し、
前記開プログラマブル層間接続は結合インタフェースに微細パッドの不存在を有する、
ことを特徴とする請求項４記載のプログラマブル読み出し専用メモリ。
【請求項７】
前記結合層間接続は、結合された微細パッド接続を更に有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項８】
前記結合された微細パッド接続は、（ｉ）Ｃｕ３Ｓｎ合金接合材、（ｉｉ）Ｃｕ−Ｃｕ接合材及び（ｉｉｉ）Ａｕ−Ａｕ接合材から選択された１つを有する、
ことを特徴とする請求項７記載のプログラマブル読み出し専用メモリ。
【請求項９】
前記少なくとも１つの結合されたプログラマブル層間接続のプログラミングは、前記第１の層、前記第２の層及び前記第１の層と前記第２の層の両方の組み合わせを有するグループから選択された１つの微細パッドのマスク・パターンにより定められる、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１０】
前記第１の層及び前記第２の層のうちの少なくとも１つは、少なくとも１つの貫通電極を有する基盤を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、（ｉ）結合された微細パッド及び貫通電極接続により形成された閉プログラマブル層間接続、又は（ｉｉ）微細パッド及び貫通電極の結合インタフェースのおける不存在により形成された開プログラマブル層間接続の何れかを更に有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１１】
前記第１の層は、前記少なくとも１つの未プログラミング能動素子に結合された少なくとも１つの貫通電極を更に有する基盤を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、前記結合された微細パッド及び前記貫通電極を用いてプログラミングされる少なくとも１つの未プログラミング能動素子を更に有する、
請求項１０記載のプログラマブル読み出し専用メモリ。
【請求項１２】
前記第２の層は、導電性経路に結合された少なくとも１つの貫通電極を更に有する基盤を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングするために及び前記少なくとも１つの貫通電極で前記導電性経路を前記未プログラミング能動素子に接続するために、導電性材料を更に有する、
ことを特徴とする請求項１０記載のプログラマブル読み出し専用メモリ。
【請求項１３】
前記第１の層は半導体ウエハ又は半導体ダイを有し、前記第２の層は半導体ウエハ又は半導体ダイを有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１４】
機能能動素子及び前記少なくとも１つの未プログラミング能動素子はシステム・オン・チップの一部を有する、
ことを特徴とする請求項１記載のプログラマブル読み出し専用メモリ。
【請求項１５】
機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層；
該少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路を有する第２の層；及び
前記第１の層を前記第２の層に結合する結合層間接続；
を有し、
前記結合層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングし、前記導電性経路を前記少なくとも１つの未プログラミング能動素子に結合するために、少なくとも１つの結合されたプログラマブル層間接続を有し、
前記少なくとも１つの結合されたプログラマブル層間接続は、閉プログラマブル層間接続及び開プログラマブル層間接続のうちの１つを有し、
前記閉プログラマブル層間接続は第１の論理状態を表し、前記開プログラマブル層間接続は該第１の論理状態と異なる第２の論理状態を表し、
前記閉プログラマブル層間接続は微細パッド接続の存在を有し、前記開プログラマブル層間接続は結合インタフェース内の該微細パッドの不存在を有し、
前記第１の層は半導体ウエハ及び半導体ダイのうちの少なくとも１つを有し、前記第２の層は半導体ウエハ及び半導体ダイのうちの少なくとも１つを有する、
ことを特徴とするプログラミングされた記憶素子。
【請求項１６】
機能能動素子及び少なくとも１つの未プログラミング能動素子を有する第１の層を設ける段階；
該少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも１つの導電性経路を有する第２の層を設ける段階；及び
結合層間接続を形成するために、層間接続を用いて前記第１の層を前記第２の層に結合する段階；
を有し、
前記結合層間接続は、前記少なくとも１つの未プログラミング能動素子をプログラミングしてプログラミング済み能動素子にし及び前記導電性経路を該プログラミング済み能動素子に関連付ける、少なくとも１つの結合されたプログラマブル層間接続を有する、
ことを特徴とするプログラマブル記憶素子を形成する方法。
【請求項１７】
前記第１の層を前記第２の層に結合する前に、該第１の層及び該第２の層のうちの少なくとも１つの表面層に表面安定化処理を施す段階；
を更に有する請求項１６記載の方法。
【請求項１８】
閉プログラマブル層間接続又は開プログラマブル層間接続として少なくとも１つの結合されたプログラマブル層間接続を形成する段階；
を更に有し、
前記閉プログラマブル層間接続は第１の論理状態を表し、前記開プログラマブル層間接続は該第１の論理状態と異なる第２の論理状態を表し、
前記閉プログラマブル層間接続は微細パッド接続を有し、前記開プログラマブル層間接続は前記第１の層と前記第２の層との間の結合インタフェースにおける該微細パッドの不存在を有する、
ことを特徴とする請求項１７記載の方法。
【請求項１９】
結合された微細パッド接続として前記結合層間接続を形成する段階；
を更に有し、
前記結合された微細パッド接続は、（ｉ）Ｃｕ３Ｓｎ合金接合材、（ｉｉ）Ｃｕ−Ｃｕ接合材及び（ｉｉｉ）Ａｕ−Ａｕ接合材から選択された１つを有する、
ことを特徴とする請求項１７記載の方法
【請求項２０】
半導体ウエハ又は半導体ダイの何れかとして前記第１の層を設ける段階；及び
半導体ウエハ又は半導体ダイの何れかとして前記第２の層を設ける段階；
を更に有する請求項１７記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１０−５４１２８１（Ｐ２０１０−５４１２８１Ａ）
【公表日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２０１０−５２８０１６（Ｐ２０１０−５２８０１６）
【出願日】平成２０年８月２７日（２００８．８．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０７４４５３
【国際公開番号】ＷＯ２００９／０４５６６６
【国際公開日】平成２１年４月９日（２００９．４．９）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２０年８月２７日（２００８．８．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０７４４５３
【国際公開番号】ＷＯ２００９／０４５６６６
【国際公開日】平成２１年４月９日（２００９．４．９）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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