【課題】不揮発性メモリのバッファ領域のウェアレベルを緩和するメモリシステムが提供される。
【解決手段】本発明によるメモリシステムは使用者領域とバッファ領域を有する不揮発性メモリと、前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部ブロックを前記バッファ領域に転換する動作を管理するためのウェアレベル制御ロジックと、を含む。前記ウェアレベル情報は前記使用者領域のプログラム−消去サイクル情報、ＥＣＣエラー率情報、又は消去ループ回数情報であり得る。本発明によると、バッファ領域のＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）を増加するか、或いはＥＣＣエラー率や消去ループ回数の増加率を減らすことによって、メモリシステムの性能を向上させ得る。 （もっと読む）

【課題】向上された動作速度を有する不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法を提供する。
【解決手段】本発明の不揮発性メモリ装置は、データのプログラム、読出し又は消去を遂行する第１プレーン、データのプログラム、読出し又は消去を遂行する第２プレーン、及び第１プレーン又は第２プレーンから共通バスを通じて伝送されるデータを外部へ出力し、外部から受信されるデータを、共通バスを通じて第１プレーン又は第２プレーンへ伝送するデータ入出力回路を含む。第１プレーンでプログラム、読出し又は消去が遂行される時、データ入出力回路は共通バスを通じて第２プレーンとデータを交換する。 （もっと読む）

【課題】種々の回路ブロックを単一の集積回路（ＩＣ）に集約するために、不揮発性メモリーブロックをロジック機能ブロックにまとめる。
【解決手段】結合素子と第一のセレクトトランジスターを有している。結合素子は第一の伝導領域において形成されている。第一のセレクトトランジスターは、第一の浮遊ゲートトランジスターおよび第二のセレクトトランジスターに直列的に接続されており、それらは全て第二の伝導領域に形成されている。結合素子の電極および第一の浮遊ゲートトランジスターのゲートは、モノリシックに形成された浮遊ゲートである。第二の伝導領域は第一の伝導領域と第三の伝導領域の間に形成され、第一の伝導領域、第二の伝導領域、および第三の伝導領域は、ウェルである。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリにおいてにおいて完全なフルブロックよりも小さい１つもしくはそれ以上のページ単位での消去を可能とする。
【解決手段】消去動作時、選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用することができる。 （もっと読む）

【課題】ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供する。
【解決手段】ＭＯＳ構造を有するメモリセル１０は、ゲート電極１３の第１半導体領域１２_１側に設けられた第１記憶部１４_１と、ゲート電極１３の第２半導体領域１２_２側に設けられた第２記憶部１４_２とを有する。第１記憶部１４_１に電子を保持させる第１電荷移動ステップと、第２記憶部１４_２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４_１および第２記憶部１４_２の双方に所定量の電子を保持させる。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る不揮発性半導体記憶装置を提案する。
【解決手段】不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を例えば4［V］等に設定し得る。 （もっと読む）

【課題】効率的なメモリーアクセスができる記憶装置及び印刷装置等を提供すること。
【解決手段】記憶装置１００は、バスＢＳを介して接続されるホスト装置４００との通信処理を行う制御部１１０と、ホスト装置４００からのデータがシーケンシャルに書き込まれる記憶部１２０と、記憶部１２０のアクセス制御を行う記憶制御部１３０と、クロック信号が入力されるクロック端子ＴＣＫと、データ信号が入力されるデータ端子ＴＤＡと、リセット信号が入力されるリセット端子ＴＲＳＴとを含む。制御部１１０は、クロック信号及びリセット信号の電圧レベルに基づいて、記憶部１２０に対するアクセスを制御するモードであるアクセス制御モードが通常モードであるか、或いはスキップモードであるかを判断する。記憶制御部１３０は、アクセス制御モードがスキップモードである場合には、スキップアドレスを開始アドレスとして記憶部１２０のアクセス制御を行う。 （もっと読む）

【課題】ライトパラメータを効率よく探索することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、パラメータセットを初期値から変更して生成した新たな２以上のパラメータセットを用いて半導体メモリセルに情報を書き込み、その半導体メモリセルについて変換回路の出力を取得し、変換回路の出力の最大値が得られたパラメータセットと、最小値が得られたパラメータセットとをパラメータ空間上で結ぶ延長上に位置する、他のパラメータセットを、新たな初期値として設定して検証を再実施し、書き込んだ情報と読み出した情報が一致する半導体メモリセルについては、初期値を用いた検証を終了する。 （もっと読む）

【課題】
実施形態は、製造効率を向上可能な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、複数の半導体チップと、電源端子とを備え、前記半導体チップは、チップアドレスが入力されるチップアドレス端子群、ｎ個（nは２以上の自然数）の前記半導体チップをグループとして検知するチップ検知端子群を有し、前記電源端子は、前記チップアドレス端子と、前記チップ検知端子群に接続されることを特徴としている。 （もっと読む）

【課題】電源投入時やリセット時に行われる不揮発性記憶装置の初期化動作において、初期化動作と外部アクセス動作とを好適に制御すると共に動作情報の読み出しを効率的に行うことにより、不揮発性記憶装置に対する読出しアクセス動作を、初期化動作の開始から短時間で可能とすること。
【解決手段】不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されている。書換えアクセス動作を制御する自動書換え制御回路を備え、自動書換え制御回路は、初期化動作時、動作情報の読み出し制御を行う際、ベリファイ増幅器ではなく読出し増幅器を活性化して動作情報を読み出す （もっと読む）

【課題】デュアル機能を有する不揮発性半導体メモリセルは、基板、第１ゲート、第２ゲート、第３ゲート、電荷蓄積層、第１拡散領域、第２拡散領域及び第３拡散領域を有する。
【解決手段】第２ゲート及び第３ゲートは、デュアル機能のワンタイムプログラミング機能に対応する第１電圧及びデュアル機能のマルチタイムプログラミング機能に対応する第２電圧を受けるために用いられる。第１拡散領域は、ワンタイムプログラミング機能に対応する第３電圧及びマルチタイムプログラミング機能に対応する第４電圧を受けるために用いられる。第２拡散領域は、マルチタイムプログラミング機能に対応する第５電圧を受けるために用いられる。 （もっと読む）

【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する消去動作を禁止する。制御回路は、選択メモリストリングの半導体層をフローティング状態としたのち、選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第１電圧を印加し、選択メモリストリング内の選択メモリトランジスタのゲートに接続される選択ワード線に前記第１電圧よりも小さい第２電圧を印加する。 （もっと読む）

【課題】複数のメモリマクロを備え、かつメモリマクロへの入出力を並行して行なうことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、複数個のメモリマクロ２＿０〜２＿Ｎと、外部と接続される複数個の外部端子Ｐ０＿０〜ＰＮ＿３を備える。各外部端子Ｐ０＿０〜ＰＮ＿３は、対応するメモリマクロと接続される。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。 （もっと読む）

【課題】全てのＲＯＭに共通するデータと個々のＲＯＭごとに異なるデータとを１つの工程で書き込むことができ、また、書き込みデータの秘匿性を保つことができるデータ書き込み装置およびデータ書き込み方法を提供する。
【解決手段】データ書き込み装置１０は、経路切り替え手段１１とデータ書き込み手段１２とデータ格納手段１３とを備え、経路切り替え手段１１は、制御装置から受信した共通データをデータ格納手段１３に記憶させ、制御装置から共通データの書き込み開始の要求があった場合は、データ格納手段１３から読み出した共通データをデータ書き込み手段１２に出力し、制御装置から個別データの書き込み開始の要求があった場合は、制御装置から受信した個別データをデータ書き込み手段１２に出力し、データ書き込み手段１２は、経路切り替え手段１１から入力されたデータをデータ書き換え可能な記憶素子の所定領域に書き込む。 （もっと読む）

【課題】書き換え回数制限下での実効的な書き換え容量を増大したメモリシステムを提供する。
【解決手段】実施形態のメモリシステム１は、２ビット以上の所定ビット数の記憶容量のメモリセルを複数個有する不揮発性メモリ２と、前記メモリセルの書き換え回数を管理する書き換え回数管理テーブル４０を備える。実施形態のメモリシステムは、ホスト７からの書き込み要求に応じたビット数で前記メモリセルに書き込みを行い、前記書き換え回数管理テーブル４０が管理する前記メモリセルの書き換え回数が所定の回数を超えた後は、前記メモリセルを前記記憶容量に依存したグループに分割し、ホストからの書き込み要求に応じたビット数の前記記憶容量に対応する前記グループの前記メモリセルに書き込みを行うコントローラ３を備える。 （もっと読む）

【課題】１つの実施形態は、例えば、出荷後においてメモリセルの動作特性を変更できる半導体記憶装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルアレイと記憶部と選択部と起動処理部と動作制御部とを有することを特徴とする半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。記憶部は、選択される候補となる複数の動作パラメータを予め記憶する。選択部は、ユーザからの変更指示に応じて、前記複数の動作パラメータのうち前記メモリセルを動作させるために使用すべき動作パラメータを選択する。起動処理部は、ユーザからの起動指示に応じて、電源を起動するとともに、前記選択部により選択された動作パラメータを前記記憶部から読み出して使用可能な状態に設定する。動作制御部は、前記起動処理部により使用可能な状態に設定された動作パラメータを使用して、前記メモリセルを動作させる。 （もっと読む）

【課題】 １つをメモリブロックの書き込み動作中に、別のメモリブロックの読み出し動作を実行することで、アクセス効率を向上する。
【解決手段】 半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。書き込みコマンドに応答して、メモリブロックの１つである書き込みメモリブロックのメモリ領域に、書き込みデータおよびパリティデータが順に書き込まれる。読み出しコマンドに応答して、書き込みメモリブロックを除くメモリブロックの１つにおいて、書き込みデータおよびパリティデータが供給されていないデータ線に対応するメモリ領域からデータが読み出され、書き込み動作により読み出させないデータが再生される。これにより、書き込み動作と並行して読み出し動作を実行できる。 （もっと読む）